KR101778395B1 - 3d 프린팅 기술을 이용한 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 기판의 표면에 언더필 재료의 브리드 아웃을 방지하는 댐이 3D 프린팅 기술에 의하여 형성된 새로운 구조의 3D 프린팅 기술을 이용한 반도체 패키지에 관한 것이다.
즉, 본 발명은 기판의 표면에 형성되는 댐을 브리드 아웃이 발생되는 위치(언더필 재료의 주입 시작 위치의 반대쪽 위치)에만 형성하되, 댐의 형상을 언더필 재료의 브리드 아웃을 용이하게 차단할 수 있도록 3D 프린팅 기술을 이용하여 상면이 고르고 높이가 일정한 직사각 또는 평행사변형 등 다각형 블럭 형태로 형성함으로써, 댐 형성 공정 및 비용을 줄일 수 있고, 언더필 재료의 브리드 아웃을 효과적으로 방지할 수 있는 새로운 구조의 반도체 패키지 및 이의 제조 방법을 제공하고자 한 것이다.

Description

3D 프린팅 기술을 이용한 반도체 패키지{Semiconductor package using 3D printing}
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 기판의 표면에 언더필 재료의 브리드 아웃을 방지하는 댐이 3D 프린팅 기술에 의하여 형성된 새로운 구조의 3D 프린팅 기술을 이용한 반도체 패키지에 관한 것이다.
일반적으로, 각종 전자기기에 탑재되는 반도체 패키지는 기판에 반도체 칩을 부착하고, 반도체 칩과 기판간을 도전성 연결수단으로 연결한 후, 반도체 칩과 도전성 연결수단을 몰딩수지로 봉지시킨 구조로 제조된다.
상기 반도체 패키지의 반도체 칩과 기판 간을 도전 가능하게 연결하는 도전성 연결수단은 도전성 와이어 또는 플립칩(flip-chip bonding) 등이 사용되고 있고있다.
특히, 상기 플립칩은 와이어 본딩 방식에 비해 기판과 반도체 칩 간의 전기적인 연결거리(connection path)가 매우 짧아 우수한 열적 및 전기적 특성과 함께 반도체 패키지 사이즈를 줄일 수 있는 장점을 제공할 수 있으며, 그에 따라 플립칩 본딩 방식이 적용된 반도체 패키지가 각종 전자기기에 광범위하게 적용되고 있는 추세에 있다.
상기 플립칩 반도체 패키지의 대표적인 예로서, 플립칩 볼 그리드 어레이(FCBGA: flip chip ball grid array) 패키지, 플립칩 칩 스케일(fcCSP: flip chip chip scale) 패키지, 웨이퍼 레벨 칩 사이즈/스케일 패키지(WLCSP: wafer level chip size/scale package) 등을 들 수 있다.
여기서, 종래의 플립칩 반도체 패키지 및 그 제조 과정에 대한 일례를 살펴보면 다음과 같다.
첨부한 도 1은 종래의 플립칩 반도체 패키지를 도시한 개략적 사시도이고, 도 2는 도 1의 A-A선을 취한 단면도이며, 도 3은 언더필 재료를 충진하는 과정을 나타낸 평면도이다.
먼저, 기판(10)이 제공된다.
상기 기판(10)은 회로기판(PCB, Printed Circuit Board), 회로필름, 리드프레임 등으로 채택될 수 있다.
특히, 상기 기판(10)의 중앙부에는 칩부착영역이 형성되고, 칩부착영역의 사방 테두리 부분에는 언더필 재료의 외부 흐름을 차단하는 소정 높이의 댐(12, Dam)이 형성된다.
이때, 상기 댐(12)을 형성하는 공정은 기판을 제조하는 여러 공정 중 하나의 공정으로서, 절연성 수지재(예를 들어, 기판의 표면에 도포되는 절연성 솔더 마스크 재료)를 기판(10)의 댐 형성 라인을 따라 도포하는 방법으로 진행된다.
이렇게 형성된 상기 댐(12)의 평면 형상은 기판(10)의 칩부착영역을 둘러싸는 직사각형의 링 형상을 가지고, 그 단면 형상은 상면이 아치형을 이루는 단면 구조를 갖게 된다.
이어서, 상기 기판(10)의 칩부착영역에 제1반도체 칩(14)이 전기적 신호 교환 가능하게 부착된다.
상기 제1반도체 칩(14)의 각 본딩패드(=전극패드)에 도전성 범프(16)가 미리 범핑 공정 등에 의하여 형성된 상태인 바, 도전성 범프(16)가 기판(10)의 칩부착영역에 형성된 도전성패턴에 도전 가능하게 융착됨으로써, 기판(10)에 대한 제1반도체 칩(14) 부착이 이루어진다.
다음으로, 상기 기판(10)과 제1반도체 칩(14)의 저면 사이에 배열된 다수의 도전성 범프(16) 간의 절연 및 쇼트 방지 등을 위하여 기판(10)과 제1반도체 칩(14) 저면 사이 공간에 절연성 수지재인 언더필 재료(18)가 충진된다.
즉, 상기 기판(10)과 제1반도체 칩(14)은 도전성 범프(16)를 사이에 두고, 서로 이격된 공간을 이루게 되는 바, 이격된 공간에 언더필 공정에 의하여 에폭시 수지 등과 같은 언더필 재료(18)가 충진되어 채워진다.
상기 언더필(underfill) 공정에 의하여 채워지는 언더필 재료는 각 도전성 범프(16)를 감싸면서 상호 절연시키는 동시에 도전성 범프(16)의 내구성을 유지시키는 역할을 한다.
바람직하게는, 상기 언더필 재료(18)의 충진 방법은 도 3에서 보듯이, 제1반도체 칩(14)의 일측 위치에서 기판(10)과 제1반도체 칩(14) 사이공간에 대하여 언더필 재료(18)를 소정 압력으로 주입하여 이루어지며, 주입되는 언더필 재료(18)는 흐름성을 갖기 때문에 각 도전성 범프(16)들을 절연 가능하게 감싸주면서 기판(10)과 제1반도체 칩(14) 사이공간에 용이하게 충진된다.
이때, 상기 언더필 재료(18)가 소정 압력으로 충진될 때 사방으로 번지듯이 흐르기 때문에 기판(10)과 제1반도체 칩(14) 사이공간을 빠져나가서 기판의 표면을 오염시키는 브리드 아웃(bleed out) 현상이 발생될 수 있다.
하지만, 상기 기판(10)과 제1반도체 칩(14) 사이공간을 빠져나가는 언더필 재료가 제1반도체 칩(14) 사방 위치에 배치된 댐(12)에 의하여 용이하게 차단되어, 브리드 아웃 현상이 용이하게 방지될 수 있다.
이와 같은 종래의 플립칩 반도체 패키지는 다음과 같은 단점이 있다.
첫째, 기판의 칩부착영역 사방에 형성된 댐의 일부가 제 역할을 하지 못하고, 불필요하게 형성되어, 기판 설계 및 제작시 댐 형성 공정수 증가 및 댐 형성 비용을 증가시키는 원인이 되고 있다.
즉, 도 3에서 보듯이 제1반도체 칩(14)의 한쪽 위치(언더필 재료 주입 시작 위치)에서 주입한 언더필 재료(18)가 사방으로 퍼지듯이 흐르지만, 주입 압력에 의하여 그 흐름이 직진성을 갖기 때문에 반도체 칩의 양쪽 방향(언더필 재료 주입 시작 위치와 수직 방향)을 통한 언더필 재료(18)의 브리드 아웃은 거의 발생하지 않고, 제1반도체 칩(14)의 다른 쪽 방향(언더필 재료 주입 시작 위치의 반대쪽 위치)을 통하여 보다 많은 언더필 재료의 브리드 아웃이 발생된다.
이에, 제1반도체 칩(14)의 다른쪽 위치(언더필 재료 주입 시작 위치의 반대쪽 위치)과 인접한 댐(12)만이 유효하게 브리드 아웃을 차단하는 역할을 하게 되고, 반도체 칩의 양쪽 방향(언더필 재료 주입 시작 위치와 수직 방향)과 인접한 댐(12)은 제 역할을 하지 못하는 불필요한 부분이 된다.
둘째, 기존의 댐은 에폭시 수지 등을 도포하는 방법에 의하여 형성됨에 따라, 정확한 직사각 단면 구조가 아니라 상면이 불규칙한 곡면으로 형성되기 때문에 브리드 아웃되는 언더필 재료가 많은 경우, 일부 언더필 재료가 댐을 타고 넘어가는 단점이 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 기판의 표면에 형성되는 댐을 브리드 아웃이 발생되는 위치(언더필 재료의 주입 시작 위치의 반대쪽 위치)에만 형성하되, 댐의 형상을 언더필 재료의 브리드 아웃을 용이하게 차단할 수 있도록 3D 프린팅 기술을 이용하여 상면이 고르고 높이가 일정한 직사각 또는 평행사변형 등 다각형 블럭 형태로 형성함으로써, 댐 형성 공정 및 비용을 줄일 수 있고, 언더필 재료의 브리드 아웃을 효과적으로 방지할 수 있는 새로운 구조의 반도체 패키지 및 이의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명은: 기판과, 본딩패드에 도전성 범프가 형성된 제1반도체 칩과, 제1반도체 칩의 도전성 범프가 기판에 도전 가능하게 연결된 상태에서 기판과 반도체 칩 사이공간에 충진되는 언더필 재료를 포함하는 반도체 패키지에 있어서, 상기 기판의 표면 중 언더필 재료의 브리드 아웃을 방지할 수 있는 위치에 댐이 형성되되, 3D 프린팅 기술을 이용하여 언더필 재료의 브리드 아웃을 방지하는 다각형 단면 형상으로 형성된 것을 특징으로 하는 반도체 패키지를 제공한다.
특히, 상기 댐은 언더필 재료의 주입 시작 위치의 반대 위치에 해당하는 기판의 표면에만 형성된 것을 특징으로 한다.
바람직하게는, 상기 댐은 언더필 재료의 브리드 아웃을 방지하는 높이 및 고른 표면을 갖는 직사각형 단면 형상으로 형성된 것을 특징으로 한다.
더욱 바람직하게는, 상기 제1반도체 칩에 제2반도체 칩이 적층되는 경우, 상기 댐은 제2반도체 칩과 기판 간에 연결되는 도전성 와이어의 루프 거리를 단축하는 동시에 도전성 와이어의 루프 높이를 확보하기 위하여 안쪽으로 기울어진 평행사변형 단면 형상으로 형성되는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 기판의 표면에 언더필 재료의 브리드 아웃을 방지하는 댐을 3D 프린팅 기술을 이용하여 원하는 위치(언더필 재료의 브리드 아웃이 발생되는 위치로서, 언더필 재료의 주입 시작 위치의 반대쪽 위치)에 원하는 단면 형상으로 형성하여, 기판 설계 및 제작시 댐 형성 공정 및 비용을 줄일 수 있다.
둘째, 댐의 형상을 3D 프린팅 기술을 이용하여 언더필 재료의 브리드 아웃을 방지할 수 있는 높이를 가지는 동시에 그 표면이 고른 직사각 또는 평행사변형 등 다각형 단면 형상으로 형성함으로써, 기존에 언더필 재료가 댐을 타고 넘는 등의 현상을 방지하여 언더필 재료의 브리드 아웃을 완전하게 차단할 수 있다.
도 1은 종래의 플립칩 반도체 패키지를 도시한 개략적 사시도,
도 2는 도 1의 A-A선을 취한 단면도,
도 3은 언더필 재료의 충진 과정 중, 종래의 댐이 언더필 재료의 브리드 아웃을 차단하는 것을 나타낸 평면도,
도 4는 본 발명의 제1실시예에 따른 댐이 적용된 반도체 패키지를 도시한 개략적 사시도,
도 5는 도 4의 B-B선을 취한 단면도,
도 6은 본 발명의 제2실시예에 따른 댐이 적용된 반도체 패키지를 도시한 개략적 사시도,
도 7은 도 6의 C-C선을 취한 단면도,
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 반도체 패키지 제조용 기판의 표면에 언더필 재료의 브리드 아웃을 방지하는 댐을 형성하되, 3D 프린팅 기술을 이용하여 원하는 위치에 원하는 형상으로 형성하여, 언더필 재료의 브리드 아웃 방지는 물론 기판 설계 및 제작시 댐 형성 공정 및 비용을 줄일 수 있도록 한 점에 주안점이 있다.
제1실시예
첨부한 도 4는 본 발명의 일 실시예에 따른 댐이 적용된 반도체 패키지를 도시한 개략적 사시도이고, 도 5는 도 4의 B-B선을 취한 단면도이다.
먼저, 기판(10)이 제공된다.
상기 기판(10)은 회로기판(PCB, Printed Circuit Board), 회로필름, 리드프레임 등으로 채택될 수 있다.
특히, 상기 기판(10)의 중앙부에는 칩부착영역이 형성되고, 칩부착영역의 사방 테두리 부분에는 언더필 재료의 외부 흐름을 차단하는 즉, 브리드 아웃을 방지하는 소정 높이의 댐(12, Dam)이 형성된다.
본 발명에 따르면, 상기 댐(12)은 3D 프린팅 기술에 의하여 형성된다.
바람직하게는, 상기 기판(10)의 표면 중 언더필 재료의 브리드 아웃을 방지할 수 있는 위치에 댐(12)을 형성하되, 3D 프린팅 기술을 이용하여 언더필 재료의 브리드 아웃을 용이하게 차단할 수 있는 높이 및 길이를 갖는 다각형 단면 형상으로 형성된다.
상기 3D 프린팅 기술을 이용한 댐 형성 방법은 3D 프린팅 장비에 기판을 배치한 다음, 3D 프린팅 장비에서 기판의 표면에 대하여 도전성물질을 반복적으로 흩뿌려주는 3D 프린팅을 함으로써, 원하는 높이 및 길이를 갖는 다각형 단면 형상의 댐이 형성될 수 있다.
본 발명의 제1실시예에 따르면, 상기 댐(12)은 언더필 재료의 브리드 아웃을 차단할 수 있는 높이 및 고른 표면을 갖는 직사각형 단면 형상으로 형성되고, 언더필 재료의 주입 시작 위치의 반대 위치에 해당하는 기판(10)의 표면에만 형성된다.
이때, 상기 기판(10)의 표면 중, 언더필 재료의 주입 시작 위치의 반대 위치에 해당하는 표면에만 3D 프린팅 기술에 의하여 댐(12)이 형성되는 이유는 언더필 재료의 주입 시작 위치의 반대 위치로 언더필 재료의 브리드 아웃이 집중되기 때문이다.
다시 말해서, 상기 기판(10)에 부착되는 제1반도체 칩(14)의 한쪽 위치(언더필 재료 주입 시작 위치)에서 주입한 언더필 재료(18)가 사방으로 퍼지듯이 흐르지만, 주입 압력에 의하여 그 흐름이 직진성을 갖기 때문에 제1반도체 칩(14)의 양쪽 방향(언더필 재료 주입 시작 위치와 수직된 방향)을 통한 언더필 재료(18)의 브리드 아웃은 거의 발생하지 않고, 제1반도체 칩(14)의 다른 쪽 방향(언더필 재료 주입 시작 위치의 반대 위치)을 통하여 보다 많은 언더필 재료의 브리드 아웃이 발생되기 때문이다.
이어서, 상기 기판(10)의 칩부착영역에 제1반도체 칩(14)이 전기적 신호 교환 가능하게 부착된다.
상기 제1반도체 칩(14)의 각 본딩패드(=전극패드)에 도전성 범프(16)가 미리 범핑 공정 등에 의하여 형성된 상태인 바, 도전성 범프(16)가 기판(10)의 칩부착영역에 형성된 도전성패턴에 도전 가능하게 융착됨으로써, 기판(10)에 대한 제1반도체 칩(14) 부착이 이루어진다.
다음으로, 상기 기판(10)과 제1반도체 칩(14)의 저면 사이에 배열된 다수의 도전성 범프(16) 간의 절연 및 쇼트 방지 등을 위하여 기판(10)과 제1반도체 칩(14) 저면 사이 공간에 절연성 수지재인 언더필 재료(18)가 충진된다.
즉, 상기 기판(10)과 제1반도체 칩(14)은 도전성 범프(16)를 사이에 두고, 서로 이격된 공간을 이루게 되는 바, 이격된 공간에 언더필 공정에 의하여 에폭시 수지 등과 같은 언더필 재료(18)가 충진되어 채워짐으로써, 각 도전성 범프(16)는 언더필 재료(18)에 의하여 상호 절연 가능하게 감싸여지게 된다.
이때, 상기 제1반도체 칩(14)의 한쪽 위치(언더필 재료 주입 시작 위치)에서 언더필 재료(18)를 주입하면, 언더필 재료(18)가 사방으로 퍼지듯이 흐르게 되고, 주입 압력에 의하여 그 흐름이 직진성을 갖기 때문에 제1반도체 칩(14)의 양쪽 방향(언더필 재료 주입 시작 위치와 수직된 방향)을 통한 언더필 재료(18)의 브리드 아웃은 거의 발생하지 않게 되며, 제1반도체 칩(14)의 다른 쪽 방향(언더필 재료 주입 시작 위치의 반대 위치)을 통해서는 보다 많은 언더필 재료의 브리드 아웃이 발생하게 된다.
따라서, 상기 기판(10)의 표면 중, 언더필 재료의 주입 시작 위치의 반대 위치에 해당하는 표면에 3D 프린팅 기술에 의하여 형성된 댐(12)에서 제1반도체 칩(14)의 다른 쪽 방향(언더필 재료 주입 시작 위치의 반대 위치)을 통해서 브리드 아웃되는 언더필 재료(18)를 용이하게 차단하게 되고, 이에 언더필 재료에 의한 기판의 오염을 방지할 수 있다.
이와 같이, 기판의 원하는 표면 위치에만 3D 프린팅 기술을 이용하여 댐을 원하는 높이 및 형상 즉, 언더필 재료의 브리드 아웃을 방지할 수 있는 높이 및 단면 형상으로 간단하게 형성해줌으로써, 언더필 재료의 브리드 아웃을 원천적으로 차단할 수 있을 뿐만 아니라, 기판 설계 및 제작시 댐 형성 공정 및 비용을 줄일 수 있다.
제2실시예
본 발명의 제2실시예는 상기한 제1실시예의 반도체 패키지에 제2반도체 칩이 적층 구성될 때, 언더필 재료의 브리드 아웃 차단은 물론 제2반도체 칩과 기판 간에 연결되는 도전성 와이어가 댐과 간섭되는 현상을 방지할 수 있도록 한 점에 주안점이 있다.
첨부한 도 6은 본 발명의 제2실시예에 따른 댐이 적용된 반도체 패키지를 도시한 개략적 사시도이고, 도 7은 도 6의 C-C선을 취한 단면도이다.
도 6 및 도 7에서 보듯이, 상기 기판(10)에 제1반도체 칩(14) 부착된 후, 제1반도체 칩(14) 위에 제2반도체 칩(20)을 적층 부착한 후, 제2반도체 칩(20)의 본딩패드(미도시됨)와 기판(10)의 표면 중 댐(12)의 바깥쪽 영역의 표면에 형성된 도전성패턴(미도시됨)를 도전성 와이어(22)로 본딩하여 연결하게 된다.
상기 도전성 와이어(22)를 본딩하는 과정은 도전성 와이어 본딩수단(예, 캐필러리)이 제2반도체 칩(20)의 본딩패드에 도전성 와이어(22)를 1차 본딩(볼본딩이라고도 함)하는 과정과, 도전성 와이어 본딩수단이 소정 높이 및 궤적의 루프 하이트(roof hight)로 도전성 와이어(22)를 기판(10)쪽으로 이송시키는 과정과, 도전성 와이어 본딩수단이 기판(10)의 도전성패턴에 도전성 와이어(22)를 2차 본딩(스티치 본딩이라고도 함)하는 과정으로 진행된다.
이때, 상기 도전성 와이어 본딩수단이 소정 높이 및 궤적의 루프 하이트(roof hight)로 도전성 와이어(22)를 기판(10)쪽으로 이송시킬 때, 도전성 와이어(22)가 댐(12)의 상면에 닿는 간섭 현상이 발생되는 동시에 도전성 와이어가 끊어지게 되는 현상이 발생될 수 있다(도 7에 이점쇄선으로 표시한 부분 참조).
이에, 본 발명의 제2실시예에 따른 댐(12)은 3D 프린팅 기술을 이용하여 안쪽(제1 및 제2반도체 칩쪽)으로 기울어진 평행사변형 단면 형상으로 형성된다.
따라서, 도 7에서 보듯이 본 발명의 제2실시예에 따른 댐(12)은 상기한 제1실시예에 따른 댐(12)에 비하여 높이는 동일하되, 그 상단부가 안쪽으로 위치 이동된 상태가 되므로, 도전성 와이어(22)가 제2실시예의 댐(12) 상면에 닿는 간섭 현상을 용이하게 방지할 수 있고, 또한 상기 제2반도체 칩(20)과 기판(10) 간에 연결되는 도전성 와이어(22)의 루프 거리를 단축하는 동시에 도전성 와이어의 루프 높이를 용이하게 확보할 수 있다.
또는, 상기와 같이 제1반도체 칩에 제2반도체 칩이 적층되는 경우, 상기 댐(12)을 안쪽으로 기울어진 2단 이상의 계단형 단면 형상으로 형성하여, 제2반도체 칩과 기판 간에 연결되는 도전성 와이어의 루프 거리를 단축하는 동시에 도전성 와이어의 루프 높이를 확보할 수 있다.
이와 같이, 제1반도체 칩 위에 적층된 제2반도체과 기판 간을 도전성 와이어로 연결하는 경우, 3D 프린팅 기술을 잉요하여 기판에 형성되는 댐의 형상을 도전성 와이어와의 간섭을 회피할 수 있는 구조로 형성할 수 있도록 함으로써, 언더필 재료의 브리드 아웃을 원천적으로 차단할 수 있을 뿐만 아니라, 도전성 와이어의 루프 거리 단축 및 루프 높이를 용이하게 확보할 수 있다.
10 : 기판
12 : 댐
14 : 제1반도체 칩
16 : 도전성 범프
18 : 언더필 재료
20 : 제2반도체 칩
22 : 도전성 와이어

Claims (5)

  1. 기판과, 본딩패드에 도전성 범프가 형성된 제1반도체 칩과, 제1반도체 칩의 도전성 범프가 기판에 도전 가능하게 연결된 상태에서 기판과 반도체 칩 사이공간에 충진되는 언더필 재료를 포함하는 반도체 패키지에 있어서,
    상기 기판의 표면 중 언더필 재료의 브리드 아웃을 방지할 수 있는 위치에 댐이 형성되되, 3D 프린팅 기술을 이용하여 언더필 재료의 브리드 아웃을 방지하는 다각형 단면 형상으로 형성되고,
    상기 제1반도체 칩에 제2반도체 칩이 적층되는 경우, 상기 댐은 제2반도체 칩과 기판 간에 연결되는 도전성 와이어의 루프 거리를 단축하는 동시에 도전성 와이어의 루프 높이를 확보하기 위하여 안쪽으로 기울어진 평행사변형 단면 형상으로 형성된 것을 특징으로 하는 3D 프린팅 기술을 이용한 반도체 패키지.
  2. 기판과, 본딩패드에 도전성 범프가 형성된 제1반도체 칩과, 제1반도체 칩의 도전성 범프가 기판에 도전 가능하게 연결된 상태에서 기판과 반도체 칩 사이공간에 충진되는 언더필 재료를 포함하는 반도체 패키지에 있어서,
    상기 기판의 표면 중 언더필 재료의 브리드 아웃을 방지할 수 있는 위치에 댐이 형성되되, 3D 프린팅 기술을 이용하여 언더필 재료의 브리드 아웃을 방지하는 다각형 단면 형상으로 형성되고,
    상기 제1반도체 칩에 제2반도체 칩이 적층되는 경우, 상기 댐은 제2반도체 칩과 기판 간에 연결되는 도전성 와이어의 루프 거리를 단축하는 동시에 도전성 와이어의 루프 높이를 확보하기 위하여 안쪽으로 기울어진 2단 이상의 계단형 단면 형상으로 형성된 것을 특징으로 하는 3D 프린팅 기술을 이용한 반도체 패키지.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 댐은 언더필 재료의 주입 시작 위치의 반대 위치에 해당하는 기판의 표면에만 형성된 것을 특징으로 하는 3D 프린팅 기술을 이용한 반도체 패키지.

  4. 삭제
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