JP2014027014A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2014027014A
JP2014027014A JP2012163911A JP2012163911A JP2014027014A JP 2014027014 A JP2014027014 A JP 2014027014A JP 2012163911 A JP2012163911 A JP 2012163911A JP 2012163911 A JP2012163911 A JP 2012163911A JP 2014027014 A JP2014027014 A JP 2014027014A
Authority
JP
Japan
Prior art keywords
bump
semiconductor device
wiring board
rows
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012163911A
Other languages
English (en)
Inventor
Keiko Kusanagi
惠與 草▲なぎ▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PS4 Luxco SARL
Original Assignee
PS4 Luxco SARL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by PS4 Luxco SARL filed Critical PS4 Luxco SARL
Priority to JP2012163911A priority Critical patent/JP2014027014A/ja
Priority to US13/945,484 priority patent/US20140027904A1/en
Publication of JP2014027014A publication Critical patent/JP2014027014A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293Organic, e.g. plastic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1301Shape
    • H01L2224/13012Shape in top view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13021Disposition the bump connector being disposed in a recess of the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13075Plural core members
    • H01L2224/1308Plural core members being stacked
    • H01L2224/13082Two-layer arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401Structure
    • H01L2224/1403Bump connectors having different sizes, e.g. different diameters, heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1405Shape
    • H01L2224/14051Bump connectors having different shapes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141Disposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141Disposition
    • H01L2224/1412Layout
    • H01L2224/1415Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/14154Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1751Function
    • H01L2224/17515Bump connectors having different functions
    • H01L2224/17517Bump connectors having different functions including bump connectors providing primarily mechanical support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112Aligning
    • H01L2224/81136Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/81139Guiding structures on the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81191Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】 フリップチップボンディングを用いる場合であっても、装置の信頼性や製造コストに影響を与えることなく、封止樹脂の充填を促進可能な構造の半導体装置を提供する。
【解決手段】本発明の半導体装置200は、配線基板201と、配線基板201の一方の面に隣接配置された第1バンプ列204a、204bと、第1バンプ列204a、204bを介して配線基板201上に搭載された半導体チップ203と、配線基板201と半導体チップ203との隙間に充填される封止樹脂211と、配線基板201と半導体チップ203との間の、第1バンプ列204aと第1バンプ列204b間に向かって、封止樹脂211をガイドする第2バンプ列205a、205bを有している。
【選択図】 図2

Description

本発明は、半導体装置に関する。
BGA(Ball Grid Array)型の半導体装置は、配線基板の一方の面に半導体チップを搭載し、他方の面に半田等のボールを所定の配列形状となるように電極として配置し、ボールと半導体チップとを配線基板を介して電気的に接続し、半導体チップを樹脂で封止した構造を有している。
ここで、ボールと半導体チップとを配線基板を介して電気的に接続するための構造としては、ワイヤボンディングを用いたものが知られている。
一方で、ワイヤボンディング以外の構造として、フリップチップボンディングにより半導体チップを配線基板に搭載するFC−BGAが検討されている。
ここで、FC−BGAにおいては、配線基板と半導体チップの間の隙間にも樹脂を充填する必要があるため、特にチップの中央領域に2列で配置されたバンプ電極の間に封止樹脂を充填する場合には、2列で配置されたバンプ電極間にボイドが発生する可能性がある。
このようなボイドの発生を防止するための構造としては、配線基板の、ボイドが発生し易い領域に空気抜き用の穴を設けた構造がある。
例えば特許文献1では、TABテープにより形成される基板上に布設される配線に対して、バンプを介して電気的に接続されるチップが搭載されており、当該チップおよび配線等を含む領域は、樹脂により封止されるBGA型の半導体装置において、樹脂に内包されている空気(ボイド)が溜まり易いチップの搭載エリア近傍におけるTABテープの中央部に、空気(ボイド)を放散するための貫通孔を設ける技術が開示されている。
特開平11−97586号公報
しかしながら、特許文献1のように、基板に貫通孔を設ける構造の場合、封止金型を用いて樹脂封止する際に、封止樹脂が貫通孔を通って、基板の裏面に回り込む恐れがある。この基板の裏面への封止樹脂の回り込みによって、外部端子となる半田ボールが良好に搭載できなくなり、半導体装置の信頼性を低下させる恐れがあった。
また、特許文献1のような、基板に貫通孔を設ける構造を、一括モールド方式へ適用する場合、基板に貫通孔が形成されていることから、封止金型の下型で、基板の貫通孔に対応する位置にキャビティを設ける必要がある。
しかしながら、このような位置にキャビティを設けると、製品毎に下型を準備する必要が生じ、製造コストが高くなる恐れがあった。
本発明は、このような問題に鑑みてなされたもので、その目的は、フリップチップボンディングを用いる場合であっても、装置の信頼性や製造コストに影響を与えることなく、封止樹脂の充填を促進可能な構造の半導体装置を提供することにある。
前述した目的を達成するために、本発明の第1の態様は、配線基板と、隣接配置された複数のバンプ列を一方の面に有し、前記複数のバンプ列を介して前記配線基板上に搭載された半導体チップと、少なくとも前記配線基板と前記半導体チップとの隙間に充填される封止樹脂と、前記配線基板と前記半導体チップとの間の、前記隣接する複数のバンプ列間に向かって、前記封止樹脂をガイドするガイド部と、を有する半導体装置である。
本発明によれば、フリップチップボンディングを用いる場合であっても、装置の信頼性や製造コストに影響を与えることなく、封止樹脂の充填を促進可能な構造の半導体装置を提供することができる。
第1の実施形態に係る半導体装置200を示す断面図である。 図1の半導体チップ203の底面図(図1の2方向矢視図)である。 図2のA−A’断面図である。 半導体装置200の組立の手順を示す断面図である。 半導体装置200の組立の手順を示す上面図である。 半導体装置200の組立の手順を示す断面図である。 半導体装置200の組立の手順を示す断面図である。 半導体装置200の組立の手順を示す断面図である。 第2の実施形態に係る半導体装置200aを示す底面図であって、半導体チップ203a以外は記載を省略している。 第3の実施形態に係る半導体装置200bを示す断面図である。 図10の半導体チップ203bの底面図(図10の11方向矢視図)である。 半導体装置200bの組立の手順を示す断面図である。 第4の実施形態に係る半導体装置200cを示す平面図であって、封止樹脂211および半導体チップ203cは一部を切り欠いて表示している。 図13のB−B’断面図である。 第5の実施形態に係る半導体装置200dを示す平面図であって、封止樹脂211および半導体チップ203dは一部を切り欠いて表示している。 図15のC−C’断面図である。 第6の実施形態に係る半導体装置200eを示す底面図であって、半導体チップ203e以外は記載を省略している。 第7の実施形態に係る半導体装置200fを示す底面図であって、半導体チップ203f以外は記載を省略している。 第8の実施形態に係る半導体装置200gを示す底面図であって、半導体チップ203g以外は記載を省略している。
以下、図面に基づいて本発明に好適な実施形態を詳細に説明する。
まず、図1および図2を参照して、本発明の第1の実施形態に係る半導体装置200の概略構成について説明する。
ここでは半導体装置200として、メモリチップを搭載した半導体メモリが例示されている。
図1に示すように、半導体装置200は、配線基板201と、配線基板201の一方の面に隣接配置された複数のバンプ列としての第1バンプ列204a、204bと、第1バンプ列204a、204bを介して配線基板201上に搭載された半導体チップ203と、配線基板201と半導体チップ203との隙間に充填される封止樹脂211と、配線基板201と半導体チップ203との間の、第1バンプ列204aと第1バンプ列204b間に向かって、封止樹脂211をガイドするガイド部としての第2バンプ列205a、205bを有している。
次に、図1〜図3を参照して、半導体装置200を構成する部材の詳細について説明する。
配線基板201は、例えば平面形状が矩形の0.2mm厚のガラスエポキシ製の基材213と、基材213の両面に設けられたCu等の配線パターン215と、配線パターン215を部分的に覆うソルダーレジスト等の絶縁膜218とを有している。
また、基材213の一面側(半導体チップ203が設けられた側の面)の配線パターン215の絶縁膜218から露出された部位には複数の接続パッド217が形成され、基材213の他面の配線パターン215の絶縁膜218から露出された部位には、複数のランド219が形成されている。
接続パッド217とこれに対応するランド219とは、配線パターン215により電気的に接続されている。
さらに、ランド219上には外部端子としての半田ボール221が搭載されている。
一方、基材213の一面上には、半導体チップ203がフリップチップ実装により搭載されている。
図3に示すように、半導体チップ203は、略四角形の板状のシリコン基板202の一方の面に所定の図示しない回路、例えばメモリ回路等が形成されるとともに、当該回路の入出力を行うための複数の電極パッド223が形成されている。
電極パッド223は、例えば半導体チップ203の中央領域に2列で配置されると共に、中央領域のパッド列に沿って周辺領域にも配置されている。
さらに、電極パッド223を除く半導体チップ203の一方の面には、パッシベーション膜231が形成され、回路形成面を保護している。
また、電極パッド223には、例えばファンクションバンプ等の第1バンプ225が形成されている。第1バンプ225は、図3に示すように略四角柱状のCu製のピラー226と、ピラー226上に形成された半田層228により構成されている。半田層228は、所定温度でリフローされることで、溶融した半田が表面張力により中央部位が盛り上がり、ピラー226上に円弧状に形成される。
前述のように、電極パッド223の一部は、半導体チップ203の中央領域に2列で配置されているため、当該電極パッド223上に形成された第1バンプ225は、互いに隣接する第1バンプ列204aと第1バンプ列204bを形成している。
さらに、図2に示すように、半導体装置200においては、半導体チップ203の一方の面(第1バンプ225が設けられた側の面)において、後述する封止樹脂211の充填方向側の一端部側から隣接する2列のバンプ列間(第1バンプ列204aと第1バンプ列204bの間)に向かって間隔が徐々に狭くなるように配置された複数の第2バンプ227(充填促進部)が形成されている。第2バンプ227は2列に配置され、第2バンプ列205a、205bを構成している。
図3に示すように、第2バンプ227は、封止樹脂211の流動性を考慮して円柱状でCu製のピラー229により構成されている。
なお、第2バンプ227は、必ずしも配線基板201と電気的に接続する必要がないため、第1バンプ225とは異なり、ピラー229上に半田層を形成しなくても良い。また第2バンプ227はダミーバンプであるため、図3では半導体チップ203上に形成されたパッシベーション膜231上に形成されている。
第2バンプ227は電極パッドを必要としないため、半導体チップ203の回路や電極パッド223のレイアウトを変更することなく、所望の位置に配置できる。また、半導体チップ203は、配線基板201上にフリップチップ実装されており、半導体チップ203の複数の第1バンプ225は、半田層228を介して、配線基板201の接続パッド217に接合されている。
さらに、配線基板201の一面上には熱硬化性のエポキシ樹脂等である封止樹脂211が設けられており、配線基板201と半導体チップ203の間の隙間および半導体チップ203の裏面は封止樹脂211で覆われている。
このように、配線基板201と半導体チップ203の間であって、配線基板201の一端部から隣接配置された第1バンプ列204a、204bの間の領域に向かって、徐々に間隔が狭くなるように第2バンプ列205a、205b(充填促進部)を設けたことにより、少なくとも配線基板201と半導体チップ203との隙間を充填する封止樹脂211へのボイドの発生を抑制できる。
また、上記構造では、配線基板201に貫通孔を設ける必要がないので、配線基板201の裏面に配置されるランド219への封止樹脂211の回り込みがなく、半導体装置200の信頼性を向上できる。
また、第2バンプ列205a、205bを構成する第2バンプ227は、パッシベーション膜231上に形成されており、第2バンプ227用の電極パッドを準備する必要がないため、半導体チップ203のチップサイズを大型化させることなく、第2バンプ列205a、205bを形成できる。
なお、上記の例では第2バンプ227はパッシベーション膜231上に形成されているが、電極パッド上に形成し、補強用の電源或いはGND端子として用いても良い。
以上が半導体装置200を構成する部材の詳細である。
次に、半導体装置200の組立の手順について、図4〜図8を参照して説明する。
まず、図4(a)に示すような配線母基板300を用意する。
配線母基板300は、マトリクス状に配置された複数の製品形成部301を有しており、個々の製品形成部301が配線基板201に対応している。また、製品形成部301間には、製品形成部301を分離する際の切断面に対応するダイシングライン307が設けられている(図5(a)参照)。
次に、図4(b)および図5(a)に示すように、それぞれの製品形成部301に半導体チップ203がフリップチップ実装される。
具体的には、図示しないフリップチップボンダーのボンディングツールで半導体チップ203の裏面を吸着保持し、240℃程度の加熱条件下で荷重を印加し、半導体チップの第1バンプ225を配線基板201の接続パッド217に接合することで、配線基板201上に半導体チップ203を搭載する。
即ち、半導体チップ203は、前述したように第1バンプ225と第2バンプ227が形成されており、第1バンプ225を、半田層228により配線基板201上の接続パッド217と接合することで、配線基板201上に半導体チップ203が搭載される。
なお、前述のように、第2バンプ227は、封止樹脂211の充填を促進するためのダミーバンプであるため、配線基板201の接続パッド217には接合しなくても良い。
ここで、配線母基板300のそれぞれの製品形成部301に搭載されたそれぞれの半導体チップ203は、図5(a)に示すように、第2バンプ227が形成された端部が、後述する封止樹脂211の充填方向(図5の黒矢印)に対向するようにフリップチップ実装される。フリップチップボンディングの完了した配線基板は、モールド装置400に送られる。
モールド装置400は、図6に示すように上型401と下型402を有する成形金型を有している。上型401にはキャビティ403が形成されており、下型402には配線母基板300を搭載する凹部404が形成されている。
フリップチップボンディングの完了した配線母基板300は、下型402の凹部404にセットされる。
その後、上型401と下型402で配線母基板300を型閉めすることで、図7に示すように、配線母基板300の上方に所定の大きさのキャビティ403やゲート部405が形成される。本実施形態ではMAP(Mold Array Package)方式で構成されているため、キャビティ403は複数の製品形成部301を一括で覆う大きさで構成されている。
次に、下型402のポットにレジンタブレット406(図7参照)が供給され、加熱溶融される。
次に、図8に示すように、溶融された封止樹脂211をプランジャー408によりゲート部405からキャビティ403内に注入し、キャビティ403内に封止樹脂211を充填する。
ここで、第1の実施形態では、配線基板201と半導体チップ203の間であって、封止樹脂211の充填方向に対向する半導体チップ203上の一端部から隣接配置された2列のバンプ列(第1バンプ列204aと第1バンプ列204b)の間の領域に向かって、徐々に間隔が狭くなるように第2バンプ列205a、205bが設けられている。
そのため、配線基板201と半導体チップ203の間に充填される封止樹脂211は、第2バンプ列205a、205bにガイドされ、優先的に第1バンプ列204aと第1バンプ列204bの間に充填されるため、第1バンプ列204a、204b列間の領域へのボイドの発生を低減し、良好に封止樹脂211を充填できる。
さらに配線基板201には貫通孔を設けずに封止樹脂211の充填を促進できるため、貫通孔を通じて配線基板201の裏面への封止樹脂211が回り込むことがなくなる。これにより、封止樹脂211がランド219を覆うことがなくなり、良好に半田ボール221を搭載でき、半導体装置200の信頼性を向上できる。
また配線基板201に貫通孔を設けないことで、モールド装置400の下型402に貫通孔に対応したキャビティを形成する必要がなくなるため、下型402の共用化を図ることができ、半導体装置200の組立コストを低減できる。
封止樹脂211がキャビティ403に充填されると、封止樹脂211を所定の温度、例えば180℃でキュアすることで、封止樹脂211が硬化される。
その後、上型401と下型402を分離して、配線母基板300を取り出し、所定の温度、例えば240℃でリフローすることで封止樹脂211が完全に硬化され、図4(c)および図5(b)に示すような、配線母基板300の封止領域305(図5(a)参照)を一括的に覆う封止樹脂211が形成される。その後、図5(b)および図8に示すような、封止樹脂211に接続されたゲート部405とランナー部409およびカル部410が除去される。
次に、図4(d)に示すように、配線基板201のランド219上に、半田ボール221を搭載し、外部端子を形成する。
具体的には、例えば、配線基板201上のランド219の配置に合わせて複数の吸着孔が形成された図示しない吸着機構を用いて、半田ボール221を吸着孔に保持し、保持された半田ボール221を、フラックスを介して配線基板201のランド219に一括搭載する。
全ての製品形成部301への半田ボール221の搭載後、配線基板201をリフローすることで半田ボール221が固定される。
次に、半田ボール221の搭載された配線母基板300を図示しない基板ダイシング装置に載置する。
配線母基板300の載置が完了すると、図4(e)に示すように、配線母基板300をダイシングライン307で切断し、製品形成部301毎に分離する。具体的には、配線母基板300の封止樹脂211側をダイシングテープ600に図示しない接着層を介して接着し、ダイシングテープ600によって配線基板201を支持する。その後、配線母基板300を図示しないダイシング装置のダイシングブレードにより縦横にダイシングライン307を切断して製品形成部301毎に切断分離する。切断分離後、切断分離された個々の製品形成部301をダイシングテープ600からピックアップすることで、図1に示すような半導体装置200が得られる。
以上が半導体装置200の組立の手順である。
このように、第1の実施形態によれば、半導体装置200は、配線基板201と、隣接配置された複数のバンプ列としての第1バンプ列204a、204bと、第1バンプ列204a、204bを介して配線基板201上に搭載された半導体チップ203と、配線基板201と半導体チップ203との隙間に充填される封止樹脂211と、配線基板201と半導体チップ203との間の、第1バンプ列204aと第1バンプ列204b間に向かって、封止樹脂211をガイドするガイド部としての第2バンプ列205a、205bを有している。
そのため、第1バンプ列204a、204b列間の領域へのボイドの発生を低減することができる。
また、第1の実施形態によれば、配線基板201に貫通孔を設ける必要がないため、貫通孔を通じて配線基板201の裏面への封止樹脂211が回り込むことがなくなり、半導体装置の信頼性を向上できる。
さらに、配線基板201に貫通孔を設けないことで、モールド装置400の下型402に貫通孔に対応したキャビティを形成する必要がなくなるため、下型402の共用化を図ることができ、半導体装置200の組立コストを低減できる。
次に、第2の実施形態について、図9を参照して説明する。
第2の実施形態は、第1の実施形態において、第2バンプ列205a、205bを第1バンプ列204a、204bの端部ではなく、端部間の一番ボイドの発生しやすいチップ中心に設けたものである。
なお、第2の実施形態において、第1の実施形態と同様の機能を果たす要素については同一の番号を付し、主に第1の実施形態と異なる部分について説明する。
図6に示すように、第2の実施形態に係る半導体装置200aの半導体チップ203aは、中央領域に2列で配置された第1バンプ列204a、204bの端部間に第2バンプ列205a、205bが設けられている。
このように、第1バンプ列204a、204bがチップの端部近傍まで配置されている場合には、一番ボイドの発生しやすいチップ中心のバンプ列間の領域に優先的に充填させるように、封止樹脂の充填方向に対向する半導体チップ上の一端部からチップ中心の2列のバンプ列の間の領域に向かって、徐々に間隔が狭くなるように複数の第2バンプ列205a、205bを設けるように構成しても良い。
この場合、第2バンプ列205a、205bが隣接する位置に第1バンプ225を設けないようにすることで、さらに良好に2列のバンプ列間に充填できる。
なお、バンプ列以外の半導体装置200aの構造は第1の実施形態と同様であるため、説明を省略する。
このように、第2の実施形態によれば、半導体装置200aは、配線基板201と、隣接配置された複数のバンプ列としての第1バンプ列204a、204bと、第1バンプ列204a、204bを介して配線基板201上に搭載された半導体チップ203aと、配線基板201と半導体チップ203aとの隙間に充填される封止樹脂211と、配線基板201と半導体チップ203aとの間の、第1バンプ列204aと第1バンプ列204b間に向かって、封止樹脂211をガイドするガイド部としての第2バンプ列205a、205bを有している。
従って、第1の実施形態と同様の効果を奏する。
また、第2の実施形態によれば、中央領域に2列で配置された第1バンプ列204a、204bの端部間に第2バンプ列205a、205bが設けられている。
そのため、第1バンプ列204a、204bがチップの端部近傍まで配置されている場合にも本発明を適用できる。
次に、第3の実施形態について、図10〜図12を参照して説明する。
第3の実施形態は、第1の実施形態において、配線基板201と半導体チップ203の間にアンダーフィル材503を充填してアンダーフィル部241を形成したものである。
また、第2バンプ列205a、205bを第1バンプ列204a、204bの配列方向と交差する方向(ここでは垂直方向)を向くように設けたものである。
なお、第3の実施形態において、第1の実施形態と同様の機能を果たす要素については同一の番号を付し、主に第1の実施形態と異なる部分について説明する。
まず、第3の実施形態に係る半導体装置200bの概略構造について、図10および図11を参照して説明する。
図10に示すように、第3の実施形態に係る半導体装置200bは、配線基板201と半導体チップ203bとの間にアンダーフィル材503(後述)が充填されており、アンダーフィル部241を形成している。
また、図11に示すように、半導体チップ203bは、第2バンプ列205a、205bが、第1バンプ列204a、204bの配列方向と垂直な方向のチップ端部側からチップ中心の2列のバンプ列の間の領域に向かって、徐々に間隔が狭くなるにように設けられている。これは、後述するように、アンダーフィル材503を、略長方形状の半導体チップ203bの長辺から第1バンプ列204a、204bの配列方向に垂直な方向に充填するためである。
このように、配線基板201と半導体チップ203bとの間にアンダーフィル材503を充填してもよく、また、第2バンプ列205a、205bの配列方向は、必ずしも第1バンプ列204a、204bの配列方向と平行である必要はない。
次に、半導体装置200bの組立ての手順について図12を参照して説明する。
まず、第1の実施形態と同様に、配線母基板300を用意し、製品形成部301に半導体チップ203bをフリップチップ実装する。
フリップチップ実装後に、図12(a)に示すように、配線基板201と半導体チップ203bとの間にアンダーフィル材503を充填する。
具体的には、図12(a)に示すように、製品形成部301に搭載された半導体チップ203bの長辺側の端部の近傍位置から、図示しない塗布装置のディスペンサー501を用いて図11の矢印で示す向きにアンダーフィル材503を供給することで、供給されたアンダーフィル材503が、毛細管現象により配線基板201と半導体チップ203b間の隙間に充填される。
ここで、第1バンプ列204a、204bの配列方向と垂直な方向のチップ端部側からチップ中心の第1バンプ列204a、204bの間の領域に向かって、徐々に間隔が狭くなるにように第2バンプ列205a、205bが設けられているため、一番ボイドの発生しやすいチップ中心位置のバンプ列間の領域に優先的にアンダーフィル材503を充填させることができる。
アンダーフィル材503の充填後、所定温度、例えば150℃程度でキュアすることで、アンダーフィル材503が硬化され、図12(b)に示すようにアンダーフィル部241が形成される。
この後は第1の実施形態と同様に、封止樹脂211の形成、半田ボール221の搭載、および配線母基板300の切断を行い、切断分離された個々の製品形成部301をピックアップすることで、半導体装置200bが得られる。
このように、第3の実施形態によれば、半導体装置200bは、配線基板201と、隣接配置された複数のバンプ列としての第1バンプ列204a、204bと、第1バンプ列204a、204bを介して配線基板201上に搭載された半導体チップ203bと、配線基板201と半導体チップ203bとの隙間に充填される封止樹脂211と、配線基板201と半導体チップ203bとの間の、第1バンプ列204aと第1バンプ列204b間に向かって、封止樹脂211をガイドするガイド部としての第2バンプ列205a、205bを有している。
従って、第1の実施形態と同様の効果を奏する。
次に、第4の実施形態について、図13および図14を参照して説明する。
第4の実施形態は、第1の実施形態において、充填促進部として、バンプ列ではなく、絶縁膜218の一部を除去してなる凹形状のテーパ状開口部245を設けたものである。
なお、第4の実施形態において、第1の実施形態と同様の機能を果たす要素については同一の番号を付し、主に第1の実施形態と異なる部分について説明する。
図13および図14に示すように、第4の実施形態に係る半導体装置200cは、配線基板201cの表面が絶縁膜218で覆われているが、接続パッド217a、217bの周囲は絶縁膜218が形成されておらず、凹形状のパッド開口部243を形成している。
ここで、半導体装置200cは、配線基板201cの封止樹脂211の充填方向に対向する一端部側から、第1バンプ列204a、204bに対応する接続パッド217a、217bに向かって、徐々に間隔が狭くなるように、絶縁膜218を除去して形成された凹形状のテーパ状開口部245が形成されている。テーパ状開口部245とパッド開口部243は連結されている。
このように、充填促進部は封止樹脂211を第1バンプ列204a、204b間にガイド可能な構造であれば、バンプのような凸形状に限定されることはなく、絶縁膜218のパターニングにより凹形状を形成してもよい。
このような構成とすることにより、第1の実施形態と同様な効果が得られると共に、2列のバンプ列間に向かってソルダーレジスト膜が除去されるため、配線基板201cと半導体チップ203cの間の第1バンプ列204a、204b間に向かう封止樹脂211の流路を広くできる。
また、テーパ状開口部245は、接続パッド217a、217bとその周囲の絶縁膜218を除去してパッド開口部243を形成する際に、接続パッド217a、217bの間に向かう領域の絶縁膜218を除去することにより形成可能である。
そのため、新たな工程を追加することなく充填促進部を形成できる。
このように、第4の実施形態によれば、半導体装置200cは、配線基板201cと、隣接配置された複数のバンプ列としての第1バンプ列204a、204bと、第1バンプ列204a、204bを介して配線基板201上に搭載された半導体チップ203cと、配線基板201cと半導体チップ203cとの隙間に充填される封止樹脂211と、配線基板201cと半導体チップ203cとの間の、第1バンプ列204aと第1バンプ列204b間に向かって、封止樹脂211をガイドするガイド部としてのテーパ状開口部245を有している。
従って、第1の実施形態と同様の効果を奏する。
また、第4の実施形態によれば、半導体装置200cは、接続パッド217a、217bの間に向かう領域の絶縁膜218を除去することによりテーパ状開口部245を形成している。
そのため、第1の実施形態と比較して配線基板201cと半導体チップ203cの間の第1バンプ列204a、204b間に向かう封止樹脂211の流路を広くできる。
さらに、第4の実施形態によれば、テーパ状開口部245は、接続パッド217a、217bとその周囲の絶縁膜218を除去してパッド開口部243を形成する際に、接続パッド217a、217bの間に向かう領域の絶縁膜218を除去することにより形成可能である。
そのため、新たな工程を追加することなく充填促進部を形成できる。
次に、第5の実施形態について、図15および図16を参照して説明する。
第5の実施形態は、第4の実施形態において、充填促進部として、絶縁膜218を除去するのではなく、絶縁膜218上にガイド凸部247を設けてガイド凸部列249a、249bを形成したものである。
なお、第5の実施形態において、第4の実施形態と同様の機能を果たす要素については同一の番号を付し、主に第4の実施形態と異なる部分について説明する。
図15および図16に示すように、第5の実施形態に係る半導体装置200dは、配線基板201dの絶縁膜218上に複数のガイド凸部247が形成されている。
複数のガイド凸部247は、封止樹脂の充填方向に対向する一端部側から、2列のバンプ列間(に対応するパッド)の領域に向かって、徐々に間隔が狭くなるように、絶縁膜218上に配置されており、ガイド凸部列249a、249bを形成している。
ガイド凸部247は、第1バンプ列204a、204b間に向かって封止樹脂211をガイドできる構造であれば、材料は特に限定されない。
このように、充填促進部は絶縁膜218を除去して凹部を形成するのではなく、絶縁膜218上に凸部を設けることによって形成することもできる。
このように、第5の実施形態によれば、半導体装置200dは、配線基板201dと、隣接配置された複数のバンプ列としての第1バンプ列204a、204bと、第1バンプ列204a、204bを介して配線基板201上に搭載された半導体チップ203と、配線基板201dと半導体チップ203dとの隙間に充填される封止樹脂211と、配線基板201dと半導体チップ203dとの間の、第1バンプ列204aと第1バンプ列204b間に向かって、封止樹脂211をガイドするガイド部としてのガイド凸部列249a、249bを有している。
従って、第4の実施形態と同様の効果を奏する。
次に、第6の実施形態について、図17を参照して説明する。
第6の実施形態は、第1の実施形態において、第1バンプ225aを配列方向に対して傾斜させ、第1バンプ225aの側面251aをガイド部として用いたものである。
なお、第6の実施形態において、第1の実施形態と同様の機能を果たす要素については同一の番号を付し、主に第1の実施形態と異なる部分について説明する。
図17に示すように、第6の実施形態に係る半導体装置200eの半導体チップ203eは、第1バンプ列204a、204bを有しているが、第1バンプ列204a、204bを構成する第1バンプ225a、225bが角柱形状を有している。
第1バンプ225a、225bは、第1バンプ列204a、204b配列方向に対して傾斜しており、その側面251aが、配線基板201の一端部側から隣接するバンプ列(第1バンプ列204a、204b)間に向かって、間隔が狭くなるように形成され、ガイド部を構成している。
より具体的には、第1バンプ225a、225bは、その側面251aが、同じ向きに傾斜するように配置されており、最も近いもの同士(図17では対向するもの同士)が「ハ」の字を構成するように配置されている。
このように、ガイド部は必ずしも第1バンプ225a、225bと別の部材である必要はなく、第1バンプ225a、225bの形状と配置を工夫することにより、設けることができる。この構成においても、第1の実施形態と同様に、少なくとも配線基板201と半導体チップ203eとの隙間を充填する封止樹脂211へのボイドの発生を抑制できると共に、配線基板201に貫通孔を設けないことで、配線基板201の裏面に配置されるランド219への封止樹脂211の回り込みがなくなるため、半導体装置200eの信頼性を向上できる。
このように、第6の実施形態によれば、半導体装置200eは、配線基板201と、隣接配置された複数のバンプ列としての第1バンプ列204a、204bと、第1バンプ列204a、204bを介して配線基板201上に搭載された半導体チップ203eと、配線基板201と半導体チップ203eとの隙間に充填される封止樹脂211と、配線基板201と半導体チップ203eとの間の、第1バンプ列204aと第1バンプ列204b間に向かって、封止樹脂211をガイドするガイド部としての側面251aを有している。
従って、第1の実施形態と同様の効果を奏する。
また、第6の実施形態によれば、ガイド部としての側面251a(傾斜部)は、第1バンプ225a、225bを第1バンプ列204a、204bの配列方向に対して傾斜させることにより形成されている。
そのため、第1の実施形態と異なり、ガイド部を第1バンプ列204a、204bとは別に設ける必要がなく、構造をより簡易にすることができる。
次に、第7の実施形態について、図18を参照して説明する。
第7の実施形態は、第6の実施形態において、第1バンプ225bとして円柱状のバンプを用い、配列方向に対して傾斜するように円柱の側面を切り欠いて側面にテーパ部271を形成し、テーパ部271をガイド部として用いたものである。
なお、第7の実施形態において、第6の実施形態と同様の機能を果たす要素については同一の番号を付し、主に第6の実施形態と異なる部分について説明する。
図18に示すように、第6の実施形態に係る半導体装置200fの半導体チップ203fは、第1バンプ列204a、204bを有しているが、第1バンプ列204a、204bを構成する第1バンプ261a、261bが円柱形状を有している。
第1バンプ261a、261bは、第1バンプ列204a、204bの配列方向に対して傾斜するように側面の一部を切り欠いた形状を有しており、切り欠いた部分が平面状のテーパ部271(ガイド部)を構成している。テーパ部271は、封止樹脂211の充填方向に対向する一端部側から第1バンプ列204a、204b間に向かって、徐々に間隔が狭くなるように形成されている。
より具体的には、第1バンプ261a、261bは、テーパ部271が、同じ向きに傾斜するように配置されており、最も近いもの同士(図18では対向するもの同士)が「ハ」の字を構成するように配置されている。
このように、ガイド部は第1バンプを傾斜配置するのではなく、その一部に平面状のテーパ部271を形成することによって設けることもできる。この構成においても、第1の実施形態と同様に、少なくとも配線基板201と半導体チップ203fとの隙間を充填する封止樹脂211へのボイドの発生を抑制できると共に、配線基板201に貫通孔を設けないことで、配線基板201の裏面に配置されるランド219への封止樹脂211の回り込みがなくなるため、半導体装置200fの信頼性を向上できる。
このように、第7の実施形態によれば、半導体装置200fは、配線基板201と、隣接配置された複数のバンプ列としての第1バンプ列204a、204bと、第1バンプ列204a、204bを介して配線基板201上に搭載された半導体チップ203fと、配線基板201と半導体チップ203fとの隙間に充填される封止樹脂211と、配線基板201と半導体チップ203fとの間の、第1バンプ列204aと第1バンプ列204b間に向かって、封止樹脂211をガイドするガイド部としてのテーパ部271を有している。
従って、第6の実施形態と同様の効果を奏する。
次に、第8の実施形態について、図19を参照して説明する。
第8の実施形態は、第6の実施形態において、複数の充填方向から2列のバンプ列間(第1バンプ列204a、204b間)に向かって、バンプ間の側面の間隔が徐々に狭くなるように、角柱状の第1バンプ225a、225bを放射状に配置したものである。
なお、第8の実施形態において、第6の実施形態と同様の機能を果たす要素については同一の番号を付し、主に第6の実施形態と異なる部分について説明する。
図19に示すように、第6の実施形態に係る半導体装置200gの半導体チップ203gは、第1バンプ列204a、204bを有しているが、複数の充填方向(図19の矢印が示す方向)から第1バンプ列204a、204b間に向かって、バンプ間の側面251aの間隔が徐々に狭くなるように、角柱状の第1バンプ225a、225bが放射状に配置されている。
このように、側面251aは、必ずしも1つの向きにのみ配列している必要はなく、充填方向に応じて複数の向きに配列するようにしてもよい。
このような構成とすることにより、コンプレッションモールドを用いて樹脂成形を行う場合にも本発明を適用できる。
即ち、コンプレッションモールドを用いた場合には、封止樹脂が全方向から配線基板201と半導体チップ203gの間に流れるため、角柱状の第1バンプ225a、225bを放射状に配置することにより、いずれの方向から流れてくる封止樹脂もガイドすることができる。
このように、第8の実施形態によれば、半導体装置200gは、配線基板201と、隣接配置された複数のバンプ列としての第1バンプ列204a、204bと、第1バンプ列204a、204bを介して配線基板201上に搭載された半導体チップ203gと、配線基板201と半導体チップ203gとの隙間に充填される封止樹脂211と、配線基板201と半導体チップ203gとの間の、第1バンプ列204aと第1バンプ列204b間に向かって、封止樹脂211をガイドするガイド部としての側面251aを有している。
従って、第6の実施形態と同様の効果を奏する。
以上、本発明者によってなされた発明を実施形態に基づき説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、上述した実施形態では、本発明を、半導体チップ203の中央領域に2列のバンプ電極が形成された場合について説明したが、本発明は何らこれに限定されることはなく、隣接された複数のバンプ列を有する全ての構造に適用できる。
200 :半導体装置
200a :半導体装置
200b :半導体装置
200c :半導体装置
200d :半導体装置
200e :半導体装置
200f :半導体装置
200g :半導体装置
201 :配線基板
201c :配線基板
201d :配線基板
202 :シリコン基板
203 :半導体チップ
203a :半導体チップ
203b :半導体チップ
203c :半導体チップ
203d :半導体チップ
203e :半導体装置
203f :半導体装置
203g :半導体装置
204a、204b :第1バンプ列
205a、205b :第2バンプ列
211 :封止樹脂
213 :基材
215 :配線パターン
217、217a、217b :接続パッド
218 :絶縁膜
219 :ランド
221 :半田ボール
223 :電極パッド
225、225a、225b :第1バンプ
226 :ピラー
227 :第2バンプ
228 :半田層
229 :ピラー
231 :パッシベーション膜
241 :アンダーフィル部
243 :パッド開口部
245 :テーパ状開口部
247 :ガイド凸部
249a、249b :ガイド凸部列
251a :側面
261a、261b :第1バンプ
271 :テーパ部
300 :配線母基板
301 :製品形成部
305 :封止領域
307 :ダイシングライン
400 :モールド装置
401 :上型
402 :下型
403 :キャビティ
404 :凹部
405 :ゲート部
406 :レジンタブレット
408 :プランジャー
409 :ランナー部
410 :カル部
501 :ディスペンサー
503 :アンダーフィル材
600 :ダイシングテープ

Claims (10)

  1. 配線基板と、
    隣接配置された複数のバンプ列を一方の面に有し、前記複数のバンプ列を介して前記配線基板上に搭載された半導体チップと、
    少なくとも前記配線基板と前記半導体チップとの隙間に充填される封止樹脂と、
    前記配線基板と前記半導体チップとの間の、前記隣接する複数のバンプ列間に向かって、前記封止樹脂をガイドするガイド部と、
    を有する半導体装置。
  2. 前記ガイド部は、
    前記配線基板の一端部側から前記隣接する複数のバンプ列間に向かって、間隔が狭くなるように前記半導体チップの前記一方の面に配置されたガイド用バンプ列であることを特徴とする請求項1記載の半導体装置。
  3. 前記ガイド用バンプ列は、前記隣接する複数のバンプ列の端部に配置されていることを特徴とする請求項2記載の半導体装置。
  4. 前記ガイド用バンプ列は、複数のバンプ列の端部間に配置されていることを特徴とする請求項2記載の半導体装置。
  5. 前記ガイド用バンプ列は、前記隣接する複数のバンプ列の配列方向に対して交差するように複数のバンプ列の端部間に配置されていることを特徴とする請求項2記載の半導体装置。
  6. 前記ガイド部は、
    前記配線基板の前記半導体チップが搭載された面に設けられ、前記配線基板の一端部側から前記隣接する複数のバンプ列間に向かって、間隔が狭くなるように配置された凹形状のテーパ部であることを特徴とする請求項1記載の半導体装置。
  7. 前記配線基板上にはソルダーレジストが設けられ、
    前記ガイド部は、前記ソルダーレジストに設けられた凸部であることを特徴とする請求項1記載の半導体装置。
  8. 前記ガイド部は、複数のバンプ列を形成するバンプの、他のバンプと対向する側面に設けられ、前記配線基板の一端部側から前記隣接する複数のバンプ列間に向かって、間隔が狭くなるように形成された傾斜部であることを特徴とする、請求項1記載の半導体装置。
  9. 前記傾斜部は、前記バンプを、前記第1のバンプ列の配列方向に対して傾斜して配置することにより形成されることを特徴とする請求項8記載の半導体装置。
  10. 前記傾斜部は、前記バンプの側面に形成されたテーパ部であることを特徴とする請求項9記載の半導体装置。
JP2012163911A 2012-07-24 2012-07-24 半導体装置 Pending JP2014027014A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012163911A JP2014027014A (ja) 2012-07-24 2012-07-24 半導体装置
US13/945,484 US20140027904A1 (en) 2012-07-24 2013-07-18 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012163911A JP2014027014A (ja) 2012-07-24 2012-07-24 半導体装置

Publications (1)

Publication Number Publication Date
JP2014027014A true JP2014027014A (ja) 2014-02-06

Family

ID=49994087

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012163911A Pending JP2014027014A (ja) 2012-07-24 2012-07-24 半導体装置

Country Status (2)

Country Link
US (1) US20140027904A1 (ja)
JP (1) JP2014027014A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021044441A (ja) * 2019-09-12 2021-03-18 キオクシア株式会社 半導体装置およびその製造方法
CN115662959A (zh) * 2022-12-26 2023-01-31 长电集成电路(绍兴)有限公司 一种芯片封装结构及其制备方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013236039A (ja) * 2012-05-11 2013-11-21 Renesas Electronics Corp 半導体装置
US10068866B2 (en) * 2016-09-29 2018-09-04 Intel Corporation Integrated circuit package having rectangular aspect ratio

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021044441A (ja) * 2019-09-12 2021-03-18 キオクシア株式会社 半導体装置およびその製造方法
JP7293056B2 (ja) 2019-09-12 2023-06-19 キオクシア株式会社 半導体装置およびその製造方法
CN115662959A (zh) * 2022-12-26 2023-01-31 长电集成电路(绍兴)有限公司 一种芯片封装结构及其制备方法
CN115662959B (zh) * 2022-12-26 2023-09-26 长电集成电路(绍兴)有限公司 一种芯片封装结构及其制备方法

Also Published As

Publication number Publication date
US20140027904A1 (en) 2014-01-30

Similar Documents

Publication Publication Date Title
US8274143B2 (en) Semiconductor device, method of forming the same, and electronic device
US11538728B2 (en) Semiconductor package comprising a heat dissipation structure and an outer peripheral frame used as a resin flow barrier
US20090218671A1 (en) Semiconductor device and method of fabricating the same
JP2008252027A (ja) 半導体装置
US20210166992A1 (en) Methods and structures for increasing the allowable die size in tmv packages
US9177941B2 (en) Semiconductor device with stacked semiconductor chips
JP2014027014A (ja) 半導体装置
KR101740878B1 (ko) 반도체 장치
US9136219B2 (en) Expanded semiconductor chip and semiconductor device
JP5538682B2 (ja) 半導体装置及びその製造方法
JP2010263108A (ja) 半導体装置及びその製造方法
JP5968713B2 (ja) 半導体装置
JP2012028513A (ja) 半導体装置及びその製造方法
KR101778395B1 (ko) 3d 프린팅 기술을 이용한 반도체 패키지
KR20150125988A (ko) 반도체 장치
JP2014204082A (ja) 半導体装置の製造方法
JP5579982B2 (ja) 半導体装置の中間構造体及び中間構造体の製造方法
JP2010073949A (ja) 半導体装置及びその製造方法
JP3857574B2 (ja) 半導体装置及びその製造方法
JP2009182004A (ja) 半導体装置
JP2009283835A (ja) 半導体装置及びその製造方法
JP2010212628A (ja) 半導体装置の製造方法
JP5139400B2 (ja) 半導体装置の製造方法
TWI413232B (zh) 多晶片封裝結構
JP2014179496A (ja) 半導体装置の製造方法および半導体装置