CN115662959B - 一种芯片封装结构及其制备方法 - Google Patents

Abstract

本发明公开了一种芯片封装结构，包括导电迹线层以及设置在导电迹线层一侧的芯片封装体；芯片封装体包括包封层、底填胶层、伪芯粒以及与导电迹线层电连接的多个芯片；多个芯片围绕在所述伪芯粒周围；导电迹线层与伪芯粒和芯片之间由底填胶层填充；在导电迹线层上表面设有被底填胶层包覆的导流条阵列，导流条阵列第一端位于伪芯粒所在的区域，第二端位于芯片所在的区域。本发明还公开了一种芯片封装结构的制备方法。本发明通过在芯片区和伪芯区之间增设导流条阵列，使底填胶液能充分填充伪芯粒的下方空间，解决了在热处理步骤中容易导致伪芯粒与内联焊盘之间连接脱焊的问题以及底填料填充空洞膨胀损坏封装体的问题。

Description

一种芯片封装结构及其制备方法

技术领域

本发明属于半导体封装技术领域，具体涉及一种芯片封装结构及其制备方法。

背景技术

现有技术中，如图1所示，一种芯片功能单元的封装排布通常由4个相同尺寸或不同的芯片（包括100a、100b、100c、100d）组成，芯片功能单元的中心区域会形成一个几何形状规则的空间，为了降低所涉封装材料由于CTE热失配所致的翘曲和应力，通常在形状规则的空间中布设硅材料的伪芯粒200。在随后的芯片功能单元的晶圆级封装工艺中，首先将芯片功能单元导电连接到位于载板上的高密度扇出封装结构的内联焊盘上时，然后再对芯片功能单元进行底部胶的填充和塑封工艺。

然而，在对芯片功能单元进行底填胶的填充时，由于伪芯粒200和芯片功能单元之间存在空缺区域，造成底填胶液在从芯片功能单元的外围端爬行浸润到矩形芯片的内围端时，底填胶液不易充分浸润和填充所述空缺区域以及伪芯粒200与载板之间的下方空间，在随后的热处理步骤中，极容易导致伪芯粒200与高密度扇出封装结构上的内联焊盘之间的连接脱焊及底填料填充空洞问题，不利于封装体的可靠性。

发明内容

针对现有技术中所存在的不足，本发明提供了一种能够使底填胶液充分填充伪芯粒下方空间的一种芯片封装结构及其制备方法，可解决现有技术中在热处理步骤中容易导致伪芯粒与高密度扇出封装结构上的内联焊盘之间的连接脱焊的问题以及底填料填充空洞膨胀损坏封装体的问题。

第一方面，一种芯片封装结构，包括导电迹线层以及设置在所述导电迹线层一侧的芯片封装体；所述芯片封装体包括包封层、底填胶层、伪芯粒以及与所述导电迹线层电连接的多个芯片；所述多个芯片围绕在所述伪芯粒周围，所述包封层将所述伪芯粒和所述芯片包封在内；所述导电迹线层与所述伪芯粒和芯片之间由所述底填胶层填充；在所述导电迹线层上表面设有被所述底填胶层包覆的导流条阵列，所述导流条阵列第一端位于所述伪芯粒所在的区域，第二端位于所述芯片所在的区域。

作为优选，所述导流条阵列的纵向高度不高于所述伪芯粒或矩形芯片的下表面。

作为优选，所述导流条阵列可采用导电材料或绝缘材料；当采用导电材料时所述导流条阵列与所述导电迹线层形成非导电连接。

作为优选，所述导流条阵列有多组，其中每组所述导流条阵列分别与不同芯片相对应。

作为优选，所述导流条阵列和与所述伪芯粒对应的焊盘形成连接。

作为优选，所述导流条阵列第二端延伸至所述伪芯粒对应的最外围焊盘或所述伪芯粒对应的任意内围焊盘。

作为优选，所述导流条阵列中的导流条具有粗糙的表面；和/或所述导流条之间的所述导电迹线层的上表面为粗糙表面。

第二方面，一种芯片封装结构的制备方法，包括：

制备导电迹线层；

在所述导电迹线层上表面制作焊盘及导流条阵列，所述导流条阵列第一端位于与伪芯粒对应的区域，所述导流条阵列第二端位于与芯片对应的区域；

将所述芯片和所述伪芯粒分别连接到对应的所述焊盘上；

对所述芯片与所述伪芯粒依次进行底填胶液的填充和包封，制备得到底填胶层和包封层。

作为优选，所述在所述导电迹线层上表面制作焊盘及导流条阵列，包括：

通过电镀或化学镀金属工艺，在所述导电迹线层上表面制备金属层；

刻蚀所述金属层形成焊盘和导流条阵列。

作为优选，所述在所述导电迹线层上表面制作焊盘及导流条阵列，包括：

在所述导电迹线层上表面制备焊盘，并在所述导电迹线层上制备光刻胶层；

对所述光刻胶层进行刻蚀形成对应导流条阵列的开口阵列；

在所述开口阵列中制备所述导流条阵列。

作为优选，所述在所述导电迹线层上表面制作焊盘及导流条阵列，包括：

在所述导电迹线层上表面制备焊盘，并在所述导电迹线层上制备光刻胶层；

对所述光刻胶层进行刻蚀形成导流条阵列。

作为优选，还包括：

对所述导流条阵列表面和/或所述导流条阵列对应区域的所述导电迹线层的上表面进行粗糙化处理。

相比于现有技术，本发明具有如下有益效果：

通过在芯片区和伪芯区之间增设导流条阵列，利用导流条阵列中相邻导流条之间形成的毛细通道，增强底填胶液在伪芯区对应的焊盘和内联体之间爬行浸润的毛细力，使底填胶液能充分填充伪芯粒对应的焊盘和内联体之间的空间。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中芯片功能单元的芯片排布示意图；

图2为本发明中一种芯片封装结构的结构示意图；

图3为本发明中一种芯片封装结构的内联焊盘处的水平结构示意图；

图4为本发明中图3的局部放大图；

图5为本发明中对应内联焊盘处的水平结构的另一种局部放大图；

图6为本发明中一种芯片封装结构的制备方法的流程示意图；

图7为本发明中一种芯片封装结构的制备方法的步骤S1-S2对应的结构示意图；

图8为本发明中一种芯片封装结构的制备方法的步骤S3对应的结构示意图；

图9为本发明中一种芯片封装结构的制备方法的步骤S4对应的结构示意图；

图10为本发明中一种芯片封装结构的制备方法的第一种导流条阵列结构示意图；

图11为本发明中一种芯片封装结构的制备方法的步骤S22＇对应的结构示意图；

图12为本发明中一种芯片封装结构的制备方法的第二种导流条阵列结构示意图；

图13为本发明中一种芯片封装结构的制备方法的第三种导流条阵列结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

第一方面，一种芯片封装结构，如图2所示，包括导电迹线层3以及设置在所述导电迹线层3一侧的芯片封装体；所述芯片封装体包括包封层6、底填胶层5、伪芯粒200以及与所述导电迹线层电连接的多个芯片（如图2中100a和100b）；所述多个芯片围绕在所述伪芯粒200周围，所述包封层6将所述伪芯粒200和所述芯片包封在内；所述伪芯粒200与所述导电迹线层3之间、所述芯片与所述导电迹线层3之间均由所述底填胶层5填充；在所述导电迹线层3上表面设有被所述底填胶层5包覆的导流条阵列11，所述导流条阵列11第一端位于所述伪芯粒200所在的区域，第二端位于所述芯片所在的区域。此外，所述导电迹线层3的另一侧还可设置外联体E1或其他结构。

本实施例中，如图2所示，所述导电迹线层3可包括导电层3a和绝缘层3b，所述外联体E1可包括外联焊盘30和焊球31。所述芯片和所述伪芯粒200均通过内联体4和内联焊盘10与所述导电迹线层3连接，其中所述芯片电连接至所述导电迹线层3。所述导流条阵列11包括多个平行阵列设置的导流条。所述底填胶层5由底填胶液填充而成。由于所述导流条阵列的两端分别伸入所述芯片和伪芯粒200所在的区域，其纵向高度可设置为不高于所述伪芯粒或矩形芯片的下表面，可优选为介于焊盘10和伪芯粒200或矩形芯片的下表面之间。

图3为所述内联焊盘处的水平结构示意图，其中所述芯片封装体包括底填胶液填充的外围区A0、芯片所在的芯片区C0（对应芯片在导电迹线层3上的投影区域，即上文所述芯片所在的区域）和伪芯粒200所在的伪芯区B0（对应伪芯粒200在导电迹线层3上的投影区域，即上文所述伪芯粒200所在的区域）。结合图2和图4所示，考虑到底填胶液在芯片区C0以及伪芯区B0内是可以正常爬行浸润的，但在芯片区C0以及伪芯区B0之间的空缺区域却不行，所述芯片区C0所在的焊盘区C1中的焊盘10c与伪芯区B0所在的焊盘区B1的焊盘10b之间的区域通过导流条阵列11a进行过渡，所述导流条阵列11a中的相邻导流条之间形成毛细通道，为底填胶的填充提供足够的毛细力，可使外围区A0点涂的底填胶液在爬行较长的芯片区C0后，依然能保证底填胶液具有足够的毛细力来充分填充伪芯区B0对应的焊盘10b和伪芯区B0对应的内联体4。

所述导流条阵列可采用导电材料或绝缘材料制作。若所述导流条采用导电材料，则其设置在所述导电迹线层3上的位置处不与所述导电迹线层3中的导电层3a形成电连接；若所述导流条为绝缘材料，则其设置在所述导电迹线层3上的位置处对应为绝缘层3b或导电层3a。由于设置所述导流条阵列的目的在于形成若干个用于增强底填胶液爬行浸润的毛细通道，因此对形成导流条阵列的材料，既可以采用导电材料如金属，也可以采用绝缘材料。

本实施例通过在芯片区和伪芯区之间的空间增设导流条阵列，利用导流条阵列中相邻导流条之间形成的毛细通道，增强底填胶液在伪芯区对应的焊盘和内联体之间爬行浸润的毛细力，使底填胶液能充分填充伪芯区对应的焊盘和内联体之间的空间。

作为优选的实施例，如图3、4所示，所述导流条阵列有多组，其中每组所述导流条阵列分别与不同芯片相对应。

其中，由于存在多个围绕在所述伪芯粒200周围的芯片，其中每个芯片与所述伪芯粒200之间都可设置导流条阵列，这样可以在点涂底填胶液时进一步地增强底填胶液沿所述导流条阵列形成的毛细通道爬行浸润的能力，使所述底填胶液能够更好地填充伪芯粒200下方的空间。

作为优选的实施例，如图5所示，所述导流条阵列与所述伪芯粒200对应的焊盘连接形成毛细通道。

本实施例中，如图5所示的又一种导流条阵列11b的结构，所述导流条阵列11b由多个导流条组成，所述导流条的第二端可位于芯片区C0所在的焊盘区C1和芯片区C0之间的区域，且不与焊盘区C1的任何导电模块进行导电连接；所述导流条的第一端直接与伪芯区B0所在的焊盘10b进行连接。

由于伪芯区B0对应的焊盘10b没有与导电迹线层3中的导电层3a进行导电连接，因此，当导流条阵列11b由导电材料形成时，即使伪芯区B0对应的焊盘10b与导电迹线层3中的导电层3a进行导电连接，也不会对芯片封装中的信号和电源传输产生影响；而且，导流条阵列11b的第一端由于与焊盘10b连接，理论上更有利于底填胶液在伪芯区B0中的爬行浸润。

其中，导流条阵列11b的第一端可以与伪芯区B0所在的焊盘区B1对应的最外围焊盘10b进行连接；当伪芯区B0所在的焊盘区B1的焊盘10b采用如图6所示的阵列排布时，即最外围的焊盘与内围的焊盘呈现水平或纵向上的错位时，导流条阵列11b的第一端也可以延伸至伪芯区B0所在的焊盘区B1对应的任意内围焊盘10b（即最外围焊盘之内的焊盘）。

作为优选的实施例，如图2~图3所示，所述导流条阵列11a中的导流条具有粗糙的表面。

本实施例中，为增强导流条阵列11a的爬行浸润力，在制备导流条阵列11a后，可增加一步粗糙化工艺步骤，对在底填胶液爬行浸润过程中会与所述底填胶液发生接触的待浸润材料进行粗糙化处理，使其具有粗糙表面；通过增加所述待浸润材料的表面积，提高底填胶液的爬行浸润力，以实现底填胶液对伪芯区B0对应的焊盘10b和内联体4b的充分浸润和填充，降低芯片封装成品在可靠性测试中的失效风险。具体地，针对由导电金属构成的条形导流阵列11a，可通过针对导电金属基材的条形导流阵列11a进行激光蚀刻来增加条形导流阵列的粗糙化程度；针对由光刻胶构成的条形导流阵列11a，可通过针对光刻胶基材的条形导流阵列11a进行激光蚀刻或等离子体刻蚀来增加条形导流阵列的粗糙化程度。同样，图4中所示导流条阵列11b也可具有粗糙的表面。

第二方面，一种芯片封装结构的制备方法，如图6所示，包括：

S1：制备导电迹线层3。

所述步骤S1中，具体地，如图7所示，可以在具有临时键合膜2的载板1上依次制作金属层M和导电迹线层3。所述金属层可采用磁控溅射工艺制备一层金属层（如Al层）；所述导电迹线层3包括多层导电层3a和多层绝缘层3b。

S2：在所述导电迹线层3的上表面制作焊盘及导流条阵列11，所述导流条阵列11一端位于与芯片对应的区域，另一端位于与伪芯粒200对应的区域。

所述步骤S2中，所述导流条阵列11包括多个平行阵列设置的导流条；所述焊盘可通过电镀金属工艺制得（如电镀铜）。如图7所示，所述导电迹线层3的上表面包括芯片所在的芯片区C0（即上文所述与芯片对应的区域）和伪芯粒200所在的伪芯区B0（即上文所述与伪芯粒200对应的区域）。

S3：将所述芯片和所述伪芯粒200分别连接到对应的所述焊盘上。

所述步骤S3中，如图8所示，所述芯片可通过内联体4c和内联焊盘10c与所述导电迹线层电连接，所述伪芯粒200也可通过内联体4b和内联焊盘10b与所述导电迹线层连接（仅物理连接，非电连接）。

S4：对所述芯片与所述伪芯粒200依次进行底填胶液的填充和包封，制备得到底填胶层5和包封层6，以形成芯片封装结构，如图8、图9所示。

本实施例中，通过在芯片区C0和伪芯区B0之间增设导流条阵列，利用导流条阵列中相邻导流条之间形成的毛细通道，增强底填胶液在伪芯区对应的焊盘和内联体之间爬行浸润的毛细力，使底填胶液能充分填充伪芯区对应的焊盘和内联体之间的空间。

进一步地，还可包括步骤S5：在所述导电迹线层3下表面制备外联体E1。

具体来说，如图9、图2所示，可先去除载板1和临时键合膜2，再腐蚀去除金属层M；之后在所述导电迹线层3下表面（即与所述芯片封装体相对的另一侧）制备外联体E1。所述外联体E1可包括外联焊盘30和焊球31。

一种优选实施例，如图10所示，所述在所述导电迹线层3上表面制作焊盘及导流条阵列，包括：

S21：通过电镀或化学镀金属工艺，在所述导电迹线层3上表面制备金属层；

S22：刻蚀所述金属层形成焊盘和导流条阵列11c。

其中，所述导流条阵列11c与焊盘10b、10c可同时进行制备，此时所述焊盘10b、10c与导流条阵列11c的高度一致。举例来说，可通过电镀铜工艺，在所述导电迹线层3上表面电镀一铜层，并通过刻蚀工艺直接形成焊盘和导流条阵列。

进一步地，还可包括步骤S23：对所述导流条阵列11c表面和/或所述导流条阵列11c对应区域的所述导电迹线层3的上表面进行粗糙化处理。

其中，在芯片区C0与伪芯区B0之间的区域，可对所述条形导流阵列进行激光曝光，利用激光的高能量来蚀刻掉部分金属材料来实现对所述条形导流阵列表面和/或对应区域的导电迹线层上表面的粗糙化处理，这样可以进一步增强底填胶液在条形导流阵列表面的爬行浸润力。

一种优选实施例，如图11、图12所示，所述在所述导电迹线层3上表面制作焊盘及导流条阵列，包括：

S21＇：在所述导电迹线层3上表面制备焊盘，并在所述导电迹线层3上制备光刻胶层。

S22＇：如图11所示，对所述光刻胶层进行刻蚀形成对应导流条阵列的开口阵列。

其中，所述光刻胶层可经低温烘烤、曝光和显影等工序得到具有开口阵列的光刻胶牺牲层20。

S23＇：如图12所示，在所述开口阵列中制备所述导流条阵列11d，去除所述光刻胶牺牲层20。

本实施例中，可在所述开口阵列进行电镀铜或化学镀铜工艺，以便根据需要调整条形导流阵列11d所在的纵向高度（如加高）；其中，所述条形导流阵列11d的纵向高度可介于焊盘10和伪芯粒或矩形芯片的下表面之间。所述光刻胶层可采用聚酰亚胺光刻胶。

进一步地，还可包括步骤S24＇：对所述导流条阵列11d表面和/或所述导流条阵列11d对应区域的所述导电迹线层3的上表面进行粗糙化处理。

其中，在芯片区C0与伪芯区B0之间的区域，可对所述条形导流阵列处进行激光曝光，利用激光的高能量来蚀刻掉部分材料来实现对所述条形导流阵列表面和/或对应区域的导电迹线层上表面的粗糙化处理，这样可以进一步增强底填胶液在条形导流阵列表面的爬行浸润力。

一种优选实施例，如图13所示，所述在所述导电迹线层3上表面制作焊盘及导流条阵列，包括：

S21＂：在所述导电迹线层3上表面制备焊盘，并在所述导电迹线层3上制备光刻胶层。

S22＂：对所述光刻胶层进行刻蚀形成导流条阵列11e。

其中，所述光刻胶层经低温烘烤、曝光和显影等工序，保留与条形导流阵列11e的形状相对应的光刻胶，并经高温烘烤得到由固化后的光刻胶组成的条形导流阵列11e。所述光刻胶层可采用聚酰亚胺光刻胶。

进一步地，还可包括步骤S23＂：对所述导流条阵列11e表面和/或所述导流条阵列11e对应区域的所述导电迹线层3的上表面进行粗糙化处理。

其中，在芯片区C0与伪芯区B0之间的区域，可对所述条形导流阵列进行激光曝光，利用激光的高能量来蚀刻掉部分材料来实现对所述条形导流阵列表面和/或对应区域的导电迹线层上表面的粗糙化处理，这样可以进一步增强底填胶液在条形导流阵列表面的爬行浸润力。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。

Claims (11)

1.一种芯片封装结构，其特征在于，

包括导电迹线层以及设置在所述导电迹线层一侧的芯片封装体；所述芯片封装体包括包封层、底填胶层、伪芯粒以及与所述导电迹线层电连接的多个芯片；所述多个芯片围绕在所述伪芯粒周围，所述包封层将所述伪芯粒和所述芯片包封在内；所述导电迹线层与所述伪芯粒和芯片之间由所述底填胶层填充；在所述导电迹线层上表面设有被所述底填胶层包覆的导流条阵列，所述导流条阵列形成的毛细通道的第一端位于所述伪芯粒所在的区域，第二端位于所述芯片所在的区域；所述导流条阵列由多个导流条组成；

其中，定义所述伪芯粒所在的区域为伪芯区，所述芯片所在的区域为芯片区；

所述导流条的第一端与所述伪芯区所在的焊盘进行连接，所述导流条的第二端不与所述芯片区所在的焊盘区的任何导电模块进行导电连接。

2.如权利要求1所述的一种芯片封装结构，其特征在于：

所述导流条阵列的纵向高度不高于所述伪芯粒或矩形芯片的下表面。

3.如权利要求1所述的一种芯片封装结构，其特征在于：

所述导流条阵列采用导电材料或绝缘材料；当采用导电材料时所述导流条阵列与所述导电迹线层形成非导电连接。

4.如权利要求1所述的一种芯片封装结构，其特征在于：

所述导流条阵列有多组，其中每组所述导流条阵列分别与不同芯片相对应。

5.如权利要求1所述的一种芯片封装结构，其特征在于：

所述导流条阵列第二端延伸至所述伪芯粒对应的最外围焊盘或任意内围焊盘。

6.如权利要求1-5所述的一种芯片封装结构，其特征在于：

所述导流条阵列中的导流条具有粗糙的表面；和/或所述导流条之间的所述导电迹线层的上表面为粗糙表面。

7.一种芯片封装结构的制备方法，其特征在于，

包括：

制备导电迹线层；

在所述导电迹线层上表面制作焊盘及导流条阵列，所述导流条阵列形成的毛细通道的第一端位于与伪芯粒对应的区域，所述导流条阵列第二端位于与芯片对应的区域；所述导流条阵列由多个导流条组成；

将所述芯片和所述伪芯粒分别连接到对应的所述焊盘上；其中，定义所述伪芯粒所在的区域为伪芯区，所述芯片所在的区域为芯片区；所述导流条的第一端与所述伪芯区所在的焊盘进行连接，所述导流条的第二端不与所述芯片区所在的焊盘区的任何导电模块进行导电连接；

对所述芯片与所述伪芯粒依次进行底填胶液的填充和包封，制备得到底填胶层和包封层。

8.如权利要求7所述的一种芯片封装结构的制备方法，其特征在于：

所述在所述导电迹线层上表面制作焊盘及导流条阵列，包括：

通过电镀或化学镀金属工艺，在所述导电迹线层上表面制备金属层；

刻蚀所述金属层形成焊盘和导流条阵列。

9.如权利要求7所述的一种芯片封装结构的制备方法，其特征在于：

所述在所述导电迹线层上表面制作焊盘及导流条阵列，包括：

在所述导电迹线层上表面制备焊盘，并在所述导电迹线层上制备光刻胶层；

对所述光刻胶层进行刻蚀形成对应导流条阵列的开口阵列；

在所述开口阵列中制备所述导流条阵列。

10.如权利要求7所述的一种芯片封装结构的制备方法，其特征在于：

所述在所述导电迹线层上表面制作焊盘及导流条阵列，包括：

在所述导电迹线层上表面制备焊盘，并在所述导电迹线层上制备光刻胶层；

对所述光刻胶层进行刻蚀形成导流条阵列。

11.如权利要求7-10任一项所述的一种芯片封装结构的制备方法，其特征在于，

还包括：

对所述导流条阵列表面和/或所述导流条阵列对应区域的所述导电迹线层的上表面进行粗糙化处理。