KR100495581B1 - 전자 디바이스, 커넥터 시스템 및 전자 디바이스 형성 방법 - Google Patents

전자 디바이스, 커넥터 시스템 및 전자 디바이스 형성 방법 Download PDF

Info

Publication number
KR100495581B1
KR100495581B1 KR10-2001-0068361A KR20010068361A KR100495581B1 KR 100495581 B1 KR100495581 B1 KR 100495581B1 KR 20010068361 A KR20010068361 A KR 20010068361A KR 100495581 B1 KR100495581 B1 KR 100495581B1
Authority
KR
South Korea
Prior art keywords
connector
substrate
thermal expansion
contacts
coefficient
Prior art date
Application number
KR10-2001-0068361A
Other languages
English (en)
Other versions
KR20020038480A (ko
Inventor
앨코이데이비드제이
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20020038480A publication Critical patent/KR20020038480A/ko
Application granted granted Critical
Publication of KR100495581B1 publication Critical patent/KR100495581B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0393—Flexible materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
    • H05K1/056—Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an organic insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/114—Pad being close to via, but not surrounding the via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/04—Assemblies of printed circuits
    • H05K2201/049—PCB for one component, e.g. for mounting onto mother PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/07—Electric details
    • H05K2201/0707—Shielding
    • H05K2201/0715—Shielding provided by an outer layer of PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10378—Interposers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/36—Assembling printed circuits with other printed circuits
    • H05K3/368—Assembling printed circuits with other printed circuits parallel to each other
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Combinations Of Printed Boards (AREA)
  • Cooling Or The Like Of Electrical Apparatus (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Structure Of Printed Boards (AREA)
  • Coupling Device And Connection With Printed Circuit (AREA)

Abstract

본 발명은 제 1 표면 및 제 2 표면상에 복수의 콘택트를 갖는 가요성 전단 컴플라이언트 라미네이트 커넥터(flexible shear-compliant connector)를 제공한다. 상기 커넥터의 제 1 표면상의 선택 콘택트는 커넥터의 제 2 표면상의 선택 콘택트로부터 오프셋된다.

Description

전자 디바이스, 커넥터 시스템 및 전자 디바이스 형성 방법{COMPLIANT LAMINATE CONNECTOR BACKGROUND OF THE INVENTION}
본 발명은 반도체 제조 방법에 관한 것으로, 특히 외부 회로에 전자 디바이스를 접속하는 것에 관한 것이다.
관련 기술의 모듈(10)을 도시한 도 1에 도시되어 있는 바와 같이, 인쇄 회로 카드(12)는 통상적으로 다수의 솔더 볼 접속부들(solder ball connections)(16)을 이용하여 칩 패키지와 같은 기판(14)에 접속된다. 그러나, 카드(12) 및 기판(14)은 열적 자극(thermal stimulus)에 노출될 때 각각의 열팽창 계수(CTE)가 상이하므로 상이한 비율로 팽창하기 때문에, 솔더 볼 접속부들(16) 사이에 응력이 발생하여 간혹 솔더 볼을 약화시키며, 그 결과 모듈(10)을 약화시킨다. 이것은 세라믹, 유리/세라믹 및 알루미늄/세라믹 모듈의 경우에 특히 문제가 된다. 또한, 유기 기판 모듈의 가요성(可撓性)으로 인해, 열로 인한 왜곡 현상이 문제를 더욱 심각하게 할 수도 있다.
따라서, 상기 및 다른 문제들을 해결하기 위한 방안이 요구된다.
본 발명의 제 1 측면에 따르면, 제 1 기판과, 제 2 기판과, 제 1 및 제 2 표면상의 복수의 콘택트에 의해 상기 제 1 기판과 제 2 기판 사이에 부착된 가요성 커넥터(flexible connector)를 포함하는 전자 디바이스가 제공된다.
본 발명의 제 2 측면에 따르면, 가요성 기판과, 상기 기판의 제 1 표면상에 형성된 복수의 콘택트와, 상기 기판의 제 2 표면상에 형성된 복수의 콘택트를 포함하고, 상기 기판의 제 1 표면상의 선택 콘택트는 상기 기판의 제 2 표면상의 선택콘택트로부터 오프셋되는(off-set) 커넥터 시스템이 제공된다.
본 발명의 제 3 측면에 따르면, 제 1 표면상에 복수의 콘택트와 제 2 표면상에 복수의 콘택트를 갖는 가요성 커넥터를 제공하는 단계와, 상기 콘택트를 통해 제 1 기판과 제 2 기판 사이에 상기 가요성 커넥터를 부착하는 단계를 포함하는 전자 디바이스 형성 방법이 제공된다.
본 발명의 제 4 측면에 따르면, 제 1 기판을 제공하는 단계와, 제 2 기판을 제공하는 단계와, 상기 커넥터의 제 1 표면상에 복수의 콘택트와 상기 커넥터의 제 2 표면상에 복수의 콘택트를 갖는 가요성 커넥터를 제공하는 단계 -상기 커넥터의 상기 제 1 및 제 2 표면상의 선택 콘택트는 오프셋됨- 와, 상기 커넥터의 제 1 표면상의 콘택트를 상기 제 1 기판에 부착하고 상기 커넥터의 제 2 표면상의 콘택트를 상기 제 2 기판에 부착하는 단계를 포함하는 전자 디바이스 형성 방법이 제공된다.
본 발명의 상기 및 다른 특징은 후술하는 본 발명의 실시예에 대한 상세한 설명으로부터 명확해질 것이다.
이하, 본 발명의 특정 실시예를 상세히 설명하지만, 첨부된 청구범위를 벗어나지 않는 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음을 주지하라. 본 발명의 범주는 구성요소의 수 및 그 재료들, 모양, 상대적 배치관계에 한정되지 않는다. 도면들은 본 발명을 예증하기 위한 것으로 실제 축척대로 도시한 것은 아니다.
도 2는 본 발명에 따른 모듈(20)의 단면도이다. 모듈(20)은 칩 패키지 등과 같은 기판(22) 및 인쇄 회로 카드(24)를 포함한다. 칩 패키지(22) 및 인쇄 회로 카드(24)는 가요성 전단 컴플라이언트 커넥터(flexible shear-compliant connector) 또는 상호접속부(26)에 의해 결합된다. 상호접속부(26)는 기판 또는 라미네이트(28) 및 복수의 콘택트, 또는 본 예에서는 라미네이트(28)의 상부면과 하부면에 위치한 볼 그리드 어레이(BGA) 접속부(30)를 포함한다. BGA 접속부(30)는 공지되어 있는 기술로, 칩 패키지(22)와 카드(24)의 상부 본딩 패드(bonding pad)(40)와 라미네이트(28)의 하부 본딩 패드(42) 사이에 습윤된다(wetted). 상부 및 하부 본딩 패드(40, 42)는 구리 또는 이와 유사한 재료를 포함한다. 이와 달리 접속부(30)는 솔더 컬럼들 등을 포함할 수도 있다.
유리/세라믹을 포함하는 칩 패키지(22)는 약 3ppm/℃의 CTE를 가지며, 알루미늄/세라믹을 포함하는 칩 패키지는 약 5-6ppm/℃의 CTE를 가지며, HyperBGATM(IBM사) 라미네이트는 약 10-12ppm/℃의 CTE를 가지며, 에폭시 유리는 약 17-18ppm/℃의 CTE를 가지며, 칩 스케일(chip-scale) 또는 웨이퍼 스케일(wafer-scale) 패키지와 같은 기타 패키지의 CTE는 아주 클 수 있다. 카드(24)는 약 16-22ppm/℃의 CTE를 갖는다. 그러나, 상호접속부(26)의 라미네이트(28)의 가요성으로 인해, 다양한 유형의 칩 패키지(22)와 인쇄 회로 카드(24) 사이의 CTE 불일치(mismatch)는 최소화된다. 그 결과, 솔더 볼이 약화될 가능성이 최소화된다.
특히, 열적으로 생성된 전단 응력의 많은 부분이 개별 BGA 접속부(30) 내에 집중되지 않고 라미네이트(28)의 길이를 통해 확산된다. 임계(critical) BGA 접속부를 라미네이트(28)의 상부 및 하부 표면상의 엇갈리는 위치(staggered position) 또는 오프셋(off-set) 위치 또는 교대로 배치된 위치(alternating position) 내에 선택적으로 배치함으로서 라미네이트(28)의 가요성이 더 개선된다. 최적의 솔더 볼 피로 수명(fatigue life)을 얻기 위해 모든 BGA 접속부(30)가 교대로 배치될 필요는 없다. 세라믹 성분의 경우, 임계 BGA 접속부(30)는 먼 코너에 위치하거나 또는 먼 DNP(distance to neutral point)에 위치하며, 그 위치에서 교대로 배치할 수 있다.
한편, 유기 성분의 경우, 임계 BGA 접속부(30)는 라미네이트(28)의 다이 영역 하에 위치하거나 그 위치에서 교대로 배치할 수도 있다. BGA 접속부(30)는 거의 라미네이트(28)의 두께만큼 오프셋(off-set)된다. 이렇게 하면, 도 3a 및 3b에 도시된 바와 같이, 라미네이트(28)가 Z 방향으로 부가적인 가요성을 갖게 된다. 특히, 도 3a는 휨 동안의 모듈(20)을 도시한 것으로, 칩 패키지(22)와 카드(24)는 Z 방향으로 변형되어, 도시된 바와 같이 상호접속부(26)에 응력을 가한다.
그러나, 도 3b에 도시된 바와 같이, 라미네이트(28)의 가요성으로 인해, 상호접속부(26)는 칩 패키지(22)와 회로 카드(24) 사이의 CTE 불일치에 의해 생성된 X, Y, Z 방향으로의 힘에 응하여, 응력을 임계 BGA 상호접속부(30)로 전달하지 않고 회전하거나 휘어질 수 있으며 필요한 경우 상하로 굽혀질 수 있다.
또한, 라미네이트(28)가 모듈(20) 내에서의 대부분의 전단 응력을 흡수하기 때문에, 총 "스탠드오프(stand-off)", 또는 상부 BGA 접속부(30)와 하부 BGA 접속부(30) 사이의 거리는 통상적으로 응력 및 솔더 볼 피로를 감소시키는데 요구되는 것 만큼 높을 필요는 없다. 예를 들면, 총 스탠드오프는 약 14-60 mil의 범위 내에 있을 수 있다. 보다 낮은 스탠드오프는 칩 패키지(22)와 인쇄 회로 카드(24)가 더 가깝게 있어 개선된 전기 특성, 보다 낮은 인덕턴스 등을 제공하는 모듈(20)을 생성한다.
도 4에 도시된 바와 같이, 제 1 실시예에 따르면, 라미네이트(28)는 구리-인바르-구리(copper-invar-copper: CIC), 또는 구리, 스테인레스강, 니켈, 철, 몰리브덴 등과 같은 기타 유사한 재료를 포함하는 코어(31)를 포함한다. 코어(31)는 약 1-3 mil, 예를 들면, 2 mil의 두께를 갖는다. 코어(31) 재료의 선택은 부착되는 칩 패키지(22) 내의 재료에 달려있다. 비교적 낮은 CTE(약 5-6ppm/℃)를 갖는 세라믹 칩 패키지(22)에 있어서, 라미네이트(28)의 전체 CTE는 카드(24)와 칩 패키지(22)의 대략 중간이다. 따라서, 본 예에서 라미네이트(28)의 전체 CTE는 약 10-12 ppm/℃이다. 이것은 개선된 응력 분산을 제공하며, 따라서 BGA 접속부(30)와 상호접속부(26) 내에서의 응력을 감소시킨다. 따라서, 코어(31)는 구리-인바르-구리와 같은 낮은 CTE를 갖는 재료일 수도 있다. 만약 칩 패키지(22)가 카드(24)와 거의 일치하는 동일 평면(in-plane) CTE를 가지면, 라미네이트(28)는 유사한 CTE를 갖는 재료를 포함하여, 칩 패키지(22)와 카드(24)중 어느 하나 또는 둘 모두의 전단 응력 및 왜곡(warpage) 응력을 흡수하도록 부가적인 가요성을 제공할 수도 있다. 카드(24)가 약 17 ppm/℃의 CTE를 갖는 경우, 코어(31)는 유사한 CTE를 갖는 구리를 포함할 수도 있다.
코어(31)는 가요성 유전체층(32)으로 둘러싸여진다. 유전체층(32)은 폴리이미드, PTFE(polytetrafloroethylene), 에폭시 유전체 재료, 예를 들면, FR4 등과 같이 Z 방향으로 휘거나 굽혀질 수 있는 전단 컴플라이언트 재료(a shear compliant material)이다. 코어(31)의 각 측면상의 유전체층(32)은 약 1-5 mil, 예를 들면, 3 mil의 두께를 갖는다. 도금된 관통홀(PTH)(34)은 종래의 기법을 이용하여 유전체층(32)을 통해 형성된다. 그 다음에 공지되어 있는 프로세스를 이용하여 솔더 마스크(36)가 유전체층(32) 상에 증착된다. 솔더 마스크(36)는 약 1-3 mil, 예를 들면, 2 mil의 두께를 갖는다. 솔더 마스크(36)는 솔더 위킹(solder wicking)을 방지하기 위해 PTH(34)를 덮을 수도 있다. 또한, 솔더 마스크(36)는 증착 동안에 PTH(34)를 채울 수도 있는데, 이것은 그 내부의 재료를 강화시키는 작용을 한다. 그 다음에 공지되어 있는 프로세스를 이용하여, 복수의 솔더 볼(38)이 유전체층(32)의 표면상에 있는 하부 본딩 패드(42)에 습윤된다.
도 5는 제 2 실시예에 따른 상호접속부(26)에 대한 다른 구성을 도시한 것이다. 특히, BGA 상호접속부(30)는 PTH(34)로부터 멀어지는데, 이것은 PTH(34) 상의 응력을 더 감소시키며, 접속부(44)가 유전체층(32) 상에 형성된다. 본 예에서, 접속부(44)는 상호접속부(26)의 상부 우측에 있는 BGA 접속부(30)와 PTH(34) 사이와, 상호접속부(26)의 하부 좌측에 있는 BGA 접속부(30)와 PTH(34) 사이에 형성된다. 접속부(44)는 도금된 구리 재료를 포함하는데, 이것은 공지되어 있는 프로세스를 이용하여 형성되어 도금된다. 이것은 상호접속부(26)의 상부 우측 상의 BGA 접속부(30)로부터 상호접속부(26)의 하부 좌측상의 BGA 접속부(30)로의 전기 접속 경로(빗금으로 도시되어 있음)를 제공한다. 이러한 구성은 인쇄 회로 카드(24)의 BGA 접속부(30)가 칩 패키지(22)의 BGA 접속부(30)보다 큰 피치 또는 더 가까운 간격을 갖는 "팬아웃(fan-out)" 배선 구조를 형성할 때, 특히 유용하다. 그 다음에, 솔더 마스크(36)가 전술한 바와 같은 접속부(44)의 상부에 형성될 수도 있다.
도 6은 제 3 실시예에 따른 상호접속부(26)에 대한 다른 구성을 도시한 것이다. 특히, 그라운드 실드(a ground shield)(46)가 솔더 마스크(36)의 각 층의 상부 표면상에 형성된다. 이것은 모듈(26)에 대해 개선된 임피던스 제어를 제공하는데, 고속 네트워크 스위치 및 서버와 같은 고성능 애플리케이션과 함께 사용하는데 특히 유익하다.
도 7은 제 4 실시예에 따른 상호접속부(26)에 대한 다른 구성을 도시한 것이다. 특히, 도 4-6에 도시된 상호접속부(26)가 코어(31) 없이 형성될 수도 있다. 도 7에 도시된 바와 같이, 라미네이트(28)는 각 측면에 구리 회로(빗금으로 도시된 부분)를 갖는, 폴리이미드 또는 이와 유사한 재료와 같은 유전체 재료(32)로 이루어진 단일 층을 포함한다. 회로는 솔더 마스크(36)로 덮혀지며, 상기 솔더 마스크는 BGA 접속부(30)를 위한 개구를 갖는다. 라미네이트(28)의 한 측면 상의 회로는 접지판을 형성하며, 다른 측면은 팬아웃 구성을 형성한다. 라미네이트(28)의 각 층 상의 회로는 PTH(34)를 통해 접속된다.
제 5 실시예에 따라, 도 8은 가요성 전단 컴플라이언트 상호접속부(26)의 라미네이트(28)를 둘러싸는 강화 프레임(stiffener frame)(48)을 도시하고 있다. 강화 프레임(48)은 최소 채널(52) 깊이(도 9 참조)를 갖는 고온 플라스틱 재료를 포함한다. 즉, 강화 프레임(48)의 단지 적은 부분만이 가요성 라미네이트(28)와 겹쳐져서 조립을 용이하게 하며, 그 다음에 모듈(20)이 조립된 후 라미네이트(28)로부터 프레임(48)을 제거한다. 강화 프레임(48)은 상호접속부(26)의 운용을 용이하게 하며, 제조하는 동안 비교적 평면의 라미네이트(28)를 유지하도록 돕는다. 예를 들면, 강화 프레임(48)을 이용하면, 먼저 복수의 솔더 볼(38) 상에 라미네이트(28)를 위치시키고 종래의 리플로우 프로세스(reflow process)를 이용함으로서, 모듈(20)이 조립될 수 있다. BGA 접속부(30)가 라미네이트(28)의 제 1 측면 상에 형성된 후, 상기 프로세스가 반복되어 라미네이트(28)의 다른 측면 상에 BGA 상호접속부(30)가 형성되고, 이에 따라 가요성 전단 컴플라이언트 상호접속부(26)가 형성된다(도 4-7 참조). 그 다음에 BGA 접속부(30)가 인쇄 회로 카드(24)의 상부 본딩 패드(40)와 정렬되도록 상호접속부(26)가 인쇄 회로 카드(24) 상에 위치한다. BGA 접속부(30)가 칩 패키지(22)로 습윤하도록 하는 접속 영역(23)은 구리, 니켈/금 도금된 구리, 또는 기타 유사 재료를 포함한다. 따라서, 공지되어 있는 프로세스를 이용하여 상호접속부(26)를 형성하는데 하나의 종래 리플로우 프로세스가 요구된다. 그 다음에 강화 프레임(48)이 제거되어 완성된 모듈(20)을 생성한다.
상호접속부(26)와 강화 프레임(48)은 각각의 솔더 볼(38)을 칩 패키지(22) 또는 카드(24) 상에 개별적으로 배치하지 않고(상호접속부와 강화 프레임이 없다면 개별적으로 배치할 필요가 있을 것이다) 모든 BGA 접속부(30)를 라미네이트 상에 사전에 일괄적으로 조립할 수 있게 한다. 이것은, 예를 들어, BGA 접속부(30)로 조립하기 전에 테스트 및 번인(burn-in)에 소켓 또는 랜드 그리드 어레이(land grid array)를 사용할 수 있도록 한다. 또한, 상호접속부(28) 및 강화 프레임(48)은 칩 패키지(22) 및/또는 인쇄 회로 카드(24)의 접속 전에 사전 정렬된 방향으로 라미네이트(28) 상에 BGA 접속부(30)가 형성되는 것을 돕는데, 이렇게 하면 제조 시간이 단축된다. 또한, 상호접속부(28)와 강화 프레임(48)은 각각의 BGA 접속부(30)에 대해 다수의 리플로우 프로세스보다는 단지 하나의 리플로우 프로세스로 모듈(20)을 형성할 수 있으며, 이로 인해 BGA 접속부(30) 및 칩 패키지(22) 내에 열적으로 발생된 응력 및 손상을 더욱 감소시킨다.
당업자라면 알 수 있듯이, 모듈(20)은 다양한 다른 방법으로 조립될 수도 있다. 예를 들면, 약 280℃ 이상의 용융점을 갖는 솔더 재료, 예를 들어 낮은 함유량의 주석을 갖는 통상적인 주석/납 솔더 등과 같은 고 용융점 솔더를 이용하여, BGA 접속부(30)를 부착한 라미네이트(28)가 칩 패키지(22)에 부착될 수 있다. 그에 따라, 250℃ 이하의 용융점을 갖는 솔더 재료, 예를 들어, 통상적인 주석/납 공융의(eutectic) 솔더 재료, 납을 함유하지 않는 솔더 재료 등과 같은 저용융점 솔더를 이용하여, BGA 접속부(30)를 부착한 라미네이트(28)가 인쇄 회로 카드(24)에 부착될 수 있다. 한편, BGA 접속부(30)는 칩 패키지(22) 및 카드(24) 상에 형성될 수도 있으며, 라미네이트(28)가 그 사이에 부착될 수도 있다.
도 10은 본 발명의 제 6 실시예를 도시한 것이다. 특히, PyraluxTM(DuPont), SylgardTM과 같은 에폭시, Dow-Corning사 또는 General Electric사 등의 실리콘과 같은 열 접착제를 이용하여, 평면 라미네이트(28)를 유지하는 것을 돕는 강화제(stiffener)(50)가 라미네이트(28)의 표면에 부착될 수도 있다. 이런 방식으로, 모듈(20)은 칩 패키지(22)로부터 상호접속부(26)를 거쳐 카드(24)로 평면 내(in-plane) CTE가 점진적으로 변할 것이다. 따라서, 평면 내 CTE 값의 변화로 인한 열적 왜곡에 대한 가능성이 감소한다. 강화제(50)와 결합된 라미네이트(28)의 열 전도도는 칩 패키지(22)로부터 대기로 부가적인 열 확산 및 열 방산을 제공하며, 열 싱크(heat sink)로서 작용한다. 이것은 팬아웃 배선 구조를 갖는 모듈(20)을 구성할 때 특히 유용하다. 도시된 바와 같이, 팬아웃 배선 구조에서 BGA 접속부(30)의 영역은 상호접속부(26)의 상부측 상에서보다 가요성 전단 컴플라이언트 상호접속부(26)의 하부측 상에서 더 크다.
강화제(50)는 열적으로 발생된 응력 및 그 사이의 왜곡을 최소화하기 위해, 예를 들어, 약 10-20 ppm/℃의 CTE를 갖는 라미네이트(28)의 CTE와 동일하거나 유사한 재료를 포함한다. 예를 들어, 약 10 ppm/℃의 CTE를 갖는 스테인레스강을 포함하는 강화제(50)가 마찬가지로 약 10 ppm/℃의 CTE를 갖는 CIC 코어(31)를 갖는 라미네이트와 함께 사용될 수도 있다. 한편, 약 17 ppm/℃의 CTE를 갖는 구리를 포함하는 강화제(50)가 마찬가지로 약 17 ppm/℃의 CTE를 갖는 구리 코어(31)를 갖는 라미네이트와 함께 사용될 수 있다. 열 확산용 열 싱크(a heat spreading heat sink)로서 작용하는 금속 강화제(50)를 이용하면 또한 열 방산을 개선할 수 있으며, 따라서 BGA 접속부(30) 내에서의 결함 및 열적으로 발생된 응력을 더욱 감소시킬 수 있다.
이상, 전술한 특정 실시예들과 함께 본 발명을 설명하였지만, 당업자에게 자명한 많은 변형들 및 수정들이 이루어질 수 있을 것이다. 따라서, 전술한 본 발명의 실시예들은 본 발명을 예시한 것일 뿐, 본 발명을 한정하는 것은 아니다. 첨부한 청구범위에 정의된 본 발명의 정신 및 범주로부터 벗어나지 않고 다양한 변화가 이루어질 수 있다.
본 발명에 따르면, 상호접속부의 라미네이트의 가요성로 인해, 다양한 유형의 칩 패키지와 인쇄 회로 카드 사이의 CTE 불일치(mismatch)가 최소화되어, 솔더 볼이 약화될 가능성을 최소화할 수 있다.
도 1은 관련 기술의 모듈의 단면도.
도 2는 본 발명에 따른 모듈의 단면도.
도 3a는 도 2의 모듈에 Z 방향으로 압력을 가한 경우를 도시한 도면.
도 3b는 휘어짐(bending) 동안의 전단 컴플라이언트 상호접속부(shear-compliant interconnection)를 도시한 도면.
도 4는 본 발명의 제 1 실시예에 따른 가요성 전단 컴플라이언트(flexible shear-compliant) 상호접속부의 확대 단면도.
도 5는 본 발명의 제 2 실시예에 따른 가요성 전단 컴플라이언트 상호접속부의 확대 단면도.
도 6은 본 발명의 제 3 실시예에 따른 가요성 전단 컴플라이언트 상호접속부의 확대 단면도.
도 7은 본 발명의 제 4 실시예에 따른 가요성 전단 컴플라이언트 상호접속부의 확대 단면도.
도 8은 본 발명의 제 5 실시예에 따른 모듈의 확대 단면도.
도 9는 본 발명의 제 5 실시예에 따른, 보강 프레임(stiffener frame)과 라미네이트(laminate) 사이에 있는 채널의 확대 단면도.
도 10은 본 발명의 제 6 실시예에 따른 모듈의 확대 단면도.
도면의 주요 부분에 대한 부호의 설명
20 : 모듈 22 : 기판
24 : 인쇄 회로 카드 26 : 상호접속부
28 : 라미네이트 30 : BGA 접속부
40, 42 : 본딩 패드

Claims (36)

  1. 전자 디바이스로서,
    제 1 열팽창 계수를 갖는 제 1 기판과,
    제 2 열팽창 계수를 갖는 제 2 기판과,
    제 1 및 제 2 표면상의 복수의 콘택트에 의해 상기 제 1 기판과 제 2 기판 사이에 부착된 가요성 커넥터(flexible connector) -상기 제 1 및 제 2 표면 상의 모든 콘택트는 서로 교대로 배치되어 있으며(alternate with respect to each other), 상기 커넥터의 열팽창 계수는 상기 제 1 열팽창 계수와 제 2 열팽창 계수 사이의 대략 중간임-
    를 포함하는 전자 디바이스.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 커넥터는 라미네이트 재료를 포함하는 전자 디바이스.
  4. 제 1 항에 있어서,
    상기 제 1 기판은 칩 패키지를 포함하는 전자 디바이스.
  5. 제 1 항에 있어서,
    상기 제 2 기판은 인쇄 회로 보드를 포함하는 전자 디바이스.
  6. 제 1 항에 있어서,
    상기 커넥터에 부착된 강화 프레임(stiffer frame)을 더 포함하는 전자 디바이스.
  7. 제 6 항에 있어서,
    상기 강화 프레임은 상기 커넥터에 접착되는 전자 디바이스.
  8. 제 6 항에 있어서,
    상기 강화 프레임은 상기 커넥터의 주위를 둘러싸는 전자 디바이스.
  9. 제 6 항에 있어서,
    상기 강화 프레임은 상기 커넥터에 이동가능하게 부착되는 전자 디바이스.
  10. 제 6 항에 있어서,
    상기 강화 프레임은 상기 커넥터의 표면에 부착되는 전자 디바이스.
  11. 제 6 항에 있어서,
    상기 강화 프레임은 플라스틱, 금속 및 세라믹으로 구성된 그룹으로부터 선택된 재료를 포함하는 전자 디바이스.
  12. 제 6 항에 있어서,
    상기 강화 프레임은 열 싱크(heat sink)를 포함하는 전자 디바이스.
  13. 커넥터 시스템으로서,
    제 1 열팽창 계수를 갖는 제 1 기판과,
    제 2 열팽창 계수를 갖는 제 2 기판과,
    컴플라이언트 재료(compliant material)에 의해 둘러 싸인 코어(core)를 갖는 가요성 커넥터와,
    상기 가요성 커넥터의 제 1 표면 상의 적어도 세 개의 콘택트와,
    상기 가요성 커넥터의 제 2 표면 상의 적어도 세 개의 콘택트를 포함하되,
    상기 가요성 커넥터의 상기 제 1 표면 상의 상기 적어도 세 개의 콘택트는 상기 가요성 커넥터의 상기 제 2 표면 상의 상기 적어도 세 개의 콘택트로부터 교대로 오프셋(off-set)되고, 상기 가요성 커넥터는 상기 제 1 및 제 2 열팽창 계수 사이의 열팽창 계수를 가지며, 상기 커넥터의 상기 제 1 표면 상의 콘택트는 상기 제 1 기판에 부착되고, 상기 커넥터의 상기 제 2 표면 상의 콘택트는 상기 제 2 기판에 부착되는
    커넥터 시스템.
  14. 삭제
  15. 제 3 항에 있어서,
    상기 라미네이트 재료는
    코어와,
    상기 코어를 둘러싸는 유전체 재료와,
    솔더 마스크를 포함하는 전자 디바이스.
  16. 제 15 항에 있어서,
    상기 라미네이트는 도금된 관통홀을 더 포함하는 전자 디바이스.
  17. 제 15 항에 있어서,
    상기 제 1 표면상의 적어도 하나의 콘택트와 상기 제 2 표면상의 적어도 하나의 콘택트 사이에 접속부를 더 포함하는 전자 디바이스.
  18. 제 17 항에 있어서,
    상기 접속부 상에 그라운드 실드(a ground shield)를 더 포함하는 전자 디바이스.
  19. 제 15 항에 있어서,
    상기 코어는 구리-인바르-구리(copper-invar-copper), 구리, 스테인레스강, 니켈, 철 및 몰리브덴으로 구성된 그룹으로부터 선택된 재료를 포함하는 전자 디바이스.
  20. 제 15 항에 있어서,
    상기 유전체 재료는 폴리이미드를 포함하는 전자 디바이스.
  21. 제 1 항에 있어서,
    상기 콘택트는 볼 그리드 어레이 접속부(ball grid array connection)를 포함하는 전자 디바이스.
  22. 삭제
  23. 삭제
  24. 전자 디바이스 형성 방법으로서,
    제 1 열팽창 계수를 갖는 제 1 기판을 제공하는 단계와,
    제 2 열팽창 계수를 갖는 제 2 기판을 제공하는 단계와,
    컴플라이언트 재료에 의해 둘러싸인 코어(core)와, 제 1 및 제 2 표면 상에 복수의 교대로 배치된(alternating) 콘택트를 갖는 가요성 커넥터를 제공하는 단계 -상기 제 1 표면 상의 적어도 세 개의 연속하는 콘택트는 상기 제 2 표면 상의 적어도 세 개의 연속하는 콘택트와 교대로 배치되고, 상기 가요성 커넥터는 상기 제 1 및 제 2 열팽창 계수 사이의 열팽창 계수를 가짐- 와,
    상기 콘택트를 통해 제 1 기판과 제 2 기판 사이에 상기 가요성 커넥터를 부착하는 단계를 포함하는
    전자 디바이스 형성 방법.
  25. 제 24 항에 있어서,
    상기 가요성 커넥터의 제 1 표면상의 선택 콘택트는 상기 가요성 커넥터의 상기 제 2 표면상의 선택 콘택트로부터 오프셋(off-set)되는 전자 디바이스 형성 방법.
  26. 전자 디바이스 형성 방법으로서,
    제 1 열팽창 계수를 갖는 제 1 기판을 제공하는 단계와,
    제 2 열팽창 계수를 갖는 제 2 기판을 제공하는 단계와,
    상기 제 1 및 제 2 열팽창 계수 사이의 열팽창 계수를 가지며, 상기 커넥터의 제 1 표면 상의 적어도 세 개의 교대로 배치된(alternating) 콘택트와 제 2 표면 상의 적어도 세 개의 교대로 배치된 콘택트를 갖는 가요성 커넥터를 제공하는 단계와,
    상기 커넥터의 상기 제 1 표면 상의 콘택트를 상기 기판에 부착하고 상기 커넥터의 상기 제 2 표면 상의 콘택트를 상기 제 2 기판에 부착하는 단계를 포함하는
    전자 디바이스 형성 방법.
  27. 제 26 항에 있어서,
    상기 가요성 커넥터의 주변 에지를 둘러싸는 강화 프레임을 제공하는 단계를 더 포함하는 전자 디바이스 형성 방법.
  28. 제 13 항에 있어서,
    상기 가요성 커넥터의 상기 제 1 표면 상의 상기 적어도 세 개의 콘택트는 상기 가요성 커넥터의 상기 제 1 표면 상의 먼 DNP(distance to a neutral point)에 위치하고, 상기 가요성 커넥터의 상기 제 2 표면 상의 상기 적어도 세 개의 콘택트는 상기 가요성 커넥터의 상기 제 2 표면 상의 먼 DNP(distance to a neutral point)에 위치하는 커넥터 시스템.
  29. 삭제
  30. 제 13 항에 있어서,
    상기 가요성 커넥터는 상기 컴플라이언트 재료 위에 솔더 마스크를 더 포함하는 커넥터 시스템.
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
KR10-2001-0068361A 2000-11-16 2001-11-03 전자 디바이스, 커넥터 시스템 및 전자 디바이스 형성 방법 KR100495581B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/714,373 US6816385B1 (en) 2000-11-16 2000-11-16 Compliant laminate connector
US09/714,373 2000-11-16

Publications (2)

Publication Number Publication Date
KR20020038480A KR20020038480A (ko) 2002-05-23
KR100495581B1 true KR100495581B1 (ko) 2005-06-16

Family

ID=24869779

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0068361A KR100495581B1 (ko) 2000-11-16 2001-11-03 전자 디바이스, 커넥터 시스템 및 전자 디바이스 형성 방법

Country Status (4)

Country Link
US (1) US6816385B1 (ko)
EP (1) EP1207727B1 (ko)
JP (1) JP2002237553A (ko)
KR (1) KR100495581B1 (ko)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4771808B2 (ja) * 2003-09-24 2011-09-14 イビデン株式会社 半導体装置
US7294929B2 (en) * 2003-12-30 2007-11-13 Texas Instruments Incorporated Solder ball pad structure
US7397067B2 (en) * 2003-12-31 2008-07-08 Intel Corporation Microdisplay packaging system
US7180752B2 (en) * 2004-05-28 2007-02-20 International Business Machines Corporation Method and structures for implementing enhanced reliability for printed circuit board high power dissipation applications
CN101099268A (zh) * 2005-01-04 2008-01-02 格瑞费克斯公司 精密间距电互连组件
EP1701383A1 (en) * 2005-03-10 2006-09-13 Optium Care International Tech. Inc. Contact pad adapter for semiconductor package
US7292055B2 (en) * 2005-04-21 2007-11-06 Endicott Interconnect Technologies, Inc. Interposer for use with test apparatus
EP1727408A1 (de) * 2005-05-13 2006-11-29 Eidgenössische Technische Hochschule Zürich Textil mit einem Leiterbahnsystem und Verfahren zu dessen Herstellung
US7258551B2 (en) * 2005-07-29 2007-08-21 Fci Americas Technology, Inc. Electrical connector stress relief at substrate interface
US8012566B2 (en) * 2006-07-12 2011-09-06 Hewlett-Packard Development Company, L.P. Microneedles formed by electroplating and selectively releasing temperature sensitive layers
TWI322494B (en) * 2006-10-20 2010-03-21 Ind Tech Res Inst Electrical package, and contact structure and fabricating method thereof
US20080142996A1 (en) * 2006-12-19 2008-06-19 Gopalakrishnan Subramanian Controlling flow of underfill using polymer coating and resulting devices
US7875503B2 (en) * 2006-12-28 2011-01-25 Intel Corporation Reducing underfill keep out zone on substrate used in electronic device processing
US8405229B2 (en) * 2009-11-30 2013-03-26 Endicott Interconnect Technologies, Inc. Electronic package including high density interposer and circuitized substrate assembly utilizing same
US8245392B2 (en) * 2009-12-01 2012-08-21 Endicott Interconnect Technologies, Inc. Method of making high density interposer and electronic package utilizing same
EP2367399A1 (de) 2010-03-02 2011-09-21 Saint-Gobain Glass France Scheibe mit einem elektrischen Anschlusselement
ES2837421T3 (es) 2011-05-10 2021-06-30 Saint Gobain Placa con un elemento de conexión eléctrica
HUE047517T2 (hu) 2011-05-10 2020-04-28 Saint Gobain Ablaküveg villamos csatlakozóelemmel
HUE037054T2 (hu) 2011-05-10 2018-08-28 Saint Gobain Ablaktábla villamos csatlakozóelemmel
US9385098B2 (en) * 2012-11-21 2016-07-05 Nvidia Corporation Variable-size solder bump structures for integrated circuit packaging
TWI546911B (zh) * 2012-12-17 2016-08-21 巨擘科技股份有限公司 封裝結構及封裝方法
US9272371B2 (en) 2013-05-30 2016-03-01 Agc Automotive Americas R&D, Inc. Solder joint for an electrical conductor and a window pane including same
JP6514610B2 (ja) * 2014-09-09 2019-05-15 積水化学工業株式会社 接続構造体の製造方法
US10263362B2 (en) 2017-03-29 2019-04-16 Agc Automotive Americas R&D, Inc. Fluidically sealed enclosure for window electrical connections
US10849192B2 (en) 2017-04-26 2020-11-24 Agc Automotive Americas R&D, Inc. Enclosure assembly for window electrical connections
EP3939079A4 (en) * 2019-04-15 2022-10-19 Hewlett-Packard Development Company, L.P. PCBS WITH ELECTRICAL CONTACTS AND SOLDER JOINTS WITH HIGHER MELTING TEMPERATURES
GB2585219A (en) 2019-07-03 2021-01-06 Landa Labs 2012 Ltd Method and apparatus for mounting and cooling a circuit component
US10943874B1 (en) * 2019-08-29 2021-03-09 Juniper Networks, Inc Apparatus, system, and method for mitigating warpage of integrated circuits during reflow processes
JP7205667B2 (ja) * 2020-05-21 2023-01-17 株式会社村田製作所 信号伝送線路
US11971758B2 (en) 2020-12-16 2024-04-30 Samsung Electronics Co., Ltd. Insertable electronic device and method for the same

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02252250A (ja) 1989-03-27 1990-10-11 Nippon Telegr & Teleph Corp <Ntt> 半導体チップ端子接続用フィルムおよび半導体チップ端子接続方法
US5219794A (en) 1991-03-14 1993-06-15 Hitachi, Ltd. Semiconductor integrated circuit device and method of fabricating same
US5311402A (en) 1992-02-14 1994-05-10 Nec Corporation Semiconductor device package having locating mechanism for properly positioning semiconductor device within package
JPH06291165A (ja) 1993-04-01 1994-10-18 Nec Corp フリップチップ接続構造
US5491303A (en) * 1994-03-21 1996-02-13 Motorola, Inc. Surface mount interposer
JP2864984B2 (ja) * 1994-05-18 1999-03-08 日立電線株式会社 ボールグリッドアレイの製造方法
US5477933A (en) 1994-10-24 1995-12-26 At&T Corp. Electronic device interconnection techniques
JP2953984B2 (ja) 1995-03-29 1999-09-27 信越ポリマー株式会社 電気コネクタおよびその製造方法
US5634268A (en) 1995-06-07 1997-06-03 International Business Machines Corporation Method for making direct chip attach circuit card
MY123146A (en) 1996-03-28 2006-05-31 Intel Corp Perimeter matrix ball grid array circuit package with a populated center
JPH1079281A (ja) 1996-07-11 1998-03-24 Sony Corp 半導体装置試験用ソケット構造
US5759737A (en) 1996-09-06 1998-06-02 International Business Machines Corporation Method of making a component carrier
US5738531A (en) * 1996-09-09 1998-04-14 International Business Machines Corporation Self-alligning low profile socket for connecting ball grid array devices through a dendritic interposer
US5778523A (en) * 1996-11-08 1998-07-14 W. L. Gore & Associates, Inc. Method for controlling warp of electronic assemblies by use of package stiffener
JP3497680B2 (ja) * 1996-11-29 2004-02-16 株式会社東芝 半導体パッケージを有する回路モジュールおよび回路モジュールを搭載した電子機器
JPH10163386A (ja) * 1996-12-03 1998-06-19 Toshiba Corp 半導体装置、半導体パッケージおよび実装回路装置
US5900675A (en) * 1997-04-21 1999-05-04 International Business Machines Corporation Organic controlled collapse chip connector (C4) ball grid array (BGA) chip carrier with dual thermal expansion rates
US6104093A (en) * 1997-04-24 2000-08-15 International Business Machines Corporation Thermally enhanced and mechanically balanced flip chip package and method of forming
US5953816A (en) * 1997-07-16 1999-09-21 General Dynamics Information Systems, Inc. Process of making interposers for land grip arrays
JPH1154884A (ja) * 1997-08-06 1999-02-26 Nec Corp 半導体装置の実装構造
US6163462A (en) * 1997-12-08 2000-12-19 Analog Devices, Inc. Stress relief substrate for solder ball grid array mounted circuits and method of packaging
JPH11204173A (ja) * 1997-12-19 1999-07-30 Molex Inc Ｂｇａ用コネクタ
US6111324A (en) * 1998-02-05 2000-08-29 Asat, Limited Integrated carrier ring/stiffener and method for manufacturing a flexible integrated circuit package
US6309915B1 (en) * 1998-02-05 2001-10-30 Tessera, Inc. Semiconductor chip package with expander ring and method of making same
US6177728B1 (en) * 1998-04-28 2001-01-23 International Business Machines Corporation Integrated circuit chip device having balanced thermal expansion
US6191952B1 (en) * 1998-04-28 2001-02-20 International Business Machines Corporation Compliant surface layer for flip-chip electronic packages and method for forming same
US6050832A (en) * 1998-08-07 2000-04-18 Fujitsu Limited Chip and board stress relief interposer
JP2002523881A (ja) 1998-08-17 2002-07-30 インフィネオン テクノロジース アクチエンゲゼルシャフト 回路担体における電気的構成部材の接続のための接続装置並びにその製造法
US6317331B1 (en) * 1998-08-19 2001-11-13 Kulicke & Soffa Holdings, Inc. Wiring substrate with thermal insert
JP2000216302A (ja) 1999-01-22 2000-08-04 Sumitomo Bakelite Co Ltd 補強板付きインタ―ポ―ザ―及びその製造方法
FR2796497B1 (fr) * 1999-07-13 2001-09-07 Thomson Csf Detexis Interconnexion perfectionnee entre un composant electronique et une carte
US6333563B1 (en) * 2000-06-06 2001-12-25 International Business Machines Corporation Electrical interconnection package and method thereof
JP2002141121A (ja) 2000-11-06 2002-05-17 Hitachi Ltd 異方導電性フィルムおよびそれを用いた半導体装置並びにその製造方法

Also Published As

Publication number Publication date
JP2002237553A (ja) 2002-08-23
EP1207727A3 (en) 2003-08-13
EP1207727A2 (en) 2002-05-22
US6816385B1 (en) 2004-11-09
KR20020038480A (ko) 2002-05-23
EP1207727B1 (en) 2012-09-12

Similar Documents

Publication Publication Date Title
KR100495581B1 (ko) 전자 디바이스, 커넥터 시스템 및 전자 디바이스 형성 방법
US6012224A (en) Method of forming compliant microelectronic mounting device
US7968799B2 (en) Interposer, electrical package, and contact structure and fabricating method thereof
US8058721B2 (en) Package structure
KR100385766B1 (ko) 외부 접속 전극들에 대응하여 분리 제공된 수지 부재들을구비하는 반도체 디바이스
US7361972B2 (en) Chip packaging structure for improving reliability
US20080157327A1 (en) Package on package structure for semiconductor devices and method of the same
CN107978569B (zh) 芯片封装结构及其制造方法
KR20080014004A (ko) 인터포저 및 반도체 장치
EP0920711A1 (en) Interface structures for electronic devices
JP2001520460A (ja) マイクロ電子デバイス用パッケージの放熱特性を改善する方法及び構造
WO2003021672A2 (en) An electronic package having a thermal stretching layer
US20100148356A1 (en) Stacked semiconductor device and manufacturing method thereof
JP2000031327A (ja) 半導体装置及びその製造方法
US20060102998A1 (en) Flip-chip component
US7773388B2 (en) Printed wiring board with component mounting pin and electronic device using the same
CN103839897A (zh) 集成电路封装及制造方法
US7545028B2 (en) Solder ball assembly for a semiconductor device and method of fabricating same
KR20040083192A (ko) 솔더 볼 패키지
EP0810654A1 (en) Ball grid array package with substrate having no through holes or via interconnections
JP4894347B2 (ja) 半導体集積回路素子搭載用基板および半導体装置
US6803647B2 (en) Mounting structure of semiconductor device and mounting method thereof
US6492715B1 (en) Integrated semiconductor package
US20050073059A1 (en) Integrated circuit with dual electrical attachment PAD configuration
US7190056B2 (en) Thermally enhanced component interposer: finger and net structures

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee