JP2001520460A - マイクロ電子デバイス用パッケージの放熱特性を改善する方法及び構造 - Google Patents

マイクロ電子デバイス用パッケージの放熱特性を改善する方法及び構造

Info

Publication number
JP2001520460A
JP2001520460A JP2000516373A JP2000516373A JP2001520460A JP 2001520460 A JP2001520460 A JP 2001520460A JP 2000516373 A JP2000516373 A JP 2000516373A JP 2000516373 A JP2000516373 A JP 2000516373A JP 2001520460 A JP2001520460 A JP 2001520460A
Authority
JP
Japan
Prior art keywords
package
heat sink
semiconductor device
substrate
bonding pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000516373A
Other languages
English (en)
Inventor
ホフマン、ポール
Original Assignee
アムコール・テクノロジー・インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by アムコール・テクノロジー・インコーポレイテッド filed Critical アムコール・テクノロジー・インコーポレイテッド
Publication of JP2001520460A publication Critical patent/JP2001520460A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Abstract

(57)【要約】 ボンディングパッド（３６）が形成された表面を有する集積回路（３２）のための放熱特性を改善したパッケージ（３０）が、ボンディングパッド（３６）の内側の集積回路表面の中央領域に接着されたヒートシンク構造（４０）を有する。このパッケージは、ヒートシンク構造に接着された基板（４４）も有する。このヒートシンク構造は、ヒートシンク（４０）と、それぞれヒートシンク（４０）と集積回路（３２）、及び基板（４４）との間の第１の、及び第２の接着材層（３８，４２）を有する。更に、第１の、及び第２の接着材層（３８，４２）は、集積回路（３２）、ヒートシンク（４０）、及び基板（４４）の間の熱膨張の差を吸収する。

Description

【発明の詳細な説明】
【０００１】 発明の分野 本発明は、マイクロ電子デバイスのパッケージング技術に関するものであり、
特に、放熱機能を向上させたマイクロ電子デバイスパッケージに関するものであ
る。
【０００２】 発明の背景 集積回路用のボールグリッドアレイ（ＢＧＡ）パッケージは、半導体実装技術
分野で広く用いられている。ＢＧＡは、従来型の外周部のリードではなく面積方
向に広がる接続部の配列（アレイ）を使用しているため、ピン数の多いパッケー
ジの物理的サイズを非常に小さくすることができる。従来のＢＧＡにおいてピッ
チサイズを比較的大きくするためには、高出力の入力／出力端子（Ｉ／Ｏ）の用
途に適合させるべくパッケージ本体部を大きくすることが必要である。高出力の
Ｉ／Ｏの用途に適合させるとともに、パッケージのサイズをさらに小さくするた
めに、チップサイズに近いサイズのＢＧＡ（実装される集積回路のサイズに近い
ＢＧＡ）が最近開発された。
【０００３】 Distefano, "Reliable BGAs emerge in micro form" , Electronic Engineeri
ng Times Pg. 104, 111 (September 1994)には、Tessera（登録商標）Inc. によ
って開発されたチップサイズに近いサイズのＢＧＡ（Tessera（登録商標）μBGA TM ）が記載されている。図１は、類似のＢＧＡ１１の断面図である。図１では、
集積回路１０が、その上に複数のボンディングパッド１２が設けられた第１の表
面２２を有する。ボンディングパッド１２は、例えばボンディングワイヤのよう
な接続部１８により基板１４上の複数のメタライゼーション即ち配線に接続され
ている。各配線１６上にはバンプまたはボール２０が形成されており、これによ
りＢＧＡ１１と他の電気的要素とを電気的に接続することができる。集積回路１
０と基板１４との間には、コンプライアンス特性を有するエラストマー層１５が
配設されている。コンプライアンス特性を有するエラストマー層１５は、シリコ
ーンの封入材１９によって集積回路１０の第１の表面２２に直接接着されている
。集積回路１０は、接着材２４の層を介して放熱手段２６に結合されている。接
続部１８を封入して、ＢＧＡ１１の製造が完了する。
【０００４】 コンプライアンス特性を有するエラストマー層１５は、集積回路１０と基板１
４との熱膨張係数（ＴＣＥ）の差を補償、即ち吸収する。可撓性を有するポリイ
ミドフィルムで形成された基板１４の熱膨張率が、集積回路１０の熱膨張率と比
較して大きいために、コンプライアンス特性を有するエラストマー層１５が必要
である。ＴＣＥの不一致を吸収することによって、コンプライアンス特性を有す
るエラストマー層１５によって、反りやはんだボールの割れのような応力に関連
する問題を防止できる。しかし、コンプライアンス特性を有するエラストマー層
１５はエラストマーであり、エラストマーの熱伝導率は小さいため、集積回路１
０からの第１の表面２２を介しての熱伝達が妨げられる。現在のところ、集積回
路からの放熱特性を改善する必要がある。さらに、エラストマーは外界の水分を
吸収する傾向があり、この水分の吸収はコンプライアンス特性を有するエラスト
マー層１５の剥離につながり、最終的にはＢＧＡ１１の破損につながる。
【０００５】 集積回路のサイズと概ね同じサイズの集積回路パッケージを形成する必要があ
る。また、より大きい電力を消費する集積回路が用いられる方向に向かっている
技術動向を考えると、集積回路パッケージから外界に熱を容易に放散できること
は益々重要性を増している。さらに、集積回路パッケージは、環境の作用による
劣化に対する耐性を有していなければならない。
【０００６】 発明の概要 本発明によれば、ボンディングパッドが形成された第１の表面を有する半導体
デバイス用の、放熱特性を改善したパッケージが、半導体デバイスの第１の表面
のボンディングパッドの内側の中央領域に接着されたヒートシンクを有する。こ
のパッケージはさらに、ヒートシンク構造に接着される第１の表面を有する、電
気的に絶縁性の基板を有する。ヒートシンク構造は、ヒートシンク、ヒートシン
クと半導体デバイスの第１の表面との間の第１の接着材層、及びヒートシンクと
基板の第１の表面との間の第２の接着材層を有する。ヒートシンクを備えたこの
ヒートシンク構造を形成することによって、半導体デバイスの第１の表面と基板
との間の熱伝達が、従来技術と比較して改善される。
【０００７】 さらに、第１の、及び第２の接着材層は、半導体デバイスと、ヒートシンク及
び基板との熱による膨張／収縮の差を吸収（即ちＴＣＥの不一致を吸収）する。
これにより、パッケージの信頼性が高められるとともに、パッケージと他の電子
部品要素、例えばプリント回路基板との間に形成された接続部の信頼性が高めら
れる。また、第１の及び第２の接着材層によって、従来技術のコンプライアンス
特性を有するエラストマー層が不要となり、それに伴う信頼性の低下の問題、例
えばコンプライアンス特性を有するエラストマー層の剥離のような水分に関係の
ある問題が回避される。
【０００８】 本発明の別の実施態様によれば、放熱特性を改善した半導体デバイス用パッケ
ージが、第１の構成要素及び第２の構成要素を組み合わせたヒートシンク構造を
有する。第１の構成要素（例えば接着材）は、半導体デバイスと基板との間の熱
応力（ＴＣＥの不一致）を吸収するためのものであり、第２の構成要素（例えば
ダイヤモンド、窒化アルミニウム、または銀粉末充填材）は、半導体デバイスの
第１の表面から基板への熱伝達を改善するためのものである。
【０００９】 本発明によれば、放熱特性を改善した半導体デバイス用パッケージの製造方法
において、まず複数の電気的に絶縁性の基板を含む帯状テープを準備する。各基
板は、ヒートシンク構造と、それに接着された導電性の配線を備えた第１の表面
を有する。次に半導体デバイスの第１の表面の中央領域を、ヒートシンク構造に
接着し、次に配線をボンディングパッドに電気的に接続する。カバーレイ（cove
r lay）をテープの第１の表面上に適用し、これによって基板の第２の表面にも 適用する。封入材をボンディングパッド及びヒートシンク構造の側部を封入する
ように適用し、次に、カバーレイを除去する。基板のアパーチャの中及び配線部
分の上に相互接続ボールを形成した後、テープを切断して単体のパッケージ群に
する。
【００１０】 本発明の上記、及び他の目的、特徴、及び利点は、添付の図面とともに以下の
好ましい実施形態の説明を参照することにより、より明らかなものとなろう。
【００１１】 好ましい実施形態の説明 以下の説明において参照する図面において、いくつかの構成要素はかなり類似
したものである。このため、類似の構成要素を表すために、類似の符号を用いて
いる。
【００１２】 図２は、従来型の集積回路３２（ＩＣ３２）の平面図である。ＩＣ３２は、１
個または複数のボンディングパッド３６が形成された第１の表面３４を有する。
ボンディングパッド３６はＩＣ３２の外周部に隣接しており、ＩＣ３２の内部回
路（図示せず）との電気的接続を可能にする。また、ボンディングパッド３６は
、ボンディングパッド３６の中、即ちボンディングパッド３６で囲まれた、第１
の表面３４の中央領域ＣＲを画定する。
【００１３】 図３は、本発明による放熱特性を改善した集積回路パッケージ３０の断面図で
ある。集積回路パッケージ３０は、柔軟で応力の小さい接着材、例えば、ショア
Ｄ硬度が概ね３５以下の、シリコーン、改質エポキシ、改質ゴム系接着材、また
はエラストマー等で形成された第１の接着材層３８を有する。第１の接着材層３
８は、第１の表面３４の中央領域ＣＲの上に設けられる。第１の接着材層３８の
上にはヒートシンク４０が設けられ、ヒートシンク４０の上には第２の接着材層
４２が設けられる。ヒートシンク４０は、高い熱伝導率を有する材料、例えば伝
熱係数が５０Ｗ／Ｍ゜Ｋ以上の銅または他の材料で形成される。第２の接着材層
４２は、第１の接着材層３８を形成する接着材に類似の、または同じ応力の小さ
い接着材から形成される。第１の接着材層３８と、ヒートシンク４０と、第２の
接着材層４２とで、ヒートシンク構造５８を形成している。
【００１４】 第２の接着材層４２の上には、ＩＣ３２から反対側の第１の表面４６と、ＩＣ
３２に対向する第２の表面４８とを有する基板４４が設けられる。基板４４は、
可撓性を有する電気的に絶縁性の材料、通常は従来のポリイミドフィルムまたは
テープであるが、他の適切な可撓性を有し電気的に絶縁性の材料で形成すること
もできる。第２の基板表面４８は、その上に１または２以上のメタライゼーショ
ン即ち配線５０を有する。配線５０は、導電性の材料、例えば銅、銅の合金、ま
たは他の金属材料で形成される。或る実施態様では、ヒートシンク４０が、窒化
アルミニウムのような熱伝導率が高い電気的に絶縁性の材料で形成され、これに
より配線５０がヒートシンク４０から電気的に絶縁されること（即ち、配線５０
がヒートシンク４０に短絡しないようにすること）を確実にする。他の実施態様
では、第２の表面４８及び配線５０の上に電気的に絶縁性のはんだマスクを適用
し、配線５０がヒートシンク４０から絶縁されることを確実にする。
【００１５】 配線５０は、基板４４から延び出したオーバーハング部分５２を有し、これが
対応するボンディングパッド３６に接続される。基板４４をを貫通して対応する
配線５０に達しているのは、バンプ即ち相互接続ボール５４である。各相互接続
ボール５４は、対応するボンディングパッド３６と対応する配線５０とを電気的
に接続する。相互接続ボール５４は、配列をなすように配置されており、ボール
グリッドアレイ（ＢＧＡ）を形成している。或いは、相互接続ボール５４を基板
４４の周囲部に配置することもできる。相互接続ボール５４により、集積回路３
０と他の電子デバイス（図示せず）、例えばプリント回路基板（ＰＣＢ）との相
互接続が可能となる。
【００１６】 電気的に絶縁性の封入材５６が、ボンディングパッド３２を、ＩＣ３２の第１
の表面３４の隣接した部分、配線５０のオーバーハング部分５２、及びヒートシ
ンク構造５８の側部６０とともに外囲している。また封入材５６は、ＩＣ３２の
側部６２（またはその一部）及び基板４４の側部６４も外囲しているが、基板４
４の第１の表面４６は露出、つまり封入材５６で覆われていない状態にある。封
入材５６は、ボンディングパッド３６及び配線５０のオーバーハング部分５２及
びそれらの間に形成された接続部を、外部の環境、例えば水分及びその腐蝕作用
から保護するものである。更に封入材５６は、例えば集積回路パッケージ３０を
取り扱う際に、オーバーハング部分５２及びボンディングパッド３６を保護する
とともに、それらが接続しないように電気的に絶縁する。
【００１７】 ヒートシンク構造５８は、従来技術と比較して、集積回路パッケージ３０の放
熱機能を向上させる。詳述すると、内部ヒートシンク４０を備えたヒートシンク
構造５８を形成することにより、ＩＣ３２の第１の表面３４と基板４４との間の
熱伝達が、従来技術と比較して高くなる（熱抵抗が低くなる）。具体的な例を挙
げると、本発明によればＩＣ３２の第１の表面３４から外界の空気への熱抵抗は
約８０℃／Ｗであり、ヒートシンク構造５８を有していない同様の構造では約１
４０℃／Ｗである。従って、ＩＣ３２から発生した熱は、より効率的に外界に伝
えられることになる。さらに、ヒートシンク４０が熱伝導性材料から形成されて
いることから、熱は概ね一様にヒートシンク４０に分布し（即ち、ヒートシンク
の温度分布が概ね一様になり）、これによってＩＣ３２から外界への熱伝達が一
層向上することになる。
【００１８】 重要な点として、第１の接着材層３８が、ＩＣ３２とヒートシンク４０の熱膨
張係数（ＴＣＥ）の不一致を吸収、即ちＩＣ３２とヒートシンク４０の間の熱に
よる膨張／収縮の差を吸収する。さらに、第２の接着材層４２が、基板４４とヒ
ートシンク４０のＴＣＥの不一致を吸収する。第１の、及び第２の接着材層３８
、４２は、ＴＣＥの不一致を吸収することによって、ＩＣ３２、ヒートシンク４
０、及び基板４４の間の熱応力を概ね除去している。これによって、集積回路パ
ッケージ３０の信頼性が向上するとともに、集積回路パッケージ３０と他の電子
部品要素、例えば相互接続ボール５４によって接続されるプリント回路基板との
間の接続部の信頼性が向上する。
【００１９】 図１を参照されたい。従来技術では、コンプライアンス特性を有するエラスト
マー層１５を、シリコーンの封入材１９によって集積回路１０の第１の表面２２
に接着している。しかし、当業者には理解されるように、シリコーンの封入材は
、流れ出してボンディングパッド１２及び接続部１８を損なう傾向があり、この
ため歩留まり（通常はパーセンテージで表される、製造されたＢＧＡ１１の総数
に対して平均して得られる許容されるＢＧＡ１１の数）が低下することになる。
さらに、コンプライアンス特性を有するエラストマー層１５は外界の環境から水
分を吸収し、このためＢＧＡ１１の歩留まり及び信頼性がさらに低下する。
【００２０】 対照的に、図３では、集積回路パッケージ３０が、シリコーンの封入材（即ち
図１のシリコーンの封入材１９）を用いずに製造されており、このため従来技術
のシリコーンの封入材に関連する問題点が無くなっている。（しかし、別の実施
態様では、第１の、及び第２の接着材層３８、４２を形成するために接着材を用
いる代わりに、従来のシリコーンの封入材を用いることもある。） 更に図３を参照されたい。集積回路３０は、ＴＣＥの不一致を吸収する第１の
、及び第２の接着材層３８、４２を用いて製造されている。これにより、コンプ
ライアンス特性を有するエラストマー層（即ち図１のエラストマー層１５）を使
用すること、それに伴う信頼性低下の問題、例えば水分による層剥離の問題が回
避されている。従って、本発明による集積回路パッケージ３０は、従来技術と比
較して高い歩留まりで製造でき、単位当たりコストが低くなる。さらに、集積回
路パッケージ３０は、そのサイズが概ねＩＣ３２のサイズであり、即ちチップサ
イズに近いサイズのパッケージである。
【００２１】 図４は、本発明の別の実施例による放熱特性を改善した集積回路パッケージ１
２０を断面図である。集積回路パッケージ１２０は、図３の集積回路パッケージ
３０と概ね類似した構成であるが、シート状のヒートシンク４０（図３）とは異
なるヒートシンク構造５８Ａのヒートシンク４０Ｂ（図４）に、１個または複数
個の接着材を充填したアパーチャ１２２が設けられている点が異なっている。図
４を参照されたい。接着材を充填したアパーチャ１２２は、第１の接着材層３８
からヒートシンク４０Ｂを通して第２の接着材層４２に達している。
【００２２】 アパーチャ１２２を備えたヒートシンク４０Ｂにｙほって、ヒートシンク４０
Ｂと、第１の、及び第２の接着材層３８、４２との間の結合が改善し、ヒートシ
ンク４０Ｂの剥離の問題、それに伴う集積回路パッケージ１２０の故障の問題が
回避される。さらに、アパーチャ１２２を備えたヒートシンク４０Ｂを形成する
ことによって、ヒートシンク４０Ｂの可撓性が高くなり、ヒートシンク４０Ｂに
よって発生するＩＣ３２及び基板４４への応力が低下する。
【００２３】 図５は、本発明の別の実施例による放熱特性を改善した集積回路パッケージ８
０の断面図である。集積回路パッケージ８０は、図３の集積回路パッケージ３０
と概ね類似した構成であるが、ヒートシンク構造５８Ｂ（図５）が異なっている
。図５を参照されたい。ヒートシンク構造５８Ｂは、第１の、第２の、及び第３
の接着材層８２、８４、８６及びヒートシンク８８を有する。典型的には、第１
の、第２の、及び第３の接着材層が、例えば図３の接着材層３８の材料のような
同じタイプの接着材で形成される。ヒートシンク８８は、ＩＣ３２の第１の表面
３４の中央領域ＣＲの部分の上にのみ設けられる。或る実施態様では、ヒートシ
ンク８８は、ＩＣ３２の第１の表面３４の全面積の２０％以下の部分の上にあり
、かつ中央領域ＣＲの中央部分の上に位置する。ヒートシンク８８は、例えば銅
のような熱伝導率の高い材料で形成される。
【００２４】 ヒートシンク８８の側部は、ＩＣ３２の第１の表面３４から基板４４まで延在
している第３の接着材層８６に外囲されている。中央領域ＣＲのほぼ全体を上に
第３の接着材層を形成することにより、第３の接着材層８６が、基板４４とＩＣ
３２との間のＴＣＥの不一致を概ね全て吸収する。さらに、それぞれヒートシン
ク８８とＩＣ３２、及び基板４４の間に位置する第１の及び第２の接着材層８２
、８４が、基板４４とＩＣ３２のＴＣＥの不一致を吸収する。
【００２５】 ヒートシンク８８は、ＩＣ３２の第１の表面３４に平行な平面上において或る
面積（以下、ヒートシンク８８の面積と称する）を占めており、この面積は中央
領域ＣＲの面積より小さい。また、ヒートシンク８８の熱による膨張／収縮の際
にＩＣ３２、基板４４に加わる力は、図３のヒートシンク４０によって加えられ
る力よりも小さい。これは、温度変化ΔＴによって生ずる材料の長さの変化ΔＬ
が、以下の式、 ΔＬ＝ＬαΔＴ （１） で表されるからである。ここでＬ＝材料の長さ、α＝熱膨張係数である。
【００２６】 式（１）から明らかなように、任意の所与の温度変化ΔＴの場合に、長さＬ（
面積）が増すと、長さの変化ΔＬ（面積の変化）も大きくなる。ヒートシンク８
８は、図３のヒートシンク４０と比べて全体的に膨張／収縮が小さいため、第１
及び第２の接着材層８２、８４はそれぞれヒートシンク８８とＩＣ３２との間及
びヒートシンク８８と基板４４との間のＴＣＥ不一致を吸収する。これにより、
第１、第２の接着材層８２、８４の厚さＴA1、ＴA2を減らすことができる。従っ
て同じ全高Ｈを有するパッケージの場合、ヒートシンク８８の厚さＴHSは図３の
ヒートシンク４０の厚さと比べて容易に増やすことができる。
【００２７】 ＩＣ３２と基板４４との間の任意の所与の温度差の場合に、厚さＴHSが増加す
る（それに応じて第１、第２の接着材層８２、８４の厚さＴA1、ＴA2が減少する
）ことにより、ヒートシンク８８の単位面積当たりの熱伝達が高くなる。従って
、少ない面積でヒートシンク８８を形成することにより、ヒートシンク８８の単
位面積当たりの熱伝達が容易に改善される。
【００２８】 図６は、本発明の別の実施例による放熱特性を改善した集積回路パッケージ１
００の断面図である。集積回路パッケージ１００は、ヒートシンク構造体５８Ｃ
（図６）を除いて、図５の集積回路パッケージ８０と概ね同様である。図６によ
ればヒートシンク構造体５８Ｃは、第１、第２及び第３の接着材層８２Ｃ、８４
Ｃ及び８６Ｃ並びにヒートシンク８８Ｃを備える。この実施例では、第３の接着
材層８６Ｃは中央領域ＣＲの中央部分上に位置し、ヒートシンク８８Ｃ、第１、
第２の接着材層８２Ｃ、８４Ｃは周辺部付近、すなわちボンディングパッド３６
に隣接する中央領域ＣＲの最も外側の部分上に位置する。平面図（図示せず）か
ら、ヒートシンク８８Ｃは中央に矩形のアパーチャを有する矩形、すなわち枠状
構造である。第１及び第２の接着材層８２Ｃ、８４ＣはそれぞれＩＣ３２及び基
板４４からヒートシンク８８Ｃを離隔する。第３の接着材層８６ＣはＩＣ３２の
第１の表面３４から基板４４まで延在し、ヒートシンク８８のアパーチャを満た
す、すなわちヒートシンク８８Ｃの内側側面と接触する。
【００２９】 一実施例では、ヒートシンク８８ＣはＩＣ３２の第１の表面３４の全面積の２
０％以下を覆う。集積回路パッケージ８０（図５）に関して上記したのと同様の
理由で、少ない面積でヒートシンク８８Ｃを形成することにより、ヒートシンク
８８Ｃをより厚くして、ヒートシンク８８Ｃの単位面積当たりの熱伝達を改善す
ることができる。
【００３０】 中央アパーチャを有するヒートシンク８８Ｃを形成することにより、中央領域
ＣＲのボンディングパッド１８０（これ以降中央ボンディングパッド１８０とす
る）を、対応する相互接続ボール５４Ａに容易に接続することができる。より詳
細には中央ボンディングパッド１８０は、ヒートシンク８８Ｃの中央アパーチャ
を通って延在するオーバーハング部分１８２を有する配線５０Ａにより、対応す
る相互接続ボール５４Ａに電気的に接続される。
【００３１】 図７は、本発明の別の実施例による放熱特性を改善した集積回路パッケージ１
４０の断面図である。集積回路パッケージ１４０は図３の集積回路パッケージ３
０と概ね同様であるが、ヒートシンク構造体５８Ｄ（図７）全体が低応力の接着
材料から形成され、その中に低応力の接着材の熱伝導率より高い熱伝導率を有す
る充填材料が含まれるという点が異なる。この実施例では、ヒートシンク構造体
５８Ｄは電気的絶縁性の材料であるが、それは構造体５８Ｄが基板４４の第２の
表面４８上の配線５０に直に接触するためである。例えばヒートシンク構造体５
８Ｄは接着材と、ダイヤモンド、窒化アルミニウム或いは他の適切な材料のよう
な電気的絶縁性で、かつ熱伝導性の充填材との混合物から形成される。実例では
、ヒートシンク構造体５８Ｄは、Dow Corning社（Midland, MI）が製造する「５
７７」シリコーン接着材と、大きさが０．００２５４ｃｍ（３ｍｉｌ）以下の粒
子からなるダイヤモンド或いは窒化アルミニウムの粉末との混合物である。
【００３２】 熱伝導率を改善するために充填材料の割合を高くしてヒートシンク構造体５８
Ｄを形成することが望ましい。しかしながら充填材料の割合を高くすることによ
りヒートシンク構造体５８Ｄの弾性特性は低下する。従って用いられる充填材料
の割合は、概ねヒートシンク構造体５８Ｄの弾性特性を保持するように制限され
、例えばヒートシンク構造体は５０％以下、好適には約１５％〜約４０％の範囲
の充填材料を含む。
【００３３】 さらに図７によれば、別の実施例（図示せず）では、電気的絶縁性のはんだマ
スクを第２の表面４８及び配線５０に被着して、ヒートシンク５８Ｄから配線５
０が確実に絶縁されるようにする。
【００３４】 さらに別の実施例では、図示されるように基板４４の第２の表面４８上に配線
５０を形成する代わりに、配線５０は基板４４の第１の表面４６上に形成される
。この実施例では、基板４４は連続したシート状の構造体であり、相互接続ボー
ル５４は対応する配線５０上に直に形成される。基板４４が電気的に絶縁性の材
料であるため、配線５０はヒートシンク構造体５８Ｄから電気的に絶縁される。
従って、この実施例（及び配線５０がはんだマスクから電気的に絶縁されている
上記実施例）では、ヒートシンク構造体５８Ｄは導電性材料で形成することがで
き、例えば銅のような導電性で、かつ熱伝導性の充填材を含むことができる。
【００３５】 他の実施例（図示せず）では、それぞれ図３、図４、図５、図６の集積回路パ
ッケージ３０、１２０、８０、１００は、配線５０が基板４４の第２の表面４８
ではなく、基板４４の第１の表面４６上に位置するように形成される。これらの
実施例では基板４４は連続したシート状の構造体であり、相互接続ボール５４は
対応する配線５０上に直接形成される。さらに典型的には、はんだマスクが基板
４４の第１の表面４６及び配線５０上に被着される。
【００３６】 図８Ａ、図８Ｂ、図８Ｃ、図８Ｄ、図８Ｅ及び図８Ｆは、本発明の実施例によ
る放熱特性を改善した集積回路パッケージ３０の製造工程を示す断面図である。
図８Ａに示されるように、配線５０を備える第２の表面４８と、その表面に接着
されるヒートシンク構造体５８とをそれぞれ有する複数の基板４４を含む従来の
帯状テープ１５８が与えられる。ヒートシンク構造体５８の上側には、基板４４
の複数のアパーチャ１６０が位置する。アパーチャ１６０は配線５０の部分に露
出する。
【００３７】 ここで図８Ｂによれば、ＩＣ３２の第１の表面３４の中央領域ＣＲは典型的に
はヒートシンク構造体５８の接着材層（例えば図３の第１の接着材層３８）によ
りヒートシンク構造体５８に接着される。図８Ｃに示されるように、その後従来
の技術を用いて、配線５０のオーバーハング部分５２が対応するボンディングパ
ッド３６の１つにボンディングされる。
【００３８】 ここで図８Ｄでは、従来のカバーレイ１６２がテープ１５８の第１の表面１６
４に被着され、構造体全体が、ＩＣ１３２がテープ１５８の上側に来るように反
転される。その後封入材５６がＩＣ３２の第１の表面３４の隣接部分、配線５０
のオーバーハング部分５２及びヒートシンク構造体５８の側面６０を含むボンデ
ィングパッド３６を封入するために適用される。また封入材５６はＩＣ３２の側
面６２及び基板４４の側面６４の一部も封入する。
【００３９】 ここで図８Ｅでは、テープ１５８がＩＣ３２の上側に来るように全アセンブリ
が再度反転される。カバーレイ１６２（図示せず）は除去され、相互接続ボール
５４が、従来の技術を用いて配線５０上及びアパーチャ１６０内に形成される。
相互接続ボール５４が形成された後、集積回路パッケージ３０を検査して、欠陥
のある全集積回路パッケージ３０は廃棄するためにマークされる。その後テープ
１５８及び封入材５６が集積回路パッケージ３０を個々に分離するために切断さ
れる。図４、図５、図６及び図７の集積回路パッケージ１２０、８０、１００及
び１４０は、図８Ａ、図８Ｂ、図８Ｃ、図８Ｄ、図８Ｅ及び図８Ｆに示される技
術と同様の技術を用いて製造することができる。
【００４０】 このように好適な実施例を記載してきたが、当業者には、本発明の精神及び範
囲から逸脱することなく形状及び細部を変更可能であることが理解されよう。例
えば図３の別の実施例では、オーバーハング部分５２を形成せず、ボンディング
ワイヤを用いて、配線５０をボンディングパッド３６に電気的に接続する。さら
に基板４４の表面積はＩＣ３２の表面積より小さく、全ての相互接続ボール５４
はボンディングパッド３６の内側に位置する（すなわち相互接続ボール５４のフ
ァンイン（fan-in）構造）が、別の実施例では、基板４４の表面積をＩＣ３２の
表面積より大きくし、相互接続ボール５４のいくつか或いは全部がボンディング
パッド３６の外側に形成される（すなわち相互接続ボール５４のファンアウト（
fan-out）構造）。さらに相互接続ボール５４は他の相互接続構造、すなわち相 互接続パッドと置き換えることができる。従って本発明は記載する請求の範囲に
よってのみ画定される。
【図面の簡単な説明】
【図１】 従来技術によるボールグリッドアレイの断面図である。
【図２】 従来の集積回路の平面図である。
【図３】 本発明による、放熱特性を改善した集積回路パッケージの断面図である。
【図４】 本発明の別の実施例による、放熱特性を改善した集積回路パッケージの断面図
である。
【図５】 本発明の別の実施例による、放熱特性を改善した集積回路パッケージの断面図
である。
【図６】 本発明の別の実施例による、放熱特性を改善した集積回路パッケージの断面図
である。
【図７】 本発明の別の実施例による、放熱特性を改善した集積回路パッケージの断面図
である。
【図８Ａ】 本発明による、図３の放熱特性を改善した集積回路パッケージの製造方法を示
す断面図である。
【図８Ｂ】 前の図と同様、本発明による、図３の放熱特性を改善した集積回路パッケージ
の製造方法を示す断面図である。
【図８Ｃ】 前の図と同様、本発明による、図３の放熱特性を改善した集積回路パッケージ
の製造方法を示す断面図である。
【図８Ｄ】 前の図と同様、本発明による、図３の放熱特性を改善した集積回路パッケージ
の製造方法を示す断面図である。
【図８Ｅ】 前の図と同様、本発明による、図３の放熱特性を改善した集積回路パッケージ
の製造方法を示す断面図である。
【図８Ｆ】 前の図と同様、本発明による、図３の放熱特性を改善した集積回路パッケージ
の製造方法を示す断面図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年４月１３日（２０００．４．１３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】 図３によれば、別の実施例では、オーバーハング部分５２を形成せず、ボンデ
ィングワイヤを用いて、配線５０をボンディングパッド３６に電気的に接続する
。さらに基板４４の表面積はＩＣ３２の表面積より小さく、全ての相互接続ボー
ル５４はボンディングパッド３６の内側に位置する（すなわち相互接続ボール５
４のファンイン（fan-in）構造）が、別の実施例では、基板４４の表面積をＩＣ
３２の表面積より大きくし、相互接続ボール５４のいくつか或いは全部がボンデ
ィングパッド３６の外側に形成される（すなわち相互接続ボール５４のファンア
ウト（fan-out）構造）。さらに相互接続ボール５４は他の相互接続構造、すな わち相互接続パッドと置き換えることができる。従って本発明は記載する請求の
範囲によってのみ画定される。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M109 AA01 DB03 EC01 EC06 EE02 EE03 EE05 FA01 5F036 AA01 BB01 5F067 AA01 AA03 AA04 AB04 CA01

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 半導体デバイス用の放熱特性を改善したパッケージであっ
    て、前記半導体デバイスがボンディングパッドを形成された第１の表面を有し、
    前記パッケージが、 前記ボンディングパッド内側の前記半導体デバイスの前記第１の表面の中央領
    域に取着されるヒートシンク構造体と、 前記ヒートシンク構造体に取着される第１の表面を有する電気的非絶縁性基板
    とを備え、前記ヒートシンク構造体がヒートシンクと、前記ヒートシンクと前記
    半導体デバイスの前記第１の表面との間にある第１の層と、前記ヒートシンクと
    前記基板の第１の表面との間にある第２の層とを備えることを特徴とする放熱特
    性を改善したパッケージ。
  2. 【請求項２】 前記基板に取着され、前記ボンディングパッドに電気的に
    接続される導電性の配線と、 前記配線の一部の上に形成される相互接続構造体とをさらに備えることを特徴
    とする請求項１に記載の放熱特性を改善したパッケージ。
  3. 【請求項３】 前記相互接続構造体が相互接続ボール及び相互接続パッド
    からなるグループから選択されることを特徴とする請求項２に記載の放熱特性を
    改善したパッケージ。
  4. 【請求項４】 前記配線が、前記基板の前記第１の表面と反対側にある前
    記基板の第２の表面に取着されることを特徴とする請求項２に記載の放熱特性を
    改善したパッケージ。
  5. 【請求項５】 前記ボンディングパッドと、前記配線の一部と、前記ヒー
    トシンク構造体の側面とを封入する電気的絶縁性の封入材をさらに有することを
    特徴とする請求項２に記載の放熱特性を改善したパッケージ。
  6. 【請求項６】 前記第１の層及び前記第２の層が接着材であることを特徴
    とする請求項１に記載の放熱特性を改善したパッケージ。
  7. 【請求項７】 前記基板がポリイミド樹脂テープであることを特徴とする
    請求項１に記載の放熱特性を改善したパッケージ。
  8. 【請求項８】 前記ヒートシンクが、前記半導体デバイスの前記第１の表
    面の前記中央領域の上側にある連続したシート材料であることを特徴とする請求
    項１に記載の放熱特性を改善したパッケージ。
  9. 【請求項９】 前記ヒートシンクが、内側に１つ以上のアパーチャが形成
    されたシート材料であることを特徴とする請求項１に記載の放熱特性を改善した
    パッケージ。
  10. 【請求項１０】 前記１つ以上のアパーチャが接着材を含むことを特徴と
    する請求項９に記載の放熱特性を改善したパッケージ。
  11. 【請求項１１】 前記ヒートシンクが、前記半導体デバイスの前記第１の
    表面の前記中央領域の第１の領域の上側にあることを特徴とする請求項１に記載
    の放熱特性を改善したパッケージ。
  12. 【請求項１２】 前記第１の領域が、前記半導体デバイスの前記第１の表
    面の２０％以下を占めることを特徴とする請求項１１に記載の放熱特性を改善し
    たパッケージ。
  13. 【請求項１３】 前記第１の部分が、前記半導体デバイスの前記第１の表
    面の前記中央領域の中央部分であることを特徴とする請求項１１に記載の放熱特
    性を改善したパッケージ。
  14. 【請求項１４】 前記第１の部分が、前記ボンディングパッドに隣接する
    前記半導体デバイスの前記第１の表面の前記中央領域の最も外側の部分であるこ
    とを特徴とする請求項１１に記載の放熱特性を改善したパッケージ。
  15. 【請求項１５】 前記ヒートシンクが中央アパーチャを有し、前記パッケ
    ージがさらに、 前記半導体デバイスの前記第１の表面の前記中央領域に位置する少なくとも１
    つの中央ボンディングパッドと、 前記中央アパーチャを通り前記少なくとも１つの中央ボンディングパッドまで
    延在するオーバーハング部分を有する少なくとも１つの配線とを備えることを特
    徴とする請求項１４に記載の放熱特性を改善したパッケージ。
  16. 【請求項１６】 前記ヒートシンク構造体がさらに前記半導体デバイスの
    前記第１の表面の前記中央領域の第２の部分の上側に位置する第３の層を備え、
    前記第３の層が前記半導体デバイスの前記第１表面から前記基板の前記第１の表
    面まで延在することを特徴とする請求項１１に記載の放熱特性を改善したパッケ
    ージ。
  17. 【請求項１７】 前記第３の層が接着材であることを特徴とする請求項１
    ６に記載の放熱特性を改善したパッケージ。
  18. 【請求項１８】 半導体デバイス用の放熱特性を改善したパッケージであ
    って、前記半導体デバイスが、上側にボンディングパッドを形成された第１の表
    面を備え、前記パッケージが、 前記ボンディングパッドの内側の前記半導体デバイスの前記第１の表面の中央
    領域に取着されるヒートシンク構造体と、 前記ヒートシンク構造体に取着される第１の表面を有する電気的絶縁性の基板
    とを備え、前記ヒートシンク構造体が、前記半導体デバイスと前記基板との間の
    熱応力を吸収するための第１の構成要素と、前記第１の構成要素より熱伝導率が
    高い第２の構成要素とを含む混合物であることを特徴とする放熱特性を改善した
    パッケージ。
  19. 【請求項１９】 前記第１の構成要素及び前記第２構成要素が電気的絶縁
    性材料であることを特徴とする請求項１８に記載の放熱特性を改善したパッケー
    ジ。
  20. 【請求項２０】 前記第１の構成要素が接着材であることを特徴とする請
    求項１８に記載の放熱特性を改善したパッケージ。
  21. 【請求項２１】 前記第２の構成要素がダイヤモンド、窒化アルミニウム
    及び銀の粉末からなるグループから選択されることを特徴とする請求項１８に記
    載の放熱特性を改善したパッケージ。
  22. 【請求項２２】 前記混合物の前記第２の構成要素の割合が５０％以下で
    あることを特徴とする請求項１８に記載の放熱特性を改善したパッケージ。
  23. 【請求項２３】 半導体デバイス用の放熱特性を改善したパッケージを製
    造する方法であって、 ヒートシンク構造体と取着された導電性の配線とを備える第１の表面をそれぞ
    れ有する複数の電気的絶縁性の基板を含む帯状テープを設ける過程と、 前記半導体デバイスの第１の表面の中央領域を前記ヒートシンク構造体に取着
    する過程であって、前記中央領域が前記半導体デバイスの前記第１の表面上のボ
    ンディングパッドの内側に位置する、該取着過程と、 前記配線を前記ボンディングパッドに電気的に接続する過程と、 前記テープの第１の表面にカバーレイを適用し、それにより前記基板の前記第
    １の表面の反対側にある前記基板の第２の表面にカバーレイを適用する過程と、 前記ボンディングパッドと前記ヒートシンク構造体の側面とを封入するために
    封入材を適用する過程と、 前記カバーレイを除去する過程と、 前記基板のアパーチャ内の前記配線の部分に相互接続構造体を形成する過程と
    、 前記放熱特性を改善したパッケージを個々に分離するために前記テープを切断
    する過程とを有することを特徴とする製造方法。
  24. 【請求項２４】 相互接続構造体を形成した後に、前記放熱特性を改善し
    たパッケージを検査する過程をさらに有することを特徴とする請求項２３に記載
    の方法。
  25. 【請求項２５】 前記相互接続構造体が、相互接続ボール及び相互接続パ
    ッドからなるグループから選択されることを特徴とする請求項２３に記載の方法
    。
  26. 【請求項２６】 前記配線を前記ボンディングパッドに電気的に接続する
    前記過程が、前記配線を前記ボンディングパッドにワイヤボンディング接続する
    過程を含むことを特徴とする請求項２３に記載の方法。
JP2000516373A 1997-10-14 1998-10-02 マイクロ電子デバイス用パッケージの放熱特性を改善する方法及び構造 Pending JP2001520460A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/949,585 1997-10-14
US08/949,585 US6028354A (en) 1997-10-14 1997-10-14 Microelectronic device package having a heat sink structure for increasing the thermal conductivity of the package
PCT/US1998/019899 WO1999019907A1 (en) 1997-10-14 1998-10-02 Method and construction for thermally enhancing a microelectronic package

Publications (1)

Publication Number Publication Date
JP2001520460A true JP2001520460A (ja) 2001-10-30

Family

ID=25489285

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000516373A Pending JP2001520460A (ja) 1997-10-14 1998-10-02 マイクロ電子デバイス用パッケージの放熱特性を改善する方法及び構造

Country Status (6)

Country Link
US (2) US6028354A (ja)
EP (1) EP1025585A1 (ja)
JP (1) JP2001520460A (ja)
KR (1) KR20010031110A (ja)
CA (1) CA2306475A1 (ja)
WO (1) WO1999019907A1 (ja)

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281044B1 (en) * 1995-07-31 2001-08-28 Micron Technology, Inc. Method and system for fabricating semiconductor components
US6441473B1 (en) * 1997-09-12 2002-08-27 Agere Systems Guardian Corp. Flip chip semiconductor device
US6028354A (en) 1997-10-14 2000-02-22 Amkor Technology, Inc. Microelectronic device package having a heat sink structure for increasing the thermal conductivity of the package
US6468830B1 (en) * 1998-01-26 2002-10-22 Tessera, Inc. Compliant semiconductor package with anisotropic conductive material interconnects and methods therefor
US6169331B1 (en) * 1998-08-28 2001-01-02 Micron Technology, Inc. Apparatus for electrically coupling bond pads of a microelectronic device
US6428641B1 (en) 1998-08-31 2002-08-06 Amkor Technology, Inc. Method for laminating circuit pattern tape on semiconductor wafer
US6479887B1 (en) 1998-08-31 2002-11-12 Amkor Technology, Inc. Circuit pattern tape for wafer-scale production of chip size semiconductor packages
JP2000138317A (ja) 1998-10-31 2000-05-16 Anam Semiconductor Inc 半導体装置及びその製造方法
JP2000138262A (ja) 1998-10-31 2000-05-16 Anam Semiconductor Inc チップスケ―ル半導体パッケ―ジ及びその製造方法
KR100319609B1 (ko) 1999-03-09 2002-01-05 김영환 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법
NL1011929C2 (nl) * 1999-04-29 2000-10-31 3P Licensing Bv Werkwijze voor het inkapselen van elektronische componenten, in het bijzonder geintegreerde schakelingen.
US6239489B1 (en) 1999-07-30 2001-05-29 Micron Technology, Inc. Reinforcement of lead bonding in microelectronics packages
US6627864B1 (en) 1999-11-22 2003-09-30 Amkor Technology, Inc. Thin image sensor package
US6414396B1 (en) 2000-01-24 2002-07-02 Amkor Technology, Inc. Package for stacked integrated circuits
US6571466B1 (en) 2000-03-27 2003-06-03 Amkor Technology, Inc. Flip chip image sensor package fabrication method
US6949824B1 (en) * 2000-04-12 2005-09-27 Micron Technology, Inc. Internal package heat dissipator
US6762502B1 (en) * 2000-08-31 2004-07-13 Micron Technology, Inc. Semiconductor device packages including a plurality of layers substantially encapsulating leads thereof
US6849916B1 (en) * 2000-11-15 2005-02-01 Amkor Technology, Inc. Flip chip on glass sensor package
US6566164B1 (en) 2000-12-07 2003-05-20 Amkor Technology, Inc. Exposed copper strap in a semiconductor package
JP2002217338A (ja) * 2001-01-19 2002-08-02 Nec Corp 半導体装置の放熱装置、及び、その製造方法
US6825552B2 (en) * 2001-05-09 2004-11-30 Tessera, Inc. Connection components with anisotropic conductive material interconnection
US6429513B1 (en) 2001-05-25 2002-08-06 Amkor Technology, Inc. Active heat sink for cooling a semiconductor chip
DE10126568B4 (de) * 2001-05-31 2004-12-09 Infineon Technologies Ag Elektronisches Bauelement sowie Verfahren zur Herstellung desselben
US7015072B2 (en) 2001-07-11 2006-03-21 Asat Limited Method of manufacturing an enhanced thermal dissipation integrated circuit package
US6734552B2 (en) 2001-07-11 2004-05-11 Asat Limited Enhanced thermal dissipation integrated circuit package
US7126218B1 (en) * 2001-08-07 2006-10-24 Amkor Technology, Inc. Embedded heat spreader ball grid array
JP3400440B2 (ja) * 2001-09-18 2003-04-28 沖電気工業株式会社 半導体装置及びその製造方法
US20050051859A1 (en) * 2001-10-25 2005-03-10 Amkor Technology, Inc. Look down image sensor package
US6737750B1 (en) 2001-12-07 2004-05-18 Amkor Technology, Inc. Structures for improving heat dissipation in stacked semiconductor packages
US6737298B2 (en) * 2002-01-23 2004-05-18 St Assembly Test Services Ltd Heat spreader anchoring & grounding method & thermally enhanced PBGA package using the same
DE10206818A1 (de) * 2002-02-18 2003-08-28 Infineon Technologies Ag Elektronisches Bauteil mit Klebstoffschicht und Verfahren zur Herstellung derselben
JP2004071670A (ja) * 2002-08-02 2004-03-04 Fuji Photo Film Co Ltd Ｉｃパッケージ、接続構造、および電子機器
US6919504B2 (en) * 2002-12-19 2005-07-19 3M Innovative Properties Company Flexible heat sink
US6921860B2 (en) 2003-03-18 2005-07-26 Micron Technology, Inc. Microelectronic component assemblies having exposed contacts
JP2004335710A (ja) * 2003-05-07 2004-11-25 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP4519424B2 (ja) * 2003-06-26 2010-08-04 ルネサスエレクトロニクス株式会社 樹脂モールド型半導体装置
US7294929B2 (en) * 2003-12-30 2007-11-13 Texas Instruments Incorporated Solder ball pad structure
KR100662848B1 (ko) * 2005-12-20 2007-01-02 삼성전자주식회사 인덕터 집적 칩 및 그 제조방법
FR2899763B1 (fr) * 2006-04-06 2008-07-04 Valeo Electronique Sys Liaison Support, notamment pour composant electronique de puissance, module de puissance comprenant ce support, ensemble comprenant le module et organe electrique pilote par ce module
JP2008205422A (ja) * 2006-07-03 2008-09-04 Nec Electronics Corp 半導体装置
US8860178B2 (en) 2006-07-03 2014-10-14 Renesas Electronics Corporation Semiconductor device having an inductor
KR100908416B1 (ko) 2007-07-19 2009-07-21 이태환 타이어
CA2722858C (en) * 2008-04-30 2017-08-29 Siemens Medical Solutions Usa, Inc. Substrate based pet imaging agents
US8966747B2 (en) 2011-05-11 2015-03-03 Vlt, Inc. Method of forming an electrical contact
WO2014050876A1 (ja) * 2012-09-25 2014-04-03 シャープ株式会社 表示装置及び表示装置の製造方法
DE102014105618A1 (de) 2014-04-22 2015-10-22 Terex Cranes Germany Gmbh Verfahren und Vorrichtung zum Betreiben eines Mobilkrans sowie Mobilkran
US10264664B1 (en) 2015-06-04 2019-04-16 Vlt, Inc. Method of electrically interconnecting circuit assemblies
CN105489542B (zh) * 2015-11-27 2019-06-14 矽力杰半导体技术(杭州)有限公司 芯片封装方法及芯片封装结构
US10785871B1 (en) 2018-12-12 2020-09-22 Vlt, Inc. Panel molded electronic assemblies with integral terminals
US11336167B1 (en) 2016-04-05 2022-05-17 Vicor Corporation Delivering power to semiconductor loads
CN106785218A (zh) * 2017-01-19 2017-05-31 清华大学深圳研究生院 热管理结构及使用该热管理结构的无人机
US11355403B2 (en) * 2018-06-28 2022-06-07 Western Digital Technologies, Inc. Semiconductor device including through-package debug features
CN113539091B (zh) * 2021-07-13 2023-11-24 京东方科技集团股份有限公司 一种显示装置

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3675840A (en) 1969-12-15 1972-07-11 Computer Ind Inc Wire cutting apparatus for reflow wiring machines
FR2435883A1 (fr) 1978-06-29 1980-04-04 Materiel Telephonique Circuit integre hybride et son procede de fabrication
JPS62144346A (ja) * 1985-12-19 1987-06-27 Matsushita Electric Ind Co Ltd 半導体集積回路素子
US5148266A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5258330A (en) 1990-09-24 1993-11-02 Tessera, Inc. Semiconductor chip assemblies with fan-in leads
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5516936A (en) 1991-04-18 1996-05-14 University Of Georgia Research Foundation, Inc. Inhibitors of kynureninase
JPH05160292A (ja) 1991-06-06 1993-06-25 Toshiba Corp 多層パッケージ
US5197655A (en) 1992-06-05 1993-03-30 International Business Machines Corporation Fine pitch solder application
US5384689A (en) 1993-12-20 1995-01-24 Shen; Ming-Tung Integrated circuit chip including superimposed upper and lower printed circuit boards
EP0751561A4 (en) 1994-03-18 1997-05-07 Hitachi Chemical Co Ltd PROCESS FOR MANUFACTURING SEMICONDUCTOR PACKAGES AND SEMICONDUCTOR PACKAGES
KR100194130B1 (ko) * 1994-03-30 1999-06-15 니시무로 타이죠 반도체 패키지
US5741729A (en) 1994-07-11 1998-04-21 Sun Microsystems, Inc. Ball grid array package for an integrated circuit
JP2616565B2 (ja) * 1994-09-12 1997-06-04 日本電気株式会社 電子部品組立体
JP2595909B2 (ja) 1994-09-14 1997-04-02 日本電気株式会社 半導体装置
US5633785A (en) * 1994-12-30 1997-05-27 University Of Southern California Integrated circuit component package with integral passive component
US5801446A (en) 1995-03-28 1998-09-01 Tessera, Inc. Microelectronic connections with solid core joining units
JP2763020B2 (ja) * 1995-04-27 1998-06-11 日本電気株式会社 半導体パッケージ及び半導体装置
US5832600A (en) 1995-06-06 1998-11-10 Seiko Epson Corporation Method of mounting electronic parts
KR0169820B1 (ko) * 1995-08-22 1999-01-15 김광호 금속 회로 기판을 갖는 칩 스케일 패키지
JP3224978B2 (ja) * 1995-10-27 2001-11-05 富士通株式会社 半導体装置
JPH09246416A (ja) * 1996-03-08 1997-09-19 Shinko Electric Ind Co Ltd 半導体装置
KR100231276B1 (ko) 1996-06-21 1999-11-15 황인길 반도체패키지의 구조 및 제조방법
JP3337911B2 (ja) * 1996-06-28 2002-10-28 新光電気工業株式会社 半導体装置及びその製造方法
US5781412A (en) * 1996-11-22 1998-07-14 Parker-Hannifin Corporation Conductive cooling of a heat-generating electronic component using a cured-in-place, thermally-conductive interlayer having a filler of controlled particle size
US5803797A (en) * 1996-11-26 1998-09-08 Micron Technology, Inc. Method and apparatus to hold intergrated circuit chips onto a chuck and to simultaneously remove multiple intergrated circuit chips from a cutting chuck
US5866949A (en) 1996-12-02 1999-02-02 Minnesota Mining And Manufacturing Company Chip scale ball grid array for integrated circuit packaging
US5950070A (en) 1997-05-15 1999-09-07 Kulicke & Soffa Investments Method of forming a chip scale package, and a tool used in forming the chip scale package
US6028354A (en) 1997-10-14 2000-02-22 Amkor Technology, Inc. Microelectronic device package having a heat sink structure for increasing the thermal conductivity of the package

Also Published As

Publication number Publication date
KR20010031110A (ko) 2001-04-16
EP1025585A1 (en) 2000-08-09
CA2306475A1 (en) 1999-04-22
WO1999019907A1 (en) 1999-04-22
US6028354A (en) 2000-02-22
US6423576B1 (en) 2002-07-23

Similar Documents

Publication Publication Date Title
JP2001520460A (ja) マイクロ電子デバイス用パッケージの放熱特性を改善する方法及び構造
US6770981B2 (en) Composite interposer for BGA packages
KR100339044B1 (ko) 볼그리드어레이 반도체패키지 및 그 제조방법
US5610442A (en) Semiconductor device package fabrication method and apparatus
KR100268205B1 (ko) 칩캐리어모듈및그의제조방법
JP3168253B2 (ja) プラスチック枠部材で囲んだ柔軟性材料で電子デバイスを封入したパッケージ
JP2974552B2 (ja) 半導体装置
US6816385B1 (en) Compliant laminate connector
US20080157327A1 (en) Package on package structure for semiconductor devices and method of the same
TWI778236B (zh) 半導體裝置
JP3724954B2 (ja) 電子装置および半導体パッケージ
US11469156B2 (en) Semiconductor package for discharging heat generated by semiconductor chip
US6710438B2 (en) Enhanced chip scale package for wire bond dies
JP3547303B2 (ja) 半導体装置の製造方法
US5877553A (en) Metallic electronic component packaging arrangement
JP2000323610A (ja) フィルムキャリア型半導体装置
JP3339881B2 (ja) 半導体集積回路装置およびその製造方法
US7235889B2 (en) Integrated heatspreader for use in wire bonded ball grid array semiconductor packages
US20060103032A1 (en) Die attach material for TBGA or flexible circuitry
JP2002057238A (ja) 集積回路パッケージ
JPS61137349A (ja) 半導体装置
JPH08274214A (ja) 半導体装置
US20230069969A1 (en) Package for several integrated circuits
JP2004072113A (ja) 熱的に強化された集積回路パッケージ
JP2001267460A (ja) 半導体装置