NL1011929C2 - Werkwijze voor het inkapselen van elektronische componenten, in het bijzonder geintegreerde schakelingen. - Google Patents

Werkwijze voor het inkapselen van elektronische componenten, in het bijzonder geintegreerde schakelingen. Download PDF

Info

Publication number
NL1011929C2
NL1011929C2 NL1011929A NL1011929A NL1011929C2 NL 1011929 C2 NL1011929 C2 NL 1011929C2 NL 1011929 A NL1011929 A NL 1011929A NL 1011929 A NL1011929 A NL 1011929A NL 1011929 C2 NL1011929 C2 NL 1011929C2
Authority
NL
Netherlands
Prior art keywords
electronic components
adhesive
film
adhesive layer
integrated circuits
Prior art date
Application number
NL1011929A
Other languages
English (en)
Inventor
Johannes Bernardus De Vrught
Johannes Bernardus Pet Janssen
Original Assignee
3P Licensing Bv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=19769109&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=NL1011929(C2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 3P Licensing Bv filed Critical 3P Licensing Bv
Priority to NL1011929A priority Critical patent/NL1011929C2/nl
Priority to AU46249/00A priority patent/AU4624900A/en
Priority to EP00927946A priority patent/EP1175290B1/en
Priority to DE60008093T priority patent/DE60008093T2/de
Priority to PCT/NL2000/000280 priority patent/WO2000066340A1/en
Priority to SG200306435A priority patent/SG121813A1/en
Priority to EP03076641A priority patent/EP1338397A3/en
Priority to KR1020017013870A priority patent/KR100701720B1/ko
Priority to JP2000615207A priority patent/JP2002543604A/ja
Priority to AT00927946T priority patent/ATE258846T1/de
Publication of NL1011929C2 publication Critical patent/NL1011929C2/nl
Application granted granted Critical
Priority to US10/021,455 priority patent/US6613607B2/en
Priority to HK02105587A priority patent/HK1044737A1/xx
Priority to US10/612,201 priority patent/US6921682B2/en
Priority to JP2004261963A priority patent/JP3744927B2/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29C—SHAPING OR JOINING OF PLASTICS; SHAPING OF MATERIAL IN A PLASTIC STATE, NOT OTHERWISE PROVIDED FOR; AFTER-TREATMENT OF THE SHAPED PRODUCTS, e.g. REPAIRING
    • B29C45/00—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor
    • B29C45/14—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor incorporating preformed parts or layers, e.g. injection moulding around inserts or for coating articles
    • B29C45/14639—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor incorporating preformed parts or layers, e.g. injection moulding around inserts or for coating articles for obtaining an insulating effect, e.g. for electrical components
    • B29C45/14655—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor incorporating preformed parts or layers, e.g. injection moulding around inserts or for coating articles for obtaining an insulating effect, e.g. for electrical components connected to or mounted on a carrier, e.g. lead frame
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J7/00—Adhesives in the form of films or foils
    • C09J7/30—Adhesives in the form of films or foils characterised by the adhesive composition
    • C09J7/35—Heat-activated
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H01L21/566—Release layers for moulds, e.g. release layers, layers against residue during moulding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Description

Titel: Werkwijze voor het inkapselen van elektronische componenten, in het bijzonder geïntegreerde schakelingen.
_ _ De onderhavige uitvinding heeft in de eerste plaats betrekking op een werkwijze voor het inkapselen van elektronische componenten, in het bijzonder geïntegreerde schakelingen, onder toepassing van een matrijs, welke twee matrijshelften omvat, 5 die gezamenlijk vormholten kunnen definiëren, waarin de elektronische componenten voor inkapselen worden opgenomen, omvattende de stappen van het in de vormholten tussen de matrijshelften klemmen van de elektronische componenten en het inkapselen van de elektronische componenten door het bij verhoogde 10 temperatuur toevoeren van inkapselingsmateriaal aan de vormholten, waarbij de elektronische componenten tijdens het inkapselen ten minste plaatselijk door middel van een kleeffilm zijn afgeschermd.
Een dergelijke werkwijze is bijvoorbeeld bekend uit US-A-3 754 070. In dit Amerikaanse octrooischrift worden de dragers 15 van elektronische componenten, zogenaamde leadframes, plaatselijk door een zelfklevende strook tegen inkapselingsmateriaal beschermd. Hier wordt een strook met uitsparingen toegepast waarbij de uitsparingen met de vormholten zijn uitgericht. Wanneer de elektronische componenten in de vormholten worden ingekapseld, 20 zal ter plaatse van de zelfklevende stroken geen inkapselingsmateriaal aan de leadframes kunnen hechten. Inkapselingsmateriaal is doorgaans een materiaal dat zeer goed aan metalen oppervlakken hecht en derhalve naderhand moeilijk te verwijderen is.
25 Deze werkwijze bezit echter in de praktijk een aantal nadelen. Een belangrijk nadeel is dat de zelfklevende stroken niet zonder residu van de elektronische componenten (leadframes en inkapselingsmateriaal) kunnen worden verwijderd. Het kleefmiddel van de zelfklevende stroken zal altijd residu op 30 de leadframes achterlaten, hetgeen zeer ongewenst is. Voorts zijn dergelijke zelfklevende stroken moeilijk te hanteren en te positioneren. Elke verkeerde beweging doet een dergelijke kleefstrook aan een ongewenst gedeelte kleven.
De onderhavige uitvinding beoogt bovengenoemde nadelen op 35 te heffen en bezit daartoe als kenmerk, dat de kleeffilm een 10 110 2 9 2 dragerfilm en een kleeflaag omvat, welke kleeflaag een door temperatuurverhoging hechtingsvermogen ontwikkelend materiaal omvat.
De kleeflaag volgens de uitvinding zal uitsluitend een 5 hechtingsvermogen bezitten tijdens het inkapselen, dus bij - verhoogde temperatuur. Met andere woorden de kleef film zal geen kleverige eigenschappen bezitten bij verlaagde temperatuur, doch bijvoorbeeld bij omgevingstemperatuur. De temperatuur die benodigd is om de kleeflaag hechtingsvermogen te verschaffen, kan worden 10 ingesteld door geschikte keuze van het kleefmateriaal van de kleeflaag. De kleeflaag volgens de uitvinding verkrijgt bij temperatuurverhoging kleverige eigenschappen en ontwikkelt daardoor hechtingsvermogen. Gebleken is dat de kleef films volgens de uitvinding eenvoudig na het inkapselen kunnen worden 15 verwijderd, eventueel onder toepassing van een plaatselijke warmtebehandeling.
De werkwijze volgens de onderhavige uitvinding is in het bijzonder geschikt voor het eenzijdig inkapselen van elektronische componenten. In dit geval kan de kleef film aan die zijde worden 20 toegepast waar geen inkapselingsmateriaal dient te worden aangebracht. Juist bij dit soort elektronische componenten is het absoluut vrij van kleefmiddel zijn een vereiste, daar aan die zijde waar geen inkapselingsmateriaal aanwezig is zeer fijne bedrading dient te worden gesoldeerd.
25 De kleeffilms kunnen uit vele soorten kleeffilms worden gekozen, mits deze door een temperatuurverhoging hechtingsvermogen kunnen ontwikkelen.
Bij voorkeur omvat de kleeflaag echter een heetsmeltkleefmid-del. Het heetsmeltkleefmiddel omvat met voordeel een gemodificeerd 30 polymeer en in het bijzonder gemodificeerd polyethyleen tereftha-laat.
De dikte van de dragerfilm is niet kritisch, noch de dikte van de kleeflaag. In de kleef film dient de dragerfilm uitsluitend als drager voor de kleeflaag. De dragerfilm dient dan ook zijn 35 dragereigenschappen te behouden bij de verhoogde temperatuur tijdens inkapselen. Als dragerfilm komen zowel kunststof als metalen films in aanmerking. Met voordeel is de dikte van de kleeflaag kleiner dan 5 micrometer.
De uitvinding is niet bijzonder beperkt voor wat betreft 40 de in te kapselen elektronische componenten. Bij voorkeur wordt 1 0 1 1 S 2 9 3 echter een leadframe met een of meer elektronische componenten aan een zijde volledig door de kleeffilm afgeschermd. Dergelijke leadframes kunnen meerdere geïntegreerde schakelingen omvatten die tegelijkertijd in een vormholte kunnen worden ingekapseld.
5 De uitvinding verschaft voorts een kleeffilm tenminste * · omvattende een dragerfilm en een kleeflaag kennelijk bestemd voor toepassing bij de werkwijze volgens de uitvinding.
In het navolgende zal de uitvinding nader worden toegelicht aan de hand van de bijgaande tekening, daarin toont : 10 Fig. 1 een schematische voorstelling van de werkwijze volgens de uitvinding;
Fig. 2 een doorsnede van meerdere ingekapselde geïntegreerde schakelingen op een leadframe; en Fig. 3 een onderaanzicht van een ingekapselde geïntegreerde 15 schakeling volgens fig. 2.
In fig. 1 is een matrijs l getoond, die twee ten opzichte van elkaar verplaatsbare matrijshelften 2 en 3 omvat. 2 is de bovenmatrijs en 3 is de ondermatrijs. Beide matrijshelften 2, 3 samen kunnen (niet getoonde ) vormholten definiëren voor het 20 daarin omhullen van elektronische componenten. De elektronische componenten omvatten geïntegreerde schakelingen 4, welke slechts aan de bovenzijde van een inkapselingsmateriaal dienen te worden voorzien. In het onderhavige geval is de ondermatrijshelft 3 dus niet meer dan een vlakke plaat en omvat de bovenmatrijshelft 25 2 een aantal uitsparingen, die de vormholten definiëren.
Hoewel in de figuren een en ander zodanig is uitgevoerd, dat per vormholte een geïntegreerde schakeling kan worden omhuld is dit niet noodzakelijk. Meerdere geïntegreerde schakelingen zouden tegelijkertijd in een en dezelfde vormholte op deze wijze 30 kunnen worden ingekapseld. De ingekapselde geïntegreerde schakelingen dienen in dat geval wel achteraf van elkaar te worden gescheiden.
Veelal omvat de ondermatrij shelf t een zogenaamd verdringings-ruimte van waaruit het inkapselingsmateriaal naar de vormholten 35 kan worden geperst. Dit is voor de onderhavige uitvinding niet essentieel en derhalve niet nader toegelicht.
Met 5 is een matrijsbeschermingsfolie aangegeven die in de stand van de techniek algemeen bekend is ter bescherming van de matrijs tegen de schurende werking vein het inkapselingsmateri-40 aal. 6 duidt de kleeffilm volgens de uitvinding aan. Deze film 1011029 4 6 omvat een biaxiaal verstrekte polyethyleenfilm, die is voorzien van een kleeflaag uit gemodificeerd polyethyleenterefthalaat.
De ingekapselde geïntegreerde schakelingen zijn met 7 aangegeven. De kleeffilm 6 wordt in het onderhavige voorbeeld 5 van de geïntegreerde schakelingen verwijderd door de film 6 met - - behulp van een UV-verwarmingsplaat 8 plaatselijk enigszins te verwarmen en met een mes 9 te lossen. De aldus verkregen ingekapselde geïntegreerde schakelingen zijn volledig vrij van residu.
10 Zowel de matrijsbeschermingsfolie als de kleeffilm kan voorafgaand aan het inkapselingsproces door geschikte vacuümmidde-len aan de betreffende matrijshelft worden vastgezogen en de overeenkomstige vorm van het oppervlak inclusief eventuele uitsparingen aannemen. Vervolgens kunnen de in te kapselen 15 geïntegreerde schakelingen op de leadframe(s) in de vormholten worden gebracht, de matrijshelften tegen elkaar worden gebracht en het inkapselingsmateriaal naar de vormholten worden geperst.
Fig. 2 toont een doorsnede van meerdere ingekapselde geïntegreerde schakelingen 4. Het inkapselingsmateriaal is met 20 10 aangegeven. Met 11 is het leadframe aangegeven, dat de geïntegreerde schakelingen 4 draagt. De bedrading (wires) van de geïntegreerde schakelingen die met het leadframe is verbonden, is met 12 aangegeven.
In deze figuur is duidelijk zichtbaar, dat de kleeffilm 25 6 een dragerfilm 13 en een kleeflaag 14 omvat. De film 6 is in fig. 2 nog niet verwijderd.
In fig. 3 is een ingekapselde geïntegreerde schakeling 7 vanaf de onderzijde getoond. Het gearceerde gebied is het inkapselingmateriaal, terwijl de niet gearceerde gebieden delen 30 van het leadframe tonen, die door de kleefilm 6 waren afgeschermd en dus vrij van inkapselingsmateriaal zijn.
10 119/19

Claims (7)

1. Werkwij ze voor het inkapselen van elektronische componenten (4), in het bijzonder geïntegreerde schakelingen, onder toepassing 5 van een matrijs (1), welke twee matrijshelften (2, 3) omvat, - - die gezamenlijk vormholten kunnen definiëren, waarin de elektronische componenten (4) voor inkapselen worden opgenomen, omvattende de stappen van het in de vormholten tussen de matrijshelften (2, 3) klemmen van de elektronische componenten 10 (4) en het inkapselen van de elektronische componenten (4) door het bij verhoogde temperatuur toevoeren van inkapselingsmateriaal (10) aan de vormholten, waarbij de elektronische componenten (4) tijdens het inkapselen ten minste plaatselijk door middel van een kleeffilm (6) zijn afgeschermd, met het kenmerk, dat 15 de kleeffilm (6) een drager film (13) en een kleef laag (14) omvat, welke kleef laag (14) een door temperatuurverhoging hecht ingsver-mogen ontwikkelend materiaal omvat.
2. Werkwijze volgens conclusie 1, met het kenmerk, dat de 20 kleeflaag (14) een heetsmeltkleefmiddel omvat.
3. Werkwijze volgens conclusie 2, met het kenmerk, dat het heetsmeltmiddel een gemodificeerd polymeer omvat.
4. Werkwijze volgens conclusie 2, met het kenmerk, dat het heetsmeltkleefmiddel gemodificeerd polyethyleen terefthalaat omvat.
5. Werkwijze volgens een of meer van de voortgaande conclusies, 30 met het kenmerk, dat de dikte van de kleeflaag (14) kleiner is dan 5 micrometer.
6. Werkwijze volgens een of meer van de voorgaande conclusies, met het kenmerk, dat een leadframe (11) met een of meer 35 elektronische componenten (4) aan een zijde volledig door de kleeffilm (6) wordt afgeschermd.
7. Kleeffilm (6) tenminste omvattende een dragerfilm en een kleeflaag kennelijk bestemd voor toepassing bij de werkwijze 40 volgens een of meer van de conclusie 1-6. 1011929
NL1011929A 1999-04-29 1999-04-29 Werkwijze voor het inkapselen van elektronische componenten, in het bijzonder geintegreerde schakelingen. NL1011929C2 (nl)

Priority Applications (14)

Application Number Priority Date Filing Date Title
NL1011929A NL1011929C2 (nl) 1999-04-29 1999-04-29 Werkwijze voor het inkapselen van elektronische componenten, in het bijzonder geintegreerde schakelingen.
EP03076641A EP1338397A3 (en) 1999-04-29 2000-05-01 Method for manufacturing encapsulated electronic components
JP2000615207A JP2002543604A (ja) 1999-04-29 2000-05-01 カプセル化電子部品の製造方法
DE60008093T DE60008093T2 (de) 1999-04-29 2000-05-01 Verfahren zur herstellung von eingebetteten elektronischen bauteilen
PCT/NL2000/000280 WO2000066340A1 (en) 1999-04-29 2000-05-01 Method for manufacturing encapsulated electronical components
SG200306435A SG121813A1 (en) 1999-04-29 2000-05-01 Method for manufacturing encapsulated electronic components, particularly integrated circuits
AU46249/00A AU4624900A (en) 1999-04-29 2000-05-01 Method for manufacturing encapsulated electronical components
KR1020017013870A KR100701720B1 (ko) 1999-04-29 2000-05-01 밀봉형 전자부품을 제조하는 방법
EP00927946A EP1175290B1 (en) 1999-04-29 2000-05-01 Method for manufacturing encapsulated electronical components
AT00927946T ATE258846T1 (de) 1999-04-29 2000-05-01 Verfahren zur herstellung von eingebetteten elektronischen bauteilen
US10/021,455 US6613607B2 (en) 1999-04-29 2001-10-29 Method for manufacturing encapsulated electronic components, particularly integrated circuits
HK02105587A HK1044737A1 (en) 1999-04-29 2002-07-30 Method for manufacturing encapsulated electronicalcomponents.
US10/612,201 US6921682B2 (en) 1999-04-29 2003-07-02 Method for manufacturing encapsulated electronic components, particularly integrated circuits
JP2004261963A JP3744927B2 (ja) 1999-04-29 2004-09-09 カプセル化電子部品、特に集積回路の製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL1011929A NL1011929C2 (nl) 1999-04-29 1999-04-29 Werkwijze voor het inkapselen van elektronische componenten, in het bijzonder geintegreerde schakelingen.
NL1011929 1999-04-29

Publications (1)

Publication Number Publication Date
NL1011929C2 true NL1011929C2 (nl) 2000-10-31

Family

ID=19769109

Family Applications (1)

Application Number Title Priority Date Filing Date
NL1011929A NL1011929C2 (nl) 1999-04-29 1999-04-29 Werkwijze voor het inkapselen van elektronische componenten, in het bijzonder geintegreerde schakelingen.

Country Status (11)

Country Link
US (2) US6613607B2 (nl)
EP (2) EP1338397A3 (nl)
JP (2) JP2002543604A (nl)
KR (1) KR100701720B1 (nl)
AT (1) ATE258846T1 (nl)
AU (1) AU4624900A (nl)
DE (1) DE60008093T2 (nl)
HK (1) HK1044737A1 (nl)
NL (1) NL1011929C2 (nl)
SG (1) SG121813A1 (nl)
WO (1) WO2000066340A1 (nl)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10012880A1 (de) * 2000-03-16 2001-09-27 Infineon Technologies Ag Verfahren und Vorrichtung zur Herstellung einer Halbleiterchip-Umhüllung
US6908791B2 (en) * 2002-04-29 2005-06-21 Texas Instruments Incorporated MEMS device wafer-level package
NL1020594C2 (nl) * 2002-05-14 2003-11-17 Fico Bv Werkwijze voor het met behulp van een folielaag omhullen van een elektronische component.
TW560026B (en) * 2002-08-27 2003-11-01 Uni Tek System Inc Singulation method of the array-type work piece to be singulated having metal layer singulation street, and the array-type work piece to be singulated applying the method
US7759775B2 (en) * 2004-07-20 2010-07-20 Alpha And Omega Semiconductor Incorporated High current semiconductor power device SOIC package
US7394150B2 (en) * 2004-11-23 2008-07-01 Siliconix Incorporated Semiconductor package including die interposed between cup-shaped lead frame and lead frame having mesas and valleys
US7238551B2 (en) * 2004-11-23 2007-07-03 Siliconix Incorporated Method of fabricating semiconductor package including die interposed between cup-shaped lead frame having mesas and valleys
US20060180579A1 (en) * 2005-02-11 2006-08-17 Towa Intercon Technology, Inc. Multidirectional cutting chuck
US20070130759A1 (en) * 2005-06-15 2007-06-14 Gem Services, Inc. Semiconductor device package leadframe formed from multiple metal layers
GB0516625D0 (en) * 2005-08-15 2005-09-21 Eurocut Ltd Orthopaedic surgical instrument
JP4782522B2 (ja) * 2005-09-27 2011-09-28 ソニーケミカル＆インフォメーションデバイス株式会社 光機能素子パッケージ及びその製造方法
US7608482B1 (en) * 2006-12-21 2009-10-27 National Semiconductor Corporation Integrated circuit package with molded insulation
JP2008258411A (ja) * 2007-04-05 2008-10-23 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP5285289B2 (ja) * 2008-02-06 2013-09-11 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 回路装置およびその製造方法
EP2154713B1 (en) * 2008-08-11 2013-01-02 Sensirion AG Method for manufacturing a sensor device with a stress relief layer
US8829685B2 (en) * 2009-03-31 2014-09-09 Semiconductor Components Industries, Llc Circuit device having funnel shaped lead and method for manufacturing the same
TWI453831B (zh) 2010-09-09 2014-09-21 台灣捷康綜合有限公司 半導體封裝結構及其製造方法
KR101247561B1 (ko) 2011-08-18 2013-03-25 주식회사 해성엔지니어링 스트립용 테이핑장치
JP6146732B2 (ja) * 2013-01-18 2017-06-14 Ｓｈマテリアル株式会社 半導体素子搭載用基板及びその製造方法
US9966330B2 (en) 2013-03-14 2018-05-08 Vishay-Siliconix Stack die package
US9589929B2 (en) 2013-03-14 2017-03-07 Vishay-Siliconix Method for fabricating stack die package
US10964631B2 (en) * 2016-02-25 2021-03-30 Mitsubishi Electric Corporation Semiconductor package and module

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3635754A (en) * 1966-01-21 1972-01-18 Johnson & Johnson Adhesive product
US4980016A (en) * 1985-08-07 1990-12-25 Canon Kabushiki Kaisha Process for producing electric circuit board
US5218759A (en) * 1991-03-18 1993-06-15 Motorola, Inc. Method of making a transfer molded semiconductor device
EP0611129A2 (en) * 1993-02-08 1994-08-17 General Electric Company Embedded substrate for integrated circuit modules

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3754070A (en) 1970-08-03 1973-08-21 Motorola Inc Flash free molding
JPH02153354A (ja) * 1988-12-05 1990-06-13 Oki Electric Ind Co Ltd 導電性付与材料及びその使用方法並びにこれを用いた薄膜形成材料
JPH04287351A (ja) * 1991-03-15 1992-10-12 Toowa Kk 電子部品のリード加工方法及び装置
JP2708343B2 (ja) * 1993-01-28 1998-02-04 ローム株式会社 半導体装置の製造方法およびリードフレーム
JP3541491B2 (ja) * 1994-06-22 2004-07-14 セイコーエプソン株式会社 電子部品
JP3257904B2 (ja) * 1994-08-11 2002-02-18 新光電気工業株式会社 リードフレームとその製造方法
JPH08172153A (ja) * 1994-12-20 1996-07-02 Sony Corp 半導体装置のリード加工方法及びリード加工用金型
US5977613A (en) * 1996-03-07 1999-11-02 Matsushita Electronics Corporation Electronic component, method for making the same, and lead frame and mold assembly for use therein
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
KR100206910B1 (ko) * 1996-06-14 1999-07-01 구본준 반도체 패키지의 디플래쉬 방법
US6048483A (en) * 1996-07-23 2000-04-11 Apic Yamada Corporation Resin sealing method for chip-size packages
JPH10209190A (ja) * 1997-01-21 1998-08-07 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JP3255646B2 (ja) * 1997-02-10 2002-02-12 松下電器産業株式会社 樹脂封止型半導体装置の製造方法
KR100214555B1 (ko) * 1997-02-14 1999-08-02 구본준 반도체 패키지의 제조방법
FR2764111A1 (fr) * 1997-06-03 1998-12-04 Sgs Thomson Microelectronics Procede de fabrication de boitiers semi-conducteurs comprenant un circuit integre
JP2971834B2 (ja) * 1997-06-27 1999-11-08 松下電子工業株式会社 樹脂封止型半導体装置の製造方法
JP3017470B2 (ja) * 1997-07-11 2000-03-06 アピックヤマダ株式会社 樹脂モールド方法及び樹脂モールド装置
US6028354A (en) * 1997-10-14 2000-02-22 Amkor Technology, Inc. Microelectronic device package having a heat sink structure for increasing the thermal conductivity of the package
US6187654B1 (en) * 1998-03-13 2001-02-13 Intercon Tools, Inc. Techniques for maintaining alignment of cut dies during substrate dicing
US6130473A (en) * 1998-04-02 2000-10-10 National Semiconductor Corporation Lead frame chip scale package
JP3862411B2 (ja) * 1998-05-12 2006-12-27 三菱電機株式会社 半導体装置の製造方法及びその構造
US6294100B1 (en) * 1998-06-10 2001-09-25 Asat Ltd Exposed die leadless plastic chip carrier
JP2000208540A (ja) * 1998-08-25 2000-07-28 Texas Instr Inc <Ti> 薄型半導体チップスケ―ル・パッケ―ジを密封する方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3635754A (en) * 1966-01-21 1972-01-18 Johnson & Johnson Adhesive product
US4980016A (en) * 1985-08-07 1990-12-25 Canon Kabushiki Kaisha Process for producing electric circuit board
US5218759A (en) * 1991-03-18 1993-06-15 Motorola, Inc. Method of making a transfer molded semiconductor device
EP0611129A2 (en) * 1993-02-08 1994-08-17 General Electric Company Embedded substrate for integrated circuit modules

Also Published As

Publication number Publication date
WO2000066340A1 (en) 2000-11-09
US20020064926A1 (en) 2002-05-30
DE60008093D1 (de) 2004-03-11
JP2002543604A (ja) 2002-12-17
KR100701720B1 (ko) 2007-03-29
DE60008093T2 (de) 2004-09-09
US20040005737A1 (en) 2004-01-08
HK1044737A1 (en) 2002-11-01
EP1175290B1 (en) 2004-02-04
AU4624900A (en) 2000-11-17
US6921682B2 (en) 2005-07-26
US6613607B2 (en) 2003-09-02
EP1338397A2 (en) 2003-08-27
KR20020000883A (ko) 2002-01-05
SG121813A1 (en) 2006-05-26
EP1338397A3 (en) 2004-03-24
EP1175290A1 (en) 2002-01-30
ATE258846T1 (de) 2004-02-15
JP2004349728A (ja) 2004-12-09
JP3744927B2 (ja) 2006-02-15

Similar Documents

Publication Publication Date Title
NL1011929C2 (nl) Werkwijze voor het inkapselen van elektronische componenten, in het bijzonder geintegreerde schakelingen.
US4872825A (en) Method and apparatus for making encapsulated electronic circuit devices
US4680617A (en) Encapsulated electronic circuit device, and method and apparatus for making same
US3606673A (en) Plastic encapsulated semiconductor devices
US20080286901A1 (en) Method of Making Integrated Circuit Package with Transparent Encapsulant
JPH0224197A (ja) メモリカードの製造方法
JP2000216115A (ja) 半導体技術製品を処理する方法
EP0548496A1 (en) A mold and a method for manufacturing semiconductor devices of plastics incorporating an exposed heat sink of metal for inspecting the soldered joint
JPH07304044A (ja) 金型のクリーニング材およびクリーニング方法
US3554832A (en) Process for handling and mounting semiconductor dice
KR101015014B1 (ko) 포일 레이어를 이용한 전자 부품을 캡슐화하는 방법
US6666997B2 (en) Method for removing cleaning compound flash from mold vents
JPH0621219A (ja) 半導体装置の製造方法
JPH09321205A (ja) 半導体装置の製造方法およびその方法で用いるリードフレームならびにリードフレームの製造方法
NL1026749C2 (nl) Werkwijze omhullen van een elektronische component met behulp van een kunststof object, en kunststof object.
JP3566812B2 (ja) 半導体装置の製造方法
JP4418610B2 (ja) 半導体装置の製造方法および半導体装置の製造装置
RU2023329C1 (ru) Способ изготовления интегральной схемы
JP2904185B2 (ja) 電子部品のリ−ド成形装置
JPH0444425B2 (nl)
JPH01296651A (ja) 半導体装置用リードフレーム
JPH06163620A (ja) トランスファモールド装置
JPH06151493A (ja) テープキャリアパッケージのモールド方法とそれに用いる搬送キャリア
JPS63120450A (ja) 半導体装置の製造方法およびこれに用いるリ−ドフレ−ム
JPH08124953A (ja) 半導体装置の製造方法およびその製造方法に用いるモールド金型ならびにプリント基板

Legal Events

Date Code Title Description
PD2B A search report has been drawn up
SD Assignments of patents

Owner name: BOSCHMAN TECHNOLOGIES B.V.

MK Patent expired because of reaching the maximum lifetime of a patent

Effective date: 20190428