JP2000208540A - 薄型半導体チップスケ―ル・パッケ―ジを密封する方法 - Google Patents

薄型半導体チップスケ―ル・パッケ―ジを密封する方法

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JP2000208540A JP11237110A JP23711099A JP2000208540A JP 2000208540 A JP2000208540 A JP 2000208540A JP 11237110 A JP11237110 A JP 11237110A JP 23711099 A JP23711099 A JP 23711099A JP 2000208540 A JP2000208540 A JP 2000208540A
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interposer
mold
cavity
sealing material
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Hokku Rimu Tian
ホック リム テイアン
Chii Tei Rian
チー テイ リアン
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Texas Instruments Inc
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Abstract

(57)【要約】 【課題】 各種の薄型の半導体チップスケール・パッケ
ージを、表面の欠陥がなく、低コストで、大量生産でき
る装置と方法を提供する。 【解決手段】 半導体デバイスを製作する装置であっ
て、上半分１７と下半分１８が、電気絶縁性インターポ
ーザ上に予め組み立てられた半導体チップを保持する空
洞１６をそれぞれ持つ金型１００と、密封材料１１を前
記空洞１６に送るための複数の湯道１４と複数の湯口１
５を持つ前記半分の一方と、互いに向かい合って二重湯
口を形成する湯口を持つ、互いに平行な湯道の対を含む
前記複数の湯道と、隣接する湯口から密封材料１１が同
時に出るように設計された湯道の各対と、密封材料１１
でその間の空洞１６を均一に充填して薄型半導体デバイ
スを密封する構造の二重湯口の各対とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に半導体デバイ
スの分野に関するもので、特に集積回路チップを密閉し
て、回路チップと実質的に同じ外形を有する薄型の実質
的に平らなパッケージを製作する方法に関する。
【０００２】
【従来の技術】近年半導体業界では、半導体パッケージ
を小型化することにより、パッケージを顧客の回路板に
実装したときにパッケージが占める面積と高さを減ら
し、またこの目的を最小のコストで（材料コストと製作
コストを共に）達成することが大きな趨勢になった。最
も成功したのは、いわゆる「チップスケール・パッケー
ジ」の開発である。これらのパッケージの外形により増
えるチップ面積は２０％以下である。ほぼチップ自体の
外形内に収まるチップスケール・パッケージは、しばし
ば「チップサイズ・パッケージ」と呼ばれる。回路チッ
プと実質的に同じ外形を有する実質的に平らなパッケー
ジを得る多くの方法が提案されているが、デバイスの厚
さの減少には限界があるし余りはっきりしない。
【０００３】チップスケール・パッケージの初期の優れ
た製作方法の１つは、半導体パッケージの要素の間また
は周りにシート状のポリマーのインターポーザを設け
て、チップの動作中に半導体チップと支持回路基板の間
の接続に生じるひずみと応力を減らしまたは分散させる
ことであった。これについては、例えば米国特許番号第
５，１４８，２６６号、１９９２年９月１５日(Khandro
s 他)「インターポーザと可とうリード線を有する半導
体チップ組立体(Semiconductor Chip Assemblieshaving
Interposer and Flexible Lead)」に述べられている。
この特許は、シート状の物体の上表面と半導体チップの
接点を持った面との間にスペーサ層（弾性のある(compl
iant)すなわちエラストマ材料で作った）を設ける。基
板上には、第１の端の端子に電気的に接続し且つ第2の
端の各チップ接点に接着する導電リード線を有する。
【０００４】米国特許番号第５，７７６，７９６号、１
９９８年７月７日(Distefano他)「半導体パッケージの
密封方法(Method of Encapsulating a Semiconductor P
ackage)」では、密封法は電気等級のシリコン樹脂また
はエポキシ樹脂などの硬化性液体を使い、針状のディス
ペンサを用いてチップの周辺の周りに動かして、所望の
レベルまで密封剤を均一に与える。材料に従って、放射
エネルギー、熱エネルギー、湿度、紫外線などにより密
封剤を硬化する。一般に、この密封方法は共通のフレー
ムを共有する複数のチップ上で同時に行われる。最後
に、密封されたチップ組立体構造をダイシングソー、噴
射水、超音波ナイフ、回転刃、レーザなどによりフレー
ムから切り離すと、得られるチップパッケージの広さは
チップ自体の周辺と同じか、またはわずかに広いだけで
ある。工夫することにより、密閉物はチップの裏面に流
れない。これはチップからの熱の放散を妨げる絶縁材料
を用いないので、ヒートシンクに接続することができ
る。
【０００５】半導体メモリ製品群の中で、チップスケー
ル・パッケージの最も有望なものはいわゆる「ボード・
オン・チップ」設計である。最近テキサス・インスツル
メンツ社から、１９９７年７月２日に一連番号第９７０
２３４８‐５号でシンガポールに、また１９９７年１２
月１９日に一連番号第０８／９９４，６２７号で米国
に、「チップサイズ集積回路パッケージ(Chip-size Int
egrated Circuit Package)」が特許出願された。ボード
・オン・チップ設計によりパッケージの高さを減らして
デバイスの断面を低くする方法が、１９９８年１月２日
に一連番号第９８００００５-２号および第９８０００
０６-０号でシンガポールに出願された特許「薄型チッ
プサイズ集積回路パッケージとその製作方法(Thin Chip
-size Integrated Circuit Package and Method of Fab
rication)」に述べられている。これらのデバイスは組
立てにワイヤボール・ボンディングを用いる。薄いワイ
ヤは機械的衝撃に非常に敏感なので、確実に密封するこ
とにより注意深く保護する必要がある。液状のポッティ
ング材料を針状の注射器で流し込んだ後に硬化させる。
回路板上の組立てにはんだボールを用いる場合は、この
密封は関係する材料の熱膨張係数の違いにより生じる機
械的応力に耐えられるものでなければならない。
【０００６】
【発明が解決しようとする課題】チップスケール・パッ
ケージに関するこれらの全ての方法において、デバイス
を密封する工程は、カバーするデバイス表面の所定の領
域に半粘性材料を注射器の開口から圧入して、毛管現象
により領域全体および充填すべき開口部に材料を分配す
るもので、この方法は明らかにいくつかの欠点を有す
る。第１に、従来の方法は経済的でない。ディスペンサ
の数を実際的な限度に押さえるには、１つの製作段階で
密封することのできるパッケージの数が制限される。こ
の工程自体が大量生産向きでない。第２に、この工程で
は均一に制御するのが困難である。充填が不均一にな
り、著しいメニスカスが形成され、空隙などの欠陥がで
きるというような、統計的な変動が避けられない。ここ
数年間の製作実績によると、デバイスの表面に高い確率
で欠陥が現れた。更に、材料は液体材料に限られるが、
これは一般に重合と硬化に長い「硬化」時間が必要であ
って、製品内に高い機械的応力を生じる。更に、露出し
た半導体表面に液体がかかって粒状の汚染を生じやすい
ので、平らなヒートシンクを用いることができない。
【０００７】確かに、従来のトランスファー成形技術を
適用して薄型半導体製品を製作する試みが行われてい
る。トランスファー成形法は、緩やかで確実であり、大
量生産に適した密封工程として半導体デバイスに導入さ
れた（米国特許番号第３，７１６，７６４号および第
４，０４３，０２７号）。トランスファー成形は多年に
わたってほとんど全ての種類の半導体デバイスに適用さ
れてきたが、全体の厚さが約０．８ｍｍ以下の薄いデバ
イスを作ることは非常に困難であることが分かった。困
難さの主な原因は鋼材金型の空洞の壁に成形材料が付着
することであった。成形層の厚さが約０．２ｍｍ以下
(材料の化学的性質によって異なる)になると、成形材料
はデバイスの部品より壁の方に多く付着することが分か
った。また、薄い成形層は重合の後で壊れやすい。
【０００８】これに対する部分的な解決法が、１９９２
年３月２４日出願の米国特許番号第５，０９８，６２６
号(Pasの「熱硬化性樹脂の測定された量をパッキングす
る方法と構成要素を密封するため金型を操作する方法」
(Method for Packing a Measured Quantity of Thermos
etting Resin and Operating a Mold for Encapsulatin
g a Component))と、１９９５年７月１１日出願の米国
特許番号第５，４３１，８５４号（Pasの「反応により
硬化するプラスチックを金型の空洞内に圧入する方法、
この方法に用いられる球形の圧入補助器具、この材料か
ら成る容器」(Method for Pressing a Plastic, which
Cures by means of a Reaction, into aMold Cavity, a
Pressing Auxiliary in Pill Form to be Used in thi
s Method, and a Holder Composed of such Materia
l)）に述べられている。強調されている点は、成形材料
をプラスチックで予め包んで密封し、使用するときに初
めてプラスチックを破れば成形材料が清浄に保たれるこ
とと、薄いプラスチックの連続膜で金型の壁を覆うこと
により成形材料が金型の空洞の壁に付着するのを防ぐこ
とである。このため、多くの開口から「送られた」真空
の吸引力により可とう性のフィルムを壁に押し付けて、
成形材料と壁を分離する。しかしいわゆる「３Ｐ」技術
はこれまで標準サイズの半導体デバイスを密封すること
だけに使われていて、少なくとも１つの最小形状を持つ
デバイスを密封するのに必要な独特の工程や金型設計や
成形材料を提供してはいない。
【０００９】したがって、薄型半導体チップスケール・
パッケージを密封する、一貫した低コストの方法が必要
である。この方法は、種々の半導体製品群や広範囲の設
計および工程の変化に適用できるだけの十分な柔軟性を
持ち、これらの製品の全ての表面上のおよび実質的な欠
陥を除き、密封材料の種々の形成に用いることができる
ものでなければならない。また、製作時間が短く、処理
量が大きいことが好ましい。
【００１０】
【課題を解決するための手段】本発明は半導体デバイス
を密封する方法を提供する。これは特にパッケージ内の
高密度集積回路に関すのものであって、パッケージは集
積回路チップ自体と同様の外形を持ち、その断面は低
い。これらの回路は、プロセッサ、ディジタルおよびア
ナログデバイス、メモリおよび論理デバイス、高周波お
よび高電力デバイスなどの多くのデバイス群の中の、特
にチップ面積の大きいものに見られる。本発明は、セル
ラ通信、ページャ、ハードディスクドライブ、ラップト
ップコンピュータ、医療機械など、絶えず小型化を目指
す応用において空間の制約を緩和するのに役立つ。
【００１１】本発明では、低粘性および高接着性の特別
に開発された密封材料に関する成形方法と装置を提供す
る。本発明に基づくトランスファー成形工程により、空
隙が全くなく、非常に平らで高い光沢を有する超薄型デ
バイスを得ることができる。トランスファー成形工程用
の装置と特殊な材料を組み合わせることにより、従来の
ポッティング密封に比べて処理量を大幅に増やすことが
できる。この方法はオプションとして、ワンチップ表面
の汚染をなくし、または所定の厚さの保護層で被覆成形
することを含む。
【００１２】本発明の目的は、多数の異なる半導体チッ
プスケール・パッケージ（ＣＳＰ）設計、例えば、接続
(connection-carrying)インターポーザ上で組み立てら
れた能動チップ表面、接続インターポーザ上で組み立て
られた受動チップ表面、ボード・オン・チップ組立体、周
辺ボンディング、中心線ボンディング、領域ボンディン
グ、ワイヤボンディング、フリップチップなどに適用で
きることである。
【００１３】小型化された組立体サイズのものを空隙な
しに密封するため、本発明はトランスファー成形法技術
による従来のポッティング法の代わりに用いられる。低
粘性の密封材料が必要である。０．５ｍｍという所望の
低い断面を得るため、組立体の全ての異なる材料に密封
材料を強く付着させる必要がある。本発明は、新しい密
封材料形成を開発し、これらの材料をフィルムで保護さ
れた成形表面を持つ修正「３Ｐ」成形技術で処理するこ
とにより、これらの相反する要求を解決する。
【００１４】「３Ｐ」技術を用いる副産物として、予め
組み立てられたデバイスは汚染とチップの割れから保護
され、成形装置はこれまで普通必要であった清掃作業に
よる休止時間とコストが不要になる。
【００１５】本発明の目的は、全体の断面が薄いチップ
スケール・デバイスをパッケージする、低コストの方法
と装置を提供することである。本発明の別の目的は、非
常に高い生産量を提供することである。本発明の別の目
的は、表面の欠陥を除き且つ最終製品に正確な再現性の
ある形状を与えることにより製品品質を向上し、また追
加のコストなしに工程内制御により信頼性を保証するこ
とである。
【００１６】本発明の別の目的は、多くの半導体製品群
に適用できるように柔軟性があり、またいくつかの次世
代の製品に適用できるように一般性のある、薄い断面と
高い信頼性を得るための組立て方式を導入することであ
る。本発明の別の目的は、投資のコストと、装置内の部
品および製品の動きを最小にすることである。
【００１７】これらの目的は、大量生産に適した装置と
方法に関する本発明の教示により達成することができ
る。組み立てられた半導体チップと接続インターポーザ
および基板の密封に種々の修正が行われている。本発明
の１つの実施の形態では、インターポーザで規定される
平面より上に湯口があるとき（いわゆる「トップ湯口」
配置）、密封材料を金型の空洞内に圧入する。
【００１８】本発明の別の実施の形態では、インターポ
ーザで規定される平面より下に湯口があるとき（いわゆ
る「ボトム湯口」配置）、密封材料を金型の空洞内に圧
入する。本発明の別の実施の形態では、粘性、ガラス転
移温度、密封材料の充填材サイズの範囲と組合せを修正
し変更して、材料の流れ特性と付着を成形装置パラメー
タの関数として最適化する。
【００１９】本発明の別の実施の形態では、半導体デバ
イスの製作におけるトランスファー成形用の装置は、超
薄型チップスケール・パッケージを形成するために密封
材料を同時に均一に供給する複数の湯口を持つ湯道の対
を含む。本発明の別の実施の形態では、成形工程パラメ
ータ（温度、時間、圧力、移送、硬化など）を修正し
て、装置と工程のパラメータに対して最適化する。
【００２０】本発明の更に別の態様では、密封されたデ
バイスを高速で単体化する方法（ソーイング(sawing)な
ど）と、成形材料および方法の低コスト（ポッティング
材料および方法に比べて）が利点である。本発明が示す
技術進歩とその目的は、添付の図面と、特許請求の範囲
に示される新規の機能を考慮することにより、本発明の
好ましい実施の形態の以下の説明から明らかになる。
【００２１】
【発明の実施の形態】本発明はいわゆる「３Ｐ」成形技
術の必須の機能を採用して、図１および図２に示す好ま
しい実施の形態用に修正したものである。「３Ｐ」とい
う用語は材料を「予めパッケージ化された製品(pre-pac
kaged product)」として用いるという概念を指す。不純
物や気体がなくなるよう密封材料を注意深く清浄化した
後、薄いプラスチックフィルムでこれを包む。このよう
に環境から保護しておいてこの材料を顧客に出荷する
と、顧客は清浄な状態でこれを使用することができる。
包まれた製品の形は様々で、一例は鉛筆を思わせる細長
い形である。この「鉛筆」形はトランスファー成形操作
がしやすいので密封の形状として好ましい。
【００２２】金型の断面図を図１では一般に１００で示
し、同様な断面図を図２では２００で示す（また図１１
では３００で示す）。プラスチックフィルム１２で包ん
だ密封材料１１を溝の中に置く。上に述べたように、溝
の好ましい形は「鉛筆」に似ている。溝の底部から力Ｆ
で可動ピストン１３を溝の中に押し込んで包みを破り、
材料を湯道１４に圧入する。最後に、湯口１５を通して
材料を金型の空洞内に圧入する。流れの速度は、力Ｆ
と、湯道の長さおよび断面積と、湯口の断面積と、移送
操作の温度と、材料の粘性および流れ特性により制御さ
れる。「３Ｐ」技術では溝１２、湯道１４、湯口１５の
内壁を薄いプラスチックフィルムで覆い、材料が環境の
影響を受けないようにし、また密封材料と装置の壁とが
全く接触しないようにする。このように材料と壁が接触
しないので、従来の特殊鋼より低コストの材料（セラミ
ックスなど）を用いて成形装置を作ることができる。
【００２３】図１では、金型１００は上半分１７と下半
分１８を含み、両者で空胴１６を形成する。空胴１６の
内面は薄いプラスチックフィルム１９で完全に覆われて
おり、空胴１６の壁と密封材料は全く接触しない。この
重要な機能により、本発明では超高接着性材料を用いて
も材料が金型の壁に付着する恐れはない。したがって、
半導体デバイス（半導体、金属、絶縁物、無機および有
機材料などから作られる部品）に見られる種々の異なる
材料に強く接着させるために高接着性を十分に活用し
て、完成品のデバイスに高い機械的応力耐性を与えるこ
とができる。これは非常に断面の低い構成要素には不可
欠の条件である。
【００２４】高接着用として開発され特に適した密封成
形材料は、エポキシを素材とする熱硬化性樹脂とシリコ
ンを素材とするエラストマを含む。これらは信越化学工
業（日本またはマレーシア・クアラルンプール）や、住
友ベークライト（日本またはシンガポール）から市販さ
れている。更に、熱塑性プラスチックや液晶ポリマーも
適している。
【００２５】高い接着性に加えて、これらの密封材料は
成形温度で非常に低い粘性を示す（室温では固体である
が）。この特性により、半導体チップスケール・パッケ
ージに見られる小さな空間(例えば電気的接続の周り、
図４乃至図８のデバイスの各例を参照)を密封材料で確
実に充填することができる。従来の技術で作られた薄型
デバイスが悩まされた空隙やその他の表面の欠陥は完全
に除かれる。
【００２６】一般的な成形材料形成では、粘度の範囲は
３０乃至２００ポイズ、ガラス転移温度は１００乃至２
３０℃、充填剤サイズは１乃至７５μｍ（中央値は１５
乃至２５μｍ）である（充填剤は、熱膨張計数を下げ、
成形材料の強さと柔軟性を高めるのに必要である）。成
形工程パラメータの推奨範囲は次の通りである。すなわ
ち、成形温度は１４０乃至２２０℃（好ましい温度は１
７５℃）、硬化時間は７０乃至１２０秒、締付け圧力は
１８乃至３３トン、移送時間は５乃至１８秒、移送圧力
は、初期圧力が５０乃至８０ｋｇ/ｃｍ2、最終圧力が１
５乃至３０ｋｇ/ｃｍ2である。
【００２７】これらの材料および工程パラメータを用い
ると、０．１５乃至０．３ｍｍの成形断面が得られる。
ここで定義した「断面」という用語は対象の部品（ここ
では成形された層）の厚さまたは高さを指し、例えばミ
リメートル（ｍｍ）で測定する。
【００２８】金型の空胴の壁を薄いプラスチックフィル
ムで覆うことを基本とする本発明の別の大きな特徴は、
全ての成形された表面の光沢が高いことである。この高
い光沢は滑らかな表面にも、つや消し表面にも現れるも
ので、プラスチックフィルムの丸め効果によって、全表
面の輪郭が丸くなることから生じる。これまでは、この
ように高い光沢を得るには全ての成形表面を注意深く磨
くほかはなかった。これは非常に費用のかかる方法であ
る。更に、光沢が高いと色が一層強く見える。例えば従
来の成形材料の黒は、本発明では一層黒く見える。
【００２９】図１の金型の空胴を通る断面図では、金型
の上半分１７を覆うプラスチックフィルム１９は密封す
るデバイスの表面に固着して中間面４００を形成する。
こうすることにより、デバイスの表面は密封材料を全く
受けつけない。更に、これらの表面は汚染や、表面に偶
然堆積するこぼれ、ばり(flash)、異物から保護され
る。したがって、密封工程を終わった後のデバイスの表
面は清浄である。
【００３０】密封材料は中間面４００から全ての方向に
延びて空間４０１を充填し、密封材料とプラスチックフ
ィルムの間に完全に平らな中間面４０２を形成する。こ
れは密封材料が硬化した後、密封剤の新しい表面として
デバイスの表面に広がる。これらの新しい表面はプラス
チックフィルムの平らで滑らかな境界に沿って形成され
たものなので、メニスカスすなわち隆起やその他の表面
の凹凸は全くない。上に述べたように、表面の光沢は高
く、色は強い。
【００３１】図２に示す金型の空胴を通る断面でも、薄
いプラスチックフィルム１９が金型の上半分２１と金型
の下半分２２で形成する金型の空胴２０を包む。しかし
図１と比較すると、金型の上半分２１を覆うフィルムは
密封するデバイスに密着せず、密封するデバイスの上部
に空間２３がある。成形工程の後では、これらの空間２
３はデバイスの間の空間と共に密封材料で充填される。
こうすることにより、デバイスは密封剤の広い層で覆わ
れてプラスチックフィルムとの中間面４０４を形成す
る。これは硬化した後で平らな光沢の高い表面になる。
隣接する充填された空間２３の表面と共に、連続した、
平らな、光沢の高い表面が得られる。
【００３２】図３は金型の空胴の平面図であって、空胴
３０を溝３１、湯道３２、湯口３３と共に示す。鉛筆形
の包まれた密封材料は溝３１の中にある。湯道と湯口の
数、位置、断面形状は金型の設計と成形流れモデル化の
結果により決まる。モデル化は成形工程中に空胴３０内
を進む密封材料の前面を共通且つ均一にすることを目指
す（また湯口から出る密封材料が噴流を形成しないよう
にする）。図３に示す実施の形態は多くの方法の内の一
例に過ぎない。別の実施の形態はいわゆる「扇形湯口(f
an gates)」である。そのどちらも製作するパッケージ
の幅の約８０乃至１００％をカバーし、「３Ｐ」成形技
術により可能である。
【００３３】図３では、空胴３０内に複数の集積回路チ
ップ３５と共に電気絶縁インターポーザ３４が取り付け
られている（この半導体デバイスの例を図４乃至図８に
詳細に示す）。ここに示す装置により多数のＩＣを１工
程で処理することができるので、生産量が高まる。本発
明の処理量は従来のポッティング法（針と注射器を用い
る）による処理量に比べて８乃至１５倍になる。更に、
デバイスの間の空間は密封材料で完全に充填される。こ
のいわゆる配列成形が完了し密封材料が硬化した後、デ
バイスをソーイングで切断するのが好ましい（高速の単
体化が可能なので）。このようにして、デバイスの正確
な外形と寸法が得られる。
【００３４】図３に示す金型は、密封材料が押し出され
ないように底のフィルムと金型の上半分の間に締付けら
れた、インターポーザの安全余裕３６を示す。「バリ」
がないことは、標準的な金型設計に比べて「３Ｐ」技術
のもう１つの利点である。本発明の別の実施の形態を図
９で説明する。
【００３５】ここで定義する「外形」という用語は、本
発明の集積回路パッケージの全体の幅と長さに関する。
パッケージの外形はパッケージの足形(footprint)とも
呼ぶ。なぜなら、足形はパッケージが占める配線板すな
わち組立板の表面積を規定するからである。チップスケ
ール・パッケージの外形により増えるチップ面積は２０
％以下である。チップ自体と同じ外形を持つチップスケ
ール・パッケージをしばしば「チップサイズ・パッケー
ジ」と呼ぶ。「実質的に同様の」および「実質的に同
じ」という用語は、パッケージの或る部分（例えばスペ
ーサ層やインターポーザ）とＩＣチップの外形の差が互
いに１０％以内の場合を指す。いくつかのデバイスで
は、外形の差は約２％であり、または全く差がない。
【００３６】図４乃至図８は、本発明を用いて薄型チッ
プスケール・パッケージとして製作することのできる種
々の形のデバイスの略断面図を示す。図４のデバイスで
は、ＩＣチップ４０は半導体材料のソーイングにより与
えられる外形と能動表面４１と受動表面４２を有する。
能動表面４１は集積回路とＩＣの周辺の周りの接触パッ
ド４３を含む。シリコンＩＣの場合、厚さ（能動表面と
受動表面の間の距離）は２００乃至３７５μｍ、一般に
２７５μｍである。他の半導体材料はシリコンゲルマニ
ウムとガリウム砒素を含む。接触パッドは、２％の銅と
１％のシリコンをドープしたアルミニウム、または銅、
または金である。一般にシート状のエラストマである弾
性のあるスペーサ層４４が、能動回路表面４１の主要部
とインターポーザ４５ａを分離する。スペーサ層４４は
ＩＣチップ４０と実質的に同様な外形を有するので、こ
のデバイスはチップスケール・デバイスとして特徴づけ
られる。このインターポーザは電気絶縁テープ、例えば
可とう性のポリイミド層である。インターポーザのＩＣ
に面する表面は複数の（例えば金で作られた）金属リー
ド線を含む。これはスペーサ４４に接着され、その自由
端は接触パッド４３と接触する。インターポーザ４５ａ
の反対側の表面は、はんだボール４７の配列を含む。こ
れはデバイスを単体化した後で取り付ける。インターポ
ーザ４５ａを通って延びる導電路により、リード線４６
が個別にはんだボール４７に接続する。
【００３７】ここではんだ「ボール」という用語を用い
ているが、はんだ接点は必ずしも球形ではない。はんだ
接点は、例えば半球、半ドーム、先端を切った円錐、一
般的な隆起など、種々の形状でよい。正確な形状は、堆
積技術（蒸着、めっき、プレハブのユニットなど）と、
リフロー技術（赤外線や放射熱など）と、材料の成分に
より決まる。材料の量とリフロー温度の均一度を制御す
ることにより一貫した形状を得るためのいくつかの方法
がある。
【００３８】図４に示す種類のデバイスを図１の金型と
本発明の方法を用いて成形すると、チップ４０の周辺の
周りとボンドパッド４３およびリード線４６を囲む空間
は密封材料４８で充填される。注目すべきであるが、密
封材料４８は受動チップ表面４２と同一平面の表面４９
ａをその平らな延長として、またインターポーザ４５ａ
と同一平面の表面４９ｂをＩＣの反対側の表面の平らな
延長として形成する。本発明の成形工程により新たに形
成されたこれらの表面は高い光沢と強い色を示し、表面
の欠陥がない。
【００３９】電気絶縁性インターポーザ４５ａは第１お
よび第２の表面と、第１の表面から第２の表面にインタ
ーポーザを通して延びてインターポーザ上に入り口ポー
トと出口ポートを形成する複数の導電路を含む。入り口
ポートはリード線４６に取り付けられる。成形工程が完
了した後、はんだボール４７の配列が出口ポートに取り
付けられる。
【００４０】本発明の成形工程により作られる成形部分
は均一なので、デバイスを単体化するのに好ましい方法
はソーイングである。この方法を用いて、周辺表面４９
ｃを生成する。図４では、周辺表面４９ｃはインターポ
ーザ材料の枠４５ｂを含み、パッケージの縁を規定す
る。これらの設計オプションは本発明の範囲内である。
図４の単体化されたデバイスは正確なパッケージ外形と
寸法を含む。
【００４１】図４に示すデバイスは薄型チップスケール
・パッケージである。はんだボールを取り付けると、全
体の断面は０．４乃至１．７ｍｍである。本発明の密封
方法の利点を用いた一般的なデバイス断面外形は０．７
ｍｍである。
【００４２】別の実施の形態において、本発明は図５の
ような概略の外形を有する種類のチップスケール・パッ
ケージにも同様な利点を与える。この場合は、チップ５
０は複数のボンドパッド５３を含む能動表面領域５１を
含む。はんだボール５４の配列は図４の弾性のあるスペ
ーサ４４に代わるものであり、また図４のリード線４６
の機能も持つ。はんだボール５４の配列は能動表面領域
５１全体に均一に分配してよい。インターポーザ５５ａ
は、デバイスを外部の基板に接続するために取り付けら
れた複数のはんだボール５６を有する。本発明の成形方
法の後では、加えられた成形材料５７によりチップ５０
の周辺の周りの空間とはんだボール５４の間の空間は充
填される。密封材料５７は受動チップ表面５２と同一平
面の表面５８ａを平らな延長として、またインターポー
ザ５５ａと同一平面の表面５８ｂをＩＣの反対側の表面
の平らな延長として形成する。本発明の成形工程により
新たに形成されたこれらの表面は高い光沢と強い色を示
し、表面の欠陥がない。
【００４３】好ましい単体化の方法としてソーイングを
用いて、周辺表面５８Ｃを生成する。図４の例と同様
に、図５のデバイスはインターポーザ材料の枠５５ｂを
含み、パッケージの端を規定する。図５の単体化された
デバイスはこのように正確なパッケージ外形と寸法を含
む。図５に示すデバイスは薄型チップスケール・パッケ
ージである。はんだボールを取り付けた後の全体の断面
は０．４ｍｍ乃至１．７ｍｍである。本発明の密封方法
の利点を用いた一般的なデバイスの断面は０．７ｍｍで
ある。
【００４４】図２に示した本発明の実施の形態を用いて
図６と図７に示すデバイスを製作することができる。Ｉ
Ｃチップ６０は、半導体材料のソーイングにより与えら
れる外形と能動表面６１と受動表面６２を有する。能動
表面６１は集積回路とＩＣの周辺の周りの接触パッド６
３ａを含む。受動表面６２は粘着性フィルム６４により
電気絶縁性インターポーザ６５の表面に接着する。図６
では、このインターポーザは可とう性ポリイミドなどの
シート状の誘電体材料である（厚さは約０．１乃至０．
２ｍｍ）。図７では、インターポーザはＦＲ-４などの
板状の誘電体材料７０で作られる（厚さは約０．２乃至
０．４ｍｍ）。チップがその上に接着されるインターポ
ーザの表面は、やはりその周りに複数の電気的入り口ポ
ートを含む。導電路は一方の表面の入り口ポートからイ
ンターポーザを通って反対側の表面に延びて、ここで出
口ポートを形成する。ホイスカワイヤ６３ｂはＩＣ接触
パッド６３ａとインターポーザ入り口ポートを接続す
る。はんだボール６６の配列をインターポーザ出口ポー
トに取り付ける。
【００４５】ホイスカワイヤ６３ｂは一般に金、金とベ
リリウムの合金、銅などであって、厚さは１５乃至３２
μｍ（一般に２０μｍ）である。これらは回路接触パッ
ド６３ａに取り付けられたボール（一般に直径は３０乃
至５０μｍ）であって、インターポーザ入り口ポートに
スティッチ(stitch)接着する。既知の技術により、金ボ
ールのピッチを７０乃至１００μｍにすることができ
る。金ワイヤを含む接着機キャピラリを所定のコンピュ
ータ制御により空中で動かすと、正確に規定された形状
のワイヤの輪ができる。例えば、最近の技術進歩によ
り、丸、台形、直線、または種々の高さの輪の路を形成
することができる。この機能を用いると、チップの端か
ら安全な距離であるがその表面に近いところにワイヤの
輪を製作することができるので、薄い断面を持つデバイ
スができる。
【００４６】本発明では低粘性材料を用いることによ
り、チップ表面の近くで輪にしたホイスカワイヤ（いわ
ゆる「ワイヤスイープ」）をじゃますることなくデバイ
スを密封することができる。更に、成形材料６７の表面
６８ａを薄いが完全に平らで、高い光沢に保つことがで
きる。密封材料を硬化させてインターポーザ６５または
７０をそれぞれ含む密封されたデバイスを金型から取り
出した後、はんだボール６６の配列をインターポーザの
露出した表面の出口ポートに取り付ける。最後に、密封
されたデバイスを一般にソーイングにより単体化する。
ソーイング操作により、真っ直ぐな、隅の尖った端６８
ｂができる。このようにして形成されたデバイスの外形
はチップの外形と実質的に同じであって、薄い断面を持
つチップスケール・パッケージを作ることができる。
【００４７】図８は、中央にいわゆる中心線接着に必要
な開口８２を持つインターポーザ８１の上に組み立てら
れた集積回路チップ８０の略断面図である。この構造の
ＩＣは、特にダイナミック・ランダムアクセスメモリ
（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）、スタティ
ック・ランダムアクセスメモリ（ＳＲＡＭ）、消去可能
プログラム可能リードオンリーメモリ（ＥＰＲＯＭ）だ
けでなく、論理回路（ＬＯＧＩＣ）、マイクロプロセッ
サ、ディジタル信号プロセッサ、その他の多くのＩＣ構
成要素に共通である。中心線接着では、ボンディングワ
イヤのボール８３をチップのほぼ中心線に沿って並べ、
スティッチ８４をインターポーザ上のパッドに取り付け
る。
【００４８】第１の表面８１ａと第２の表面８１ｂを有
する電気絶縁性インターポーザまたは基板８１の第２の
表面８１ｂを、接着層８５によりチップ８０の能動表面
８０ａに取り付ける。チップ８０の厚さは一般に０．２
乃至０．５ｍｍ、好ましくは０．２８ｍｍである。チッ
プ８０の受動表面８０ｂは環境に面しているので熱エネ
ルギーを放散し、また動作中にチップが生成する熱を冷
却する。インターポーザ８１は、その第１の表面８１ａ
上に堆積させた複数の導電経路選択片８６ａおよび８６
ｂと複数の接触パッド８７を有する。経路選択片８６ａ
および８６ｂと接触パッド８７は銅層、または金ばり表
面を持つ銅、または耐火金属層と、その後に金ばりを持
つ銅層を含む。または、銅層の後にニッケル層を含んで
も良い。
【００４９】インターポーザ８１はＦＲ-４などの電気
絶縁材料で作られる。ＦＲ-４は、織ガラス布で強化さ
れたエポキシ樹脂またはシアン酸塩エステル樹脂であ
る。またはポリイミドを素材としたインターポーザを用
いても良い。インターポーザ８１の厚さは０．１乃至
０．７ｍｍ、好ましくは０．２ｍｍである。これはＩＣ
チップ８０と実質的に同じ外形を持つように設計されて
いる。接着層８５は、例えば両面接着ポリイミドテー
プ、接着にかわ、エポキシ、熱可塑性接着剤で作られ
る。
【００５０】図８に示すように、一群の接触パッド８６
ａを開口８２の端の直ぐ近くに（そしてほぼ平行に）置
く。これらの接触パッド８６ａにホイスカワイヤ８８の
スティッチ端８４が接続する。パッド８６ａの表面はイ
ージー・スティッチボンディング(easy stitch bondin
g)になじみ、金ばり表面を含む。スティッチ刻印(impri
nt)の横寸法はワイヤ直径の約３倍である。スティッチ
の正確な形状は、用いるキャピラリの形状、例えばキャ
ピラリ壁の厚さやキャピラリ足形によって決まる。ワイ
ヤ８８はチップのボンディングパッドに接続する（また
金ボール８３を形成する）。接触パッド８７にはんだボ
ール８９を取り付ける。はんだボール８９は顧客の応用
基板に最終的に取り付けるのに必要である。接触パッド
８７の表面は、はんだボールを取り付けるのが容易な
金、パラジウム、白金を含む。
【００５１】デバイスの断面を最小にするには、母線８
６ｂ（電力および接地ポテンシャルを供給する）をチッ
プ８０の端に平行にまた非常に近接して置くと良い。母
線をワイヤ交差からかなり離して置くとワイヤが短絡し
た場合にも電気絶縁は問題がなく、ボンディングキャピ
ラリをインターポーザ８１の表面上で最小限の距離だけ
動かすことにより、ボンディングワイヤ８８を最小の輪
にして取り付けることができる。その結果、ワイヤ８８
の輪は約１０μｍの高さでインターポーザ８１と交差
し、パッド表面に低角度で近づくことができる（スティ
ッチでは、ボールの高さを最小にする必要はないし、ボ
ールの近くのように曲げやその他の変形応力に対して機
械的に弱い領域(feat-affected zone)もない）。
【００５２】ワイヤボンディングの後では、開口８２は
本発明の教示に従って表面８１ａの上に約２０乃至５０
μｍの高さまで密封材料９０で充填されて表面９０ａを
形成する。密封材料はポリマー停止壁９１に囲まれる。
この壁は高さが２０乃至５０μｍで、インターポーザ８
１に予め取り付けられている。充填された開口の厚さす
なわち断面は０．１５乃至０．３ｍｍである。充填され
た開口の好ましい断面は０．２ｍｍである。密封材料の
表面９０ａは停止壁９１と同一平面であって、完全に平
らで、高い光沢を示す。
【００５３】はんだボール８９の直径または厚さは、表
面８１ａの上に延びる成形材料９０より厚くなければな
らない。ワイヤの輪を最小にすることにより成形材料を
薄くすることができるのではんだボールの直径は比較的
小さくて良く、一般に０．１乃至０．３ｍｍである。好
ましいはんだボールの直径は０．２ｍｍである。したが
って、チップスケール・パッケージの全体の厚さまたは
断面は０．３乃至１．２ｍｍであり、好ましい断面は約
０．５ｍｍである。
【００５４】図３の変形として、図９は超薄型パッケー
ジを製作する本発明の別の実施の形態を示す。これは、
図８に示す例のような開口を示す種類のデバイスを密封
するのに用いる金型における、いわゆる「二重湯口」の
好ましい湯道設計である。湯道の寸法設計を最適にする
ため、選択された密封材料に基づいて、コンピュータ化
されたプロセス流れのモデル化が用いられる。図９は、
電気絶縁性インターポーザ９３と複数の予め組み立てら
れたＩＣチップ９４を保持する空胴を持つ、金型の半分
９２（底部または頂部）を示す。３Ｐ技術では、金型の
空胴の内壁を薄いプラスチックフィルムで覆う。空胴に
密封材料を供給する複数の湯道９５を配置し、湯道は互
いに平行な湯道の対９６を形成する。湯道は互いに向か
い合った湯口９７を含み、二重湯口を形成する。これら
の湯口は充填するデバイスに対して（例えば図８に示す
デバイスの中心開口の両端に対して）開いている。湯道
の各対の構造は、湯道を通って圧入される密封材料が隣
接する湯口から同時に出るようになっている。更に、二
重湯口の各対の構造はその間の空胴を密封材料で均一に
充填するようになっているので、傷つきやすいホイスカ
ワイヤをじゃませずに薄いデバイスの狭い開口を充填す
ることができる。
【００５５】本発明の別の実施の形態を図１０と図１１
に示す。これらは図９に示す処理量の大きい成形の変形
であって、図１に示すデバイスを密封する別の方法とし
て用いるものである。略平面図は、空胴１０１を、溝１
０２、湯道１０３、湯口１０４と共に示す。湯道と湯口
の形状と寸法は、空胴を同期的に均等に充填するようコ
ンピュータ化された成形流れのモデル化により決定され
る。予めパッケージ化され、鉛筆形に包まれた成形材料
を溝１０２内に置く。湯道１０３を通して成形材料を複
数の湯口１０４に圧入する。湯口１０４はインターポー
ザ１０５のスロットに開いているので、各デバイスの周
りに成形枠１０６を作ることができる。図４に、インタ
ーポーザのスロットの位置を記号４５ｂ（新たに成形さ
れた表面を示す）で、成形枠を記号４８で示す。
【００５６】図１０に示す金型の半分は、好ましくは金
型の下半分である。なぜなら、インターポーザ１０５と
予め組み立てられたチップを取り付けやすいからであ
る。この場合、上半分は図１１に示す胸壁を持つように
設計しなければならない。金型の略断面図を一般に３０
０で示す。包まれた成形材料１１１を溝１１２内に置
く。金型の上半分１１３（鋼材、セラミック、または他
の高温材料で作る）は胸壁１１４を持ち、密封する個別
のデバイスを分離する。金型の上半分１１３の内面は、
３Ｐ技術に従って薄いプラスチックフィルム１１５で完
全に覆う（金型の下半分と同様に）。
【００５７】図１１に示すデバイスはシリコンチップ１
１６で、スペーサ層１１７に取り付けてインターポーザ
１１８上に接着する。このインターポーザ１１８は図の
ようにスロット１１９を持ち、ここを通して成形材料を
底から上に圧入する。成形材料は、図４に示すように
（記号４８、４９ａ、４９ｂ、４９ｃで示す）、チップ
の受動表面と同一平面の平らな表面を含むデバイスの周
りに成形枠を形成する。
【００５８】本発明について例示の実施の形態を参照し
て説明したが、この説明を制限的なものと解釈してはな
らない。例示の実施の形態の種々の修正や組合せや本発
明の他の実施の形態は、この説明を参照すれば当業者に
明らかである。したがって、特許請求の範囲はこれらの
修正や実施の形態を全て含むものである。
【００５９】以上の説明に関して更に以下の項を開示す
る。 １．半導体デバイスであって、半導体チップであって、
外形と能動および受動表面を有し、前記能動表面は集積
回路を有して複数の接触パッドを含む半導体チップと、
電気絶縁性インターポーザであって、前記チップの前記
外形と実質的に同じ外形、開口、第１および第２の表
面、前記第１の表面と一体の複数の導電片、前記第１の
表面上に配置された複数の金属パッド、前記チップの前
記能動表面に接着された前記第２表面を有するインター
ポーザと、前記回路接触パッドと前記経路選択片を電気
的に接続する、最小の輪の高さのボンディングワイヤ
と、前記開口を充填して前記電気接続および接触パッド
を覆い、また最小の断面のデバイスと平坦で高い光沢表
面を形成する密封材料と、を含む半導体デバイス。
【００６０】２．前記半導体チップはシリコン、シリコ
ンゲルマニウム、ガリウム砒素、および電子デバイスの
製作に用いられる他の半導体材料を含む、第１項に記載
の半導体デバイス。 ３．前記インターポーザは板状の誘電体基板である、第
１項に記載の半導体デバイス。 ４．複数のはんだボールを前記金属パッド上に配置す
る、第１項に記載の半導体デバイス。
【００６１】５．前記デバイスの全断面は約０．３乃至
１．２ｍｍである、第４項に記載の半導体デバイス。 ６．前記デバイスの全断面は約０．５ｍｍである、第４
項に記載の半導体デバイス。 ７．前記充填された開口の断面は約０．１５乃至０．３
ｍｍである、第１項に記載の半導体デバイス。 ８．前記充填された開口の断面は約０．２ｍｍである、
第１項に記載の半導体デバイス。
【００６２】９．半導体デバイスを密封する方法であっ
て、それぞれが半導体デバイスを保持する空洞を持つ上
半部と下半分を有し、且つ密封材料を前記空洞に送る湯
口と湯道を更に有する金型を提供し、前記空洞を保護プ
ラスチックフィルムで覆い、それぞれが外形と能動およ
び受動表面を有する複数の半導体集積回路チップと、前
記チップの前記能動表面上に配置された複数の接触パッ
ドを提供し、第１および第２の表面と、複数の開口と、
更に複数の電気的結合部材を有する電気絶縁性インター
ポーザを提供し、前記チップの前記能動表面を前記イン
ターポーザの前記第２の表面に取り付けて、前記各チッ
プの前記接触パッドを前記開口の１つの中でそれぞれ露
出させ、ボンディングキャピラリを前記インターポーザ
の表面上で最小限の距離だけ動かすことにより、前記結
合部材のそれぞれを前記チップ接触パッドの１つに最小
長さのボンディングワイヤでそれぞれ電気的に接続し
て、これにより前記チップを前記インターポーザ上に予
め組み立て、前記チップを予め組み立てた前記インター
ポーザを前記金型の下半分に置き、これにより前記受動
チップ表面を前記フィルム上に置き、また前記能動チッ
プ表面を前記金型の下半分から離して置き、前記上半分
を前記下半分の上に締め付けて前記金型を閉じることに
より前記フィルムは前記インターポーザの周りに密なシ
ールを形成し、また前記金型の上半分を覆う前記フィル
ムは前記チップの前記能動表面と密に整列し、低粘性、
高接着性の密封材料を前記湯道と湯口を通して前記空洞
内に圧入して、前記予め組み立てられたチップの前記イ
ンターポーザ開口全体に流動的な密封材料を堆積させ、
最後に前記密封材料を部分的に硬化させて、平らで高い
光沢の表面を形成し、前記金型を開いて前記インターポ
ーザを前記密封されたチップと共に前記金型から取り出
し、はんだボールの配列を前記インターポーザの露出表
面に取り付け、前記密封された半導体デバイスを単体化
して、前記チップの外形と実質的に同じ外形を有するデ
バイスを形成する、半導体デバイスを密封する方法。
【００６３】１０．半導体デバイスを製作する装置であ
って、上半分と下半分が、電気絶縁性インターポーザ上
に予め組み立てられた半導体チップを保持する空洞をそ
れぞれ持つ金型と、密封材料を前記空洞に送るための複
数の湯道と複数の湯口を持つ前記半分の一方と、互いに
向かい合って二重湯口を形成する湯口を持つ、互いに平
行な湯道の対を含む前記複数の湯道と、隣接する湯口か
ら前記密封材料が同時に出るように設計された湯道の各
対と、密封材料でその間の空洞を均一に充填して薄型半
導体デバイスを密封する構造の二重湯口の各対と、を含
む、半導体デバイスを製作する装置。 １１．前記湯道と湯口は０．１５乃至０．３ｍｍの成形
断面を有するデバイスを密封するよう設計されている、
第１０項に記載の半導体デバイスを製作する装置。
【００６４】１２．半導体デバイスを製作する装置であ
って、上半分と下半分が、電気絶縁性インターポーザ上
に予め組み立てられた半導体チップを保持する空洞をそ
れぞれ持つ金型と、密封材料を前記空洞に送るための複
数の湯道と複数の湯口を持つ前記半分の一方と、互いに
向かい合って二重湯口を形成する湯口を持つ、互いに平
行な湯道の対を含む前記複数の湯道と、隣接する湯口か
ら密封材料が同時に出るように設計された湯道の各対
と、密封材料でその間の空洞を均一に充填して薄型半導
体デバイスを密封する構造の二重湯口の各対とを含む。
【図面の簡単な説明】
【図１】露出したチップ表面を有する薄型パッケージを
本発明に従って製作するための、金型の上半分と下半分
をプラスチックフィルムで覆い、インターポーザ上に予
め組み立てた集積回路チップを持つ、金型の空洞を通る
略断面図。
【図２】完全に密封されたチップを有する薄型パッケー
ジを製作するための、金型の上半分と下半分をプラスチ
ックフィルムで覆った、金型の空洞を通る略断面図。
【図３】インターポーザと複数の予め組み立てられた集
積回路チップを取り付けた、金型の湯道と空洞の略平面
図。
【図４】インターポーザ上に組み立てられ、本発明の1
つの実施の形態に従って密封された、半導体集積回路チ
ップの略断面図。
【図５】インターポーザ上に組み立てられ、本発明の1
つの実施の形態に従って密封された、半導体集積回路チ
ップの略断面図。
【図６】インターポーザ上に組み立てられ、本発明の更
に別の実施の形態に従って密封された、半導体チップの
略断面図。
【図７】インターポーザ上に組み立てられ、本発明の更
に別の実施の形態に従って密封された、半導体チップの
略断面図。
【図８】開口を持つインターポーザ上に組み立てられ、
本発明の別の実施の形態に従って密封された、集積回路
チップの略断面図。
【図９】インターポーザと複数の予め組み立てられた集
積回路チップを取り付け、湯道は本発明に従って複数の
二重湯口を含む対に配置された、金型の湯道と空洞の略
平面図。
【図１０】インターポーザと複数の予め組み立てられた
集積回路チップを取り付け、湯口は各チップの周りに枠
を形成して、本発明に従って密封材料で充填される空間
にインターポーザのスロットを通して送る、金型の湯道
と空洞の略平面図。
【図１１】本発明の別の実施の形態であって、金型の上
半分と下半分をプラスチックフィルムで覆い、上半分
は、各チップの周りに成形枠を持つ特定の薄型半導体チ
ップスケール・パッケージを製作するのに必要な個別の
デバイスを分離する胸壁を有する、金型の空洞を通る略
断面図。
【符号の説明】
１１ 密封材料 １２ 溝 １４ 湯道 １５ 湯口 １６ 金型の空洞 １７ 金型の上半分 １８ 金型の下半分 １９ プラスチックフィルム １００ 金型

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体デバイスであって、 半導体チップであって、外形と能動および受動表面を有
    し、前記能動表面は集積回路を有して複数の接触パッド
    を含む半導体チップと、 電気絶縁性インターポーザであって、前記チップの前記
    外形と実質的に同じ外形、開口、第１および第２の表
    面、前記第１の表面と一体の複数の導電片、前記第１の
    表面上に配置された複数の金属パッド、前記チップの前
    記能動表面に接着された前記第２表面を有するインター
    ポーザと、 前記回路接触パッドと前記経路選択片を電気的に接続す
    る、最小の輪の高さのボンディングワイヤと、 前記開口を充填して前記電気接続および接触パッドを覆
    い、また最小の断面のデバイスと平坦で高い光沢表面を
    形成する密封材料と、を含む半導体デバイス。
  2. 【請求項２】 半導体デバイスを密封する方法であっ
    て、 それぞれが半導体デバイスを保持する空洞を持つ上半部
    と下半分を有し、且つ密封材料を前記空洞に送る湯口と
    湯道を更に有する金型を提供し、 前記空洞を保護プラスチックフィルムで覆い、 それぞれが外形と能動および受動表面を有する複数の半
    導体集積回路チップと、前記チップの前記能動表面上に
    配置された複数の接触パッドを提供し、 第１および第２の表面と、複数の開口と、更に複数の電
    気的結合部材を有する電気絶縁性インターポーザを提供
    し、 前記チップの前記能動表面を前記インターポーザの前記
    第２の表面に取り付けて、前記各チップの前記接触パッ
    ドを前記開口の１つの中でそれぞれ露出させ、 ボンディングキャピラリを前記インターポーザの表面上
    で最小限の距離だけ動かすことにより、前記結合部材の
    それぞれを前記チップ接触パッドの１つに最小長さのボ
    ンディングワイヤでそれぞれ電気的に接続して、これに
    より前記チップを前記インターポーザ上に予め組み立
    て、 前記チップを予め組み立てた前記インターポーザを前記
    金型の下半分に置き、これにより前記受動チップ表面を
    前記フィルム上に置き、また前記能動チップ表面を前記
    金型の下半分から離して置き、 前記上半分を前記下半分の上に締め付けて前記金型を閉
    じることにより前記フィルムは前記インターポーザの周
    りに密なシールを形成し、また前記金型の上半分を覆う
    前記フィルムは前記チップの前記能動表面と密に整列
    し、 低粘性、高接着性の密封材料を前記湯道と湯口を通して
    前記空洞内に圧入して、前記予め組み立てられたチップ
    の前記インターポーザ開口全体に流動的な密封材料を堆
    積させ、 最後に前記密封材料を部分的に硬化させて、平らで高い
    光沢の表面を形成し、 前記金型を開いて前記インターポーザを前記密封された
    チップと共に前記金型から取り出し、 はんだボールの配列を前記インターポーザの露出表面に
    取り付け、 前記密封された半導体デバイスを単体化して、前記チッ
    プの外形と実質的に同じ外形を有するデバイスを形成す
    る、半導体デバイスを密封する方法。
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