JPH05160292A - 多層パッケージ - Google Patents

多層パッケージ

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JPH05160292A
JPH05160292A JP4139006A JP13900692A JPH05160292A JP H05160292 A JPH05160292 A JP H05160292A JP 4139006 A JP4139006 A JP 4139006A JP 13900692 A JP13900692 A JP 13900692A JP H05160292 A JPH05160292 A JP H05160292A
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JP
Japan
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conductor layer
layer
conductor
connection point
package
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JP4139006A
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English (en)
Inventor
Naohiko Hirano
尚彦 平野
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Abstract

(57)【要約】 【目的】多層パッケージの電源用又は接地用の導体層の
電流密度分布を均一化させ、インダクタンスを減少させ
て出力バッファにおける出力信号の遅延を少なくし、同
時スイッチングノイズの発生を防止して他の回路の誤動
作をなくす。 【構成】ＩＣチップ１４に電源電位ＶDD又は接地電位Ｖ
SSを供給するための導体層１１において、インナーリー
ド５の一端が導体層１１の内側において当該導体層１１
に接続され、アウターリード４の一端が導体層１１の外
側において当該導体層に接続されている。導体層１１と
インナーリード５との第１の接続点、及び、導体層１１
とアウターリード４との第２の接続点が、少なくとも隣
り合う２つの第１の接続点の間隔をＣ1 、隣り合う２つ
の第２の接続点の間隔をＣ2 、上記第１の接続点から上
記第２の接続点までの最短距離をｈとした場合に、Ｃ1
／ｈ、及び、Ｃ2 ／ｈが、共に３／８以下である関係を
満たして配置されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、セラミック・フラット
・パッケージやセラミック・ピン・グリッド・アレイ・
パッケージなどの多層セラミック・パッケージ、及び、
多層プラスチックリードフレーム・パッケージに用いる
電源ＶDD用または接地ＶSS用の導体層の改良に関する。
【０００２】
【従来の技術】従来、多層セラミック・パッケージや多
層プラスチックリードフレーム・パッケージなどのパッ
ケージにおいて、当該パッケージに搭載されるＩＣチッ
プへ電源電位ＶDDまたは接地電位ＶSSを供給するための
導体層（以下、単に導体層という。）が多く用いられて
いる。
【０００３】この導体層は、例えば図２５に示すような
構成をしている。つまり、導体層１１は、正方形のフィ
ルム状の導電体からなる。導体層１１の中央部には、正
方形の穴が形成されている。そして、ＩＣチップは、そ
の穴の中央部に配置されている。導体層１１と、ＩＣチ
ップ上に設けられる電源ＶDD用または接地ＶSS用のボン
ディングパッドとは、インナーリード（例えばボンディ
ングワイヤ）によって、互いに電気的に接続される。
【０００４】しかし、この場合、導体層１１とインナー
リードの接続点１２，１２…は、導体層１１の内側の端
部に不規則的に配置され、隣接する接続点１２，１２…
相互の間隔がまちまちとなる欠点がある。これは、ＩＣ
チップ上のボンディングパッドの位置が不規則的に配置
されていることに起因する。
【０００５】一方、導体層１１の外側の端部には、アウ
ターリード（電源用又は接地用ピン）に接続される接続
点１３，１３…が形成されている。この接続点１３，１
３…は、他のアウターリード（信号用ピン）の位置との
関係で、やはり不規則的に配置されている。従って、隣
接する接続点１３，１３…相互の間隔は、接続点１２，
１２…の場合と同様に、まちまちとなる欠点がある。
【０００６】このように、従来の多層パッケージでは、
導体層１１の大きさや形状とは無関係に、接続点１２
…，１３…の位置や数が決められている。つまり、従来
は、接続点１２…，１３…の配置方法や、リード数の設
定方法に関するルールが存在していない。
【０００７】このような一定のルールが存在しない状態
において、パッケージ内部のＩＣチップ１４に形成され
る複数の出力バッファが同時にオン又はオフ状態になる
場合を考える。この場合、当該複数の出力バッファの充
電又は放電のため、大きな電流が短時間のうちに当該Ｉ
Ｃチップへ供給されることになる。しかし、従来のパッ
ケージでは、この充放電時に、導体層１１における電流
密度分布が不均一となるため、インダクタンスが増大
し、当該出力バッファの出力信号の遅延が大きくなる欠
点がある。
【０００８】また、このような導体層１１における電流
密度分布の不均一は、電源電位ＶDDまたは接地電位ＶSS
の大きな変動をもたらす。そして、この変動は、いわゆ
る同時スイッチング・ノイズとなるため、入力バッファ
やロジック回路の誤動作を招く欠点がある。なお、図２
６は、従来のパッケージにおいて、接地ＶSS用の導体層
１１の電流密度分布を示すものである。図２６におい
て、Ｄは、電流の集中している密度の高い領域である。
【０００９】
【発明が解決しようとする課題】このように、従来は、
多層パッケージの電源ＶDD用または接地ＶSS用の導体層
とインナーリードとの接続点の配置、及び、当該導体層
とアウターリードとの接続点の配置が、それぞれ不規則
的に決められている。このため、導体層内の電流密度分
布が不均一となり、インダクタンスが増大し、同時スイ
ッチングノイズが発生する、という欠点がある。
【００１０】本発明は、上記欠点を解決すべくなされた
もので、その目的は、多層パッケージの電源ＶDD用また
は接地ＶSS用の導体層の電流密度分布を均一化させ、イ
ンダクタンスを減少させて出力バッファにおける出力信
号の遅延を少なくすること、及び、同時スイッチングノ
イズの発生を防止して他の回路の誤動作をなくすことで
ある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の多層パッケージは、半導体装置と、上記半
導体装置に電源電位ＶDD又は接地電位ＶSSを供給するた
めの導体層と、それぞれ一端が上記導体層の内側におい
て当該導体層に接続され、それぞれ他端が上記半導体装
置に接続される複数のインナーリードと、それぞれ一端
が上記導体層の外側において当該導体層に接続される複
数のアウターリードとを有する。また、上記導体層と各
々のインナーリードとの第１の接続点、及び、上記導体
層と各々のアウターリードとの第２の接続点が、少なく
とも次の関係、すなわち隣り合う２つの第１の接続点の
間隔をＣ1 とし、隣り合う２つの第２の接続点の間隔を
Ｃ2とし、上記第１の接続点から上記第２の接続点まで
の最短距離をｈとした場合に、Ｃ1 ／ｈ、及び、Ｃ2 ／
ｈが、共に３／８以下である関係を満たして配置されて
いる。
【００１２】また、上記第１の接続点の数と上記第２の
接続点の数が等しい。上記第１の接続点の一つと上記第
２の接続点の一つはペアを構成し、さらにそのペアを構
成する第１の接続点と第２の接続点は最短距離で対向す
るように配置されている。
【００１３】上記各々のインナーリードの一端は、上記
導体層の内側の端部において当該導体層に接続されてい
る。上記各々のアウターリードの一端は、上記導体層の
外側の端部において、又は、上記導体層の外側の端部か
ら一定距離だけ内側に入り込んだ位置において、当該導
体層に接続されている。
【００１４】上記導体層は、板状の絶縁基板と、上記絶
縁基板上に形成される導電膜とから構成されている。こ
の場合、上記板状の絶縁基板及び上記導電膜は、共に、
四角形状を有している。また、上記導電膜の中央部に
は、半導体装置が搭載される。なお、上記板状の絶縁基
板及び上記導電膜の中央部には、四角形状の穴が形成さ
れていてもよい。
【００１５】上記導電層は、板状の導電体から構成され
ている。この場合、当該導電体は、四角形状を有してい
る。また、上記導電体の中央部には、半導体装置が搭載
される。なお、上記板状の導電体の中央部には、四角形
状の穴が形成されていてもよい。
【００１６】上記導電層は、複数の部分から構成され、
各々の部分は、上記半導体装置の周囲に形成されてい
る。この場合、各々の部分は、互いに絶縁されていて
も、又は、互いに短絡されていてもよい。例えば、各々
の部分は、上記半導体装置を取り囲むようにして配置さ
れる。
【００１７】上記多層パッケージは、上記アウターリー
ドを３００本以上有する。また、上記半導体装置は、周
波数が５０［ＭＨｚ］以上の出力信号を出力する出力バ
ッファを有し、上記導体層は、その出力バッファに電源
電位DD及び接地電位ＶSSを供給する。
【００１８】
【作用】上記構成によれば、多層パッケージの電源ＶDD
用または接地ＶSS用の導体層の電流密度分布を均一化さ
せることができる。従って、インダクタンスを減少させ
て出力バッファにおける出力信号の遅延を少なくするこ
とが可能となる。また、同時スイッチングノイズの発生
を防止して他の回路の誤動作をなくすことが可能とな
る。
【００１９】
【実施例】以下、図面を参照しながら、本発明の一実施
例について詳細に説明する。
【００２０】図１は、本発明の一実施例に係わる多層セ
ラミック・パッケージの分解斜視図を示している。ま
た、図２は、図１のパッケージの断面図を示している。
このパッケージは、Ａ〜Ｇの７つの層から構成されてい
る。それぞれの層は、絶縁体である板状のセラミック基
板１ａ〜１ｇと、そのセラミック基板１ａ〜１ｇ上に形
成される導電膜２ａ〜２ｇから構成されている。
【００２１】Ａ層は、その表面がパッケージの表面の一
部を構成する層である。基板１ａには、多数のビアホー
ル３が形成されている。そのビアホール３内及びビアホ
ール３上には、当該ビアホールに対応して、それぞれ導
電膜２ａが形成されている。導電膜２ａ上には、アウタ
ーリード（信号用ピン、電源用ピン、接地用ピンなど）
４が形成されている。
【００２２】Ｂ層及びＤ層は、それぞれ信号配線層であ
る。基板１ｂ，１ｄ上には、所定の配線のパターンを有
する導電膜２ｂ，２ｄが形成されている。また、基板１
ａ，１ｄには、ビアホール３が形成されている。ビアホ
ール３内及びビアホール３上には、当該ビアホールに対
応して、それぞれ導電膜２ｂ，２ｄが形成されている。
【００２３】Ｃ層は、接地SS用の導体層である。基板１
ｃ上には、導電膜２ｃが形成されている。導電膜２ｃ
は、中央部に四角形状の穴が開けられ、かつ、四角形状
を有している。また、基板１ｃには、ビアホール３が形
成され、当該ビアホール上にも導電膜２ｃが形成されて
いる。なお、導電膜２ｃの内側の端部には、インナーリ
ード（ボンディングワイヤ）５との接続点１２が設けら
れている。また、導電膜２ｃの外側の端部には、アウタ
ーリード（接地用ピン）４との接続点１３が設けられて
いる。この接続点１２，１３の配置についての詳細な説
明は、後述する。
【００２４】Ｅ層は、電源DD用の導体層である。基板１
ｅ上には、導電膜２ｅが形成されている。導電膜２ｅ
は、中央部に四角形状の穴が開けられ、かつ、四角形状
を有している。また、基板１ｅには、ビアホール３が形
成され、当該ビアホール上にも導電膜２ｅが形成されて
いる。なお、導電膜２ｅの内側の端部には、インナーリ
ードとの接続点が設けられている。また、導電膜２ｅの
外側には、アウターリードとの接続点が設けられてい
る。この接続点の配置についての詳細な説明は、後述す
る。
【００２５】Ｆ層は、電源DD用の導体層である。Ｆ層の
構成は、Ｅ層の構成とほぼ同じであるが、導電膜２ｆが
四角形状を有している点でＥ層と異なる。また、導電膜
２ｆの中央部には、ＩＣチップ１４が搭載されている。
【００２６】Ｇ層は、接地SS用の導体層である。Ｇ層の
構成は、Ｃ層の構成とほぼ同じであるが、導電膜２ｇが
四角形状を有している点、及び、基板１ｇの表面がパッ
ケージの表面の一部を構成している点において、Ｃ層と
異なる。
【００２７】図３は、本発明の他の実施例に係わる多層
プラスチック・パッケージの平面図を示している。ま
た、図４は、図３のパッケージの断面図を示している。
このパッケージは、Ａ，Ｂの２つの層から構成されてい
る。Ａ層は、電源DD用又は接地SS用の導体層である。Ｂ
層は、主として信号配線層に用いられる。
【００２８】Ａ層は、４つの板状の導電体２０から構成
されている。ＩＣチップ１４は、これら導電体２０によ
って取り囲まれている。各々の導電体２０は、互いに絶
縁されていても、また、互いに短絡されていてもよい。
導電体２０のＩＣチップ側（内側）の端部には、インナ
ーリード（ボンディングワイヤ）５との接続点１２が設
けられている。また、導電体２０の外側の端部には、ア
ウターリード４との接続点１３が設けられている。な
お、接続点１２，１３の配置についての詳細な説明は、
後述する。
【００２９】図５及び図６は、それぞれ本発明の他の実
施例に係わる多層プラスチック・パッケージの平面図を
示している。また、図７は、図５及び図６のパッケージ
の断面図を示している。このパッケージは、Ａ〜Ｃの３
つの層から構成されている。Ａ層は、信号又は電源DD／
接地SSリード層である。Ｂ層及びＣ層は、それぞれ電源
DD用又は接地SS用の導体層である。
【００３０】Ｂ層は、例えば中央部に四角形の穴を有す
る四角形の板状の導電体２０ｂから構成されている。Ｉ
Ｃチップ１４は、当該穴の中央部に配置されている。導
電体２０ｂのＩＣチップ側（内側）の端部には、インナ
ーリード（ボンディングワイヤ）５との接続点１２が設
けられている。また、導電体２０ｂの外側の端部には、
アウターリード４との接続点１３が設けられている。な
お、接続点１２，１３の配置についての詳細な説明は、
後述する。
【００３１】Ｃ層は、例えば四角形の板状の導電体２０
ｃから構成されている。ＩＣチップ１４は、当該導電体
２０ｃの中央部に配置されている。導電体２０ｃのＩＣ
チップ側（内側）には、インナーリード（ボンディング
ワイヤ）５との接続点１２が設けられている。また、導
電体２０ｃの外側の端部には、アウターリード４との接
続点１３が設けられている。なお、接続点１２，１３の
配置についての詳細な説明は、後述する。
【００３２】次に、上記多層セラミック・パッケージの
電源DD用又は接地SS用の導体層上の接続点１２…，１３
…の配置、及び、上記多層プラスチック・パッケージの
電源DD用又は接地SS用の導体層上の接続点１２…，１３
…の配置について、詳細に説明する。
【００３３】出力バッファにおける出力信号の遅延や、
同時スイッチング・ノイズの発生は、パッケージの電源
ＶDD用または接地ＶSS用の導体層のインダクタンスの増
大が原因している。つまり、従来のパッケージでは、図
２５に示すように、導体層１１とインナーリードとの接
続点１２…、及び、導体層１１とアウターリードとの接
続点１３…がそれぞれ不規則的に決められている。この
ため、導体層１１内の電流密度分布が不均一となり、導
体層１１のインダクタンスが増大している。
【００３４】本発明は、導体層内における電流密度分布
がほぼ均一となるような多層構造のパッケージを提供す
るものである。つまり、本発明は、導体層内の電流分布
が均一化されたときに導体抵抗およびインダクタンスが
最小となる点に着目し、導体層内の電流密度分布を均一
に近い状態にしている。これにより、出力バッファにお
ける出力信号の遅延や同時スイッチング・ノイズが低減
される。
【００３５】導体層内の電流密度分布を均一化するため
には、まず、リードの本数と導体層のインダクタンスと
の関係を検討する必要がある。図８は、リードの本数と
導体層のインダクタンスとの関係を示すものである。図
８からわかるように、リードの本数が増える（リードの
間隔が狭まる）に従い、インダクタンスが低下し、理論
値に近づく。上記検討結果を含めた電流密度分布の解析
結果から、導体層内の電流密度分布を均一化するための
条件として、以下の結論を得ることができる。
【００３６】A)第１の条件 “インナーリード側の一つの接続点からアウターリード
側の一つの接続点までの距離が最短距離であること”つ
まり、インナーリード側の一つの接続点からアウターリ
ード側の一つの接続点までの距離をできるだけ近づけ、
電流経路を短くすることである。この条件は、導体層の
導体抵抗および自己インダクタンスが、インナーリード
側の一つの接続点からアウターリード側の一つの接続点
までの距離（電流経路の長さ）に比例して大きくなる、
という理由から導かれる。
【００３７】B)第２の条件 “インナーリード側の接続点の数とアウターリード側の
接続点の数が等しく、かつ、これらが規則的に配置され
ていること”つまり、インナーリード側の接続点とアウ
ターリード側の接続点を対称的に配置することである。
この条件は、電流分布の局所的な集中，不均一という現
象が、接続点をランダムに配置するために生じる、とい
う理由から導かれる。
【００３８】C)第３の条件 “インナーリード側の隣り合う２つの接続点の間隔が、
インナーリード側の一つの接続点からアウターリード側
の一つの接続点までの最短距離の３／８以下であるこ
と”同様に、“アウターリード側の隣り合う２つの接続
点の間隔が、インナーリード側の一つの接続点からアウ
ターリード側の一つの接続点までの最短距離の３／８以
下であること”
【００３９】この条件は、以下の過程によって導くこと
ができる。まず、電気影像法によって、インナーリード
側の接続点とアウターリード側の接続点との中間点付近
における電流密度分布について検討する。この場合、式
（１）に示すように、当該導体層内においてほぼ均一な
電流密度分布を得るためには、インナーリード側又はア
ウターリード側の隣り合う２つの接続点からそれぞれ流
出する電流の電流密度が半分となるとき、当該電流が互
いに交わることが必要である。
【００４０】 Ｗ＝｛（４×ｈ6 ）1/3 −ｈ2 ｝1/2 ＝０．７６６・ｈ＝（３／４）・ｈ …（１） ［但し、Ｗは、隣り合う２つの接続点の距離、ｈは、イ
ンナーリード側の一つの接続点からアウターリード側の
一つの接続点までの最短距離である。］
【００４１】しかし、この場合、インナーリード側の接
続点とアウターリード側の接続点の中間点付近の電流密
度分布が均一化されたのであって、その中間点から離れ
るにしたがって当該電流密度分布は不均一となる。
【００４２】そこで、測定及び解析の結果によれば、導
体層内において均一な電流密度分布を得るためには、電
流が均一に流れている領域が、導体層全体の１／２以上
の領域を占めていることが必要である。この条件を満た
す接続点の間隔は、電気影像法によれば、式（２）に示
すようになる。 Ｗ≦２×（３／４）×（１／２）×｛（１／２）×ｈ｝ ≦（３／８）・ｈ …（２）
【００４３】［但し、Ｗは、隣り合う２つの接続点の距
離、ｈは、インナーリード側の一つの接続点からアウタ
ーリード側の一つの接続点までの最短距離である。］こ
の条件によれば、インナーリード側の接続点とアウター
リード側の接続点との中間点における電流密度分布が均
一化される。
【００４４】上記第１〜第３の条件のうち、少なくとも
１つの条件を満たす多層パッケージによれば、電源ＶDD
用または接地ＶSS用の導体層内の電流密度分布を均一化
させることができる。これにより、導体層の導体抵抗お
よびインダクタンスが低減され、出力バッファにおける
出力信号の遅延や同時スイッチング・ノイズの発生が改
善される。
【００４５】なお、本発明をセラミック・ピン・グリッ
ド・アレイ・パッケージに適用する場合には、ピン・ピ
ッチは５０［ｍｉｌ］以下、ピン数は３００以上とな
る。また、本発明をセラミック・フラット・パッケージ
に適用する場合には、リード・ピッチは２５［ｍｉｌ］
以下、リード数は３００以上となる。
【００４６】図９〜図２１は、それぞれ本発明の多層セ
ラミック・パッケージ又は多層プラスチック・パッケー
ジの導体層上の接続点の配置、及び、当該導体層の構成
例を具体的に示すものである。以下、順次説明する。
【００４７】図９（ａ），（ｂ）のパッケージは、上記
第１及び第３の条件を満たすように構成されている。す
なわち、隣り合う２つの接続点１２の間隔Ｃ1 は、イン
ナーリード側の一つの接続点からアウターリード側の一
つの接続点までの最短距離ｈの３／８以下となってい
る。同様に、隣り合う２つの接続点１３の間隔Ｃ2 は、
インナーリード側の一つの接続点からアウターリード側
の一つの接続点までの最短距離ｈの３／８以下となって
いる。
【００４８】なお、図９（ａ），（ｂ）において、１１
は、導体層、１２は、インナーリードと導体層との接続
点、Ｃ1 は、隣り合う２つの接続点１２の間隔（但し、
角部を除く）である。また、１３は、アウターリードと
導体層との接続点、Ｃ2 は、隣り合う２つの接続点１３
の間隔（但し、角部を除く）である。
【００４９】図１０は、図９（ａ）に示す多層パッケー
ジの導体層１１内における電流密度分布を示している。
図１０において、Ｄが電流の集中している領域である。
同図からも明らかなように、本発明によれば、従来より
も導体層１１内における電流密度分布が均一化される。
従って、導体層の導体抵抗およびインダクタンスが低減
でき、出力バッファにおける出力信号の遅延や同時スイ
ッチング・ノイズの発生が抑制される。
【００５０】図１１（ａ），（ｂ）のパッケージは、上
記第１及び第３の条件を満たすように構成されている。
このパッケージの構成は、図９（ａ），（ｂ）のパッケ
ージの構成とほぼ同じであるが、以下の点で図９
（ａ），（ｂ）のパッケージと相違している。すなわ
ち、接続点１３は、導体層１１の外側の端部でなく、そ
の端部から内側へ一定距離だけ入り込んだ位置、例えば
パッケージごとに決められる許容範囲内において、でき
るだけ接続点１２に近い位置に配置されている。
【００５１】このような構成によれば、導体層１１の角
部における接続点１３の間隔Ｃ3 を狭めることができ
る。また、図９のパッケージと同様の効果が得られるこ
とに加え、電流経路が短縮されるという効果が得られ
る。これにより、導体層の導体抵抗およびインダクタン
スが一層低減され、出力バッファにおける出力信号の遅
延や同時スイッチング・ノイズの発生が抑制される。
【００５２】図１２（ａ），（ｂ）のパッケージは、上
記第１〜第３の条件を満たすように構成されている。す
なわち、隣り合う２つの接続点１２の間隔Ｃ1 は、イン
ナーリード側の一つの接続点からアウターリード側の一
つの接続点までの最短距離ｈの３／８以下となってい
る。同様に、隣り合う２つの接続点１３の間隔Ｃ2 は、
インナーリード側の一つの接続点からアウターリード側
の一つの接続点までの最短距離ｈの３／８以下となって
いる。また、接続点１２の数と接続点１３の数が等しく
設定されている。
【００５３】このパッケージは、一つの接続点１２が、
一つの接続点１３とペアを構成し、そのペアを構成する
接続点１２，１３は、互いに最短距離で対向して配置さ
れている。このような構成によれば、図９のパッケージ
と同様の効果が得られるに加えて、電位分布が対称化さ
れるため、電流密度分布の不均一が減少するという効果
が得られる。これにより、導体層の導体抵抗及びインダ
クタンスが低減され、出力バッファにおける出力信号の
遅延や同時スイッチング・ノイズの発生が抑制される。
【００５４】図１３（ａ），（ｂ）のパッケージは、上
記第１〜第３の条件を満たすように構成されている。こ
のパッケージの構成は、図１２（ａ），（ｂ）のパッケ
ージの構成とほぼ同じであるが、以下の点で図１２
（ａ），（ｂ）のパッケージと相違している。すなわ
ち、接続点１３は、導体層１１の外側の端部でなく、そ
の端部から内側へ一定距離だけ入り込んだ位置、例えば
パッケージごとに決められる許容範囲内において、でき
るだけ接続点１２に近い位置に配置されている。
【００５５】このような構成によれば、導体層１１の角
部における接続点１３の間隔Ｃ3 を狭めることができ
る。また、図１２のパッケージと同様の効果が得られる
ことに加え、電流経路が短縮されるという効果が得られ
る。これにより、導体層の導体抵抗およびインダクタン
スが一層低減され、出力バッファにおける出力信号の遅
延や同時スイッチング・ノイズの発生が抑制される。
【００５６】図１４（ａ），（ｂ）のパッケージは、上
記第１及び第３の条件を満たすように構成されている。
すなわち、隣り合う２つの接続点１２，１３の間隔Ｃ2
は、全て、インナーリード側の一つの接続点からアウタ
ーリード側の一つの接続点までの最短距離ｈの３／８以
下となっている。
【００５７】このような構成によれば、上記図９のパッ
ケージと同様の効果が得られることに加えて、電流密度
分布の均一領域が拡大されるという効果がある。これに
より、導体層の導体抵抗およびインダクタンスが低減さ
れ、出力バッファにおける出力信号の遅延や同時スイッ
チング・ノイズの発生が抑制される。
【００５８】図１５（ａ），（ｂ）のパッケージは、上
記第１及び第３の条件を満たすように構成されている。
このパッケージの構成は、図１４（ａ），（ｂ）のパッ
ケージの構成とほぼ同じであるが、以下の点で図１４
（ａ），（ｂ）のパッケージと相違している。すなわ
ち、接続点１３は、導体層１１の外側の端部でなく、そ
の端部から内側へ一定距離だけ入り込んだ位置、例えば
パッケージごとに決められる許容範囲内において、でき
るだけ接続点１２に近い位置に配置されている。これに
より、導体層の導体抵抗およびインダクタンスが低減さ
れ、出力バッファにおける出力信号の遅延や同時スイッ
チング・ノイズの発生が抑制される。
【００５９】図１６（ａ），（ｂ）のパッケージは、上
記第１〜第３の条件を満たすように構成されている。す
なわち、隣り合う２つの接続点１２の間隔Ｃ1 が、全
て、インナーリード側の一つの接続点からアウターリー
ド側の一つの接続点までの最短距離ｈの３／８以下とな
っている。同様に、隣り合う２つの接続点１３の間隔Ｃ
2 が、全て、インナーリード側の一つの接続点からアウ
ターリード側の一つの接続点までの最短距離ｈの３／８
以下となっている。また、接続点１２の数と接続点１３
の数が等しく設定されている。
【００６０】図１７（ａ），（ｂ）のパッケージは、上
記第１〜第３の条件を満たすように構成されている。こ
のパッケージの構成は、図１６（ａ），（ｂ）のパッケ
ージの構成とほぼ同じであるが、以下の点で図１６
（ａ），（ｂ）のパッケージと相違している。すなわ
ち、接続点１３は、導体層１１の外側の端部でなく、そ
の端部から内側へ一定距離だけ入り込んだ位置、例えば
パッケージごとに決められる許容範囲内において、でき
るだけ接続点１２に近い位置に配置されている。
【００６１】図１８〜図２１のパッケージは、それぞれ
導体層１１が、互いに絶縁された四つの部分から構成さ
れているものである。その結果、それぞれの部分が、他
の部分に影響を与えることがなくなり、それぞれの部分
において電流密度分布の均一性が向上する。また、各々
の部分は、ボンディングワイヤ等により、互いに短絡さ
れていてもよい。
【００６２】なお、図１８（ａ）は、図９（ａ）の導体
層を四つの部分から構成したもの、図１８（ｂ）は、図
９（ｂ）の導体層を四つの部分から構成したもの、図１
９（ａ）は、図１１（ａ）の導体層を四つの部分から構
成したもの、図１９（ｂ）は、図１１（ｂ）の導体層を
四つの部分から構成したもの、図２０（ａ）は、図１２
（ａ）の導体層を四つの部分から構成したもの、図２０
（ｂ）は、図１２（ｂ）の導体層を四つの部分から構成
したもの、図２１（ａ）は、図１３（ａ）の導体層を四
つの部分から構成したもの、図２１（ｂ）は、図１３
（ｂ）の導体層を四つの部分から構成したものである。
【００６３】図２２は、リード・ピッチＰ1 が２５［ｍ
ｉｌ］、リード数が３００リード以上を有するセラミッ
ク・フラット・パッケージの電源ＶDD用の導体層を示し
ている。隣り合う２つの接続点１２の間隔Ｃ1は、イン
ナーリード側の一つの接続点からアウターリード側の一
つの接続点までの最短距離ｈの３／８以下となるように
設定されている。同様に、隣り合う２つの接続点１３の
間隔Ｃ2 は、インナーリード側の一つの接続点からアウ
ターリード側の一つの接続点までの最短距離ｈの３／８
以下となるように設定されている。なお、接続点１２の
数と接続点１３の数は等しい。
【００６４】図２３は、ピン・ピッチＰ2 が５０［ｍｉ
ｌ］、ピン数が３００以上を有するセラミック・ピン・
グリッド・アレイ・パッケージの電源ＶDD用の導体層を
示している。隣り合う２つの接続点１２の間隔Ｃ1 は、
インナーリード側の一つの接続点からアウターリード側
の一つの接続点までの最短距離ｈの３／８以下となるよ
うに設定されている。同様に、隣り合う２つの接続点１
３の間隔Ｃ2 は、インナーリード側の一つの接続点から
アウターリード側の一つの接続点までの最短距離ｈの３
／８以下となるように設定されている。なお、接続点１
２の数と接続点１３の数は等しい。接続点１３は、導体
層１１の外側の端部でなく、その端部から内側へ一定距
離だけ入り込んだ位置、例えば導体層１１の中央部に配
置されている。
【００６５】図２２及び図２３の半導体装置によれば、
電位分布が対称化されるため、電流密度分布が均一化さ
れる効果がある。また、ピン数の増加により電流密度分
布がさらに均一化され、多数のピンを有するパッケージ
における出力バッファの信号遅延や同時スイッチング・
ノイズの発生が改善される。
【００６６】なお、上記実施例において、接続点１２の
間隔Ｃ1 は、例えば１００［ｍｉｌ］以下であり、接続
点１３の間隔Ｃ2 は、例えば１００［ｍｉｌ］以下であ
る。インナーリード側の各々の接続点１２は、インナー
・ボンディング・パッド又はボンディングパッドに接続
されるビア・ホールや、ボンディング・ワイヤ又はＴＡ
Ｂと導体層との接続点などを含んでいる。アウターリー
ド側の各々の接続点１３は、パッケージの外部ピン、パ
ッケージの外部リードと導体層との接続点や、ピン又は
リードに接続されるビア・ホールなどを含んでいる。
【００６７】また、導体層１１は、銅、タングステンな
どの導電性材料によって形成できる。導体層１１には、
平板状、編み目状、積層状、薄膜状のものが用いられ
る。また、導体層１１の形状としては、正方形、長方形
などが考えられる。本発明のパッケージは、出力バッフ
ァにおける出力信号の周波数が５０［ＭＨｚ］以上であ
るものについて、特に、出力信号の遅延を改善すること
ができる。
【００６８】
【発明の効果】以上、説明したように、本発明の多層パ
ッケージによれば、次のような効果を奏する。
【００６９】パッケージ内の導体層において、インナー
リードやアウターリードとの接続点が一定の条件を満た
すようにして配置されている。これにより、例えば図２
４に示すように、従来のパッケージに比べ、導体抵抗お
よびインダクタンスが２０％以上低減され、出力バッフ
ァにおける出力信号の遅延や同時スイッチング・ノイズ
が改善される。なお、図２４において、本発明に係わる
パッケージには、図９の導体層が使用され、従来のパッ
ケージには、図２５の導体層が使用されている。
【図面の簡単な説明】
【図１】本発明の一実施例に係わる多層セラミック・パ
ッケージの分解斜視図。
【図２】図１の多層セラミック・パッケージの断面図。
【図３】本発明の他の実施例に係わる多層プラスチック
・パッケージの平面図。
【図４】図３の多層プラスチック・パッケージの断面
図。
【図５】本発明の他の実施例に係わる多層プラスチック
・パッケージの平面図。
【図６】本発明の他の実施例に係わる多層プラスチック
・パッケージの平面図。
【図７】図５及び図６の多層プラスチック・パッケージ
の断面図。
【図８】リード数とインダクタンスとの関係を示す図。
【図９】本発明の多層パッケージの導体層における接続
点の配置関係を示す平面図。
【図１０】図９の導体層内における電流密度分布を示す
図。
【図１１】本発明の多層パッケージの導体層における接
続点の配置関係を示す平面図。
【図１２】本発明の多層パッケージの導体層における接
続点の配置関係を示す平面図。
【図１３】本発明の多層パッケージの導体層における接
続点の配置関係を示す平面図。
【図１４】本発明の多層パッケージの導体層における接
続点の配置関係を示す平面図。
【図１５】本発明の多層パッケージの導体層における接
続点の配置関係を示す平面図。
【図１６】本発明の多層パッケージの導体層における接
続点の配置関係を示す平面図。
【図１７】本発明の多層パッケージの導体層における接
続点の配置関係を示す平面図。
【図１８】本発明の多層パッケージの導体層における接
続点の配置関係を示す平面図。
【図１９】本発明の多層パッケージの導体層における接
続点の配置関係を示す平面図。
【図２０】本発明の多層パッケージの導体層における接
続点の配置関係を示す平面図。
【図２１】本発明の多層パッケージの導体層における接
続点の配置関係を示す平面図。
【図２２】本発明の多層パッケージの導体層における接
続点の配置関係を示す平面図。
【図２３】本発明の多層パッケージの導体層における接
続点の配置関係を示す平面図。
【図２４】本発明の効果を示す図。
【図２５】従来の多層パッケージの導体層における接続
点の配置関係を示す平面図。
【図２６】図２５の導体層内における電流密度分布を示
す図。
【符号の説明】
４ …アウターリード、 ５ …インナーリード、 １１…導体層、 １２…インナーリード側の接続点、 １３…アウターリード側の接続点、 １４…ＩＣチップ、 Ｃ1 …インナーリード側の隣り合う２つの接続点の間
隔、 Ｃ2 …アウターリード側の隣り合う２つの接続点の間
隔、 ｈ …インナーリード側の１つの接続点からアウターリ
ード側の１つの接続点までの最短距離、 Ｐ1 …リード・ピッチ、 Ｐ2 …ピン・ピッチ。

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置と、上記半導体装置に電源電
    位ＶDD又は接地電位ＶSSを供給するための導体層と、そ
    れぞれ一端が上記導体層の内側において当該導体層に接
    続され、それぞれ他端が上記半導体装置に接続される複
    数のインナーリードと、それぞれ一端が上記導体層の外
    側において当該導体層に接続される複数のアウターリー
    ドとを有し、 上記導体層と各々のインナーリードとの第１の接続点、
    及び、上記導体層と各々のアウターリードとの第２の接
    続点が、少なくとも次の関係、 すなわち隣り合う２つの第１の接続点の間隔をＣ1 と
    し、隣り合う２つの第２の接続点の間隔をＣ2 とし、上
    記第１の接続点から上記第２の接続点までの最短距離を
    ｈとした場合に、Ｃ1 ／ｈ、及び、Ｃ2 ／ｈが、 共に３／８以下である関係を満たして配置されているこ
    とを特徴とする多層パッケージ。
  2. 【請求項２】 上記第１の接続点の数と上記第２の接続
    点の数が等しいことを特徴とする請求項１に記載の多層
    パッケージ。
  3. 【請求項３】 上記第１の接続点の一つと上記第２の接
    続点の一つはペアを構成しており、そのペアを構成する
    第１の接続点と第２の接続点は、最短距離で対向するよ
    うにして配置されていることを特徴とする請求項１に記
    載の多層パッケージ。
  4. 【請求項４】 上記各々のインナーリードの一端は、上
    記導体層の内側の端部において当該導体層に接続されて
    いることを特徴とする請求項１に記載の多層パッケー
    ジ。
  5. 【請求項５】 上記各々のアウターリードの一端は、上
    記導体層の外側の端部において当該導体層に接続されて
    いることを特徴とする請求項１に記載の多層パッケー
    ジ。
  6. 【請求項６】 上記各々のアウターリードの一端は、上
    記導体層の外側の端部から一定距離だけ内側に入り込ん
    だ位置において当該導体層に接続されていることを特徴
    とする請求項１に記載の多層パッケージ。
  7. 【請求項７】 上記導体層は、板状の絶縁基板と、上記
    絶縁基板上に形成される導電膜とから構成されているこ
    とを特徴とする請求項１に記載の多層パッケージ。
  8. 【請求項８】 上記板状の絶縁基板及び上記導電膜は、
    共に、四角形状を有していることを特徴とする請求項７
    に記載の多層パッケージ。
  9. 【請求項９】 上記導電膜の中央部には、半導体装置が
    搭載されることを特徴とする請求項８に記載の多層パッ
    ケージ。
  10. 【請求項１０】 上記板状の絶縁基板及び上記導電膜
    は、共に、四角形状を有し、かつ、その中央部に四角形
    状の穴が形成されていることを特徴とする請求項７に記
    載の多層パッケージ。
  11. 【請求項１１】 上記導電層は、板状の導電体から構成
    されていることを特徴とする請求項１に記載の多層パッ
    ケージ。
  12. 【請求項１２】 上記板状の導電体は、四角形状を有し
    ていることを特徴とする請求項１１に記載の多層パッケ
    ージ。
  13. 【請求項１３】 上記導電体の中央部には、半導体装置
    が搭載されることを特徴とする請求項１２に記載の多層
    パッケージ。
  14. 【請求項１４】 上記板状の導電体は、四角形状を有
    し、かつ、その中央部に四角形状の穴が形成されている
    ことを特徴とする請求項１１に記載の多層パッケージ。
  15. 【請求項１５】 上記導電層は、複数の部分から構成さ
    れ、各々の部分は、上記半導体装置の周囲に形成されて
    いることを特徴とする請求項１に記載の多層パッケー
    ジ。
  16. 【請求項１６】 上記導電層を構成する複数の部分は、
    互いに絶縁されていることを特徴とする請求項１５に記
    載の多層パッケージ。
  17. 【請求項１７】 上記多層パッケージは、上記アウター
    リードを３００本以上有することを特徴とする請求項１
    に記載の多層パッケージ。
  18. 【請求項１８】 上記半導体装置は、周波数が５０［Ｍ
    Ｈｚ］以上の出力信号を出力する出力バッファを有し、
    上記導体層は、上記出力バッファの電源電位ＶDD及び接
    地電位ＶSSを供給することを特徴とする請求項１に記載
    の多層パッケージ。
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