JP3610221B2 - 多層プリント配線基板 - Google Patents
多層プリント配線基板 Download PDFInfo
- Publication number
- JP3610221B2 JP3610221B2 JP01398198A JP1398198A JP3610221B2 JP 3610221 B2 JP3610221 B2 JP 3610221B2 JP 01398198 A JP01398198 A JP 01398198A JP 1398198 A JP1398198 A JP 1398198A JP 3610221 B2 JP3610221 B2 JP 3610221B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- power supply
- multilayer printed
- wiring board
- printed wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0254—High voltage adaptations; Electrical insulation details; Overvoltage or electrostatic discharge protection ; Arrangements for regulating voltages or for using plural voltages
- H05K1/0262—Arrangements for regulating voltages or for using plural voltages
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/0929—Conductive planes
- H05K2201/093—Layout of power planes, ground planes or power supply conductors, e.g. having special clearance holes therein
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/0929—Conductive planes
- H05K2201/09336—Signal conductors in same plane as power plane
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10689—Leaded Integrated Circuit [IC] package, e.g. dual-in-line [DIL]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、供給電圧が互いに異なる複数の電源プレーンが設けられた電源層を有する多層プリント配線基板に関する。
【０００２】
【従来の技術】
従来、多層プリント配線基板を設計する場合、信号層以外に電源層およびグランド層をそれぞれ少なくとも１層づつ配設する手法が一般的にとられていた。特に、従来のデジタル系のロジック回路で動作する電子機器では、電源層で使用される電源電圧は５Ｖが主流であるため、電源層は全面が５Ｖの単一電源プレーンで構成されている場合がほとんどであった。しかしながら、近年ではデジタルＩＣの低電圧化、低消費電力化が進み、デジタル系のロジック回路は、３．３Ｖ系やそれ以下の電源電圧のＩＣと５Ｖ系の電源電圧のＩＣとが１枚のプリント配線基板に混在して実装されるようになってきた。
【０００３】
また、コンピュータに組み込まれる基板では、パワーマネージメント機能を持たせて製品の低消費電力化を図るために、５Ｖや３．３Ｖの電源をさらに複数に分割し、例えば５Ｖ−Ａ、５Ｖ−Ｂ、５Ｖ−Ｃ、３．３Ｖ−Ａ、３．３Ｖ−Ｂ、３．３Ｖ−Ｃ等とし、より多くの電源が混在する場合もある。
【０００４】
その結果、多層プリント配線基板の電源層には、従来のように５Ｖの電源プレーンが単一面として構成されずに、５Ｖの部分と３．３Ｖの部分との二つの電源プレーン、あるいはそれ以上の数の電源プレーンに分割されて構成され、電源電圧が互いに異なる各々のＩＣに電源を供給する手法がとられていた。
【０００５】
ここで、従来の多層プリント配線基板を図１１から図１４を参照して説明する。
【０００６】
図１１は、従来の多層プリント配線基板における第１の導体層の構成を示す平面図である。
【０００７】
第１の導体層は、多層プリント配線基板の表面側に設けられた第１の信号層１０１である。多層プリント配線基板に実装される電子デバイスとして、第１の信号層１０１の上には、５Ｖの電源電圧で動作する第１の出力側ＩＣ１０２、および３．３Ｖの電源電圧で動作する第２の出力側ＩＣ１０３が実装されている。
【０００８】
第１の出力側ＩＣ１０２の一つの端子は、５Ｖの振幅でクロック信号が伝送される５Ｖクロック信号用配線パターン１０４ａの一方の端部に接続されている。５Ｖ用配線パターン１０４ａの他方の端部は、第２の信号層１１６に設けられた５Ｖクロック信号用配線パターン１０４ｂ（図１４参照）の一方の端部に層間接続されたスルーホール１０５に接続されている。第１の出力側ＩＣ１０２の他の一つの端子は、第１の出力側ＩＣ１０２に５Ｖの電源を供給するために電源層１１２（図１３参照）に層間接続されたスルーホール１０６に接続されている。
【０００９】
また、第２の出力側ＩＣ１０３の一つの端子は、３．３Ｖの振幅でクロック信号が伝送される３．３Ｖクロック信号用配線パターン１０７の一方の端部に接続されている。３．３Ｖクロック信号用配線パターン１０７の他方の端部は、第２の信号層１１６に実装された第２の入力側ＩＣ１１８（図１４参照）の入力端子に接続されるスルーホール１０８に接続されている。第２の出力側ＩＣ１０３の他の一つの端子は、第２の出力側ＩＣ１０３に電源を供給するために電源層１１２に層間接続されたスルーホール１０９に接続されている。
【００１０】
図１２は、従来の多層プリント配線基板における第２の導体層の構成を示す平面図である。
【００１１】
第２の導体層は、第１の信号層１０１の下の内層に設けられたグラウンド層１１０である。グラウンド層１１０は、単一の平面状に形成されている。
【００１２】
図１３は、従来の多層プリント配線基板における第３の導体層の構成を示す平面図である。
【００１３】
第３の導体層は、グラウンド層１１０の下の内層に設けられた電源層１１２である。電源層１１２には、５Ｖ電源プレーン１１３と３．３Ｖ電源プレーン１１４とが設けられている。前述のスルーホール１０６は５Ｖ電源プレーン１１３に接続され、スルーホール１０９は３．３Ｖ電源プレーン１１４に接続されている。
【００１４】
図１４は、従来の多層プリント配線基板における第４の導体層の構成を示す平面図である。
【００１５】
第４の導体層は、多層プリント基板の裏面側に設けられた第２の信号層１１６である。多層プリント配線基板に実装される電子デバイスとして、第２の信号層１１６の上には、５Ｖの電源電圧で動作する第１の入力側ＩＣ１１７、および３．３Ｖの電源電圧で動作する第２の入力側ＩＣ１１８が実装されている。
【００１６】
第１の入力側ＩＣ１１７の一つの端子は、５Ｖの振幅でクロック信号が伝送される５Ｖクロック信号用配線パターン１０４ｂの一方の端部に接続されている。５Ｖ用配線パターン１０４ｂの他方の端部は、前述のスルーホール１０５に接続されている。第１の入力側ＩＣ１１７の他の一つの端子は、第１の入力側ＩＣ１１７に５Ｖの電源を供給するために電源層１１２に層間接続されたスルーホール１１９に接続されている。
【００１７】
一方、第２の入力側ＩＣ１１８の一つの端子は、前述のスルーホール１０８に接続されている。第２の入力側ＩＣ１１８の他の一つの端子は、第２の入力側ＩＣ１１８に電源を供給するために電源層１１２に層間接続されたスルーホール１２０に接続されている。
【００１８】
上記説明した従来の多層プリント配線基板では、第１の信号層１０１および第２の信号層１１６に、各クロック信号用配線パターン１０４ａ，１０４ｂ，１０７を始めとした各種信号用の配線パターン（不図示）が設けられており、その中の５Ｖクロック信号用配線パターン１０４ａ，１０４ｂは、第１の信号層１０１および第２の信号層１１６の両方に渡って配線されている。
【００１９】
これにより、第１の信号層１０１に設けられた３．３Ｖクロック信号用配線パターン１０７とグラウンド層１１０との間にマイクロストリップ構造が構成されるとともに、第２の信号層１１６に設けられた５Ｖクロック信号用配線パターン１０４ｂと電源層１１２との間にも、５Ｖクロック信号用配線パターン１０４ｂが３．３Ｖ電源プレーン１１４の上を横切るようなマイクロストリップ構造が構成される。
【００２０】
第１の信号層１０１の３．３Ｖクロック信号用配線パターン１０７の直下にグラウンド層１１０が対向配置されている構成では、３．３Ｖクロック信号用配線パターン１０７とグラウンド層１１０との容量結合や誘導結合が大きい。そのため、第２の出力側ＩＣ１０３から３．３Ｖクロック信号用配線パターン１０７およびスルーホール１０８を通って第２の入力側ＩＣ１１８に信号電流が流れると、その信号電流に対するリターン電流は、３．３Ｖクロック信号用配線パターン１０７の直下部分に当たるグラウンド層１１０の電流経路１１１を直線的に流れる。
【００２１】
一方、第２の信号層１１６の５Ｖクロック信号用配線パターン１０４ｂの直下に電源層１１２が対向配置されている構成では、５Ｖクロック信号用配線パターン１０４ｂと電源層１１２との容量結合や誘導結合が大きい。そのため、第１の出力側ＩＣ１０２からスルーホール１０５および５Ｖクロック信号用配線パターン１０４ｂを通って第１の入力側ＩＣ１１７に信号電流が流れると、その信号電流に対するリターン電流は電源層１１２の電流経路１１５を流れる。ただし、５Ｖクロック信号用配線パターン１０４ｂは３．３Ｖ電源プレーン１１４の上を横切るように設けられているので、リターン電流は５Ｖクロック信号用配線パターン１０４ｂの直下を直線的に流れず、３．３Ｖ電源プレーン１１４を迂回するように流れる。
【００２２】
次に、従来の多層プリント配線基板の他の例を図１５から図２０を参照して説明する。
【００２３】
図１５は、従来の他の多層プリント配線基板における第１の導体層の構成を示す平面図である。
【００２４】
第１の導体層は、多層プリント配線基板の表面側に設けられた第１の信号層２０１である。多層プリント配線基板に実装される電子デバイスとして、第１の信号層２０１の上には、５Ｖの電源電圧で動作する第１の出力側ＩＣ２０２、および３．３Ｖの電源電圧で動作する第２の出力側ＩＣ２０３が実装されている。
【００２５】
第１の出力側ＩＣ２０２の一つの端子は、５Ｖの振幅でクロック信号が伝送される５Ｖクロック信号用配線パターン２０４ａの一方の端部に接続されている。５Ｖ用配線パターン２０４ａの他方の端部は、第３の信号層２１８に設けられた５Ｖクロック信号用配線パターン２０４ｂ（図１９参照）の一方の端部に層間接続されるスルーホール２０５ａに接続される。第１の出力側ＩＣ２０２の他の一つの端子は、電源層２１４に層間接続された第１の出力側ＩＣ２０２に５Ｖの電源を供給するためにスルーホール２０６に接続されている。
【００２６】
また、第２の出力側ＩＣ２０３の一つの端子は、第２の信号層２１１に設けられた３．３Ｖクロック信号用配線パターン２０７（図１６参照）の一方の端部に層間接続されたスルーホール２０９に接続されている。第２の出力側ＩＣ２０３の他の一つの端子は、第２の出力側ＩＣ２０３に電源を供給するために電源層２１４（図１８参照）に層間接続されたスルーホール２１０に接続されている。
【００２７】
図１６は、前記多層プリント配線基板における第２の導体層の構成を示す平面図である。
【００２８】
第２の導体層は、第１の信号層２０１の下の内層に設けられた第２の信号層２１２である。第２の信号層２１１には、３．３Ｖの振幅でクロック信号が伝送される３．３Ｖクロック信号用配線パターン２０７が設けられている。３．３Ｖクロック信号用配線パターン２０７の一方の端部は前述のスルーホール２０９に接続され、その他方の端部は、第４の信号層２１９に実装された第２の入力側ＩＣ２２１（図２０参照）の入力端子が接続されるスルーホール２０８に接続されている。
【００２９】
図１７は、前記多層プリント配線基板における第３の導体層の構成を示す平面図である。
【００３０】
第３の導体層は、第２の信号層２１１の下の内層に設けられたグラウンド層２１２である。グラウンド層２１２は、単一の平面状に形成されている。
【００３１】
図１８は、前記多層プリント配線基板における第４の導体層の構成を示す平面図である。
【００３２】
第４の導体層は、グラウンド層２１２の下の内層に設けられた電源層２１４である。電源層２１４には、５Ｖ電源プレーン２１５と３．３Ｖ電源プレーン２１６とが設けられている。前述のスルーホール２０６は５Ｖ電源プレーン２１５に接続され、スルーホール２１０は３．３Ｖ電源プレーン２１６に接続されている。
【００３３】
図１９は、前記多層プリント配線基板における第５の導体層の構成を示す平面図である。
【００３４】
第５の導体層は、グラウンド層２１２の下の内層に設けられた第３の信号層２１８である。第３の信号層２１８には、５Ｖの振幅でクロック信号が伝送される５Ｖクロック信号用配線パターン２０４ｂが設けられている。５Ｖクロック信号用配線パターン２０４ｂの一方の端部は前述のスルーホール２０５ａに接続され、その他方の端部は、第４の信号層２１９に実装された第１の入力側ＩＣ２２０（図２０参照）の一つの端子に接続されるスルーホール２０５ｂに接続されている。
【００３５】
図２０は、前記多層プリント配線基板における第６の導体層の構成を示す平面図である。
【００３６】
第６の導体層は、多層プリント基板の裏面側に設けられた第４の信号層２２０である。多層プリント配線基板に実装される電子デバイスとして、第４の信号層２１９の上には、５Ｖの電源電圧で動作する第１の入力側ＩＣ２２０、および３．３Ｖの電源電圧で動作する第２の入力側ＩＣ２２１が実装されている。
【００３７】
第１の入力側ＩＣ２２０の一つの端子は、前述の５Ｖクロック信号用配線パターン２０４ｂの一方の端部に接続されたスルーホール２０５ｂに接続されている。また、第１の入力側ＩＣ２２０の他の一つの端子は、第１の入力側ＩＣ２２０に５Ｖの電源を供給するために電源層２１４に層間接続されたスルーホール２２２に接続されている。
【００３８】
一方、第２の入力側ＩＣ２２１の一つの端子は、前述のスルーホール２０８に接続されている。第２の入力側ＩＣ２２１の他の一つの端子は、電源層２１４に層間接続され第２の入力側ＩＣ２２１に電源を供給するスルーホール２２３に接続されている。
【００３９】
上記の従来の多層プリント配線基板では、第２の信号層２１１および第３の信号層２１８に、各クロック信号用配線パターン２０４ｂ，２０７を始めとした各種信号用の配線パターン（不図示）が設けられている。
【００４０】
これにより、第２の信号層２１１に設けられた３．３Ｖクロック信号用配線パターン２１０とグラウンド層２１２との間にマイクロストリップ構造が構成されるとともに、第３の信号層２１８に設けられた５Ｖクロック信号用配線パターン２０４ｂと電源層２１４との間には、５Ｖクロック信号用配線パターン２０４ｂが３．３Ｖ電源プレーン２１６の上を横切るようなマイクロストリップ構造が構成される。
【００４１】
第２の信号層２１１の３．３Ｖクロック信号用配線パターン２０７の直下にグラウンド層２１２が対向配置されている構成では、３．３Ｖクロック信号用配線パターン２０７とグラウンド層２１２との容量結合や誘導結合が大きい。そのため、第２の出力側ＩＣ２０３から、スルーホール２０９、３．３Ｖクロック信号用配線パターン２０７およびスルーホール２０８を通って第２の入力側ＩＣ２２２に信号電流が流れると、その信号電流に対するリターン電流は、３．３Ｖクロック信号用配線パターン２０７の直下部分に当たるグラウンド層２１２の電流経路２１３を直線的に流れる。
【００４２】
一方、第３の信号層２１８の５Ｖクロック信号用配線パターン２０４ｂの直下に電源層２１３が対向配置されている構成では、第２の信号層２１８と電源層２１４との容量結合や誘導結合が大きい。そのため、第１の出力側ＩＣ２０２から、スルーホール２０５ａ、５Ｖクロック信号用配線パターン２０４ｂ、およびスルーホール２０５ｂを通って第１の入力側ＩＣ２２０に信号電流が流れると、その信号電流に対するリターン電流は電源層２１４の電流経路２１７を流れる。ただし、５Ｖクロック信号用配線パターン２０４ｂは３．３Ｖ電源プレーン２１６の上を横切るように設けられているので、リターン電流は５Ｖクロック信号用配線パターン２０４ｂの直下を直線的に流れず、３．３Ｖ電源プレーン２１６を迂回するように流れる。
【００４３】
このように、上述した多層プリント配線基板によれば、信号層と電源層もしくはグラウンド層との間にマイクロストリップ構造が構成されるため、信号伝送線路の特性インピーダンスが一定となる。その結果、伝送波形のクオリティが求められるとともに、プリント配線基板からの電磁波放射ノイズの最も大きな放射源となるクロック信号等の信号が、高い信頼性をもって、かつ電磁放射ノイズの放射が抑制されて伝送される。
【００４４】
【発明が解決しようとする課題】
しかしながら、上述したように従来の多層プリント配線基板では、クロック信号用配線パターンが、そのクロック信号用配線パターンを伝送される信号の電圧とは異なる電源電圧を有する電源プレーンの上を横切るように設けられているので、電源層ではその電源プレーンを迂回するようにリターン電流が流れる。
【００４５】
従って、リターン電流は、最短の直線距離ではなく大きなループを描いて流れるので、その分だけプリント配線基板から放射される電磁放射ノイズが増大し、ＶＣＣＩ、ＦＣＣ、ＣＩＳＰＲ等の各規制値を満足できない場合があった。
【００４６】
そこで本発明は、電磁波放射ノイズの放射を低減することができる多層プリント配線基板を提供することを目的とする。
【００４７】
【課題を解決するための手段】
上記目的を達成するため、本発明の多層プリント配線基板は、供給電圧が互いに異なる複数の電源プレーンが設けられた電源層とグラウンド層とを含む少なくとも四層以上の導体層を有する多層プリント配線基板において、前記電源層は前記グラウンド層と互いに対向して設けられているとともに、前記複数の電源プレーンのうち少なくとも一つの電源プレーンは分割して形成され、前記電源層の前記分割された電源プレーン同士の間に、電磁波放射ノイズ源となる信号を伝送する配線パターンが形成されていることを特徴とする。
【００４８】
これにより、配線パターンとグラウンド層との間にマイクロストリップ構造が構成され、配線パターンとグラウンド層との容量結合や誘導結合が大きくなる。そのため、配線パターンに信号電流が流れると、その信号電流に対するリターン電流は、配線パターンの直下部分に当たるグラウンド層を直線的に流れる。従って、リターン電流の電流経路が最短直線的となり、多層プリント配線基板から放射される電磁波放射ノイズが低減される。
【００５０】
さらに、本発明の構成によれば、配線パターンは、その配線パターンを伝送される信号の電圧とは異なる電源電圧を有する電源プレーンの上を横切るように設けられないので、リターン電流がその電源プレーンを迂回するように大きなループを描いて流れることが防止される。
【００５１】
さらには、前記グラウンド層は単一平面状に形成されている構成とすることが好ましい。
【００５２】
また、前記電磁波放射ノイズ源となる信号は、前記多層プリント配線基板に実装される電子デバイスから発信されるクロック信号である構成であってもよい。
【００５３】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照して説明する。
【００５４】
図１は本発明の多層プリント配線基板の一実施形態における第１の導体層の構成を示す平面図、図２は本実施形態の多層プリント配線基板における第２の導体層の構成を示す平面図、図３は本実施形態の多層プリント配線基板における第３の導体層の構成を示す平面図、図４は本実施形態の多層プリント配線基板における第４の導体層の構成を示す平面図である。
【００５５】
ただし、図１から図４に示す多層プリント配線基板の第１の信号層１、第１の出力側ＩＣ２、第２の出力側ＩＣ３、５Ｖクロック信号用配線パターン４ａ、スルーホール６，８，９，２１，２２、３．３Ｖクロック信号用配線パターン７、グラウンド層１０、電流経路１１、電源層１３、５Ｖ電源プレーン１４、第２の信号層１７、第１の入力側ＩＣ１８および第２の入力側ＩＣ１９の各構成は、図１１から図１４に示した従来の多層プリント基板と同様であるので詳しい説明は省略し、以下には従来と異なる構成について説明する。
【００５６】
図３に示すように、本実施形態の多層プリント配線基板では、３．３Ｖ電源プレーン１５ａ，１５ｂが二つに分割されて電源層１３に設けられている。さらに、電源層１３には、分割された各３．３Ｖ電源プレーン１５ａ，１５ｂ同士の間に５Ｖクロック信号用配線パターン４ｂが設けられている。
【００５７】
また、図４に示すように、第２の信号層１７には３．３Ｖ電源パターン２０が設けられている。３．３Ｖ電源パターン２０と３．３Ｖ電源プレーン１５ａとはスルーホール１６ａによって接続され、３．３Ｖ電源パターン２０と３．３Ｖ電源プレーン１５ｂとはスルーホール１６ｂによって接続されている。従って、各３．３Ｖ電源プレーン１５ａ，１５ｂは、スルーホール１６ａ，１６ｂおよび３．３Ｖ電源パターン２０を介して導通されている。
【００５８】
一方、５Ｖクロック信号用配線パターン４ｂの一方の端部はスルーホール５ａを介して第１の出力側ＩＣ２（図１参照）の一つの端子に接続され、５Ｖクロック信号用配線パターン４ｂの他方の端部はスルーホール５ｂを介して第１の入力側ＩＣ１８（図４参照）の一つの端子に接続されている。
【００５９】
上記の本実施形態の構成により、第１の信号層１に設けられた３．３Ｖクロック信号用配線パターン７とグラウンド層１０との間にマイクロストリップ構造が構成されるとともに、電源層１３に設けられた５Ｖクロック信号用配線パターン４ｂとグラウンド層１０との間にマイクロストリップ構造が構成される。
【００６０】
第１の信号層１の３．３Ｖクロック信号用配線パターン７にグラウンド層１０が近接して対向配置されてなるマイクロストリップ構造の場合は、３．３Ｖクロック信号用配線パターン７とグラウンド層１０との容量結合や誘導結合が大きくなる。そのため、第２の出力側ＩＣ３から３．３Ｖクロック信号用配線パターン７およびスルーホール８を通って第２の入力側ＩＣ１９に信号電流が流れると、その信号電流に対するリターン電流は、３．３Ｖクロック信号用配線パターン７の直下部分に当たるグラウンド層１０の電流経路１１を直線的に流れる。
【００６１】
一方、電源層１３の５Ｖクロック信号用配線パターン４ｂにグラウンド層１０が近接して対向配置されてなるマイクロストリップ構造の場合にも、５Ｖクロック信号用配線パターン４ｂとグラウンド層１０との容量結合や誘導結合が大きくなる。そのため、第１の出力側ＩＣ２からスルーホール５ａ、５Ｖクロック信号用配線パターン４ｂおよびスルーホール５ｂを通って第１の入力側ＩＣ１８に信号電流が流れると、その信号電流に対するリターン電流はグラウンド層１０の電流経路１２を直線的に流れる。
【００６２】
このように、電磁放射ノイズ源となるクロック信号が伝送される各クロック信号用配線パターン４ｂ，７を平面状のグラウンド層１０に近接して対向配置させてマイクロストリップ構造を構成することにより、各クロック信号用配線パターン４ｂ，７の直下に、各々のリターン電流の電流経路１１，１２が最短直線的となるように構成される。従って、ディファレンシャルモードの電流のループが小さくなると共に、ディファレンシャルモードの電流により併発されるコモンモードの電流も小さくなるので、プリント配線基板から放射される電磁波放射ノイズを低減させることができる。
【００６３】
なお、本実施形態では５Ｖおよび３．３Ｖの２種類の電源電圧を備えた多層プリント配線基板に関して説明したが、２種類以上の電源電圧が備えられたに多層プリント配線基板にも、当然に本発明を適用することが可能である。
【００６４】
次に、図１から図４を参照して説明した多層プリント配線基板の変形例を、図５から図１０を参照して説明する。
【００６５】
図５は図１から図４を参照して説明した多層プリント配線基板の変形例の、第１の導体層の構成を示す平面図、図６は本変形例の多層プリント配線基板における第２の導体層の構成を示す平面図、図７は本変形例の多層プリント配線基板における第３の導体層の構成を示す平面図、図８は本変形例の多層プリント配線基板における第４の導体層の構成を示す平面図、図９は本変形例の多層プリント配線基板における第５の導体層の構成を示す平面図、図１０は本変形例の多層プリント配線基板における第６の導体層の構成を示す平面図である。
【００６６】
ただし、図５から図１０に示す多層プリント配線基板の第１の信号層３１、第１の出力側ＩＣ３２、第２の出力側ＩＣ３３、５Ｖクロック信号用配線パターン３４ａ、スルーホール３６，３８，３９，４０，５３，５４、３．３Ｖクロック信号用配線パターン３７、第２の信号層４１、グラウンド層４２、電流経路４３、電源層４５、５Ｖ電源プレーン４６、第３の信号層４９、第４の信号層５０、第１の入力側ＩＣ５１、および第２の入力側ＩＣ５２の各構成は、図１５から図２０に示した従来の多層プリント配線基板と同様であるので詳しい説明は省略し、以下には従来と異なる構成について説明する。
【００６７】
図８に示すように、本変形例の多層プリント配線基板においても、３．３Ｖ電源プレーン４７ａ，４７ｂが二つに分割されて電源層４５に設けられている。さらに、電源層４５には、分割された各３．３Ｖ電源プレーン４７ａ，４７ｂ同士の間に５Ｖクロック信号用配線パターン３４ｂが設けられている。
【００６８】
また、図１０に示すように、第４の信号層５０には３．３Ｖ電源パターン５５が設けられている。３．３Ｖ電源パターン５５と３．３Ｖ電源プレーン４７ａとはスルーホール４８ａによって接続され、３．３Ｖ電源パターン５５と３．３Ｖ電源プレーン４７ｂとはスルーホール４８ｂによって接続されている。従って、各３．３Ｖ電源プレーン４７ａ，４７ｂは、スルーホール４８ａ，４８ｂおよび３．３Ｖ電源パターン５５を介して導通されている。
【００６９】
一方、５Ｖクロック信号用配線パターン３４ｂの一方の端部はスルーホール３５ａを介して第１の出力側ＩＣ３２（図１参照）の一つの端子に接続され、５Ｖクロック信号用配線パターン３４ｂの他方の端部はスルーホール３５ｂを介して第１の入力側ＩＣ５１（図４参照）の一つの端子に接続されている。
【００７０】
上記の本実施形態の構成により、第２の信号層４１に設けられた３．３Ｖクロック信号用配線パターン３７とグラウンド層４２との間にマイクロストリップ構造が構成されるとともに、電源層４５に設けられた５Ｖクロック信号用配線パターン３４ｂとグラウンド層４２との間にマイクロストリップ構造が構成される。第２の信号層４１の３．３Ｖクロック信号用配線パターン３７にグラウンド層４２が近接して対向配置されてなるマイクロストリップ構造の場合は、３．３Ｖクロック信号用配線パターン３７とグラウンド層４２との容量結合や誘導結合が大きくなる。そのため、第２の出力側ＩＣ３３からスルーホール３９、３．３Ｖクロック信号用配線パターン３７、およびスルーホール３８を通って第２の入力側ＩＣ５２に信号電流が流れると、その信号電流に対するリターン電流は、３．３Ｖクロック信号用配線パターン３７の直下部分に当たるグラウンド層４２の電流経路４３を直線的に流れる。
【００７１】
一方、電源層４５の５Ｖクロック信号用配線パターン３４ｂにグラウンド層４２が近接して対向配置されてなるマイクロストリップ構造の場合にも、５Ｖクロック信号用配線パターン３４ｂとグラウンド層４２との容量結合や誘導結合が大きくなる。そのため、第１の出力側ＩＣ３２からスルーホール３５ａ、５Ｖクロック信号用配線パターン３４ｂおよびスルーホール３５ｂを通って第１の入力側ＩＣ５１に信号電流が流れると、その信号電流に対するリターン電流はグラウンド層４２の電流経路４４を直線的に流れる。
【００７２】
本変形例においても、図１から図４に示した多層プリント配線基板と同様に、各クロック信号用配線パターン３４ｂ，３７の直下に各々のリターン電流の電流経路４３，４４が最短直線的に構成されるため、ディファレンシャルモードの電流のループが小さくなると共に、ディファレンシャルモードの電流により併発されるコモンモードの電流も小さくなる。そのため、プリント配線基板から放射される電磁波放射ノイズを低減させることができる。
【００７３】
なお、本発明が適用されるのは４層もしくは６層の多層プリント配線基板に限られず、平面状に設けられたグラウンド層と、そのグラウンド層に対向配置された電源層および信号層とを有する構成であれば、任意層数の多層プリント配線基板に適用することができる。
【００７４】
【発明の効果】
以上説明したように、本発明によれば、グラウンド層を流れるリターン電流の電流経路が最短直線的となり、多層プリント配線基板から放射される電磁波放射ノイズを低減させることができる。
【図面の簡単な説明】
【図１】本発明の多層プリント配線基板の一実施形態における第１の導体層の構成を示す平面図である。
【図２】本実施形態の多層プリント配線基板における第２の導体層の構成を示す平面図である。
【図３】本実施形態の多層プリント配線基板における第３の導体層の構成を示す平面図である。
【図４】本実施形態の多層プリント配線基板における第４の導体層の構成を示す平面図である。
【図５】図１から図４を参照して説明した多層プリント配線基板の変形例の、第１の導体層の構成を示す平面図である。
【図６】本変形例の多層プリント配線基板における第２の導体層の構成を示す平面図である。
【図７】本変形例の多層プリント配線基板における第３の導体層の構成を示す平面図である。
【図８】本変形例の多層プリント配線基板における第４の導体層の構成を示す平面図である。
【図９】本変形例の多層プリント配線基板における第５の導体層の構成を示す平面図である。
【図１０】本変形例の多層プリント配線基板における第６の導体層の構成を示す平面図である。
【図１１】従来の多層プリント配線基板における第１の導体層の構成を示す平面図である。
【図１２】従来の多層プリント配線基板における第２の導体層の構成を示す平面図である。
【図１３】従来の多層プリント配線基板における第３の導体層の構成を示す平面図である。
【図１４】従来の多層プリント配線基板における第４の導体層の構成を示す平面図である。
【図１５】従来の他の多層プリント配線基板における第１の導体層の構成を示す平面図である。
【図１６】従来の他の多層プリント配線基板における第２の導体層の構成を示す平面図である。
【図１７】従来の他の多層プリント配線基板における第３の導体層の構成を示す平面図である。
【図１８】従来の他の多層プリント配線基板における第４の導体層の構成を示す平面図である。
【図１９】従来の他の多層プリント配線基板における第５の導体層の構成を示す平面図である。
【図２０】従来の他の多層プリント配線基板における第６の導体層の構成を示す平面図である。
【符号の説明】
１，３１ 第１の信号層
２，３２ 第１の出力側ＩＣ
３，３３ 第２の出力側ＩＣ
４ａ，４ｂ，３４ａ，３４ｂ ５Ｖクロック信号用配線パターン
５ａ，５ｂ，６，８，９，１６ａ，１６ｂ，２１，２２，３５ａ，３５ｂ，３６，３８，３９，４０，４８ａ，４８ｂ，５３，５４ スルーホール
７，３７ ３．３Ｖクロック信号用配線パターン
１０，４２ グラウンド層
１１，１２，４３，４４ 電流経路
１３，４５ 電源層
１４，４６ ５Ｖ電源プレーン
１５ａ，１５ｂ，４７ａ，４７ｂ ３．３Ｖ電源プレーン
１７，４１ 第２の信号層
１８，５１ 第１の入力側ＩＣ
１９，５２ 第２の入力側ＩＣ
２０，５５ ３．３Ｖ電源パターン
４９ 第３の信号層
５０ 第４の信号層
【発明の属する技術分野】
本発明は、供給電圧が互いに異なる複数の電源プレーンが設けられた電源層を有する多層プリント配線基板に関する。
【０００２】
【従来の技術】
従来、多層プリント配線基板を設計する場合、信号層以外に電源層およびグランド層をそれぞれ少なくとも１層づつ配設する手法が一般的にとられていた。特に、従来のデジタル系のロジック回路で動作する電子機器では、電源層で使用される電源電圧は５Ｖが主流であるため、電源層は全面が５Ｖの単一電源プレーンで構成されている場合がほとんどであった。しかしながら、近年ではデジタルＩＣの低電圧化、低消費電力化が進み、デジタル系のロジック回路は、３．３Ｖ系やそれ以下の電源電圧のＩＣと５Ｖ系の電源電圧のＩＣとが１枚のプリント配線基板に混在して実装されるようになってきた。
【０００３】
また、コンピュータに組み込まれる基板では、パワーマネージメント機能を持たせて製品の低消費電力化を図るために、５Ｖや３．３Ｖの電源をさらに複数に分割し、例えば５Ｖ−Ａ、５Ｖ−Ｂ、５Ｖ−Ｃ、３．３Ｖ−Ａ、３．３Ｖ−Ｂ、３．３Ｖ−Ｃ等とし、より多くの電源が混在する場合もある。
【０００４】
その結果、多層プリント配線基板の電源層には、従来のように５Ｖの電源プレーンが単一面として構成されずに、５Ｖの部分と３．３Ｖの部分との二つの電源プレーン、あるいはそれ以上の数の電源プレーンに分割されて構成され、電源電圧が互いに異なる各々のＩＣに電源を供給する手法がとられていた。
【０００５】
ここで、従来の多層プリント配線基板を図１１から図１４を参照して説明する。
【０００６】
図１１は、従来の多層プリント配線基板における第１の導体層の構成を示す平面図である。
【０００７】
第１の導体層は、多層プリント配線基板の表面側に設けられた第１の信号層１０１である。多層プリント配線基板に実装される電子デバイスとして、第１の信号層１０１の上には、５Ｖの電源電圧で動作する第１の出力側ＩＣ１０２、および３．３Ｖの電源電圧で動作する第２の出力側ＩＣ１０３が実装されている。
【０００８】
第１の出力側ＩＣ１０２の一つの端子は、５Ｖの振幅でクロック信号が伝送される５Ｖクロック信号用配線パターン１０４ａの一方の端部に接続されている。５Ｖ用配線パターン１０４ａの他方の端部は、第２の信号層１１６に設けられた５Ｖクロック信号用配線パターン１０４ｂ（図１４参照）の一方の端部に層間接続されたスルーホール１０５に接続されている。第１の出力側ＩＣ１０２の他の一つの端子は、第１の出力側ＩＣ１０２に５Ｖの電源を供給するために電源層１１２（図１３参照）に層間接続されたスルーホール１０６に接続されている。
【０００９】
また、第２の出力側ＩＣ１０３の一つの端子は、３．３Ｖの振幅でクロック信号が伝送される３．３Ｖクロック信号用配線パターン１０７の一方の端部に接続されている。３．３Ｖクロック信号用配線パターン１０７の他方の端部は、第２の信号層１１６に実装された第２の入力側ＩＣ１１８（図１４参照）の入力端子に接続されるスルーホール１０８に接続されている。第２の出力側ＩＣ１０３の他の一つの端子は、第２の出力側ＩＣ１０３に電源を供給するために電源層１１２に層間接続されたスルーホール１０９に接続されている。
【００１０】
図１２は、従来の多層プリント配線基板における第２の導体層の構成を示す平面図である。
【００１１】
第２の導体層は、第１の信号層１０１の下の内層に設けられたグラウンド層１１０である。グラウンド層１１０は、単一の平面状に形成されている。
【００１２】
図１３は、従来の多層プリント配線基板における第３の導体層の構成を示す平面図である。
【００１３】
第３の導体層は、グラウンド層１１０の下の内層に設けられた電源層１１２である。電源層１１２には、５Ｖ電源プレーン１１３と３．３Ｖ電源プレーン１１４とが設けられている。前述のスルーホール１０６は５Ｖ電源プレーン１１３に接続され、スルーホール１０９は３．３Ｖ電源プレーン１１４に接続されている。
【００１４】
図１４は、従来の多層プリント配線基板における第４の導体層の構成を示す平面図である。
【００１５】
第４の導体層は、多層プリント基板の裏面側に設けられた第２の信号層１１６である。多層プリント配線基板に実装される電子デバイスとして、第２の信号層１１６の上には、５Ｖの電源電圧で動作する第１の入力側ＩＣ１１７、および３．３Ｖの電源電圧で動作する第２の入力側ＩＣ１１８が実装されている。
【００１６】
第１の入力側ＩＣ１１７の一つの端子は、５Ｖの振幅でクロック信号が伝送される５Ｖクロック信号用配線パターン１０４ｂの一方の端部に接続されている。５Ｖ用配線パターン１０４ｂの他方の端部は、前述のスルーホール１０５に接続されている。第１の入力側ＩＣ１１７の他の一つの端子は、第１の入力側ＩＣ１１７に５Ｖの電源を供給するために電源層１１２に層間接続されたスルーホール１１９に接続されている。
【００１７】
一方、第２の入力側ＩＣ１１８の一つの端子は、前述のスルーホール１０８に接続されている。第２の入力側ＩＣ１１８の他の一つの端子は、第２の入力側ＩＣ１１８に電源を供給するために電源層１１２に層間接続されたスルーホール１２０に接続されている。
【００１８】
上記説明した従来の多層プリント配線基板では、第１の信号層１０１および第２の信号層１１６に、各クロック信号用配線パターン１０４ａ，１０４ｂ，１０７を始めとした各種信号用の配線パターン（不図示）が設けられており、その中の５Ｖクロック信号用配線パターン１０４ａ，１０４ｂは、第１の信号層１０１および第２の信号層１１６の両方に渡って配線されている。
【００１９】
これにより、第１の信号層１０１に設けられた３．３Ｖクロック信号用配線パターン１０７とグラウンド層１１０との間にマイクロストリップ構造が構成されるとともに、第２の信号層１１６に設けられた５Ｖクロック信号用配線パターン１０４ｂと電源層１１２との間にも、５Ｖクロック信号用配線パターン１０４ｂが３．３Ｖ電源プレーン１１４の上を横切るようなマイクロストリップ構造が構成される。
【００２０】
第１の信号層１０１の３．３Ｖクロック信号用配線パターン１０７の直下にグラウンド層１１０が対向配置されている構成では、３．３Ｖクロック信号用配線パターン１０７とグラウンド層１１０との容量結合や誘導結合が大きい。そのため、第２の出力側ＩＣ１０３から３．３Ｖクロック信号用配線パターン１０７およびスルーホール１０８を通って第２の入力側ＩＣ１１８に信号電流が流れると、その信号電流に対するリターン電流は、３．３Ｖクロック信号用配線パターン１０７の直下部分に当たるグラウンド層１１０の電流経路１１１を直線的に流れる。
【００２１】
一方、第２の信号層１１６の５Ｖクロック信号用配線パターン１０４ｂの直下に電源層１１２が対向配置されている構成では、５Ｖクロック信号用配線パターン１０４ｂと電源層１１２との容量結合や誘導結合が大きい。そのため、第１の出力側ＩＣ１０２からスルーホール１０５および５Ｖクロック信号用配線パターン１０４ｂを通って第１の入力側ＩＣ１１７に信号電流が流れると、その信号電流に対するリターン電流は電源層１１２の電流経路１１５を流れる。ただし、５Ｖクロック信号用配線パターン１０４ｂは３．３Ｖ電源プレーン１１４の上を横切るように設けられているので、リターン電流は５Ｖクロック信号用配線パターン１０４ｂの直下を直線的に流れず、３．３Ｖ電源プレーン１１４を迂回するように流れる。
【００２２】
次に、従来の多層プリント配線基板の他の例を図１５から図２０を参照して説明する。
【００２３】
図１５は、従来の他の多層プリント配線基板における第１の導体層の構成を示す平面図である。
【００２４】
第１の導体層は、多層プリント配線基板の表面側に設けられた第１の信号層２０１である。多層プリント配線基板に実装される電子デバイスとして、第１の信号層２０１の上には、５Ｖの電源電圧で動作する第１の出力側ＩＣ２０２、および３．３Ｖの電源電圧で動作する第２の出力側ＩＣ２０３が実装されている。
【００２５】
第１の出力側ＩＣ２０２の一つの端子は、５Ｖの振幅でクロック信号が伝送される５Ｖクロック信号用配線パターン２０４ａの一方の端部に接続されている。５Ｖ用配線パターン２０４ａの他方の端部は、第３の信号層２１８に設けられた５Ｖクロック信号用配線パターン２０４ｂ（図１９参照）の一方の端部に層間接続されるスルーホール２０５ａに接続される。第１の出力側ＩＣ２０２の他の一つの端子は、電源層２１４に層間接続された第１の出力側ＩＣ２０２に５Ｖの電源を供給するためにスルーホール２０６に接続されている。
【００２６】
また、第２の出力側ＩＣ２０３の一つの端子は、第２の信号層２１１に設けられた３．３Ｖクロック信号用配線パターン２０７（図１６参照）の一方の端部に層間接続されたスルーホール２０９に接続されている。第２の出力側ＩＣ２０３の他の一つの端子は、第２の出力側ＩＣ２０３に電源を供給するために電源層２１４（図１８参照）に層間接続されたスルーホール２１０に接続されている。
【００２７】
図１６は、前記多層プリント配線基板における第２の導体層の構成を示す平面図である。
【００２８】
第２の導体層は、第１の信号層２０１の下の内層に設けられた第２の信号層２１２である。第２の信号層２１１には、３．３Ｖの振幅でクロック信号が伝送される３．３Ｖクロック信号用配線パターン２０７が設けられている。３．３Ｖクロック信号用配線パターン２０７の一方の端部は前述のスルーホール２０９に接続され、その他方の端部は、第４の信号層２１９に実装された第２の入力側ＩＣ２２１（図２０参照）の入力端子が接続されるスルーホール２０８に接続されている。
【００２９】
図１７は、前記多層プリント配線基板における第３の導体層の構成を示す平面図である。
【００３０】
第３の導体層は、第２の信号層２１１の下の内層に設けられたグラウンド層２１２である。グラウンド層２１２は、単一の平面状に形成されている。
【００３１】
図１８は、前記多層プリント配線基板における第４の導体層の構成を示す平面図である。
【００３２】
第４の導体層は、グラウンド層２１２の下の内層に設けられた電源層２１４である。電源層２１４には、５Ｖ電源プレーン２１５と３．３Ｖ電源プレーン２１６とが設けられている。前述のスルーホール２０６は５Ｖ電源プレーン２１５に接続され、スルーホール２１０は３．３Ｖ電源プレーン２１６に接続されている。
【００３３】
図１９は、前記多層プリント配線基板における第５の導体層の構成を示す平面図である。
【００３４】
第５の導体層は、グラウンド層２１２の下の内層に設けられた第３の信号層２１８である。第３の信号層２１８には、５Ｖの振幅でクロック信号が伝送される５Ｖクロック信号用配線パターン２０４ｂが設けられている。５Ｖクロック信号用配線パターン２０４ｂの一方の端部は前述のスルーホール２０５ａに接続され、その他方の端部は、第４の信号層２１９に実装された第１の入力側ＩＣ２２０（図２０参照）の一つの端子に接続されるスルーホール２０５ｂに接続されている。
【００３５】
図２０は、前記多層プリント配線基板における第６の導体層の構成を示す平面図である。
【００３６】
第６の導体層は、多層プリント基板の裏面側に設けられた第４の信号層２２０である。多層プリント配線基板に実装される電子デバイスとして、第４の信号層２１９の上には、５Ｖの電源電圧で動作する第１の入力側ＩＣ２２０、および３．３Ｖの電源電圧で動作する第２の入力側ＩＣ２２１が実装されている。
【００３７】
第１の入力側ＩＣ２２０の一つの端子は、前述の５Ｖクロック信号用配線パターン２０４ｂの一方の端部に接続されたスルーホール２０５ｂに接続されている。また、第１の入力側ＩＣ２２０の他の一つの端子は、第１の入力側ＩＣ２２０に５Ｖの電源を供給するために電源層２１４に層間接続されたスルーホール２２２に接続されている。
【００３８】
一方、第２の入力側ＩＣ２２１の一つの端子は、前述のスルーホール２０８に接続されている。第２の入力側ＩＣ２２１の他の一つの端子は、電源層２１４に層間接続され第２の入力側ＩＣ２２１に電源を供給するスルーホール２２３に接続されている。
【００３９】
上記の従来の多層プリント配線基板では、第２の信号層２１１および第３の信号層２１８に、各クロック信号用配線パターン２０４ｂ，２０７を始めとした各種信号用の配線パターン（不図示）が設けられている。
【００４０】
これにより、第２の信号層２１１に設けられた３．３Ｖクロック信号用配線パターン２１０とグラウンド層２１２との間にマイクロストリップ構造が構成されるとともに、第３の信号層２１８に設けられた５Ｖクロック信号用配線パターン２０４ｂと電源層２１４との間には、５Ｖクロック信号用配線パターン２０４ｂが３．３Ｖ電源プレーン２１６の上を横切るようなマイクロストリップ構造が構成される。
【００４１】
第２の信号層２１１の３．３Ｖクロック信号用配線パターン２０７の直下にグラウンド層２１２が対向配置されている構成では、３．３Ｖクロック信号用配線パターン２０７とグラウンド層２１２との容量結合や誘導結合が大きい。そのため、第２の出力側ＩＣ２０３から、スルーホール２０９、３．３Ｖクロック信号用配線パターン２０７およびスルーホール２０８を通って第２の入力側ＩＣ２２２に信号電流が流れると、その信号電流に対するリターン電流は、３．３Ｖクロック信号用配線パターン２０７の直下部分に当たるグラウンド層２１２の電流経路２１３を直線的に流れる。
【００４２】
一方、第３の信号層２１８の５Ｖクロック信号用配線パターン２０４ｂの直下に電源層２１３が対向配置されている構成では、第２の信号層２１８と電源層２１４との容量結合や誘導結合が大きい。そのため、第１の出力側ＩＣ２０２から、スルーホール２０５ａ、５Ｖクロック信号用配線パターン２０４ｂ、およびスルーホール２０５ｂを通って第１の入力側ＩＣ２２０に信号電流が流れると、その信号電流に対するリターン電流は電源層２１４の電流経路２１７を流れる。ただし、５Ｖクロック信号用配線パターン２０４ｂは３．３Ｖ電源プレーン２１６の上を横切るように設けられているので、リターン電流は５Ｖクロック信号用配線パターン２０４ｂの直下を直線的に流れず、３．３Ｖ電源プレーン２１６を迂回するように流れる。
【００４３】
このように、上述した多層プリント配線基板によれば、信号層と電源層もしくはグラウンド層との間にマイクロストリップ構造が構成されるため、信号伝送線路の特性インピーダンスが一定となる。その結果、伝送波形のクオリティが求められるとともに、プリント配線基板からの電磁波放射ノイズの最も大きな放射源となるクロック信号等の信号が、高い信頼性をもって、かつ電磁放射ノイズの放射が抑制されて伝送される。
【００４４】
【発明が解決しようとする課題】
しかしながら、上述したように従来の多層プリント配線基板では、クロック信号用配線パターンが、そのクロック信号用配線パターンを伝送される信号の電圧とは異なる電源電圧を有する電源プレーンの上を横切るように設けられているので、電源層ではその電源プレーンを迂回するようにリターン電流が流れる。
【００４５】
従って、リターン電流は、最短の直線距離ではなく大きなループを描いて流れるので、その分だけプリント配線基板から放射される電磁放射ノイズが増大し、ＶＣＣＩ、ＦＣＣ、ＣＩＳＰＲ等の各規制値を満足できない場合があった。
【００４６】
そこで本発明は、電磁波放射ノイズの放射を低減することができる多層プリント配線基板を提供することを目的とする。
【００４７】
【課題を解決するための手段】
上記目的を達成するため、本発明の多層プリント配線基板は、供給電圧が互いに異なる複数の電源プレーンが設けられた電源層とグラウンド層とを含む少なくとも四層以上の導体層を有する多層プリント配線基板において、前記電源層は前記グラウンド層と互いに対向して設けられているとともに、前記複数の電源プレーンのうち少なくとも一つの電源プレーンは分割して形成され、前記電源層の前記分割された電源プレーン同士の間に、電磁波放射ノイズ源となる信号を伝送する配線パターンが形成されていることを特徴とする。
【００４８】
これにより、配線パターンとグラウンド層との間にマイクロストリップ構造が構成され、配線パターンとグラウンド層との容量結合や誘導結合が大きくなる。そのため、配線パターンに信号電流が流れると、その信号電流に対するリターン電流は、配線パターンの直下部分に当たるグラウンド層を直線的に流れる。従って、リターン電流の電流経路が最短直線的となり、多層プリント配線基板から放射される電磁波放射ノイズが低減される。
【００５０】
さらに、本発明の構成によれば、配線パターンは、その配線パターンを伝送される信号の電圧とは異なる電源電圧を有する電源プレーンの上を横切るように設けられないので、リターン電流がその電源プレーンを迂回するように大きなループを描いて流れることが防止される。
【００５１】
さらには、前記グラウンド層は単一平面状に形成されている構成とすることが好ましい。
【００５２】
また、前記電磁波放射ノイズ源となる信号は、前記多層プリント配線基板に実装される電子デバイスから発信されるクロック信号である構成であってもよい。
【００５３】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照して説明する。
【００５４】
図１は本発明の多層プリント配線基板の一実施形態における第１の導体層の構成を示す平面図、図２は本実施形態の多層プリント配線基板における第２の導体層の構成を示す平面図、図３は本実施形態の多層プリント配線基板における第３の導体層の構成を示す平面図、図４は本実施形態の多層プリント配線基板における第４の導体層の構成を示す平面図である。
【００５５】
ただし、図１から図４に示す多層プリント配線基板の第１の信号層１、第１の出力側ＩＣ２、第２の出力側ＩＣ３、５Ｖクロック信号用配線パターン４ａ、スルーホール６，８，９，２１，２２、３．３Ｖクロック信号用配線パターン７、グラウンド層１０、電流経路１１、電源層１３、５Ｖ電源プレーン１４、第２の信号層１７、第１の入力側ＩＣ１８および第２の入力側ＩＣ１９の各構成は、図１１から図１４に示した従来の多層プリント基板と同様であるので詳しい説明は省略し、以下には従来と異なる構成について説明する。
【００５６】
図３に示すように、本実施形態の多層プリント配線基板では、３．３Ｖ電源プレーン１５ａ，１５ｂが二つに分割されて電源層１３に設けられている。さらに、電源層１３には、分割された各３．３Ｖ電源プレーン１５ａ，１５ｂ同士の間に５Ｖクロック信号用配線パターン４ｂが設けられている。
【００５７】
また、図４に示すように、第２の信号層１７には３．３Ｖ電源パターン２０が設けられている。３．３Ｖ電源パターン２０と３．３Ｖ電源プレーン１５ａとはスルーホール１６ａによって接続され、３．３Ｖ電源パターン２０と３．３Ｖ電源プレーン１５ｂとはスルーホール１６ｂによって接続されている。従って、各３．３Ｖ電源プレーン１５ａ，１５ｂは、スルーホール１６ａ，１６ｂおよび３．３Ｖ電源パターン２０を介して導通されている。
【００５８】
一方、５Ｖクロック信号用配線パターン４ｂの一方の端部はスルーホール５ａを介して第１の出力側ＩＣ２（図１参照）の一つの端子に接続され、５Ｖクロック信号用配線パターン４ｂの他方の端部はスルーホール５ｂを介して第１の入力側ＩＣ１８（図４参照）の一つの端子に接続されている。
【００５９】
上記の本実施形態の構成により、第１の信号層１に設けられた３．３Ｖクロック信号用配線パターン７とグラウンド層１０との間にマイクロストリップ構造が構成されるとともに、電源層１３に設けられた５Ｖクロック信号用配線パターン４ｂとグラウンド層１０との間にマイクロストリップ構造が構成される。
【００６０】
第１の信号層１の３．３Ｖクロック信号用配線パターン７にグラウンド層１０が近接して対向配置されてなるマイクロストリップ構造の場合は、３．３Ｖクロック信号用配線パターン７とグラウンド層１０との容量結合や誘導結合が大きくなる。そのため、第２の出力側ＩＣ３から３．３Ｖクロック信号用配線パターン７およびスルーホール８を通って第２の入力側ＩＣ１９に信号電流が流れると、その信号電流に対するリターン電流は、３．３Ｖクロック信号用配線パターン７の直下部分に当たるグラウンド層１０の電流経路１１を直線的に流れる。
【００６１】
一方、電源層１３の５Ｖクロック信号用配線パターン４ｂにグラウンド層１０が近接して対向配置されてなるマイクロストリップ構造の場合にも、５Ｖクロック信号用配線パターン４ｂとグラウンド層１０との容量結合や誘導結合が大きくなる。そのため、第１の出力側ＩＣ２からスルーホール５ａ、５Ｖクロック信号用配線パターン４ｂおよびスルーホール５ｂを通って第１の入力側ＩＣ１８に信号電流が流れると、その信号電流に対するリターン電流はグラウンド層１０の電流経路１２を直線的に流れる。
【００６２】
このように、電磁放射ノイズ源となるクロック信号が伝送される各クロック信号用配線パターン４ｂ，７を平面状のグラウンド層１０に近接して対向配置させてマイクロストリップ構造を構成することにより、各クロック信号用配線パターン４ｂ，７の直下に、各々のリターン電流の電流経路１１，１２が最短直線的となるように構成される。従って、ディファレンシャルモードの電流のループが小さくなると共に、ディファレンシャルモードの電流により併発されるコモンモードの電流も小さくなるので、プリント配線基板から放射される電磁波放射ノイズを低減させることができる。
【００６３】
なお、本実施形態では５Ｖおよび３．３Ｖの２種類の電源電圧を備えた多層プリント配線基板に関して説明したが、２種類以上の電源電圧が備えられたに多層プリント配線基板にも、当然に本発明を適用することが可能である。
【００６４】
次に、図１から図４を参照して説明した多層プリント配線基板の変形例を、図５から図１０を参照して説明する。
【００６５】
図５は図１から図４を参照して説明した多層プリント配線基板の変形例の、第１の導体層の構成を示す平面図、図６は本変形例の多層プリント配線基板における第２の導体層の構成を示す平面図、図７は本変形例の多層プリント配線基板における第３の導体層の構成を示す平面図、図８は本変形例の多層プリント配線基板における第４の導体層の構成を示す平面図、図９は本変形例の多層プリント配線基板における第５の導体層の構成を示す平面図、図１０は本変形例の多層プリント配線基板における第６の導体層の構成を示す平面図である。
【００６６】
ただし、図５から図１０に示す多層プリント配線基板の第１の信号層３１、第１の出力側ＩＣ３２、第２の出力側ＩＣ３３、５Ｖクロック信号用配線パターン３４ａ、スルーホール３６，３８，３９，４０，５３，５４、３．３Ｖクロック信号用配線パターン３７、第２の信号層４１、グラウンド層４２、電流経路４３、電源層４５、５Ｖ電源プレーン４６、第３の信号層４９、第４の信号層５０、第１の入力側ＩＣ５１、および第２の入力側ＩＣ５２の各構成は、図１５から図２０に示した従来の多層プリント配線基板と同様であるので詳しい説明は省略し、以下には従来と異なる構成について説明する。
【００６７】
図８に示すように、本変形例の多層プリント配線基板においても、３．３Ｖ電源プレーン４７ａ，４７ｂが二つに分割されて電源層４５に設けられている。さらに、電源層４５には、分割された各３．３Ｖ電源プレーン４７ａ，４７ｂ同士の間に５Ｖクロック信号用配線パターン３４ｂが設けられている。
【００６８】
また、図１０に示すように、第４の信号層５０には３．３Ｖ電源パターン５５が設けられている。３．３Ｖ電源パターン５５と３．３Ｖ電源プレーン４７ａとはスルーホール４８ａによって接続され、３．３Ｖ電源パターン５５と３．３Ｖ電源プレーン４７ｂとはスルーホール４８ｂによって接続されている。従って、各３．３Ｖ電源プレーン４７ａ，４７ｂは、スルーホール４８ａ，４８ｂおよび３．３Ｖ電源パターン５５を介して導通されている。
【００６９】
一方、５Ｖクロック信号用配線パターン３４ｂの一方の端部はスルーホール３５ａを介して第１の出力側ＩＣ３２（図１参照）の一つの端子に接続され、５Ｖクロック信号用配線パターン３４ｂの他方の端部はスルーホール３５ｂを介して第１の入力側ＩＣ５１（図４参照）の一つの端子に接続されている。
【００７０】
上記の本実施形態の構成により、第２の信号層４１に設けられた３．３Ｖクロック信号用配線パターン３７とグラウンド層４２との間にマイクロストリップ構造が構成されるとともに、電源層４５に設けられた５Ｖクロック信号用配線パターン３４ｂとグラウンド層４２との間にマイクロストリップ構造が構成される。第２の信号層４１の３．３Ｖクロック信号用配線パターン３７にグラウンド層４２が近接して対向配置されてなるマイクロストリップ構造の場合は、３．３Ｖクロック信号用配線パターン３７とグラウンド層４２との容量結合や誘導結合が大きくなる。そのため、第２の出力側ＩＣ３３からスルーホール３９、３．３Ｖクロック信号用配線パターン３７、およびスルーホール３８を通って第２の入力側ＩＣ５２に信号電流が流れると、その信号電流に対するリターン電流は、３．３Ｖクロック信号用配線パターン３７の直下部分に当たるグラウンド層４２の電流経路４３を直線的に流れる。
【００７１】
一方、電源層４５の５Ｖクロック信号用配線パターン３４ｂにグラウンド層４２が近接して対向配置されてなるマイクロストリップ構造の場合にも、５Ｖクロック信号用配線パターン３４ｂとグラウンド層４２との容量結合や誘導結合が大きくなる。そのため、第１の出力側ＩＣ３２からスルーホール３５ａ、５Ｖクロック信号用配線パターン３４ｂおよびスルーホール３５ｂを通って第１の入力側ＩＣ５１に信号電流が流れると、その信号電流に対するリターン電流はグラウンド層４２の電流経路４４を直線的に流れる。
【００７２】
本変形例においても、図１から図４に示した多層プリント配線基板と同様に、各クロック信号用配線パターン３４ｂ，３７の直下に各々のリターン電流の電流経路４３，４４が最短直線的に構成されるため、ディファレンシャルモードの電流のループが小さくなると共に、ディファレンシャルモードの電流により併発されるコモンモードの電流も小さくなる。そのため、プリント配線基板から放射される電磁波放射ノイズを低減させることができる。
【００７３】
なお、本発明が適用されるのは４層もしくは６層の多層プリント配線基板に限られず、平面状に設けられたグラウンド層と、そのグラウンド層に対向配置された電源層および信号層とを有する構成であれば、任意層数の多層プリント配線基板に適用することができる。
【００７４】
【発明の効果】
以上説明したように、本発明によれば、グラウンド層を流れるリターン電流の電流経路が最短直線的となり、多層プリント配線基板から放射される電磁波放射ノイズを低減させることができる。
【図面の簡単な説明】
【図１】本発明の多層プリント配線基板の一実施形態における第１の導体層の構成を示す平面図である。
【図２】本実施形態の多層プリント配線基板における第２の導体層の構成を示す平面図である。
【図３】本実施形態の多層プリント配線基板における第３の導体層の構成を示す平面図である。
【図４】本実施形態の多層プリント配線基板における第４の導体層の構成を示す平面図である。
【図５】図１から図４を参照して説明した多層プリント配線基板の変形例の、第１の導体層の構成を示す平面図である。
【図６】本変形例の多層プリント配線基板における第２の導体層の構成を示す平面図である。
【図７】本変形例の多層プリント配線基板における第３の導体層の構成を示す平面図である。
【図８】本変形例の多層プリント配線基板における第４の導体層の構成を示す平面図である。
【図９】本変形例の多層プリント配線基板における第５の導体層の構成を示す平面図である。
【図１０】本変形例の多層プリント配線基板における第６の導体層の構成を示す平面図である。
【図１１】従来の多層プリント配線基板における第１の導体層の構成を示す平面図である。
【図１２】従来の多層プリント配線基板における第２の導体層の構成を示す平面図である。
【図１３】従来の多層プリント配線基板における第３の導体層の構成を示す平面図である。
【図１４】従来の多層プリント配線基板における第４の導体層の構成を示す平面図である。
【図１５】従来の他の多層プリント配線基板における第１の導体層の構成を示す平面図である。
【図１６】従来の他の多層プリント配線基板における第２の導体層の構成を示す平面図である。
【図１７】従来の他の多層プリント配線基板における第３の導体層の構成を示す平面図である。
【図１８】従来の他の多層プリント配線基板における第４の導体層の構成を示す平面図である。
【図１９】従来の他の多層プリント配線基板における第５の導体層の構成を示す平面図である。
【図２０】従来の他の多層プリント配線基板における第６の導体層の構成を示す平面図である。
【符号の説明】
１，３１ 第１の信号層
２，３２ 第１の出力側ＩＣ
３，３３ 第２の出力側ＩＣ
４ａ，４ｂ，３４ａ，３４ｂ ５Ｖクロック信号用配線パターン
５ａ，５ｂ，６，８，９，１６ａ，１６ｂ，２１，２２，３５ａ，３５ｂ，３６，３８，３９，４０，４８ａ，４８ｂ，５３，５４ スルーホール
７，３７ ３．３Ｖクロック信号用配線パターン
１０，４２ グラウンド層
１１，１２，４３，４４ 電流経路
１３，４５ 電源層
１４，４６ ５Ｖ電源プレーン
１５ａ，１５ｂ，４７ａ，４７ｂ ３．３Ｖ電源プレーン
１７，４１ 第２の信号層
１８，５１ 第１の入力側ＩＣ
１９，５２ 第２の入力側ＩＣ
２０，５５ ３．３Ｖ電源パターン
４９ 第３の信号層
５０ 第４の信号層
Claims (3)
- 供給電圧が互いに異なる複数の電源プレーンが設けられた電源層とグラウンド層とを含む少なくとも四層以上の導体層を有する多層プリント配線基板において、
前記電源層は前記グラウンド層と互いに対向して設けられているとともに、前記複数の電源プレーンのうち少なくとも一つの電源プレーンは分割して形成され、
前記電源層の前記分割された電源プレーン同士の間に、電磁波放射ノイズ源となる信号を伝送する配線パターンが形成されていることを特徴とする多層プリント配線基板。 - 前記グラウンド層は単一平面状に形成されている、請求項１に記載の多層プリント配線基板。
- 前記電磁波放射ノイズ源となる信号は、前記多層プリント配線基板に実装される電子デバイスから発信されるクロック信号である、請求項１または２に記載の多層プリント配線基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01398198A JP3610221B2 (ja) | 1998-01-27 | 1998-01-27 | 多層プリント配線基板 |
| US09/237,246 US6175506B1 (en) | 1998-01-27 | 1999-01-26 | Multilayer printed circuit board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01398198A JP3610221B2 (ja) | 1998-01-27 | 1998-01-27 | 多層プリント配線基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214809A JPH11214809A (ja) | 1999-08-06 |
| JP3610221B2 true JP3610221B2 (ja) | 2005-01-12 |
Family
ID=11848411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01398198A Expired - Fee Related JP3610221B2 (ja) | 1998-01-27 | 1998-01-27 | 多層プリント配線基板 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6175506B1 (ja) |
| JP (1) | JP3610221B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1061784B1 (en) * | 1998-07-20 | 2006-09-27 | Samsung Electronics Co., Ltd. | Radio-electronic unit |
| US6849805B2 (en) * | 2000-12-28 | 2005-02-01 | Canon Kabushiki Kaisha | Printed wiring board and electronic apparatus |
| US6995322B2 (en) * | 2003-01-30 | 2006-02-07 | Endicott Interconnect Technologies, Inc. | High speed circuitized substrate with reduced thru-hole stub, method for fabrication and information handling system utilizing same |
| JP2008226065A (ja) * | 2007-03-15 | 2008-09-25 | Hitachi Ltd | 電源制御装置 |
| TWI402007B (zh) * | 2010-11-29 | 2013-07-11 | Hon Hai Prec Ind Co Ltd | 印刷電路板 |
| US10524351B2 (en) * | 2018-01-02 | 2019-12-31 | Qualcomm Incorporated | Printed circuit board (PCB) with stubs coupled to electromagnetic absorbing material |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05160292A (ja) * | 1991-06-06 | 1993-06-25 | Toshiba Corp | 多層パッケージ |
| US5768109A (en) * | 1991-06-26 | 1998-06-16 | Hughes Electronics | Multi-layer circuit board and semiconductor flip chip connection |
| US5854534A (en) * | 1992-08-05 | 1998-12-29 | Fujitsu Limited | Controlled impedence interposer substrate |
| US5315069A (en) * | 1992-10-02 | 1994-05-24 | Compaq Computer Corp. | Electromagnetic radiation reduction technique using grounded conductive traces circumscribing internal planes of printed circuit boards |
| US5408053A (en) * | 1993-11-30 | 1995-04-18 | Hughes Aircraft Company | Layered planar transmission lines |
| JPH07235775A (ja) * | 1994-02-21 | 1995-09-05 | Mitsubishi Electric Corp | 多層プリント配線基板 |
| JPH07326833A (ja) * | 1994-06-02 | 1995-12-12 | Fujitsu Ltd | Ｅｍｉ放射を抑止する配線パターン |
| SE503166C2 (sv) * | 1994-08-22 | 1996-04-15 | Ericsson Telefon Ab L M | Kapacitansuppvisande mönsterkortstillhörigt kopplingsarrangemang |
| JP2638567B2 (ja) * | 1995-06-08 | 1997-08-06 | 日本電気株式会社 | 多層配線基板 |
| JP2867985B2 (ja) * | 1996-12-20 | 1999-03-10 | 日本電気株式会社 | プリント回路基板 |
| US5847936A (en) * | 1997-06-20 | 1998-12-08 | Sun Microsystems, Inc. | Optimized routing scheme for an integrated circuit/printed circuit board |
-
1998
- 1998-01-27 JP JP01398198A patent/JP3610221B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-26 US US09/237,246 patent/US6175506B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6175506B1 (en) | 2001-01-16 |
| JPH11214809A (ja) | 1999-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3206561B2 (ja) | 多層配線基板 | |
| KR100294957B1 (ko) | 프린트배선판 | |
| KR920005068B1 (ko) | 인쇄배선회로장치 | |
| US7239526B1 (en) | Printed circuit board and method of reducing crosstalk in a printed circuit board | |
| US8049118B2 (en) | Printed circuit board | |
| US6337798B1 (en) | Digital circuit decoupling for EMI reduction | |
| US5835979A (en) | Wiring pattern preventing EMI radiation | |
| JP3610225B2 (ja) | プリント配線板 | |
| JP3610221B2 (ja) | 多層プリント配線基板 | |
| JPH09199818A (ja) | グランド間接続構造 | |
| US6215076B1 (en) | Printed circuit board with noise suppression | |
| US6930888B2 (en) | Mechanism to cross high-speed differential pairs | |
| JPH11261238A (ja) | 多層プリント配線板と該多層プリント配線板を搭載した電子機器 | |
| JPH10270862A (ja) | Ｅｍｉ抑制多層プリント基板 | |
| JP2001267701A (ja) | プリント基板 | |
| JP4626339B2 (ja) | プリント基板、デジタルアナログ混成回路およびシールドパターン | |
| JPH11145570A (ja) | プリント基板 | |
| JP2004304134A (ja) | 配線基板及びその製造方法 | |
| JP2005183790A (ja) | プリント配線基板 | |
| JP3610127B2 (ja) | 印刷回路基板及び印刷回路基板の設計方法 | |
| JP2006302944A (ja) | 多層プリント配線基板 | |
| CN219555246U (zh) | 一种设置有差分信号走线的印刷电路板 | |
| JP2012238724A (ja) | プリント配線基板 | |
| JPH09266370A (ja) | 片面プリント配線板および該片面プリント配線板の設計方法 | |
| JPH11121928A (ja) | 多層配線基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040426 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040609 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040804 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040804 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041006 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041018 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071022 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081022 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091022 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091022 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101022 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101022 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111022 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111022 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121022 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131022 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |