JP3206561B2 - 多層配線基板 - Google Patents
多層配線基板Info
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Description
し、特に、スルーホールがグランド層または電源層を貫
通する多層配線基板に関する。
層、グランド層および電源層を含む。グランド層および
電源層は、多層配線基板上に実装された電子部品に所定
の電位を供給する役割の他に、信号配線層の配線パター
ンの特性インピーダンスを所定の値に設定する役割を有
している。しかしながら、多層配線基板に設けられたス
ルーホールがグランド層または電源層と接続されず貫通
している部分では、グランド層または電源層とスルーホ
ールとの間に容量成分が形成されてしまう。この容量性
成分により反射ノイズが発生し、この結果、スルーホー
ルを伝送する信号波形が歪んでしまう。このため、特
に、100メガヘルツまたはそれ以上の周波数の信号を
伝送することができない。
ーンの本数を増やすために、信号配線層の層数を増やし
ているが、信号配線層の層数が増加すると必然的にグラ
ンド層および電源層の層数も増加する。このため、信号
の伝送経路上に存在しグランド層または電源層とスルー
ホールとの間に形成される容量成分の総容量はますます
大きくなる。
−102667には、信号配線層にプリントされる配線
パターンとスルーホールとの間を誘導成分の大きい接続
部材により接続した多層配線基板が開示されている。接
続部材は、その幅がスルーホールに向かうに従って狭く
され、誘導成分が大きくなるように形成されている。こ
の公報記載の多層配線基板は、容量性の反射ノイズを接
続部材によって発生する誘導性の反射ノイズで相殺して
いる。
公報記載の多層配線基板では、信頼性が悪化し製造コス
トが上昇してしまうという問題がある。信号配線パター
ンとスルーホールとの間の接続部において信号配線パタ
ーンの幅をスルーホールに向かって狭まるように形成し
て誘導成分を大きくしているため、接続部が断線しやす
くなり製造歩留まりが悪化するからである。
なく、波形歪みの小さい信号配線パターンを多数配線す
ることのできる多層配線基板を提供することにある。
に本発明の多層配線基板は、第1および第2の第1電位
の電源パターンと、第1の第2電位の電源パターンと、
前記第1の第1電位の電源パターンと前記第1の第2電
位の電源パターンとの間に配置された信号配線層に形成
された配線パターンと、この配線パターンと接続され、
前記第1および第2の第1電位の電源パターンと前記第
1の第2電位の電源パターンとを貫通するスルーホール
と、前記第1の第1電位の電源パターンと前記スルーホ
ールとの間に形成された第1の間隙と、前記第2の第1
電位の電源パターンと前記スルーホールとの間に形成さ
れ、前記第1の間隙よりも大きい第2の間隙とを含む。
第2の間隙は、前記第2の第1電位の電源パターンと前
記スルーホールとの間に容量性の成分が生成されないよ
う形成されていることを特徴とする。
記第2の第1電位の電源パターンおよび前記第2の第2
電位の電源パターンは、当該第2の第1電位の電源パタ
ーンと当該第2の第2電位の電源パターンとの間の第2
の信号配線層に形成され前記スルーホールと接続してい
ない第2の配線パターンの特性インピーダンスを所定の
値に設定することを特徴とする。
第2の間隙は、前記第2の第1電位の電源パターンと前
記スルーホールとの間の距離が400マイクロメートル
だけ隔てられていることを特徴とする。
記第1および第2の第1電位の電源パターンと前記第1
の第2電位の電源パターンと、前記スルーホールとの間
に形成される容量性の成分の総和が所定値以下に設定さ
れていることを特徴とする。
線基板は、上面と、この上面に設けられた信号配線と、
この信号配線から最も近い位置にある第1の電源層に設
けられた第1の電源パターンと、第2の電源層に設けら
れた第2の電源パターンと、前記信号配線と接続され、
前記第1の電源パターンと前記第2の電源パターンとを
貫通するスルーホールと、前記第1の電源パターンと前
記スルーホールとの間に形成された第1の間隙と、前記
第2の電源パターンと前記スルーホールとの間に形成さ
れ、前記第1の間隙よりも大きい第2の間隙とを含む。
線基板は、信号配線層に設けられた配線パターンと、こ
の配線パターンから最も近い位置に配置された第1の電
源パターンと、前記配線パターンとの間に他の電源パタ
ーンが配置された第2の電源パターンと、前記配線パタ
ーンと接続され、前記第1および第2の電源パターンを
貫通するスルーホールと、前記第1の電源パターンと前
記スルーホールとの間に形成された第1の間隙と、前記
第2の電源パターンと前記スルーホールとの間に形成さ
れ、前記第1の間隙よりも大きい第2の間隙とを含む。
第2の間隙は、前記第2の電源パターンと前記スルーホ
ールとの間に容量性の成分が生成されないよう形成され
ていることを特徴とする。
記第2の間隙は、前記第2の電源パターンと前記スルー
ホールとの間の距離が400マイクロメートルだけ隔て
られていることを特徴とする。
第1および第2電源パターンと前記スルーホールとの間
に形成される容量性の成分の総和が所定値以下に設定さ
れていることを特徴とする。
の形態について図面を参照して詳細に説明する。
配線基板100は、スルーホール111および112
と、グランド層121および122と、電源層131お
よび132と、信号配線層141、142、143およ
び144とを含む。多層プリント配線基板100のスル
ーホール、グランド層、電源層または信号配線層のいず
れも設けられていない部分には、絶縁部材により形成さ
れた絶縁層が設けられている。本実施の形態では、絶縁
部材はポリイミドである。多層プリント配線基板100
は、他のスルーホール、グランド層、電源層および信号
配線層も含むが、ここでは省略する。
プリント配線基板100の上面から下面までを貫通して
いる。本実施の形態では、スルーホール111および1
12の内壁は銅でメッキされている。
位に保たれ、多層プリント配線基板100内の信号配線
に接地電位を供給する。グランド層121および122
には、それぞれグランドパターン1210および122
0が設けられている。本実施の形態では、グランドパタ
ーン1210および1220の材料は銅である。
保たれ、多層プリント配線基板100内の信号配線に電
源電位を供給する。本実施の形態では、電源電位は、
2.5ボルトである。電源層131および132には、
それぞれ電源パターン1310および1320が設けら
れている。本実施の形態では、電源パターン1310お
よび1320の材料は銅である。
源層131との間に設けられている。信号配線層141
は配線パターン1411を含む。本実施の形態では配線
パターン1411の材料は銅である。配線パターン14
11はスルーホール111および112のいずれにも接
続されていない。
源層132との間に設けられている。信号配線層143
は配線パターン1431および1432を含む。本実施
の形態では配線パターン1431および1432の材料
は銅である。配線パターン1431は、スルーホール1
11に接続された一端とヴィアホール151に接続され
た他端とを有する。配線パターン1432は、スルーホ
ール112に接続された一端とヴィアホール152に接
続された他端とを有する。
源層132との間に設けられている。信号配線層144
は信号配線層143の下部に位置している。信号配線層
144は配線パターン1441を含む。本実施の形態で
は、配線パターン1441の材料は銅である。配線パタ
ーン1441は、ヴィアホール151に接続された一端
とヴィアホール152に接続された他端とを有する。
集積回路装置(Integrated Circui
t:IC)10および20が搭載されている。
ーン161および162が設けられている。配線パター
ン161は、一端がスルーホール111に接続され、他
端がIC10の入出力端子に接続されている。配線パタ
ーン162は、一端がスルーホール112に接続され、
他端がIC20の入出力端子に接続されている。すなわ
ち、IC10の入出力端子の1つは、配線パターン16
1を介してスルーホール111に接続されている。IC
20の入出力端子の1つは、配線パターン162を介し
てスルーホール112に接続されている。
に設けられた配線パターン1431および1432は、
スルーホール111および112に接続されている。こ
のため、グランド層122および電源層132は配線パ
ターン1431および1432の特性インピーダンスを
所望の値に設定する役割を有している。
1の間に設けられている配線パターンは、スルーホール
111または112のいずれにも接続されていない。す
なわち、グランド層121および電源層131は、スル
ーホール111または112に接続された配線パターン
の特性インピーダンスを所定の値に設定する役割は有し
ていない。
は、スルーホール111および112が貫通する部分を
除き、多層プリント配線基板100の全領域に渡って形
成されている。グランドパターン1210および122
0のスルーホール111および112が貫通する部分に
は、クリアランスが形成されている。
2とグランドパターン1210との間に形成された間隙
である。クリアランス171はスルーホール112の全
円周に渡って一様に形成されている。スルーホール11
2に接続された配線パターンで最も近いグランドパター
ンがグランドパターン1210であるものは存在しな
い。このため、クリアランス171の長さは、グランド
パターン1210とスルーホールとの間に容量成分が形
成されない長さに設定される。本実施の形態では、クリ
アランス171の長さは400マイクロメートルであ
る。スルーホール111とグランドパターン1210と
の間のクリアランスもクリアランス171と同様の構成
を有する。
2とグランドパターン1220との間に形成された間隙
である。クリアランス173はスルーホール112の全
円周に渡って一様に形成されている。クリアランス17
3は、配線パターン1432が接続されたスルーホール
112と、配線パターン1432に最も近いグランドパ
ターン1220との間に形成されている。このため、ク
リアランス173の寸法、すなわち、スルーホール11
2とグランドパターン1220との間隔は、配線パター
ン1432の特性インピーダンスを所望の値に設定でき
る長さに設定される。より好ましくは、製造上可能な限
り小さい長さに設定されるのがよい。これは、クリアラ
ンス173が設けられている位置は、グランドパターン
1220が形成されていないため、クリアランスを大き
くしてしまうと配線パターンの特性インピーダンスを所
望の値に設定できないためである。本実施の形態では、
クリアランス173の寸法は200マイクロメートルで
ある。
11に接続されているとともにグランドパターン122
0に最も近いため、スルーホール111とグランドパタ
ーン1220との間のクリアランスもクリアランス17
3と同様の構成を有する。
スルーホール111および112が貫通する部分を除
き、多層プリント配線基板100の全領域に渡って形成
されている。電源パターン1310および1320のス
ルーホール111および112が貫通する部分には、ク
リアランスが形成されている。
2と電源パターン1310との間に形成された間隙であ
る。クリアランス172はスルーホール112の全円周
に渡って一様に形成されている。スルーホール112に
接続された配線パターンで最も近い電源パターンが電源
パターン1310であるものは存在しない。このため、
クリアランス172の寸法、すなわち、スルーホール1
12と電源パターン1310との距離は、スルーホール
112と電源パターン1310との間に容量成分が形成
されない長さに設定される。本実施の形態では、クリア
ランス172の長さは400マイクロメートルである。
スルーホール111と電源パターン1310との間のク
リアランスもクリアランス172と同様の構成を有す
る。
2と電源パターン1320との間に形成された間隙であ
る。クリアランス172はスルーホール112の全円周
に渡って一様に形成されている。クリアランス172
は、配線パターン1432が接続されたスルーホール1
12と、配線パターン1432に最も近い電源パターン
1320との間に形成されている。このため、クリアラ
ンス172の寸法、すなわち、スルーホール112と電
源パターン1320との間隔は、配線パターン1432
の特性インピーダンスを所望の値に設定できる長さに設
定される。より好ましくは、製造上可能な限り小さい長
さに設定されるのがよい。これは、クリアランス174
が設けられている位置は、電源パターン1320が形成
されていないため、配線パターンの特性インピーダンス
を所望の値に設定できないためである。本実施の形態で
は、クリアランス174の寸法は200マイクロメート
ルである。
11に接続されているとともに電源パターン11320
に最も近いものであるため、スルーホール111と電源
パターン1320との間のクリアランスもクリアランス
174と同様の構成を有する。
インピーダンスは、スルーホール112からクリアラン
ス173だけ隔てられたグランドパターン1220と、
スルーホール112からクリアランス174だけ隔てら
れた電源パターン1320とにより所望の値に設定され
る。
きくとられたクリアランスの寸法は、そのクリアランス
が設けられたグランドパターンまたは電源パターンが該
グランドパターンまたは該電源パターンに近接する配線
パターンの特性インピーダンスを所望の値に設定可能な
範囲で決定することができる。
法が大きくとられたクリアランスのそれぞれにおいて、
グランドパターンまたは電源パターンとスルーホールと
の間に容量成分が全く形成されないよう設計されていな
くともよい。スルーホール112と、このスルーホール
112が貫通するすべてのグランドパターンおよび電源
パターンの各々との間に生成される容量性の成分の総和
が所定値以下に押えられていればよい。この所定値は、
回路の動作周波数等により適宜定められる。このため、
例えば、クリアランス171と172とは同一の寸法を
有していなくてもよい。
した信号配線層を乗り換えるときに使用される。ヴィア
ホール151および152は、グランドパターンまたは
電源パターンを貫通しないため、生成する容量性の成分
はスルーホールと比べ小さい。このため、伝送する信号
の波形をほとんど歪ませることはない。
パターンに2種類のクリアランスが設けられた例につい
て説明する。
30および電源パターン1330をスルーホール113
および114が貫通している。信号配線層145には、
配線パターン1451および1452が設けられてい
る。スルーホール113は配線パターン1451および
1452のいずれにも接続されていない。スルーホール
114は配線パターン1452に接続されている。
75および176を含む。クリアランス175は、電源
パターン1330とスルーホール113との間の間隙で
ある。クリアランス175の寸法は、電源パターン13
30とスルーホール113との間に容量性の成分が形成
されない距離に設定されている。一方、クリアランス1
76は、電源パターン1330とスルーホール114と
の間の間隙である。クリアランス176の寸法は、配線
パターン1452の特性インピーダンスを所望の値に設
定できるような距離に設定されている。
参照して詳細に説明する。
ら出力された信号は、配線パターン161およびスルー
ホール111を介して信号配線層143に配線された配
線パターン1431へと伝搬する。信号は、配線パター
ン1431を伝送し、ヴィアホール151で信号配線層
144の配線パターン1441に乗り移る。配線パター
ン1441を伝送した信号は、ヴィアホール152で再
び信号配線層143に乗り換えて配線パターン1432
を通り、スルーホール112に送られる。スルーホール
112および配線パターン162を介して、信号はIC
20の入力端子に到達する。
およびグランドパターンとスルーホールおよび電源パタ
ーンとの間に2種類のクリアランスを形成した。第1の
種類のクリアランスは、スルーホール112およびグラ
ンドパターン1220とスルーホール112および電源
パターン1320との間にそれぞれ形成されたクリアラ
ンス173および174である。クリアランス173お
よび174は、スルーホール112およびグランドパタ
ーン1220とスルーホール112および電源パターン
1320とのそれぞれの間隔がスルーホール112に接
続された配線パターン1432の特性インピーダンスを
所望の値に設定するのに必要な長さに形成されている。
ル112およびグランドパターン1210とスルーホー
ル112および電源パターン1310との間にそれぞれ
形成されたクリアランス171および172である。ク
リアランス171および172は、スルーホール112
およびグランドパターン1210とスルーホール112
および電源パターン1310とのそれぞれの間隔がこれ
らスルーホールおよびグランドパターンとスルーホール
および電源パターンとの間に容量性の成分が形成されな
い長さに設定されている。このため、スルーホール11
2における容量成分の総量を低減することができ、この
結果、スルーホール112を含む信号伝送経路上の信号
の波形の歪みを小さくすることができる。
て、図面を参照して詳細に説明する。この第2の実施の
形態の特徴は、電子部品のピンが挿入されたスルーホー
ルの周りに設けられたクリアランスに適用した点にあ
る。
200は、スルーホール211と、グランド層221お
よび222と、電源層231および232と、信号配線
層241、242および243とを含む。スルーホー
ル、グランド層、電源層または信号配線層のいずれも設
けられていない部分には、絶縁部材から形成された絶縁
層が設けられている。多層プリント配線基板100は、
他のスルーホール、グランド層、電源層および信号配線
層も含むが、ここでは省略する。
基板200の上面から下面までを貫通している。本実施
の形態では、スルーホール211の内壁は銅でメッキさ
れている。
コネクタ40が実装されている。コネクタはピン41を
有し、ピン41はスルーホール211に挿入されている
とともに電気的に接続されている。
配線パターン261および262が設けられている。配
線パターン261は、コネクタ40のピン41に接続さ
れた一端とIC30の入出力端子に接続された他端とを
有する。配線パターン262はIC30の入出力端子に
接続された一端を有する。
位に保たれ、多層プリント配線基板200内の信号配線
に接地電位を供給する。グランド層221および222
には、それぞれグランドパターン2210および222
0が設けられている。グランドパターン2210および
2220は、スルーホール211や他のスルーホールが
貫通する部分を除き、多層プリント配線基板200の全
領域に渡って形成されている。本実施の形態では、グラ
ンドパターン2210および2220の材料は銅であ
る。
保たれ、多層プリント配線基板200内の信号配線に電
源電位を供給する。本実施の形態では、電源電位は、
2.5ボルトである。電源層231および232には、
それぞれ電源パターン2310および2320が設けら
れている。電源パターン2310および2320は、ス
ルーホール211や他のスルーホールが貫通する部分を
除き、多層プリント配線基板200の全領域に渡って形
成されている。本実施の形態では、電源パターン231
0および2320の材料は銅である。
グランド層221と電源層231との間に設けられてい
る。信号配線層241は信号配線層242の上部に位置
している。信号配線層241および242はそれぞれ配
線パターン2411および2421を含む。本実施の形
態では配線パターン2411および2421の材料は銅
である。配線パターン2411および2421はいずれ
もスルーホール211に接続されていない。
源層232との間に設けられている。信号配線層243
は配線パターン2431を含む。本実施の形態では配線
パターン2431の材料は銅である。配線パターン24
31はスルーホール211に接続されていない。
ル211に接続された配線パターン261が配線された
多層プリント配線基板200の上面から最も近い位置に
あり、配線パターン261の特性インピーダンスを所望
の値に設定する役割を持っている。グランドパターン2
210のスルーホール211が貫通する部分には、クリ
アランス271が形成されている。
1とグランドパターン2210との間に形成された間隙
である。クリアランス271はスルーホール211の全
円周に渡って一様に形成されている。クリアランス27
1は、配線パターン1432が接続されたスルーホール
112と、配線パターン261に最も近いグランドパタ
ーン2210との間に形成されている。このため、クリ
アランス271の寸法、すなわち、スルーホール211
とグランドパターン2220との間隔は、配線パターン
261の特性インピーダンスを所望の値に設定できる長
さに設定される。より好ましくは、製造上可能な限り小
さい長さに設定されるのがよい。これは、クリアランス
273が設けられている位置は、グランドパターン22
10が形成されていないため、クリアランスを大きくし
てしまうと配線パターン261の特性インピーダンスを
所望の値に設定できないためである。本実施の形態で
は、クリアランス271の寸法は200マイクロメート
ルである。
2220および電源パターン2320は、いずれもスル
ーホール211に接続された配線パターンとは面してい
ない。電源パターン2310、グランドパターン222
0および電源パターン2320のスルーホール211が
貫通する部分には、それぞれクリアランス272、27
3および274が形成されている。
1と電源パターン2310との間に形成された間隙であ
る。クリアランス272はスルーホール211の全円周
に渡って一様に形成されている。スルーホール211に
接続された配線パターンで最も近い電源パターンが電源
パターン2310であるものは存在しない。このため、
クリアランス272の寸法、すなわち、スルーホール2
11と電源パターン2310との距離は、スルーホール
211と電源パターン2310との間に容量成分が形成
されない長さに設定されるのがよい。本実施の形態で
は、クリアランス272の長さは400マイクロメート
ルである。スルーホール211とグランドパターン22
20との間のクリアランス273およびスルーホール2
11と電源パターン2320との間のクリアランス27
4もクリアランス272と同様の構成を有する。
参照して詳細に説明する。
0の外部からケーブル50を伝搬してきた信号は、コネ
クタ40のピン41から出力され配線パターン261お
よびスルーホール211に送出される。配線パターン2
61を伝送した信号は、IC30の入力端子に到達す
る。
配線基板200の上面の配線パターン261から最も近
い位置にあるグランドパターン2210とスルーホール
211との間に形成されたクリアランス271と、スル
ーホール211に接続された配線パターン261から最
も近くに配置されたグランドパターンまたは電源パター
ンではないグランドパターン2220、電源パターン2
310または電源パターン2320とスルーホール21
1との間にそれぞれ形成されたクリアランス272、2
73または274とを設けた。このため、スルーホール
を用いて多層プリント配線基板に実装される電子部品の
ピンが挿入されたスルーホールに対して発生する容量成
分を低減することができ、この結果、信号の波形の歪み
を小さくすることができる。
て、図面を参照して詳細に説明する。この第3の実施の
形態の特徴は、ヴィアホールでは乗り換えることができ
ない信号配線層間の乗り換えのために用いられるスルー
ホールに対して適用した点にある。
配線基板300は、スルーホール311、312および
313と、グランド層321、322および323と、
電源層331、332および333と、信号配線層34
1および342とを含む。多層プリント配線基板300
のスルーホール、グランド層、電源層または信号配線層
のいずれも設けられていない部分には、絶縁部材により
形成された絶縁層が設けられている。本実施の形態で
は、絶縁部材はポリイミドである。多層プリント配線基
板300は、他のスルーホール、グランド層、電源層お
よび信号配線層も含むが、ここでは省略する。
は、多層プリント配線基板300の上面から下面までを
貫通している。本実施の形態では、スルーホール31
1、312および313の内壁は銅でメッキされてい
る。
は、接地電位に保たれ、多層プリント配線基板300内
の信号配線に接地電位を供給する。グランド層321、
322および323には、それぞれグランドパターン3
210、3220および3230が設けられている。本
実施の形態では、グランドパターン3210、3220
および3230の材料は銅である。
源電位に保たれ、多層プリント配線基板300内の信号
配線に電源電位を供給する。本実施の形態では、電源電
位は、2.5ボルトである。電源層331、332およ
び333には、それぞれ電源パターン3310、332
0および3330が設けられている。本実施の形態で
は、電源パターン3310、3320および3330の
材料は銅である。
源層331との間に設けられている。信号配線層341
は配線パターン3411を含む。本実施の形態では配線
パターン3411の材料は銅である。配線パターン34
11は、スルーホール312に接続された一端と、スル
ーホール313に接続された他端とを有する。
源層333との間に設けられている。信号配線層342
は配線パターン3421を含む。本実施の形態では配線
パターン3421の材料は銅である。配線パターン34
21は、スルーホール311に接続された一端とスルー
ホール312に接続された他端とを有する。
60および70が搭載されている。
線パターン361および362が設けられている。配線
パターン361は、一端がスルーホール311に接続さ
れ、他端がIC60の入出力端子に接続されている。配
線パターン362は、一端がスルーホール313に接続
され、他端がIC70の入出力端子に接続されている。
に設けられた配線パターン3411は、スルーホール3
12および313に接続されている。このため、グラン
ド層321および電源層331は配線パターン3411
の特性インピーダンスを所望の値に設定する役割を有し
ている。
に設けられた配線パターン3421は、スルーホール3
11および312に接続されている。このため、グラン
ド層323および電源層333は配線パターン3421
の特性インピーダンスを所望の値に設定する役割を有し
ている。
び3230は、スルーホール311、312および31
3が貫通する部分を除き、多層プリント配線基板300
の全領域に渡って形成されている。グランドパターン3
210、3220および3230のスルーホール31
1、312および313が貫通する部分には、クリアラ
ンスが形成されている。
2とグランドパターン3210との間に形成された間隙
である。クリアランス371はスルーホール312の全
円周に渡って一様に形成されている。クリアランス37
1は、配線パターン3411が接続されたスルーホール
312と、配線パターン3411に最も近いグランドパ
ターン3210との間に形成されている。このため、ク
リアランス371の寸法、すなわち、スルーホール31
2とグランドパターン3210との間隔は、配線パター
ン3411の特性インピーダンスを所望の値に設定でき
る長さに設定される。より好ましくは、製造上可能な限
り小さい長さに設定されるのがよい。本実施の形態で
は、クリアランス173の寸法は200マイクロメート
ルである。
もクリアランス371と同様の構成を有する。
330は、スルーホール311、312および313が
貫通する部分を除き、多層プリント配線基板300の全
領域に渡って形成されている。電源パターン3310、
3320および3330のスルーホール311、312
および313が貫通する部分には、クリアランスが形成
されている。
2と電源パターン3310との間に形成された間隙であ
る。クリアランス373はスルーホール312の全円周
に渡って一様に形成されている。クリアランス373
は、配線パターン3411が接続されたスルーホール3
12と、配線パターン3411に最も近い電源パターン
3310との間に形成されている。このため、クリアラ
ンス373の寸法、すなわち、スルーホール312と電
源パターン3310との間隔は、配線パターン3411
の特性インピーダンスを所望の値に設定できる長さに設
定される。より好ましくは、製造上可能な限り小さい長
さに設定されるのがよい。本実施の形態では、クリアラ
ンス373の寸法は200マイクロメートルである。
もクリアランス371と同様の構成を有する。
インピーダンスは、スルーホール312からクリアラン
ス371だけ隔てられているとともにスルーホール31
3からクリアランス372だけ隔てられているグランド
パターン3210と、スルーホール312からクリアラ
ンス373だけ隔てられているとともにスルーホール3
13からクリアランス374だけ隔てられている電源パ
ターン3310とにより所望の値に設定される。
ーダンスは、スルーホール311からクリアランス37
5だけ隔てられているとともにスルーホール312から
クリアランス376だけ隔てられているグランドパター
ン3230と、スルーホール311からクリアランス3
77だけ隔てられているとともにスルーホール312か
らクリアランス378だけ隔てられている電源パターン
3330とにより所望の値に設定される。グランド層3
22に形成されたグランドパターン3220と、電源層
332に形成された電源パターン3320とのいずれの
ものも、スルーホール311、312または313に接
続された配線パターンの特性インピーダンスを所定の値
に設定する役割を有していない。このため、グランドパ
ターン3220または電源パターン3320と、スルー
ホール311、312または313のそれぞれとの間に
形成されるクリアランスの長さは、グランドパターン3
220または電源パターン3320と各スルーホールと
の間に容量成分が形成されない長さに設定される。本実
施の形態では、このクリアランスの長さは400マイク
ロメートルである。グランド層323に形成されたグラ
ンドパターン3230と、電源層333に形成された電
源パターン3330とのいずれのものも、スルーホール
313に接続された配線パターンの特性インピーダンス
を所定の値に設定する役割は有していない。このため、
グランドパターン3230または電源パターン3330
と、スルーホール313との間に形成されるクリアラン
スの長さは、グランドパターン3230または電源パタ
ーン3330とスルーホール313との間に容量成分が
形成されない長さに設定される。本実施の形態では、こ
のクリアランスの長さは400マイクロメートルであ
る。
参照して詳細に説明する。
ら出力された信号は、配線パターン361およびスルー
ホール311を介して信号配線層342に配線された配
線パターン3421へと伝搬する。信号は、配線パター
ン3421を伝送し、スルーホール312を介して信号
配線層341の配線パターン3411に乗り代える。配
線パターン3411を伝送した信号は、スルーホール3
13に送られる。スルーホール313および配線パター
ン362を介して、信号はIC70の入力端子に到達す
る。
る。
絶縁部材としてポリイミドを用いるものとしたが、他の
材料により構成されていても適用できる。例えば、絶縁
部材としてセラミックを用いることができる。セラミッ
クを用いた場合、ポリイミドを用いたときに比べより微
細な配線が可能となるため、スルーホールに接続された
配線パターンの特性インピーダンスを所定の値に設定す
るため寸法が小さいクリアランスの寸法はより小さくで
きる。一方、セラミックはポリイミドに比べ誘電率が大
きいため、容量性の成分を生成させないために形成され
るクリアランスの寸法はポリイミドの場合よりも大きく
する。
1は多層プリント配線基板200の上面から下面までを
貫通するものとしたが、多層プリント配線基板を貫通し
ないよう構成されていてもよい。
ールおよびグランドパターンとスルーホールおよび電源
パターンとのそれぞれの間に2種類のクリアランスを形
成した。第1の種類のクリアランスは、配線パターンが
接続されたスルーホールと、この配線パターンから最も
近い位置に配置されたグランドパターンまたは電源パタ
ーンとの間に形成されたクリアランスである。第1の種
類のクリアランスは、スルーホールおよびグランドパタ
ーンまたはスルーホールおよび電源パターンの間隔が、
それぞれスルーホールに接続された配線パターンの特性
インピーダンスを所望の値に設定するのに必要な長さに
形成されている。
ルに接続された配線パターンから最も近い位置関係にあ
るグランドパターンまたは電源パターンではないグラン
ドパターンまたは電源パターンとスルーホールとの間に
形成され、スルーホールおよびグランドパターンまたは
スルーホールおよび電源パターンの間隔が、これらスル
ーホールおよびグランドパターンまたはスルーホールお
よび電源パターンとの間に容量性の成分が形成されない
長さに設定されている。以上のように構成したため、ス
ルーホールにおける容量成分の総量を低減することがで
き、この結果、スルーホールを含む信号伝送経路上の信
号の波形の歪みを小さくすることができる。
る。
スルーホール 121、122、221、222、321、322、3
23 グランド層 131、132、231、232、331、332、3
33 電源層 141〜144、241、242、243、341、3
42 信号配線層 171〜176、271〜274、371〜378 ク
リアランス
Claims (13)
- 【請求項1】 第1および第2の第1電位の電源パター
ンと、 第1の第2電位の電源パターンと、 前記第1の第1電位の電源パターンと前記第1の第2電
位の電源パターンとの間に配置された信号配線層に形成
された配線パターンと、 この配線パターンと接続され、前記第1および第2の第
1電位の電源パターンと前記第1の第2電位の電源パタ
ーンとを貫通するスルーホールと、 前記第1の第1電位の電源パターンと前記スルーホール
との間に形成された第1の間隙と、 前記第2の第1電位の電源パターンと前記スルーホール
との間に形成され、前記第1の間隙よりも大きい第2の
間隙とを含むことを特徴とする多層配線基板。 - 【請求項2】 前記第2の間隙は、前記第2の第1電位
の電源パターンと前記スルーホールとの間に容量性の成
分が生成されないよう形成されていることを特徴とする
請求項1記載の多層配線基板。 - 【請求項3】 前記第2の第1電位の電源パターンおよ
び前記第2の第2電位の電源パターンは、当該第2の第
1電位の電源パターンと当該第2の第2電位の電源パタ
ーンとの間の第2の信号配線層に形成され前記スルーホ
ールと接続していない第2の配線パターンの特性インピ
ーダンスを所定の値に設定することを特徴とする請求項
2記載の多層配線基板。 - 【請求項4】 前記第2の間隙は、前記第2の第1電位
の電源パターンと前記スルーホールとの間の距離が40
0マイクロメートルだけ隔てられていることを特徴とす
る請求項1記載の多層配線基板。 - 【請求項5】 前記第1および第2の第1電位の電源パ
ターンと前記第1の第2電位の電源パターンと、前記ス
ルーホールとの間に形成される容量性の成分の総和が所
定値以下に設定されていることを特徴とする請求項1記
載の多層配線基板。 - 【請求項6】 上面と、 この上面に設けられた信号配線と、 この信号配線から最も近い位置にある第1の電源層に設
けられた第1の電源パターンと、 第2の電源層に設けられた第2の電源パターンと、 前記信号配線と接続され、前記第1の電源パターンと前
記第2の電源パターンとを貫通するスルーホールと、 前記第1の電源パターンと前記スルーホールとの間に形
成された第1の間隙と、 前記第2の電源パターンと前記スルーホールとの間に形
成され、前記第1の間隙よりも大きい第2の間隙とを含
むことを特徴とする多層配線基板。 - 【請求項7】 前記第2の間隙は、前記第2の電源パタ
ーンと前記スルーホールとの間に容量性の成分が生成さ
れないよう形成されていることを特徴とする請求項6記
載の多層配線基板。 - 【請求項8】 前記第2の間隙は、前記第2の電源パタ
ーンと前記スルーホールとの間の距離が400マイクロ
メートルだけ隔てられていることを特徴とする請求項6
記載の多層配線基板。 - 【請求項9】 前記第1および第2電源パターンと前記
スルーホールとの間に形成される容量性の成分の総和が
所定値以下に設定されていることを特徴とする請求項6
記載の多層配線基板。 - 【請求項10】 信号配線層に設けられた配線パターン
と、 この配線パターンから最も近い位置に配置された第1の
電源パターンと、 前記配線パターンとの間に他の電源パターンが配置され
た第2の電源パターンと、 前記配線パターンと接続され、前記第1および第2の電
源パターンを貫通するスルーホールと、 前記第1の電源パターンと前記スルーホールとの間に形
成された第1の間隙と、 前記第2の電源パターンと前記スルーホールとの間に形
成され、前記第1の間隙よりも大きい第2の間隙とを含
むことを特徴とする多層配線基板。 - 【請求項11】 前記第2の間隙は、前記第2の電源パ
ターンと前記スルーホールとの間に容量性の成分が生成
されないよう形成されていることを特徴とする請求項1
0記載の多層配線基板。 - 【請求項12】 前記第2の間隙は、前記第2の電源パ
ターンと前記スルーホールとの間の距離が400マイク
ロメートルだけ隔てられていることを特徴とする請求項
10記載の多層配線基板。 - 【請求項13】 前記第1および第2電源パターンと前
記スルーホールとの間に形成される容量性の成分の総和
が所定値以下に設定されていることを特徴とする請求項
10記載の多層配線基板。
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JP3201345B2 (ja) * | 1998-05-13 | 2001-08-20 | 日本電気株式会社 | 多層プリント配線板 |
US6441313B1 (en) * | 1999-11-23 | 2002-08-27 | Sun Microsystems, Inc. | Printed circuit board employing lossy power distribution network to reduce power plane resonances |
US6441318B1 (en) * | 2000-08-22 | 2002-08-27 | Avaya Technologies Corp. | Compensation adjustable printed circuit board |
TW483293B (en) * | 2000-11-10 | 2002-04-11 | Via Tech Inc | Circuit daughter board and circuit board structure for stabilizing power source and strengthening grounding |
US6495770B2 (en) * | 2000-12-04 | 2002-12-17 | Intel Corporation | Electronic assembly providing shunting of electrical current |
US6548858B2 (en) | 2001-03-06 | 2003-04-15 | Mitac International Corp. | Multi-layer circuit board |
US6417460B1 (en) * | 2001-03-06 | 2002-07-09 | Mitac International Corp. | Multi-layer circuit board having signal, ground and power layers |
US6384340B1 (en) * | 2001-03-06 | 2002-05-07 | Mitac International Corp. | Multi-layer circuit board |
JP4079699B2 (ja) * | 2001-09-28 | 2008-04-23 | 富士通株式会社 | 多層配線回路基板 |
US20030066679A1 (en) * | 2001-10-09 | 2003-04-10 | Castro Abram M. | Electrical circuit and method of formation |
WO2003049520A1 (en) * | 2001-11-30 | 2003-06-12 | Sun Microsystems, Inc. | Signal routing and shield assignment using preferential shielding |
US6629306B2 (en) | 2001-11-30 | 2003-09-30 | Sun Microsystems, Inc. | Signal routing based approach for increasing decoupling capacitance using preferential shielding |
US6721936B2 (en) | 2001-11-30 | 2004-04-13 | Sun Microsystems, Inc. | Shield assignment using preferential shields |
US6687886B2 (en) | 2001-11-30 | 2004-02-03 | Sun Microsystems, Inc. | Logic optimization for preferential shields |
US6628138B2 (en) | 2001-11-30 | 2003-09-30 | Sun Microsystems, Inc. | Increasing decoupling capacitance using preferential shields |
TW550994B (en) * | 2002-01-28 | 2003-09-01 | Via Tech Inc | Layout structure supporting two different packaging techniques for central processing unit, the motherboard, and layout method |
US6988162B2 (en) * | 2002-02-05 | 2006-01-17 | Force10 Networks, Inc. | High-speed router with single backplane distributing both power and signaling |
US7088711B2 (en) * | 2002-02-05 | 2006-08-08 | Forcelo Networks, Inc. | High-speed router backplane |
US6822876B2 (en) * | 2002-02-05 | 2004-11-23 | Force10 Networks, Inc. | High-speed electrical router backplane with noise-isolated power distribution |
US6812803B2 (en) | 2002-02-05 | 2004-11-02 | Force10 Networks, Inc. | Passive transmission line equalization using circuit-board thru-holes |
US6941649B2 (en) * | 2002-02-05 | 2005-09-13 | Force10 Networks, Inc. | Method of fabricating a high-layer-count backplane |
US7155695B2 (en) * | 2002-02-06 | 2006-12-26 | Sun Microsystems, Inc. | Signal shielding technique using active shields for non-interacting driver design |
US6750403B2 (en) * | 2002-04-18 | 2004-06-15 | Hewlett-Packard Development Company, L.P. | Reconfigurable multilayer printed circuit board |
JP2003332752A (ja) * | 2002-05-14 | 2003-11-21 | Shinko Electric Ind Co Ltd | メタルコア基板およびその製造方法 |
US7435912B1 (en) * | 2002-05-14 | 2008-10-14 | Teradata Us, Inc. | Tailoring via impedance on a circuit board |
US7336502B1 (en) | 2003-06-03 | 2008-02-26 | Force10 Networks, Inc. | High-speed router with backplane using tuned-impedance thru-holes and vias |
US7141742B2 (en) * | 2003-07-17 | 2006-11-28 | Hewlett-Packard Development Company, L.P. | Alternating voided areas of anti-pads |
US7230835B1 (en) * | 2003-07-18 | 2007-06-12 | Cisco Technology, Inc. | Apparatus for reducing signal reflection in a circuit board |
TWI262040B (en) * | 2004-09-15 | 2006-09-11 | Mitac Technology Corp | Circuit structure and circuit substrate using different reference planes to regulate characteristic impedance |
US7501586B2 (en) * | 2004-10-29 | 2009-03-10 | Intel Corporation | Apparatus and method for improving printed circuit board signal layer transitions |
US7239527B1 (en) * | 2004-12-08 | 2007-07-03 | Force 10 Networks, Inc. | Backplane with power plane having a digital ground structure in signal regions |
DE102004060962A1 (de) * | 2004-12-17 | 2006-07-13 | Advanced Micro Devices, Inc., Sunnyvale | Mehrlagige gedruckte Schaltung mit einer Durchkontaktierung für Hochfrequenzanwendungen |
US7268302B1 (en) * | 2005-01-18 | 2007-09-11 | Sun Microsystems, Inc. | Low inductance mount for decoupling capacitors |
US7307437B1 (en) * | 2005-03-24 | 2007-12-11 | Hewlett-Packard Development Company, L.P. | Arrangement with conductive pad embedment |
JP2006337159A (ja) * | 2005-06-01 | 2006-12-14 | Nippon Eng Kk | プリント配線基板、及び、半導体試験装置 |
JP4844080B2 (ja) * | 2005-10-18 | 2011-12-21 | 日本電気株式会社 | 印刷配線板及びその電源雑音抑制方法 |
JP5050655B2 (ja) * | 2006-06-01 | 2012-10-17 | 富士通株式会社 | ビルドアップ基板、それを有する電子部品及び電子機器 |
JP5412029B2 (ja) * | 2006-12-28 | 2014-02-12 | 株式会社日本マイクロニクス | プローブユニット基板 |
JP5155582B2 (ja) * | 2007-03-30 | 2013-03-06 | 京セラ株式会社 | 配線基板および電子装置 |
JP5318360B2 (ja) * | 2007-03-30 | 2013-10-16 | 京セラ株式会社 | 配線基板および電子装置 |
JP5326455B2 (ja) | 2008-09-18 | 2013-10-30 | 日本電気株式会社 | プリント配線基板及びその製造方法 |
CN102469679A (zh) * | 2010-11-05 | 2012-05-23 | 富士康(昆山)电脑接插件有限公司 | 印刷电路板 |
CN102695361A (zh) * | 2011-03-23 | 2012-09-26 | 鸿富锦精密工业(深圳)有限公司 | 印刷电路板 |
US9545003B2 (en) * | 2012-12-28 | 2017-01-10 | Fci Americas Technology Llc | Connector footprints in printed circuit board (PCB) |
US8957325B2 (en) | 2013-01-15 | 2015-02-17 | Fujitsu Limited | Optimized via cutouts with ground references |
US9502336B2 (en) * | 2013-03-13 | 2016-11-22 | Intel Corporation | Coreless substrate with passive device pads |
JP6385075B2 (ja) * | 2013-04-15 | 2018-09-05 | キヤノン株式会社 | プリント配線板、プリント回路板及び電子機器 |
CN104219868A (zh) * | 2013-05-30 | 2014-12-17 | 英业达科技有限公司 | 防止静电放电的印刷电路板 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3932932A (en) * | 1974-09-16 | 1976-01-20 | International Telephone And Telegraph Corporation | Method of making multilayer printed circuit board |
FR2321994A1 (fr) | 1975-08-27 | 1977-03-25 | Plastique Ste Nle | Appareil perfectionne pour une fabrication de corps creux, par soufflage de paraisons en matiere plastique |
US4464704A (en) * | 1980-09-26 | 1984-08-07 | Sperry Corporation | Polyimide/glass-epoxy/glass hybrid printed circuit board |
JPS6156493A (ja) * | 1984-08-28 | 1986-03-22 | 日本電気株式会社 | 多層回路基板の電源配線構造 |
JPH023631Y2 (ja) * | 1984-12-28 | 1990-01-29 | ||
JPS61220499A (ja) * | 1985-03-27 | 1986-09-30 | 株式会社日立製作所 | 混成多層配線基板 |
US5010641A (en) * | 1989-06-30 | 1991-04-30 | Unisys Corp. | Method of making multilayer printed circuit board |
JPH03257991A (ja) | 1990-03-08 | 1991-11-18 | Hitachi Chem Co Ltd | 必要な配線パターンに絶縁電線を使用した配線板とその製造法 |
US5027253A (en) * | 1990-04-09 | 1991-06-25 | Ibm Corporation | Printed circuit boards and cards having buried thin film capacitors and processing techniques for fabricating said boards and cards |
JPH05102667A (ja) | 1991-10-03 | 1993-04-23 | Fujitsu Ltd | 多層プリント配線基板 |
JP3287673B2 (ja) * | 1993-11-30 | 2002-06-04 | 富士通株式会社 | 半導体装置 |
US5487218A (en) * | 1994-11-21 | 1996-01-30 | International Business Machines Corporation | Method for making printed circuit boards with selectivity filled plated through holes |
JPH08228064A (ja) * | 1994-12-22 | 1996-09-03 | Kanto Kasei Kogyo Kk | プリント回路基板 |
JPH09321433A (ja) | 1996-05-29 | 1997-12-12 | Oki Electric Ind Co Ltd | 多層プリント配線板のバイアホール |
JP2867985B2 (ja) * | 1996-12-20 | 1999-03-10 | 日本電気株式会社 | プリント回路基板 |
US5847936A (en) * | 1997-06-20 | 1998-12-08 | Sun Microsystems, Inc. | Optimized routing scheme for an integrated circuit/printed circuit board |
-
1998
- 1998-10-01 JP JP28008898A patent/JP3206561B2/ja not_active Expired - Lifetime
-
1999
- 1999-09-29 US US09/408,268 patent/US6229095B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
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JP2000114729A (ja) | 2000-04-21 |
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