JPH09269846A - Ｅｍｉ対策回路 - Google Patents
Ｅｍｉ対策回路Info
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- JPH09269846A JPH09269846A JP8079256A JP7925696A JPH09269846A JP H09269846 A JPH09269846 A JP H09269846A JP 8079256 A JP8079256 A JP 8079256A JP 7925696 A JP7925696 A JP 7925696A JP H09269846 A JPH09269846 A JP H09269846A
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- JP
- Japan
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- clock signal
- wiring
- circuit
- pattern
- inverted
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- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Abstract
(57)【要約】
【課題】 電子回路から放射される電磁波放射ノイズを
減少させて機器の信頼性を向上し、また配線を小形化す
る。 【解決手段】 マスタークロック信号４ａを論理素子Ｐ
ＬＤ２に含まれるバッファ９とインバータ１０によっ
て、デバイス３に供給するクロック信号５ａと、１８０
°位相差を有する反転クロック信号６ａとに分配する。
クロック信号配線５と反転クロック信号配線６とを平行
かつ同長に配設する。
減少させて機器の信頼性を向上し、また配線を小形化す
る。 【解決手段】 マスタークロック信号４ａを論理素子Ｐ
ＬＤ２に含まれるバッファ９とインバータ１０によっ
て、デバイス３に供給するクロック信号５ａと、１８０
°位相差を有する反転クロック信号６ａとに分配する。
クロック信号配線５と反転クロック信号配線６とを平行
かつ同長に配設する。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号に基
づいて動作するデバイスを搭載した電子回路に関し、特
に電磁障害防止対策を施した電子回路に関するものであ
る。
づいて動作するデバイスを搭載した電子回路に関し、特
に電磁障害防止対策を施した電子回路に関するものであ
る。
【０００２】
【従来の技術】電子機器の発達によりプリント配線基板
に形成される回路の高速化・高密度化に伴い、電磁障害
（ＥＭＩ）に対する対策が重視されて種々の方法が実行
されているが、その方法の一つは基板を収容する筺体自
体をシールドしてシールドケースとするものである。し
かしながらこの方法は、ケース内の電磁波エネルギーが
ケーブルを通して外部に輻射される問題があって輻射ノ
イズを完全に抑えるには不充分である。
に形成される回路の高速化・高密度化に伴い、電磁障害
（ＥＭＩ）に対する対策が重視されて種々の方法が実行
されているが、その方法の一つは基板を収容する筺体自
体をシールドしてシールドケースとするものである。し
かしながらこの方法は、ケース内の電磁波エネルギーが
ケーブルを通して外部に輻射される問題があって輻射ノ
イズを完全に抑えるには不充分である。
【０００３】したがって、電子回路から放出される電磁
波自体を抑える方法が求められている。その例を挙げれ
ば、図５に示すように、印刷配線基板に形成された一対
の路線パターン４１ａ，４１ｂの一方を、分離した分割
パターン４１ｃに形成してジャンパー線４１ｄで接続
し、他方を配線４１ｅのように引き回してジャンパー線
４１ｄと立体的に交叉させることによって、分割パター
ン毎に生じる磁気による誘導電流を相殺し、一対の路線
パターンから生じる電磁波放射ノイズを消滅する方法が
実開昭５７−１７８４６８号公報に開示されている。
波自体を抑える方法が求められている。その例を挙げれ
ば、図５に示すように、印刷配線基板に形成された一対
の路線パターン４１ａ，４１ｂの一方を、分離した分割
パターン４１ｃに形成してジャンパー線４１ｄで接続
し、他方を配線４１ｅのように引き回してジャンパー線
４１ｄと立体的に交叉させることによって、分割パター
ン毎に生じる磁気による誘導電流を相殺し、一対の路線
パターンから生じる電磁波放射ノイズを消滅する方法が
実開昭５７−１７８４６８号公報に開示されている。
【０００４】また、実開昭６１−１５６１１６号公報に
おいては、図６に示すように、等間隔に配列した導電回
路パターン３１，３２を薄膜絶縁板３３を中間に介して
表裏面にＸ字状に配設して、表裏の回路に発生する誘導
電流を相殺することによりノイズを抑える方法が開示さ
れている。
おいては、図６に示すように、等間隔に配列した導電回
路パターン３１，３２を薄膜絶縁板３３を中間に介して
表裏面にＸ字状に配設して、表裏の回路に発生する誘導
電流を相殺することによりノイズを抑える方法が開示さ
れている。
【０００５】また、特開平２−２５２２９９号公報の図
７（Ａ），（Ｂ）に示すように、基板５１上に設けられ
た信号パターン５３を覆う絶縁層のソルダーレジスト５
５を介して、網目状の電磁シールド層５８を設けること
により、信号パターン５３からの発生ノイズを防止する
方法が開示されている。
７（Ａ），（Ｂ）に示すように、基板５１上に設けられ
た信号パターン５３を覆う絶縁層のソルダーレジスト５
５を介して、網目状の電磁シールド層５８を設けること
により、信号パターン５３からの発生ノイズを防止する
方法が開示されている。
【０００６】さらにまた、特開平４−２２０７０５号公
報の図８に示すように、複数のデバイス６１〜６５へク
ロック信号を供給する配線パターンを、少なくとも１個
のデバイスが接続されている部分パターン２６１〜２６
５に分割して、デバイス毎の配線パターンを短縮し、各
部分パターンにゲート回路３０１〜３０４を挿入し、各
ゲート回路を介して各デバイスにクロック信号が供給さ
れるようにして、有害な電磁波放射を行うアンテナとし
て機能するクロック供給用配線パターンを短縮し、さら
に電流に基づく電磁波放射を抑えるためにクロック供給
用配線パターンとリターンアースパターンとで形成され
る電流ループを最小にしたものが開示されている。
報の図８に示すように、複数のデバイス６１〜６５へク
ロック信号を供給する配線パターンを、少なくとも１個
のデバイスが接続されている部分パターン２６１〜２６
５に分割して、デバイス毎の配線パターンを短縮し、各
部分パターンにゲート回路３０１〜３０４を挿入し、各
ゲート回路を介して各デバイスにクロック信号が供給さ
れるようにして、有害な電磁波放射を行うアンテナとし
て機能するクロック供給用配線パターンを短縮し、さら
に電流に基づく電磁波放射を抑えるためにクロック供給
用配線パターンとリターンアースパターンとで形成され
る電流ループを最小にしたものが開示されている。
【０００７】
【発明が解決しようとする課題】上述した従来の電磁障
害対策において、図５および図６に開示された従来例に
おいては、回路に用いられる配線パターンの配線が長く
なると共に複雑となるという欠点があり、図７に示す例
は、電磁シールド層８が信号パターンのほぼ全面を覆っ
ているので、分布静電容量が大となって信号パターンの
回路の動作速度が遅くなるという欠点がある。
害対策において、図５および図６に開示された従来例に
おいては、回路に用いられる配線パターンの配線が長く
なると共に複雑となるという欠点があり、図７に示す例
は、電磁シールド層８が信号パターンのほぼ全面を覆っ
ているので、分布静電容量が大となって信号パターンの
回路の動作速度が遅くなるという欠点がある。
【０００８】また図８に示す従来例においては、クロッ
ク信号配線パターンを短縮したとはいえ、パターンから
は依然として電磁波放射ノイズが発生するという欠点が
あり、さらにゲート回路を各デバイス毎に挿入すること
により、各デバイスのクロック信号に遅延を生じるた
め、クロック同期式回路で使用する場合に回路が複雑に
なって、タイミング設計が困難になるという欠点があ
る。
ク信号配線パターンを短縮したとはいえ、パターンから
は依然として電磁波放射ノイズが発生するという欠点が
あり、さらにゲート回路を各デバイス毎に挿入すること
により、各デバイスのクロック信号に遅延を生じるた
め、クロック同期式回路で使用する場合に回路が複雑に
なって、タイミング設計が困難になるという欠点があ
る。
【０００９】本発明の目的は、電子回路から放射される
高周波の電磁波放射ノイズを減少させて、電子回路自身
および周辺装置の誤動作を防止し、機器の信頼性の向上
をはかり、併せて電子回路内におけるクロック信号配線
の専有面積を小形化することにある。
高周波の電磁波放射ノイズを減少させて、電子回路自身
および周辺装置の誤動作を防止し、機器の信頼性の向上
をはかり、併せて電子回路内におけるクロック信号配線
の専有面積を小形化することにある。
【００１０】
【課題を解決するための手段】本発明のＥＭＩ対策回路
は、電子回路に搭載された少なくとも１個のデバイス
に、クロック信号を供給する配線パターンに生じる電磁
障害を防止するために、マスタークロック信号を分割し
てデバイスに供給するクロック信号と、そのクロック信
号に対して１８０°の位相差を有する反転クロック信号
とに分配するための論理素子を有する配線パターンを具
備している。
は、電子回路に搭載された少なくとも１個のデバイス
に、クロック信号を供給する配線パターンに生じる電磁
障害を防止するために、マスタークロック信号を分割し
てデバイスに供給するクロック信号と、そのクロック信
号に対して１８０°の位相差を有する反転クロック信号
とに分配するための論理素子を有する配線パターンを具
備している。
【００１１】論理素子は、各デバイス毎にクロック信号
を供給するバッファと、そのクロック信号と１８０°の
位相差を有する反転信号を出力するインバータとで構成
されており、さらに各バッファから各デバイスにクロッ
ク信号を供給する配線パターンと、各インバータから反
転クロック信号を出力する配線パターンとが、長さが同
じでかつ平行に配設されることが好適である。
を供給するバッファと、そのクロック信号と１８０°の
位相差を有する反転信号を出力するインバータとで構成
されており、さらに各バッファから各デバイスにクロッ
ク信号を供給する配線パターンと、各インバータから反
転クロック信号を出力する配線パターンとが、長さが同
じでかつ平行に配設されることが好適である。
【００１２】上述の如く形成されたＥＭＩ対策回路にお
いては、デバイスに供給するクロック信号と、それと１
８０°位相差を有する反転クロック信号とから、互いに
同レベルの電磁波放射ノイズが発生するが、クロック信
号と反転クロック信号を供給する各配線パターンが、互
いに平行でかつ長さを同一に配設されているため、電流
の流れる方向が逆となってビオ・サバールの法則により
互いの電磁波放射ノイズが相殺されることになり、この
ために電子回路から放射される電磁波放射ノイズは低減
されることになる。
いては、デバイスに供給するクロック信号と、それと１
８０°位相差を有する反転クロック信号とから、互いに
同レベルの電磁波放射ノイズが発生するが、クロック信
号と反転クロック信号を供給する各配線パターンが、互
いに平行でかつ長さを同一に配設されているため、電流
の流れる方向が逆となってビオ・サバールの法則により
互いの電磁波放射ノイズが相殺されることになり、この
ために電子回路から放射される電磁波放射ノイズは低減
されることになる。
【００１３】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。図１は本発明の一つの実施の
形態を１個のデバイスについて説明した回路の略図であ
る。
図面を参照して説明する。図１は本発明の一つの実施の
形態を１個のデバイスについて説明した回路の略図であ
る。
【００１４】水晶発振器（以下ＯＳＣと記す）１は、ク
ロック信号の発振源であってマスタークロック信号４ａ
を、論理素子すなわちプログラマブルロジックデバイス
（以下ＰＬＤと記す）２に対して出力する。マスターク
ロック信号４ａは、ＰＬＤ２を構成するバッファ９とイ
ンバータ１０に分配供給され、バッファ９からはクロッ
ク信号配線５を通してデバイス３に対してクロック信号
５ａが供給され、インバータ１０からは、クロック信号
５ａと１８０°位相差を有する反転クロック信号６ａ
が、反転クロック信号配線６を通して終端抵抗７，８に
送られる。終端抵抗７，８は、反転クロック信号６ａの
反射を処理するための抵抗であって、その抵抗値は出力
側と入力側のレベルによって決まり、その一例を挙げれ
ば、 ＴＴＬ出力−ＴＴＬ入力 ： 電源側６８０Ω グランド側１．２ｋΩ ＴＴＬ出力−ＣＭＯＳ入力 ： 電源側１．２ＫΩ グランド側なし ＣＭＯＳ出力−ＴＴＬ入力 ： 電源側２２０Ω グランド側３３０Ω ＣＭＯＳ出力−ＣＭＯＳ入力： 信号線に２２Ω また、デバイス３に供給するクロック信号配線５には、
終端抵抗１１，１２を設けそれぞれ電源側、グランド側
に配設する。それらの各抵抗値にも上に示した例が適用
される。
ロック信号の発振源であってマスタークロック信号４ａ
を、論理素子すなわちプログラマブルロジックデバイス
（以下ＰＬＤと記す）２に対して出力する。マスターク
ロック信号４ａは、ＰＬＤ２を構成するバッファ９とイ
ンバータ１０に分配供給され、バッファ９からはクロッ
ク信号配線５を通してデバイス３に対してクロック信号
５ａが供給され、インバータ１０からは、クロック信号
５ａと１８０°位相差を有する反転クロック信号６ａ
が、反転クロック信号配線６を通して終端抵抗７，８に
送られる。終端抵抗７，８は、反転クロック信号６ａの
反射を処理するための抵抗であって、その抵抗値は出力
側と入力側のレベルによって決まり、その一例を挙げれ
ば、 ＴＴＬ出力−ＴＴＬ入力 ： 電源側６８０Ω グランド側１．２ｋΩ ＴＴＬ出力−ＣＭＯＳ入力 ： 電源側１．２ＫΩ グランド側なし ＣＭＯＳ出力−ＴＴＬ入力 ： 電源側２２０Ω グランド側３３０Ω ＣＭＯＳ出力−ＣＭＯＳ入力： 信号線に２２Ω また、デバイス３に供給するクロック信号配線５には、
終端抵抗１１，１２を設けそれぞれ電源側、グランド側
に配設する。それらの各抵抗値にも上に示した例が適用
される。
【００１５】ＰＬＤ２には、ＯＳＣ１から発生したマス
タークロック信号４ａを入力してデバイス３に対してク
ロック信号５ａを供給するためのバッファ９が設けられ
ている。さらにＰＬＤ２には、マスタークロック信号４
ａを入力してクロック信号５ａと１８０°位相差を有す
る反転クロック信号６ａを出力するためのインバータ１
０が設けられている。
タークロック信号４ａを入力してデバイス３に対してク
ロック信号５ａを供給するためのバッファ９が設けられ
ている。さらにＰＬＤ２には、マスタークロック信号４
ａを入力してクロック信号５ａと１８０°位相差を有す
る反転クロック信号６ａを出力するためのインバータ１
０が設けられている。
【００１６】次にＰＬＤ２の動作を述べる。図３におい
て、ＯＳＣ１から発生したマスタークロック波形１７
は、ＰＬＤ２内においてバッファ９を通りデバイス３に
供給するクロック波形１８となって出力される。このと
き波形にはバッファ９により遅延時間２０が発生する。
またマスタークロック波形１７がインバータ１０を通っ
て出力される反転クロック波形１９は、クロック波形１
８と同じ遅延時間２０を持ち、かつ１８０°位相差を持
った波形となって出力されるようにしなければならな
い。したがってＰＬＤ２には、同一素子内で異なる論理
を有するものを組み込んで使用する。このことは回路の
小形化にも効果がある。
て、ＯＳＣ１から発生したマスタークロック波形１７
は、ＰＬＤ２内においてバッファ９を通りデバイス３に
供給するクロック波形１８となって出力される。このと
き波形にはバッファ９により遅延時間２０が発生する。
またマスタークロック波形１７がインバータ１０を通っ
て出力される反転クロック波形１９は、クロック波形１
８と同じ遅延時間２０を持ち、かつ１８０°位相差を持
った波形となって出力されるようにしなければならな
い。したがってＰＬＤ２には、同一素子内で異なる論理
を有するものを組み込んで使用する。このことは回路の
小形化にも効果がある。
【００１７】図１に示す本発明によるＥＭＩ対策回路を
基板上に配設する場合、ＰＬ２のバッファ９からデバイ
ス３にクロック信号５ａを供給するクロック信号配線５
と、インバータ１０から出力される反転クロック信号６
ａの反転クロック信号配線６とは、図２（Ａ）に示すよ
うに同一平面上において平行かつ同長に配設する。配線
の長さはスルーホール１３を含み５０ｍｍ以内とするこ
とが好適である。
基板上に配設する場合、ＰＬ２のバッファ９からデバイ
ス３にクロック信号５ａを供給するクロック信号配線５
と、インバータ１０から出力される反転クロック信号６
ａの反転クロック信号配線６とは、図２（Ａ）に示すよ
うに同一平面上において平行かつ同長に配設する。配線
の長さはスルーホール１３を含み５０ｍｍ以内とするこ
とが好適である。
【００１８】配線を同一平面上で行わない場合、すなわ
ち図２（Ｂ）の断面図に示すように、電源層２１とグラ
ンド層２２との間に挟まれたパターン層２３があって、
電源層２１とグランド層２２との間にクロック配線が不
可能な場合には、電源層２１とグランド層２２に挟まれ
ないパターン層２３ａとパターン層２３ｂに、それぞれ
クロック信号配線１５および反転クロック信号配線１６
とを配設するようにする。
ち図２（Ｂ）の断面図に示すように、電源層２１とグラ
ンド層２２との間に挟まれたパターン層２３があって、
電源層２１とグランド層２２との間にクロック配線が不
可能な場合には、電源層２１とグランド層２２に挟まれ
ないパターン層２３ａとパターン層２３ｂに、それぞれ
クロック信号配線１５および反転クロック信号配線１６
とを配設するようにする。
【００１９】配線を同一長さで配線できない場合には、
図２（Ｃ）に示す同長配線パターン２４により配線を行
って配線長を合わせることができる。
図２（Ｃ）に示す同長配線パターン２４により配線を行
って配線長を合わせることができる。
【００２０】以上述べたように本発明によるＥＭＩ対策
回路においては、マスターロック信号４ａが発生してい
るとき、基板上の各配線に電流が流れ、その電流のため
に各配線にはビオ・サバールの法則による電界が生じ、
そこから電磁波放射ノイズが発生するが、ＰＬＤ２のバ
ッファ９から発するクロック信号５ａと、インバータ１
０から発する反転クロック信号６ａとが互いに１８０°
の位相差を有し、かつクロック信号配線５と反転クロッ
ク信号配線６とが互いに平行で同じ長さに配設されてい
るため、両配線に流れる電流の向きが互いに逆方向とな
って、互いの電磁波放射ノイズを相殺することができ
る。
回路においては、マスターロック信号４ａが発生してい
るとき、基板上の各配線に電流が流れ、その電流のため
に各配線にはビオ・サバールの法則による電界が生じ、
そこから電磁波放射ノイズが発生するが、ＰＬＤ２のバ
ッファ９から発するクロック信号５ａと、インバータ１
０から発する反転クロック信号６ａとが互いに１８０°
の位相差を有し、かつクロック信号配線５と反転クロッ
ク信号配線６とが互いに平行で同じ長さに配設されてい
るため、両配線に流れる電流の向きが互いに逆方向とな
って、互いの電磁波放射ノイズを相殺することができ
る。
【００２１】
【実施例】上述の本発明の実施の形態においては、１個
のデバイスについて説明したが、本発明はさらに図４に
示すように、マスタークロック信号４ａに同期して作動
する複数の同期式デバイス３1 ，３2 ，３3 ，・・・に
対応することができる。
のデバイスについて説明したが、本発明はさらに図４に
示すように、マスタークロック信号４ａに同期して作動
する複数の同期式デバイス３1 ，３2 ，３3 ，・・・に
対応することができる。
【００２２】この場合ＰＬＤ２を構成するバッファ９
1 ，９2 ，９3 ・・・と、これらの各々に対応するイン
バータ１０1 ，１０2 ，１０3 ・・・とは、それぞれ対
応するもの同志、互いに１８０°位相差を有するクロッ
ク信号と反転クロック信号（５ 1a，６1a），（５2a，６
2a），（５3a，６3a）・・・を、各々同一遅延時間で発
生させ、かつクロック信号配線５1 ，５2 ，５3 ・・・
と、これらの各々に対応する反転クロック信号配線６
1 ，６2 ，６3 ・・・とが、それぞれ対応するもの同
志、互いに平行でかつ同長に配設されることによって、
各デバイス毎に信号配線に生じる電磁波放射ノイズが相
殺されるので、電子回路より放射される電磁波放射ノイ
ズを低減させることができる。
1 ，９2 ，９3 ・・・と、これらの各々に対応するイン
バータ１０1 ，１０2 ，１０3 ・・・とは、それぞれ対
応するもの同志、互いに１８０°位相差を有するクロッ
ク信号と反転クロック信号（５ 1a，６1a），（５2a，６
2a），（５3a，６3a）・・・を、各々同一遅延時間で発
生させ、かつクロック信号配線５1 ，５2 ，５3 ・・・
と、これらの各々に対応する反転クロック信号配線６
1 ，６2 ，６3 ・・・とが、それぞれ対応するもの同
志、互いに平行でかつ同長に配設されることによって、
各デバイス毎に信号配線に生じる電磁波放射ノイズが相
殺されるので、電子回路より放射される電磁波放射ノイ
ズを低減させることができる。
【００２３】上述の説明は、クロック信号によって生起
する電磁波放射ノイズの対策のみについて述べたが、ク
ロック信号以外の変動周期の多い信号線による電磁波放
射ノイズに対する対策にも本発明を適用することができ
る。
する電磁波放射ノイズの対策のみについて述べたが、ク
ロック信号以外の変動周期の多い信号線による電磁波放
射ノイズに対する対策にも本発明を適用することができ
る。
【００２４】
【発明の効果】以上説明したように本発明は、電磁波放
射ノイズの発生源であるクロック信号の配線に、そのク
ロック信号と１８０°位相差のある反転クロック信号の
配線を平行かつ同長に配設して、両配線に流れる電流を
逆向きとしたため、両配線の電磁波放射ノイズを互いに
相殺することができるので、電子回路から放射される高
周波の電磁波放射ノイズを減少させて、電子回路自身お
よび周辺機器の誤作動を防止し、機器の信頼性を向上さ
せるという効果があり、さらに電子回路内のクロック信
号配線の専有面積を小形化することができるという効果
がある。
射ノイズの発生源であるクロック信号の配線に、そのク
ロック信号と１８０°位相差のある反転クロック信号の
配線を平行かつ同長に配設して、両配線に流れる電流を
逆向きとしたため、両配線の電磁波放射ノイズを互いに
相殺することができるので、電子回路から放射される高
周波の電磁波放射ノイズを減少させて、電子回路自身お
よび周辺機器の誤作動を防止し、機器の信頼性を向上さ
せるという効果があり、さらに電子回路内のクロック信
号配線の専有面積を小形化することができるという効果
がある。
【図１】本発明のＥＭＩ対策回路の略図である。
【図２】本発明のＥＭＩ対策回路の配線方法を示す図で
あって、（Ａ）は配線が同一平面上にある場合の平面
図、（Ｂ）は配線が同一平面上にない場合の層の断面略
図、（Ｃ）は配線長を合わせる方法を示す図である。
あって、（Ａ）は配線が同一平面上にある場合の平面
図、（Ｂ）は配線が同一平面上にない場合の層の断面略
図、（Ｃ）は配線長を合わせる方法を示す図である。
【図３】図１の回路のクロック信号の波形を示す図であ
る。
る。
【図４】本発明の別のＥＭＩ対策回路の略図である。
【図５】従来の技術による印刷配線基板の斜視図であ
る。
る。
【図６】従来の技術による別の配線基板の略図であっ
て、（Ａ）は部分平面図、（Ｂ）は（Ａ）のＸ−Ｘ断面
の略図である。
て、（Ａ）は部分平面図、（Ｂ）は（Ａ）のＸ−Ｘ断面
の略図である。
【図７】従来の技術による別の配線基板の略図であっ
て、（Ａ）は部分断面図、（Ｂ）はシールド層の平面図
である。
て、（Ａ）は部分断面図、（Ｂ）はシールド層の平面図
である。
【図８】従来の技術による別のＥＭＩ対策回路図であ
る。
る。
１ 水晶発振器（ＯＳＣ） ２ 論理素子／プログラマブルロジックデバイス（Ｐ
ＬＤ） ３，３1 ，３2 ，３3 ，６１，６２，６３，６４，６５
デバイス ４ａ マスタークロック信号 ５，５1 ，５2 ，５3 ，１５ クロック信号配線 ５ａ クロック信号 ６，６1 ，６2 ，６3 ，１６ 反転クロック信号配線 ６ａ 反転クロック信号 ７，８，１１，１２ 終端抵抗 ９，９1 ，９2 ，９3 バッファ １０，１０1 ，１０2 ，１０3 インバータ １３ スルーホール １７ マスタークロック波形 １８ クロック波形 １９ 反転クロック波形 ２０ 遅延時間 ２１ 電源層 ２２ グランド層 ２３，２３ａ，２３ｂ パターン層 ２４ 同長配線パターン ３１，３２ 導電回路パターン ３３ 絶縁薄膜 ４１ａ，４１ｂ 一対の路線パターン ４１ｃ 分割パターン ４１ｄ ジャンパー線 ４１ｅ 他方の配線 ５１ 基板 ５３ 信号パターン ５５ ソルダーレジスト ５８ 電磁シールド層 ２６１，２６２，２６３，２６４，２６５ 部分パタ
ーン ３０１，３０２，３０３，３０４ ゲート回路
ＬＤ） ３，３1 ，３2 ，３3 ，６１，６２，６３，６４，６５
デバイス ４ａ マスタークロック信号 ５，５1 ，５2 ，５3 ，１５ クロック信号配線 ５ａ クロック信号 ６，６1 ，６2 ，６3 ，１６ 反転クロック信号配線 ６ａ 反転クロック信号 ７，８，１１，１２ 終端抵抗 ９，９1 ，９2 ，９3 バッファ １０，１０1 ，１０2 ，１０3 インバータ １３ スルーホール １７ マスタークロック波形 １８ クロック波形 １９ 反転クロック波形 ２０ 遅延時間 ２１ 電源層 ２２ グランド層 ２３，２３ａ，２３ｂ パターン層 ２４ 同長配線パターン ３１，３２ 導電回路パターン ３３ 絶縁薄膜 ４１ａ，４１ｂ 一対の路線パターン ４１ｃ 分割パターン ４１ｄ ジャンパー線 ４１ｅ 他方の配線 ５１ 基板 ５３ 信号パターン ５５ ソルダーレジスト ５８ 電磁シールド層 ２６１，２６２，２６３，２６４，２６５ 部分パタ
ーン ３０１，３０２，３０３，３０４ ゲート回路
Claims (3)
- 【請求項１】 電子回路に搭載された少なくとも１個の
デバイスに、クロック信号を供給する配線パターンに生
じる電磁障害を防止するＥＭＩ対策回路において、 マスタークロック信号を分割して、前記デバイスに供給
するクロック信号と、該クロック信号に対し１８０°の
位相差を有する反転クロック信号とに分配するための論
理素子を有する配線パターンを具備することを特徴とす
るＥＭＩ対策回路。 - 【請求項２】 前記論理素子が、前記デバイスに前記ク
ロック信号を供給するバッファと、前記反転クロック信
号を出力するインバータとを含む、請求項１に記載のＥ
ＭＩ対策回路。 - 【請求項３】 前記バッファから前記デバイスに前記ク
ロック信号を供給する配線パターンと、前記インバータ
から前記反転クロック信号を出力する配線パターンと
が、同長でかつ平行に配設される、請求項１または２に
記載のＥＭＩ対策回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8079256A JP2778576B2 (ja) | 1996-04-02 | 1996-04-02 | Ｅｍｉ対策回路 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP8079256A JP2778576B2 (ja) | 1996-04-02 | 1996-04-02 | Ｅｍｉ対策回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09269846A true JPH09269846A (ja) | 1997-10-14 |
| JP2778576B2 JP2778576B2 (ja) | 1998-07-23 |
Family
ID=13684782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8079256A Expired - Lifetime JP2778576B2 (ja) | 1996-04-02 | 1996-04-02 | Ｅｍｉ対策回路 |
Country Status (1)
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|---|---|
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|---|---|---|
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1996
- 1996-04-02 JP JP8079256A patent/JP2778576B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
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