JPH07235776A - 多層プリント配線基板 - Google Patents
多層プリント配線基板Info
- Publication number
- JPH07235776A JPH07235776A JP5142694A JP5142694A JPH07235776A JP H07235776 A JPH07235776 A JP H07235776A JP 5142694 A JP5142694 A JP 5142694A JP 5142694 A JP5142694 A JP 5142694A JP H07235776 A JPH07235776 A JP H07235776A
- Authority
- JP
- Japan
- Prior art keywords
- printed wiring
- multilayer printed
- conductive layer
- wiring board
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
- H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
Abstract
(57)【要約】
【目的】 基板の側面部からの電磁波の放出によるＥＭ
Ｉを低減することが可能な多層プリント配線基板の提
供。 【構成】 回路パターン３ａ、３ｂが形成された多層プ
リント配線基板５Ａに、電源電位に設定される電源層１
ａ、１ｂと、アース電位に設定されるグランド層２ａ、
２ｂが設けられ、多層プリント配線基板５Ａの周端部
に、プリント配線基板５Ａの周面を覆って導電層１０が
形成され、グランド層２ａ、２ｂの周端部が導電層１０
に接続された構成となっている。多層プリント配線基板
５ａの周端部において、電源層１ａ、１ｂとグランド層
２ａ、２ｂとにわたって誘起される電磁波は、グランド
層２ａ、２ｂと接続されている導電層１０の電磁シール
ドにより、表皮効果を起こして導電層１０の表面近傍に
閉じこめられ、導電層１０の外部には殆ど放出されず、
多層プリント配線基板の周端部から放出される電磁波の
強度は大幅に低下する。
Ｉを低減することが可能な多層プリント配線基板の提
供。 【構成】 回路パターン３ａ、３ｂが形成された多層プ
リント配線基板５Ａに、電源電位に設定される電源層１
ａ、１ｂと、アース電位に設定されるグランド層２ａ、
２ｂが設けられ、多層プリント配線基板５Ａの周端部
に、プリント配線基板５Ａの周面を覆って導電層１０が
形成され、グランド層２ａ、２ｂの周端部が導電層１０
に接続された構成となっている。多層プリント配線基板
５ａの周端部において、電源層１ａ、１ｂとグランド層
２ａ、２ｂとにわたって誘起される電磁波は、グランド
層２ａ、２ｂと接続されている導電層１０の電磁シール
ドにより、表皮効果を起こして導電層１０の表面近傍に
閉じこめられ、導電層１０の外部には殆ど放出されず、
多層プリント配線基板の周端部から放出される電磁波の
強度は大幅に低下する。
Description
【０００１】
【産業上の利用分野】本発明は電子機器に用いられる多
層プリント配線基板に関する。
層プリント配線基板に関する。
【０００２】
【従来の技術】近年の電子機器の急激な発達に伴って、
電子機器に搭載されるプリント配線基板に形成される回
路が高密度化しその動作が高速化すると共に、プリント
配線基板から放出される電磁波が、周囲の電子機器の動
作に悪影響を及ぼす電磁波妨害（ＥＭＩ）が問題になっ
ている。
電子機器に搭載されるプリント配線基板に形成される回
路が高密度化しその動作が高速化すると共に、プリント
配線基板から放出される電磁波が、周囲の電子機器の動
作に悪影響を及ぼす電磁波妨害（ＥＭＩ）が問題になっ
ている。
【０００３】一般にプリント配線基板では、電源電位に
設定される電源層と、アース電位に設定されるグランド
層とを独立して設けて電源電圧の安定を図り、回路パタ
ンの電源電圧の変動による誤動作を防止している。この
ようにすることにより、回路パターンを流れる電流のル
ープが小さくなり、且つ電源層及びグランド層のインピ
ーダンスが低下するので、プリント配線基板から放出さ
れる電磁波を抑制することができる。
設定される電源層と、アース電位に設定されるグランド
層とを独立して設けて電源電圧の安定を図り、回路パタ
ンの電源電圧の変動による誤動作を防止している。この
ようにすることにより、回路パターンを流れる電流のル
ープが小さくなり、且つ電源層及びグランド層のインピ
ーダンスが低下するので、プリント配線基板から放出さ
れる電磁波を抑制することができる。
【０００４】しかし、回路パターンでの動作の高速化に
比例して消費電力が増加し、電源層とグランド層のノイ
ズ電流が増えるために、プリント配線基板に対して別途
電磁波の放出を低減する手段を施すことが必要になって
いる。
比例して消費電力が増加し、電源層とグランド層のノイ
ズ電流が増えるために、プリント配線基板に対して別途
電磁波の放出を低減する手段を施すことが必要になって
いる。
【０００５】これを受けて、実開平３−６８５９号公報
において、回路パターンを形成したプリント配線基板上
に、電源層の少なくとも一部を除いて、回路パターンを
覆うように絶縁層を形成し、該絶縁層上の電源層の絶縁
されていない部分と接続する導電層を形成し、プリント
配線基板からの電磁波の放出を抑制するプリント配線基
板が開示されている。
において、回路パターンを形成したプリント配線基板上
に、電源層の少なくとも一部を除いて、回路パターンを
覆うように絶縁層を形成し、該絶縁層上の電源層の絶縁
されていない部分と接続する導電層を形成し、プリント
配線基板からの電磁波の放出を抑制するプリント配線基
板が開示されている。
【０００６】この開示の方式によると、電源層に接続さ
れた導電層に対して、回路パターンとグランド層との分
布静電容量が大きくなり、回路インピーダンスが小さく
なるので、不要な高周波成分は電源層に高周波的にアー
スされて輻射ノイズが抑制される。また、導電層による
シールド効果が得られると共に、導電層によつて回路パ
ターン及びグランド層が覆われているために、回路イン
ピーダンスが均一化し、インピーダンス不整合による高
周波成分の発生が防止される。
れた導電層に対して、回路パターンとグランド層との分
布静電容量が大きくなり、回路インピーダンスが小さく
なるので、不要な高周波成分は電源層に高周波的にアー
スされて輻射ノイズが抑制される。また、導電層による
シールド効果が得られると共に、導電層によつて回路パ
ターン及びグランド層が覆われているために、回路イン
ピーダンスが均一化し、インピーダンス不整合による高
周波成分の発生が防止される。
【０００７】
【発明が解決しようとする課題】前述の開示に係るプリ
ント配線基板では、特に基板が多層構造になった場合に
問題となる基板の周端部分からの電磁波の放出について
は配慮されていない。図４は従来の多層プリント配線基
板の構成を示す断面説明図であり、図５は従来の多層プ
リント配線基板での電磁波放出の説明図である。図４に
示すように、多層構造のプリント配線基板５は、エポキ
シ樹脂などの絶縁材料で形成される複数の基板が積層さ
れて構成されている。これらの基板には、回路パターン
３ａ、３ｂ、電源電位に設定される電源層１ａ、１ｂ、
アース電位に設定されるグランド層２が、既知のフォト
リゾグラフィの技術により形成されている。
ント配線基板では、特に基板が多層構造になった場合に
問題となる基板の周端部分からの電磁波の放出について
は配慮されていない。図４は従来の多層プリント配線基
板の構成を示す断面説明図であり、図５は従来の多層プ
リント配線基板での電磁波放出の説明図である。図４に
示すように、多層構造のプリント配線基板５は、エポキ
シ樹脂などの絶縁材料で形成される複数の基板が積層さ
れて構成されている。これらの基板には、回路パターン
３ａ、３ｂ、電源電位に設定される電源層１ａ、１ｂ、
アース電位に設定されるグランド層２が、既知のフォト
リゾグラフィの技術により形成されている。
【０００８】そして、多層構造のプリント配線基板５に
おいては、一つの基板の１面側に形成された電源層１ａ
と、他の基板の一面側に形成されたグランド層２とが、
樹脂材などの誘電体層６を挟んで対向配設されている。
おいては、一つの基板の１面側に形成された電源層１ａ
と、他の基板の一面側に形成されたグランド層２とが、
樹脂材などの誘電体層６を挟んで対向配設されている。
【０００９】このような構成の従来の多層構造のプリン
ト配線基板５では、図５に示すように、電源層１ａとグ
ランド層２との端部位置において、電源層１ａとグラン
ド層２とにわたって電磁波７が誘起され、この電磁波７
がプリント配線基板５の周端部から放出され、放出され
た電磁波によつて、周囲の電子機器の動作に悪影響が及
ぼされることがある。
ト配線基板５では、図５に示すように、電源層１ａとグ
ランド層２との端部位置において、電源層１ａとグラン
ド層２とにわたって電磁波７が誘起され、この電磁波７
がプリント配線基板５の周端部から放出され、放出され
た電磁波によつて、周囲の電子機器の動作に悪影響が及
ぼされることがある。
【００１０】本発明は、前述したようなプリント配線基
板でのＥＭＩ防止の現状に鑑みてなされたものであり、
その目的は、基板の側端部からの電磁波の放出によるＥ
ＭＩを低減することが可能な多層プリント配線基板を提
供することにある。
板でのＥＭＩ防止の現状に鑑みてなされたものであり、
その目的は、基板の側端部からの電磁波の放出によるＥ
ＭＩを低減することが可能な多層プリント配線基板を提
供することにある。
【００１１】
【課題を解決するための手段】請求項１に記載の多層プ
リント配線基板は、回路パターンが形成された多層プリ
ント配線基板に、電源電位に設定される電源層と、アー
ス電位に設定されるグランド層とが設けられ、前記多層
プリント配線基板の周端部に、前記プリント配線基板の
周面を覆って導電層が形成され、前記グランド層の周端
部が前記導電層に接続されていることを特徴とする。
リント配線基板は、回路パターンが形成された多層プリ
ント配線基板に、電源電位に設定される電源層と、アー
ス電位に設定されるグランド層とが設けられ、前記多層
プリント配線基板の周端部に、前記プリント配線基板の
周面を覆って導電層が形成され、前記グランド層の周端
部が前記導電層に接続されていることを特徴とする。
【００１２】請求項２に記載の多層プリント配線基板
は、前記導電層が、前記電源層に近接延設されているこ
とを特徴とする。
は、前記導電層が、前記電源層に近接延設されているこ
とを特徴とする。
【００１３】
【作用】この構成によると、多層プリント配線基板の周
端部において、電源層とグランド層とにわたって誘起さ
れる電磁波は、グランド層と接続されている導電層の電
磁シールドにより、表皮効果を起こして導電層の表面近
傍に閉じこめられ、導電層の外部には殆ど放出されず、
多層プリント配線基板の周端部から放出される電磁波の
強度は大幅に低下する。
端部において、電源層とグランド層とにわたって誘起さ
れる電磁波は、グランド層と接続されている導電層の電
磁シールドにより、表皮効果を起こして導電層の表面近
傍に閉じこめられ、導電層の外部には殆ど放出されず、
多層プリント配線基板の周端部から放出される電磁波の
強度は大幅に低下する。
【００１４】
【実施例】■以下、本発明の実施例を図１ないし図３を
参照して説明する。図１は本発明の第１の実施例の構成
を示す断面説明図、図２は同実施例の電磁波抑制の説明
図、図３は本発明の第２の実施例の構成を示す断面説明
図である。
参照して説明する。図１は本発明の第１の実施例の構成
を示す断面説明図、図２は同実施例の電磁波抑制の説明
図、図３は本発明の第２の実施例の構成を示す断面説明
図である。
【００１５】［第１の実施例］図１に示すように、本実
施例ではすでに図３を参照して説明した従来の多層構造
のプリント配線基板に対して、プリント配線基板５Ａの
周端部において、プリント配線基板５Ａの周面を覆って
銅ペーストの塗布により導電層１０が形成されている。
そして、この導電層１０にグランド層２ａ、２ｂの周端
が接続されている。本実施例のその他の部分の構成は、
すでに図４を参照して説明した従来の多層構造のプリン
ト配線基板と同一なので重複した説明は省略する。
施例ではすでに図３を参照して説明した従来の多層構造
のプリント配線基板に対して、プリント配線基板５Ａの
周端部において、プリント配線基板５Ａの周面を覆って
銅ペーストの塗布により導電層１０が形成されている。
そして、この導電層１０にグランド層２ａ、２ｂの周端
が接続されている。本実施例のその他の部分の構成は、
すでに図４を参照して説明した従来の多層構造のプリン
ト配線基板と同一なので重複した説明は省略する。
【００１６】次に、このような構成の本実施例の電磁波
放出の抑制動作を説明する。図２に示すように、本実施
例では、プリント配線基板５Ａの周端部において、プリ
ント配線基板５Ａの周面を覆うようにして、導電層１０
が形成され、グランド層２ａ、２ｂの周端が導電層１０
に接続されている。この導電層１０は、プリント配線基
板５Ａに対する電磁シールドを構成していて、電源電位
に設定された電源層１ａとアース電位に設定されたグラ
ンド層２ａ間に誘起される電磁波は、表皮効果によって
導電層１０の表面に閉じこめられて、導電層１０の外部
には殆ど放出されない。
放出の抑制動作を説明する。図２に示すように、本実施
例では、プリント配線基板５Ａの周端部において、プリ
ント配線基板５Ａの周面を覆うようにして、導電層１０
が形成され、グランド層２ａ、２ｂの周端が導電層１０
に接続されている。この導電層１０は、プリント配線基
板５Ａに対する電磁シールドを構成していて、電源電位
に設定された電源層１ａとアース電位に設定されたグラ
ンド層２ａ間に誘起される電磁波は、表皮効果によって
導電層１０の表面に閉じこめられて、導電層１０の外部
には殆ど放出されない。
【００１７】このために、プリント配線基板５Ａの周端
部から放出される電磁波の強度は大幅に低下され、プリ
ント配線基板５Ａの周端部から放出される電磁波による
ＥＭＩはほぼ完全に防止される。
部から放出される電磁波の強度は大幅に低下され、プリ
ント配線基板５Ａの周端部から放出される電磁波による
ＥＭＩはほぼ完全に防止される。
【００１８】また、導電層１０に対する回路パターン３
ａ、３ｂ、電源層１ａ、１ｂの分布静電容量が大きくな
って、回路のインピーダンスが小さくなり、不要な高周
波成分はグランド層２ａ、２ｂに高周波的にアースさ
れ、輻射ノイズが抑制される。さらに、グランド層２
ａ、２ｂに接続された導電層１０によつて、回路パター
ン３ａ、３ｂ及び電源層１ａ、１ｂが側面で覆われるた
めに、回路のインピーダンスが均一化され、インピーダ
ンス不整合部分による不要な高周波成分の発生が抑制さ
れる。
ａ、３ｂ、電源層１ａ、１ｂの分布静電容量が大きくな
って、回路のインピーダンスが小さくなり、不要な高周
波成分はグランド層２ａ、２ｂに高周波的にアースさ
れ、輻射ノイズが抑制される。さらに、グランド層２
ａ、２ｂに接続された導電層１０によつて、回路パター
ン３ａ、３ｂ及び電源層１ａ、１ｂが側面で覆われるた
めに、回路のインピーダンスが均一化され、インピーダ
ンス不整合部分による不要な高周波成分の発生が抑制さ
れる。
【００１９】［第２の実施例］本発明の第２の実施例を
図３を参照して説明する。本実施例では、図３に示すよ
うに、導電層１０に延設部１０ａ、１０ｂが設けられ、
導電層１０は電源層１ａ、１ｂに近接して延設配置され
て多層プリント配線基板５Ｂが構成されている。本実施
例のその他の部分の構成は、すでに図１及び図２を参照
して説明した第１の実施例と同一であるので、重複する
説明は行なわない。本実施例によると、導電層１０と電
源層１ａ、１ｂとの間隙が短縮され、さらに導電層１０
の電磁シールド効果を向上させることが可能になる。
図３を参照して説明する。本実施例では、図３に示すよ
うに、導電層１０に延設部１０ａ、１０ｂが設けられ、
導電層１０は電源層１ａ、１ｂに近接して延設配置され
て多層プリント配線基板５Ｂが構成されている。本実施
例のその他の部分の構成は、すでに図１及び図２を参照
して説明した第１の実施例と同一であるので、重複する
説明は行なわない。本実施例によると、導電層１０と電
源層１ａ、１ｂとの間隙が短縮され、さらに導電層１０
の電磁シールド効果を向上させることが可能になる。
【００２０】このようにして、各実施例によると、回路
のインピーダンスや該インピーダンスの不整合による不
要な輻射ノイズや高周波成分の発生が抑制され、電源層
１ａとグランド層２ａ間に誘起される電磁波は、導電層
１０により電磁的にシールドされるため、プリント配線
基板の側端部からの電磁波によるＥＭＩを完全に防止す
ることが可能になる。
のインピーダンスや該インピーダンスの不整合による不
要な輻射ノイズや高周波成分の発生が抑制され、電源層
１ａとグランド層２ａ間に誘起される電磁波は、導電層
１０により電磁的にシールドされるため、プリント配線
基板の側端部からの電磁波によるＥＭＩを完全に防止す
ることが可能になる。
【００２１】
【発明の効果】本発明によると、多層プリント配線基板
の周端部において、電源層とグランド層にわたって誘起
される電磁波は、電源層とグランド層間に配設されてい
る誘電体層の誘電率よりも誘電率が低く、電源層とグラ
ンド層間に配設されている誘電体層の周端部に配設され
ている端部誘電体層により減衰される。このために、多
層プリント配線基板の周端部から放出される電磁波の強
度が低下し、多層プリント配線基板による電磁波妨害
（ＥＭＩ）が低減される。
の周端部において、電源層とグランド層にわたって誘起
される電磁波は、電源層とグランド層間に配設されてい
る誘電体層の誘電率よりも誘電率が低く、電源層とグラ
ンド層間に配設されている誘電体層の周端部に配設され
ている端部誘電体層により減衰される。このために、多
層プリント配線基板の周端部から放出される電磁波の強
度が低下し、多層プリント配線基板による電磁波妨害
（ＥＭＩ）が低減される。
【図１】本発明の第１の実施例の構成を示す断面説明図
である。
である。
【図２】同実施例の電磁波抑制の説明図である。
【図３】本発明の第２の実施例の構成を示す断面説明図
である。
である。
【図４】従来の多層プリント配線基板の構成を示す断面
説明図である。
説明図である。
【図５】従来の多層プリント配線基板の電磁波放出の説
明図である。
明図である。
１ａ、１ｂ 電源層 ２ａ、２ｂ グランド層 ３ａ、３ｂ 回路パタン ５Ａ、５Ｂ 多層プリント配線基板 ６ 誘電体層 ７ 電磁波 １０ 導電層 １０ａ、１０ｂ 延設部
Claims (2)
- 【請求項１】 回路パターンが形成された多層プリント
配線基板に、電源電位に設定される電源層と、アース電
位に設定されるグランド層とが設けられ、前記多層プリ
ント配線基板の周端部に、前記プリント配線基板の周面
を覆って導電層が形成され、前記グランド層の周端部が
前記導電層に接続されていることを特徴とする多層プリ
ント配線基板。 - 【請求項２】 前記導電層が、前記電源層に近接延設さ
れていることを特徴とする請求項１記載の多層プリント
配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5142694A JPH07235776A (ja) | 1994-02-24 | 1994-02-24 | 多層プリント配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5142694A JPH07235776A (ja) | 1994-02-24 | 1994-02-24 | 多層プリント配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07235776A true JPH07235776A (ja) | 1995-09-05 |
Family
ID=12886609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5142694A Pending JPH07235776A (ja) | 1994-02-24 | 1994-02-24 | 多層プリント配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07235776A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11191983A (ja) * | 1997-12-26 | 1999-07-13 | Asmo Co Ltd | 超音波モータの駆動回路 |
| JP2006228944A (ja) * | 2005-02-17 | 2006-08-31 | Fuji Xerox Co Ltd | 多層配線基板、及び多層配線基板の接続構造 |
| JP2007158243A (ja) * | 2005-12-08 | 2007-06-21 | Ricoh Co Ltd | 多層プリント回路基板 |
| US8873265B2 (en) | 2011-03-16 | 2014-10-28 | Kabushiki Kaisha Toshiba | Semiconductor memory system |
| WO2015015746A1 (ja) * | 2013-08-02 | 2015-02-05 | 日本特殊陶業株式会社 | 配線基板およびその製造方法 |
-
1994
- 1994-02-24 JP JP5142694A patent/JPH07235776A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11191983A (ja) * | 1997-12-26 | 1999-07-13 | Asmo Co Ltd | 超音波モータの駆動回路 |
| JP2006228944A (ja) * | 2005-02-17 | 2006-08-31 | Fuji Xerox Co Ltd | 多層配線基板、及び多層配線基板の接続構造 |
| JP4645222B2 (ja) * | 2005-02-17 | 2011-03-09 | 富士ゼロックス株式会社 | 多層配線基板、及び多層配線基板の接続構造 |
| JP2007158243A (ja) * | 2005-12-08 | 2007-06-21 | Ricoh Co Ltd | 多層プリント回路基板 |
| US9754632B2 (en) | 2011-03-16 | 2017-09-05 | Toshiba Memory Corporation | Semiconductor memory system |
| US9312215B2 (en) | 2011-03-16 | 2016-04-12 | Kabushiki Kaisha Toshiba | Semiconductor memory system |
| US9437533B2 (en) | 2011-03-16 | 2016-09-06 | Kabushiki Kaisha Toshiba | Semiconductor memory system |
| US8873265B2 (en) | 2011-03-16 | 2014-10-28 | Kabushiki Kaisha Toshiba | Semiconductor memory system |
| US9859264B2 (en) | 2011-03-16 | 2018-01-02 | Toshiba Memory Corporation | Semiconductor memory system |
| US10388640B2 (en) | 2011-03-16 | 2019-08-20 | Toshiba Memory Corporation | Semiconductor memory system |
| US10607979B2 (en) | 2011-03-16 | 2020-03-31 | Toshiba Memory Corporation | Semiconductor memory system |
| US11063031B2 (en) | 2011-03-16 | 2021-07-13 | Toshiba Memory Corporation | Semiconductor memory system |
| US11705444B2 (en) | 2011-03-16 | 2023-07-18 | Kioxia Corporation | Semiconductor memory system |
| WO2015015746A1 (ja) * | 2013-08-02 | 2015-02-05 | 日本特殊陶業株式会社 | 配線基板およびその製造方法 |
| JP2015046571A (ja) * | 2013-08-02 | 2015-03-12 | 日本特殊陶業株式会社 | 配線基板およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0384644B1 (en) | Printed circuit board | |
| JP2948039B2 (ja) | 回路基板 | |
| JPH1140915A (ja) | プリント配線板 | |
| JPH07263871A (ja) | プリント配線板 | |
| US5912597A (en) | Printed circuit board | |
| JP2001127387A (ja) | プリント配線基板 | |
| US5262596A (en) | Printed wiring board shielded from electromagnetic wave | |
| US5140110A (en) | Printed circuit board capable of preventing electromagnetic interference | |
| JPH07235776A (ja) | 多層プリント配線基板 | |
| JPH05191056A (ja) | プリント配線基板 | |
| JPH11220263A (ja) | プリント配線板 | |
| JPH07202477A (ja) | 電磁妨害雑音対策用プリント板 | |
| JPH08204377A (ja) | 遮蔽体 | |
| JP3646098B2 (ja) | 回路基板 | |
| JPH073660Y2 (ja) | Ｅｍｉ対策用回路基板 | |
| JP2003218541A (ja) | Ｅｍｉ低減構造基板 | |
| JPH11298097A (ja) | プリント配線板 | |
| JPH07235770A (ja) | 多層プリント配線基板 | |
| KR20080064620A (ko) | 인쇄회로기판 | |
| JP2000223800A (ja) | 配線基板及びその製造方法 | |
| JP2007158243A (ja) | 多層プリント回路基板 | |
| JPH04261097A (ja) | 多層プリント基板 | |
| JP2006261470A (ja) | 多層プリント回路基板 | |
| JP2005302799A (ja) | 多層プリント配線板 | |
| JPH1140947A (ja) | 多層プリント配線板 |