JPH073660Y2 - Ｅｍｉ対策用回路基板 - Google Patents
Ｅｍｉ対策用回路基板Info
- Publication number
- JPH073660Y2 JPH073660Y2 JP1989021878U JP2187889U JPH073660Y2 JP H073660 Y2 JPH073660 Y2 JP H073660Y2 JP 1989021878 U JP1989021878 U JP 1989021878U JP 2187889 U JP2187889 U JP 2187889U JP H073660 Y2 JPH073660 Y2 JP H073660Y2
- Authority
- JP
- Japan
- Prior art keywords
- ground
- terminal
- conductive layer
- insulating substrate
- land
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
- H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K9/00—Screening of apparatus or components against electric or magnetic fields
- H05K9/0007—Casings
- H05K9/002—Casings with localised screening
- H05K9/0039—Galvanic coupling of ground layer on printed circuit board [PCB] to conductive casing
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/07—Electric details
- H05K2201/0707—Shielding
- H05K2201/0715—Shielding provided by an outer layer of PCB
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Structure Of Printed Boards (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 この考案はEMI対策用回路基板に関し、特に導電パター
ンすなわち信号線パターンおよび接地パターンを覆う絶
縁層の上に形成されかつ絶縁層を通して接地パターンに
接続された導電層を含むEMI対策用回路基板に関する。
ンすなわち信号線パターンおよび接地パターンを覆う絶
縁層の上に形成されかつ絶縁層を通して接地パターンに
接続された導電層を含むEMI対策用回路基板に関する。
最近では、パーソナルコンピュータやビデオゲーム機器
などだけでなく、種々の電子機器にマイクロコンピュー
タないしマイクロプロセサのようなディジタルICを用い
るようになった。このようなディジタルICを駆動するに
は、その立ち上がりまたは立ち上がり部分において極め
て大きな電流が極めて短時間に流れることが知られてい
る。しかも、ディジタル回路においては非常に高速な処
理が行われるため、このようなディジタルICを実装した
回路基板においては、その回路基板自体が輻射源となっ
て、EMI（Electro-Magnetic Interference）ノイズが
（ａ）基板自体から、さらには（ｂ）基板に接続される
コードやケーブルがアンテナとなって、空中に輻射され
てしまう。このようなEMIノイズが放置されてしまう。
このようなEMIノイズが放置されると他の電子機器に対
する妨害電波となり、たとえばテレビジョン受像機など
の受信障害を生じたり、種々の制御機器における誤動作
の原因になる。
などだけでなく、種々の電子機器にマイクロコンピュー
タないしマイクロプロセサのようなディジタルICを用い
るようになった。このようなディジタルICを駆動するに
は、その立ち上がりまたは立ち上がり部分において極め
て大きな電流が極めて短時間に流れることが知られてい
る。しかも、ディジタル回路においては非常に高速な処
理が行われるため、このようなディジタルICを実装した
回路基板においては、その回路基板自体が輻射源となっ
て、EMI（Electro-Magnetic Interference）ノイズが
（ａ）基板自体から、さらには（ｂ）基板に接続される
コードやケーブルがアンテナとなって、空中に輻射され
てしまう。このようなEMIノイズが放置されてしまう。
このようなEMIノイズが放置されると他の電子機器に対
する妨害電波となり、たとえばテレビジョン受像機など
の受信障害を生じたり、種々の制御機器における誤動作
の原因になる。
したがって、EMIノイズは可及的に減じられなければな
らない。
らない。
従来、上記（ａ）の原因に対してはシールド技術が利用
されていた。たとえば、金属板やエクスパンドメタルの
ような接地されたシルド板で回路基板を被い、EMIノイ
ズをそのシールド板を通してアースすることによって、
外部への輻射を防止する。
されていた。たとえば、金属板やエクスパンドメタルの
ような接地されたシルド板で回路基板を被い、EMIノイ
ズをそのシールド板を通してアースすることによって、
外部への輻射を防止する。
また、上記（ｂ）の原因に対してはコードやケーブルの
コネクタとして特殊なコンデンサを内蔵したものを用い
ている。
コネクタとして特殊なコンデンサを内蔵したものを用い
ている。
いずれの従来技術も完全にEMIノイズを防止できるもの
ではない。
ではない。
なお、たとえば、実公昭55-29276号には、基板上に銀箔
を形成してその銀箔で基板をシールドする方法の一例が
開示されている。しかしながら、この方法は、単に前述
のシールド技術の変形にすぎず、スプリアスの低減を目
的とするもので、EMIノイズの抑制を目的とするもので
はない。すなわち、スプリアスノイズは10MHz以下の低
い周波数成分であり、ディジタルICからのEMIノイズの
ような不規則に発生するものではないし、しかも30〜10
00MHzの非常に高い周波数成分を含まない。したがっ
て、この方法も本願考案が向けられるEMIノイズ対策と
しては実効性に乏しい。しかも、コードやケーブルの接
続に対しては無策である。
を形成してその銀箔で基板をシールドする方法の一例が
開示されている。しかしながら、この方法は、単に前述
のシールド技術の変形にすぎず、スプリアスの低減を目
的とするもので、EMIノイズの抑制を目的とするもので
はない。すなわち、スプリアスノイズは10MHz以下の低
い周波数成分であり、ディジタルICからのEMIノイズの
ような不規則に発生するものではないし、しかも30〜10
00MHzの非常に高い周波数成分を含まない。したがっ
て、この方法も本願考案が向けられるEMIノイズ対策と
しては実効性に乏しい。しかも、コードやケーブルの接
続に対しては無策である。
そこで、本件出願人は、特開昭62-213192号において、
新規な発想に基づいて、新規なEMI対策用回路基板を提
案した。このEMI対策用回路基板は、絶縁基板上に形成
された導電層を覆うように絶縁基板上に形成される絶縁
層を含み、その絶縁層上にさらに銅性ペーストの印刷等
によって形成された第２の導電層を含む。この提案した
EMI対策用回路基板は或る場合に有効であったが、さら
に改良が望まれている。
新規な発想に基づいて、新規なEMI対策用回路基板を提
案した。このEMI対策用回路基板は、絶縁基板上に形成
された導電層を覆うように絶縁基板上に形成される絶縁
層を含み、その絶縁層上にさらに銅性ペーストの印刷等
によって形成された第２の導電層を含む。この提案した
EMI対策用回路基板は或る場合に有効であったが、さら
に改良が望まれている。
それゆえに、この提案の主たる目的は、既に提案したEM
I対策用回路基板を改良して、EMIノイズを極めて効果的
に抑制し得る。新規なEMI対策用回路基板を提供するこ
とである。
I対策用回路基板を改良して、EMIノイズを極めて効果的
に抑制し得る。新規なEMI対策用回路基板を提供するこ
とである。
第１の考案は、簡単にいえば、絶縁基板、絶縁基板上に
形成され、そこに複数のディジタルICが接続される信号
線パターン、絶縁基板上に形成される接地パターン、少
なくとも信号線パターンを覆うように絶縁基板上に形成
される絶縁層、および絶縁層上に形成されかつ接地パタ
ーンに電気的に接続された導電層を含むEMI対策用回路
基板において、接地パターンは、複数のディジタルICの
各アース端子のそれぞれの近傍に形成され、各アース端
子に接続されかつ導電層によって相互に接続される複数
の大面積の接地ランドを含み、ディジタルICのアース端
子の接地インピーダンスを低減するようにしたことを特
徴とする、EMI対策用回路基板である。
形成され、そこに複数のディジタルICが接続される信号
線パターン、絶縁基板上に形成される接地パターン、少
なくとも信号線パターンを覆うように絶縁基板上に形成
される絶縁層、および絶縁層上に形成されかつ接地パタ
ーンに電気的に接続された導電層を含むEMI対策用回路
基板において、接地パターンは、複数のディジタルICの
各アース端子のそれぞれの近傍に形成され、各アース端
子に接続されかつ導電層によって相互に接続される複数
の大面積の接地ランドを含み、ディジタルICのアース端
子の接地インピーダンスを低減するようにしたことを特
徴とする、EMI対策用回路基板である。
第２の考案は、絶縁基板、絶縁基板上に形成され、そこ
に複数のディジタルICが接続される信号線パターン、絶
縁基板上に形成される接地パターン、少なくとも信号線
パターンを覆うように絶縁基板上に形成される絶縁層、
および絶縁層上に形成されかつ接地パターンに電気的に
接続された導電層を含むEMI対策用回路基板において、
信号線パターンは、複数のディジタルICの各電源端子の
それぞれの近傍に形成され、各電源端子と接続されかつ
絶縁層を介して導電層と対向する大面積の電源ランドを
含み、電源ランドと導電層との間に信号線パターンによ
って形成される線間分布容量より大きい静電容量を形成
するようにしたことを特徴とする、EMI対策用回路基板
である。
に複数のディジタルICが接続される信号線パターン、絶
縁基板上に形成される接地パターン、少なくとも信号線
パターンを覆うように絶縁基板上に形成される絶縁層、
および絶縁層上に形成されかつ接地パターンに電気的に
接続された導電層を含むEMI対策用回路基板において、
信号線パターンは、複数のディジタルICの各電源端子の
それぞれの近傍に形成され、各電源端子と接続されかつ
絶縁層を介して導電層と対向する大面積の電源ランドを
含み、電源ランドと導電層との間に信号線パターンによ
って形成される線間分布容量より大きい静電容量を形成
するようにしたことを特徴とする、EMI対策用回路基板
である。
そして、第３の考案は、絶縁基板、絶縁基板上に形成さ
れ、そこにディジタルICが接続される信号線パターン、
絶縁基板上に形成される接地パターン、少なくとも信号
線パターンを覆うように絶縁基板上に形成される絶縁
層、絶縁層上に形成されかつ接地パターンに電気的に接
続された導電層、および絶縁基板上に形成されかつ当該
基板以外の他の機器と接続するコネクタの端子のための
孔を含むEMI対策用回路基板において、コネクタのアー
ス端子が接続される絶縁基板上の孔の近傍に形成され、
孔に挿入されたアース端子と接続されかつ導電層に接続
される大面積の接地ランド、およびコネクタのアース端
子以外の他の端子が接続される絶縁基板上の孔の近傍に
形成され、孔に挿入された他の端子と接続されかつ絶縁
層を介して導電層と対向する大面積の静電容量ランドを
含み、接地ランドによってコネクタのアース端子の接地
インピーダンスを低減するようにし、かつ静電容量ラン
ドと導電層との間に信号線パターンによって形成される
線間分布容量より大きい静電容量を形成するようにした
ことを特徴とする、EMI対策用回路基板である。
れ、そこにディジタルICが接続される信号線パターン、
絶縁基板上に形成される接地パターン、少なくとも信号
線パターンを覆うように絶縁基板上に形成される絶縁
層、絶縁層上に形成されかつ接地パターンに電気的に接
続された導電層、および絶縁基板上に形成されかつ当該
基板以外の他の機器と接続するコネクタの端子のための
孔を含むEMI対策用回路基板において、コネクタのアー
ス端子が接続される絶縁基板上の孔の近傍に形成され、
孔に挿入されたアース端子と接続されかつ導電層に接続
される大面積の接地ランド、およびコネクタのアース端
子以外の他の端子が接続される絶縁基板上の孔の近傍に
形成され、孔に挿入された他の端子と接続されかつ絶縁
層を介して導電層と対向する大面積の静電容量ランドを
含み、接地ランドによってコネクタのアース端子の接地
インピーダンスを低減するようにし、かつ静電容量ラン
ドと導電層との間に信号線パターンによって形成される
線間分布容量より大きい静電容量を形成するようにした
ことを特徴とする、EMI対策用回路基板である。
複数のディジタルICの各アース端子のそれぞれの近傍に
おいて、各アース端子に接続されかつ導電層によって相
互に接続される複数の大面積の接地ランドが形成される
ため、ディジタルICのアース端子の接地インピーダンス
が最小になる。従来の回路基板では接地パターンの形状
に特別な考慮が払われていないので、接地パターン自体
にインダクタンス成分がある。そのため、30〜1000MHz
の高周波成分を含むEMIノイズに対しては理想のアース
にはならず、接地パターン内に電気のばらつきが生じ、
それに伴う多種多様な高周波電流の流れによって微弱な
誘導エネルギが生じる場合もあった。これに対して、接
地ランドによって接地インピーダンスを最小にしている
ので、そのような誘導エネルギの発生が殆どなく、した
がって、その誘導エネルギに起因するEMIノイズが抑制
される。また、接地パターン内の電位のばらつきを抑え
ることができるので、ディジタルICのアース電位が一定
に保たれ、ディジタルICの動作も安定する。
おいて、各アース端子に接続されかつ導電層によって相
互に接続される複数の大面積の接地ランドが形成される
ため、ディジタルICのアース端子の接地インピーダンス
が最小になる。従来の回路基板では接地パターンの形状
に特別な考慮が払われていないので、接地パターン自体
にインダクタンス成分がある。そのため、30〜1000MHz
の高周波成分を含むEMIノイズに対しては理想のアース
にはならず、接地パターン内に電気のばらつきが生じ、
それに伴う多種多様な高周波電流の流れによって微弱な
誘導エネルギが生じる場合もあった。これに対して、接
地ランドによって接地インピーダンスを最小にしている
ので、そのような誘導エネルギの発生が殆どなく、した
がって、その誘導エネルギに起因するEMIノイズが抑制
される。また、接地パターン内の電位のばらつきを抑え
ることができるので、ディジタルICのアース電位が一定
に保たれ、ディジタルICの動作も安定する。
また、大面積の電源ランドと導電層とが絶縁層を介して
対向しているので、それらの間に静電容量が形成され
る。この静電容量は信号線パターン相互間に形成される
線間分布容量より大きい。したがって、もし、このよう
な電源ランドがなければ、信号線パターンの分布容量の
ばらつきによって信号線パターン間で相互干渉が生じ、
電界と磁界との作用によって信号電流の漏れが生じ、そ
の結果、EMIノイズが発生する。ところが、電源ランド
による静電容量は線間分布容量よりも大きく、漏れた信
号電流は大きな静電容量を通して高周波的にアースされ
るので、それによるEMIノイズが抑制される。
対向しているので、それらの間に静電容量が形成され
る。この静電容量は信号線パターン相互間に形成される
線間分布容量より大きい。したがって、もし、このよう
な電源ランドがなければ、信号線パターンの分布容量の
ばらつきによって信号線パターン間で相互干渉が生じ、
電界と磁界との作用によって信号電流の漏れが生じ、そ
の結果、EMIノイズが発生する。ところが、電源ランド
による静電容量は線間分布容量よりも大きく、漏れた信
号電流は大きな静電容量を通して高周波的にアースされ
るので、それによるEMIノイズが抑制される。
コネクタのアース端子に関連する接地ランドについても
先のディジタルICのそれと同様の作用をする。
先のディジタルICのそれと同様の作用をする。
さらに、コネクタのアース端子以外の他の端子に関連し
て形成される静電容量ランドによって、信号線パターン
の線間分布容量より大きな静電容量を形成する。これに
よって、信号線パターン間の線間特性インピーダンスが
低下し、他の端子すなわち信号線パターン上の蓄積エネ
ルギが小さくなり、それによるEMIノイズが抑制され
る。すなわち、信号線パターンもインダクタンス成分を
含み、したがってたとえばディジタルICの小さい入力イ
ンピーダンスと不整合が生じて信号線パターンにエネル
ギが蓄積され、それがEMIノイズとして輻射される。こ
れは、特に、信号線パターンの変曲点で顕著である。こ
れに対し、静電容量ランドによる大きな静電容量の結
果、上述のように、信号線パターン上の蓄積エネルギが
小さくなり、それによるEMIノイズが抑制されるのであ
る。
て形成される静電容量ランドによって、信号線パターン
の線間分布容量より大きな静電容量を形成する。これに
よって、信号線パターン間の線間特性インピーダンスが
低下し、他の端子すなわち信号線パターン上の蓄積エネ
ルギが小さくなり、それによるEMIノイズが抑制され
る。すなわち、信号線パターンもインダクタンス成分を
含み、したがってたとえばディジタルICの小さい入力イ
ンピーダンスと不整合が生じて信号線パターンにエネル
ギが蓄積され、それがEMIノイズとして輻射される。こ
れは、特に、信号線パターンの変曲点で顕著である。こ
れに対し、静電容量ランドによる大きな静電容量の結
果、上述のように、信号線パターン上の蓄積エネルギが
小さくなり、それによるEMIノイズが抑制されるのであ
る。
以上のように、この考案によれば、接地ランドによっ
て、EMIノイズが極めて効果的に抑制される。すなわ
ち、この考案によれば、回路基板上でのEMIノイズ成分
の発生それ自体が抑制されるので、従来の回路基板とは
異なり、回路基板自体がEMIノイズの輻射源になること
がない。したがって、この考案に従ったEMI対策用回路
基板を用いれば、先に説明した従来のシールド技術や特
殊なコネクタを用いる必要がない。したがって、それら
に要した多額の費用を節約できる。
て、EMIノイズが極めて効果的に抑制される。すなわ
ち、この考案によれば、回路基板上でのEMIノイズ成分
の発生それ自体が抑制されるので、従来の回路基板とは
異なり、回路基板自体がEMIノイズの輻射源になること
がない。したがって、この考案に従ったEMI対策用回路
基板を用いれば、先に説明した従来のシールド技術や特
殊なコネクタを用いる必要がない。したがって、それら
に要した多額の費用を節約できる。
さらに、電源ランドや静電容量ランドを形成して大きな
静電容量を得るようにすれば、従来の回路基板上に回路
を構成する際に必要であった多数のバイパスコンデンサ
を省略し得る。そのため、バイパスコンデンサとしてデ
ィスクリートなコンデンサを用いると、そのリード線自
体のインダクタンスによって高周波領域の周波数特性が
劣化するので、30〜1000MHzの広い周波数範囲に存在す
るEMIノイズに対しては殆ど効果がないのに対し、電源
ランドや静電容量ランドによって形成される静電容量は
リード線で接続する必要がないので、周波数特性の劣化
もなく、バイパスコンデンサとして充分機能することが
できる。
静電容量を得るようにすれば、従来の回路基板上に回路
を構成する際に必要であった多数のバイパスコンデンサ
を省略し得る。そのため、バイパスコンデンサとしてデ
ィスクリートなコンデンサを用いると、そのリード線自
体のインダクタンスによって高周波領域の周波数特性が
劣化するので、30〜1000MHzの広い周波数範囲に存在す
るEMIノイズに対しては殆ど効果がないのに対し、電源
ランドや静電容量ランドによって形成される静電容量は
リード線で接続する必要がないので、周波数特性の劣化
もなく、バイパスコンデンサとして充分機能することが
できる。
この考案の上述の目的，その他の目的，特徴および利点
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。
第１図を参照して、この実施例のEMI対策用回路基板10
は、たとえばガラス・エポキシのような絶縁基板12を含
み、この絶縁基板12上には斜線（ハッチング）で示すた
とえば銅箔からなる導電パターンが形成される。この導
電パターンは、通常の回路基板と同様に、その上を信号
が流れる信号線パターン14および接地パターン16を含
む。
は、たとえばガラス・エポキシのような絶縁基板12を含
み、この絶縁基板12上には斜線（ハッチング）で示すた
とえば銅箔からなる導電パターンが形成される。この導
電パターンは、通常の回路基板と同様に、その上を信号
が流れる信号線パターン14および接地パターン16を含
む。
参照符号Ａで示す領域は、図示しないが、たとえばマイ
クロコンピュータあるいはマイクロプロセサのようなデ
ィジタルICが実装される領域であり、参照符号Ｂで示す
領域は、この基板10をこの基板10以外の機器ないし基板
と接続するためのコネクタ（図示せず）が実装される領
域である。
クロコンピュータあるいはマイクロプロセサのようなデ
ィジタルICが実装される領域であり、参照符号Ｂで示す
領域は、この基板10をこの基板10以外の機器ないし基板
と接続するためのコネクタ（図示せず）が実装される領
域である。
領域Ａに着目すると、たとえばデュアルインライン型の
ディジタルICのそれぞれの端子（図示せず）のための孔
18a,18a,・・・が形成されている。孔18aeはディジタル
ICのアース端子を挿入するための孔であり、その孔18ae
の近傍には大きな面積を有する接地ランド20aeが形成さ
れる。また、孔18avはディジタルICの電源Vccのための
端子を挿入するための孔であり、その孔18avの近傍に比
較的大きな面積の電源ランド20avが形成される。
ディジタルICのそれぞれの端子（図示せず）のための孔
18a,18a,・・・が形成されている。孔18aeはディジタル
ICのアース端子を挿入するための孔であり、その孔18ae
の近傍には大きな面積を有する接地ランド20aeが形成さ
れる。また、孔18avはディジタルICの電源Vccのための
端子を挿入するための孔であり、その孔18avの近傍に比
較的大きな面積の電源ランド20avが形成される。
領域Ｂに着目すると、コネクタのそれぞれの端子（図示
せず）のための孔が形成されている。孔18beはコネクタ
のアース端子を挿入するための孔であり、その孔18beの
近傍には大きな面積を有する接地ランド20beが形成され
る。また、他の孔18bsはアース端子以外の信号端子を挿
入するための孔であり、その孔18bsの近傍には比較的大
きな面積の静電容量ランド24bsが形成される。
せず）のための孔が形成されている。孔18beはコネクタ
のアース端子を挿入するための孔であり、その孔18beの
近傍には大きな面積を有する接地ランド20beが形成され
る。また、他の孔18bsはアース端子以外の信号端子を挿
入するための孔であり、その孔18bsの近傍には比較的大
きな面積の静電容量ランド24bsが形成される。
このような絶縁基板12上に、第２図において斜線（ハッ
チング）で示す絶縁樹脂層26が、絶縁基板12上の導電パ
ターンすなわち信号線パターン14（第１図）および接地
パターン16（第１図）の一部を覆うように形成される。
上述の領域Ａに対応する領域Ａ′には、接地ランド20ae
（第１図）と対応する位置にはそれとほぼ同じ形状の孔
26aeが形成される。上述の電源ランド22avの部分を含む
領域Ａ′の残り部分には絶縁樹脂層26aが形成される。
また、上述の領域Ｂに対応する領域Ｂ′には、接地ラン
ド20be（第１図）と対応する位置にはそれとほぼ同じ形
状の孔26beが形成される。上述の静電容量ランド22bsの
部分を含む領域Ｂ′の残りの部分には絶縁樹脂層26bが
形成される。
チング）で示す絶縁樹脂層26が、絶縁基板12上の導電パ
ターンすなわち信号線パターン14（第１図）および接地
パターン16（第１図）の一部を覆うように形成される。
上述の領域Ａに対応する領域Ａ′には、接地ランド20ae
（第１図）と対応する位置にはそれとほぼ同じ形状の孔
26aeが形成される。上述の電源ランド22avの部分を含む
領域Ａ′の残り部分には絶縁樹脂層26aが形成される。
また、上述の領域Ｂに対応する領域Ｂ′には、接地ラン
ド20be（第１図）と対応する位置にはそれとほぼ同じ形
状の孔26beが形成される。上述の静電容量ランド22bsの
部分を含む領域Ｂ′の残りの部分には絶縁樹脂層26bが
形成される。
第２図図示の絶縁樹脂層26の上から絶縁基板12上に、第
３図において斜線（ハッチング）で示す導電層28が形成
される。この導電層28は任意の導電材料で形成され得
る。したがって、同時係属中の特開昭62-213192号と同
じように、銅性インクで形成されてもよい。この導電層
28は、第３図からよく分かるように、絶縁基板12のほぼ
全面にわたって形成され、適宜の場所たとえば第２図に
示す領域Ｃなどできるだけ多くの部分において絶縁基板
12上の接地パターン16と接続されている。
３図において斜線（ハッチング）で示す導電層28が形成
される。この導電層28は任意の導電材料で形成され得
る。したがって、同時係属中の特開昭62-213192号と同
じように、銅性インクで形成されてもよい。この導電層
28は、第３図からよく分かるように、絶縁基板12のほぼ
全面にわたって形成され、適宜の場所たとえば第２図に
示す領域Ｃなどできるだけ多くの部分において絶縁基板
12上の接地パターン16と接続されている。
第4A図および第4B図に示すように、ディジタルICのアー
ス端子のための孔18aeの回りの接地ランド20aeは、同じ
形状の絶縁樹脂層26の孔26ae（第２図）を通して、導電
層28と直接面接触している。したがって、接地ランド20
aeと導電層28との間のインダクタンスは非常に小さくな
り、接地ランド20aeすなわちディジタルICのアース端子
30の接地インピーダンスは極めて小さい。
ス端子のための孔18aeの回りの接地ランド20aeは、同じ
形状の絶縁樹脂層26の孔26ae（第２図）を通して、導電
層28と直接面接触している。したがって、接地ランド20
aeと導電層28との間のインダクタンスは非常に小さくな
り、接地ランド20aeすなわちディジタルICのアース端子
30の接地インピーダンスは極めて小さい。
第5A図および第5B図に示すように、ディジタルICの電源
端子のための孔18avの近傍の電源ランド20avは、絶縁樹
脂層26aを挟んで導電層28と対向している。したがっ
て、電源ランド20avと導電層28との間には非常に大きな
静電容量が形成される。その静電容量は、第１図図示の
信号線パターン14による線間分布静電容量より大きくな
る。
端子のための孔18avの近傍の電源ランド20avは、絶縁樹
脂層26aを挟んで導電層28と対向している。したがっ
て、電源ランド20avと導電層28との間には非常に大きな
静電容量が形成される。その静電容量は、第１図図示の
信号線パターン14による線間分布静電容量より大きくな
る。
同様に、第6A図に示すように、コネクタのアース端子の
ための孔18be（第１図）の近傍の接地ランド20beは、同
じ形状の絶縁樹脂層26の孔26be（第２図）を通して、導
電層28と直接面接触している。したがって、接地ランド
20beと導電層28との間のインダクタンスは非常に小さく
なり、接地ランド20beすなわちコネクタのアース端子
（図示せず）の接地インピーダンスは極めて小さい。ま
た、第6B図に示すように、コネクタの信号端子のための
孔18bs（第１図）の近傍の静電容量ランド20bsは絶縁樹
脂層26を挟んで導電層28と対向している。したがって、
静電容量ランド20bsと導電層28との間には非常に大きな
静電容量が形成される。その静電容量は、第１図図示の
信号線パターン14による線間分布静電容量より大きくな
る。
ための孔18be（第１図）の近傍の接地ランド20beは、同
じ形状の絶縁樹脂層26の孔26be（第２図）を通して、導
電層28と直接面接触している。したがって、接地ランド
20beと導電層28との間のインダクタンスは非常に小さく
なり、接地ランド20beすなわちコネクタのアース端子
（図示せず）の接地インピーダンスは極めて小さい。ま
た、第6B図に示すように、コネクタの信号端子のための
孔18bs（第１図）の近傍の静電容量ランド20bsは絶縁樹
脂層26を挟んで導電層28と対向している。したがって、
静電容量ランド20bsと導電層28との間には非常に大きな
静電容量が形成される。その静電容量は、第１図図示の
信号線パターン14による線間分布静電容量より大きくな
る。
なお、実施例では基板の孔に電子部品のリード線を挿入
するものであったが、いわゆる表面実装のための基板に
もこの考案は有効に適用できることはいうまでもない。
するものであったが、いわゆる表面実装のための基板に
もこの考案は有効に適用できることはいうまでもない。
第１図はこの考案の一実施例の絶縁基板上の導電パター
ンの一例を示すパターンレイアウト図である。 第２図は導電パターン上に形成される絶縁層の一例を示
すレイアウト図である。 第３図は絶縁層上に形成される導電層の一例を示すレイ
アウト図である。 第4A図はディジタルICのアース端子の孔の近傍を示す断
面図解図であり、第4B図は第１図の線IVBにおける絶縁
層および導電層を含む一部断面図解図である。 第5A図はディジタルICの電源端子の孔の近傍を示す断面
図解図であり、第5B図は第１図の線VBにおける絶縁層お
よび導電層を含む一部断面図解図である。 第6A図は第１図の線VIAにおける絶縁層および導電層を
含む一部断面図解図であり、第6B図は線VIBにおける一
部断面図解図である。 図において、10はEMI対策用回路基板、12は絶縁基板、1
4は信号線パターン、16は接地パターン、20ae,20beは接
地ランド、20avは電源ランド、20bsは静電容量ランドを
示す。
ンの一例を示すパターンレイアウト図である。 第２図は導電パターン上に形成される絶縁層の一例を示
すレイアウト図である。 第３図は絶縁層上に形成される導電層の一例を示すレイ
アウト図である。 第4A図はディジタルICのアース端子の孔の近傍を示す断
面図解図であり、第4B図は第１図の線IVBにおける絶縁
層および導電層を含む一部断面図解図である。 第5A図はディジタルICの電源端子の孔の近傍を示す断面
図解図であり、第5B図は第１図の線VBにおける絶縁層お
よび導電層を含む一部断面図解図である。 第6A図は第１図の線VIAにおける絶縁層および導電層を
含む一部断面図解図であり、第6B図は線VIBにおける一
部断面図解図である。 図において、10はEMI対策用回路基板、12は絶縁基板、1
4は信号線パターン、16は接地パターン、20ae,20beは接
地ランド、20avは電源ランド、20bsは静電容量ランドを
示す。
フロントページの続き (56)参考文献 特開 昭64−89584（ＪＰ，Ａ) 特開 平１−305596（ＪＰ，Ａ) 特開 昭62−213192（ＪＰ，Ａ) 実開 昭57−78674（ＪＰ，Ｕ) 実開 昭58−37169（ＪＰ，Ｕ) 実公 昭55−29276（ＪＰ，Ｙ２)
Claims (6)
- 【請求項１】絶縁基板、 前記絶縁基板上に形成され、そこに複数のディジタルIC
が接続される信号線パターン、 前記絶縁基板上に形成される接地パターン、 少なくとも前記信号線パターンを覆うように前記絶縁基
板上に形成される絶縁層、および 前記絶縁層上に形成されかつ前記接地パターンに電気的
に接続された導電層を含むEMI対策用回路基板におい
て、 前記接地パターンは、前記複数のディジタルICの各アー
ス端子のそれぞれの近傍に形成され、前記各アース端子
に接続されかつ前記導電層によって相互に接続される複
数の大面積の接地ランドを含み、 前記ディジタルICの前記アース端子の接地インピーダン
スを低減するようにしたことを特徴とする、EMI対策用
回路基板。 - 【請求項２】前記信号線パターンは、前記複数のディジ
タルICの各電源端子のそれぞれの近傍に形成され、前記
各電源端子に接続されかつ前記絶縁層を介して前記導電
層と対向する大面積の電源ランドを含み、 前記電源ランドと前記導電層との間に前記信号線パター
ンによって形成される線間分布容量より大きい静電容量
を形成するようにしたことを特徴とする、請求項１記載
のEMI対策用回路基板。 - 【請求項３】前記絶縁基板上には当該基板以外の他の機
器と接続するためのコネクタの端子のための孔が形成さ
れ、前記コネクタのアース端子が接続される前記絶縁基
板上の孔の近傍に形成され、前記孔に挿入された前記ア
ース端子と接続されかつ前記導電層に接続される大面積
の別の接地ランドを含み、 前記コネクタのアース端子の接地インピーダンスを低減
するようにしたことを特徴とする、請求項１または２記
載のEMI対策用回路基板。 - 【請求項４】前記コネクタの前記アース端子以外の他の
端子が接続される前記基板上の孔の近傍に形成され、前
記孔に挿入された前記他の端子に接続されかつ前記絶縁
層を介して前記導電層と対向する大面積の静電容量ラン
ドを含み、 前記静電容量ランドと前記導電層との間に前記信号線パ
ターンによって形成される線間分布容量より大きい静電
容量を形成するようにしたことを特徴とする、請求項３
記載のEMI対策用回路基板。 - 【請求項５】絶縁基板、 前記絶縁基板上に形成され、そこに複数のディジタルIC
が接続される信号線パターン、 前記絶縁基板上に形成される接地パターン、 少なくとも前記信号線パターンを覆うように前記絶縁基
板上に形成される絶縁層、および 前記絶縁層上に形成されかつ前記接地パターンに電気的
に接続された導電層を含むEMI対策用回路基板におい
て、 前記信号線パターンは、前記複数のディジタルICの各電
源端子のそれぞれの近傍に形成され、前記各電源端子に
接続されかつ前記絶縁層を介して前記導電層と対向する
大面積の電源ランドを含み、 前記電源ランドと前記導電層との間に前記信号線パター
ンによって形成される線間分布容量より大きい静電容量
を形成するようにしたことを特徴とする、EMI対策用回
路基板。 - 【請求項６】絶縁基板、 前記絶縁基板上に形成され、そこにディジタルICが接続
される信号線パターン、 前記絶縁基板上に形成される接地パターン、 少なくとも前記信号線パターンを覆うように前記絶縁基
板上に形成される絶縁層、 前記絶縁層上に形成されかつ前記接地パターンに電気的
に接続された導電層、および 前記絶縁基板上に形成されかつ当該基板以外の他の機器
と接続するコネクタの端子のための孔を含むEMI対策用
回路基板において、 前記コネクタのアース端子が接続される前記絶縁基板上
の孔の近傍に形成され、前記孔に挿入された前記アース
端子と接続されかつ前記導電層に接続される大面積の接
地ランド、および 前記コネクタの前記アース端子以外の他の端子が接続さ
れる前記絶縁基板上の孔の近傍に形成され、前記孔に挿
入された前記他の端子と接続されかつ前記絶縁層を介し
て前記導電層と対向する大面積の静電容量ランドを含
み、 前記接地ランドによって前記コネクタの前記アース端子
の接地インピーダンスを低減するようにし、かつ前記静
電容量ランドと前記導電層との間に前記信号線パターン
によって形成される線間分布容量より大きい静電容量を
形成するようにしたことを特徴とする、EMI対策用回路
基板。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989021878U JPH073660Y2 (ja) | 1989-02-27 | 1989-02-27 | Ｅｍｉ対策用回路基板 |
| US07/482,936 US5043526A (en) | 1986-03-13 | 1990-02-22 | Printed circuit board capable of preventing electromagnetic interference |
| CA002010743A CA2010743C (en) | 1989-02-27 | 1990-02-22 | Printed circuit board capable of preventing electromagnetic interference |
| FI900940A FI111508B (fi) | 1989-02-27 | 1990-02-23 | Sähkömagneettista häiriötä estämään pystyvä painettu piirilevy |
| EP90302007A EP0385689B1 (en) | 1989-02-27 | 1990-02-26 | Printed circuit board capable of preventing electromagnetic interference |
| DE69016471T DE69016471T2 (de) | 1989-02-27 | 1990-02-26 | Leiterplatte, geeignet zur Vermeidung elektromagnetischer Interferenzen. |
| AU50183/90A AU631185B2 (en) | 1989-02-27 | 1990-02-26 | Printed circuit board capable of preventing electromagnetic interference |
| KR1019900002522A KR0137658B1 (ko) | 1989-02-27 | 1990-02-27 | 전자기 간섭을 방지하는 인쇄회로기판 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989021878U JPH073660Y2 (ja) | 1989-02-27 | 1989-02-27 | Ｅｍｉ対策用回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02113359U JPH02113359U (ja) | 1990-09-11 |
| JPH073660Y2 true JPH073660Y2 (ja) | 1995-01-30 |
Family
ID=12067381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989021878U Expired - Lifetime JPH073660Y2 (ja) | 1986-03-13 | 1989-02-27 | Ｅｍｉ対策用回路基板 |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP0385689B1 (ja) |
| JP (1) | JPH073660Y2 (ja) |
| KR (1) | KR0137658B1 (ja) |
| AU (1) | AU631185B2 (ja) |
| CA (1) | CA2010743C (ja) |
| DE (1) | DE69016471T2 (ja) |
| FI (1) | FI111508B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0563071B1 (de) * | 1990-12-21 | 1995-03-01 | Siemens Aktiengesellschaft | Gegen hf abschirmendes gehaüse einer schaltung, z.b. für die steuerschaltung eines airbag eines fahrzeuges |
| US5315069A (en) * | 1992-10-02 | 1994-05-24 | Compaq Computer Corp. | Electromagnetic radiation reduction technique using grounded conductive traces circumscribing internal planes of printed circuit boards |
| FI20070415L (fi) * | 2007-05-25 | 2008-11-26 | Elcoteq Se | Suojamaadoitus |
| KR101009152B1 (ko) * | 2009-06-23 | 2011-01-18 | 삼성전기주식회사 | 인쇄회로기판 |
| KR102032566B1 (ko) * | 2013-01-10 | 2019-10-16 | 엘에스전선 주식회사 | 전자기파차폐 케이블 |
| KR102531762B1 (ko) * | 2017-09-29 | 2023-05-12 | 엘지이노텍 주식회사 | 인쇄회로기판 및 이의 제조 방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1936899A1 (de) * | 1969-07-19 | 1971-02-04 | Siemens Ag | Baugruppentraeger fuer Steuer- bzw. Regelanlagen |
| JPS5778674U (ja) * | 1980-10-31 | 1982-05-15 | ||
| FR2527039A1 (fr) * | 1982-05-14 | 1983-11-18 | Inf Milit Spatiale Aeronaut | Dispositif de protection d'un dispositif electronique contre les tensions engendrees par un champ electromagnetique |
| JPS59188993A (ja) * | 1983-04-12 | 1984-10-26 | 株式会社東芝 | プリント配線基板 |
| JPS61115108A (ja) * | 1984-11-09 | 1986-06-02 | Purasutoron Kk | ホツトランナ多点ゲ−トの温度制御方法 |
| JPH0682890B2 (ja) * | 1986-03-13 | 1994-10-19 | 任天堂株式会社 | Ｅｍｉ対策用回路基板とその製造方法 |
| US4801489A (en) * | 1986-03-13 | 1989-01-31 | Nintendo Co., Ltd. | Printed circuit board capable of preventing electromagnetic interference |
| US4770921A (en) * | 1986-09-11 | 1988-09-13 | Insulating Materials Incorporated | Self-shielding multi-layer circuit boards |
| JPS63107187A (ja) * | 1986-10-24 | 1988-05-12 | 株式会社東芝 | 実装基板 |
| FI113937B (fi) * | 1989-02-21 | 2004-06-30 | Tatsuta Electric Wire & Gable | Painettu piirilevy ja menetelmä sen valmistamiseksi |
-
1989
- 1989-02-27 JP JP1989021878U patent/JPH073660Y2/ja not_active Expired - Lifetime
-
1990
- 1990-02-22 CA CA002010743A patent/CA2010743C/en not_active Expired - Fee Related
- 1990-02-23 FI FI900940A patent/FI111508B/fi not_active IP Right Cessation
- 1990-02-26 AU AU50183/90A patent/AU631185B2/en not_active Ceased
- 1990-02-26 EP EP90302007A patent/EP0385689B1/en not_active Expired - Lifetime
- 1990-02-26 DE DE69016471T patent/DE69016471T2/de not_active Expired - Fee Related
- 1990-02-27 KR KR1019900002522A patent/KR0137658B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910016227A (ko) | 1991-09-30 |
| KR0137658B1 (ko) | 1998-06-15 |
| JPH02113359U (ja) | 1990-09-11 |
| AU631185B2 (en) | 1992-11-19 |
| EP0385689A1 (en) | 1990-09-05 |
| EP0385689B1 (en) | 1995-02-01 |
| FI111508B (fi) | 2003-07-31 |
| CA2010743A1 (en) | 1990-08-27 |
| FI900940A0 (fi) | 1990-02-23 |
| DE69016471T2 (de) | 1995-09-07 |
| AU5018390A (en) | 1990-09-06 |
| CA2010743C (en) | 2000-09-19 |
| DE69016471D1 (de) | 1995-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0384644B1 (en) | Printed circuit board | |
| JP2867985B2 (ja) | プリント回路基板 | |
| US5043526A (en) | Printed circuit board capable of preventing electromagnetic interference | |
| US20220287183A1 (en) | Flexible circuit board assembly, display assembly and display device | |
| US5140110A (en) | Printed circuit board capable of preventing electromagnetic interference | |
| JPH1154944A (ja) | 回路基板 | |
| JPH073660Y2 (ja) | Ｅｍｉ対策用回路基板 | |
| US20120184326A1 (en) | Electronic Circuit | |
| JPH08204377A (ja) | 遮蔽体 | |
| JPH11307894A (ja) | プリント配線基板 | |
| JPH0718409U (ja) | ノイズ吸収機能を付加したプリント基板保持機構 | |
| US4908735A (en) | Electronic apparatus reducing generation of electro magnetic interference | |
| JPH07235776A (ja) | 多層プリント配線基板 | |
| US10729003B2 (en) | Anti-electromagnetic interference circuit board | |
| JPH0682890B2 (ja) | Ｅｍｉ対策用回路基板とその製造方法 | |
| JP2000223800A (ja) | 配線基板及びその製造方法 | |
| US10694620B1 (en) | Method and apparatus for circuit board noise shielding and grounding | |
| JPH021920Y2 (ja) | ||
| JP2833049B2 (ja) | プリント配線板 | |
| JPH02103990A (ja) | プリント配線板 | |
| JPH11284291A (ja) | 回路基板およびこの回路基板を搭載した液晶表示装置 | |
| JP2615839B2 (ja) | プリント配線板 | |
| KR20200114709A (ko) | 기판 구조체 및 그 제어 방법 | |
| KR200301362Y1 (ko) | 전자파 장해 차폐형 인쇄 회로 기판 | |
| JP2613368B2 (ja) | プリント回路基板およびその製造方法 |