JPS63107187A - 実装基板 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、導体パターンが形成された基板上に、発（辰
回路およびバイパスコンデンサ゛（以下パスコンと称す
る）が実装されてなる実装基板における電磁妨害波（以
下［ＭＩと称する〉対策に関する。

（従来の技術〉 一般に印字装置等、ディジタルＩＣを使用する機器から
はＥＭＩが発生する。

ＥＭＩは主に、機器内部に設けられている発振回路から
発生するスパイク電流によりケーブル付近から発生する
例か多く、近くに設置されているテレビやラジオ簀に受
信障害を与える。

このためディジタルＩＣを使用している凶器には前記Ｅ
ＭＩを規制する規格が定められているか、従来、この規
格を満たすために、シールドプレー１〜やシールドクー
プル笠の高ｌ１ｌＩｉなシールド部品が使用されている
。

第３図に発振回路を含／υだ従来の実装基板の（１へ成
を示す。

同図において１はマイクロプロセッサやメモリ等のＩＣ
，２はクロックパルス等を発生する発振回路、３はＩＣ
１と並列に接続されたパスコン、４は発振回路２と並列
に接続されたパスコンてある。

この例において、ＩＣ１および発振回路２の電源端子Ｖ
ｃｃとグランド端子ＧＮＤとは、それぞれ大きなループ
状に形成されている主電源ラインＶＬと主グランドライ
ンＧＬとに接続されている。

またパスコン３．４も、大ぎなループ状に形成されてい
る主電源ラインＶＬと主グランドラインＧ［どの間に接
続されている。

しかしながらこの方式によると、発振回路２において発
生づるスパイク電流か主電源ラインＶＬと主グランドラ
インＧＬに拡散し、前記ＥＭＩの発生レベルが極めて高
くなる。

従来の印字装置簀においては、このＥＭＩを外部に漏ら
さないＪ、うに高価なシールド部品が使用されているが
、これは製品のコストを高くする原因になっているとい
う問題があった。

（発明か解決しようとする問題点） 本発明は上述したような事情によりなされたもので、Ｅ
ＭＩの発生レベルを大幅に低減し、高価なシールド部品
を不要にし、製品のコストを低くすることができる実装
基板の提供を目的としている。

［発明の構成］ （問題点を解決するための手段） 本発明の実装基板は、主電源ラインと主グランドライン
とからそれぞれリードラインが延出され、各リードライ
ンの先端付近に発振回路の電源端子とグランド端子とが
接続されてなる実装基板において、前記各リードライン
の一部が近接し、その間にバイパスコンデンザが接続さ
れて閉ループを形成し、かつ前記発振回路の電源端子お
よび前記グランド端子から前記パスコンまでの各リード
ラインのパターン幅が幅広に形成されたものでおる。

（作　用） 本発明の実装基板では、主電源ラインと主グランドライ
ンとからそれぞれリードラインが延出され、各リードラ
インの先端付近に発振回路の電源端子とグランド端子と
が接続され、各リードラインの近接している部分間にパ
スコンか接続されているので、発振回路から発生したス
パイク電流を最小のループ内に封じ込めることができる
。また発振回路の電源端子、グランド端子からパスコン
までのリードラインのパターン幅が幅広に形成されてい
るので、この間のリードラインのインダクタンス成分が
小さくなり、スパイク電流のレベル自体が小さくなる。

（実施例） 以下、本発明の実施例の詳細を図面に基いて説明する。

第１図は本発明の一実施例の構成を示す回路図、第２図
は同実施例をプリント基板上のデー１−ワークで示した
図である。

なお第１図および第２図において第３図と共通する部分
には共通の符号か付されている。

これらの図において、１はマイクロプロセッサやメモリ
等のＩＣ１２はクロックパルス等を発生する発振回路、
ＶＬは大きなループ状に形成された主電源ライン、ＧＬ
は同グランドラインでおる。

そして主電源ラインＶＬおよび主グランドラインＧｌ−
からは、それぞれリードラインＲＬ＋　、ＲＬ２が袋状
に延出されており、各リードラインＲＬ１、ＲＬ２の一
部は近接している。

そして発振回路２の電源端子ＶＣＣとグランド端子ＧＮ
Ｄとは、リードラインＲＬ＋　、ＲＬ２の先端付近のホ
ールに半田付けされ、主電源ラインＶＬおよび主グラン
ドラインＧＬに近い各リードラインＲＬ＋　、ＲＬ２の
近接している部分にパスコン４が接続されている。

またＩＣＩの電源端子ＶＣＣとグランド端子ＧＮＤとは
、主電源ラインＶ「および主グランドラインＧＬから延
出されたリードラインＲＬ３、ＲＬ４の先端付近のホー
ルに半田付けされている。

前記リードラインＲＬ４の先端と主電源ラインＶＬから
延出されたリードラインＲＬｓとの間にはパスコン３か
接続されている。

そして本実施例では、発振回路２の電源端子ＶＣＣおよ
びグランド端子ＧＮＤが接続されている部分からパスコ
ンが接続されている部分までのリードラインＲＬ＋　、
ＲＬ２か幅広にされている。

したがって本実施例では、発振回路２において発生した
スパイク電流Ｉｓが、発振回路２の電源端子ＶＣＣ−リ
ードラインＲＬ＋−パスコン４−リードラインＲＬ２−
発振回路２のグランド端子ＧＮＤの経路で流れるため、
スパイク電流Ｉｓの流れるループが最小限に抑えられ、
主電源ラインＶＬおよび主グランドラインＧＬに拡散し
ない。

さらに本実施例において、発振回路２の電源端子ＶＣＣ
およびグランド端子ＧＮＤか接続されている部分からパ
スコン４が接続されている部分までのリードラインＲＬ
＋　、ＲＬ２が他の部分と比較して幅広にされているの
で、この間のインダクタンス成分か小さく、スパイク電
流のレベル自体が小さくなる。

かくして本実施例によれば、発振回路２からのスパイク
電流が主電源ラインＶＬ、主グランドラインＧＬに拡散
しない上、その発生レベルも小さいので、ケーブルイ」
近等からのＥＭＩの発生レベルが相当低減される。

なお本実施例においては、リードラインＲＬ＋はその先
端部分と、パスコンペの接続部分だ（プが幅広にされて
いるが、先端部分からパスコン接続部分までをすべて幅
広に形成してもよい。

［発明の効果１ 以上説明したように本発明の実装ヰ板は、発振回路から
発生したスパイク電流を最小のループ内に卦１じ返める
ことがで′き、しかもスパイク電流のレベル自体も小さ
いので、高価なシールド部品を使用することなくＥＭＩ
の発生を抑えることができ、製品のコストが低くなる。

ざらに本発明（ま基板上のパターン形状を若干変更する
だけであるため、その実施が極めて容易である。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す回路図、第２図
は同実施例をプリント基板上のノー１−ワークで示した
図、第３図は従来の実Ｖ＜ＭＬ仮の構成の一例を示す回
路図である。 １・・・・・・・・・ＩＣ 訃・・・・・・・・発振回路 ３．４・・・パスコン ■し・・・・・・電源ライン ＧＬ・・・・・・グランドライン ＲＬ＋〜ＲＬｓ・・・リードライン 出願人　　　　　　株式会社　東芝 代理人　弁理士　　須　山　佐　− Ｒ通 第１０ 弛 ＧＬ 第２図

Claims (1)

【特許請求の範囲】
1. （１）主電源ラインと主グランドラインとからそれぞれ
   リードラインが延出され、各リードラインの先端付近に
   発振回路の電源端子とグランド端子とが接続されてなる
   実装基板において、前記各リードラインの一部が近接し
   、その間にバイパスコンデンサが接続されて閉ループを
   形成し、かつ前記発振回路の電源端子および前記グラン
   ド端子から前記バイパスコンデンサまでの各リードライ
   ンのパターン幅が幅広に形成されていることを特徴とす
   る実装基板。