JP3610127B2 - 印刷回路基板及び印刷回路基板の設計方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は印刷回路基板の設計方法、印刷回路基板に係り、例えば２層印刷回路基板において放射ノイズの発生レベルを小さくする技術に関するものである。
【０００２】
【従来の技術】
従来より、印刷回路基板における放射ノイズ発生防止のための対策として、電源パターンとＧＮＤ（グランド）パターン用のそれぞれに専用の導電層を形成し、電源パターンとＧＮＤパターンが所定の面積を有する面状で対向するように構成した多層印刷回路基板が従来より実用化されている。このように放射ノイズ対策として電源パターンとＧＮＤパターン用に専用の導電層を形成して、電源パターンとＧＮＤパターンが対向するようにした多層印刷回路基板は製品コストが高いために、２層印刷回路基板を使用して放射ノイズを規制する規格を満足させる検討が活発になされてきている。
【０００３】
そこで、例えば基板の絶縁基部の表裏面においてパターンをそれぞれ形成した２層印刷回路基板においては、電源パターンとＧＮＤパターン間を広い面積で対向させることで大きな容量結合を得るようにしたり、電源パターンおよびＧＮＤパターンの間にバイパスコンデンサを挿入したり、または電源線や信号線において多くのフィルタなどから構成されるノイズ対策部品を使用することで、放射ノイズ対策を行うようにしている。
【０００４】
【発明が解決しようとする課題】
しかしながら、特に４方向にリードピンを有するＩＣを２層印刷回路基板に実装する場合には、配線スペースが少ないので、以下の問題が発生する。即ち、
１．２層印刷回路基板は多層印刷回路基板と異なり、４方向のリードピン用の配線スペースを確保する制約があることから、多層印刷回路基板のように配線スペース電源パターンとＧＮＤパターンを広い面積で対向するようにできない。
【０００５】
このために、電源パターンに発生するノイズ電圧が大きくなる。また、無理に電源パターンとＧＮＤパターン間における容量結合をもたせるようにするために対向するようにするとＧＮＤの面積が少なくなったり、分断されるようになるためにＧＮＤのインダクタンスが大きくなり、ＧＮＤに発生するノイズが大きくなる。
【０００６】
特に４方向にリードピンを持つＩＣを２層印刷回路基板で使用するときに、無理に電源パターンとＧＮＤパターン間における容量結合をもたせるようにすると、配線スペースが少なくなりＧＮＤパターンが極端に弱くなり、コモンモード放射ノイズが増えることになる。２、４方向にリードピンを持つＩＣが実装されるランドの周辺及び内部の領域では信号パターンが多く配置されるために、ＧＮＤパターンが細くならざるを得ず、かつまた所々で分断されるようになるために、折角実装されたバイパスコンデンサの効果が小さくなる。３、４方向にリードピンを持つＩＣが実装されるランドの周辺及び内部の領域では信号パターンが多いため、ＧＮＤパターンが細くまた所々で分断されるために信号パターンを流れる充電電流の帰路であるＧＮＤパターンが分断される形状とならざるを得ないため、最短な経路で電流を流すようにできなくなる。このような欠点をカバーするためにフィルタなどのノイズ対策部品を実装する必要があるが、例えばインダクターとコンデンサでローパスフィルタを形成したような対策部品は、ＧＮＤ効果が弱いために小さい効果しか得られない。
【０００７】
添付図面に基づいて従来構成例であって、４方向にリードピンを持つＩＣを２層印刷回路基板に実装する事例を述べる。図５（Ａ）は基板１０１の上面１０１ａを示した平面図であり、１０２はＧＮＤパターン、１０５は基幹となる電源パターンであり、そのままＩＣの電源パターン用としてランドと接続し、ＩＣのリードピンの内部の領域で裏面のＧＮＤパターンと容量結合をさせる目的で、広い面積となっている。１０８はＩＣの入出力用信号のリードが実装されるランドであり、図示していないが信号線１０７で示してあるような細いパターンと接続している。またランドは全て１０８のランドと同様である。１０９で示すランドはＩＣのＧＮＤピンが実装されるランドであり斜線で示された太いパターン１０２と接続されたランドは１０９と同様である。１１０で示すランドはＩＣの電源ピンが実装されるランドであり電源線１０５と接続されたランドは１１０と同様である。１０６で示された円形の形状のものは基準面（Ａ）のパターンと裏面（Ｂ）のパターンを接続するためのスルーホールを示す。
【０００８】
次に図５（Ｂ）は基板１０１の裏面１０１ｂを示した平面図であり、絶縁基部１００を剥がすことで透視した状態で示した図である。本図において、１０５は２層印刷回路基板の基幹となる電源パターンである。１１１と１１２はチップ部品のバイパスコンデンサが実装されるランドであり、１１１のランドは電源パターンと、１１２のランドはＧＮＤパターンと接続されている。
【０００９】
上記構成において、太い基幹となる電源パターンがＩＣの電源リードピンを実装するランドに対して直接接続されているために、基幹となる電源パターンにもノイズがのりやすく基板１０１全体に広がる放射のノイズレベルが高くなる。
【００１０】
また、図５（Ａ）に示すように、ＩＣのリードピンの４方向に対する下向き方向ではＧＮＤパターンをリードピンの外側に引き出していないために、充電電流の電流ループが大きくなる。さらに、ＩＣのリードピンの内側方向に対してＧＮＤパターンと接続できないものが多いため、電源ピン→バイパスコンデンサ→ＧＮＤピンのループ面積が非常に大きくなってしまう。
【００１１】
以上のように２層印刷回路基板においては、放射ノイズの発生レベルが高くなりやすいことから、電源用フィルタ、電磁シールドなどを使用した他の対策を別途行う必要があった。また、４方向に狭ピッチ多ピンのリードを持つＱＦＰ（クワッドフラットパッケージ）、ＱＴＰ（クワッドテープパッケージ）を多層印刷回路基板に代えて２層印刷回路基板上に実装した場合には、上記の各問題はより顕在化することになった。
【００１２】
したがって、本発明は上記の問題点に鑑みてなされたものであり、多ピンのリードを持つＩＣを多層印刷回路基板に代えて２層印刷回路基板上に実装した場合において、電源ラインが主な原因で発生する放射ノイズの発生を小さくすることができる印刷回路基板及び印刷回路基板の設計方法の提供を目的としている。
【００１３】
具体的には、特に４方向にリードピンを持つＩＣを２層印刷回路基板上に実装した場合において、従来の一般的な多層印刷回路基板に近い放射ノイズレベルを実現できると共に、電子機器に２層印刷回路基板を組み込んだ場合において、従来の２層印刷回路基板との比較において大幅に放射ノイズレベルを改善してＥＭＩ（電磁妨害雑音）規格を充分に満足できる印刷回路基板及び印刷回路基板の設計方法の提供を目的としている。
【００１４】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明によれば、絶縁基部を介して表面と裏面に印刷回路パターンを形成した２層プリント配線板の表面上に、４方向に配線された複数の印刷パターンに電子回路素子を実装するための印刷回路基板であって、前記表面に前記電子回路素子を実装する複数のランドが配設され、前記表面及び前記裏面に接地パターンが配設され、前記表面または前記裏面に基幹電源パターンが配設され、前記基幹電源パターンから分岐して前記複数のランドの一部に接続する、電源分岐パターンが配設され、前記電源分岐パターンと前記接地パターンとの間に、バイパスコンデンサが配設され、前記電源分岐パターンは、前記バイパスコンデンサと前記電源分岐パターンの接続部を基準として、前記接続部から、前記電子回路素子と前記電源分岐パターンを接続するランドまでの電源分岐パターンのインダクタンスよりも、前記接続部から、前記電源分岐パターンと前記基幹電源パターンとの分岐点までの電源分岐パターンのインダクタンスが大きくなるように形成されている事を特徴としている。
【００１５】
また、絶縁基部を介して表面と裏面に印刷回路パターンを形成した２層プリント配線板上に、４方向に配線された複数の印刷パターンに電子回路素子を実装するための印刷回路基板であって、前記表面に前記電子回路素子を実装する複数のランドが配設され、前記複数のランドで囲まれる領域の内側を含んだ接地パターンが配設され、前記裏面において２本の基幹電源パターンが並行に配設され、前記基幹電源パターンのそれぞれから分岐して２本の基幹電源パターンをつなぎ、前記ランドの一部に接続する電源分岐パターンが配設され、前記電源分岐パターンと前記接地パターンとの間にバイパスコンデンサが配設され、前記電源分岐パターンは、前記ランドにより囲まれる領域の内部において更に複数の配線に分岐され、前記バイパスコンデンサと前記電源分岐パターンの接続部を基準として、前記接続部から、前記電子回路素子と前記電源分岐パターンを接続するランドまでの電源分岐パターンのインダクタンスよりも、前記接続部から、前記電源分岐パターンと前記基幹電源パターンとの分岐点までの電源分岐パターンのインダクタンスが大きくなるように蛇行形成されている事を特徴としている。
【００１６】
また、絶縁基部を介して表面と裏面に印刷回路パターンを形成した２層プリント配線板上に、４方向に配線された複数の印刷パターンに電子回路素子を実装するための印刷回路基板であって、前記表面に前記電子回路素子を実装する複数のランドが配設され、前記複数のランドで囲まれる領域の内側を含んだ接地パターンが配設され、前記裏面に基幹電源パターンが配設され、前記基幹電源パターンから分離して、前記ランドの一部に接続する電源分離パターンが配設され、前記電源分離パターンと、前記接地パターンとの間にバイパスコンデンサが配設され、前記電源分離パターンは、スルーホールを介して前記表面において前記ランドで囲まれる領域の内側まで蛇行形成され、再びスルーホールを介して前記裏面に前記ランドにより囲まれる領域の内部において更に複数の配線に分岐し、前記バイパスコンデンサと前記電源分岐パターンの接続部を基準として、前記接続部から、前記電子回路素子と前記電源分岐パターンを接続するランドまでの電源分離パターンのインダクタンスより、前記接続部から、前記電源分離パターンと前記基幹電源パターンとの分離点までの電源分離パターンのインダクタンスが大きくなるように形成されている事を特徴としている。
【００１７】
また、絶縁基部を介して表面と裏面に印刷回路パターンを形成した２層プリント配線板上に、４方向に配線された複数の印刷パターンに電子回路素子を実装するための印刷回路基板であって、前記表面に前記電子回路素子を実装する複数のランドが配設され、前記表面及び前記裏面に接地パターンが配設され、前記表面または前記裏面に基幹電源パターンが配設され、前記基幹電源パターンから分岐して、クロック信号を出力する信号用ランドに一番近い電源ピン実装用ランドに接続する電源分岐パターンが配設され、前記電源分岐パターンと、前記接地パターンとの間にバイパスコンデンサが配設され、前記電源分岐パターンは、前記バイパスコンデンサと前記電源分岐パターンの接続部を基準として、前記接続部から、前記電子回路素子と前記電源分岐パターンを接続するランドまでの電源分岐パターンのインダクタンスより、前記接続部から、前記電源分岐パターンと前記基幹電源パターンとの分岐点までの電源分岐パターンのインダクタンスが大きくなるように形成されている事を特徴としている。
【００１８】
また、絶縁基部を介して表面と裏面に印刷回路パターンを形成した２層プリント配線板の表面上に、４方向に配線された複数の印刷パターンに電子回路素子を実装するための印刷回路基板の設計方法であって、前記表面に、前記電子回路素子を実装する複数のランドを配設し、前記表面または裏面に基幹電源パターンを配設し、前記基幹電源パターンから分岐して前記ランドの一部に接続する、電源分岐パターンを配設し、前記表面及び前記裏面に接地パターンを配設し、記電源分岐パターンと、前記接地パターンとの間にバイパスコンデンサを配設し、前記電源分岐パターンは、前記バイパスコンデンサと前記電源分岐パターンとの接続部を基準として、前記接続部から、前記電子回路素子と前記電源分岐パターンを接続するランドまでの電源分岐パターンのインダクタンスより、前記接続部から、前記電源分岐パターンと前記基幹電源パターンとの分岐点までの電源分岐パターンのインダクタンスが大きくなるように形成する事を特徴としている。
【００２４】
【発明の実施の形態】
以下に、本発明の好適な各発明の実施の形態について添付図面に基づいて詳細に説明する。
【００２５】
（第１の発明実施形態）
図１は第１発明実施形態において４方向にリードピンを持つＩＣが実装される様子をを示した２層印刷回路基板１の平面図（Ａ）と、基板１の裏面側を示した背面図（Ｂ）であって、背面図（Ｂ）は表面となる平面図（Ａ）との相互位置関係を明瞭にするために図示のように絶縁基部１００を剥がして透視して見た様子を示した図であって、基板１の表裏面に形成される配線パターンやスルーホール、チップ部品実装用ランドを実線で示したものである。また、基板１の表面１ａとの相互位置関係を分かり易くするために背面図（Ｂ）側においてＩＣリードピン実装用ランドの形状と位置を破線８、９、１０で示してある。また、本図は４方向にリードピンを持つＩＣの１個分を実装する場合を代表して記載しているが、通常は複数分が実装されることは言うまでもない。
【００２６】
先ず、図１（Ａ）において、基板１の上面であって部品実装面となる表面１ａ上には、図示のようにＧＮＤパターン２がランド８で囲まれる部位と、ランド８の途中から放射状に設けられている。また、ＩＣ用の電源パターン３はランド８で囲まれる内側にランド８から延長される形で形成されている。
【００２７】
また、ＩＣの入出力信号用のリードとなるランド８には信号線７で示してある細いパターンが接続される一方、ランド９はＩＣのＧＮＤピンが実装されるランドであって、図中ハッチングで示した太いＧＮＤパターン２に対して接続されている。
【００２８】
ＩＣの電源ピンが実装されるランド１０は、太い実線で示されたパターン３に接続されるとともに、このパターン３の端部に形成された円形状のスルーホール６ａと導通しており、基板１の裏面１ｂ側に設けられたスルーホール６ｂ間の導通を図るようにしている。
【００２９】
次に基板１の裏面１ｂを図１（Ｂ）を参照して述べると、２層印刷回路基板１の基幹となる電源パターン５は図示のように左右に形成される一方、この途中部位から電源パターン４が分岐している。この電源パターン４は電源パターン５から分岐されて図示されたＩＣ専用に破線で示されたＩＣのリードピンが実装されるランド１０の内側に引き込むための電源パターンとなる。
【００３０】
また、チップ部品のバイパスコンデンサを実装するためのランド１１、１２が図示の位置に形成されており、ランド１１は電源パターン４と、ランド１２はＧＮＤパターンとそれぞれ接続される位置に形成されている。
【００３１】
以上の構成において、例えばランド１１で示されたバイパスコンデンサのランドを基準に考えたときに、ランド１１からＩＣの電源ピン３を実装するランド１０までのインダクタンスより、ランド１１から電源パターン４を通って基幹となる電源パターン５までのインダクタンスが大きくなるようにパターンが形成されることになる。また、全てのバイパスコンデンサの電源ランドを基準にして上記の関係が成立するようにしている。
【００３２】
この様な形状とすることで理想的なＴ型のローパスフィルタを形成することができ、電源系の高周波電流のループを小さくすることができる。さらに、ＩＣに供給する電源を比較的細いパターンであって、かつＩＣのランドの内側に配線するようにできる。
【００３３】
この結果、配線が密集した４方向にリードピンを持つＩＣを実装するランド８の近辺においても、ＧＮＤパターン２の配線のための自由度が向上できることになり理想的に配線できるようになる。
【００３４】
即ち、図１（Ａ）に示すように、ＩＣのリードピンの４方向に対して少なくとも一ヵ所以上でＧＮＤパターン２をリードピンの外側に引き出すことで、充電電流の電流ループを小さくできる。さらに、ＩＣのリードピンの内側方向に対してＧＮＤパターン２と接続できるため、電源ピン→バイパスコンデンサ→ＧＮＤピンのループ面積も最小にすることができる。
【００３５】
（第２の発明実施形態）
図２は２層印刷回路基板１の平面図（Ａ）と、基板１の裏面側を示した背面図（Ｂ）であって、上記の第１発明実施形態と同様に背面図（Ｂ）は表面となる平面図（Ａ）との相互位置関係を明瞭にするために図示のように絶縁基部１００を剥がして透視して見た様子を示した図である。
【００３６】
本図において、基板１の上面１ａにはＧＮＤパターン２とＩＣ用の電源パターン３がＩＣの入出力信号用のリードが実装されるランド８で囲まれる内部と外部に図示のように形成されている。また、ランド８には信号線７が接続される。
ランド９はＩＣのＧＮＤピンが実装されるランドでありハッシングで示された太いパターン２と接続される。ランド１０はＩＣの電源ピンが実装されるランドであり太い実線で示されたパターン３に接続されるとともに、このパターン３の端部に形成された円形状のスルーホール６ａと導通しており、基板１の裏面１ｂ側に設けられたスルーホール６ｂ間の導通を図るようにしている。
【００３７】
また、図２（Ｂ）において、２層印刷回路基板の裏面１ｂには基幹となる電源パターン５が図示のように形成される一方、この途中部位から分岐されてＩＣのリードピンが実装されるランド８、９、１０の内側に引き込むための電源パターン４が形成されている。チップ部品のバイパスコンデンサが実装されるランド１１、１２が設けられており、ランド１１は電源パターン４と、ランド１２はＧＮＤパターン２と接続されている。また、ランド１１で示されたバイパスコンデンサのランドを基準に考えたときに、ランド１１からＩＣの電源ピンを実装するランドまでのインダクタンスより、ランド１１から電源パターン４を通って基幹となる電源パターン５までのインダクタンスが大きくなるように蛇行形成されるインダクタンスパターン１４を一部形成している。したがって、図２に示した例では全てのバイパスコンデンサの電源ランドを基準にして、ランド１１から電源パターン４を通って基幹となる電源パターン５までのインダクタンスが大きくなるようにパターンが形成されることになる。
【００３８】
以上により、略理想的なＴ型のローパスフィルタを形成することができると共に、よりインダクタンスを大きくすることが可能となるため、低い周波数から電源系の高周波電流のループを小さくすることができる。
【００３９】
さらに、ＩＣに供給する電源を比較的細いパターンで、かつ上下２本と少ない本数でＩＣのランドの内側に配線することができるために、密集した４方向にリードピンを持つＩＣを実装するランド近辺でもＧＮＤパターンの配線自由度が向上し、理想的に配線できる。
【００４０】
即ち、図２（Ａ）で示すようにＩＣのリードピンの４方向に対して少なくても一ヵ所以上でＧＮＤパターンをリードピンの外側に引き出すことで、充電電流の電流ループを小さくできる。さらに、ＩＣのリードピンの内側方向に対してＧＮＤパターンと接続できるため、電源ピン→バイパスコンデンサ→ＧＮＤピンのループ面積を最小にすることができる。
【００４１】
（第３の発明実施形態）
図３の基準面（Ａ）は基板１の上面であり、２はＧＮＤパターン、３はＩＣ用の電源パターンである。４は裏面（Ｂ）の基幹となる電源パターン５からスルーホール６ａで分離させ、ＩＣ専用にＩＣのリードピンが実装されるランドの内側に引き込むための電源分離パターンであり蛇行形成されたインダクタンスパターン１４をスルーホール６ｂ間で形成している。
【００４２】
８はＩＣの入出力信号用のリードが実装されるランドであり、図示していないが信号線７で示してあるような細いパターンと接続しているランドは全て８のランドと同様である。９で示すランドはＩＣのＧＮＤピンが実装されるランドであり斜線で示された太いパターン２と接続されたランドは９と同様である。１０で示すランドはＩＣの電源ピンが実装されるランドであり太い実線３と接続されたランドは１０と同様である。６で示された円形の形状のものは基準面（Ａ）のパターンと裏面（Ｂ）のパターンを接続するためのスルーホールを示す。
【００４３】
次に基板１の裏面（Ｂ）の説明をする。
【００４４】
５は２層印刷回路基板の基幹となる電源パターンである。１１と１２はチップ部品のバイパスコンデンサが実装されるランドであり、１１のランドは電源パターンと、１２のランドはＧＮＤパターンと接続されている。
【００４５】
なお、例えば１１で示されたバイパスコンデンサのランドを基準に考えた時、１１のランドからＩＣの電源ピンを実装するランドまでのインダクタンスより、１１のランドから４の電源パターンを通って５の基幹となる電源パターンまでのインダクタンスが大きくなるように基準面（Ａ）の蛇行形成されたインダクタンスパターン１４を含みパターンを形成している。図３においては全てのバイパスコンデンサの電源ランドを基準に上記の関係が成り立っている。
【００４６】
この様な形状とすることで理想的なＴ型のローパスフィルタを形成することができると共によりインダクタンスが大きくすることが可能なため、低い周波数から電源系の高周波電流のループを小さくする効果を得ることができる。
【００４７】
さらに、ＩＣに供給する電源を比較的細いパターンでしかも２本と少ない本数でＩＣのランドの内側に配線するため従来配線が密集した４方向にリードピンを持つＩＣを実装するランド近辺でもＧＮＤパターンの配線自由度が向上し、理想的に配線できる長所がある。即ち、基準面（Ａ）に示すようにＩＣのリードピンの４方向に対して少なくとも一ヵ所以上でＧＮＤパターンをリードピンの外側に引き出すことで、充電電流の電流ループを小さくできる。さらに、ＩＣのリードピンの内側方向に対してＧＮＤパターンと接続できるため、電源ピン→バイパスコンデンサ→ＧＮＤピンのループ面積を最小にすることができる。
【００４８】
（第４の発明実施形態）
図４の基準面（Ａ）は基板１の上面であり、２はＧＮＤパターン、３はＩＣ用の電源パターンである。８はＩＣの入出力信号用のリードが実装されるランドであり、図示していないが信号線７で示してあるような細いパターンと接続しているランドは全て８のランドと同様である。９で示すランドはＩＣのＧＮＤピンが実装されるランドであり斜線で示された太いパターン２と接続されたランドは９と同様である。１０で示すランドはＩＣの電源ピンが実装されるランドであり太い実線３と接続されたランドは１０と同様である。６で示された円形の形状のものは基準面（Ａ）のパターンと裏面（Ｂ）のパターンを接続するためのスルーホールを示す。
【００４９】
次に基板１の裏面（Ｂ）の説明をする。
【００５０】
５は２層印刷回路基板の基幹となる電源パターンである。４は基幹となる電源パターン５から分岐させ、図示されているＩＣのクロック信号を出力する信号ピンに一番近い電源ピン専用のパターンであり、蛇行形成されるインダクタンスパターン１４を形成した後に電源ピン用のランドに接続している。１１と１２はチップ部品のバイパスコンデンサが実装されるランドであり、１２のランドは電源パターンと、１２のランドはＧＮＤパターンと接続されている。
【００５１】
クロック信号を出力する信号ピンに一番近い電源ピンのランドからバイパスコンデンサのランドまでのインダクタンスよりもバイパスコンデンサのランドから１４のパラレル型インダクタンスパターンを含む４の電源パターンのインダクタンスが大きい値となるようにしてある。
【００５２】
この様な形状とすることで電源パターンの中でとくに放射ノイズの発生源となりやすいクロック信号を出力する信号ピンに一番近い電源パターンにインダクタンスと大きい理想的なＴ型のローパスフィルタを形成することができるため、低い周波数から電源系の高周波電流のループを小さくできる。
【００５３】
以上のように、４方向にリードピンを持つＩＣの電源リードピン実装用ランドに接続する２層印刷回路基板の電源パターンにおいて、基幹となる電源パターンから分岐させた電源パターンをＩＣのリードピンの内側の領域に引き込んだ後リードピンの内側の領域から電源リードピン実装用ランドに接続した形状で、ＩＣの電源リードピン実装用ランドから最も近いバイパスコンデンサの位置までのインダクタンスより大きなインダクタンスとなるように、バイパスコンデンサから基幹となる電源パターンの間に、インダクタンスパターンを備えたことで、放射ノイズの発生源である充電電流と貫通電流のループ面積を小さくできる。
【００５４】
その結果として印刷回路基板から直接発生する放射ノイズを抑えることができると共に、そのような構造を持った印刷回路基板を電子機器に使用した場合、放射ノイズレベルを下げることができる。
【００５５】
また、上記インダクタンスパターンに蛇行形成されるインダクタンスパターン形状、スパイラル形状、コイル形状を形成すると大きなインダクタンスを得ることができるため周波数の低い領域から効果を得ることができる。
【００５６】
【発明の効果】
以上説明したように、本発明によれば、多ピンのリード素子を持つＩＣを多層印刷回路基板に代えて２層印刷回路基板上に実装した場合において、電源ラインが主な原因で発生する放射ノイズの発生を小さくすることができる印刷回路基板及び印刷回路基板の設計方法を提供することができる。
【００５７】
具体的には、特に４方向にリードピンを持つＩＣを２層印刷回路基板上に実装した場合において、従来の一般的な多層印刷回路基板に近い放射ノイズレベルを実現できると共に、電子機器に２層印刷回路基板を組み込んだ場合において、従来の２層印刷回路基板との比較において大幅に放射ノイズレベルを改善してＥＭＩ（電磁妨害雑音）規格を充分に満足することができる。
【００５８】
【図面の簡単な説明】
【図１】本発明の第１の発明実施形態において、４方向にリードピンを持つＩＣが実装される様子を示した２層印刷回路基板１の平面図（Ａ）と、基板１の裏面側を示した背面図（Ｂ）である。
【図２】本発明の第２の発明実施形態において、４方向にリードピンを持つＩＣが実装される様子を示した２層印刷回路基板１の平面図（Ａ）と、基板１の裏面側を示した背面図（Ｂ）である。
【図３】本発明の第３の発明実施形態において、４方向にリードピンを持つＩＣが実装される様子を示した２層印刷回路基板１の平面図（Ａ）と、基板１の裏面側を示した背面図（Ｂ）である。
【図４】本発明の第の４発明実施形態において、４方向にリードピンを持つＩＣが実装される様子を示した２層印刷回路基板１の平面図（Ａ）と、基板１の裏面側を示した背面図（Ｂ）である。
【図５】従来例を上面図（Ａ）および透過下面図（Ｂ）によって示す説明図であり基板の一部を切り出したものである。
【符号の説明】
１ 基板
２ ＧＮＤパターン（接地パターン）
３ ＩＣ用電源パターン（電源分岐パターン）
４ 基幹となる電源パターンからＩＣのリードピン実装用ランドの内側に引き込むための電源パターン（分岐パターン）
５ 基幹となる電源（基幹電源パターン）
６ スルーホール
７ 信号パターン
８ ＩＣの信号用のリードピンが実装されるランド
９ ＩＣのＧＮＤ用のリードピンが実装されるランド
１０ ＩＣの電源用のリードピンが実装されるランド
１１ チップ型バイパスコンデンサ用の電源パターン側のランド
１２ チップ型バイパスコンデンサ用のＧＮＤパターン側のランド
１４ 蛇行形成されるインダクタンスパターン
【発明の属する技術分野】
本発明は印刷回路基板の設計方法、印刷回路基板に係り、例えば２層印刷回路基板において放射ノイズの発生レベルを小さくする技術に関するものである。
【０００２】
【従来の技術】
従来より、印刷回路基板における放射ノイズ発生防止のための対策として、電源パターンとＧＮＤ（グランド）パターン用のそれぞれに専用の導電層を形成し、電源パターンとＧＮＤパターンが所定の面積を有する面状で対向するように構成した多層印刷回路基板が従来より実用化されている。このように放射ノイズ対策として電源パターンとＧＮＤパターン用に専用の導電層を形成して、電源パターンとＧＮＤパターンが対向するようにした多層印刷回路基板は製品コストが高いために、２層印刷回路基板を使用して放射ノイズを規制する規格を満足させる検討が活発になされてきている。
【０００３】
そこで、例えば基板の絶縁基部の表裏面においてパターンをそれぞれ形成した２層印刷回路基板においては、電源パターンとＧＮＤパターン間を広い面積で対向させることで大きな容量結合を得るようにしたり、電源パターンおよびＧＮＤパターンの間にバイパスコンデンサを挿入したり、または電源線や信号線において多くのフィルタなどから構成されるノイズ対策部品を使用することで、放射ノイズ対策を行うようにしている。
【０００４】
【発明が解決しようとする課題】
しかしながら、特に４方向にリードピンを有するＩＣを２層印刷回路基板に実装する場合には、配線スペースが少ないので、以下の問題が発生する。即ち、
１．２層印刷回路基板は多層印刷回路基板と異なり、４方向のリードピン用の配線スペースを確保する制約があることから、多層印刷回路基板のように配線スペース電源パターンとＧＮＤパターンを広い面積で対向するようにできない。
【０００５】
このために、電源パターンに発生するノイズ電圧が大きくなる。また、無理に電源パターンとＧＮＤパターン間における容量結合をもたせるようにするために対向するようにするとＧＮＤの面積が少なくなったり、分断されるようになるためにＧＮＤのインダクタンスが大きくなり、ＧＮＤに発生するノイズが大きくなる。
【０００６】
特に４方向にリードピンを持つＩＣを２層印刷回路基板で使用するときに、無理に電源パターンとＧＮＤパターン間における容量結合をもたせるようにすると、配線スペースが少なくなりＧＮＤパターンが極端に弱くなり、コモンモード放射ノイズが増えることになる。２、４方向にリードピンを持つＩＣが実装されるランドの周辺及び内部の領域では信号パターンが多く配置されるために、ＧＮＤパターンが細くならざるを得ず、かつまた所々で分断されるようになるために、折角実装されたバイパスコンデンサの効果が小さくなる。３、４方向にリードピンを持つＩＣが実装されるランドの周辺及び内部の領域では信号パターンが多いため、ＧＮＤパターンが細くまた所々で分断されるために信号パターンを流れる充電電流の帰路であるＧＮＤパターンが分断される形状とならざるを得ないため、最短な経路で電流を流すようにできなくなる。このような欠点をカバーするためにフィルタなどのノイズ対策部品を実装する必要があるが、例えばインダクターとコンデンサでローパスフィルタを形成したような対策部品は、ＧＮＤ効果が弱いために小さい効果しか得られない。
【０００７】
添付図面に基づいて従来構成例であって、４方向にリードピンを持つＩＣを２層印刷回路基板に実装する事例を述べる。図５（Ａ）は基板１０１の上面１０１ａを示した平面図であり、１０２はＧＮＤパターン、１０５は基幹となる電源パターンであり、そのままＩＣの電源パターン用としてランドと接続し、ＩＣのリードピンの内部の領域で裏面のＧＮＤパターンと容量結合をさせる目的で、広い面積となっている。１０８はＩＣの入出力用信号のリードが実装されるランドであり、図示していないが信号線１０７で示してあるような細いパターンと接続している。またランドは全て１０８のランドと同様である。１０９で示すランドはＩＣのＧＮＤピンが実装されるランドであり斜線で示された太いパターン１０２と接続されたランドは１０９と同様である。１１０で示すランドはＩＣの電源ピンが実装されるランドであり電源線１０５と接続されたランドは１１０と同様である。１０６で示された円形の形状のものは基準面（Ａ）のパターンと裏面（Ｂ）のパターンを接続するためのスルーホールを示す。
【０００８】
次に図５（Ｂ）は基板１０１の裏面１０１ｂを示した平面図であり、絶縁基部１００を剥がすことで透視した状態で示した図である。本図において、１０５は２層印刷回路基板の基幹となる電源パターンである。１１１と１１２はチップ部品のバイパスコンデンサが実装されるランドであり、１１１のランドは電源パターンと、１１２のランドはＧＮＤパターンと接続されている。
【０００９】
上記構成において、太い基幹となる電源パターンがＩＣの電源リードピンを実装するランドに対して直接接続されているために、基幹となる電源パターンにもノイズがのりやすく基板１０１全体に広がる放射のノイズレベルが高くなる。
【００１０】
また、図５（Ａ）に示すように、ＩＣのリードピンの４方向に対する下向き方向ではＧＮＤパターンをリードピンの外側に引き出していないために、充電電流の電流ループが大きくなる。さらに、ＩＣのリードピンの内側方向に対してＧＮＤパターンと接続できないものが多いため、電源ピン→バイパスコンデンサ→ＧＮＤピンのループ面積が非常に大きくなってしまう。
【００１１】
以上のように２層印刷回路基板においては、放射ノイズの発生レベルが高くなりやすいことから、電源用フィルタ、電磁シールドなどを使用した他の対策を別途行う必要があった。また、４方向に狭ピッチ多ピンのリードを持つＱＦＰ（クワッドフラットパッケージ）、ＱＴＰ（クワッドテープパッケージ）を多層印刷回路基板に代えて２層印刷回路基板上に実装した場合には、上記の各問題はより顕在化することになった。
【００１２】
したがって、本発明は上記の問題点に鑑みてなされたものであり、多ピンのリードを持つＩＣを多層印刷回路基板に代えて２層印刷回路基板上に実装した場合において、電源ラインが主な原因で発生する放射ノイズの発生を小さくすることができる印刷回路基板及び印刷回路基板の設計方法の提供を目的としている。
【００１３】
具体的には、特に４方向にリードピンを持つＩＣを２層印刷回路基板上に実装した場合において、従来の一般的な多層印刷回路基板に近い放射ノイズレベルを実現できると共に、電子機器に２層印刷回路基板を組み込んだ場合において、従来の２層印刷回路基板との比較において大幅に放射ノイズレベルを改善してＥＭＩ（電磁妨害雑音）規格を充分に満足できる印刷回路基板及び印刷回路基板の設計方法の提供を目的としている。
【００１４】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明によれば、絶縁基部を介して表面と裏面に印刷回路パターンを形成した２層プリント配線板の表面上に、４方向に配線された複数の印刷パターンに電子回路素子を実装するための印刷回路基板であって、前記表面に前記電子回路素子を実装する複数のランドが配設され、前記表面及び前記裏面に接地パターンが配設され、前記表面または前記裏面に基幹電源パターンが配設され、前記基幹電源パターンから分岐して前記複数のランドの一部に接続する、電源分岐パターンが配設され、前記電源分岐パターンと前記接地パターンとの間に、バイパスコンデンサが配設され、前記電源分岐パターンは、前記バイパスコンデンサと前記電源分岐パターンの接続部を基準として、前記接続部から、前記電子回路素子と前記電源分岐パターンを接続するランドまでの電源分岐パターンのインダクタンスよりも、前記接続部から、前記電源分岐パターンと前記基幹電源パターンとの分岐点までの電源分岐パターンのインダクタンスが大きくなるように形成されている事を特徴としている。
【００１５】
また、絶縁基部を介して表面と裏面に印刷回路パターンを形成した２層プリント配線板上に、４方向に配線された複数の印刷パターンに電子回路素子を実装するための印刷回路基板であって、前記表面に前記電子回路素子を実装する複数のランドが配設され、前記複数のランドで囲まれる領域の内側を含んだ接地パターンが配設され、前記裏面において２本の基幹電源パターンが並行に配設され、前記基幹電源パターンのそれぞれから分岐して２本の基幹電源パターンをつなぎ、前記ランドの一部に接続する電源分岐パターンが配設され、前記電源分岐パターンと前記接地パターンとの間にバイパスコンデンサが配設され、前記電源分岐パターンは、前記ランドにより囲まれる領域の内部において更に複数の配線に分岐され、前記バイパスコンデンサと前記電源分岐パターンの接続部を基準として、前記接続部から、前記電子回路素子と前記電源分岐パターンを接続するランドまでの電源分岐パターンのインダクタンスよりも、前記接続部から、前記電源分岐パターンと前記基幹電源パターンとの分岐点までの電源分岐パターンのインダクタンスが大きくなるように蛇行形成されている事を特徴としている。
【００１６】
また、絶縁基部を介して表面と裏面に印刷回路パターンを形成した２層プリント配線板上に、４方向に配線された複数の印刷パターンに電子回路素子を実装するための印刷回路基板であって、前記表面に前記電子回路素子を実装する複数のランドが配設され、前記複数のランドで囲まれる領域の内側を含んだ接地パターンが配設され、前記裏面に基幹電源パターンが配設され、前記基幹電源パターンから分離して、前記ランドの一部に接続する電源分離パターンが配設され、前記電源分離パターンと、前記接地パターンとの間にバイパスコンデンサが配設され、前記電源分離パターンは、スルーホールを介して前記表面において前記ランドで囲まれる領域の内側まで蛇行形成され、再びスルーホールを介して前記裏面に前記ランドにより囲まれる領域の内部において更に複数の配線に分岐し、前記バイパスコンデンサと前記電源分岐パターンの接続部を基準として、前記接続部から、前記電子回路素子と前記電源分岐パターンを接続するランドまでの電源分離パターンのインダクタンスより、前記接続部から、前記電源分離パターンと前記基幹電源パターンとの分離点までの電源分離パターンのインダクタンスが大きくなるように形成されている事を特徴としている。
【００１７】
また、絶縁基部を介して表面と裏面に印刷回路パターンを形成した２層プリント配線板上に、４方向に配線された複数の印刷パターンに電子回路素子を実装するための印刷回路基板であって、前記表面に前記電子回路素子を実装する複数のランドが配設され、前記表面及び前記裏面に接地パターンが配設され、前記表面または前記裏面に基幹電源パターンが配設され、前記基幹電源パターンから分岐して、クロック信号を出力する信号用ランドに一番近い電源ピン実装用ランドに接続する電源分岐パターンが配設され、前記電源分岐パターンと、前記接地パターンとの間にバイパスコンデンサが配設され、前記電源分岐パターンは、前記バイパスコンデンサと前記電源分岐パターンの接続部を基準として、前記接続部から、前記電子回路素子と前記電源分岐パターンを接続するランドまでの電源分岐パターンのインダクタンスより、前記接続部から、前記電源分岐パターンと前記基幹電源パターンとの分岐点までの電源分岐パターンのインダクタンスが大きくなるように形成されている事を特徴としている。
【００１８】
また、絶縁基部を介して表面と裏面に印刷回路パターンを形成した２層プリント配線板の表面上に、４方向に配線された複数の印刷パターンに電子回路素子を実装するための印刷回路基板の設計方法であって、前記表面に、前記電子回路素子を実装する複数のランドを配設し、前記表面または裏面に基幹電源パターンを配設し、前記基幹電源パターンから分岐して前記ランドの一部に接続する、電源分岐パターンを配設し、前記表面及び前記裏面に接地パターンを配設し、記電源分岐パターンと、前記接地パターンとの間にバイパスコンデンサを配設し、前記電源分岐パターンは、前記バイパスコンデンサと前記電源分岐パターンとの接続部を基準として、前記接続部から、前記電子回路素子と前記電源分岐パターンを接続するランドまでの電源分岐パターンのインダクタンスより、前記接続部から、前記電源分岐パターンと前記基幹電源パターンとの分岐点までの電源分岐パターンのインダクタンスが大きくなるように形成する事を特徴としている。
【００２４】
【発明の実施の形態】
以下に、本発明の好適な各発明の実施の形態について添付図面に基づいて詳細に説明する。
【００２５】
（第１の発明実施形態）
図１は第１発明実施形態において４方向にリードピンを持つＩＣが実装される様子をを示した２層印刷回路基板１の平面図（Ａ）と、基板１の裏面側を示した背面図（Ｂ）であって、背面図（Ｂ）は表面となる平面図（Ａ）との相互位置関係を明瞭にするために図示のように絶縁基部１００を剥がして透視して見た様子を示した図であって、基板１の表裏面に形成される配線パターンやスルーホール、チップ部品実装用ランドを実線で示したものである。また、基板１の表面１ａとの相互位置関係を分かり易くするために背面図（Ｂ）側においてＩＣリードピン実装用ランドの形状と位置を破線８、９、１０で示してある。また、本図は４方向にリードピンを持つＩＣの１個分を実装する場合を代表して記載しているが、通常は複数分が実装されることは言うまでもない。
【００２６】
先ず、図１（Ａ）において、基板１の上面であって部品実装面となる表面１ａ上には、図示のようにＧＮＤパターン２がランド８で囲まれる部位と、ランド８の途中から放射状に設けられている。また、ＩＣ用の電源パターン３はランド８で囲まれる内側にランド８から延長される形で形成されている。
【００２７】
また、ＩＣの入出力信号用のリードとなるランド８には信号線７で示してある細いパターンが接続される一方、ランド９はＩＣのＧＮＤピンが実装されるランドであって、図中ハッチングで示した太いＧＮＤパターン２に対して接続されている。
【００２８】
ＩＣの電源ピンが実装されるランド１０は、太い実線で示されたパターン３に接続されるとともに、このパターン３の端部に形成された円形状のスルーホール６ａと導通しており、基板１の裏面１ｂ側に設けられたスルーホール６ｂ間の導通を図るようにしている。
【００２９】
次に基板１の裏面１ｂを図１（Ｂ）を参照して述べると、２層印刷回路基板１の基幹となる電源パターン５は図示のように左右に形成される一方、この途中部位から電源パターン４が分岐している。この電源パターン４は電源パターン５から分岐されて図示されたＩＣ専用に破線で示されたＩＣのリードピンが実装されるランド１０の内側に引き込むための電源パターンとなる。
【００３０】
また、チップ部品のバイパスコンデンサを実装するためのランド１１、１２が図示の位置に形成されており、ランド１１は電源パターン４と、ランド１２はＧＮＤパターンとそれぞれ接続される位置に形成されている。
【００３１】
以上の構成において、例えばランド１１で示されたバイパスコンデンサのランドを基準に考えたときに、ランド１１からＩＣの電源ピン３を実装するランド１０までのインダクタンスより、ランド１１から電源パターン４を通って基幹となる電源パターン５までのインダクタンスが大きくなるようにパターンが形成されることになる。また、全てのバイパスコンデンサの電源ランドを基準にして上記の関係が成立するようにしている。
【００３２】
この様な形状とすることで理想的なＴ型のローパスフィルタを形成することができ、電源系の高周波電流のループを小さくすることができる。さらに、ＩＣに供給する電源を比較的細いパターンであって、かつＩＣのランドの内側に配線するようにできる。
【００３３】
この結果、配線が密集した４方向にリードピンを持つＩＣを実装するランド８の近辺においても、ＧＮＤパターン２の配線のための自由度が向上できることになり理想的に配線できるようになる。
【００３４】
即ち、図１（Ａ）に示すように、ＩＣのリードピンの４方向に対して少なくとも一ヵ所以上でＧＮＤパターン２をリードピンの外側に引き出すことで、充電電流の電流ループを小さくできる。さらに、ＩＣのリードピンの内側方向に対してＧＮＤパターン２と接続できるため、電源ピン→バイパスコンデンサ→ＧＮＤピンのループ面積も最小にすることができる。
【００３５】
（第２の発明実施形態）
図２は２層印刷回路基板１の平面図（Ａ）と、基板１の裏面側を示した背面図（Ｂ）であって、上記の第１発明実施形態と同様に背面図（Ｂ）は表面となる平面図（Ａ）との相互位置関係を明瞭にするために図示のように絶縁基部１００を剥がして透視して見た様子を示した図である。
【００３６】
本図において、基板１の上面１ａにはＧＮＤパターン２とＩＣ用の電源パターン３がＩＣの入出力信号用のリードが実装されるランド８で囲まれる内部と外部に図示のように形成されている。また、ランド８には信号線７が接続される。
ランド９はＩＣのＧＮＤピンが実装されるランドでありハッシングで示された太いパターン２と接続される。ランド１０はＩＣの電源ピンが実装されるランドであり太い実線で示されたパターン３に接続されるとともに、このパターン３の端部に形成された円形状のスルーホール６ａと導通しており、基板１の裏面１ｂ側に設けられたスルーホール６ｂ間の導通を図るようにしている。
【００３７】
また、図２（Ｂ）において、２層印刷回路基板の裏面１ｂには基幹となる電源パターン５が図示のように形成される一方、この途中部位から分岐されてＩＣのリードピンが実装されるランド８、９、１０の内側に引き込むための電源パターン４が形成されている。チップ部品のバイパスコンデンサが実装されるランド１１、１２が設けられており、ランド１１は電源パターン４と、ランド１２はＧＮＤパターン２と接続されている。また、ランド１１で示されたバイパスコンデンサのランドを基準に考えたときに、ランド１１からＩＣの電源ピンを実装するランドまでのインダクタンスより、ランド１１から電源パターン４を通って基幹となる電源パターン５までのインダクタンスが大きくなるように蛇行形成されるインダクタンスパターン１４を一部形成している。したがって、図２に示した例では全てのバイパスコンデンサの電源ランドを基準にして、ランド１１から電源パターン４を通って基幹となる電源パターン５までのインダクタンスが大きくなるようにパターンが形成されることになる。
【００３８】
以上により、略理想的なＴ型のローパスフィルタを形成することができると共に、よりインダクタンスを大きくすることが可能となるため、低い周波数から電源系の高周波電流のループを小さくすることができる。
【００３９】
さらに、ＩＣに供給する電源を比較的細いパターンで、かつ上下２本と少ない本数でＩＣのランドの内側に配線することができるために、密集した４方向にリードピンを持つＩＣを実装するランド近辺でもＧＮＤパターンの配線自由度が向上し、理想的に配線できる。
【００４０】
即ち、図２（Ａ）で示すようにＩＣのリードピンの４方向に対して少なくても一ヵ所以上でＧＮＤパターンをリードピンの外側に引き出すことで、充電電流の電流ループを小さくできる。さらに、ＩＣのリードピンの内側方向に対してＧＮＤパターンと接続できるため、電源ピン→バイパスコンデンサ→ＧＮＤピンのループ面積を最小にすることができる。
【００４１】
（第３の発明実施形態）
図３の基準面（Ａ）は基板１の上面であり、２はＧＮＤパターン、３はＩＣ用の電源パターンである。４は裏面（Ｂ）の基幹となる電源パターン５からスルーホール６ａで分離させ、ＩＣ専用にＩＣのリードピンが実装されるランドの内側に引き込むための電源分離パターンであり蛇行形成されたインダクタンスパターン１４をスルーホール６ｂ間で形成している。
【００４２】
８はＩＣの入出力信号用のリードが実装されるランドであり、図示していないが信号線７で示してあるような細いパターンと接続しているランドは全て８のランドと同様である。９で示すランドはＩＣのＧＮＤピンが実装されるランドであり斜線で示された太いパターン２と接続されたランドは９と同様である。１０で示すランドはＩＣの電源ピンが実装されるランドであり太い実線３と接続されたランドは１０と同様である。６で示された円形の形状のものは基準面（Ａ）のパターンと裏面（Ｂ）のパターンを接続するためのスルーホールを示す。
【００４３】
次に基板１の裏面（Ｂ）の説明をする。
【００４４】
５は２層印刷回路基板の基幹となる電源パターンである。１１と１２はチップ部品のバイパスコンデンサが実装されるランドであり、１１のランドは電源パターンと、１２のランドはＧＮＤパターンと接続されている。
【００４５】
なお、例えば１１で示されたバイパスコンデンサのランドを基準に考えた時、１１のランドからＩＣの電源ピンを実装するランドまでのインダクタンスより、１１のランドから４の電源パターンを通って５の基幹となる電源パターンまでのインダクタンスが大きくなるように基準面（Ａ）の蛇行形成されたインダクタンスパターン１４を含みパターンを形成している。図３においては全てのバイパスコンデンサの電源ランドを基準に上記の関係が成り立っている。
【００４６】
この様な形状とすることで理想的なＴ型のローパスフィルタを形成することができると共によりインダクタンスが大きくすることが可能なため、低い周波数から電源系の高周波電流のループを小さくする効果を得ることができる。
【００４７】
さらに、ＩＣに供給する電源を比較的細いパターンでしかも２本と少ない本数でＩＣのランドの内側に配線するため従来配線が密集した４方向にリードピンを持つＩＣを実装するランド近辺でもＧＮＤパターンの配線自由度が向上し、理想的に配線できる長所がある。即ち、基準面（Ａ）に示すようにＩＣのリードピンの４方向に対して少なくとも一ヵ所以上でＧＮＤパターンをリードピンの外側に引き出すことで、充電電流の電流ループを小さくできる。さらに、ＩＣのリードピンの内側方向に対してＧＮＤパターンと接続できるため、電源ピン→バイパスコンデンサ→ＧＮＤピンのループ面積を最小にすることができる。
【００４８】
（第４の発明実施形態）
図４の基準面（Ａ）は基板１の上面であり、２はＧＮＤパターン、３はＩＣ用の電源パターンである。８はＩＣの入出力信号用のリードが実装されるランドであり、図示していないが信号線７で示してあるような細いパターンと接続しているランドは全て８のランドと同様である。９で示すランドはＩＣのＧＮＤピンが実装されるランドであり斜線で示された太いパターン２と接続されたランドは９と同様である。１０で示すランドはＩＣの電源ピンが実装されるランドであり太い実線３と接続されたランドは１０と同様である。６で示された円形の形状のものは基準面（Ａ）のパターンと裏面（Ｂ）のパターンを接続するためのスルーホールを示す。
【００４９】
次に基板１の裏面（Ｂ）の説明をする。
【００５０】
５は２層印刷回路基板の基幹となる電源パターンである。４は基幹となる電源パターン５から分岐させ、図示されているＩＣのクロック信号を出力する信号ピンに一番近い電源ピン専用のパターンであり、蛇行形成されるインダクタンスパターン１４を形成した後に電源ピン用のランドに接続している。１１と１２はチップ部品のバイパスコンデンサが実装されるランドであり、１２のランドは電源パターンと、１２のランドはＧＮＤパターンと接続されている。
【００５１】
クロック信号を出力する信号ピンに一番近い電源ピンのランドからバイパスコンデンサのランドまでのインダクタンスよりもバイパスコンデンサのランドから１４のパラレル型インダクタンスパターンを含む４の電源パターンのインダクタンスが大きい値となるようにしてある。
【００５２】
この様な形状とすることで電源パターンの中でとくに放射ノイズの発生源となりやすいクロック信号を出力する信号ピンに一番近い電源パターンにインダクタンスと大きい理想的なＴ型のローパスフィルタを形成することができるため、低い周波数から電源系の高周波電流のループを小さくできる。
【００５３】
以上のように、４方向にリードピンを持つＩＣの電源リードピン実装用ランドに接続する２層印刷回路基板の電源パターンにおいて、基幹となる電源パターンから分岐させた電源パターンをＩＣのリードピンの内側の領域に引き込んだ後リードピンの内側の領域から電源リードピン実装用ランドに接続した形状で、ＩＣの電源リードピン実装用ランドから最も近いバイパスコンデンサの位置までのインダクタンスより大きなインダクタンスとなるように、バイパスコンデンサから基幹となる電源パターンの間に、インダクタンスパターンを備えたことで、放射ノイズの発生源である充電電流と貫通電流のループ面積を小さくできる。
【００５４】
その結果として印刷回路基板から直接発生する放射ノイズを抑えることができると共に、そのような構造を持った印刷回路基板を電子機器に使用した場合、放射ノイズレベルを下げることができる。
【００５５】
また、上記インダクタンスパターンに蛇行形成されるインダクタンスパターン形状、スパイラル形状、コイル形状を形成すると大きなインダクタンスを得ることができるため周波数の低い領域から効果を得ることができる。
【００５６】
【発明の効果】
以上説明したように、本発明によれば、多ピンのリード素子を持つＩＣを多層印刷回路基板に代えて２層印刷回路基板上に実装した場合において、電源ラインが主な原因で発生する放射ノイズの発生を小さくすることができる印刷回路基板及び印刷回路基板の設計方法を提供することができる。
【００５７】
具体的には、特に４方向にリードピンを持つＩＣを２層印刷回路基板上に実装した場合において、従来の一般的な多層印刷回路基板に近い放射ノイズレベルを実現できると共に、電子機器に２層印刷回路基板を組み込んだ場合において、従来の２層印刷回路基板との比較において大幅に放射ノイズレベルを改善してＥＭＩ（電磁妨害雑音）規格を充分に満足することができる。
【００５８】
【図面の簡単な説明】
【図１】本発明の第１の発明実施形態において、４方向にリードピンを持つＩＣが実装される様子を示した２層印刷回路基板１の平面図（Ａ）と、基板１の裏面側を示した背面図（Ｂ）である。
【図２】本発明の第２の発明実施形態において、４方向にリードピンを持つＩＣが実装される様子を示した２層印刷回路基板１の平面図（Ａ）と、基板１の裏面側を示した背面図（Ｂ）である。
【図３】本発明の第３の発明実施形態において、４方向にリードピンを持つＩＣが実装される様子を示した２層印刷回路基板１の平面図（Ａ）と、基板１の裏面側を示した背面図（Ｂ）である。
【図４】本発明の第の４発明実施形態において、４方向にリードピンを持つＩＣが実装される様子を示した２層印刷回路基板１の平面図（Ａ）と、基板１の裏面側を示した背面図（Ｂ）である。
【図５】従来例を上面図（Ａ）および透過下面図（Ｂ）によって示す説明図であり基板の一部を切り出したものである。
【符号の説明】
１ 基板
２ ＧＮＤパターン（接地パターン）
３ ＩＣ用電源パターン（電源分岐パターン）
４ 基幹となる電源パターンからＩＣのリードピン実装用ランドの内側に引き込むための電源パターン（分岐パターン）
５ 基幹となる電源（基幹電源パターン）
６ スルーホール
７ 信号パターン
８ ＩＣの信号用のリードピンが実装されるランド
９ ＩＣのＧＮＤ用のリードピンが実装されるランド
１０ ＩＣの電源用のリードピンが実装されるランド
１１ チップ型バイパスコンデンサ用の電源パターン側のランド
１２ チップ型バイパスコンデンサ用のＧＮＤパターン側のランド
１４ 蛇行形成されるインダクタンスパターン
Claims (13)
- 絶縁基部を介して表面と裏面に印刷回路パターンを形成した２層プリント配線板の表面上に、４方向に配線された複数の印刷パターンに電子回路素子を実装するための印刷回路基板であって、
前記表面に前記電子回路素子を実装する複数のランドが配設され、
前記表面及び前記裏面に接地パターンが配設され、
前記表面または前記裏面に基幹電源パターンが配設され、
前記基幹電源パターンから分岐して前記複数のランドの一部に接続する、電源分岐パターンが配設され、
前記電源分岐パターンと前記接地パターンとの間に、バイパスコンデンサが配設され、
前記電源分岐パターンは、前記バイパスコンデンサと前記電源分岐パターンの接続部を基準として、前記接続部から、前記電子回路素子と前記電源分岐パターンを接続するランドまでの電源分岐パターンのインダクタンスよりも、前記接続部から、前記電源分岐パターンと前記基幹電源パターンとの分岐点までの電源分岐パターンのインダクタンスが大きくなるように形成されている事を特徴とする印刷回路基板。 - 前記電源分岐パターンは、蛇行形成したインダクタンスパターン形状であることを特徴とする請求項１に記載の印刷回路基板。
- 前記電源分岐パターンは、前記複数のランドにより囲まれる領域の内部において、更に複数の配線に分岐している事を特徴とする請求項１または２に記載の印刷回路基板。
- 前記接地パターンは、前記ランドにより囲まれる領域の内部に配線されると供に、前記領域の内部から、前記電子回路素子の４方向すべての方向に、少なくとも一ヶ所以上で前記ランドの外側に引き出されている事を特徴とする請求項１に記載の印刷回路基板。
- 前記接地パターンは、前記ランドにより囲まれる領域の内部に配線されると共に、前記領域の内部から、前記領域の外側に放射状に引き出されて配線されている事を特徴とする請求項１に記載の印刷回路基板。
- 絶縁基部を介して表面と裏面に印刷回路パターンを形成した２層プリント配線板上に、４方向に配線された複数の印刷パターンに電子回路素子を実装するための印刷回路基板であって、
前記表面に前記電子回路素子を実装する複数のランドが配設され、
前記複数のランドで囲まれる領域の内側を含んだ接地パターンが配設され、
前記裏面において２本の基幹電源パターンが並行に配設され、
前記基幹電源パターンのそれぞれから分岐して２本の基幹電源パターンをつなぎ、前記ランドの一部に接続する電源分岐パターンが配設され、
前記電源分岐パターンと前記接地パターンとの間にバイパスコンデンサが配設され、
前記電源分岐パターンは、前記ランドにより囲まれる領域の内部において更に複数の配線に分岐され、前記バイパスコンデンサと前記電源分岐パターンの接続部を基準として、前記接続部から、前記電子回路素子と前記電源分岐パターンを接続するランドまでの電源分岐パターンのインダクタンスよりも、前記接続部から、前記電源分岐パターンと前記基幹電源パターンとの分岐点までの電源分岐パターンのインダクタンスが大きくなるように蛇行形成されている事を特徴とする印刷回路基板。 - 絶縁基部を介して表面と裏面に印刷回路パターンを形成した２層プリント配線板上に、４方向に配線された複数の印刷パターンに電子回路素子を実装するための印刷回路基板であって、
前記表面に前記電子回路素子を実装する複数のランドが配設され、
前記複数のランドで囲まれる領域の内側を含んだ接地パターンが配設され、
前記裏面に基幹電源パターンが配設され、
前記基幹電源パターンから分離して、前記ランドの一部に接続する電源分離パターンが配設され、
前記電源分離パターンと、前記接地パターンとの間にバイパスコンデンサが配設され、
前記電源分離パターンは、スルーホールを介して前記表面において前記ランドで囲まれる領域の内側まで蛇行形成され、再びスルーホールを介して前記裏面に前記ランドにより囲まれる領域の内部において更に複数の配線に分岐し、前記バイパスコンデンサと前記電源分岐パターンの接続部を基準として、前記接続部から、前記電子回路素子と前記電源分岐パターンを接続するランドまでの電源分離パターンのインダクタンスより、前記接続部から、前記電源分離パターンと前記基幹電源パターンとの分離点までの電源分離パターンのインダクタンスが大きくなるように形成されている事を特徴とする印刷回路基板。 - 絶縁基部を介して表面と裏面に印刷回路パターンを形成した２層プリント配線板上に、４方向に配線された複数の印刷パターンに電子回路素子を実装するための印刷回路基板であって、
前記表面に前記電子回路素子を実装する複数のランドが配設され、
前記表面及び前記裏面に接地パターンが配設され、
前記表面または前記裏面に基幹電源パターンが配設され、
前記基幹電源パターンから分岐して、クロック信号を出力する信号用ランドに一番近い電源ピン実装用ランドに接続する電源分岐パターンが配設され、
前記電源分岐パターンと、前記接地パターンとの間にバイパスコンデンサが配設され、
前記電源分岐パターンは、前記バイパスコンデンサと前記電源分岐パターンの接続部を基準として、前記接続部から、前記電子回路素子と前記電源分岐パターンを接続するランドまでの電源分岐パターンのインダクタンスより、前記接続部から、前記電源分岐パターンと前記基幹電源パターンとの分岐点までの電源分岐パターンのインダクタンスが大きくなるように形成されている事を特徴とする印刷回路基板。 - 絶縁基部を介して表面と裏面に印刷回路パターンを形成した２層プリント配線板の表面上に、４方向に配線された複数の印刷パターンに電子回路素子を実装するための印刷回路基板の設計方法であって、
前記表面に、前記電子回路素子を実装する複数のランドを配設し、
前記表面または裏面に基幹電源パターンを配設し、
前記基幹電源パターンから分岐して前記ランドの一部に接続する、電源分岐パターンを配設し、
前記表面及び前記裏面に接地パターンを配設し、
前記電源分岐パターンと、前記接地パターンとの間にバイパスコンデンサを配設し、
前記電源分岐パターンは、前記バイパスコンデンサと前記電源分岐パターンとの接続部を基準として、前記接続部から、前記電子回路素子と前記電源分岐パターンを接続するランドまでの電源分岐パターンのインダクタンスより、前記接続部から、前記電源分岐パターンと前記基幹電源パターンとの分岐点までの電源分岐パターンのインダクタンスが大きくなるように形成する事を特徴とする印刷回路基板の設計方法。 - 前記電源分岐パターンは蛇行形成したインダクタンスパターン形状である事を特徴とする請求項９に記載の印刷回路基板の設計方法。
- 前記電源分岐パターンは、前記複数のランドにより囲まれる領域の内部において、更に複数の配線に分岐している事を特徴とする請求項９または１０に記載の印刷回路基板の設計方法。
- 前記接地パターンは、前記ランドにより囲まれる領域の内部に配線されると共に、前記領域の内部から、前記電子回路素子の４方向すべての方向に、少なくとも一ヶ所以上で前記ランドの外側に引き出されて配線されている事を特徴とする請求項９に記載の印刷回路基板の設計方法。
- 前記接地パターンは、前記ランドにより囲まれる領域の内部に配線されると共に、前記領域の内部から前記領域の外側に放射状に引き出されて配線されている事を特徴とする請求項９に記載の印刷回路基板の設計方法。
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