JP4047351B2 - 多層プリント回路板 - Google Patents

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Description

本発明は、半導体集積回路（ＩＣ／ＬＳＩ）を実装したプリント回路板におけるノイズ対策技術に関するものである。
半導体集積回路（ＩＣ／ＬＳＩ）の高速化、高周波化によって電磁波の不要輻射であるＥＭＩ（Electro Magnetic Interference）が大きな問題になってきている。ＥＭＩには様々な原因があり、ＩＣ／ＬＳＩの電源端子から発生するノイズに起因するものもその重要な要因の一つである。
従来、ＩＣ／ＬＳＩの電源端子から発生するノイズについては、バイパスコンデンサを設けることにより低減を図ってきた。バイパスコンデンサは、ＩＣへの安定な電源供給を行なうと同時に、ＩＣの電源端子の電位変動、すなわちノイズが基幹電源配線へ流出することを防いでいる。これは、バイパスコンデンサを介して電源端子のノイズがグラウンドに還流する作用（デカップリング）によるものである。基幹電源配線へのノイズの流出は、プリント回路板の広範囲にわたって影響を及ぼし、ＥＭＩの悪化を誘発するが、バイパスコンデンサの挿入により、ノイズの流出が防がれる。
また、バイパスコンデンサによるノイズのデカップリング効果を増すための工夫としては、「最新 電磁波の吸収と遮断」（日経技術図書株式会社 １９９９年）のＰ.３５１ に示されるような方法が一般的である。これは、チップインダクタを設けることで、バイパスコンデンサのデカップリング効果を高める方法である。図２に示すように、バイパスコンデンサ３の基幹電源配線２の側にインピーダンスを高める部品（インダクタ１）を設けることで、相対的にバイパスコンデンサ３のインピーダンスを低めて、デカップリング効果を高めることが可能である。
図３は図２の回路のノイズ４の流れを表している。インダクタ１を設けることで、基幹電源側へのノイズの流出を防いでいる様子がわかる。
さらに、同様の考え方に基づいて、特開平９−１３９５７３号公報（特許文献１）に開示されているように、配線の工夫によって基幹電源配線のインピーダンスを高める方法なども提案されている。
特開平９−１３９５７３号公報
しかしながら、最近では、従来のインダクタンスの挿入による方法によっても、ノイズがデカップリングできず、基幹電源への流出が発生する現象が増えてきた。
これは、以下のように説明ができる。
近年のＩＣ／ＬＳＩのパッケージは大規模化が進み、狭ピッチ多ピンのＱＦＰや、ＢＧＡに代表されるエリアグリッドアレイの形態が多く用いられるようになり、また、電子機器の小型化が進んできた。これによって、バイパスコンデンサの搭載されるプリント回路板の部品実装面が、ＩＣ／ＬＳＩが実装される面の裏面となることも増えてきている。こうした場合、プリント回路板には、ＩＣ／ＬＳＩの電源端子とバイパスコンデンサとをつなぐためのヴィアを設ける必要が生じる。
このヴィアは、４層以上の多層のプリント回路板においては、内層の基幹電源導体層およびグラウンド導体層を貫通して形成されることになる。このとき、ヴィアと内層のグラウンド導体層の短絡を防止するために、グラウンド導体層にはヴィアの周囲に同心円状の導体の無い部分、すなわちクリアランスホールが設けられる。
図４にプリント回路板の各層を模式的に表した斜視図を、図５に各層の平面図を示す。
図４および図５において、３はバイパスコンデンサ、５はＩＣ、ＬＳＩ等の半導体装置、６は基幹電源層、７はグラウンド層、８は第１の電源ヴィア、９は第２の電源ヴィア、１０はグラウンドヴィア、１２は第１の表層、１３は第２の表層である。また、１８はヴィアと内層導体の接続部、２２はヴィアと内層導体が接触しないようにする導体の無いクリアランスホールである。
ここで、バイパスコンデンサ３への電気的経路を保ち、かつ、ノイズの基幹電源層６への流出を防ぐために、基幹電源層６にも第１の電源ヴィア８の周りにクリアランスホール２２が設けられる。ところが、一般にクリアランスホール２２の大きさは製造上可能な最小値を用いるために、電源ヴィア８と基幹電源層６に容量結合が生じてしまい、バイパスコンデンサ３に至る以前に基幹電源層６にノイズ電流が流出してしまう。その結果、バイパスコンデンサのデカップリング効果が低下してしまう。
クリアランスホール２２による容量結合１１を表した回路を図６に示し、図７にノイズ４の流れを示す。また、図８に図４の斜視図におけるノイズ４の流れを示す。
クリアランスホール２２と基幹電源層６との間の容量結合１１によって、ノイズが基幹電源層６へ流出することが理解できる。そして、この現象は、ＩＣ５の電源端子とバイパスコンデンサ３の間で発生するため、前述した従来技術による、基幹電源側へのインダクタンス１の挿入によっても解消されない。
従って、本発明は上述した課題に鑑みてなされたものであり、その目的は、半導体装置の電源端子の電位変動、すなわちノイズが基幹電源配線へ流出することを効果的に防止することである。
上述した課題を解決し、目的を達成するために、本発明に係わる多層プリント回路板は、第１の表層に半導体集積回路が実装されるとともに、前記第１の表層とは反対側の第２の表層にバイパスコンデンサが実装され、内部に電源導体層とグラウンド導体層とを有する多層プリント回路板であって、前記第１の表層において前記半導体集積回路の電源端子に接続され、前記第１の表層から前記第２の表層に貫通する第１の電源ヴィアと、前記第２の表層において前記第１の電源ヴィアに接続される電源配線と、前記グラウンド導体層に接続されるとともに該グラウンド導体層から前記第２の表層に貫通し、該第２の表層において前記バイパスコンデンサを介して前記電源配線に接続されるグラウンドヴィアと、前記電源導体層の、前記第１の電源ヴィアが貫通する部位の周囲に、前記第１の電源ヴィアと前記電源導体層が接触しないように導体が無い状態に形成された第１のクリアランスホールと、前記グラウンド導体層の、前記第１の電源ヴィアが貫通する部位の周囲に、前記第１の電源ヴィアと前記グラウンド導体層が接触しないように導体が無い状態に形成された第２のクリアランスホールとを具備し、前記第１のクリアランスホールが前記第２のクリアランスホールよりも大きく形成されていることを特徴とする。
本発明によれば、半導体装置の電源端子の電位変動、すなわちノイズが基幹電源配線へ流出することを効果的に防止することが可能となる。
以下、本発明の好適な実施形態について、添付図面を参照して詳細に説明する。
（第１の実施形態）
図１は、第１の実施形態の多層プリント回路板を模式的に表した斜視図である。
図１において、５はＩＣ、ＬＳＩ等の半導体装置であり、第１の表層１２に配置されている。この半導体装置５の電源端子２１より配線パターン１２ａが引き出され、第１の電源ヴィア８に接続されている。第１の電源ヴィア８は第２の表層１３まで貫通しており、第２の表層１３において配線パターン１４によりバイパスコンデンサ３の電源端子１５と接続されている。
第１の電源ヴィア８は内層に設けられた基幹電源層６およびグラウンド層７を貫通しており、それぞれの層には、短絡を防止するためのクリアランスホール（導体の無い部分）１７，２２が形成されている。
さらに、バイパスコンデンサ３の電源端子１５は第２の電源ヴィア９と配線パターン２３によって接続されている。グラウンド層７の第２の電源ヴィア９が貫通する部位には、クリアランスホール２２が設けられている。そして、第２の電源ヴィア９は、基幹電源層６と接続部１８により電気的に接続されている。
また、バイパスコンデンサ３の配線パターン１４と接続されていない側の端子、すなわちグラウンド端子１６はグラウンドヴィア１０と配線パターン２４によって接続されている。基幹電源層６のグラウンドヴィア１０が貫通する部位には、クリアランスホール２２が形成されている。そして、グラウンドヴィア１０は、グラウンド層７とは接続部１８により電気的に接続されている。
本実施形態におけるプリント回路板は、第１の表層１２、基幹電源層６、グラウンド層７、第２の表層１３の順に配置された４層基板を例としており、各層の上面図を図９に示す。
第１の電源ヴィア８がグラウンド層７を貫通する部位のクリアランスホール２２の大きさは、製造上許容される最小値である。これは、バイパスコンデンサ３の目的が、グラウンド層７へノイズを還流することであるため、グラウンド層７と第１の電源ヴィア８間の容量性結合が強くても問題にはならないためであり、且つグラウンド層７における導体の連続性を維持しやすいためである。
一方、第１の電源ヴィア８が基幹電源層６を貫通する部位のクリアランスホール１７は、グラウンド層７におけるクリアランスホール２２よりも大きくされている。これはバイパスコンデンサ３までの経路において、第１の電源ヴィア８と基幹電源層６との間で生じる容量性結合を低下させ、第１の電源ヴィア８から基幹電源層６にノイズが流出することを防止することを目的とするものである。
図１０に、本実施形態におけるノイズ４の流れを模式的に表す。この図によれば、第１の電源ヴィア８が基幹電源層６を貫通する部位のクリアランスホール１７を大きくすることにより、図８に示した従来例と比べて、ノイズの基幹電源層６への流出が防止されることがわかる。
（第２の実施形態）
図１１は、第２の実施形態の多層プリント回路板を模式的に表した斜視図である。
第２の実施形態では、第１の実施形態に対して、内層の基幹電源層６とグラウンド層７の順序が異なっている。そして、第１の実施形態の様に第１の電源ヴィア８が基幹電源層６を貫通する部位に設けられたクリアランスホール１７を大きくすることに加えて、グラウンドヴィア１０が基幹電源層６を貫通する部位に設けられたクリアランスホール１９も大きくしている。
なお、図１２は、第２の実施形態の多層プリント回路板の各層を上面から見た模式図である。
ここで、本実施形態を適用しなかった場合の例を図１３に示す。
ここでは、第１の電源ヴィア８が基幹電源層６を貫通する部位のみに大きなクリアランスホール１７が設けられている。そのため、第１の電源ヴィア８と基幹電源層６の間の容量性結合は低下しており、ノイズの流出は防がれている。
しかしながら、バイパスコンデンサ３を通過したノイズがグラウンドヴィア１０に流れたときに、グラウンドヴィア１０が貫通する部位の基幹電源層６との間の容量性結合１１ａが、ノイズを基幹電源層６に流出させてしまうことになる。図１４にノイズ４の流れを示す。
そこで、本実施形態では、図１１および図１２に示すように、グラウンドヴィア１０が基幹電源層６を貫通する部位のクリアランスホール１９も大きくし、容量性結合１１ｂを低下させている。これにより、グラウンドヴィア１０から基幹電源層６へのノイズの流出を防ぐことができる。
なお、図１５は、第２の実施形態におけるノイズ４の流れを示す図である。
以上のように、第１の電源ヴィア８およびグラウンドヴィア１０のそれぞれが基幹電源層６を貫通する部位のクリアランスホール１７及び１９を大きくすることで、ノイズが基幹電源層６に流出することを防止することが可能となる。
（第３の実施形態）
図１６は、第３の実施形態の多層プリント回路板を模式的に表した斜視図である。
第３の実施形態では、第１の電源ヴィア８とグラウンドヴィア１０が接近して配置されている。また、第１の電源ヴィア８及びグラウンドヴィア１０が基幹電源層６を貫通する部位のクリアランスホール２０は大きくされており、且つ連続した一つのクリアランスホールに形成されている。
図１７は、第３の実施形態の多層プリント回路板の各層を上面から見た模式図である。
このように、クリアランスホールを大きくすることで基幹電源層６との間の容量性結合を低下させ、基幹電源層６へのノイズの流出を防止する。その上で、第１の電源ヴィア８とグラウンドヴィア１０を近接して配置することで、第１の電源ヴィア８とグラウンドヴィア１０の間の容量性結合が高まり、ヴィア同士がバイパスコンデンサの効果を発揮することになる。そのため、より大きなデカップリング効果を得ることができる。
（第４の実施形態）
図１８は、第４の実施形態の多層プリント回路板を模式的に表した斜視図である。
第４の実施形態では、第１の実施形態のプリント回路板に、第２の電源導体層２５が加えられている。その他に内層の信号線の層も存在するが、本実施形態の説明上不要であるため、図面からは省略されている。
近年のデジタル回路は、多電源化が進んでおり、複数の半導体装置へ異なる電源電圧を供給することも一般的であり、基幹電源層以外の電源導体層へのノイズの流出は、基幹電源層へのノイズ流出と同様に、プリント回路板全体のＥＭＩを悪化させる要因である。
本実施形態では、半導体装置５へ電源供給する基幹電源層６に加えて、基幹電源層６とは異なる第２の電源導体層２５が存在している。この第２の電源導体層２５へのノイズの流出を防ぐために、第２の電源導体層２５を第１の電源ヴィア８が貫くクリアランスホール２６を大きなクリアランスホールとしている。また第２の電源導体層２５をグラウンドヴィア１０が貫くクリアランスホール２７も大きなクリアランスホールとしている。さらに、同様に第２の電源導体層２５を第２の電源ヴィア９が貫くクリアランスホール２８も大きなクリアランスホールとしている。
以上のように、本実施形態では、第２の電源導体層２５に大きなクリアランスホールを設けることで、第１の電源ヴィア８、グラウンドヴィア１０、及び第２の電源ヴィア９と、第２の電源導体層２５の容量性結合を低下させている。これにより、第２の電源導体層２５へのノイズの流出を防ぐことができる。
（第５の実施形態）
図１９は、第５の実施形態の多層プリント回路板を模式的に表した斜視図である。
第５の実施形態では、第４の実施形態と同様の理由によって、第３の実施形態におけるプリント回路板に、第２の電源導体層２５が加えられている。その他に内層の信号線の層も存在するが、本実施形態の説明上不要であるため、図面からは省略されている。
さらに、本実施形態では、第３の実施形態と同様に、第１の電源ヴィア８とグラウンドヴィア１０が接近して配置されている。また、第１の電源ヴィア８及びグラウンドヴィア１０が基幹電源層６を貫通する部位のクリアランスホール２０は大きくされており、且つ連続した一つのクリアランスホールとして形成されている。同様に、第１の電源ヴィア８及びグラウンドヴィア１０が第２の電源導体層２５を貫通する部位のクリアランスホール２９も大きくされており、且つ連続した一つのクリアランスホールとして形成されている。
このように、クリアランスホールを大きくすることで基幹電源層６及び第２の電源導体層２５と、電源ヴィア８との間の容量性結合を低下させ、基幹電源層６及び第２の電源導体層２５へのノイズの流出を防止している。
その上で、第１の電源ヴィア８とグラウンドヴィア１０を近接して配置することで、第１の電源ヴィア８とグラウンドヴィア１０の間の容量性結合が高まり、ヴィア同士がバイパスコンデンサの効果を発揮し、より大きなデカップリング効果を得ることができる。
以上説明してきたように、上記の第１乃至第５の実施形態では、半導体集積回路（ＩＣ）を搭載した多層プリント回路板において、ＩＣ電源端子とバイパスコンデンサを接続する電源ヴィアが電源層を貫通する部位のクリアランスホールを大きくしている。これにより、ＩＣ電源端子から発生するノイズ電流が電源層へ流出することを簡便に防ぐことが可能となる。
第１の実施形態の多層プリント回路板を模式的に表した斜視図である。 プリント回路板の等価回路図である。 図２の回路におけるノイズの流れを示す図である。 従来の多層プリント回路板を模式的に表わした斜視図である。 図４のプリント回路板の各層の平面図である。 従来例における課題である容量結合を表わした回路図である。 図６の回路におけるノイズの流れを示す図である。 図４におけるノイズの流れを示す図である。 第１の実施形態の多層プリント回路板の各層を上面から見た模式図である。 図１のプリント回路板におけるノイズの流れを示す図である。 第２の実施形態の多層プリント回路板を模式的に表した斜視図である。 第２の実施形態の多層プリント回路板の各層を上面から見た模式図である。 第２の実施形態を適用しなかった場合のプリント回路板を模式的に表した斜視図である。 図１３におけるノイズの流れを示す図である。 図１１におけるノイズの流れを示す図である。 第３の実施形態の多層プリント回路板を模式的に表した斜視図である。 第３の実施形態の多層プリント回路板の各層を上面から見た模式図である。 第４の実施形態の多層プリント回路板を模式的に表した斜視図である。 第５の実施形態の多層プリント回路板を模式的に表した斜視図である。
符号の説明
１ インダクタ
２ 基幹電源配線
３ バイパスコンデンサ
４ ノイズ
５ ＩＣ
６ 基幹電源層
７ グラウンド層
８ 第１の電源ヴィア
９ 第２の電源ヴィア
１０ グラウンドヴィア
１１ 容量性結合
１２ 第１の表層
１３ 第２の表層
１４ 配線パターン
１５ バイパスコンデンサの電源端子
１６ バイパスコンデンサのグラウンド端子
１７ 大きいクリアランスホール
１８ ヴィアと内層導体との接続部
１９ クリアランスホール
２０ クリアランスホール
２１ ＩＣの電源端子
２２ クリアランスホール
２３ 配線パターン
２４ 配線パターン
２５ 第二の電源導体層
２６ クリアランスホール
２７ クリアランスホール
２８ クリアランスホール
２９ クリアランスホール

Claims (8)

  1. 第１の表層に半導体集積回路が実装されるとともに、前記第１の表層とは反対側の第２の表層にバイパスコンデンサが実装され、内部に電源導体層とグラウンド導体層とを有する多層プリント回路板であって、
    前記第１の表層において前記半導体集積回路の電源端子に接続され、前記第１の表層から前記第２の表層に貫通する第１の電源ヴィアと、
    前記第２の表層において前記第１の電源ヴィアに接続される電源配線と、
    前記グラウンド導体層に接続されるとともに該グラウンド導体層から前記第２の表層に貫通し、該第２の表層において前記バイパスコンデンサを介して前記電源配線に接続されるグラウンドヴィアと、
    前記電源導体層の、前記第１の電源ヴィアが貫通する部位の周囲に、前記第１の電源ヴィアと前記電源導体層が接触しないように導体が無い状態に形成された第１のクリアランスホールと、
    前記グラウンド導体層の、前記第１の電源ヴィアが貫通する部位の周囲に、前記第１の電源ヴィアと前記グラウンド導体層が接触しないように導体が無い状態に形成された第２のクリアランスホールとを具備し、
    前記第１のクリアランスホールが前記第２のクリアランスホールよりも大きく形成されていることを特徴とする多層プリント回路板。
  2. 前記電源導体層に接続されるとともに該電源導体層から前記第２の表層に貫通し、該第２の表層において前記電源配線と接続される第２の電源ヴィアをさらに具備することを特徴とする請求項１に記載の多層プリント回路板。
  3. 前記第１の電源ヴィアと前記グラウンドヴィアとが、前記第１のクリアランスホール内に位置するように接近して配置されていることを特徴とする請求項１に記載の多層プリント回路板。
  4. 前記電源導体層の、前記グラウンドヴィアが貫通する部位の周囲に、前記グラウンドヴィアと前記電源導体層が接触しないように導体が無い状態に形成された第３のクリアランスホールをさらに具備し、該第３のクリアランスホールが前記第２のクリアランスホールよりも大きく形成されていることを特徴とする請求項１に記載の多層プリント回路板。
  5. 前記電源導体層と電気的導通を持たない第２の電源導体層と、前記第２の電源導体層の、前記第１の電源ヴィアが貫通する部位の周囲に、前記第１の電源ヴィアと前記第２の電源導体層が接触しないように導体が無い状態に形成された第４のクリアランスホールとをさらに具備し、該第４のクリアランスホールが、前記第２のクリアランスホールよりも大きく形成されていることを特徴とする請求項１に記載の多層プリント回路板。
  6. 前記第２の電源導体層の、前記グラウンドヴィアが貫通する部位の周囲に、前記グラウンドヴィアと前記第２の電源導体層が接触しないように導体が無い状態に形成された第５のクリアランスホールをさらに具備し、該第５のクリアランスホールが、前記第２のクリアランスホールよりも大きく形成されていることを特徴とする請求項５に記載の多層プリント回路板。
  7. 前記電源導体層に接続されるとともに該電源導体層から前記第２の表層に貫通し、該第２の表層において前記電源配線と接続される第２の電源ヴィアと、前記第２の電源導体層の、前記第２の電源ヴィアが貫通する部位の周囲に、前記第２の電源ヴィアと前記第２の電源導体層が接触しないように導体が無い状態に形成された第６のクリアランスホールをさらに具備し、該第６のクリアランスホールが、前記第２のクリアランスホールよりも大きく形成されていることを特徴とする請求項６に記載の多層プリント回路板。
  8. 前記第１の電源ヴィアと前記グラウンドヴィアとが、前記第４のクリアランスホール内に位置するように接近して配置されていることを特徴とする請求項５に記載の多層プリント回路板。
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