JP6984442B2 - 基板、電子装置、及び基板の設計支援方法 - Google Patents

基板、電子装置、及び基板の設計支援方法 Download PDF

Info

Publication number
JP6984442B2
JP6984442B2 JP2018010921A JP2018010921A JP6984442B2 JP 6984442 B2 JP6984442 B2 JP 6984442B2 JP 2018010921 A JP2018010921 A JP 2018010921A JP 2018010921 A JP2018010921 A JP 2018010921A JP 6984442 B2 JP6984442 B2 JP 6984442B2
Authority
JP
Japan
Prior art keywords
wiring layer
vias
substrate
cross
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018010921A
Other languages
English (en)
Other versions
JP2019129262A (ja
Inventor
貴仁 竹本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2018010921A priority Critical patent/JP6984442B2/ja
Priority to US16/243,150 priority patent/US10777497B2/en
Publication of JP2019129262A publication Critical patent/JP2019129262A/ja
Application granted granted Critical
Publication of JP6984442B2 publication Critical patent/JP6984442B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0263—High current adaptations, e.g. printed high current conductors or using auxiliary non-printed means; Fine and coarse circuit patterns on one circuit board
    • H05K1/0265—High current adaptations, e.g. printed high current conductors or using auxiliary non-printed means; Fine and coarse circuit patterns on one circuit board characterized by the lay-out of or details of the printed conductors, e.g. reinforced conductors, redundant conductors, conductors having different cross-sections
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H05K1/116—Lands, clearance holes or other lay-out details concerning the surrounding of a via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/144—Stacked arrangements of planar printed circuit boards
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2115/00—Details relating to the type of the circuit
    • G06F2115/12—Printed circuit boards [PCB] or multi-chip modules [MCM]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09381—Shape of non-curved single flat metallic pad, land or exposed part thereof; Shape of electrode of leadless component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09618—Via fence, i.e. one-dimensional array of vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09627—Special connections between adjacent vias, not for grounding vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09645—Patterning on via walls; Plural lands around one hole
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/0969—Apertured conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/0979—Redundant conductors or connections, i.e. more than one current path between two points

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、基板、電子装置、及び基板の設計支援方法に関する。
複数のビアが接続された配線層を有する基板において、配線層から複数のビアに向かって電流が流れた場合に、特定のビアに電流が集中して流れることにより、エレクトロマイグレーションによる破断が発生することがある。そこで、特定のビアに電流が集中して流れることを抑制する方法が提案されている。例として、複数のビアのうちの両端のビアとその隣のビアとの間の領域の配線層の電気抵抗を他の領域よりも大きくすることで、両端のビアに電流が集中して流れることを抑制する方法が知られている（例えば、特許文献１）。
また、プリント基板に設けられた電源層又はアース層の厚さを信号線である導体回路層よりも厚くすることで、電源の供給能力を向上させる方法が知られている（例えば、特許文献２）。プリント基板のうちの半導体素子を実装する領域の直下に位置するスルーホール導体のピッチを他の領域に位置するスルーホール導体のピッチよりも小さくすることで、電源供給の遅延を抑制する方法が知られている（例えば、特許文献３）。
特開２０１０−６２５３０号公報 特開２００５−１６７１４０号公報 特開２００７−１８００７６号公報
特許文献１に記載の方法によれば、両端のビアに電流が集中して流れることを抑制できる。しかしながら、配線層の幅を狭めているため電圧降下が問題となること及び両端のビアの隣のビアに電流が集中して流れてしまい複数のビアに電流を分散させることが難しいことが生じる。したがって、別の方法によって、電流が集中して流れるビアの発生を抑制することが好ましい。
１つの側面では、電流が集中して流れるビアの発生を抑制することを目的とする。
１つの態様では、第１の配線層を有する基板において、前記第１の配線層は、複数のビアが前記第１の配線層にそれぞれ接続する複数の接続部のうち、前記第１の配線層の両端部側にそれぞれ位置する２つのビアの接続部の少なくとも一方のビアの接続部が、前記第１の配線層の本体と前記少なくとも一方のビアの接続部の周囲に開口部を設けることにより形成された導体部を介して接続されるとともに、前記導体部の断面積が、前記２つのビアの接続部以外のビアの接続部が前記第１の配線層に接する部分の断面積よりも小さい、基板である。また、１つの態様では、第１の配線層を有する基板において、前記第１の配線層は、複数のビアが前記第１の配線層にそれぞれ接続する複数の接続部のうち、前記第１の配線層の両端部側にそれぞれ位置する２つのビアの接続部の少なくとも一方が、前記第１の配線層の本体と複数の導体部を介して接続されるとともに、前記複数の導体部の断面積の総和が、前記２つのビアの接続部以外のビアの接続部が前記第１の配線層に接する部分の断面積よりも小さい、基板である。また、１つの態様では、第１の配線層と第２の配線層を有する基板において、前記第１の配線層は、複数のビアが前記第１の配線層にそれぞれ接続する複数の接続部のうち、前記第１の配線層の両端部側にそれぞれ位置する２つのビアの接続部の少なくとも一方が、前記第１の配線層の本体と導体部を介して接続されるとともに、前記導体部の断面積が、前記２つのビアの接続部以外のビアの接続部が前記第１の配線層に接する部分の断面積よりも小さく、前記第２の配線層は、前記２つのビア以外のビアの少なくとも１つと接続され、前記２つのビアの少なくとも一方が接続されずに挿通する挿通孔が設けられている、基板である。
１つの態様では、第１の配線層を有する第１の基板と、前記第１の基板に接続される第２の基板とを有する電子装置において、前記第１の配線層は、前記第２の基板に向かう複数のビアが前記第１の配線層にそれぞれ接続する複数の接続部のうち、前記第１の配線層の両端部側にそれぞれ位置する２つのビアの接続部の少なくとも一方のビアの接続部が、前記第１の配線層の本体と前記少なくとも一方のビアの接続部の周囲に開口部を設けることにより形成された導体部を介して接続されるとともに、前記導体部の断面積が、前記２つのビアの接続部以外のビアの接続部が前記第１の配線層に接する部分の断面積よりも小さい、電子装置である。
１つの態様では、第１の配線層を有し、複数のビアが前記第１の配線層にそれぞれ接続する複数の接続部のうち、前記第１の配線層の両端部側にそれぞれ位置する２つのビアの接続部の少なくとも一方のビアの接続部が、前記第１の配線層の本体と導体部を介して接続される基板の設計情報を修正する基板の設計支援方法において、コンピュータを用いて、前記第１の配線層から前記複数のビアに流れる電流の大きさを求め、前記複数のビアのうち、前記電流の大きさが所定値を超えるビアがある場合、前記少なくとも一方のビアの接続部の周囲に設けた開口部により形成される前記導体部の断面積について、前記２つのビアの接続部以外のビアの接続部が前記第１の配線層に接する部分の断面積よりも小さくすることにより、前記電流の大きさが前記所定値以下になるように前記設計情報を修正する、基板の設計支援方法である。
１つの側面として、電流が集中して流れるビアの発生を抑制することができる。
図１（ａ）は、実施例１に係る基板の断面図、図１（ｂ）及び図１（ｃ）は、配線層の平面図である。 図２（ａ）は、配線層の一部を拡大した平面図、図２（ｂ）は、図２（ａ）のＡ−Ａ間及びＢ−Ｂ間の断面図、図２（ｃ）は、接続部が配線層本体に接する部分の配線層本体の断面図である。 図３（ａ）は、配線層の一部を拡大した平面図、図３（ｂ）は、図３（ａ）のＡ−Ａ間及びＢ−Ｂ間の断面図、図３（ｃ）は、接続部が配線層本体に接する部分の配線層本体の断面図である。 図４（ａ）は、比較例１に係る基板の断面図、図４（ｂ）及び図４（ｃ）は、配線層の平面図である。 図５は、比較例１に係る基板のビアを流れる電流を説明するための図である。 図６（ａ）から図６（ｃ）は、比較例１に係る基板の両端のビアに電流が集中して流れる理由を説明するための回路図である。 図７（ａ）は、比較例２に係る基板の断面図、図７（ｂ）及び図７（ｃ）は、配線層の平面図である。 図８は、実施例１に係る基板のビアを流れる電流を説明するための図である。 図９（ａ）から図９（ｃ）は、実施例１に係る基板の両端のビアに電流が集中することが抑制される理由を説明するための回路図である。 図１０（ａ）は、実施例２に係る基板の断面図、図１０（ｂ）から図１０（ｄ）は、配線層の平面図である。 図１１は、配線層の他の例を示す平面図である。 図１２（ａ）は、実施例３に係る基板の断面図、図１２（ｂ）から図１２（ｄ）は、配線層の平面図である。 図１３は、基板設計支援装置を示すブロック図である。 図１４は、基板設計支援装置をコンピュータで実現する場合のブロック図である。 図１５は、実施例４に係る基板の設計支援方法の一例を示すフローチャートである。 図１６（ａ）は、実施例５に係る電子装置の断面図、図１６（ｂ）及び図１６（ｃ）は、配線層の平面図である。 図１７（ａ）は、比較例３に係る電子装置の断面図、図１７（ｂ）及び図１７（ｃ）は、配線層の平面図である。 図１８（ａ）は、実施例６に係る電子装置の断面図、図１８（ｂ）及び図１８（ｃ）は、配線層の平面図である。
以下、図面を参照して、本発明の実施例について説明する。
図１（ａ）は、実施例１に係る基板１００の断面図、図１（ｂ）は、配線層１１の平面図、図１（ｃ）は、配線層１２の平面図である。図１（ａ）のように、実施例１の基板１００は、絶縁膜に複数の配線層が形成されたプリント基板であり、絶縁膜１０と、配線層１１及び１２と、ビア１３ａ〜１３ｄ、１４、及び１５と、を備える。絶縁膜１０は、例えばエポキシ又はポリイミドなどの樹脂材料或いは酸化アルミニウムなどのセラミック材料で形成されている。配線層１１及び１２とビア１３ａ〜１３ｄ、１４、及び１５とは、例えば金又は銅などの金属で形成されている。
配線層１１は、一端側がビア１４を介して、基板１００に設けられた電力供給部１に電気的に接続されている。電力供給部１は、例えばＤＣ−ＤＣコンバータであるが、その他の場合でもよい。配線層１２は、一端側がビア１５を介して、基板１００に設けられた電子部品２に電気的に接続されている。電子部品２は、例えばＬＳＩ（Large Scale Integration）などの半導体部品であるが、その他の場合でもよい。
配線層１１の他端側と配線層１２の他端側とは、配線層１１及び１２の積層方向で絶縁膜１０を介して重なっている。すなわち、配線層１１の他端側の端１６から所定の長さの部分と配線層１２の他端側の端１７から所定の長さの部分とは、配線層１１及び１２の積層方向で絶縁膜１０を介して重なって重複領域１８となっている。配線層１１及び１２は、重複領域１８から互いに反対方向に延びている。
ビア１３ａ〜１３ｄは、重複領域１８で配線層１１及び１２の間の絶縁膜１０を貫通して設けられている。ビア１３ａ〜１３ｄは、配線層１１の配線方向に沿って配線層１１の端１６から一直線上に並び且つ配線層１２の配線方向に沿って配線層１２の端１７から一直線上に並んで設けられている。配線層１１が電力供給部１に接続されていることから、電流は、配線層１１からビア１３ａ〜１３ｄを介して配線層１２へと流れて、配線層１２に接続された電子部品２に供給される。ビア１３ａ〜１３ｄのうちのビア１３ａが電流の流れの最も上流側に位置し、ビア１３ｂ、１３ｃ、１３ｄの順に下流側に位置している。
図１（ｂ）のように、ビア１３ａ〜１３ｄが配線層１１に接続する部分をそれぞれ接続部２１ａ〜２１ｄとする。ビア１４が配線層１１に接続する部分を接続部２５とする。配線層１１は、配線層本体２２と導体部２３とを含む。導体部２３は、接続部２１ａ及び２１ｄの周囲の配線層本体２２に開口部２４が設けられることで形成されている。開口部２４は、例えば配線層本体２２を貫通して設けられている。したがって、接続部２１ａ及び２１ｄは、導体部２３を介して配線層本体２２に接続されている。一方、接続部２１ｂ及び２１ｃの周囲には開口部２４が設けられていない。したがって、接続部２１ｂ及び２１ｃは、その周囲全体が配線層本体２２に直接接続されている。
図１（ｃ）のように、ビア１３ａ〜１３ｄが配線層１２に接続する部分をそれぞれ接続部２６ａ〜２６ｄとする。配線層１２は、配線層本体２７と導体部２８とを含む。導体部２８は、接続部２６ａ及び２６ｄの周囲の配線層本体２７に開口部２９が設けられることで形成されている。開口部２９は、例えば配線層本体２７を貫通して設けられている。したがって、接続部２６ａ及び２６ｄは、導体部２８を介して配線層本体２７に接続されている。一方、接続部２６ｂ及び２６ｃの周囲には開口部２９が設けられていない。したがって、接続部２６ｂ及び２６ｃは、その周囲全体が配線層本体２７に直接接続されている。
図２（ａ）は、配線層１１の一部を拡大した平面図、図２（ｂ）は、図２（ａ）のＡ−Ａ間及びＢ−Ｂ間の断面図、図２（ｃ）は、接続部２１ｂ及び２１ｃが配線層本体２２に接する部分の配線層本体２２の断面図である。ここで、接続部２１ａ〜２１ｄの半径をｒとする。配線層１１の厚さ、すなわち配線層本体２２の厚さ及び導体部２３の厚さをｔ１とする。導体部２３の幅をｗ１とする。この場合、図２（ａ）から図２（ｃ）のように、導体部２３の断面積はｗ１×ｔ１となる。接続部２１ｂ及び２１ｃが配線層本体２２に接する部分の配線層本体２２の断面積は２πｒ×ｔ１となる。導体部２３の幅ｗ１は、接続部２１ａ〜２１ｄの外周の長さ２πｒよりも小さいことから、導体部２３の断面積は、接続部２１ｂ及び２１ｃが配線層本体２２に接する部分の配線層本体２２の断面積よりも小さい。接続部２１ａ及び２１ｄは、その周りに位置する４つの導体部２３によって完全に囲まれなく、一部が開口部２４に接していることから、配線層１１とビア１３ａ及び１３ｄとの間の電気抵抗は、配線層１１とビア１３ｂ及び１３ｃとの間の電気抵抗に比べて高くなっている。
図３（ａ）は、配線層１２の一部を拡大した平面図、図３（ｂ）は、図３（ａ）のＡ−Ａ間及びＢ−Ｂ間の断面図、図３（ｃ）は、接続部２６ｂ及び２６ｃが配線層本体２７に接する部分の配線層本体２７の断面図である。ここで、接続部２６ａ〜２６ｄの半径をｒとする。配線層１２の厚さ、すなわち配線層本体２７の厚さ及び導体部２８の厚さをｔ２とする。導体部２８の幅をｗ２とする。この場合、図３（ａ）から図３（ｃ）のように、導体部２８の断面積はｗ２×ｔ２となる。接続部２６ｂ及び２６ｃが配線層本体２７に接する部分の配線層本体２７の断面積は２πｒ×ｔ２となる。導体部２８の幅ｗ２は、接続部２６ａ〜２６ｄの外周の長さ２πｒよりも小さいことから、導体部２８の断面積は、接続部２６ｂ及び２６ｃが配線層本体２７に接する部分の配線層本体２７の断面積よりも小さい。接続部２６ａ及び２６ｄは、その周りに位置する４つの導体部２８によって完全に囲まれてなく、一部が開口部２９に接していることから、配線層１２とビア１３ａ及び１３ｄとの間の電気抵抗は、配線層１２とビア１３ｂ及び１３ｃとの間の電気抵抗に比べて高くなっている。
ここで、実施例１の基板の効果を説明するにあたり、比較例の基板について説明する。図４（ａ）は、比較例１に係る基板１０００の断面図、図４（ｂ）は、配線層１１の平面図、図４（ｃ）は、配線層１２の平面図である。図４（ａ）から図４（ｃ）のように、比較例１の基板１０００では、配線層１１には接続部２１ａ及び２１ｄの周囲に開口部２４が設けられていない。したがって、接続部２１ａ〜２１ｄは、その周囲全体が配線層本体２２に直接接続されている。同様に、配線層１２には接続部２６ａ及び２６ｄの周囲に開口部２９が設けられていない。したがって、接続部２６ａ〜２６ｄは、その周囲全体が配線層本体２７に直接接続されている。その他の構成は、実施例１と同じであるため説明を省略する。
図５は、比較例１に係る基板１０００のビア１３ａ〜１３ｄを流れる電流を説明するための図である。図５のように、比較例１の基板１０００では、ビア１３ａ〜１３ｄのうちの両端のビア１３ａ及び１３ｄに電流が集中して流れる。これは以下の理由によるものと考えられる。
すなわち、図４（ａ）のように、電力供給部１からの電流が流れる配線層１１に、ビア１３ａ〜１３ｄを介して配線層１２が接続されることで、電流が流れる経路として配線層１２が追加されることになる。配線層１２に電流を流すために、配線層１１での電流の流れの最上流側に位置するビア１３ａに電流が集中して流れるようになると考えられる。配線層１１での電流の流れの最下流側に位置するビア１３ｄでは、配線層１１がなくなることで電流の流れる経路が減少するため、ビア１３ｄに電流が集中して流れるようになると考えられる。また、別の観点によれば、ビア１３ａは、電流の経路が配線層１１の１経路から並列に接続された配線層１１及び１２の２経路に変化する変化点である。ビア１３ｄは、電流の経路が並列に接続された配線層１１及び１２の２経路から配線層１２の１経路に変化する変化点である。このような変化点では、電流経路全体での抵抗が大きく変化する。このために、ビア１３ａ及び１３ｄに電流が集中して流れるようになると考えられる。ビア１３ａ及び１３ｄに電流が集中して流れることで、ビア１３ａ及び１３ｄの電流密度が高くなってエレクトロマイグレーションによる破断が生じることがある。
図６（ａ）から図６（ｃ）は、比較例１に係る基板１０００の両端のビア１３ａ及び１３ｄに電流が集中して流れる理由を説明するための回路図である。なお、図６（ａ）から図６（ｃ）では、説明の簡略化のために、配線層１１と配線層１２は３つのビア１３ａ、１３ｃ及び１３ｄで接続されているとする。図６（ａ）のように、配線層１１の電気抵抗をＲ１、配線層１２の電気抵抗をＲ２、ビア１３ａ、１３ｃ、及び１３ｄの電気抵抗をＲＶとする。配線層１１を流れていた電流Ｉが、ビア１３ａの接続点で電流Ｉ１と電流Ｉ２に分かれて流れるようになるとする。ビア１３ｃを流れる電流をＩ５とする。図６（ｂ）のように、配線層１１の電気抵抗Ｒ１とビア１３ｄの電気抵抗ＲＶ、及び、配線層１２の電気抵抗Ｒ２とビア１３ａの電気抵抗ＲＶを合成するとブリッジ回路となる。図６（ｂ）の破線よりも左側の部分を書き換えると図６（ｃ）のようになる。
この場合、電流Ｉ１及び電流Ｉ２は数１のようになる。
Figure 0006984442
ビア１３ｃの両端の電圧Ｖ１、Ｖ２は数２のようになる。
Figure 0006984442
したがって、ビア１３ｃを流れる電流Ｉ５は数３のようになる。
Figure 0006984442
ここで、複数のビアが並列に接続されていることから、ビア１３ａ、１３ｃ、及び１３ｄの電気抵抗ＲＶは、配線層１１及び１２の電気抵抗Ｒ１及びＲ２に比べて十分に小さいとする。この場合、電流Ｉ１、Ｉ２、及びＩ５は数４のようになる。
Figure 0006984442
数４のように、電流Ｉ１及びＩ２は、電気抵抗Ｒ１と電気抵抗Ｒ２との間の比率で決まるのに対し、電流Ｉ５は、電気抵抗ＲＶと電気抵抗Ｒ１及びＲ２との間の比率で決まる。上述したように、電気抵抗ＲＶは電気抵抗Ｒ１及びＲ２に比べて十分に小さいことから、ビア１３ｃを流れる電流Ｉ５は、ビア１３ａを流れる電流Ｉ１よりも小さくなる。また、同様のことが、ビア１３ｄに対しても起こり、ビア１３ｃを流れる電流Ｉ５は、ビア１３ｄを流れる電流よりも小さくなる。このようなことから、配線層１１を流れる電流の最上流側のビア１３ａと最下流側のビア１３ｄとに電流が集中して流れるようになると考えられる。
図７（ａ）は、比較例２に係る基板１１００の断面図、図７（ｂ）は、配線層１１の平面図、図７（ｃ）は、配線層１２の平面図である。図７（ａ）から図７（ｃ）のように、比較例２の基板１１００では、配線層１１には接続部２１ａ及び２１ｄの周囲に開口部２４が設けられていなく、且つ、配線層１２には接続部２６ａ及び２６ｄの周囲に開口部２９が設けられていない。その代わりに、配線層１１は、接続部２１ｃと接続部２１ｄの間の領域の配線層本体２２の幅がその他の領域の配線層本体２２の幅に比べて狭くなっている。配線層１２は、接続部２６ａと接続部２６ｂの間の領域の配線層本体２７の幅がその他の領域の配線層本体２７の幅に比べて狭くなっている。その他の構成は、実施例１と同じであるため説明を省略する。
比較例２では、接続部２１ｃと接続部２１ｄの間の配線層本体２２の幅が狭くなり、接続部２６ａと接続部２６ｂの間の配線層本体２７の幅が狭くなっている。これにより、ビア１３ａ及び１３ｄに電流が集中して流れることを抑制できる。しかしながら、配線層本体２２及び２７の幅を狭めているため電圧降下が問題となることがある。
なお、配線層を厚くしたり、配線層間を接続する複数のビアのうちの両端以外のビアの径を大きくしたり、配線層間を接続するビアの数を増やしたりしても、両端のビアに電流が集中して流れることを抑制するのは難しい。
図８は、実施例１に係る基板１００のビア１３ａ〜１３ｄを流れる電流を説明するための図である。図８のように、実施例１の基板１００では、ビア１３ａ〜１３ｄに電流が分散して流れ、両端のビア１３ａ及び１３ｄに電流が集中して流れることが抑制される。これは以下の理由によるものと考えられる。
すなわち、図１（ｂ）のように、接続部２１ａ〜２１ｄのうちの両端の接続部２１ａ及び２１ｄは導体部２３を介して配線層本体２２に接続され、両端以外の接続部２１ｂ及び２１ｃはその全周が配線層本体２２に直接接続されている。図２（ａ）から図２（ｃ）のように、導体部２３の断面積は、接続部２１ｂ及び２１ｃが配線層本体２２に接する部分の配線層本体２２の断面積よりも小さくなっている。これにより、配線層１１とビア１３ａ及び１３ｄとの間の電気抵抗が高くなり、ビア１３ａ及び１３ｄに電流が流れ込み難くなると考えられる。よって、ビア１３ａ及び１３ｄを流れる電流が減少し、ビア１３ｂ及び１３ｃを流れる電流が増加すると考えられる。したがって、ビア１３ａ及び１３ｄに電流が集中して流れることが抑制され、ビア１３ａ〜１３ｄに電流が分散して流れるようになると考えられる。
また、図１（ｃ）のように、接続部２６ａ〜２６ｄのうちの両端の接続部２６ａ及び２６ｄは導体部２８を介して配線層本体２７に接続され、両端以外の接続部２６ｂ及び２６ｃはその全周が配線層本体２７に直接接続されている。図３（ａ）から図３（ｃ）のように、導体部２８の断面積は、接続部２６ｂ及び２６ｃが配線層本体２７に接する部分の配線層本体２７の断面積よりも小さくなっている。これにより、配線層１２とビア１３ａ及び１３ｄとの間の電気抵抗が高くなり、ビア１３ａ及び１３ｄに電流が更に流れ込み難くなると考えられる。よって、ビア１３ａ及び１３ｄに電流が集中して流れることを更に抑制できると考えられる。
図９（ａ）から図９（ｃ）は、実施例１に係る基板１００の両端のビア１３ａ及び１３ｄに電流が集中することが抑制される理由を説明するための回路図である。なお、図９（ａ）から図９（ｃ）では、説明の簡略化のために、配線層１１と配線層１２は３つのビア１３ａ、１３ｃ、及び１３ｄで接続されているとする。図９（ａ）のように、配線層１１の電気抵抗をＲ１、配線層１２の電気抵抗をＲ２、ビア１３ｃの電気抵抗をＲＶ、ビア１３ａ及び１３ｄの電気抵抗をＲＶよりも高いＲＶ１（ＲＶ１＝ＲＶ＋ＲＣ）とする。なお、ＲＣは、接続部２１ａ及び２１ｄが導体部２３を介して配線層本体２２に接続されることによって配線層１１とビア１３ａ及び１３ｄとの間で増加した抵抗分である。配線層１１を流れていた電流Ｉが、ビア１３ａの接続点で電流Ｉ１と電流Ｉ２に分かれて流れるようになるとする。ビア１３ｃを流れる電流をＩ５とする。図９（ｂ）のように、配線層１１の電気抵抗Ｒ１とビア１３ｄの電気抵抗ＲＶ１、及び、配線層１２の電気抵抗Ｒ２とビア１３ａの電気抵抗ＲＶ１を合成するとブリッジ回路となる。図９（ｂ）の破線よりも左側の部分を書き換えると図９（ｃ）のようになる。
この場合、電流Ｉ１及びＩ５は数５のようになる。
Figure 0006984442
ここで、ビア１３ａ及び１３ｄに電流が集中して流れることが抑制されて、数５のＩ１＝Ｉ５となる場合を考えると、ビア１３ａ及び１３ｄの電気抵抗ＲＶ１は数６のようになる。
Figure 0006984442
したがって、数６の式を満たすように、接続部２１ａ及び２１ｂと配線層本体２２との間を接続する導体部２３の断面積を調整する。これにより、ビア１３ａ及び１３ｄに電流が集中して流れることが抑制され、複数のビアに電流が分散するようになると考えられる。
実施例１によれば、図１（ｂ）のように、接続部２１ａ〜２１ｄのうちの配線層１１の両端部側に位置する接続部２１ａ及び２１ｄが導体部２３を介して配線層本体２２に接続されている。図２（ａ）から図２（ｃ）のように、配線層１１は、導体部２３の断面積（ｗ１×ｔ１）が両端以外の接続部２１ｂ及び２１ｃが配線層１１に接する部分の断面積（２πｒ×ｔ１）よりも小さくなっている。これにより、図８及び図９で説明したように、ビア１３ａ及び１３ｄに電流が集中して流れることを抑制できる。つまり、電流が集中して流れるビアの発生を抑制できる。また、比較例２では配線層１１の幅を狭めていたため電圧降下が大きくなることがあるが、実施例１では配線層１１の幅を狭めていないため、電圧降下が大きくなることも抑制できる。
また、図１（ｂ）のように、配線層１１において、両端の接続部２１ａ及び２１ｄはそれぞれ、複数の導体部２３を介して配線層本体２２に接続されている。この場合、接続部２１ａ及び２１ｄそれぞれにおける複数の導体部２３の断面積の総和は、接続部２１ｂ及び２１ｃが配線層１１に接する部分の断面積よりも小さくなっていればよい。なお、両端の接続部２１ａ及び２１ｄは、１つの導体部２３を介して配線層本体２２に接続されている場合でもよい。
また、図１（ｃ）のように、接続部２６ａ〜２６ｄのうちの配線層１２の両端部側に位置する接続部２６ａ及び２６ｄが導体部２８を介して配線層本体２７に接続されている。図３（ａ）から図３（ｃ）のように、配線層１２は、導体部２８の断面積（ｗ２×ｔ２）が両端以外の接続部２６ｂ及び２６ｃが配線層１２に接する部分の断面積（２πｒ×ｔ２）よりも小さくなっている。これにより、図８で説明したように、ビア１３ａ及び１３ｄに電流が集中して流れることを更に抑制できる。
また、図１（ｃ）のように、配線層１２において、両端の接続部２６ａ及び２６ｄはそれぞれ、複数の導体部２８を介して配線層本体２７に接続されている。この場合、接続部２６ａ及び２６ｄそれぞれにおける複数の導体部２８の断面積の総和は、接続部２６ｂ及び２６ｃが配線層１２に接する部分の断面積よりも小さくなっていればよい。なお、両端の接続部２６ａ及び２６ｄは、１つの導体部２８を介して配線層本体２７に接続されている場合でもよい。
図１（ｂ）のように、導体部２３は、接続部２１ａ及び２１ｄの周囲に開口部２４を設けることで形成されている。これにより、両端の接続部２１ａ及び２１ｄに接続する導体部２３の断面積が、両端以外の接続部２１ｂ及び２１ｃが配線層１１に接する部分の断面積よりも小さい配線層１１を容易に得ることができる。同様に、図１（ｃ）のように、導体部２８は、接続部２６ａ及び２６ｄの周囲に開口部２９を設けることで形成されている。これにより、両端の接続部２６ａ及び２６ｄに接続する導体部２８の断面積が、両端以外の接続部２６ｂ及び２６ｃが配線層１２に接する部分の断面積よりも小さい配線層１２を容易に得ることができる。
図１（ａ）のように、配線層１１は、ビア１４を介して電力供給部１に接続されている。すなわち、配線層１１及び１２は、電力供給部１から電流が供給される電源層である。配線層１１及び１２が電源層である場合、配線層１１及び１２に大きな電流が流れるため、両端のビア１３ａ及び１３ｄに電流が集中して流れると破断が起こり易い。したがって、配線層１１が電源層である場合に、接続部２１ａ及び２１ｄを配線層本体２２に導体部２３を介して接続させることが好ましい。なお、配線層１１及び１２は、電子部品２から接地電位が与えられ、グランドに向かって電流が流れ込むグランド層の場合でもよい。
実施例１では、図１（ｂ）のように、両端の接続部２１ａ及び２１ｄの両方が導体部２３を介して配線層本体２２に接続されている場合を例に示した。しかしながら、接続部２１ａ及び２１ｄの少なくとも一方が導体部２３を介して配線層本体２２に接続されている場合でもよい。これにより、ビア１３ａ及び１３ｄの少なくとも一方において電流が集中して流れることを抑制できる。同様に、図１（ｃ）のように、両端の接続部２６ａ及び２６ｄの両方が導体部２８を介して配線層本体２７に接続されている場合を例に示したが、接続部２６ａ及び２６ｄの少なくとも一方が導体部２８を介して配線層本体２７に接続されている場合でもよい。これにより、ビア１３ａ及び１３ｄの少なくとも一方において電流が集中して流れることを更に抑制できる。
図１０（ａ）は、実施例２に係る基板２００の断面図、図１０（ｂ）は、配線層１１の平面図、図１０（ｃ）は、配線層３１の平面図、図１０（ｄ）は、配線層１２の平面図である。図１０（ａ）から図１０（ｄ）のように、実施例２の基板２００では、絶縁膜１０内に配線層１１及び１２に加えて、配線層３１が設けられている。配線層３１は、ビア１４からビア１３ｄを越えて延びて設けられている。配線層３１は、ビア１３ａ及び１３ｄが接続されずに挿通する挿通孔３３が設けられている。また、ビア１３ｂ及び１３ｃが配線層３１に接続する接続部３２ｂ及び３２ｃの周囲には開口部が設けられてなく、接続部３２ｂ及び３２ｃはその周囲全体が配線層３１に接続されている。なお、ビア１４が配線層３１に接続する部分を接続部３５とする。その他の構成は、実施例１と同じであるため説明を省略する。
実施例２によれば、ビア１３ａ〜１３ｄのうちのビア１３ｂ及び１３ｃと接続され、且つ、両端のビア１３ａ及び１３ｄが接続されずに挿通する挿通孔３３が設けられた配線層３１を有する。これにより、電流が流れ難いビア１３ｂ及び１３ｃに流れる電流を増加させることができる。ビア１３ａ〜１３ｄを流れる電流の総量は変わらないことから、ビア１３ｂ及び１３ｃを流れる電流が増えることで、電流が集中して流れ易いビア１３ａ及び１３ｄを流れる電流を効果的に減少させることができる。
また、図１０（ａ）のように、配線層３１はビア１４を介して電力供給部１に接続されている。上述したように、配線層１１が電源層である場合、両端のビア１３ａ及び１３ｄに電流が集中すると破断が起こり易い。しかしながら、配線層３１を設けることでビア１３ａ及び１３ｄを流れる電流を効果的に減少させることができるため、配線層１１が電源層である場合でも、ビア１３ａ及び１３ｄに破断が生じることを効果的に抑制できる。
なお、配線層３１は、両端以外のビア１３ｂ及び１３ｃの両方に接続されている場合を例に示したが、少なくとも一方と接続されていればよい。また、配線層３１は、両端のビア１３ａ及び１３ｄの両方が接続されずに挿通する２つの挿通孔３３が設けられている場合を例に示したが、ビア１３ａ及び１３ｄの少なくとも一方が接続されずに挿通する挿通孔３３が設けられていればよい。図１１は、配線層３１の他の例を示す平面図である。図１１のように、配線層３１は、ビア１４からビア１３ｂと１３ｃの間まで延びて設けられ、ビア１３ｂに接続部３２ｂで接続するとともに、ビア１３ａが接続されずに挿通する挿通孔３３が設けられている場合でもよい。
図１２（ａ）は、実施例３に係る基板３００の断面図、図１２（ｂ）は、配線層４１の平面図、図１２（ｃ）は、配線層１１の平面図、図１２（ｄ）は、配線層１２の平面図である。図１２（ａ）から図１２（ｄ）のように、実施例３の基板３００では、絶縁膜１０内に配線層１１及び１２に加えて、配線層４１が設けられている。配線層４１は、ビア１３ａ及び１３ｂに接続され、且つ、ビア１３ｃ、１３ｄ、及び１４などの絶縁膜１０に設けられたその他のビアには接続されていない。ビア１３ａ及び１３ｂが配線層４１に接続する部分を接続部４２ａ及び４２ｂとすると、接続部４２ａ及び４２ｂはその周囲全体が配線層４１に接続されている。その他の構成は、実施例１と同じであるため説明を省略する。
実施例３によれば、両端のビアのうちの電流の流れの上流側に位置するビア１３ａと両端以外のビア１３ｂ及び１３ｃのうちの少なくとも１つのビア１３ｂとに接続され且つその他のビアには接続されていない配線層４１を有する。配線層４１にビア１３ｂが接続する接続部４２ｂはビア１３ａが接続する接続部４２ａよりも下流側に位置するため、接続部４２ｂは接続部４２ａよりも電位が低い。このため、配線層４１を設けることで、ビア１３ａを流れる電流の一部がビア１３ｂに流れるようになる。よって、電流が集中するビアの発生を効果的に抑制することができる。
実施例４では、基板の設計支援方法について説明する。図１３は、基板設計支援装置を示すブロック図である。図１３のように、基板設計支援装置４００にはＣＡＤシステムなどの図形処理システムから基板の設計情報４０２が入力される。基板設計支援装置４００は、解析部４０４、判定部４０６、修正部４０８、及び表示部４１０を備える。
図１４は、基板設計支援装置をコンピュータで実現する場合のブロック図である。コンピュータ４２０は、ＣＰＵ４２２、メモリ４２４、及び不揮発性の記憶部４２６を備える。ＣＰＵ４２２、メモリ４２４、及び記憶部４２６は、バス４２８を介して互いに接続されている。また、コンピュータ４２０は、ディスプレイ４３０、キーボード４３２、及びマウス４３４を備え、ディスプレイ４３０、キーボード４３２、及びマウス４３４はバス４２８を介して互いに接続されている。また、コンピュータ４２０は、コンピュータネットワークなどに接続するためのインターフェース（Ｉ／Ｏ）４３８、及び記憶媒体が挿入され、挿入された記憶媒体に対して読み書きするための装置（Ｒ／Ｗ）４３６がバス４２８に接続されている。なお、記憶部４２６は、例えばＨＤＤ（Hard Disk Drive）又はフラッシュメモリなどである。
記憶部４２６には、コンピュータ４２０を基板設計支援装置４００として機能させるための基板設計支援プログラム４４０が記憶されている。基板設計支援プログラム４４０は、解析プロセス４４２、判定プロセス４４４、及び修正プロセス４４６を含んでいる。ＣＰＵ４２２が、基板設計支援プログラム４４０を記憶部４２６から読み出してメモリ４２４に展開し、基板設計支援プログラム４４０が有するプロセスを実行することで、コンピュータ４２０は図１３に示す基板設計支援装置４００として動作する。また、ＣＰＵ４２２が解析プロセス４４２を実行することで、コンピュータ４２０は図１３に示す解析部４０４として動作し、ＣＰＵ４２２が判定プロセス４４４を実行することで、コンピュータ４２０は図１３に示す判定部４０６として動作する。また、ＣＰＵ４２２が修正プロセス４４６を実行することで、コンピュータ４２０は図１３に示す修正部４０８として動作する。
記憶部４２６には、コンピュータ４２０を、プリント基板などを設計する際に使用されるＣＡＤシステムなどの図形処理システムとして機能させるためのＣＡＤプログラムが記憶されている。また、記憶部４２６は、コンピュータ４２０を図形処理システムとして機能させて作成された設計情報としてのＣＡＤファイルを記憶することができる。
図１５は、実施例４に係る基板の設計支援方法の一例を示すフローチャートである。なお、ここでは、実施例１の基板１００を設計する場合を例に説明する。図１５のように、まず、ＣＰＵ４２２は、ステップＳ１０において、基板の設計情報を含むＣＡＤファイルを取得し、基板の配線について初期状態の配線の設計情報を取得する。初期状態の配線の設計情報とは、例えば、図１（ａ）から図１（ｃ）における配線層１１及び１２並びにビア１３ａ〜１３ｄの設計情報である。
次いで、ＣＰＵ４２２は、ステップＳ１２に移行して、配線層１１からビア１３ａ〜１３ｄに向かって流れる電流値を求める。ビア１３ａ〜１３ｄを流れる電流値の算出は、例えば節点解析法などを用いてもよい。配線層１１からビア１３ａ〜１３ｄに流れる電流の総量としては、例えば基板１００の使用状態において流れる電流の最大総量を用いてもよい。
次いで、ＣＰＵ４２２は、ステップＳ１４に移行して、ビア１３ａ〜１３ｄにおいて電流値が所定値を超えるビアがあるか否かを判定する。所定値とは、例えばビアにエレクトロマイグレーションが発生するか否かの閾値となる電流値であり、記憶部４２６に記憶されている。なお、実施例１で説明したように、両端のビア１３ａ及び１３ｄに電流が集中することから、両端のビア１３ａ及び１３ｄの電流値が所定値を超えることが想定される。
電流値が所定値を超えるビアがある場合（ステップＳ１４：Ｙｅｓ）、ステップＳ１６に進む。ステップＳ１６では、ＣＰＵ４２２は、配線層１１において接続部２１ａ及び２１ｄに接続する導体部２３の断面積が小さくなるように、配線層１１の設計情報を修正する。例えば、ＣＰＵ４２２は、導体部２３の幅を狭めることで導体部２３の断面積が小さくなるように、配線層１１の設計情報を修正する。なお、配線層１１の設計情報を修正することに加えて、配線層１２において接続部２６ａ及び２６ｄに接続する導体部２８の断面積が小さくなるように、配線層１２の設計情報を修正してもよい。
ステップＳ１６を行った後、ＣＰＵ４２２は、ステップＳ１２に移行して、ビア１３ａ〜１３ｄを流れる電流値を再び求める。電流値が所定値を超えるビアの存在が解消できていない場合（ステップＳ１４：Ｙｅｓ）、再度ステップＳ１６に進む。ステップＳ１６において、ＣＰＵ４２２は、導体部２３の断面積が更に小さくなるように、配線層１１の設計情報を修正する。ビア１３ａ〜１３ｄの全ての電流値が所定値以下に収まるまで、ステップＳ１２〜Ｓ１６を繰り返し行う。
ビア１３ａ〜１３ｄの全ての電流値が所定値以下になったと判定した場合（ステップＳ１４：Ｎｏ）、ＣＰＵ４２２は、ステップＳ１８に移行し、このときの配線の設計情報を記憶部４２６に記憶すると共にディスプレイ４３０に表示して、本処理を終了する。
実施例４によれば、図１５のように、配線層１１からビア１３ａ〜１３ｄに流れる電流の大きさを求める（ステップＳ１２）そして、ビア１３ａ〜１３ｄのうち電流の大きさが所定値を超えるビアがある場合（ステップＳ１４：Ｙｅｓ）、ビア１３ａ〜１３ｄを流れる電流の大きさが所定値以下になるように基板１００の設計情報を修正する（ステップＳ１６）。具体的には、接続部２１ａ及び２１ｄが接続する導体部２３の断面積を接続部２１ｂ及び２１ｃが配線層１１に接する部分の断面積よりも小さくすることで、ビア１３ａ〜１３ｄを流れる電流の大きさが所定値以下になるように基板１００の設計情報を修正する。これにより、電流が集中して流れるビアの発生を抑制することができる。
なお、実施例５において、ビア１３ａ〜１３ｄを流れる電流の大きさが所定値以下になるように、実施例２で説明した配線層３１及び実施例３で説明した配線層４１の少なくとも一方を追加するように基板の設計情報を修正してもよい。
なお、図１５のフローチャートにおける基板の設計支援方法をコンピュータ４２０により実現する場合を例に示したが、この場合に限られる訳ではない。上記で説明した要旨を逸脱しない範囲において、各種の改良及び変更を行ってもよい。また、上記では、プログラムが記憶部４２６に予め記憶されている場合を例に示したが、この場合に限られず、ＣＤ−ＲＯＭ又はＤＶＤ−ＲＯＭなどの記憶媒体に記憶されている形態で提供することも可能である。
図１６（ａ）は、実施例５に係る電子装置５００の断面図、図１６（ｂ）は、基板５１０の配線層５１の平面図、図１６（ｃ）は、基板５２０の配線層６１の平面図である。図１６（ａ）のように、実施例５の電子装置５００は、基板５２０が接続部材７０ａ〜７０ｄによって基板５１０に実装されている。接続部材７０ａ〜７０ｄは、例えば半田などのバンプである。
基板５１０は、絶縁膜に１又は複数の配線層が形成されたプリント基板であり、絶縁膜５０と、配線層５１と、ビア５２ａ〜５２ｄ及び５３と、を備える。配線層５１とビア５２ａ〜５２ｄ及び５３とは、絶縁膜５０内に設けられている。配線層５１は、一端側はビア５３に接続され、他端側はビア５２ｄを越えて延びている。配線層５１は、ビア５３を介して基板５１０に設けられた電力供給部１に電気的に接続されている。ビア５２ａ〜５２ｄは、配線層５１の配線方向に沿って一直線上に並んで設けられている。絶縁膜５０は、例えばエポキシ又はポリイミドなどの樹脂材料或いは酸化アルミニウムなどのセラミック材料で形成されている。配線層５１とビア５２ａ〜５２ｄ及び５３とは、例えば金又は銅などの金属で形成されている。
図１６（ｂ）のように、ビア５２ａ〜５２ｄが配線層５１に接続する部分をそれぞれ接続部５４ａ〜５４ｄとする。配線層５１は、配線層本体５５と導体部５６とを含む。導体部５６は、接続部５４ａ及び５４ｄの周囲の配線層本体５５に開口部５７が設けられることで形成されている。開口部５７は、例えば配線層本体５５を貫通して設けられている。したがって、接続部５４ａ及び５４ｄは、導体部５６を介して配線層本体５５に接続されている。一方、接続部５４ｂ及び５４ｃの周囲には開口部５７が設けられていない。したがって、接続部５４ｂ及び５４ｃは、その周囲全体が配線層本体５５に直接接続されている。実施例１の配線層１１及び１２と同様に、導体部５６の断面積は、接続部５４ｂ及び５４ｃが配線層本体５５に接する部分の配線層本体５５の断面積よりも小さくなっている。したがって、配線層５１とビア５２ａ及び５２ｄとの間の電気抵抗は、配線層５１とビア５２ｂ及び５２ｃとの間の電気抵抗に比べて高くなっている。なお、ビア５３が配線層５１に接続する部分を接続部５８としている。
図１６（ａ）のように、基板５２０は、絶縁膜に１又は複数の配線層が形成されたプリント基板であり、絶縁膜６０と、配線層６１と、ビア６２ａ〜６２ｄ及び６３と、を備える。配線層６１とビア６２ａ〜６２ｄ及び６３とは、絶縁膜６０内に設けられている。配線層６１は、ビア６３を介して基板５２０に設けられた電子部品２に電気的に接続されている。ビア６２ａ〜６２ｄは、配線層６１の配線方向に沿って一直線上に並んで設けられている。絶縁膜６０は、例えばエポキシ又はポリイミドなどの樹脂材料或いは酸化アルミニウムなどのセラミック材料で形成されている。配線層６１とビア６２ａ〜６２ｄ及び６３とは、例えば金又は銅などの金属で形成されている。なお、基板５２０は、プリント基板の場合に限られず、例えばトランジスタなどの半導体素子が形成された半導体基板であってもよい。
図１６（ｃ）のように、ビア６２ａ〜６２ｄが配線層６１に接続する部分をそれぞれ接続部６４ａ〜６４ｄとする。配線層６１は、配線層本体６５と導体部６６とを含む。導体部６６は、接続部６４ａ及び６４ｄの周囲の配線層本体６５に開口部６７が設けられることで形成されている。開口部６７は、例えば配線層本体６５を貫通して設けられている。したがって、接続部６４ａ及び６４ｄは、導体部６６を介して配線層本体６５に接続されている。一方、接続部６４ｂ及び６４ｃの周囲には開口部６７が設けられていない。したがって、接続部６４ｂ及び６４ｃは、その周囲全体が配線層本体６５に直接接続されている。実施例１の配線層１１及び１２と同様に、導体部６６の断面積は、接続部６４ｂ及び６４ｃが配線層本体６５に接する部分の配線層本体６５の断面積よりも小さくなっている。したがって、配線層６１とビア６２ａ及び６２ｄとの間の電気抵抗は、配線層６１とビア６２ｂ及び６２ｃとの間の電気抵抗に比べて高くなっている。
図１６（ａ）のように、基板５１０のビア５２ａ〜５２ｄと基板５２０のビア６２ａ〜６２ｄとが接続部材７０ａ〜７０ｄによって接続されている。これにより、基板５２０が基板５１０に実装されている。接続部材７０ａ〜７０ｄは、配線層５１及び配線層６１の配線方向に沿って一直線上に並んでいる。配線層５１が電力供給部１に接続されていることから、電流は、配線層５１からビア５２ａ〜５２ｄ、接続部材７０ａ〜７０ｄ、及びビア６２ａ〜６２ｄに向かって流れる。ビア５２ａ〜５２ｄ、接続部材７０ａ〜７０ｄ、及びビア６２ａ〜６２ｄを流れる電流は配線層６１へと流れ、配線層６１に接続された電子部品２に供給される。
図１７（ａ）は、比較例３に係る電子装置１３００の断面図、図１７（ｂ）は、基板５１０の配線層５１の平面図、図１７（ｃ）は、基板５２０の配線層６１の平面図である。図１７（ａ）から図１７（ｃ）のように、比較例３の電子装置１３００では、基板５１０の配線層５１には接続部５４ａ及び５４ｄの周囲に開口部５７が設けられてなく、基板５２０の配線層６１には接続部６４ａ及び６４ｄの周囲に開口部６７が設けられていない。その他の構成は、実施例６と同じであるため説明を省略する。
比較例３の電子装置１３００では、比較例１の基板１０００と同様の理由から、端のビア５２ａから接続部材７０ａを介してビア６２ａに流れる電流、及び、端のビア５２ｄから接続部材７０ｄを介してビア６２ｄに流れる電流が大きくなる。
一方、実施例５によれば、図１６（ｂ）のように、接続部５４ａ〜５４ｄのうちの配線層５１の両端部側に位置する接続部５４ａ及び５４ｄが導体部５６を介して配線層本体５５に接続されている。配線層５１は、導体部５６の断面積が両端以外の接続部５４ｂ及び５４ｃが配線層５１に接する部分の断面積よりも小さくなっている。これにより、実施例１で説明した理由と同様の理由から、配線層５１からビア５２ａ及び５２ｄに電流が流れ込み難くなる。よって、電流が集中して流れるビア及び接続部材の発生を抑制できる。したがって、ビア及び接続部材にエレクトロマイグレーションによる破断が生じることを抑制できる。
実施例５において、実施例２のように、基板５１０に配線層３１が形成されていてもよい。実施例３のように、基板５１０に配線層４１が形成されていてもよい。これにより、電流が集中して流れるビアの発生を効果的に抑制することができる。
実施例５では、図１６（ｂ）のように、両端の接続部５４ａ及び５４ｄの両方が導体部５６を介して配線層本体５５に接続されている場合を例に示した。しかしながら、接続部５４ａ及び５４ｄの少なくとも一方が導体部５６を介して配線層本体５５に接続されていればよい。これにより、電流が集中して流れるビア及び接続部材の発生を抑制できる。同様に、図１６（ｃ）のように、両端の接続部６４ａ及び６４ｄの両方が導体部６６を介して配線層本体６５に接続されている場合を例に示したが、接続部６４ａ及び６４ｄの少なくとも一方が導体部６６を介して配線層本体６５に接続されていればよい。これにより、電流が集中して流れるビア及び接続部材の発生を更に抑制できる。
図１８（ａ）は、実施例６に係る電子装置６００の断面図、図１８（ｂ）は、基板５１０の配線層５１ａ、５１ｂ、及び７１の平面図、図１８（ｃ）は、基板５２０の配線層８１及び６１ａの平面図である。図１８（ａ）から図１８（ｃ）のように、実施例６の電子装置６００では、基板５１０は絶縁膜５０内に配線層５１ａ、５１ｂ、及び７１が積層され、基板５２０は絶縁膜６０内に配線層６１ａ及び８１が積層されている。
基板５１０の配線層５１ａでは、ビア５２ａ、５２ｂ、５２ｄ、５２ｅが接続する接続部５４ａ、５４ｂ、５４ｄ、５４ｅは導体部５６を介して配線層本体５５に接続されている。ビア５２ｃが接続する接続部５４ｃは周囲全体が配線層本体５５に直接接続されている。配線層５１ｂでは、ビア５２ａ及び５２ｅが接続する接続部５４ａ及び５４ｅは導体部５６を介して配線層本体５５に接続されている。ビア５２ｂ〜５２ｄが接続する接続部５４ｂ〜５４ｄは周囲全体が配線層本体５５に直接接続されている。配線層７１では、ビア５２ａ〜５２ｅが接続する接続部７４ａ〜７４ｅの全ては周囲全体が配線層本体７５に直接接続されている。なお、ビア５３が配線層７１に接続する部分を接続部７８とする。
基板５２０の配線層８１では、ビア６２ａ〜６２ｅが接続する接続部８４ａ〜８４ｅの全ては周囲全体が配線層本体８５に直接接続されている。配線層６１ａでは、ビア６２ａ及び６２ｅが接続する接続部６４ａ及び６４ｅは導体部６６を介して配線層本体６５に接続されている。ビア６２ｂ〜６２ｄが接続する接続部６４ｂ〜６４ｄは周囲全体が配線層本体６５に直接接続されている。
実施例６によれば、基板５１０のビア５２ａ〜５２ｅは、両端のビア５２ａ及び５２ｅから内側のビアに向かって配線層５１ａ、５１ｂ、及び７１との接続面積の合計が段々と大きくなっている。これにより、ビア５２ａ〜５２ｅに電流が効果的に分散されて流れるようにすることができる。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）第１の配線層を有する基板において、前記第１の配線層は、複数のビアが前記第１の配線層にそれぞれ接続する複数の接続部のうち、前記第１の配線層の両端部側にそれぞれ位置する２つのビアの接続部の少なくとも一方が、前記第１の配線層の本体と導体部を介して接続されるとともに、前記導体部の断面積が、前記２つのビアの接続部以外のビアの接続部が前記第１の配線層に接する部分の断面積よりも小さい、基板。
（付記２）前記第１の配線層の両端部側にそれぞれ位置する前記２つのビアの接続部の少なくとも一方が、前記第１の配線層の本体と複数の前記導体部を介して接続されるとともに、前記複数の導体部の断面積の総和が、前記２つのビアの接続部以外のビアの接続部が前記第１の配線層に接する部分の断面積よりも小さい、付記１記載の基板。
（付記３）前記導体部は、対応するビアの接続部の周囲に開口部を設けることにより形成される、付記１又は２に記載の基板。
（付記４）前記第１の配線層はさらに、電力供給部にビアを介して接続される、付記１〜３のいずれか一項に記載の基板。
（付記５）前記基板はさらに、前記２つのビア以外のビアの少なくとも１つと接続され、前記２つのビアの少なくとも一方が接続されずに挿通する挿通孔が設けられた第２の配線層を有する、付記１〜４のいずれか一項に記載の基板。
（付記６）前記第２の配線層はさらに、電力供給部にビアを介して接続される、付記５記載の基板。
（付記７）前記第１の配線層は、電力供給部から電流が供給される電源層又は前記電流が流れ込むグランド層である、付記１〜６のいずれか一項に記載の基板。
（付記８）前記基板は、他の基板に接続され、前記複数のビアは、前記他の基板に向かって延びる、付記１〜７のいずれか一項に記載の基板。
（付記９）前記基板はさらに、前記２つのビアのうちの電流の流れの上流側に位置するビアと前記２つのビア以外のビアの少なくとも１つとに接続され且つその他のビアには接続されていない第３の配線層を有する、付記１から８のいずれか一項に記載の基板。
（付記１０）前記基板はさらに、前記複数のビアを介して前記第１の配線層に接続される第４の配線層を有し、前記第４の配線層は、前記複数のビアが前記第４の配線層にそれぞれ接続する複数の接続部のうち、前記第４の配線層の両端部側にそれぞれ位置する２つのビアの接続部の少なくとも一方が、前記第４の配線層の本体と導体部を介して接続されるとともに、前記導体部の断面積が、前記２つのビアの接続部以外のビアの接続部が前記第４の配線層に接する部分の断面積よりも小さい、付記１から９のいずれか一項に記載の基板。
（付記１１）第１の配線層を有する第１の基板と、前記第１の基板に接続される第２の基板とを有する電子装置において、前記第１の配線層は、前記第２の基板に向かう複数のビアが前記第１の配線層にそれぞれ接続する複数の接続部のうち、前記第１の配線層の両端部側にそれぞれ位置する２つのビアの接続部の少なくとも一方が、前記第１の配線層の本体と導体部を介して接続されるとともに、前記導体部の断面積が、前記２つのビアの接続部以外のビアの接続部が前記第１の配線層に接する部分の断面積よりも小さい、電子装置。
（付記１２）第１の配線層を有し、複数のビアが前記第１の配線層にそれぞれ接続する複数の接続部のうち、前記第１の配線層の両端部側にそれぞれ位置する２つのビアの接続部の少なくとも一方が、前記第１の配線層の本体と導体部を介して接続される基板の設計情報を修正する基板の設計支援方法において、コンピュータを用いて、前記第１の配線層から前記複数のビアに流れる電流の大きさを求め、前記複数のビアのうち、前記電流の大きさが所定値を超えるビアがある場合、前記導体部の断面積について、前記２つのビアの接続部以外のビアの接続部が前記第１の配線層に接する部分の断面積よりも小さくすることにより、前記電流の大きさが前記所定値以下になるように前記設計情報を修正する、基板の設計支援方法。
１ 電力供給部
２ 電子部品
１０ 絶縁膜
１１、１２ 配線層
１３ａ〜１３ｄ、１４、１５ ビア
１６、１７ 端
１８ 重複領域
２１ａ〜２１ｄ、２５ 接続部
２２ 配線層本体
２３ 導体部
２４ 開口部
２６ａ〜２６ｄ 接続部
２７ 配線層本体
２８ 導体部
２９ 開口部
３１ 配線層
３２ｂ、３２ｃ、３５ 接続部
３３ 挿通孔
４１ 配線層
４２ａ、４２ｂ 接続部
５０ 絶縁膜
５１〜５１ｂ 配線層
５２ａ〜５２ｅ、５３ ビア
５４ａ〜５４ｅ、５８ 接続部
５５ 配線層本体
５６ 導体部
５７ 開口部
６０ 絶縁膜
６１、６１ａ 配線層
６２ａ〜６２ｅ、６３ ビア
６４ａ〜６４ｅ 接続部
６５ 配線層本体
６６ 導体部
６７ 開口部
７０ａ〜７０ｅ 接続部材
７１ 配線層
７４ａ〜７４ｅ、７８ 接続部
７５ 配線層本体
８１ 配線層
８４ａ〜８４ｅ 接続部
８５ 配線層本体
１００〜３００ 基板
４００ 基板設計支援装置
４２０ コンピュータ
５００ 電子装置
５１０、５２０ 基板
１０００、１１００ 基板
１３００ 電子装置

Claims (9)

  1. 第１の配線層を有する基板において、
    前記第１の配線層は、
    複数のビアが前記第１の配線層にそれぞれ接続する複数の接続部のうち、前記第１の配線層の両端部側にそれぞれ位置する２つのビアの接続部の少なくとも一方のビアの接続部が、前記第１の配線層の本体と前記少なくとも一方のビアの接続部の周囲に開口部を設けることにより形成された導体部を介して接続されるとともに、前記導体部の断面積が、前記２つのビアの接続部以外のビアの接続部が前記第１の配線層に接する部分の断面積よりも小さい、基板。
  2. 第１の配線層を有する基板において、
    前記第１の配線層は、
    複数のビアが前記第１の配線層にそれぞれ接続する複数の接続部のうち、前記第１の配線層の両端部側にそれぞれ位置する２つのビアの接続部の少なくとも一方が、前記第１の配線層の本体と複数の導体部を介して接続されるとともに、前記複数の導体部の断面積の総和が、前記２つのビアの接続部以外のビアの接続部が前記第１の配線層に接する部分の断面積よりも小さい、基板。
  3. 第１の配線層と第２の配線層を有する基板において、
    前記第１の配線層は、
    複数のビアが前記第１の配線層にそれぞれ接続する複数の接続部のうち、前記第１の配線層の両端部側にそれぞれ位置する２つのビアの接続部の少なくとも一方が、前記第１の配線層の本体と導体部を介して接続されるとともに、前記導体部の断面積が、前記２つのビアの接続部以外のビアの接続部が前記第１の配線層に接する部分の断面積よりも小さく、
    前記第２の配線層は、
    前記２つのビア以外のビアの少なくとも１つと接続され、前記２つのビアの少なくとも一方が接続されずに挿通する挿通孔が設けられている、基板。
  4. 前記第１の配線層はさらに、
    電力供給部にビアを介して接続される、請求項１〜３のいずれか一項に記載の基板。
  5. 前記第２の配線層はさらに、
    電力供給部にビアを介して接続される、請求項３記載の基板。
  6. 前記第１の配線層は、電力供給部から電流が供給される電源層又は前記電流が流れ込むグランド層である、請求項１〜３のいずれか一項に記載の基板。
  7. 前記基板は、他の基板に接続され、
    前記複数のビアは、前記他の基板に向かって延びる、請求項１〜６のいずれか一項に記載の基板。
  8. 第１の配線層を有する第１の基板と、前記第１の基板に接続される第２の基板とを有する電子装置において、
    前記第１の配線層は、
    前記第２の基板に向かう複数のビアが前記第１の配線層にそれぞれ接続する複数の接続部のうち、前記第１の配線層の両端部側にそれぞれ位置する２つのビアの接続部の少なくとも一方のビアの接続部が、前記第１の配線層の本体と前記少なくとも一方のビアの接続部の周囲に開口部を設けることにより形成された導体部を介して接続されるとともに、前記導体部の断面積が、前記２つのビアの接続部以外のビアの接続部が前記第１の配線層に接する部分の断面積よりも小さい、電子装置。
  9. 第１の配線層を有し、複数のビアが前記第１の配線層にそれぞれ接続する複数の接続部のうち、前記第１の配線層の両端部側にそれぞれ位置する２つのビアの接続部の少なくとも一方のビアの接続部が、前記第１の配線層の本体と導体部を介して接続される基板の設計情報を修正する基板の設計支援方法において、
    コンピュータを用いて、
    前記第１の配線層から前記複数のビアに流れる電流の大きさを求め、
    前記複数のビアのうち、前記電流の大きさが所定値を超えるビアがある場合、前記少なくとも一方のビアの接続部の周囲に設けた開口部により形成される前記導体部の断面積について、前記２つのビアの接続部以外のビアの接続部が前記第１の配線層に接する部分の断面積よりも小さくすることにより、前記電流の大きさが前記所定値以下になるように前記設計情報を修正する、基板の設計支援方法。
JP2018010921A 2018-01-25 2018-01-25 基板、電子装置、及び基板の設計支援方法 Active JP6984442B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018010921A JP6984442B2 (ja) 2018-01-25 2018-01-25 基板、電子装置、及び基板の設計支援方法
US16/243,150 US10777497B2 (en) 2018-01-25 2019-01-09 Substrate, electronic device, and design support method of substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018010921A JP6984442B2 (ja) 2018-01-25 2018-01-25 基板、電子装置、及び基板の設計支援方法

Publications (2)

Publication Number Publication Date
JP2019129262A JP2019129262A (ja) 2019-08-01
JP6984442B2 true JP6984442B2 (ja) 2021-12-22

Family

ID=67300220

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018010921A Active JP6984442B2 (ja) 2018-01-25 2018-01-25 基板、電子装置、及び基板の設計支援方法

Country Status (2)

Country Link
US (1) US10777497B2 (ja)
JP (1) JP6984442B2 (ja)

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01100947A (ja) * 1987-10-14 1989-04-19 Oki Electric Ind Co Ltd スルーホール構造
JP2760829B2 (ja) * 1989-01-13 1998-06-04 株式会社日立製作所 電子基板
US5363280A (en) * 1993-04-22 1994-11-08 International Business Machines Corporation Printed circuit board or card thermal mass design
JP3634473B2 (ja) * 1995-12-04 2005-03-30 古河電気工業株式会社 プリント配線板
US6521842B2 (en) * 2001-06-20 2003-02-18 International Business Machines Corporation Hybrid surface mount and pin thru hole circuit board
US7152312B2 (en) * 2002-02-11 2006-12-26 Adc Dsl Systems, Inc. Method for transmitting current through a substrate
WO2004001837A2 (en) * 2002-06-25 2003-12-31 Unitive International Limited Methods of forming electronic structures including conductive shunt layers and related structures
JP4475930B2 (ja) 2003-12-05 2010-06-09 イビデン株式会社 多層プリント配線板
CN1956625A (zh) * 2005-10-24 2007-05-02 鸿富锦精密工业（深圳）有限公司 印刷电路板
JP4047351B2 (ja) * 2005-12-12 2008-02-13 キヤノン株式会社 多層プリント回路板
JP4824397B2 (ja) 2005-12-27 2011-11-30 イビデン株式会社 多層プリント配線板
WO2008015989A1 (fr) * 2006-08-02 2008-02-07 Nec Corporation Carte de câblage imprimé
JP5284194B2 (ja) * 2008-08-07 2013-09-11 キヤノン株式会社 プリント配線板およびプリント回路板
JP2011187809A (ja) * 2010-03-10 2011-09-22 Renesas Electronics Corp 半導体装置および多層配線基板
JP6279873B2 (ja) * 2013-10-11 2018-02-14 日本特殊陶業株式会社 セラミック配線基板
US20150170996A1 (en) * 2013-12-18 2015-06-18 International Business Machines Corporation Through-mesh-plane vias in a multi-layered package
WO2015116090A1 (en) * 2014-01-30 2015-08-06 Hewlett-Packard Development Company, L.P. Thermal relief pad
US9894751B2 (en) * 2014-11-20 2018-02-13 Canon Kabushiki Kaisha Printed circuit board
JP2018107307A (ja) * 2016-12-27 2018-07-05 富士通株式会社 プリント基板及び電子装置
JP6984441B2 (ja) * 2018-01-25 2021-12-22 富士通株式会社 基板及び電子装置

Also Published As

Publication number Publication date
US10777497B2 (en) 2020-09-15
JP2019129262A (ja) 2019-08-01
US20190229049A1 (en) 2019-07-25

Similar Documents

Publication Publication Date Title
US6992376B2 (en) Electronic package having a folded package substrate
US7005746B2 (en) Method for designing wiring connecting section and semiconductor device
US9747406B2 (en) Spine routing with multiple main spines
US10719653B2 (en) Spine routing and pin grouping with multiple main spines
JP2009064963A (ja) 電子デバイス
JP6984442B2 (ja) 基板、電子装置、及び基板の設計支援方法
US7861204B2 (en) Structures including integrated circuits for reducing electromigration effect
JP6984441B2 (ja) 基板及び電子装置
US7725865B2 (en) Method, storage media storing program, and component for avoiding increase in delay time in semiconductor circuit having plural wiring layers
US11658106B2 (en) Electronic device, electronic apparatus, and method for supporting design of electronic device
JP4803997B2 (ja) 半導体集積装置、その設計方法、設計装置、およびプログラム
US9864829B2 (en) Multilayer substrate, design method of multilayer substrate, manufacturing method of semiconductor device, and recording medium
JPWO2010084533A1 (ja) 半導体集積回路の電源配線構造
US6567954B1 (en) Placement and routing method in two dimensions in one plane for semiconductor integrated circuit
US20060097395A1 (en) Integrated circuit design for routing an electrical connection
TWI670614B (zh) 使用多個主脊柱的佈線方法及佈線器
US8336001B2 (en) Method for improving yield rate using redundant wire insertion
JP2010187005A (ja) 複数の配線層を有する半導体回路の端子層設定に用いられる端子延長用コンポーネント
US8943456B2 (en) Layout determining for wide wire on-chip interconnect lines
US20080017979A1 (en) Semiconductor structure having extra power/ground source connections and layout method thereof
JP3578615B2 (ja) 半導体集積回路のレイアウト方法
JP2002280749A (ja) 電子回路
JP2004327960A (ja) ハードマクロ及びこれを備える半導体集積回路
JP2009094431A (ja) 半導体集積回路のレイアウト設計方法
JP2007081152A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201008

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210726

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210824

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211013

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211026

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211108

R150 Certificate of patent or registration of utility model

Ref document number: 6984442

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150