JP6984441B2 - 基板及び電子装置 - Google Patents

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Description

本発明は、基板及び電子装置に関する。
基板に設けられた配線層に複数のビアが接続されている場合、複数のビアのうちの特定のビアに電流が集中して流れることがある。そこで、特定のビアに電流が集中して流れることを抑制する方法が提案されている。例として、両端のビアとその隣のビアとの間の領域の配線層の電気抵抗をその他の領域よりも大きくすることで、両端のビアに電流が集中して流れることを抑制する方法が知られている(例えば、特許文献1)。また、複数のビアの中心点が電源パッドの中心点から所定領域内に含まれるようにすることで、複数のビアを流れる電流を平均化する方法が知られている(例えば、特許文献2)。
さらに、消費電力の最も大きいLSI(Large Scale Integration)を電源の近傍に配置し、電源からこのLSIまでの電源パターンを最も太くすることで、回路基板での電源電圧のばらつきを小さくする方法が知られている(例えば、特許文献3)。
特開2010−62530号公報 特開2015−146382号公報 特開2002−374048号公報
両端のビアとその隣のビアとの間の領域の配線層の電気抵抗をその他の領域よりも大きくする方法では、両端のビアに電流が集中して流れることを抑制できるが、その隣のビアに電流が集中して流れ、複数のビアに電流を分散させることが難しい。
1つの側面では、複数のビアに電流を分散させることを目的とする。
1つの態様では、第1の配線層と、複数のビアを介して前記第1の配線層に接続される第2の配線層と、を有する基板において、前記第1の配線層は、前記複数のビアのうち、第1のビアが接続される第1の接続部を通るとともに前記第1の配線層の第1の短辺と平行な第1の線分と第2のビアが接続される第2の接続部を通るとともに前記第1の短辺と平行な第2の線分とにより囲まれる第1の領域における開口部を除いた面積が、前記第2の線分と第3のビアが接続される第3の接続部を通るとともに前記第1の短辺と平行な第3の線分とにより囲まれる第2の領域における開口部を除いた面積よりも大きく、前記第2の配線層は、前記複数のビアのうち、前記第1のビアが接続される第4の接続部を通るとともに前記第2の配線層の第2の短辺と平行な第4の線分と前記第2のビアが接続される第5の接続部を通るとともに前記第2の短辺と平行な第5の線分とにより囲まれる第3の領域における開口部を除いた面積が、前記第5の線分と前記第3のビアが接続される第6の接続部を通るとともに前記第2の短辺と平行な第6の線分とにより囲まれる第4の領域における開口部を除いた面積よりも小さい、基板である。
1つの態様では、第1の配線層を有する第1基板と、複数のビアを介して前記第1の配線層に接続される第2の配線層を有する第2基板と、を備える電子装置において、前記第1の配線層は、前記複数のビアのうち、第1のビアが接続される第1の接続部を通るとともに前記第1の配線層の第1の短辺と平行な第1の線分と第2のビアが接続される第2の接続部を通るとともに前記第1の短辺と平行な第2の線分とにより囲まれる第1の領域における開口部を除いた面積が、前記第2の線分と第3のビアが接続される第3の接続部を通るとともに前記第1の短辺と平行な第3の線分とにより囲まれる第2の領域における開口部を除いた面積よりも大きく、前記第2の配線層は、前記複数のビアのうち、前記第1のビアが接続される第4の接続部を通るとともに前記第2の配線層の第2の短辺と平行な第4の線分と前記第2のビアが接続される第5の接続部を通るとともに前記第2の短辺と平行な第5の線分とにより囲まれる第3の領域における開口部を除いた面積が、前記第5の線分と前記第3のビアが接続される第6の接続部を通るとともに前記第2の短辺と平行な第6の線分とにより囲まれる第4の領域における開口部を除いた面積よりも小さい、電子装置である。
1つの側面として、複数のビアに電流を分散させることができる。
図1(a)は、実施例1に係る基板の断面図、図1(b)及び図1(c)は、配線層の平面図である。 図2(a)は、比較例1に係る基板の断面図、図2(b)及び図2(c)は、配線層の平面図である。 図3(a)は、比較例1に係る基板のビアを流れる電流を説明するための図、図3(b)は、比較例1に係る基板における電気抵抗を説明するための図である。 図4(a)から図4(c)は、比較例1に係る基板のビアのうちの両端のビアに電流が集中して流れる理由を説明するための回路図である。 図5(a)は、実施例1に係る基板のビアを流れる電流を説明するための図、図5(b)は、実施例1に係る基板における電気抵抗を説明するための図である。 図6(a)及び図6(b)は、実施例1に係る基板のビアに電流が分散する理由を説明するための回路図である。 図7(a)及び図7(b)は、配線層の他の例を示す平面図である。 図8(a)及び図8(b)は、配線層の他の例を示す平面図である。 図9(a)は、実施例2に係る電子装置の断面図、図9(b)及び図9(c)は、配線層の平面図である。
以下、図面を参照して、本発明の実施例について説明する。
図1(a)は、実施例1に係る基板100の断面図、図1(b)は、配線層11の平面図、図1(c)は、配線層12の平面図である。図1(a)のように、実施例1の基板100は、複数の配線層が絶縁膜を介して積層された積層構造のプリント基板であり、絶縁膜10と、配線層11及び12と、ビア13a〜13e、14、及び15と、を備える。絶縁膜10は、例えばエポキシ又はポリイミドなどの樹脂材料或いは酸化アルミニウムなどのセラミック材料で形成されている。配線層11及び12とビア13a〜13e、14、及び15とは、例えば金又は銅などの金属で形成されている。
配線層11は、一端側がビア14を介して、基板100に設けられた電力供給部33に電気的に接続されている。電力供給部33は、例えばDC−DCコンバータであるが、その他の場合でもよい。配線層12は、一端側がビア15を介して、基板100に設けられた電子部品34に電気的に接続されている。電子部品34は、例えばLSI(Large Scale Integration)などの半導体部品であるが、その他の場合でもよい。
配線層11の他端側と配線層12の他端側とは、配線層11及び12の積層方向で絶縁膜10を介して重なっている。すなわち、配線層11の他端側の端16から所定の長さの部分と配線層12の他端側の端17から所定の長さの部分とは、配線層11及び12の積層方向で絶縁膜10を介して重なって重複領域18となっている。配線層11及び12は、重複領域18から互いに反対方向に延びている。
ビア13a〜13eは、重複領域18で絶縁膜10を貫通して配線層11と配線層12とを接続している。ビア13a〜13eは、配線層11の配線方向に沿って配線層11の端16から一直線上に並び且つ配線層12の配線方向に沿って配線層12の端17から一直線上に並んで設けられている。配線層11が電力供給部33に接続されていることから、電流は、配線層11からビア13a〜13eを介して配線層12へと流れて、配線層12に接続された電子部品34に供給される。ビア13a〜13eのうちのビア13aが電流の流れの最も上流側に位置し、ビア13b、13c、13d、13eの順で下流側に位置している。
図1(b)のように、ビア13a〜13eが配線層11に接続する部分をそれぞれ接続部21a〜21eとする。ここで、配線層11の短辺19に平行な方向を第1方向、長辺20に平行な方向を第2方向とする。配線層11において、接続部21aを通って第1方向に平行な線分を線分22aとする。同様に、接続部21bを通って第1方向に平行な線分を線分22bとし、接続部21cを通って第1方向に平行な線分を線分22cとする。接続部21dを通って第1方向に平行な線分を線分22dとし、接続部21eを通って第1方向に平行な線分を線分22eとする。線分22a〜22eを、図1(b)では一点鎖線で表している。なお、線分22a〜22eは、接続部21a〜21eの中心を通る場合が好ましいが、中心以外の部分を通る場合でもよい。
配線層11において、対向する長辺20と線分22aと線分22bとで囲まれた領域を領域23aとする。同様に、対向する長辺20と線分22bと線分22cとで囲まれた領域を領域23bとし、対向する長辺20と線分22cと線分22dとで囲まれた領域を領域23cとし、対向する長辺20と線分22dと線分22eとで囲まれた領域を領域23dとする。
領域23a〜23dには、配線層11を貫通する孔からなる開口部24が設けられている。領域23a〜23dにおける開口部24の直径は略同じである。なお、略同じとは、製造誤差程度の違いを含むものである(以下同じ)。領域23a〜23dにおける開口部24の個数は、領域23aが最も少なく、領域23b、23c、23dの順に多くなっている。すなわち、電流の流れの上流側に位置する領域23aで開口部24の個数が最も少なく、電流の流れの下流側に向かうに連れて、領域23b、23c、23dの順に多くなっている。領域23a〜23dにおいて、開口部24は第1方向に並んで設けられている。
また、配線層11において、領域23aにおける開口部24を通って第1方向に平行な線分を線分25aとする。同様に、領域23bにおける開口部24を通って第1方向に平行な線分を線分25bとし、領域23cにおける開口部24を通って第1方向に平行な線分を線分25cとし、領域23dにおける開口部24を通って第1方向に平行な線分を線分25dとする。線分25a〜25dを、図1(b)では破線で表している。線分25a〜25dの開口部24を除いた部分の長さは、線分25aで最も長く、線分25b、25c、25dの順に短くなっている。
以上のことから、領域23a〜23dの開口部24を除いた面積は、領域23aが最も大きく、領域23b、23c、23dの順に小さくなっている。よって、領域23a〜23dのうち、領域23aの電気抵抗が最も小さく、領域23b、23c、23dの順に電気抵抗が大きくなっている。すなわち、電流の流れの上流側に位置する領域23aから下流側に位置する領域23dに向かって領域23a〜23dの電気抵抗が徐々に大きくなっている。
図1(c)のように、ビア13a〜13eが配線層12に接続する部分をそれぞれ接続部28a〜28eとする。ここで、配線層12の短辺26に平行な方向を第3方向、長辺27に平行な方向を第4方向とする。配線層12において、接続部28aを通って第3方向に平行な線分を線分29aとする。同様に、接続部28bを通って第3方向に平行な線分を線分29bとし、接続部28cを通って第3方向に平行な線分を線分29cとする。接続部28dを通って第3方向に平行な線分を線分29dとし、接続部28eを通って第3方向に平行な線分を線分29eとする。線分29a〜29eを、図1(c)では一点鎖線で表している。なお、線分29a〜29eは、接続部28a〜28eの中心を通る場合が好ましいが、中心以外の部分を通る場合でもよい。
配線層12において、対向する長辺27と線分29aと線分29bとで囲まれた領域を領域30aとする。同様に、対向する長辺27と線分29bと線分29cとで囲まれた領域を領域30bとし、対向する長辺27と線分29cと線分29dとで囲まれた領域を領域30cとし、対向する長辺27と線分29dと線分29eとで囲まれた領域を領域30dとする。
領域30a〜30dには、配線層12を貫通する孔からなる開口部31が設けられている。領域30a〜30dにおける開口部31の直径は略同じである。領域30a〜30dにおける開口部31の個数は、領域30aが最も多く、領域30b、30c、30dの順に少なくなっている。すなわち、電流の流れの上流側に位置する領域30aで開口部31の個数が最も多く、電流の流れの下流側に向かうに連れて、領域30b、30c、30dの順に少なくなっている。領域30a〜30dにおいて、開口部31は第3方向に並んで設けられている。
また、配線層12において、領域30aにおける開口部31を通って第3方向に平行な線分を線分32aとする。同様に、領域30bにおける開口部31を通って第3方向に平行な線分を線分32bとし、領域30cにおける開口部31を通って第3方向に平行な線分を線分32cとし、領域30dにおける開口部31を通って第3方向に平行な線分を線分32dとする。線分32a〜32dを、図1(c)では破線で表している。線分32a〜32dの開口部31を除いた部分の長さは、線分32aで最も短く、線分32b、32c、32dの順に長くなっている。
以上のことから、領域30a〜30dの開口部31を除いた面積は、領域30aが最も小さく、領域30b、30c、30dの順に大きくなっている。よって、領域30a〜30dのうち、領域30aの電気抵抗が最も大きく、領域30b、30c、30dの順に電気抵抗が小さくなっている。すなわち、電流の流れの上流側に位置する領域30aから下流側に位置する領域30dに向かって領域30a〜30dの電気抵抗が徐々に小さくなっている。
ここで、実施例1の基板の効果を説明するにあたり、比較例1の基板について説明する。図2(a)は、比較例1に係る基板500の断面図、図2(b)は、配線層11の平面図、図2(c)は、配線層12の平面図である。図2(a)から図2(c)のように、比較例1の基板500では、配線層11に開口部24が設けられてなく、配線層12に開口部31が設けられていない。その他の構成は、実施例1と同じであるため説明を省略する。
図3(a)は、比較例1に係る基板500のビア13a〜13eを流れる電流を説明するための図、図3(b)は、比較例1に係る基板500における電気抵抗を説明するための図である。図3(a)のように、比較例1の基板500では、ビア13a〜13eのうちの両端のビア13a及び13eに電流が集中して流れる。言い換えると、ビア13a〜13eのうちの配線層11を流れる電流の最上流側に位置するビア13a及び最下流側に位置するビア13eに電流が集中して流れる。これは以下の理由によるものと考えられる。
すなわち、図2(a)のように、電力供給部33から供給される電流が流れる配線層11に、ビア13a〜13eを介して配線層12が接続されることで、電流の流れる経路として配線層12が追加されることになる。配線層12に電流を流すために、配線層11を流れる電流の最上流側に位置するビア13aに電流が集中して流れるようになると考えられる。最下流側に位置するビア13eでは、配線層11がなくなることで電流の流れる経路が減少するため、ビア13eに電流が集中して流れるようになると考えられる。また、別の観点によれば、ビア13aは、電流の経路が配線層11の1経路から並列に接続された配線層11及び12の2経路に変化する変化点である。ビア13eは、電流の経路が並列に接続された配線層11及び12の2経路から配線層12の1経路に変化する変化点である。このような変化点では、図3(b)のように、電流経路全体での電気抵抗が大きく変化する。したがって、ビア13a及び13eに電流が集中して流れるようになると考えられる。ビア13a及び13eに電流が集中して流れることで、ビア13a及び13eの電流密度が高くなってエレクトロマイグレーションによる破断が生じることがある。
図4(a)から図4(c)は、比較例1に係る基板500の両端のビア13a及び13eに電流が集中して流れる理由を説明するための回路図である。なお、図4(a)から図4(c)では、説明の簡略化のために、配線層11と配線層12は3つのビア13a、13c、及び13eで接続されているとする。図4(a)のように、配線層11の電気抵抗をR、配線層12の電気抵抗をR、ビア13a、13c、及び13eの電気抵抗をRとする。配線層11を流れていた電流Iが、ビア13aの接続点で電流Iと電流Iに分かれて流れるようになるとする。ビア13cを流れる電流をIとする。図4(b)のように、配線層11の電気抵抗Rとビア13eの電気抵抗R、及び、配線層12の電気抵抗Rとビア13aの電気抵抗R、を合成するとブリッジ回路となる。図4(b)の破線よりも左側の部分を書き換えると図4(c)のようになる。
この場合、電流I及び電流Iは数1のようになる。
Figure 0006984441
ビア13cの両端の電圧V、Vは数2のようになる。
Figure 0006984441
したがって、ビア13cを流れる電流Iは数3のようになる。
Figure 0006984441
ここで、複数のビアが並列に接続されていることから、ビア13a、13c、及び13eの電気抵抗Rは、配線層11及び12の電気抵抗R及びRに比べて十分に小さいとする。この場合、電流I、I、及びIは数4のようになる。
Figure 0006984441
数4のように、電流I及びIは、電気抵抗Rと電気抵抗Rとの間の比率で決まるのに対し、電流Iは、電気抵抗Rと電気抵抗R及びRとの間の比率で決まる。上述したように、電気抵抗Rは抵抗R及びRに比べて十分に小さいことから、ビア13cを流れる電流Iは、ビア13aを流れる電流Iよりも小さくなる。また、同様のことが、ビア13eに対しても起こり、ビア13cを流れる電流Iは、ビア13eを流れる電流よりも小さくなる。このようなことから、配線層11を流れる電流の最上流側のビア13aと最下流側のビア13eとに電流が集中して流れるようになると考えられる。
なお、配線層を厚くしたり、配線層間を接続する複数のビアのうちの両端以外のビアの径を大きくしたり、配線層間を接続するビアの数を増やしたりしたとしても、両端のビアに電流が集中して流れることを抑制するのは難しい。
図5(a)は、実施例1に係る基板100のビア13a〜13eを流れる電流を説明するための図、図5(b)は、実施例1に係る基板100における電気抵抗を説明するための図である。図5(a)のように、実施例1の基板100では、ビア13a〜13eに電流が分散して流れ、両端のビア13a及び13eに電流が集中することが抑制される。これは以下の理由によるものと考えられる。
すなわち、図1(b)のように、配線層11は、領域23a〜23dの開口部24を除いた面積が電流の上流側に位置する領域23aで最も大きく、電流の下流側に向かって、領域23b、23c、23dの順に小さくなっている。したがって、電流の上流側に位置する領域23aの電気抵抗が最も小さく、電流の下流側に向かって、領域23b、23c、23dの順に電気抵抗が大きくなっている。領域23aの電気抵抗がそれよりも下流側の領域23b〜23dの電気抵抗よりも小さいため、配線層11を流れる電流はビア13aが接続する接続部21a近傍では配線層11側に流れ易くなると考えられる。よって、ビア13aを流れる電流が減少し、ビア13b〜13dを流れる電流を増やすことができると考えられる。領域23b、23c、23dの電気抵抗が順に大きくなることで、配線層11側に電流が徐々に流れ難くなり、ビア13b〜13dに流れ込む電流が徐々に増加すると考えられる。領域23dの電気抵抗が高くなることで、電流はビア13dが接続する接続部21d近傍では配線層11側を流れ難くなり、ビア13eに流れ込む電流が減少すると考えられる。このような理由から、ビア13a及び13eに電流が集中することが抑制され、ビア13a〜13eに電流が分散して流れるようになると考えられる。
また、図1(c)のように、配線層12は、領域30a〜30dの開口部31を除いた面積が電流の上流側に位置する領域30aで最も小さく、電流の下流側に向かって、領域30b、30c、30dの順に大きくなっている。したがって、電流の上流側に位置する領域30aの電気抵抗が最も大きく、電流の下流側に向かって、領域30b、30c、30dの順に電気抵抗が小さくなっている。領域30aの電気抵抗が高いことで、ビア13aに電流が流れ込み難くなると考えられる。領域30b、30c、30dの順に電気抵抗が小さくなることで、ビア13b〜13dを流れる電流が徐々に増えるように作用すると考えられる。したがって、配線層12の領域30a〜30dの電気抵抗を順に小さくすることで、配線層11の領域23a〜23dの電気抵抗を順に大きくすることとの相乗効果によって、ビア13a〜13eに電流が効果的に分散するようになると考えられる。
また、図5(b)のように、電流の流れの上流側から下流側に向かって、配線層11の電気抵抗が徐々に大きくなり且つ配線層12の電気抵抗が徐々に小さくなることで、電流経路全体の抵抗の急激な変化が抑えられると考えられる。したがって、この点からも、ビア13a及び13eに電流が集中することが抑制され、ビア13a〜13eに電流が分散するようになると考えられる。
図6(a)及び図6(b)は、実施例1に係る基板100のビアに電流が分散する理由を説明するための回路図である。なお、図6(a)及び図6(b)では、説明の簡略化のために、配線層11と配線層12は3つのビア13a、13c、及び13eで接続されているとする。図6(a)のように、配線層11の電気抵抗は電流が流れる方向の上流側から下流側に向かって大きくなることから、配線層11の上流側の電気抵抗をRとし、下流側の電気抵抗をRより大きいR´とする。配線層12の電気抵抗は電流が流れる方向の上流側から下流側に向かって小さくなることから、配線層12の下流側の電気抵抗をRとし、上流側の電気抵抗をRより大きいR´とする。ビア13a、13c、及び13eの電気抵抗をRとする。ビア13a、13c、及び13eに電流が分散して流れる場合を想定してそれぞれの電流をIとする。配線層11の上流側は抵抗が小さく電流が流れ易いことから、配線層11を流れていた電流Iがビア13aの接続点で電流Iと電流2Iに分かれて流れるようになるとする。同様に、配線層12の下流側は抵抗が小さく電流が流れ易いことから、配線層12の下流側を流れる電流を2Iとする。図6(b)のように、配線層11の電気抵抗R´とビア13eの電気抵抗Rを合成し、配線層12の電気抵抗R´とビア13aの電気抵抗Rを合成するとブリッジ回路となる。
この場合、ビア13cの両端の電圧V及びVは数5のようになる。
Figure 0006984441
ビア13eより後段での配線層12の電圧Vは数6のようになる。
Figure 0006984441
数5及び数6から数7が求まる。
Figure 0006984441
数7から、配線層11の下流側の抵抗R´と配線層12の上流側の抵抗R´が大きくなると、ビア13a及び13eに電流が集中することが抑制され、ビア13a、13c、及び13eに電流が分散するようになると考えられる。
実施例1によれば、図1(b)のように、配線層11は、領域23aの開口部24を除いた面積が領域23bの開口部24を除いた面積よりも大きくなっている。また、配線層11は、領域23bの開口部24を除いた面積が領域23cの開口部24を除いた面積よりも大きくなっている。さらに、配線層11は、領域23cの開口部24を除いた面積が領域23dの開口部24を除いた面積よりも大きくなっている。これにより、配線層11の電気抵抗は電流の上流側から下流側に向かって徐々に大きくなるため、図5(a)で説明したように、ビア13a〜13eのうちの両端のビア13a及び13eに電流が集中して流れることを抑制できる。よって、ビア13a〜13eに電流を分散させることができる。
図1(c)のように、配線層12は、領域30aの開口部31を除いた面積が領域30bの開口部31を除いた面積よりも小さくなっている。また、配線層12は、領域30bの開口部31を除いた面積が領域30cの開口部31を除いた面積よりも小さくなっている。さらに、配線層12は、領域30cの開口部31を除いた面積が領域30dの開口部31を除いた面積よりも小さくなっている。これにより、配線層12の電気抵抗は電流の上流側から下流側に向かって徐々に小さくなるため、図5(a)で説明したように、配線層11の電気抵抗を電流の上流側から下流側に向かって徐々に大きくすることとの相乗効果によって、ビア13a〜13eに電流を効果的に分散させることができる。
図1(b)のように、領域23a〜23dの開口部24の個数が、領域23a、23b、23c、23dの順に多くなっている。これにより、配線層12の厚さを同じにして領域23a、23b、23c、23dの電気抵抗を順に大きくすることができる。なお、実施例1では、領域23a〜23dの開口部24の個数が領域23a、23b、23c、23dの順に多くなることで領域23a、23b、23c、23dの開口部24を除いた面積が順に小さくなる場合を例に示したが、これに限られる訳ではない。図7(a)及び図7(b)は、配線層の他の例を示す平面図である。図7(a)のように、領域23a〜23dに孔からなる開口部24aが1つずつ設けられ、開口部24aの面積が領域23a、23b、23c、23dの順に大きくなる場合でもよい。図7(b)のように、開口部24bが配線層11の長辺20に設けられた切り欠きからなり、開口部24bの面積が領域23a、23b、23c、23dの順に大きくなる場合でもよい。領域23a〜23dの開口部の面積の合計が領域23a、23b、23c、23dの順に大きくなることで、配線層11の厚さを同じにして領域23a、23b、23c、23dの電気抵抗を順に大きくすることができる。
同様に、図1(c)のように、領域30a〜30dの開口部31の個数が、領域30a、30b、30c、30dの順に少なくなっている。これにより、配線層12の厚さを同じにして領域30a、30b、30c、30dの電気抵抗を順に小さくすることができる。なお、実施例1では、領域30a〜30dの開口部31の個数が領域30a、30b、30c、30dの順に少なくなることで領域30a、30b、30c、30dの開口部31を除いた面積が順に大きくなる場合を例に示したが、これに限られる訳ではない。図8(a)及び図8(b)は、配線層の他の例を示す平面図である。図8(a)のように、領域30a〜30dに孔からなる開口部31aが1つずつ設けられ、開口部31aの面積が領域30a、30b、30c、30dの順に小さくなる場合でもよい。図8(b)のように、開口部31bが配線層12の長辺27に設けられた切り欠きからなり、開口部31bの面積が領域30a、30b、30c、30dの順に小さくなる場合でもよい。領域30a〜30dの開口部の面積の合計が領域30a、30b、30c、30dの順に小さくなることで、配線層12の厚さを同じにして領域30a、30b、30c、30dの電気抵抗を順に小さくすることができる。
実施例1において、配線層11に設けられた開口部24〜24bは、配線層11を貫通している場合を例に示したが、配線層11を貫通せずに配線層11による底部を有していてもよい。しかしながら、領域23a〜23dにおける電気抵抗の調整を容易に行う点から、開口部24〜24bは配線層11を貫通している場合が好ましい。同様に、配線層12に設けられた開口部31〜31bは、配線層12を貫通している場合を例に示したが、配線層12を貫通せずに配線層12による底部を有していてもよい。しかしながら、領域30a〜30dにおける電気抵抗の調整を容易に行う点から、開口部31〜31bは配線層12を貫通している場合が好ましい。
なお、実施例1では、図1(b)及び図1(c)のように、開口部24及び31は、円形形状をした孔である場合を例に示したが、長方形などの矩形形状をした孔でもよいし、楕円形形状をした孔などでもよい。図7(a)及び図8(a)のように、開口部24a及び31aは、長方形などの矩形形状をした孔である場合に限らず、楕円形形状をした孔などであってもよい。図7(b)及び図8(b)のように、開口部24b及び31bは、長方形などの矩形形状をした切り欠きである場合に限らず、楕円形形状をした切り欠きなどであってもよい。
なお、実施例1では、配線層11及び12は、電力供給部33から電源電圧が与えられ、電流が流れる電源層である場合を例に示したが、この場合に限られる訳ではない。配線層11及び12は、電子部品34から接地電位が与えられ、グランドに向かって電流が流れ込むグランド層の場合でもよい。しかしながら、配線層11及び12が電源層である場合、配線層11及び12に大きな電流が流れるため、ビア13a〜13eのうちの両端のビア13a及び13eに電流が集中して流れると破断が起こり易い。したがって、配線層11及び12が電源層である場合に、配線層11に開口部24を設けることが好ましい。
図9(a)は、実施例2に係る電子装置200の断面図、図9(b)は、基板210の配線層41の平面図、図9(c)は、基板220の配線層72の平面図である。図9(a)のように、実施例2の電子装置200は、基板220が接続部材95a〜95eによって基板210に実装されている。接続部材95a〜95eは、例えば半田などのバンプである。基板210は、絶縁膜に配線層が形成されたプリント基板であり、絶縁膜40と、配線層41と、ビア43a〜43e及び44と、を備える。配線層41とビア43a〜43e及び44とは、絶縁膜40内に設けられている。配線層41は、一端側がビア44を介して、基板210に設けられた電力供給部33に電気的に接続されている。絶縁膜40は、例えばエポキシ又はポリイミドなどの樹脂材料或いは酸化アルミニウムなどのセラミック材料で形成されている。配線層41とビア43a〜43e及び44とは、例えば金又は銅などの金属で形成されている。
基板220は、絶縁膜に配線層が形成されたプリント基板であり、絶縁膜70と、配線層72と、ビア73a〜73e及び75と、を備える。配線層72とビア73a〜73e及び75とは、絶縁膜70内に設けられている。配線層72は、一端側がビア75を介して、基板220に設けられた電子部品34に電気的に接続されている。絶縁膜70は、例えばエポキシ又はポリイミドなどの樹脂材料或いは酸化アルミニウムなどのセラミック材料で形成されている。配線層72とビア73a〜73e及び75とは、例えば金又は銅などの金属で形成されている。なお、基板220は、プリント基板の場合に限られず、例えばトランジスタなどの半導体素子が形成された半導体基板であってもよい。
配線層41の他端側には、端46から所定の長さの部分にビア43a〜43eが配線層41の配線方向に沿って一直線上に並んで接続されている。同様に、配線層72の他端側には、端77から所定の長さの部分に複数のビア73a〜73eが配線層72の配線方向に沿って一直線上に並んで接続されている。ビア43a〜43eとビア73a〜73eとは、接続部材95a〜95eによって接続されている。これにより、基板220が基板210に実装されている。すなわち、配線層41の端46から所定の長さの部分と配線層72の端77から所定の長さの部分とは、基板220が基板210に実装された方向で重なって重複領域96となっている。配線層41及び72は、重複領域96から互いに反対方向に伸びている。接続部材95a〜95eは、重複領域96に設けられ、配線層41及び72の配線方向に沿って一直線上に並んでいる。配線層41が電力供給部33に接続されていることから、電流は、配線層41からビア43a〜43e、接続部材95a〜95e、及びビア73a〜73eを介して配線層72へと流れて、配線層72に接続された電子部品34に供給される。
図9(b)のように、ビア43a〜43eが配線層41に接続する部分をそれぞれ接続部51a〜51eとする。ここで、配線層41の短辺49に平行な方向を第1方向、長辺50に平行な方向を第2方向とする。配線層41において、接続部51aを通って第1方向に平行な線分を線分52aとする。同様に、接続部51bを通って第1方向に平行な線分を線分52bとし、接続部51cを通って第1方向に平行な線分を線分52cとする。接続部51dを通って第1方向に平行な線分を線分52dとし、接続部51eを通って第1方向に平行な線分を線分52eとする。線分52a〜52eを、図9(b)では一点鎖線で表している。なお、線分52a〜52eは、接続部51a〜51eの中心を通る場合が好ましいが、中心以外の部分を通る場合でもよい。
配線層41において、対向する長辺50と線分52aと線分52bとで囲まれた領域を領域53aとする。同様に、対向する長辺50と線分52bと線分52cとで囲まれた領域を領域53bとし、対向する長辺50と線分52cと線分52dとで囲まれた領域を領域53cとし、対向する長辺50と線分52dと線分52eとで囲まれた領域を領域53dとする。
領域53a〜53dには、配線層41を貫通する孔からなる開口部54が設けられている。領域53a〜53dにおける開口部54の直径は略同じである。領域53a〜53dにおける開口部54の個数は、領域53aが最も少なく、領域53b、53c、53dの順に多くなっている。すなわち、電流の流れの上流側に位置する領域53aで開口部54の個数が最も少なく、電流の流れの下流側に向かうに連れて、領域53b、53c、53dの順に多くなっている。したがって、領域53a〜53dの開口部54を除いた面積は、領域53aが最も大きく、領域53b、53c、53dの順に小さくなっている。よって、領域53a〜53dのうち、領域53aの電気抵抗が最も小さく、領域53b、53c、53dの順に電気抵抗が大きくなっている。
図9(c)のように、ビア73a〜73eが配線層72に接続する部分をそれぞれ接続部88a〜88eとする。ここで、配線層72の短辺86に平行な方向を第3方向、長辺87に平行な方向を第4方向とする。配線層72において、接続部88aを通って第3方向に平行な線分を線分89aとする。同様に、接続部88bを通って第3方向に平行な線分を線分89bとし、接続部88cを通って第3方向に平行な線分を線分89cとする。接続部88dを通って第3方向に平行な線分を線分89dとし、接続部88eを通って第3方向に平行な線分を線分89eとする。線分89a〜89eを、図9(c)では一点鎖線で表している。なお、線分89a〜89eは、接続部88a〜88eの中心を通る場合が好ましいが、中心以外の部分を通る場合でもよい。
配線層72において、対向する長辺87と線分89aと線分89bとで囲まれた領域を領域90aとする。同様に、対向する長辺87と線分89bと線分89cとで囲まれた領域を領域90bとし、対向する長辺87と線分89cと線分89dとで囲まれた領域を領域90cとし、対向する長辺87と線分89dと線分89eとで囲まれた領域を領域90dとする。
領域90a〜90dには、配線層72を貫通する孔からなる開口部91が設けられている。領域90a〜90dにおける開口部91の直径は略同じである。領域90a〜90dにおける開口部91の個数は、領域90aが最も多く、領域90b、90c、90dの順に少なくなっている。すなわち、電流の流れの上流側に位置する領域90aで開口部91の個数が最も多く、電流の流れの下流側に向かうに連れて、領域90b、90c、90dの順に少なくなっている。したがって、領域90a〜90dの開口部91を除いた面積は、領域90aが最も小さく、領域90b、90c、90dの順に大きくなっている。よって、領域90a〜90dのうち、領域90aの電気抵抗が最も大きく、領域90b、90c、90dの順に電気抵抗が小さくなっている。
なお、開口部54及び91は、円形形状の孔である場合を例に示したが、長方形などの矩形形状をした孔であってもよいし、楕円形形状をした孔であってもよい。また、配線層41は、図7(a)と同様に、領域53a〜53dに1つの開口部が設けられ、この開口部の面積が、領域53a、53b、53c、53dの順に大きくなる場合でもよい。図7(b)と同様に、開口部が切り欠きからなる場合でもよい。配線層72は、図8(a)と同様に、領域90a〜90dに1つの開口部が設けられ、この開口部の面積が、領域90a、90b、90c、90dの順に小さくなる場合でもよい。図8(b)と同様に、開口部が切り欠きからなる場合でもよい。
実施例2によれば、図9(b)のように、配線層41は、領域53aの開口部54を除いた面積が領域53bの開口部54を除いた面積よりも大きくなっている。また、配線層41は、領域53bの開口部54を除いた面積が領域53cの開口部54を除いた面積よりも大きくなっている。さらに、配線層41は、領域53cの開口部54を除いた面積が領域53dの開口部54を除いた面積よりも大きくなっている。これにより、配線層41の電気抵抗は電流の上流側から下流側に向かって徐々に大きくなるため、実施例1と同様に、ビア43a〜43eのうちの両端のビア43a及び43eに電流が集中して流れることを抑制できる。よって、ビア43a〜43eに電流を分散させることができる。ビア43a〜43eを電流が分散して流れることから、接続部材95a〜95e及びビア73a〜73eにも電流が分散して流れるようになる。よって、ビア43a〜43e、接続部材95a〜95e、及びビア73a〜73eにエレクトロマイグレーションによる破断が生じることを抑制できる。
図9(c)のように、配線層72は、領域90aの開口部91を除いた面積が領域90bの開口部91を除いた面積よりも小さくなっている。また、配線層72は、領域90bの開口部91を除いた面積が領域90cの開口部91を除いた面積よりも小さくなっている。さらに、配線層72は、領域90cの開口部91を除いた面積が領域90dの開口部91を除いた面積よりも小さくなっている。これにより、配線層72の電気抵抗は電流の上流側から下流側に向かって徐々に小さくなるため、実施例1と同様に、配線層41の電気抵抗を電流の上流側から下流側に向かって徐々に大きくすることとの相乗効果によって、ビア43a〜43eに電流を効果的に分散させることができる。
図9(a)のように、基板210に電力供給部33が設けられ、配線層41及び72は、電力供給部33から電源電圧が与えられ、電流が流れる電源層であることが好ましい。配線層41及び72が電源層である場合、配線層41及び72に大きな電流が流れるため、ビア43a〜43eのうちの両端に位置するビア43a及び43eに電流が集中して流れることでエレクトロマイグレーションによる破断が起こり易い。したがって、配線層41及び72が電源層である場合、配線層41に開口部54を設けることが好ましい。なお、配線層41及び72は、電源層の場合に限らず、電子部品34からグランドに向かって電流が流れるグランド層の場合でもよい。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
なお、以上の説明に関して更に以下の付記を開示する。
(付記1)複数のビアを介して他の配線層に接続される第1の配線層を有する基板において、前記第1の配線層は、前記複数のビアのうち、第1のビアが接続される第1の接続部を通るとともに前記第1の配線層の第1の短辺と平行な第1の線分と第2のビアが接続される第2の接続部を通るとともに前記第1の短辺と平行な第2の線分とにより囲まれる第1の領域における開口部を除いた面積が、前記第2の線分と第3のビアが接続される第3の接続部を通るとともに前記第1の短辺と平行な第3の線分とにより囲まれる第2の領域における開口部を除いた面積よりも大きい、基板。
(付記2)前記基板はさらに、前記複数のビアを介して前記第1の配線層に接続される第2の配線層を有し、前記第2の配線層は、前記複数のビアのうち、前記第1のビアが接続される第4の接続部を通るとともに前記第2の配線層の第2の短辺と平行な第4の線分と前記第2のビアが接続される第5の接続部を通るとともに前記第2の短辺と平行な第5の線分とにより囲まれる第3の領域における開口部を除いた面積が、前記第5の線分と前記第3のビアが接続される第6の接続部を通るとともに前記第2の短辺と平行な第6の線分とにより囲まれる第4の領域における開口部を除いた面積よりも小さい、付記1記載の基板。
(付記3)前記第1の領域は、前記第1の配線層に電流を流す場合、前記第2の領域よりも上流側に位置するとともに、前記第3の領域は、前記第2の配線層に電流を流す場合、前記第4の領域よりも上流側に位置する、付記2記載の基板。
(付記4)前記第1の領域に位置する前記開口部の数が、前記第2の領域に位置する前記開口部の数よりも少ない、付記1〜3のいずれか一項に記載の基板。
(付記5)前記第3の領域に位置する前記開口部の数が、前記第4の領域に位置する前記開口部の数よりも多い、付記2又は3記載の基板。
(付記6)前記第1の領域に前記開口部が1つ設けられ、前記第2の領域に前記開口部が1つ設けられ、前記第1の領域に位置する前記開口部の大きさが、前記第2の領域に位置する前記開口部の大きさよりも小さい、付記1〜3のいずれか一項に記載の基板。
(付記7)前記第3の領域に前記開口部が1つ設けられ、前記第4の領域に前記開口部が1つ設けられ、前記第3の領域に位置する前記開口部の大きさが、前記第4の領域に位置する前記開口部の大きさよりも大きい、付記2又は3記載の基板。
(付記8)前記第1の領域に位置する前記開口部及び前記第2の領域に位置する前記開口部は前記第1の配線層の第1の長辺に設けられた切り欠きである、付記1〜3のいずれか一項に記載の基板。
(付記9)前記第3の領域に位置する前記開口部及び前記第4の領域に位置する前記開口部は前記第2の配線層の第2の長辺に設けられた切り欠きである、付記2又は3記載の基板。
(付記10)前記第1の領域に位置する前記開口部の面積の合計が、前記第2の領域に位置する前記開口部の面積の合計よりも小さい、付記1〜9のいずれか一項に記載の基板。
(付記11)前記第3の領域に位置する前記開口部の面積の合計が、前記第4の領域に位置する前記開口部の面積の合計よりも大きい、付記2、3、5、7、又は9記載の基板。
(付記12)前記第1の配線層及び前記第2の配線層は、電力供給部から電流が供給される電源層又は前記電流が流れ込むグランド層である、付記2、3、5、7、9又は11記載の基板。
(付記13)前記第1の配線層は、前記第1の領域に位置する前記開口部を通るとともに前記第1の短辺と平行な第7の線分の前記第1の領域に位置する前記開口部を除いた長さが、前記第2の領域に位置する前記開口部を通るとともに前記第1の短辺と平行な第8の線分の前記第2の領域に位置する前記開口部を除いた長さよりも長い、付記1〜12のいずれか一項に記載の基板。
(付記14)前記複数のビアは、前記第1の配線層の端から並んで前記第1の配線層に接続されている、付記1〜13のいずれか一項に記載の基板。
(付記15)前記第1の領域に位置する前記開口部及び前記第2の領域に位置する前記開口部は前記第1の配線層を貫通している、付記1〜14のいずれか一項に記載の基板。
(付記16)前記第3の領域に位置する前記開口部及び前記第4の領域に位置する前記開口部は前記第2の配線層を貫通している、付記2、3、5、7、9、11、又は12記載の基板。
(付記17)複数のビアを介して他の配線層に接続される第1の配線層を有する基板を備える電子装置において、前記第1の配線層は、前記複数のビアのうち、第1のビアが接続される第1の接続部を通るとともに前記第1の配線層の短辺と平行な第1の線分と第2のビアが接続される第2の接続部を通るとともに前記短辺と平行な第2の線分とにより囲まれる第1の領域における開口部を除いた面積が、前記第2の線分と第3のビアが接続される第3の接続部を通るとともに前記短辺と平行な第3の線分とにより囲まれる第2の領域における開口部を除いた面積よりも大きい、電子装置。
10 絶縁膜
11、12 配線層
13a〜13e、14、15 ビア
18 重複領域
19 短辺
20 長辺
21a〜21e 接続部
22a〜22e 線分
23a〜23d 領域
24〜24b 開口部
25a〜25e 線分
26 短辺
27 長辺
28a〜28e 接続部
29a〜29e 線分
30a〜30d 領域
31〜31b 開口部
32a〜32d 線分
33 電力供給部
34 電子部品
40 絶縁膜
41 配線層
43a〜43e、44 ビア
49 短辺
50 長辺
51a〜51e 接続部
52a〜52e 線分
53a〜53d 領域
54 開口部
70 絶縁膜
72 配線層
73a〜73e、75 ビア
86 短辺
87 長辺
88a〜88e 接続部
89a〜89e 線分
90a〜90d 領域
95a〜95e 接続部材
91 開口部
100 基板
200 電子装置
210、220 基板
500 基板

Claims (9)

  1. 第1の配線層と、複数のビアを介して前記第1の配線層に接続される第2の配線層と、を有する基板において、
    前記第1の配線層は、
    前記複数のビアのうち、第1のビアが接続される第1の接続部を通るとともに前記第1の配線層の第1の短辺と平行な第1の線分と第2のビアが接続される第2の接続部を通るとともに前記第1の短辺と平行な第2の線分とにより囲まれる第1の領域における開口部を除いた面積が、前記第2の線分と第3のビアが接続される第3の接続部を通るとともに前記第1の短辺と平行な第3の線分とにより囲まれる第2の領域における開口部を除いた面積よりも大きく、
    前記第2の配線層は、
    前記複数のビアのうち、前記第1のビアが接続される第4の接続部を通るとともに前記第2の配線層の第2の短辺と平行な第4の線分と前記第2のビアが接続される第5の接続部を通るとともに前記第2の短辺と平行な第5の線分とにより囲まれる第3の領域における開口部を除いた面積が、前記第5の線分と前記第3のビアが接続される第6の接続部を通るとともに前記第2の短辺と平行な第6の線分とにより囲まれる第4の領域における開口部を除いた面積よりも小さい、基板。
  2. 前記第1の領域は、前記第1の配線層に電流を流す場合、前記第2の領域よりも上流側に位置するとともに、前記第3の領域は、前記第2の配線層に電流を流す場合、前記第4の領域よりも上流側に位置する、請求項記載の基板。
  3. 前記第1の領域に位置する前記開口部の数が、前記第2の領域に位置する前記開口部の数よりも少ない、請求項1または2記載の基板。
  4. 前記第3の領域に位置する前記開口部の数が、前記第4の領域に位置する前記開口部の数よりも少ない、請求項1から3のいずれか一項記載の基板。
  5. 前記第1の領域に位置する前記開口部の面積の合計が、前記第2の領域に位置する前記開口部の面積の合計よりも小さい、請求項1から4のいずれか一項記載の基板。
  6. 前記第3の領域に位置する前記開口部の面積の合計が、前記第4の領域に位置する前記開口部の面積の合計よりも大きい、請求項1から5のいずれか一項記載の基板。
  7. 前記第1の配線層及び前記第2の配線層は、電力供給部から電流が供給される電源層又は前記電流が流れ込むグランド層である、請求項1から6のいずれか一項記載の基板。
  8. 前記第1の配線層は、前記第1の領域に位置する前記開口部を通るとともに前記第1の短辺と平行な第7の線分の前記第1の領域に位置する前記開口部を除いた長さが、前記第2の領域に位置する前記開口部を通るとともに前記第1の短辺と平行な第8の線分の前記第2の領域に位置する前記開口部を除いた長さよりも長い、請求項1から7のいずれか一項記載の基板。
  9. 第1の配線層を有する第1基板と、複数のビアを介して前記第1の配線層に接続される第2の配線層を有する第2基板と、を備える電子装置において、
    前記第1の配線層は、
    前記複数のビアのうち、第1のビアが接続される第1の接続部を通るとともに前記第1の配線層の第1の短辺と平行な第1の線分と第2のビアが接続される第2の接続部を通るとともに前記第1の短辺と平行な第2の線分とにより囲まれる第1の領域における開口部を除いた面積が、前記第2の線分と第3のビアが接続される第3の接続部を通るとともに前記第1の短辺と平行な第3の線分とにより囲まれる第2の領域における開口部を除いた面積よりも大きく、
    前記第2の配線層は、
    前記複数のビアのうち、前記第1のビアが接続される第4の接続部を通るとともに前記第2の配線層の第2の短辺と平行な第4の線分と前記第2のビアが接続される第5の接続部を通るとともに前記第2の短辺と平行な第5の線分とにより囲まれる第3の領域における開口部を除いた面積が、前記第5の線分と前記第3のビアが接続される第6の接続部を通るとともに前記第2の短辺と平行な第6の線分とにより囲まれる第4の領域における開口部を除いた面積よりも小さい、電子装置。
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Publication number Priority date Publication date Assignee Title
JP6984442B2 (ja) * 2018-01-25 2021-12-22 富士通株式会社 基板、電子装置、及び基板の設計支援方法
IT202000029210A1 (it) * 2020-12-01 2022-06-01 St Microelectronics Srl Dispositivo a semiconduttore e corrispondente procedimento

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01100947A (ja) * 1987-10-14 1989-04-19 Oki Electric Ind Co Ltd スルーホール構造
JP2002374048A (ja) 2001-06-15 2002-12-26 Canon Inc プリント回路基板、プリントパターン設計方法およびプリント回路基板を搭載した電子機器
JP5284194B2 (ja) 2008-08-07 2013-09-11 キヤノン株式会社 プリント配線板およびプリント回路板
CN101730383B (zh) * 2008-10-23 2012-03-14 鸿富锦精密工业(深圳)有限公司 印刷电路板
JP6292908B2 (ja) 2014-02-03 2018-03-14 キヤノン株式会社 プリント回路板
JP6758888B2 (ja) * 2016-04-06 2020-09-23 株式会社アムコー・テクノロジー・ジャパン 半導体装置

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