JP4974610B2

JP4974610B2 - 半導体装置及び半導体パッケージ

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Publication number: JP4974610B2
Application number: JP2006226728A
Authority: JP
Inventors: 太郎桜林
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2006-08-23
Filing date: 2006-08-23
Publication date: 2012-07-11
Anticipated expiration: 2026-08-23
Also published as: CN101131976A; CN101131976B; US20080048318A1; US7400039B2; JP2008053358A

Description

本発明は、半導体装置及び半導体パッケージに関し、特に、チップ内に均一で効率的な電源供給を行う半導体装置及び半導体パッケージに関する。

マイクロプロセッサ等のＬＳＩ（大規模集積回路）を内蔵する半導体装置（半導体チップ）は、チップの表面に形成されているパッド上に多数の突起状電極（バンプ）が形成されており、突起状電極が形成されている表面側を下部に向けた配置で、突起状電極を配線基板のランド配線に直接接続して、突起状電極を外部に電気的に引き出すように構成されたものがある。このような半導体装置は、一般にフリップチップと呼ばれている。フリップチップ方式の半導体装置では、単位セルに対して正確な論理動作を行わせるために、電源配線及び接地配線を電圧降下が少なくなるような配置に形成して、チップ内に均一で効率的な電源供給を行わせる必要がある。

チップ内に均一で効率的な電源供給を行わせる半導体装置に関する従来技術として、例えば、半導体チップ１０５の表面の電源用電極１０３から一方向Ｘに沿ってこの電源用電極１０３に接続される電源用配線１０７が形成されると共に、グランド用電極１０４から一方向Ｘに沿ってこのグランド用電極１０４に接続されるグランド用配線１０８が電源用配線１０７に隣接するように形成され、電源用配線１０７の下層に電源用配線１０７に接続されかつ電源用配線１０７と略直交する他方向Ｙに沿って下層電源用配線１１０が形成されると共に、グランド用配線１０８の下層にグランド用配線１０８に接続されかつグランド用配線１０８と略直交する他方向Ｙに沿って下層グランド用配線１１３が形成されているものがある（特許文献１参照；図９、図１０参照）。

特開２００１−２０３２７１

特許文献１の配線構成では、パッド幅（図９の１０１、１０２のＹ軸方向の幅）の行ごとにスルーホール配線１１２、１１５（ビア）の配置が密集しているため、スルーホール配線間（例えば、図１０の１１２と１１２の間）にパッド幅と配線幅１本分を含む広い部分Ｌが存在する。このような構成では、スルーホール配線１１２から下層電源用配線１１０への電流が偏り、下層電源用配線１１０における最も電流が大きい部分では電源供給負荷が増大し、ネックポイント１１０ａ（電流集中箇所）となる。この最も電流が大きい部分は、高い電源供給能力を必要とするため、高い電源供給能力を満足するように電源配線構造を構築しようとすると、下層電源用配線１１０を全体的にある程度大きな厚さと幅にしなければならない。そのため、スルーホール配線１１２が密集していて高い電源供給能力が必要でない箇所の厚さと幅が、スルーホール配線１１２が密集していない高い電源供給能力が必要な箇所の厚さと幅と同一となり、チップサイズの増大にも繋がる。また、特許文献１の配線構成は、突起状電極の下に配置されたパッド１０１、１０２の下でビア接続できない時期に提案されたものだが、仮にパッド１０１、１０２の下でビア接続しても、グランド用電極１０４下の電源用配線１０７や電源用パッド１０１下のグランド用配線１０８については、ネックポイント近傍のビア間にパッド幅と配線幅１本分を含む広い部分が存在することに変わりがない。

一方、ネックポイント１１０ａ近傍のビア間の距離に広い部分が存在しないように電源配線構造を構築しようとすると、信号配線（図示せず）を下層電源用配線１１０と同一の配線層に配置できないおそれがある。このような問題を解決するために、信号配線（図示せず）と下層電源用配線１１０のそれぞれの配線層を用意しようとすると配線層数の増加に繋がるほか、配線リソースがネックになっている場合は、チップサイズの増大にも繋がる。

本発明の主な課題は、配線リソースを確保しつつチップ内に均一で効率的な電源供給を行うことである。

本発明の第１の視点においては、パッド表面に突起状の電極が規則的に配置され、前記電極を介して配線基板にフリップチップ方式により実装される半導体装置であって、第１電位が印加される複数の第１電位パッドと、前記第１電位と異なる第２電位が印加されるとともに、前記第１電位パッドと同一層に形成され、一の方向に前記第１電位パッドと交互に配置される複数の第２電位パッドと、前記第１電位パッドと同一層に形成されるとともに、前記一の方向に沿って延在し、かつ、前記一の方向上の各前記第１電位パッドの第１の端部と接続される第１電源上層共通配線と、前記第２電位パッドと同一層に形成されるとともに、前記一の方向に沿って延在し、かつ、前記一の方向上の各前記第２電位パッドの前記第１の端部の反対側の第２の端部と接続される第２電位上層共通配線と、前記第１電位パッドと同一層に形成されるとともに、前記第１電位上層共通配線と前記第２電位上層共通配線の間にて前記第１電位パッドから隣りの前記第２電位パッドの近傍まで延在する第１電位上層分枝配線と、前記第２電位パッドと同一層に形成されるとともに、前記第１電位上層共通配線と前記第２電位上層共通配線の間にて前記第２電位パッドから隣りの前記第１電位パッドの近傍まで延在する第２電位上層分枝配線と、を備え、前記第１電位パッド、前記第１電位上層共通配線、及び前記第１電位上層分枝配線の下層に形成されるとともに、前記第１電位パッド、前記第１電位上層共通配線、及び前記第１電位上層分枝配線のいずれか又はすべてとビア接続され、かつ、前記第１電位上層共通配線及び前記第１電位上層分枝配線と略直交方向に沿って配される第１電位下層配線と、前記第２電位パッド、前記第２電位上層共通配線、及び前記第２電位上層分枝配線の下層に形成されるとともに、前記第２電位パッド、前記第２電位上層共通配線、及び前記第２電位上層分枝配線のいずれか又はすべてとビア接続され、かつ、前記第２電位上層共通配線及び前記第２電位上層分枝配線と略直交方向に沿って配される第２電位下層配線と、を備え、前記第１電位下層配線は、第ｎ行目の前記第１電位パッドと、第ｎ＋１行目の前記第１電位上層共通配線および前記第１電位上層分枝配線と、第ｎ＋２行目の前記第１電位上層共通配線と、第ｎ＋３行目の前記第１電位上層共通配線および前記第１電位上層分枝配線と、それぞれビア接続し、前記第２電位下層配線は、第ｎ行目の前記第２電位上層共通配線と、第ｎ＋１行目の前記第２電位上層共通配線および前記第２電位上層分枝配線と、第ｎ＋２行目の前記第２電位パッドと、第ｎ＋３行目の前記第２電位上層共通配線および前記第２電位上層分枝配線と、それぞれビア接続することを特徴とする。
本発明の第２の視点においては、パッド表面に突起状の電極が規則的に配置され、前記電極を介して配線基板にフリップチップ方式により実装される半導体装置であって、第１電位が印加される複数の第１電位パッドと、前記第１電位と異なる第２電位が印加されるとともに、前記第１電位パッドと同一層に形成され、一の方向に前記第１電位パッドと交互に配置される複数の第２電位パッドと、前記第１電位パッドと同一層に形成されるとともに、前記一の方向に沿って延在し、かつ、前記一の方向上の各前記第１電位パッドの第１の端部と接続される第１電位上層共通配線と、前記第２電位パッドと同一層に形成されるとともに、前記一の方向に沿って延在し、かつ、前記一の方向上の各前記第２電位パッドの前記第１の端部の反対側の第２の端部と接続される第２電位上層共通配線と、前記第１電位パッドと同一層に形成されるとともに、前記第１電位上層共通配線と前記第２電位上層共通配線の間にて前記第１電位パッドから隣りの前記第２電位パッドの近傍まで延在する第１電位上層分枝配線と、前記第２電位パッドと同一層に形成されるとともに、前記第１電位上層共通配線と前記第２電位上層共通配線の間にて前記第２電位パッドから隣りの前記第１電位パッドの近傍まで延在する第２電位上層分枝配線と、を備え、前記第１電位パッド、前記第１電位上層共通配線、及び前記第１電位上層分枝配線の下層に形成されるとともに、前記第１電位パッド、前記第１電位上層共通配線、及び前記第１電位上層分枝配線のいずれか又はすべてとビア接続され、かつ、前記第１電位上層共通配線及び前記第１電位上層分枝配線と略直交方向に沿って配される第１電位下層配線と、前記第２電位パッド、前記第２電位上層共通配線、及び前記第２電位上層分枝配線の下層に形成されるとともに、前記第２電位パッド、前記第２電位上層共通配線、及び前記第２電位上層分枝配線のいずれか又はすべてとビア接続され、かつ、前記第２電位上層共通配線及び前記第２電位上層分枝配線と略直交方向に沿って配される第２電位下層配線と、を備え、前記第１電位下層配線は、第ｍ列目において、第ｎ行目の前記第１電位パッドと、第ｎ＋１行目の前記第１電位上層共通配線および前記第１電位上層分枝配線と、それぞれビア接続し、前記第２電位下層配線は、前記第ｍ列目において、前記第ｎ行目の前記第２電位上層共通配線と、前記第ｎ＋１行目の前記第２電位上層共通配線および前記第２電位上層分枝配線と、それぞれビア接続することを特徴とする。

本発明の前記半導体装置において、前記第１電位上層分枝配線は、前記第２電位上層共通配線と前記第２電位上層分枝配線の間に配され、前記第２電位上層分枝配線は、前記第１電位上層共通配線と前記第１電位上層分枝配線の間に配されることが好ましい。

本発明の第３の視点においては、半導体パッケージにおいて、配線基板と、電極を介して前記配線基板にフリップチップ方式により実装される前記半導体装置と、を備えることを特徴とする。

本発明によれば、ビアの分散を維持しつつ、従来例よりも全般的にネックポイントのビア間の距離を短くすることで下層の電源供給負荷を軽くすることができる。これにより、配線層数の低減に繋がるほか、配線リソースを確保しつつチップサイズの縮小化を図ることができる。

（実施形態１）
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置を実装した半導体パッケージの構成を模式的に示した部分断面図である。図２は、本発明の実施形態１に係る半導体装置の配線構成を模式的に示した部分平面図である。図３は、本発明の実施形態１に係る半導体装置の配線構成を模式的に示した部分断面図である。図４は、本発明の実施形態１に係る半導体装置の電源配線構成のみを模式的に示した部分平面図である。図５は、本発明の実施形態１に係る半導体装置の接地配線構成のみを模式的に示した部分平面図である。

図１を参照すると、半導体装置１は、チップの表面に形成されているパッド上に多数の突起状電極２（バンプ）が形成された半導体チップである。半導体装置１は、突起状電極２が形成されている表面側を下部に向けた配置で、突起状電極２を配線基板３のランド配線（図示せず）に直接接続されている。半導体装置１を配線基板３にフリップチップ方式により実装した半導体パッケージ５は、バンプ４を介してプリント配線基板等（図示せず）に実装される。バンプ４は、対応する突起状電極２と配線基板３中の配線（図示せず）を介して電気的に接続される。

図２〜図５を参照すると、半導体装置１は、単位セル（図示せず）上に層間絶縁膜となる絶縁層１１が配され、絶縁層１１上に下層配線層となる下層電源配線１２及び下層接地配線１３が配され、下層電源配線１２及び下層接地配線１３を含む絶縁層１１上に絶縁層１４が配され、絶縁層１４に形成された下穴内に電源用ビア１５及び接地用ビア１６が配され、電源用ビア１５及び接地用ビア１６を含む絶縁層１４上にパッド層となる電源パッド１７ａ、第１上層電源配線１７ｂ、第２上層電源配線１７ｃ、接地パッド１８ａ、第１上層接地配線１８ｂ、及び第２上層接地配線１８ｃが配され、第１上層電源配線１７ｂ、第２上層電源配線１７ｃ、接地パッド１８ａ、第１上層接地配線１８ｂ、及び第２上層接地配線１８ｃを含む絶縁層１４上に絶縁層１９が配され、絶縁層１９に電源パッド１７ａとバンプ（図１の４）とを電気的に接続するための下穴１９ａが形成されており、接地パッド１８ａとバンプ（図１の４）とを電気的に接続するための下穴１９ｂが形成されている。パッド層１７ａ、１７ｂ、１７ｃ、１８ａ、１８ｂ、１８ｃは、下層配線層１２、１３の厚さよりも厚く構成され、下層配線層１２、１３よりも電源供給能力に優れている。

電源パッド１７ａは、接地パッド１８ａと同一層に形成されるとともに、一の方向（例えば、図２のＸ方向）に接地パッド１８ａと交互に配置されている。電源パッド１７ａは、図２において１行下側にずれるごとに１列右側にずれた配置となっている。第１上層電源配線１７ｂは、電源パッド１７ａと同一層に形成されるとともに、一の方向（図２のＸ方向）に沿って延在し、かつ一の方向（図２のＸ方向）上の各電源パッド１７ａの第１の端部（図２の上側の端部）と一体となるように接続されている。第２上層電源配線１７ｃは、電源パッド１７ａと同一層に形成されるとともに、第１上層電源配線１７ｂと第１上層接地配線１８ｂの間にて電源パッド１７ａから隣りの接地パッド１８ａの近傍まで延在している。第２上層電源配線１７ｃは、第１上層接地配線１８ｂと第２上層接地配線１８ｃの間に配されている。

接地パッド１８ａは、電源パッド１７ａと同一層に形成されるとともに、一の方向（図２のＸ方向）に電源パッド１７ａと交互に配置されている。接地パッド１８ａは、図２において１行下側にずれるごとに１列右側にずれた配置となっている。第１上層接地配線１８ｂは、接地パッド１８ａと同一層に形成されるとともに、一の方向（図２のＸ方向）に沿って延在し、かつ、一の方向（図２のＸ方向）上の各接地パッド１８ａの第１の端部の反対側の第２の端部（図２の下側の端部）と一体となるように接続されている。第２上層接地配線１８ｃは、接地パッド１８ａと同一層に形成されるとともに、第１上層電源配線１７ｂと第１上層接地配線１８ｂの間にて接地パッド１８ａから隣りの電源パッド１７ａの近傍まで延在している。第２上層接地配線１８ｃは、第１上層電源配線１７ｂと第２上層電源配線１７ｃの間に配されている。

なお、第２上層電源配線１７ｃおよび第２上層接地配線１８ｃは、１つのパッドの片側から複数本ずつ延在している場合、交互に噛み合うように配置することが好ましい。

下層電源配線１２は、電源パッド１７ａ、第１上層電源配線１７ｂ、及び第２上層電源配線１７ｃの下層で絶縁層１４を介して形成されるとともに、電源パッド１７ａ、第１上層電源配線１７ｂ、及び第２上層電源配線１７ｃのいずれか又はすべてと電源用ビア１５によって電気的に接続され、かつ、第１上層電源配線１７ｂ及び第２上層電源配線１７ｃと略直交方向（図２のＹ方向）に沿って配されている。下層電源配線１２は、第ｎ行目（図２の１行目）の電源パッド１７ａと、第ｎ＋１行目（図２の２行目）の第１上層電源配線１７ｂおよび第２上層電源配線１７ｃと、第ｎ＋２行目（図２の３行目）の第１上層電源配線１７ｂと、第ｎ＋３行目（図２の４行目）の第１上層電源配線１７ｂおよび第２上層電源配線１７ｃと、それぞれ電源用ビア１５を介して電気的に接続されている。下層電源配線１２は、単位セル（図示せず）と電気的に接続されることになる。

下層接地配線１３は、接地パッド１８ａ、第１上層接地配線１８ｂ、及び第２上層接地配線１８ｃの下層で絶縁層１４を介して形成されるとともに、接地パッド１８ａ、第１上層接地配線１８ｂ、及び第２上層接地配線１８ｃのいずれか又はすべてと接地用ビア１６によって電気的に接続され、かつ、第１上層接地配線１８ｂ及び第２上層接地配線１８ｃと略直交方向に沿って配されている。下層接地配線１３は、第ｎ行目（図２の１行目）の接地パッド１８ａと、第ｎ＋１行目（図２の２行目）の第１上層接地配線１８ｂおよび第２上層接地配線１８ｃと、第ｎ＋２行目（図２の３行目）の接地パッド１８ａと、第ｎ＋３行目（図２の４行目）の第１上層接地配線１８ｂおよび第２上層接地配線１８ｃと、それぞれ接地用ビア１６を介して電気的に接続されている。下層接地配線１３は、単位セル（図示せず）と電気的に接続されることになる。

実施形態１によれば、上層電源配線１７ｂ、１７ｃと上層接地配線１８ｂ、１８ｃを噛み合わせたような入り組んだ構造となるため、ビア数を増やさずにビア１５、１６が分散して配置されるようになり、パッド層１７ａ、１７ｂ、１７ｃ、１８ａ、１８ｂ、１８ｃからの電源供給が比較的偏らず、分散する。ビア１５、１６が分散して配置されることにより、下層配線層１２、１３の電源供給負荷が軽減できるため、下層配線層１２、１３の厚さ若しくは幅を減らすことができ、配線リソース（特に、信号配線のためのスペース）を確保し易くなる。このように電源供給の偏りの少ない最適な電源構造の構築により、パッド層１７ａ、１７ｂ、１７ｃ、１８ａ、１８ｂ、１８ｃのみで縦横の電源供給能力に優れているため、配線層数の低減に繋がるほか、配線リソースを確保しつつチップサイズの縮小化（平面的な縮小）にも繋がる。

また、電源供給能力の高いパッド層１７ａ、１７ｂ、１７ｃ、１８ａ、１８ｂ、１８ｃからの下層配線層１２、１３に対する電源供給点であるビア１５、１６が分散して配置されることにより、ビア１５、１６から流れ込む電流が平均的になり、その電流が流れる下層配線層１２、１３の電源供給負荷が軽減される。ビア１５、１６間に存在するパッド幅を含む広い部分（図３のＬ）が、従来技術（図１０参照）と比べて、配線幅１本分狭くすることができるからである。

なお、実施形態１では、電源ＶＤＤと接地ＧＮＤの組合せに関する例を示したが、２つの異電位の組合せであってもよい。

（実施形態２）
本発明の実施形態２に係る半導体装置について図面を用いて説明する。図６は、本発明の実施形態２に係る半導体装置の配線構成を模式的に示した部分平面図である。

実施形態２は、実施形態１におけるパッド幅分の各行の構成と同様であるが、電源パッド１７ａと接地パッド１８ａの配置パターンが実施形態１と異なる。図６において、奇数行目の電源パッド１７ａは同じ列にあり、偶数行目の電源パッド１７ａは同じ列に配置され、偶数行目の電源パッド１７ａは奇数行目の電源パッド１７ａの列の１列右側にずれた位置に配置されている。また、奇数行目の接地パッド１７ａは同じ列にあり、偶数行目の電源パッド１７ａは同じ列に配置され、偶数行目の電源パッド１７ａは奇数行目の電源パッド１７ａの列の１列右側にずれた位置に配置されている。

下層電源配線１２は、第ｍ列目（図６の１列目）において、第ｎ行目（図６の１行目）の電源パッド１７ａと、第ｎ＋１行目（図６の２行目）の第１上層電源配線１７ｂおよび第２上層電源配線１７ｃと、それぞれ電源用ビア１５によって電気的に接続されている。下層電源配線１２は、第ｍ＋１列目（図６の２列目）において、第ｎ＋１行目（図６の２行目）の電源パッド１７ａと、第ｎ＋２行目（図６の３行目）の第１上層電源配線１７ｂおよび第２上層電源配線１７ｃと、それぞれ電源用ビア１５によって電気的に接続されている。下層電源配線１２は、第ｍ＋２列目（図６の３列目）において、第ｎ行目（図６の１行目）の第１上層電源配線１７ｂと、第ｎ＋１行目（図６の２行目）の第１上層電源配線１７ｂおよび第２上層電源配線１７ｃと、それぞれ電源用ビア１５によって電気的に接続されている。下層電源配線１２は、第ｍ＋３列目（図６の４列目）において、第ｎ＋１行目（図６の２行目）の第１上層電源配線１７ｂと、第ｎ＋２行目（図６の３行目）の第１上層電源配線１７ｂおよび第２上層電源配線１７ｃと、それぞれ電源用ビア１５によって電気的に接続されている。

下層接地配線１３は、第ｍ列目（図６の１列目）において、第ｎ行目（図６の１行目）の第１上層接地配線１８ｂと、第ｎ＋１行目（図６の２行目）の第１上層接地配線１８ｂおよび第２上層接地配線１８ｃと、それぞれ接地用ビア１６によって電気的に接続されている。下層接地配線１３は、第ｍ＋１列目（図６の２列目）において、第ｎ＋１行目（図６の２行目）の第１上層接地配線１８ｂと、第ｎ＋２行目（図６の３行目）の第１上層接地配線１８ｂおよび第２上層接地配線１８ｃと、それぞれ接地用ビア１６によって電気的に接続されている。下層接地配線１３は、第ｍ＋２列目（図６の３列目）において、第ｎ行目（図６の１行目）の接地パッド１８ａと、第ｎ＋１行目（図６の２行目）の第１上層接地配線１８ｂおよび第２上層接地配線１８ｃと、それぞれ接地用ビア１６によって電気的に接続されている。下層接地配線１３は、第ｍ＋３列目（図６の４列目）において、第ｎ＋１行目（図６の２行目）の接地パッド１８ａと、第ｎ＋２行目（図６の３行目）の第１上層接地配線１８ｂおよび第２上層接地配線１８ｃと、それぞれ接地用ビア１６によって電気的に接続されている

その他の構成は、実施形態１と同様である。

実施形態２によれば、実施形態１と同様の効果を奏する。

次に、ビア分散による下層電源配線の電源供給負荷の低減の考え方について図面を用いて説明する。図７は、理想とされる配線構成の電流分布を示した模式図である。図８は、従来例の配線構成の電流分布を示した模式図である。

（理想）
理想とされる配線構成では、ビアの偏在の影響を分かり易くするため、均等に分散した１０箇所から１０ずつの消費電流を必要としていると仮定する。パッド層は、配線抵抗が十分低く、ビア１０個がチップ全面に均一に配置されている場合、ビア１個当たり１０の電流が流れ（図７の矢印参照）、下層配線層の水平方向に流れ込む電流はほぼ０となる。このため、基本電源構造として下層配線層はほぼ０の電流が流せるようにすることができる。なお、図７の配線構成は、電源供給としては理想の配線構造であるが、信号配線（図示せず）を圧迫するため実際には使えない。

（従来例）
従来例の配線構成では、ビアの偏在の影響を分かり易くするため、均等に分散した１０箇所から１０ずつの消費電流を必要としていると仮定する。パッド層は配線抵抗が十分低いが、ビア１０個が２箇所に偏って配置されている場合、ビア群１箇所当たり５０の電流が流れ（図８の矢印参照）、ビアの位置関係からネックポイント間の下層配線層に流れ込む電流の最大値は３０となる。このため、基本電源構造として下層配線層は３０の電流が流せるように厚さ、幅を確保しなければならないという問題がある。例えば、下層配線層の幅が一定の場合、電源供給負荷の低減を図るためには、図８の従来例の配線構成の下層配線層の厚さを、図７の理想とされる配線構成の下層配線層の厚さよりも厚くしなければならない。

本発明の配線構成は、従来例の配線構成を理想とされる配線構成に近づけたものであり、信号配線のためのスペースを確保しつつ電源供給負荷の低減を図ったものである。

本発明の実施形態１に係る半導体装置を実装した半導体パッケージの構成を模式的に示した部分断面図である。本発明の実施形態１に係る半導体装置の配線構成を模式的に示した部分平面図である。本発明の実施形態１に係る半導体装置の配線構成を模式的に示した図２のＡ−Ａ´間の部分断面図である。本発明の実施形態１に係る半導体装置の電源配線構成のみを模式的に示した部分平面図である。本発明の実施形態１に係る半導体装置の接地配線構成のみを模式的に示した部分平面図である。本発明の実施形態２に係る半導体装置の配線構成を模式的に示した部分平面図である。理想とされる配線構成の電流分布を示した模式図である。従来例の配線構成の電流分布を示した模式図である。従来例に係る半導体装置の配線構成を模式的に示した部分平面図である。従来例に係る半導体装置の配線構成を模式的に示した図９のＢ−Ｂ´間の部分断面図である。

符号の説明

１半導体装置
２突起状電極（バンプ）
３配線基板
４バンプ
５半導体パッケージ
１１絶縁層
１２下層電源配線（下層配線層、第１電位下層配線）
１３下層接地配線（下層配線層、第２電位下層配線）
１４絶縁層
１５電源用ビア
１６接地用ビア
１７ａ電源パッド（パッド層、第１電位パッド）
１７ｂ第１上層電源配線（パッド層、第１電位上層共通配線）
１７ｃ第２上層電源配線（パッド層、第１電位上層分枝配線）
１８ａ接地パッド（パッド層、第２電位パッド）
１８ｂ第１上層接地配線（パッド層、第２電位上層共通配線）
１８ｃ第２上層接地配線（パッド層、第２電位上層分枝配線）
１９絶縁層
１９ａ、１９ｂ下穴
１０１電源用パッド
１０２グランド用パッド
１０３電源用電極
１０４グランド用電極
１０５半導体チップ
１０７電源用配線
１０８グランド用配線
１０９、１１９絶縁膜
１１０下層電源用配線
１１０ａネックポイント
１１２、１１５スルーホール配線
１１３下層グランド用配線

Claims

パッド表面に突起状の電極が規則的に配置され、前記電極を介して配線基板にフリップチップ方式により実装される半導体装置であって、
第１電位が印加される複数の第１電位パッドと、
前記第１電位と異なる第２電位が印加されるとともに、前記第１電位パッドと同一層に形成され、一の方向に前記第１電位パッドと交互に配置される複数の第２電位パッドと、
前記第１電位パッドと同一層に形成されるとともに、前記一の方向に沿って延在し、かつ、前記一の方向上の各前記第１電位パッドの第１の端部と接続される第１電位上層共通配線と、
前記第２電位パッドと同一層に形成されるとともに、前記一の方向に沿って延在し、かつ、前記一の方向上の各前記第２電位パッドの前記第１の端部の反対側の第２の端部と接続される第２電位上層共通配線と、
前記第１電位パッドと同一層に形成されるとともに、前記第１電位上層共通配線と前記第２電位上層共通配線の間にて前記第１電位パッドから隣りの前記第２電位パッドの近傍まで延在する第１電位上層分枝配線と、
前記第２電位パッドと同一層に形成されるとともに、前記第１電位上層共通配線と前記第２電位上層共通配線の間にて前記第２電位パッドから隣りの前記第１電位パッドの近傍まで延在する第２電位上層分枝配線と、
を備え、
前記第１電位パッド、前記第１電位上層共通配線、及び前記第１電位上層分枝配線の下層に形成されるとともに、前記第１電位パッド、前記第１電位上層共通配線、及び前記第１電位上層分枝配線のいずれか又はすべてとビア接続され、かつ、前記第１電位上層共通配線及び前記第１電位上層分枝配線と略直交方向に沿って配される第１電位下層配線と、
前記第２電位パッド、前記第２電位上層共通配線、及び前記第２電位上層分枝配線の下層に形成されるとともに、前記第２電位パッド、前記第２電位上層共通配線、及び前記第２電位上層分枝配線のいずれか又はすべてとビア接続され、かつ、前記第２電位上層共通配線及び前記第２電位上層分枝配線と略直交方向に沿って配される第２電位下層配線と、
を備え、
前記第１電位下層配線は、第ｎ行目の前記第１電位パッドと、第ｎ＋１行目の前記第１電位上層共通配線および前記第１電位上層分枝配線と、第ｎ＋２行目の前記第１電位上層共通配線と、第ｎ＋３行目の前記第１電位上層共通配線および前記第１電位上層分枝配線と、それぞれビア接続し、
前記第２電位下層配線は、第ｎ行目の前記第２電位上層共通配線と、第ｎ＋１行目の前記第２電位上層共通配線および前記第２電位上層分枝配線と、第ｎ＋２行目の前記第２電位パッドと、第ｎ＋３行目の前記第２電位上層共通配線および前記第２電位上層分枝配線と、それぞれビア接続することを特徴とする半導体装置。
パッド表面に突起状の電極が規則的に配置され、前記電極を介して配線基板にフリップチップ方式により実装される半導体装置であって、
第１電位が印加される複数の第１電位パッドと、
前記第１電位と異なる第２電位が印加されるとともに、前記第１電位パッドと同一層に形成され、一の方向に前記第１電位パッドと交互に配置される複数の第２電位パッドと、
前記第１電位パッドと同一層に形成されるとともに、前記一の方向に沿って延在し、かつ、前記一の方向上の各前記第１電位パッドの第１の端部と接続される第１電位上層共通配線と、
前記第２電位パッドと同一層に形成されるとともに、前記一の方向に沿って延在し、かつ、前記一の方向上の各前記第２電位パッドの前記第１の端部の反対側の第２の端部と接続される第２電位上層共通配線と、
前記第１電位パッドと同一層に形成されるとともに、前記第１電位上層共通配線と前記第２電位上層共通配線の間にて前記第１電位パッドから隣りの前記第２電位パッドの近傍まで延在する第１電位上層分枝配線と、
前記第２電位パッドと同一層に形成されるとともに、前記第１電位上層共通配線と前記第２電位上層共通配線の間にて前記第２電位パッドから隣りの前記第１電位パッドの近傍まで延在する第２電位上層分枝配線と、
を備え、
前記第１電位パッド、前記第１電位上層共通配線、及び前記第１電位上層分枝配線の下層に形成されるとともに、前記第１電位パッド、前記第１電位上層共通配線、及び前記第１電位上層分枝配線のいずれか又はすべてとビア接続され、かつ、前記第１電位上層共通配線及び前記第１電位上層分枝配線と略直交方向に沿って配される第１電位下層配線と、
前記第２電位パッド、前記第２電位上層共通配線、及び前記第２電位上層分枝配線の下層に形成されるとともに、前記第２電位パッド、前記第２電位上層共通配線、及び前記第２電位上層分枝配線のいずれか又はすべてとビア接続され、かつ、前記第２電位上層共通配線及び前記第２電位上層分枝配線と略直交方向に沿って配される第２電位下層配線と、
を備え、
前記第１電位下層配線は、第ｍ列目において、第ｎ行目の前記第１電位パッドと、第ｎ＋１行目の前記第１電位上層共通配線および前記第１電位上層分枝配線と、それぞれビア接続し、
前記第２電位下層配線は、前記第ｍ列目において、前記第ｎ行目の前記第２電位上層共通配線と、前記第ｎ＋１行目の前記第２電位上層共通配線および前記第２電位上層分枝配線と、それぞれビア接続することを特徴とする半導体装置。
前記第１電位上層分枝配線は、前記第２電位上層共通配線と前記第２電位上層分枝配線の間に配され、
前記第２電位上層分枝配線は、前記第１電位上層共通配線と前記第１電位上層分枝配線の間に配されることを特徴とする請求項１又は２記載の半導体装置。
前記第１電位上層分枝配線および前記第２電位上層分枝配線は、１つのパッドの片側から複数本ずつ延在し、
前記第１電位上層分枝配線と前記第２電位上層分枝配線は、交互に噛み合うように配されることを特徴とする請求項１又は２記載の半導体装置。
前記第１電位下層配線は、第ｍ＋２列目において、前記第ｎ行目の前記第１電位上層共通配線と、前記第ｎ＋１行目の前記第１電位上層共通配線および前記第１電位上層分枝配線と、それぞれビア接続し、
前記第２電位下層配線は、前記第ｍ＋２列目において、前記第ｎ行目の前記第２電位パッドと、前記第ｎ＋１行目の前記第２電位上層共通配線および前記第２電位上層分枝配線と、それぞれビア接続することを特徴とする請求項２記載の半導体装置。
前記第１電位は、電源電位であり、
前記第２電位は、接地電位であることを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
配線基板と、
電極を介して前記配線基板にフリップチップ方式により実装される請求項１乃至６のいずれか一に記載の半導体装置と、
を備えることを特徴とする半導体パッケージ。