JP5285460B2 - 半導体集積回路の配線構造及びそれを有する半導体装置 - Google Patents

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Description

本発明は、配線に対する長さ制限又は面積制限を持つ配線層を使用した電源配線構造、及びそれを有する半導体装置に関するものである。
従来、半導体集積回路のレイアウト設計は、チップ上に半導体集積回路の構成要素である論理素子を相互の接続関係に基づき配置した後、論理素子に必要な電源を供給する電源配線を結線し、その次に、各論理素子が有する信号端子間を論理的に矛盾が生じないように信号配線で結線する方法を用いている。特に、従来の電源配線の結線方法としては、安定した電流を供給するために、同電位の電源配線は、メッシュ状にて等間隔、等幅に全面配線することが一般的であった(特許文献1参照)。
特開2000−11011号公報
近年、半導体集積回路は、高集積化が進み、チップサイズが増大している。その影響で、半導体集積回路が消費する電力量も増加傾向にある。そこで、半導体集積回路に安定した電力供給を行うために、電力を供給する電源配線には、低抵抗の配線層上に配線幅が広く、配線長も長い配線構造が用いられている。しかしながら、製造容易性の観点から、チップの端から端や、同電位で電力供給する範囲内の端から端までを1本の電源配線で接続するような長い電源配線が実装できない場合、電源配線をある一定長又は一定面積以下に制限する必要がある。
図1に、前述した電源配線構造を上から見た平面図を示す。一例として電源配線構造は、第1の配線層、第2の配線層及び第3の配線層の3層で構成され、3層全て等間隔、等幅とする。図1の100は電圧供給源、101は観測点、102〜105は第1の配線層の電源配線、106〜110は第2の配線層の電源配線、111〜114は第3の配線層の電源配線とし、115〜134は第1の配線層と第2の配線層とを結線するビア、135〜154は第2の配線層と第3の配線層とを結線するビアとし、電源配線の電位は全て同じとする。
説明を判りやすくするために、第1の配線層の単位メッシュ長あたりの抵抗値は20Ω、第2の配線層の抵抗値は無視できるほど小さい、第3の配線層の単位メッシュ長あたりの抵抗値は100Ωとし、第1の配線層と第2の配線層とを結線するビア115〜134と、第2の配線層と第3の配線層とを結線するビア135〜154との抵抗値は無視できるほど小さいものとする。
図2に、前述した製造容易性の観点から配線長や配線が占める面積に制限がある場合の電源配線構造を上から見た平面図を示す。図2では、一例として第1の配線層のみ一定長以下の配線で構成した電源配線構造とした。図2の200は電圧供給源、201は観測点、202〜205、255〜258は第1の配線層の電源配線、206〜210は第2の配線層の電源配線、211〜214は第3の配線層の電源配線とし、215〜234は第1の配線層と第2の配線層とを結線するビア、235〜254は第2の配線層と第3の配線層とを結線するビアとする。また259、260は配線長や配線が占める面積に制限がある第1の配線層のビア間の電源配線線分間の空き領域を示す。
なお、ここでは、図1の電圧供給源100及び観測点101と図2の電圧供給源200及び観測点201とがそれぞれ互いに同じ位置に存在するものとする。
図3は、図1と同じ電源配線構造を上から見た平面図である。図3の300は電圧供給源であり、図1の電圧供給源100と同じとする。301は観測点であり、図1の101と同じとする。302〜305は第1の配線層の電源配線であり、図1の102〜105と同じとする。306〜307は第2の配線層の電源配線であり、図1の106〜107と同じとする。311〜314は第3の配線層の電源配線であり、図1の111〜114と同じとする。315は後述する計算式で計算される計算範囲とする。
図4は、図2と同じ製造容易性の観点から配線長や配線が占める面積に制限がある場合の電源配線構造を上から見た平面図である。図4の400は電圧供給源であり、図2の電圧供給源200と同じとする。401は観測点であり、図2の201と同じとする。402〜405は第1の配線層の電源配線であり、図2の202〜205と同じとする。406〜407は第2の配線層の電源配線であり、図2の206〜207と同じとする。411〜414は第3の配線層の電源配線であり、図2の211〜214と同じとする。415〜418は後述する計算式で計算される計算範囲とする。
始めに、配線長や配線面積に制限が設けられたことによる抵抗値への影響を述べる。説明には、図3及び図4を用いる。図3の電圧供給源300及び観測点301と図4の電圧供給源400及び観測点401とはそれぞれ互いに同じ位置に存在するものとし、これらは図1の電圧供給源100及び観測点101並びに図2の電圧供給源200及び観測点201ともそれぞれ互いに同じ位置に存在する。更に、図3及び図4でも、図1及び図2と同様に電源配線構造は、第1の配線層、第2の配線層及び第3の配線層の3層で構成され、3層全て等間隔、等幅のケースで説明する。
抵抗値の比較は、電圧供給源300から観測点301までの抵抗値と、電圧供給源400から観測点401までの抵抗値とで行う。
まず、配線長や配線が占める面積に制限が設けられていない場合の抵抗値について、図3を用いて述べるにあたり、315で示した計算範囲内の抵抗値から説明する。第2の配線層とビアとの抵抗値は無視できるほど小さいものと仮定済みであるため、計算範囲315内の抵抗値を算出するにあたって、第1の配線層及び第3の配線層にのみ着目する。
第1の配線層の抵抗値であるR1を求める。計算範囲315内の第1の配線層は302から305までの合計4本となる。これらは全て並列に接続されており、抵抗値の計算式は、
R1=1/(1/20+1/20+1/20+1/20)=5(Ω) ・・・式1
となる。
次に、第3の配線層の抵抗値であるR3を求める。計算範囲315内の第3の配線層は311から314までの合計4本となる。これらは全て並列に接続されており、抵抗値の計算式は、
R3=1/(1/100+1/100+1/100+1/100)=25(Ω)
・・・式2
となる。
以上をもとに電圧供給源300から観測点301までの抵抗値を算出する。図1の説明において第1、第2及び第3の配線層の配線は等間隔、等幅と仮定済みであることから、電圧供給源300から観測点301までの抵抗値R_SUMは、
R_SUM=1/(1/R1+1/R3)+1/(1/R1+1/R3)+1/(1/R1+1/R3)+1/(1/R1+1/R3)=16.7(Ω) ・・・式3
のように算出できる。
次に、配線長や配線が占める面積に制限が設けられた場合の抵抗値を図4にて説明する。図4でも図3と同様に、第2の配線層とビアとの抵抗値は無視できるほど小さいと仮定済みであるため、電圧供給源400から観測点401までの抵抗値を算出する際は、第1の配線層及び第3の配線層にのみ着目する。
まず、第1の配線層の抵抗値であるR1’を求める。図3の場合と異なり、図4では計算範囲417内において、第1の配線層の配線が存在しない。この点に着目し、計算範囲415,416,418内の第1の配線層は402から405までの合計4本が存在し、それらが並列接続されているため、図3で利用した式1と同様に、
R1’=1/(1/20+1/20+1/20+1/20)=5(Ω) ・・・式4
が成り立つ。ただし、計算範囲417内の第1の配線層は0本のため、第1の配線層の抵抗値は存在しない。
次に、第3の配線層の抵抗値であるR3’を求める。第3の配線層は計算範囲415〜418の全てにおいて411から414までの合計4本が存在し、全て並列接続されている。そのため、抵抗値R3’の計算式は、図3の場合と同様に、
R3’=1/(1/100+1/100+1/100+1/100)=25(Ω)
・・・式5
が成り立つ。
以上をもとに電圧供給源400から観測点401までの抵抗値R_SUM’は、
R_SUM’=1/(1/R1+1/R3)+1/(1/R1+1/R3)+R3+1/(1/R1+1/R3)=37.5(Ω) ・・・式6
のように算出できる。
このように、配線長や配線が占める面積に制限がある状態で配線された図4の場合は、図3の場合に比べて、抵抗値が高くなる。この例では、配線層毎に異なる抵抗値を用いて示しているが、同じ抵抗値の場合や、第2の配線層に抵抗が存在した場合でも同様の結果が得られる。
次に、配線長や配線が占める面積に制限が設けられたことによる電圧降下への影響について、図3及び図4を用いて述べる。
ここで、電圧供給源の電圧値をVDD、任意の観測点における電流値をIa、任意の2点間の抵抗値をRaとするとき、任意の点における電圧降下は、
電圧降下=VDD−Σ(Ia×Ra) ・・・式7
で表される。ここで、図3中の観測点301や図4中の観測点401のみにセルが存在するものと仮定し、両観測点301,401における電流を定電流源とみなす。そして、任意の観測点での電流値をI、電圧供給源から任意の点までの抵抗値をR_SUMとすると、式7は、
電圧降下=VDD−I×R_SUM ・・・式8
のように表すことができる。
式8では、図3の観測点301及び図4の観測点401における電流値が同一とした場合、図3及び図4のそれぞれの電圧降下の影響は電圧供給源から任意の観測点までの抵抗値によって変動するといえる。図3及び図4のそれぞれの抵抗値は前述のとおり、配線長や配線が占める面積に制限がある場合は、配線長や配線が占める面積に制限がない場合に比べて抵抗値が高くなるといえる。以上を踏まえると、配線長や配線が占める面積に制限がない図3の観測点301における電圧降下よりも、配線長や配線が占める面積に制限がある図4の観測点401における電圧降下の方が大きくなることが判る。
このことより、電源配線に対して、配線長や配線が占める面積に制限が設けられた場合、電圧降下の影響が増大する新たな課題が生じることとなる。
一般的に電圧降下の影響は、半導体集積回路の設計時の遅延計算に対して反映されるため、電圧降下が大きくなると、半導体集積回路の高性能化を妨げる要因となる。製造容易性の観点から図2のように配線を一定長及び一定面積以下にする必要があるが、前述の理由からできる限り電圧降下を抑制しなければならない。
上記課題を解決するために、本発明によれば、配線に対する長さ及び配線が占める面積に制限を持つ配線層を有する半導体集積回路において、優先配線方向に平行に存在する同電位の電源配線に対して、電源配線の長さ及び面積制限を満たす範囲内で電源配線線分間に存在する空き領域の位置を相対的にずらした構造を実現することで、局所的な抵抗増加を分散させ、局所的な電圧降下の影響を抑制する。
本発明は、半導体集積回路の配線構造及びそれを有する半導体装置であって、優先配線方向に平行な第1の直線上に存在する同電位の第1の電源配線線分の間に設けられた電源配線線分間の第1の空き領域が、前記第1の電源配線線分に隣接して並走する同じく優先配線方向に平行な第2の直線上に存在する同電位の第2の電源配線線分の間に設けられた電源配線線分間の第2の空き領域に比べて相対的にずれた電源配線構造を有することを特徴とする。
また、前記第1の電源配線線分が隣接していない側で前記第2の電源配線線分に隣接して並走する優先配線方向に平行な第3の直線上に存在する同電位の第3の電源配線線分の間に設けられた電源配線線分間の第3の空き領域を備え、前記第3の空き領域が、前記第1の空き領域と前記第2の空き領域との少なくとも一方の空き領域に比べて相対的にずれた電源配線構造を有することを特徴とする。
また、前記第1の電源配線線分が隣接していない側で前記第2の電源配線線分に隣接して並走する優先配線方向に平行な第3の直線上に存在する同電位の第3の電源配線線分の間に設けられた電源配線線分間の第3の空き領域を備え、前記第3の空き領域が、前記第1の空き領域と前記第2の空き領域との両方の空き領域に比べて相対的にずれた電源配線構造を有することを特徴とする。
また、前記第2の電源配線線分が隣接していない側で、前記第1の電源配線線分に隣接して並走する優先配線方向に平行な第3の直線上に存在する同電位の第3の電源配線線分の間に設けられた電源配線線分間の第3の空き領域と、前記第1の電源配線線分が隣接していない側で、前記第2の電源配線線分に隣接して並走する優先配線方向に平行な第4の直線上に存在する同電位の第4の電源配線線分の間に設けられた電源配線線分間の第4の空き領域とを備え、前記第1の空き領域と前記第3の空き領域とは相対的にずれがなく、前記第2の空き領域と前記第4の空き領域とは相対的にずれがない電源配線構造を有することを特徴とする。
また、前記電源配線線分間の空き領域が相対的にずれた電源配線構造を有する電源配線層は、当該半導体集積回路が有する全配線層のうちの一部の配線層にのみ存在することを特徴とする。
また、前記電源配線線分間の空き領域が相対的にずれた電源配線構造を有する電源配線層は、当該半導体集積回路が有する全配線層中の最上層にのみ存在することを特徴とする。
また、前記第1の空き領域と前記第2の空き領域との位置が相対的に交互にずれることにより、同一配線層内の同電位の電源配線が千鳥構造になっていることを特徴とする。
また、前記第1の空き領域と前記第2の空き領域との位置が相対的にずれることにより、同一配線層内の同電位の電源配線に存在する電源配線線分間の空き領域が斜めに配置されていることを特徴とする。
また、前記優先配線方向に平行に存在する同電位かつ同じ配線長の複数の電源配線線分で構成された第1の電源配線線分グループと、前記優先配線方向に平行に存在する同電位かつ同じ配線長の他の複数の電源配線線分で構成された第2の電源配線線分グループとの間に設けられた電源配線線分グループ間の第1の空き領域と、併走する同電位の電源配線線分グループ間に設けられた電源配線線分グループ間の第2の空き領域との位置が相対的にずれていることを特徴とする。
本発明は、半導体集積回路の配線構造及びそれを有する半導体装置であって、ビア間の第1の空き領域に隣接する2つの電源配線線分がそれぞれ有するビアのうち、前記ビア間の第1の空き領域に最も近い位置に存在する2つの電源配線線分のビアとビアとの第1の間隔が、相対するビア間の第2の空き領域に隣接する2つの電源配線線分がそれぞれ有するビアのうち、前記ビア間の第2の空き領域に最も近い位置に存在する2つの電源配線線分のビアとビアとの第2の間隔と等しいことを特徴とする。
本発明は、半導体集積回路の配線構造及びそれを有する半導体装置であって、電圧供給源となるIO素子に接続された電源配線線分の長さが、同じ配線層に存在する同電位の全ての電源配線線分の中で最短になることがない電源配線構造を有することを特徴とする。
本発明は、半導体集積回路の配線構造及びそれを有する半導体装置であって、電圧供給源となるIO素子に接続された電源配線線分の長さが、同じ配線層に存在する同電位の全ての電源配線線分の中で最長になる電源配線構造を有することを特徴とする。
本発明によれば、電圧降下を抑制し、半導体集積回路の設計時において電圧降下に起因したマージンや遅延増加の低減を図ることで、半導体集積回路の高性能化が実現できる。
以下、本発明の実施形態を図面に基づいて詳細に説明する。
《第1の実施形態》
本発明の第1の実施形態における電源配線構造及び半導体装置について、図5〜図9を参照しながら説明する。
図5に、多層配線層構造を持つ半導体装置の第1の電源配線例を示す。500は、半導体装置のチップ外周である。501は電源配線線分であり、図2における202〜205、255〜258と同じものである。502は電源配線線分間の空き領域であり、図2における259〜260と同じものである。図5に示すように、電源配線線分間の空き領域502が電源配線毎に交互に現れるよう、電源配線線分501を配置する。このような構造を持つ場合、図4で示したモデルを用いて、式4〜式6と同じ要領で電源配線の抵抗値R1”を求める場合、図4の構造におけるR1’に比べて並列に接続される抵抗が少ないため、R1”そのものはR1’よりも大きくなる。例として、このR1”を10(Ω)とした場合、R_SUM”は、
R_SUM”=1/(1/R1”+1/R3)+1/(1/R1”+1/R3)+1/(1/R1”+1/R3)+1/(1/R1”+1/R3)=28.6(Ω)
・・・式9
のようになる。
このR_SUM”は、図4で示した構造での抵抗R_SUM’=37.5(Ω)よりも小さい。すなわち、式8に基づき、電圧降下量が少ない。このように、図5で示す構造の電源配線は、図4で示す構造の電源配線よりも電圧降下量低減について有効である。
図6に、多層配線層構造を持つ半導体装置の第2の電源配線例を示す。600は半導体装置のチップ外周である。601は電源配線線分であり、図2における202〜205、255〜258と同じものである。602は電源配線線分間の空き領域であり、図2における259〜260と同じものである。図6に示すように、電源配線線分間の空き領域602が、電源配線の優先配線方向に少しずつずれるよう、電源配線線分601を配置する。図6の電源配線構造も、図5で示す構造の電源配線と同様の考え方で、図4で示す構造の電源配線よりも電圧降下量低減について有利である。更には、図5よりも並列に接続される抵抗が多いため、図5の構造よりも電圧降下量低減について有効である。
図7に、多層配線層構造を持つ半導体装置の第3の電源配線例を示す。700は半導体装置のチップ外周である。701は電源配線線分であり、図2における202〜205、255〜258と同じものである。702は電源配線線分間の空き領域であり、図2における259〜260と同じものである。図7に示すように、電源配線線分間の空き領域702が電源配線の優先配線方向に少しずつずれるよう、電源配線線分701を配置する。図7の電源配線構造も、図6で示す構造の電源配線と同様の考え方で、図4で示す構造の電源配線よりも電圧降下量低減について有効である。更には、図6の場合よりもチップ外周700、特に電圧供給源である左右の辺に接続された電源配線の長さが相対的に長いため、チップ外周付近における電圧降下量を低減するという点で有効である。
図8に、多層配線層構造を持つ半導体装置の第4の電源配線例を示す。800は半導体装置のチップ外周である。801は電源配線線分であり、図2における202〜205、255〜258と同じものである。802は電源配線線分間の空き領域であり、図2における259〜260と同じものである。図8に示すように、電源配線線分間の空き領域802が電源配線毎に交互に現れるよう、電源配線線分801を配置する。図5で示す構造の電源配線と同様の考え方で、図4で示す構造の電源配線よりも電圧降下量低減について有利である。更には、電圧供給源がチップ外周800の左右の辺であった場合、電圧降下量が一番多いチップ中央付近に電源配線の切断箇所802が配置されるような電源配線構造を持つため、その他の箇所での電圧降下量を低減する点で有効である。
図9に、多層配線層構造を持つ半導体装置の第5の電源配線例を示す。900は半導体装置のチップ外周である。901は電源配線線分であり、図2における202〜205、255〜258と同じものである。902と903は電源配線線分間の空き領域であり、図2における259〜260と同じものである。図9に示すように、同一電位かつ複数本の電源配線線分を1つのグループとして構成し、図5、図6、図7、図8に示す電源配線例と同様の構造で配線することを特徴とする。このような電源配線構造を用いることで、電源配線線分間の空き領域の位置が並行して存在する場合に比べ、局所的な電圧降下の低減が可能となる。
なお、図5、図6、図7、図8、図9の電源配線例は、半導体集積回路の全面に敷設してもよい。だたし、複数の電位で動作する場合は、同電位で動作する回路が存在する範囲にのみ敷設してもよい。
《第2の実施形態》
次に、本発明の第2の実施形態における電源配線構造及び半導体装置について、図面を参照しながら説明する。本実施の形態においては、ビア間の電源配線線分間の空き領域に隣接する2つの電源配線線分がそれぞれ有するビアのうち、電源配線線分間の空き領域に最も近い2つのビア間の間隔と、相対するビア間の電源配線線分間の空き領域に隣接する2つの電源配線線分がそれぞれ有するビアのうち、電源配線線分間の空き領域に最も近い2つのビア間の間隔とが等しい構造を持つことを説明する。
配線長制限のある配線層を用いて電源配線構造を構成した場合、図2に例示したように、第1の配線層にて電源配線202と電源配線255とが切断された状態になる。この切断された部分の最も近いビア217,218の間隔は、電源配線線分間の空き領域259の幅である。
更に着目した2つの電源配線202,255にそれぞれ相対する第1の配線層の電源配線203,256が有するビアの中で、前記電源配線線分間の空き領域259に最も近いビア間の間隔260が等しいことを特徴としている。更にその際、ビア間隔259を構成するビア217,218が属する電源配線202,255の両端は共に電源配線線分間の空き領域に隣接するビアの位置よりも飛び出ることがないようにすることで、配線リソースを最大限に活用することが可能となる。
図10を用いて、製造容易性の観点からビアから配線が空き領域側に出るケースを説明する。1100、1101はビア間の空き領域、1110〜1113は配線に対する長さ及び面積制限がない配線層の電源配線であり、ここでは電源配線Aと呼ぶ。1120〜1123は配線に対する長さ及び面積制限のある配線層を用いた電源配線であり、ここでは電源配線Bと呼ぶ。1130〜1133はビアを示す。
製造容易性の観点からビア間の空き領域に隣接する電源配線Bを、配線1121及び1122のようにビア間の空き領域側に、はみ出すように残す場合が考えられる。この場合は、図2で示した場合に比べ信号配線のためのリソースが低減するので、はみ出す配線部分は最小限であることが、配線リソースを活用するために好ましい。
《第3の実施形態》
次に、本発明の第3の実施形態における電源配線構造及び半導体装置について、図面を参照しながら説明する。
図11は、第3の実施形態の半導体装置の電源配線構造を上から見た平面図である。これは、図2と同様に、配線長や配線が占める面積に制限がある場合の配線層を有した電源配線構造の平面図である。図11において、2001は半導体装置のチップ外周、2002は電圧供給源となるIO素子、2003、2004は共に配線に対する長さ制限又は面積制限のある配線層を用いた配線であり、202〜205、255〜258と同じである。そのうち2003は電圧供給源となるIO素子2002に接続する電源配線線分を、2004はIO素子2002に接続していない電源配線線分をそれぞれ示す。ここで、電源配線線分2003及び2004は、同一の配線層上に配置された、同電位の電源配線線分であり、図2の第1の配線層と同様である。
本実施形態と第1の実施形態との相違点は、電圧供給源となるIO素子2002に接続する電源配線線分2003の長さが、電源配線線分2003及び2004の中で最長となる点である。
図12は、本実施形態の動作を説明するための電源配線構造を示す拡大平面図である。図12において、2005は電圧供給源となるIO素子、2006、2007は共に配線に対する長さ及び面積制限のある配線層を用いた配線であり、図2の第1の配線層と同様である。そのうち、2006は電圧供給源となるIO素子2005に接続する電源配線線分、2007は平行方向に電源配線線分2006と隣り合う電源配線線分を示す。つまり、図12のIO素子2005は図11のIO素子2002に、図12の電源配線線分2006は図11の電源配線線分2003にそれぞれ対応する。
なお、この例は第1の配線層の優先配線方向が横方向の場合の例であり、第1の配線層の優先配線方向が縦方向の場合は、2006、2007は縦方向に垂直に隣り合う電源配線線分となる。2008は電源配線線分2006及び2007が配置された配線層の下層又は上層に配置された電源配線線分であり、図2の第2の配線層と同様である。2009は電源配線線分2008の配置された配線層より更に下層又は上層に配置された電源配線線分であり、図2の第3の配線層と同様である。2010は電源配線線分2005又は2006と上層又は下層に存在する電源配線線分2008とを接続するビアであり、215〜234と同様である。更に、2011は電源配線線分2008と電源配線線分2009とを接続するビアであり、235〜254と同様である。電源配線線分2008及び2009と、ビア2010及び2011との関係は、連続的に格子状に配置されているものとする。また、電源配線線分2006及び2007は、他層の電源配線線分2008,2009よりも配線幅が太く、配線抵抗値が低いものとする。
以下、図12を用いて、本実施形態の動作を説明する。IO素子2005から供給された電流は、電源配線線分2006からビア2010を通り、電源配線線分2008へ、更に、ビア2011を通り電源配線線分2009へと流れていく。また、電源配線線分2009からビア2011、電源配線線分2008、ビア2010を通り、電源配線線分2007へと流れていく。
IO素子2005に接続する電源配線線分2006は配線抵抗値が低いため、長くするほど、任意の点までの抵抗値を下げることになる。すなわち、前述の式8で表されるとおり、電圧供給源からの抵抗値が低いほど、その点における電圧降下を抑制することになる。
以上のように本実施形態によれば、電圧供給源となるIO素子2002又は2005に接続された電源配線線分2003又は2006の長さが、同じ配線層に存在する同電位の全ての電源配線線分の中で最長となる構造とすることにより、線分長に制限が与えられた中でも、電圧供給源から供給される電流を最大限に保つことができるため、半導体集積回路全体の電圧降下を抑制する効果が得られる。
なお、図11において、電圧供給源となるIO素子2002に接続する電源配線線分2003を、全ての電源配線線分の中で最長としたが、一定長以上の長さとすることでも電圧降下を抑制する効果は得られる。
本発明に係る半導体装置は、電圧降下を抑制する配線構造を有し、半導体集積回路のマージン削減を実現する半導体集積回路の配線構造として有用である。
基本的な電源配線構造の平面図である。 配線長や配線が占める面積に制限を有する電源配線構造の平面図である。 基本的な電源配線構造の抵抗値計算のための平面図である。 配線長や配線が占める面積に制限を有する電源配線構造の抵抗値計算のための平面図である。 第1の実施形態の第1の電源配線構造の平面図である。 第1の実施形態の第2の電源配線構造の平面図である。 第1の実施形態の第3の電源配線構造の平面図である。 第1の実施形態の第4の電源配線構造の平面図である。 第1の実施形態の第5の電源配線構造の平面図である。 第2の実施形態を説明する電源配線構造の拡大平面図である。 第3の実施形態を説明する電源配線構造の平面図である。 第3の実施形態を説明する電源配線構造の拡大平面図である。
100,200,300,400 電圧供給源
101,201,301,401 観測点
102〜105 配線に対する長さ及び面積制限がない場合の第1の配線層のビア間の電源配線
106〜110,206〜210,306〜307,406〜407 第2の配線層の電源配線
111〜114,211〜214,411〜414 第3の配線層の電源配線
115〜134,215〜234 第1の配線層と第2の配線層とを結線するビア
135〜154,235〜254 第2の配線層と第3の配線層とを結線するビア
202〜205,255〜258,302〜305,402〜405 配線に対する長さ及び面積制限がある場合の第1の配線層の電源配線
259〜260 電源配線線分間の空き領域
315,415〜418 計算範囲
500,600,700,800,900 半導体装置のチップ外周
501,601,701,801,901 配線に対する長さ及び面積制限がある場合の第1の配線層の電源配線
502,602,702,802,902〜903 電源配線線分間の空き領域
1100,1101 ビア間の空き領域
1110〜1113 配線に対する長さ及び面積制限がない配線層の電源配線
1120〜1123 配線に対する長さ及び面積制限がある配線層の電源配線
2001 半導体装置のチップ外周
2002,2005 電圧供給源となるIO素子
2003〜2004,2006〜2007 配線に対する長さ及び面積制限がある場合の第1の配線層の電源配線
2008 第2の配線層の電源配線
2009 第3の配線層の電源配線
2010 第1の配線層と第2の配線層とを結線するビア
2011 第2の配線層と第3の配線層とを結線するビア

Claims (7)

  1. 優先配線方向に平行な第1の直線上に存在する同電位の第1の電源配線線分の間に設けられた電源配線線分間の第1の空き領域が、前記第1の電源配線線分に隣接して並走する同じく優先配線方向に平行な第2の直線上に存在する同電位の第2の電源配線線分の間に設けられた電源配線線分間の第2の空き領域に比べて相対的にずれ、
    前記第1の電源配線線分が隣接していない側で前記第2の電源配線線分に隣接して並走する優先配線方向に平行な第3の直線上に存在する同電位の第3の電源配線線分の間に設けられた電源配線線分間の第3の空き領域を備え、
    前記第3の空き領域が、前記第1の空き領域と前記第2の空き領域との少なくとも一方の空き領域に比べて相対的にずれた電源配線構造を有することを特徴とする半導体装置。
  2. 優先配線方向に平行な第1の直線上に存在する同電位の第1の電源配線線分の間に設けられた電源配線線分間の第1の空き領域が、前記第1の電源配線線分に隣接して並走する同じく優先配線方向に平行な第2の直線上に存在する同電位の第2の電源配線線分の間に設けられた電源配線線分間の第2の空き領域に比べて相対的にずれ、
    前記第1の電源配線線分が隣接していない側で前記第2の電源配線線分に隣接して並走する優先配線方向に平行な第3の直線上に存在する同電位の第3の電源配線線分の間に設けられた電源配線線分間の第3の空き領域を備え、
    前記第3の空き領域が、前記第1の空き領域と前記第2の空き領域との両方の空き領域に比べて相対的にずれた電源配線構造を有することを特徴とする半導体装置。
  3. 優先配線方向に平行な第1の直線上に存在する同電位の第1の電源配線線分の間に設けられた電源配線線分間の第1の空き領域が、前記第1の電源配線線分に隣接して並走する同じく優先配線方向に平行な第2の直線上に存在する同電位の第2の電源配線線分の間に設けられた電源配線線分間の第2の空き領域に比べて相対的にずれ、
    前記第2の電源配線線分が隣接していない側で、前記第1の電源配線線分に隣接して並走する優先配線方向に平行な第3の直線上に存在する同電位の第3の電源配線線分の間に設けられた電源配線線分間の第3の空き領域と、
    前記第1の電源配線線分が隣接していない側で、前記第2の電源配線線分に隣接して並走する優先配線方向に平行な第4の直線上に存在する同電位の第4の電源配線線分の間に設けられた電源配線線分間の第4の空き領域とを備え、
    前記第1の空き領域と前記第3の空き領域とは相対的にずれがなく、前記第2の空き領域と前記第4の空き領域とは相対的にずれがない電源配線構造を有することを特徴とする半導体装置。
  4. 優先配線方向に平行な第1の直線上に存在する同電位の第1の電源配線線分の間に設けられた電源配線線分間の第1の空き領域が、前記第1の電源配線線分に隣接して並走する同じく優先配線方向に平行な第2の直線上に存在する同電位の第2の電源配線線分の間に設けられた電源配線線分間の第2の空き領域に比べて相対的にずれ、
    前記第1の空き領域と前記第2の空き領域との位置が相対的に交互にずれることにより、同一配線層内の同電位の電源配線が千鳥構造になっている電源配線構造を有することを特徴とする半導体装置。
  5. 優先配線方向に平行な第1の直線上に存在する同電位の第1の電源配線線分の間に設けられた電源配線線分間の第1の空き領域が、前記第1の電源配線線分に隣接して並走する同じく優先配線方向に平行な第2の直線上に存在する同電位の第2の電源配線線分の間に設けられた電源配線線分間の第2の空き領域に比べて相対的にずれ、
    前記優先配線方向に平行に存在する同電位かつ同じ配線長の複数の電源配線線分で構成された第1の電源配線線分グループと、前記優先配線方向に平行に存在する同電位かつ同じ配線長の他の複数の電源配線線分で構成された第2の電源配線線分グループとの間に設けられた電源配線線分グループ間の第1の空き領域と、併走する同電位の電源配線線分グループ間に設けられた電源配線線分グループ間の第2の空き領域との位置が相対的にずれている電源配線構造を有することを特徴とする半導体装置。
  6. 請求項1〜5のいずれかに記載の半導体装置において、
    前記電源配線構造を有する電源配線層は、当該半導体装置が有する全配線層のうちの一部の配線層にのみ存在することを特徴とする半導体装置。
  7. 請求項1〜5のいずれかに記載の半導体装置において、
    前記電源配線構造を有する電源配線層は、当該半導体装置が有する全配線層中の最上層にのみ存在することを特徴とする半導体装置。
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