JP2010186823A - 半導体集積回路の配線構造及びそれを有する半導体装置 - Google Patents

Abstract

【課題】半導体集積回路内の電源配線は同電位内でメッシュ状に等間隔、等幅で全面配線することが一般的である。しかし、製造容易性の観点から、配線をある一定長又は一定面積以下に制限する場合がある。このような場合、従来に比べて電圧降下の影響が増大する。電圧降下は回路設計時の遅延計算に対して反映されるため、電圧降下の増大により、回路の高性能化を妨げる要因となる。
【解決手段】配線に対する長さ及び配線が占める面積に制限を持つ配線層を有する半導体集積回路チップ７００において、優先配線方向に平行に存在する同電位の電源配線に対して、電源配線の長さ及び面積制限を満たす範囲内で電源配線線分７０１間に存在する空き領域７０２の位置を相対的にずらした構造を実現することで、局所的な抵抗増加を分散し、電圧降下の影響を抑制する。
【選択図】図７

Description

本発明は、配線に対する長さ制限又は面積制限を持つ配線層を使用した電源配線構造、及びそれを有する半導体装置に関するものである。

従来、半導体集積回路のレイアウト設計は、チップ上に半導体集積回路の構成要素である論理素子を相互の接続関係に基づき配置した後、論理素子に必要な電源を供給する電源配線を結線し、その次に、各論理素子が有する信号端子間を論理的に矛盾が生じないように信号配線で結線する方法を用いている。特に、従来の電源配線の結線方法としては、安定した電流を供給するために、同電位の電源配線は、メッシュ状にて等間隔、等幅に全面配線することが一般的であった（特許文献１参照）。
特開２０００−１１０１１号公報

近年、半導体集積回路は、高集積化が進み、チップサイズが増大している。その影響で、半導体集積回路が消費する電力量も増加傾向にある。そこで、半導体集積回路に安定した電力供給を行うために、電力を供給する電源配線には、低抵抗の配線層上に配線幅が広く、配線長も長い配線構造が用いられている。しかしながら、製造容易性の観点から、チップの端から端や、同電位で電力供給する範囲内の端から端までを１本の電源配線で接続するような長い電源配線が実装できない場合、電源配線をある一定長又は一定面積以下に制限する必要がある。

図１に、前述した電源配線構造を上から見た平面図を示す。一例として電源配線構造は、第１の配線層、第２の配線層及び第３の配線層の３層で構成され、３層全て等間隔、等幅とする。図１の１００は電圧供給源、１０１は観測点、１０２〜１０５は第１の配線層の電源配線、１０６〜１１０は第２の配線層の電源配線、１１１〜１１４は第３の配線層の電源配線とし、１１５〜１３４は第１の配線層と第２の配線層とを結線するビア、１３５〜１５４は第２の配線層と第３の配線層とを結線するビアとし、電源配線の電位は全て同じとする。

説明を判りやすくするために、第１の配線層の単位メッシュ長あたりの抵抗値は２０Ω、第２の配線層の抵抗値は無視できるほど小さい、第３の配線層の単位メッシュ長あたりの抵抗値は１００Ωとし、第１の配線層と第２の配線層とを結線するビア１１５〜１３４と、第２の配線層と第３の配線層とを結線するビア１３５〜１５４との抵抗値は無視できるほど小さいものとする。

図２に、前述した製造容易性の観点から配線長や配線が占める面積に制限がある場合の電源配線構造を上から見た平面図を示す。図２では、一例として第１の配線層のみ一定長以下の配線で構成した電源配線構造とした。図２の２００は電圧供給源、２０１は観測点、２０２〜２０５、２５５〜２５８は第１の配線層の電源配線、２０６〜２１０は第２の配線層の電源配線、２１１〜２１４は第３の配線層の電源配線とし、２１５〜２３４は第１の配線層と第２の配線層とを結線するビア、２３５〜２５４は第２の配線層と第３の配線層とを結線するビアとする。また２５９、２６０は配線長や配線が占める面積に制限がある第１の配線層のビア間の電源配線線分間の空き領域を示す。

なお、ここでは、図１の電圧供給源１００及び観測点１０１と図２の電圧供給源２００及び観測点２０１とがそれぞれ互いに同じ位置に存在するものとする。

図３は、図１と同じ電源配線構造を上から見た平面図である。図３の３００は電圧供給源であり、図１の電圧供給源１００と同じとする。３０１は観測点であり、図１の１０１と同じとする。３０２〜３０５は第１の配線層の電源配線であり、図１の１０２〜１０５と同じとする。３０６〜３０７は第２の配線層の電源配線であり、図１の１０６〜１０７と同じとする。３１１〜３１４は第３の配線層の電源配線であり、図１の１１１〜１１４と同じとする。３１５は後述する計算式で計算される計算範囲とする。

図４は、図２と同じ製造容易性の観点から配線長や配線が占める面積に制限がある場合の電源配線構造を上から見た平面図である。図４の４００は電圧供給源であり、図２の電圧供給源２００と同じとする。４０１は観測点であり、図２の２０１と同じとする。４０２〜４０５は第１の配線層の電源配線であり、図２の２０２〜２０５と同じとする。４０６〜４０７は第２の配線層の電源配線であり、図２の２０６〜２０７と同じとする。４１１〜４１４は第３の配線層の電源配線であり、図２の２１１〜２１４と同じとする。４１５〜４１８は後述する計算式で計算される計算範囲とする。

始めに、配線長や配線面積に制限が設けられたことによる抵抗値への影響を述べる。説明には、図３及び図４を用いる。図３の電圧供給源３００及び観測点３０１と図４の電圧供給源４００及び観測点４０１とはそれぞれ互いに同じ位置に存在するものとし、これらは図１の電圧供給源１００及び観測点１０１並びに図２の電圧供給源２００及び観測点２０１ともそれぞれ互いに同じ位置に存在する。更に、図３及び図４でも、図１及び図２と同様に電源配線構造は、第１の配線層、第２の配線層及び第３の配線層の３層で構成され、３層全て等間隔、等幅のケースで説明する。

抵抗値の比較は、電圧供給源３００から観測点３０１までの抵抗値と、電圧供給源４００から観測点４０１までの抵抗値とで行う。

まず、配線長や配線が占める面積に制限が設けられていない場合の抵抗値について、図３を用いて述べるにあたり、３１５で示した計算範囲内の抵抗値から説明する。第２の配線層とビアとの抵抗値は無視できるほど小さいものと仮定済みであるため、計算範囲３１５内の抵抗値を算出するにあたって、第１の配線層及び第３の配線層にのみ着目する。

第１の配線層の抵抗値であるＲ１を求める。計算範囲３１５内の第１の配線層は３０２から３０５までの合計４本となる。これらは全て並列に接続されており、抵抗値の計算式は、
Ｒ１＝１／（１／２０＋１／２０＋１／２０＋１／２０）＝５（Ω） ・・・式１
となる。

次に、第３の配線層の抵抗値であるＲ３を求める。計算範囲３１５内の第３の配線層は３１１から３１４までの合計４本となる。これらは全て並列に接続されており、抵抗値の計算式は、
Ｒ３＝１／（１／１００＋１／１００＋１／１００＋１／１００）＝２５（Ω）
・・・式２
となる。

以上をもとに電圧供給源３００から観測点３０１までの抵抗値を算出する。図１の説明において第１、第２及び第３の配線層の配線は等間隔、等幅と仮定済みであることから、電圧供給源３００から観測点３０１までの抵抗値Ｒ＿ＳＵＭは、
Ｒ＿ＳＵＭ＝１／（１／Ｒ１＋１／Ｒ３）＋１／（１／Ｒ１＋１／Ｒ３）＋１／（１／Ｒ１＋１／Ｒ３）＋１／（１／Ｒ１＋１／Ｒ３）＝１６．７（Ω） ・・・式３
のように算出できる。

次に、配線長や配線が占める面積に制限が設けられた場合の抵抗値を図４にて説明する。図４でも図３と同様に、第２の配線層とビアとの抵抗値は無視できるほど小さいと仮定済みであるため、電圧供給源４００から観測点４０１までの抵抗値を算出する際は、第１の配線層及び第３の配線層にのみ着目する。

まず、第１の配線層の抵抗値であるＲ１’を求める。図３の場合と異なり、図４では計算範囲４１７内において、第１の配線層の配線が存在しない。この点に着目し、計算範囲４１５，４１６，４１８内の第１の配線層は４０２から４０５までの合計４本が存在し、それらが並列接続されているため、図３で利用した式１と同様に、
Ｒ１’＝１／（１／２０＋１／２０＋１／２０＋１／２０）＝５（Ω） ・・・式４
が成り立つ。ただし、計算範囲４１７内の第１の配線層は０本のため、第１の配線層の抵抗値は存在しない。

次に、第３の配線層の抵抗値であるＲ３’を求める。第３の配線層は計算範囲４１５〜４１８の全てにおいて４１１から４１４までの合計４本が存在し、全て並列接続されている。そのため、抵抗値Ｒ３’の計算式は、図３の場合と同様に、
Ｒ３’＝１／（１／１００＋１／１００＋１／１００＋１／１００）＝２５（Ω）
・・・式５
が成り立つ。

以上をもとに電圧供給源４００から観測点４０１までの抵抗値Ｒ＿ＳＵＭ’は、
Ｒ＿ＳＵＭ’＝１／（１／Ｒ１＋１／Ｒ３）＋１／（１／Ｒ１＋１／Ｒ３）＋Ｒ３＋１／（１／Ｒ１＋１／Ｒ３）＝３７．５（Ω） ・・・式６
のように算出できる。

このように、配線長や配線が占める面積に制限がある状態で配線された図４の場合は、図３の場合に比べて、抵抗値が高くなる。この例では、配線層毎に異なる抵抗値を用いて示しているが、同じ抵抗値の場合や、第２の配線層に抵抗が存在した場合でも同様の結果が得られる。

次に、配線長や配線が占める面積に制限が設けられたことによる電圧降下への影響について、図３及び図４を用いて述べる。

ここで、電圧供給源の電圧値をＶＤＤ、任意の観測点における電流値をＩａ、任意の２点間の抵抗値をＲａとするとき、任意の点における電圧降下は、
電圧降下＝ＶＤＤ−Σ（Ｉａ×Ｒａ） ・・・式７
で表される。ここで、図３中の観測点３０１や図４中の観測点４０１のみにセルが存在するものと仮定し、両観測点３０１，４０１における電流を定電流源とみなす。そして、任意の観測点での電流値をＩ、電圧供給源から任意の点までの抵抗値をＲ＿ＳＵＭとすると、式７は、
電圧降下＝ＶＤＤ−Ｉ×Ｒ＿ＳＵＭ ・・・式８
のように表すことができる。

式８では、図３の観測点３０１及び図４の観測点４０１における電流値が同一とした場合、図３及び図４のそれぞれの電圧降下の影響は電圧供給源から任意の観測点までの抵抗値によって変動するといえる。図３及び図４のそれぞれの抵抗値は前述のとおり、配線長や配線が占める面積に制限がある場合は、配線長や配線が占める面積に制限がない場合に比べて抵抗値が高くなるといえる。以上を踏まえると、配線長や配線が占める面積に制限がない図３の観測点３０１における電圧降下よりも、配線長や配線が占める面積に制限がある図４の観測点４０１における電圧降下の方が大きくなることが判る。

このことより、電源配線に対して、配線長や配線が占める面積に制限が設けられた場合、電圧降下の影響が増大する新たな課題が生じることとなる。

一般的に電圧降下の影響は、半導体集積回路の設計時の遅延計算に対して反映されるため、電圧降下が大きくなると、半導体集積回路の高性能化を妨げる要因となる。製造容易性の観点から図２のように配線を一定長及び一定面積以下にする必要があるが、前述の理由からできる限り電圧降下を抑制しなければならない。

上記課題を解決するために、本発明によれば、配線に対する長さ及び配線が占める面積に制限を持つ配線層を有する半導体集積回路において、優先配線方向に平行に存在する同電位の電源配線に対して、電源配線の長さ及び面積制限を満たす範囲内で電源配線線分間に存在する空き領域の位置を相対的にずらした構造を実現することで、局所的な抵抗増加を分散させ、局所的な電圧降下の影響を抑制する。

本発明は、半導体集積回路の配線構造及びそれを有する半導体装置であって、優先配線方向に平行に存在する同電位の電源配線線分の間に設けられた電源配線線分間の第１の空き領域が、並走する同じく優先配線方向に平行に存在する同電位の電源配線線分間に設けられた電源配線線分間の第２の空き領域に比べて相対的にずれた電源配線構造を有することを特徴とする。

また、前記電源配線線分間の空き領域が相対的にずれた電源配線構造を有する電源配線層は、当該半導体集積回路が有する全配線層のうちの一部の配線層にのみ存在することを特徴とする。

また、前記電源配線線分間の空き領域が相対的にずれた電源配線構造を有する電源配線層は、当該半導体集積回路が有する全配線層中の最上層にのみ存在することを特徴とする。

また、前記第１の空き領域と前記第２の空き領域との位置が相対的に交互にずれることにより、同一配線層内の同電位の電源配線が千鳥構造になっていることを特徴とする。

また、前記第１の空き領域と前記第２の空き領域との位置が相対的にずれることにより、同一配線層内の同電位の電源配線に存在する電源配線線分間の空き領域が斜めに配置されていることを特徴とする。

また、前記優先配線方向に平行に存在する同電位かつ同じ配線長の複数の電源配線線分で構成された第１の電源配線線分グループと、前記優先配線方向に平行に存在する同電位かつ同じ配線長の他の複数の電源配線線分で構成された第２の電源配線線分グループとの間に設けられた電源配線線分グループ間の第１の空き領域と、併走する同電位の電源配線線分グループ間に設けられた電源配線線分グループ間の第２の空き領域との位置が相対的にずれていることを特徴とする。

本発明は、半導体集積回路の配線構造及びそれを有する半導体装置であって、ビア間の第１の空き領域に隣接する２つの電源配線線分がそれぞれ有するビアのうち、前記ビア間の第１の空き領域に最も近い位置に存在する２つの電源配線線分のビアとビアとの第１の間隔が、相対するビア間の第２の空き領域に隣接する２つの電源配線線分がそれぞれ有するビアのうち、前記ビア間の第２の空き領域に最も近い位置に存在する２つの電源配線線分のビアとビアとの第２の間隔と等しいことを特徴とする。

本発明は、半導体集積回路の配線構造及びそれを有する半導体装置であって、電圧供給源となるＩＯ素子に接続された電源配線線分の長さが、同じ配線層に存在する同電位の全ての電源配線線分の中で最短になることがない電源配線構造を有することを特徴とする。

本発明は、半導体集積回路の配線構造及びそれを有する半導体装置であって、電圧供給源となるＩＯ素子に接続された電源配線線分の長さが、同じ配線層に存在する同電位の全ての電源配線線分の中で最長になる電源配線構造を有することを特徴とする。

本発明によれば、電圧降下を抑制し、半導体集積回路の設計時において電圧降下に起因したマージンや遅延増加の低減を図ることで、半導体集積回路の高性能化が実現できる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。

《第１の実施形態》
本発明の第１の実施形態における電源配線構造及び半導体装置について、図５〜図９を参照しながら説明する。

図５に、多層配線層構造を持つ半導体装置の第１の電源配線例を示す。５００は、半導体装置のチップ外周である。５０１は電源配線線分であり、図２における２０２〜２０５、２５５〜２５８と同じものである。５０２は電源配線線分間の空き領域であり、図２における２５９〜２６０と同じものである。図５に示すように、電源配線線分間の空き領域５０２が電源配線毎に交互に現れるよう、電源配線線分５０１を配置する。このような構造を持つ場合、図４で示したモデルを用いて、式４〜式６と同じ要領で電源配線の抵抗値Ｒ１”を求める場合、図４の構造におけるＲ１’に比べて並列に接続される抵抗が少ないため、Ｒ１”そのものはＲ１’よりも大きくなる。例として、このＲ１”を１０（Ω）とした場合、Ｒ＿ＳＵＭ”は、
Ｒ＿ＳＵＭ”＝１／（１／Ｒ１”＋１／Ｒ３）＋１／（１／Ｒ１”＋１／Ｒ３）＋１／（１／Ｒ１”＋１／Ｒ３）＋１／（１／Ｒ１”＋１／Ｒ３）＝２８．６（Ω）
・・・式９
のようになる。

このＲ＿ＳＵＭ”は、図４で示した構造での抵抗Ｒ＿ＳＵＭ’＝３７．５（Ω）よりも小さい。すなわち、式８に基づき、電圧降下量が少ない。このように、図５で示す構造の電源配線は、図４で示す構造の電源配線よりも電圧降下量低減について有効である。

図６に、多層配線層構造を持つ半導体装置の第２の電源配線例を示す。６００は半導体装置のチップ外周である。６０１は電源配線線分であり、図２における２０２〜２０５、２５５〜２５８と同じものである。６０２は電源配線線分間の空き領域であり、図２における２５９〜２６０と同じものである。図６に示すように、電源配線線分間の空き領域６０２が、電源配線の優先配線方向に少しずつずれるよう、電源配線線分６０１を配置する。図６の電源配線構造も、図５で示す構造の電源配線と同様の考え方で、図４で示す構造の電源配線よりも電圧降下量低減について有利である。更には、図５よりも並列に接続される抵抗が多いため、図５の構造よりも電圧降下量低減について有効である。

図７に、多層配線層構造を持つ半導体装置の第３の電源配線例を示す。７００は半導体装置のチップ外周である。７０１は電源配線線分であり、図２における２０２〜２０５、２５５〜２５８と同じものである。７０２は電源配線線分間の空き領域であり、図２における２５９〜２６０と同じものである。図７に示すように、電源配線線分間の空き領域７０２が電源配線の優先配線方向に少しずつずれるよう、電源配線線分７０１を配置する。図７の電源配線構造も、図６で示す構造の電源配線と同様の考え方で、図４で示す構造の電源配線よりも電圧降下量低減について有効である。更には、図６の場合よりもチップ外周７００、特に電圧供給源である左右の辺に接続された電源配線の長さが相対的に長いため、チップ外周付近における電圧降下量を低減するという点で有効である。

図８に、多層配線層構造を持つ半導体装置の第４の電源配線例を示す。８００は半導体装置のチップ外周である。８０１は電源配線線分であり、図２における２０２〜２０５、２５５〜２５８と同じものである。８０２は電源配線線分間の空き領域であり、図２における２５９〜２６０と同じものである。図８に示すように、電源配線線分間の空き領域８０２が電源配線毎に交互に現れるよう、電源配線線分８０１を配置する。図５で示す構造の電源配線と同様の考え方で、図４で示す構造の電源配線よりも電圧降下量低減について有利である。更には、電圧供給源がチップ外周８００の左右の辺であった場合、電圧降下量が一番多いチップ中央付近に電源配線の切断箇所８０２が配置されるような電源配線構造を持つため、その他の箇所での電圧降下量を低減する点で有効である。

図９に、多層配線層構造を持つ半導体装置の第５の電源配線例を示す。９００は半導体装置のチップ外周である。９０１は電源配線線分であり、図２における２０２〜２０５、２５５〜２５８と同じものである。９０２と９０３は電源配線線分間の空き領域であり、図２における２５９〜２６０と同じものである。図９に示すように、同一電位かつ複数本の電源配線線分を１つのグループとして構成し、図５、図６、図７、図８に示す電源配線例と同様の構造で配線することを特徴とする。このような電源配線構造を用いることで、電源配線線分間の空き領域の位置が並行して存在する場合に比べ、局所的な電圧降下の低減が可能となる。

なお、図５、図６、図７、図８、図９の電源配線例は、半導体集積回路の全面に敷設してもよい。だたし、複数の電位で動作する場合は、同電位で動作する回路が存在する範囲にのみ敷設してもよい。

《第２の実施形態》
次に、本発明の第２の実施形態における電源配線構造及び半導体装置について、図面を参照しながら説明する。本実施の形態においては、ビア間の電源配線線分間の空き領域に隣接する２つの電源配線線分がそれぞれ有するビアのうち、電源配線線分間の空き領域に最も近い２つのビア間の間隔と、相対するビア間の電源配線線分間の空き領域に隣接する２つの電源配線線分がそれぞれ有するビアのうち、電源配線線分間の空き領域に最も近い２つのビア間の間隔とが等しい構造を持つことを説明する。

配線長制限のある配線層を用いて電源配線構造を構成した場合、図２に例示したように、第１の配線層にて電源配線２０２と電源配線２５５とが切断された状態になる。この切断された部分の最も近いビア２１７，２１８の間隔は、電源配線線分間の空き領域２５９の幅である。

更に着目した２つの電源配線２０２，２５５にそれぞれ相対する第１の配線層の電源配線２０３，２５６が有するビアの中で、前記電源配線線分間の空き領域２５９に最も近いビア間の間隔２６０が等しいことを特徴としている。更にその際、ビア間隔２５９を構成するビア２１７，２１８が属する電源配線２０２，２５５の両端は共に電源配線線分間の空き領域に隣接するビアの位置よりも飛び出ることがないようにすることで、配線リソースを最大限に活用することが可能となる。

図１０を用いて、製造容易性の観点からビアから配線が空き領域側に出るケースを説明する。１１００、１１０１はビア間の空き領域、１１１０〜１１１３は配線に対する長さ及び面積制限がない配線層の電源配線であり、ここでは電源配線Ａと呼ぶ。１１２０〜１１２３は配線に対する長さ及び面積制限のある配線層を用いた電源配線であり、ここでは電源配線Ｂと呼ぶ。１１３０〜１１３３はビアを示す。

製造容易性の観点からビア間の空き領域に隣接する電源配線Ｂを、配線１１２１及び１１２２のようにビア間の空き領域側に、はみ出すように残す場合が考えられる。この場合は、図２で示した場合に比べ信号配線のためのリソースが低減するので、はみ出す配線部分は最小限であることが、配線リソースを活用するために好ましい。

《第３の実施形態》
次に、本発明の第３の実施形態における電源配線構造及び半導体装置について、図面を参照しながら説明する。

図１１は、第３の実施形態の半導体装置の電源配線構造を上から見た平面図である。これは、図２と同様に、配線長や配線が占める面積に制限がある場合の配線層を有した電源配線構造の平面図である。図１１において、２００１は半導体装置のチップ外周、２００２は電圧供給源となるＩＯ素子、２００３、２００４は共に配線に対する長さ制限又は面積制限のある配線層を用いた配線であり、２０２〜２０５、２５５〜２５８と同じである。そのうち２００３は電圧供給源となるＩＯ素子２００２に接続する電源配線線分を、２００４はＩＯ素子２００２に接続していない電源配線線分をそれぞれ示す。ここで、電源配線線分２００３及び２００４は、同一の配線層上に配置された、同電位の電源配線線分であり、図２の第１の配線層と同様である。

本実施形態と第１の実施形態との相違点は、電圧供給源となるＩＯ素子２００２に接続する電源配線線分２００３の長さが、電源配線線分２００３及び２００４の中で最長となる点である。

図１２は、本実施形態の動作を説明するための電源配線構造を示す拡大平面図である。図１２において、２００５は電圧供給源となるＩＯ素子、２００６、２００７は共に配線に対する長さ及び面積制限のある配線層を用いた配線であり、図２の第１の配線層と同様である。そのうち、２００６は電圧供給源となるＩＯ素子２００５に接続する電源配線線分、２００７は平行方向に電源配線線分２００６と隣り合う電源配線線分を示す。つまり、図１２のＩＯ素子２００５は図１１のＩＯ素子２００２に、図１２の電源配線線分２００６は図１１の電源配線線分２００３にそれぞれ対応する。

なお、この例は第１の配線層の優先配線方向が横方向の場合の例であり、第１の配線層の優先配線方向が縦方向の場合は、２００６、２００７は縦方向に垂直に隣り合う電源配線線分となる。２００８は電源配線線分２００６及び２００７が配置された配線層の下層又は上層に配置された電源配線線分であり、図２の第２の配線層と同様である。２００９は電源配線線分２００８の配置された配線層より更に下層又は上層に配置された電源配線線分であり、図２の第３の配線層と同様である。２０１０は電源配線線分２００５又は２００６と上層又は下層に存在する電源配線線分２００８とを接続するビアであり、２１５〜２３４と同様である。更に、２０１１は電源配線線分２００８と電源配線線分２００９とを接続するビアであり、２３５〜２５４と同様である。電源配線線分２００８及び２００９と、ビア２０１０及び２０１１との関係は、連続的に格子状に配置されているものとする。また、電源配線線分２００６及び２００７は、他層の電源配線線分２００８，２００９よりも配線幅が太く、配線抵抗値が低いものとする。

以下、図１２を用いて、本実施形態の動作を説明する。ＩＯ素子２００５から供給された電流は、電源配線線分２００６からビア２０１０を通り、電源配線線分２００８へ、更に、ビア２０１１を通り電源配線線分２００９へと流れていく。また、電源配線線分２００９からビア２０１１、電源配線線分２００８、ビア２０１０を通り、電源配線線分２００７へと流れていく。

ＩＯ素子２００５に接続する電源配線線分２００６は配線抵抗値が低いため、長くするほど、任意の点までの抵抗値を下げることになる。すなわち、前述の式８で表されるとおり、電圧供給源からの抵抗値が低いほど、その点における電圧降下を抑制することになる。

以上のように本実施形態によれば、電圧供給源となるＩＯ素子２００２又は２００５に接続された電源配線線分２００３又は２００６の長さが、同じ配線層に存在する同電位の全ての電源配線線分の中で最長となる構造とすることにより、線分長に制限が与えられた中でも、電圧供給源から供給される電流を最大限に保つことができるため、半導体集積回路全体の電圧降下を抑制する効果が得られる。

なお、図１１において、電圧供給源となるＩＯ素子２００２に接続する電源配線線分２００３を、全ての電源配線線分の中で最長としたが、一定長以上の長さとすることでも電圧降下を抑制する効果は得られる。

本発明に係る半導体装置は、電圧降下を抑制する配線構造を有し、半導体集積回路のマージン削減を実現する半導体集積回路の配線構造として有用である。

基本的な電源配線構造の平面図である。 配線長や配線が占める面積に制限を有する電源配線構造の平面図である。 基本的な電源配線構造の抵抗値計算のための平面図である。 配線長や配線が占める面積に制限を有する電源配線構造の抵抗値計算のための平面図である。 第１の実施形態の第１の電源配線構造の平面図である。 第１の実施形態の第２の電源配線構造の平面図である。 第１の実施形態の第３の電源配線構造の平面図である。 第１の実施形態の第４の電源配線構造の平面図である。 第１の実施形態の第５の電源配線構造の平面図である。 第２の実施形態を説明する電源配線構造の拡大平面図である。 第３の実施形態を説明する電源配線構造の平面図である。 第３の実施形態を説明する電源配線構造の拡大平面図である。

１００，２００，３００，４００ 電圧供給源
１０１，２０１，３０１，４０１ 観測点
１０２〜１０５ 配線に対する長さ及び面積制限がない場合の第１の配線層のビア間の電源配線
１０６〜１１０，２０６〜２１０，３０６〜３０７，４０６〜４０７ 第２の配線層の電源配線
１１１〜１１４，２１１〜２１４，４１１〜４１４ 第３の配線層の電源配線
１１５〜１３４，２１５〜２３４ 第１の配線層と第２の配線層とを結線するビア
１３５〜１５４，２３５〜２５４ 第２の配線層と第３の配線層とを結線するビア
２０２〜２０５，２５５〜２５８，３０２〜３０５，４０２〜４０５ 配線に対する長さ及び面積制限がある場合の第１の配線層の電源配線
２５９〜２６０ 電源配線線分間の空き領域
３１５，４１５〜４１８ 計算範囲
５００，６００，７００，８００，９００ 半導体装置のチップ外周
５０１，６０１，７０１，８０１，９０１ 配線に対する長さ及び面積制限がある場合の第１の配線層の電源配線
５０２，６０２，７０２，８０２，９０２〜９０３ 電源配線線分間の空き領域
１１００，１１０１ ビア間の空き領域
１１１０〜１１１３ 配線に対する長さ及び面積制限がない配線層の電源配線
１１２０〜１１２３ 配線に対する長さ及び面積制限がある配線層の電源配線
２００１ 半導体装置のチップ外周
２００２，２００５ 電圧供給源となるＩＯ素子
２００３〜２００４，２００６〜２００７ 配線に対する長さ及び面積制限がある場合の第１の配線層の電源配線
２００８ 第２の配線層の電源配線
２００９ 第３の配線層の電源配線
２０１０ 第１の配線層と第２の配線層とを結線するビア
２０１１ 第２の配線層と第３の配線層とを結線するビア

Claims (9)

1. 優先配線方向に平行に存在する同電位の電源配線線分の間に設けられた電源配線線分間の第１の空き領域が、並走する同じく優先配線方向に平行に存在する同電位の電源配線線分の間に設けられた電源配線線分間の第２の空き領域に比べて相対的にずれた電源配線構造を有することを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記電源配線線分間の空き領域が相対的にずれた電源配線構造を有する電源配線層は、当該半導体集積回路が有する全配線層のうちの一部の配線層にのみ存在することを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記電源配線線分間の空き領域が相対的にずれた電源配線構造を有する電源配線層は、当該半導体集積回路が有する全配線層中の最上層にのみ存在することを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記第１の空き領域と前記第２の空き領域との位置が相対的に交互にずれることにより、同一配線層内の同電位の電源配線が千鳥構造になっていることを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記第１の空き領域と前記第２の空き領域との位置が相対的にずれることにより、同一配線層内の同電位の電源配線に存在する電源配線線分間の空き領域が斜めに配置されていることを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、
   前記優先配線方向に平行に存在する同電位かつ同じ配線長の複数の電源配線線分で構成された第１の電源配線線分グループと、前記優先配線方向に平行に存在する同電位かつ同じ配線長の他の複数の電源配線線分で構成された第２の電源配線線分グループとの間に設けられた電源配線線分グループ間の第１の空き領域と、併走する同電位の電源配線線分グループ間に設けられた電源配線線分グループ間の第２の空き領域との位置が相対的にずれていることを特徴とする半導体装置。
7. ビア間の第１の空き領域に隣接する２つの電源配線線分がそれぞれ有するビアのうち、前記ビア間の第１の空き領域に最も近い位置に存在する２つの電源配線線分のビアとビアとの第１の間隔が、相対するビア間の第２の空き領域に隣接する２つの電源配線線分がそれぞれ有するビアのうち、前記ビア間の第２の空き領域に最も近い位置に存在する２つの電源配線線分のビアとビアとの第２の間隔と等しいことを特徴とする半導体装置。
8. 電圧供給源となるＩＯ素子に接続された電源配線線分の長さが、同じ配線層に存在する同電位の全ての電源配線線分の中で最短になることがない電源配線構造を有することを特徴とする半導体装置。
9. 電圧供給源となるＩＯ素子に接続された電源配線線分の長さが、同じ配線層に存在する同電位の全ての電源配線線分の中で最長になる電源配線構造を有することを特徴とする半導体装置。

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