JP6328974B2 - 半導体装置及び半導体装置の設計手法 - Google Patents

Description

本発明は、半導体装置及び半導体装置の設計手法に関する。

従来より、一つの基板上に、ＣＰＵやメモリセル部等の大規模なマクロセル部を核として、その周辺に目的とするシステムの仕様に応じた論理回路が形成された半導体装置が知られている。このような半導体装置において、一般的に、半導体装置全体の電源配線は、上位層の金属配線層がメッシュ状に配線されることで形成される。また、マクロセル部の電源配線層は、マクロセル部の上部に電源ストラップとして設けられる。マクロセル部の電源配線層は、半導体装置全体の電源配線とビアとを介して接続されることにより、マクロセル部に電源が供給される。

斯かるビアは、一般的には、マクロセル部の電源配線層全体を埋め尽くすように配置される。従って、半導体装置における他の信号配線は、マクロセル部が配置されている領域を通ることができない。例えば、信号配線によって接続されるべきノード間にマクロセル部が設けられている場合、該信号配線は、一方のノードからマクロセル部を迂回する経路で他方のノードへ向かうように配されなければならない。これにより、半導体装置におけるマクロセル部の周辺部には、迂回を必要とする信号配線の輻輳が発生する。このようなマクロセル部周辺の信号配線の輻輳は、半導体装置に対して、面積の削減や配線層数の削減を妨げるといった悪影響を及ぼし、結果として、半導体装置の小面積化及び低層化を阻んでいる。

例えば、マクロセル部がメモリセル部である場合、マクロセル部周辺部における信号配線の輻輳の度合いはより大きくなる。即ち、メモリセル部は、典型的には、メモリセルアレイ部とコントロール部とを含んで構成されるが、コントロール部は、メモリセル部における外部との入出力の制御を行うため、一般的にメモリセル部内における外部と隣接する位置に配置されていた。また、メモリセル部における電力消費は、コントロール部による消費が最も多くを占めることから、メモリセル部の電源配線層は、効率が最も良くなるように、コントロール部の上層に配置されていた。従って、メモリセル部の電源配線層は、一般的にメモリセル部における外部と隣接する位置に配置されることになり、メモリセル部近傍の信号配線と物理的に干渉しやすくなるという問題があった。これにより、メモリセル部周辺部における信号配線の輻輳の度合いは、より大きくなる。

下記特許文献１は、マクロセル部と、マクロセル部の周辺に形成されたロジック部とを備え、該マクロセル部は該ロジック部内の配線を設けるためのロジック配線領域を有する半導体装置を開示する。より具体的には、特許文献１に開示される半導体装置は、マクロセル部がロジック部内の配線領域を含むように構成されることで、ロジック部内の配線をマクロセル部内に設けることができ、それによって、該半導体装置はロジック部の配線がマクロセル部を迂回しなければならない確率を低下させることができる。これにより、特許文献１に開示される半導体装置は、ロジック部の配線容量の低減及びマクロセル部周辺での配線の混雑の防止を実現し、それに伴って、該半導体装置は回路動作の高速化及び回路の高集積化を実現している。

また、下記特許文献２は、電源配線の近傍にビアが配置されたセルの使用が可能な半導体装置及び設計手法を開示する。より具体的には、特許文献２に開示される半導体装置及び設計手法は、チップ面内に一定間隔で上位金属配線層の電源ストラップが配線され、該電源ストラップに直交する方向に配線される低位配線層のセルの電源配線と、該電源ストラップに接続され該セルの電源配線と平行に配線される中間金属配線層と、を備え、該中間金属配線層と該セルの電源配線とを接続する複数の電源ビアが、高密度領域、低密度領域及び無配置領域に分けて配置され、該無配置領域に、電源配線付近にセル内ビアが配置されてセル面積が削減された省面積セルが配置されることを特徴とする。これにより、特許文献２に開示される半導体装置及びレイアウト方法は、電源配線の近傍においてもビアが配置されたセルを使用することができ、それに伴って、該セルの省面積化を実現している。

特開２００１-１６０６１３号公報 特開２０１０-１２３８９５号公報

上記特許文献１が開示する半導体装置は、マクロセル部がロジック部の信号配線を設けるためのロジック配線領域を有することで、マクロセル部周辺の信号配線の混雑を緩和するものであった。しかしながら、特許文献１においては、マクロセル部内におけるロジック配線領域をどのように設けるかは開示されていなかった。従って、特許文献１に開示される半導体装置は、マクロセル部におけるロジック配線領域を広く設けることによって、マクロセル部に供給される電流や電源電圧の降下を招く可能性や、或いは該領域を狭く設けることによって、マクロセル部における未使用領域を十分に活用することができないといった問題があった。また、特許文献１は、マクロセル部自体の修正を必要とするため、マクロセル部の修正に伴う設計工数の増大という別の問題も有していた。

また、上記特許文献２が開示する半導体装置の設計手法では、電源配線上のビアの配置密度を調整し、該電源配線上にビアを配置しない領域を設けることで、該電源配線の近傍にビアが配置されたセルの使用を可能とする領域を作り出し、セルの省面積化を実現するものであるものの、マクロセル部の周辺の信号配線の混雑を緩和するものではなかった。また、特許文献２は、セルの修正を必要とするため、特許文献１と同様に、セルの修正に伴う設計工数の増大という問題も有していた。

そこで、本発明は、信号配線の輻輳を効率的に解消することによって、半導体装置のチップ面積の縮小及び配線層数の削減ができる半導体装置の設計手法を提供することを目的とする。

より具体的には、本発明は、マクロセル部周辺において発生する信号配線の輻輳をマクロセル部におけるビアの生成を効率的に行うことによって解消し、半導体装置のチップ面積の縮小及び配線層数の削減ができる半導体装置の設計手法を提供することを目的とする。

即ち、ある観点に従う本発明は、半導体装置の設計方法であって、仮想モデルを用いた前記半導体装置の動作のシミュレーションに基づいて、前記半導体装置におけるマクロセル部の消費電流を計算することと、前記マクロセル部の消費電流と、前記半導体装置の電源層と前記マクロセル部とを接続するビアの一つ当たりの許容電流とに基づいて、前記マクロセル部の一側端部の少なくとも一方端部の上面に、第１の形状及び大きさからなる第１の領域を定義することと、前記第１の領域に基づいて、前記マクロセル部の上面に第２の形状及び大きさからなる第２の領域を定義することと、前記第２の領域に基づいて、前記半導体装置における前記マクロセル部及び前記電源層の配置を決定することと、前記マクロセル部及び前記電源層の前記配置に基づいて、前記第２の領域における前記ビアの配置を決定することと、を含む、設計方法である。

ここで、前記第１の領域を定義することは、前記一側端部の両方端部のそれぞれの上面に前記第１の領域を定義することを含んでも良い。

さらに、前記設計方法は、前記電源層において発生する所定の電気的影響の評価を行うことと、前記評価に基づいて、前記所定の電気的影響が第１の許容範囲内にあるか否かを判断することと、をさらに含み、前記所定の電気的影響が前記第１の許容範囲内にないと判断する場合、前記第１の領域を新たに決定し前記マクロセル部及び前記電源層の配置を決定しても良い。

さらに、また、前記所定の電気的影響の評価を行うことは、前記電源層において発生する電圧降下の度合いの評価を行うこと、を含んでも良い。

また、前記所定の電気的影響の評価を行うことは、前記半導体装置において発生するエレクトロマイグレーション効果の度合いの評価を行うこと、を含んでも良い。

さらに、前記設計方法は、前記マクロセル部及び前記電源層の配置に基づいて、ロジック部及び配線層の配置を決定することをさらに含んでも良い。

さらに、また、前記配線層の配置を決定することは、前記配線層を前記ロジック部と前記電源層との間、及び前記第１の領域と前記電源層との間の少なくともいずれかに設けることを含んでも良い。

さらに、前記設計方法は、前記配線層の配置に基づいて、前記配線層の混雑度の計算を行うことと、前記混雑度が第２の許容範囲内にあるか否かを判断することと、をさらに含み、前記混雑度が前記第２の許容範囲内にないと判断する場合、前記第１の領域を新たに決定し、前記配線層の配置を決定しても良い。

さらに、また、前記混雑度の計算を行うことは、前記第１の領域の上方の領域と前記マクロセル部の一側端部の少なくとも一方端部の周囲部分の上方の領域とを含む第３の領域を定義することと、前記第３の領域において、前記第３の領域に対する前記配線層が配置されている領域の割合を計算することと、を含んでも良い。

さらに、別の観点に従う本発明は、半導体装置の設計を行う半導体設計装置であって、仮想モデルを用いた半導体装置の動作のシミュレーションに基づいて、前記半導体装置におけるマクロセル部の消費電流を計算する手段と、前記マクロセル部の消費電流と、前記半導体装置の電源層と前記マクロセル部とを接続するビアの一つ当たりの許容電流とに基づいて、前記マクロセル部の一側端部の少なくとも一方端部の上面に、第１の形状及び大きさからなる第１の領域を定義する手段と、前記第１の領域に基づいて、前記マクロセル部の上面に第２の形状及び大きさからなる第２の領域を定義する手段と、前記第２の領域に基づいて、前記半導体装置における前記マクロセル部及び前記電源層の配置を決定する手段と、前記マクロセル部及び前記電源層の前記配置に基づいて、前記第２の領域における前記ビアの配置を決定する手段と、を備える、半導体設計装置である。

さらに、別の観点に従う本発明は、少なくとも一つのセル回路により構成されるマクロセル部と、ビアを介して前記マクロセル部に電力を供給するための電源層と、信号をやり取りするための配線層とを備える半導体装置であって、前記マクロセル部は、一側端部から他側端部に向かう方向に延伸する複数の電源ストラップを含み、前記複数の電源ストラップのうちの少なくともいくつかは、各先端部が前記マクロセル部の前記一側端部の少なくとも一方端部の上面において梯陣配列をなすことによって前記配線層のための所定の領域を形成するように配置される、半導体装置である。

ここで、前記梯陣配列をなす前記複数の電源ストラップのうちの少なくともいくつかは、各先端部が前記マクロセル部の前記一側端部の中央部から前記少なくとも一方端部に向かって漸次に後退するように、配置されても良い。

また、前記半導体装置は、前記マクロセル部の周囲に配置されるロジック部をさらに備え、前記配線層は、前記ロジック部と前記電源層との間、及び前記所定の領域と前記電源層との間の少なくともいずれかに設けられても良い。

なお、本開示において、手段とは、単に物理的手段を意味するものではなく、その手段が有する機能をソフトウェアによって実現する場合も含む。また、１つの手段が有する機能が２つ以上の物理的手段により実現されても、２つ以上の手段による機能が１つの物理的手段により実現されても良い。

本発明によれば、半導体装置は、信号配線の輻輳を効率的に解消することによって、半導体装置のチップ面積の縮小及び配線層数の削減ができるようになる。

本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。

本発明の一実施形態に係る半導体設計方法により得られる半導体装置の概略構成の一例を示す図である。 本発明の一実施形態に係る半導体設計方法により得られる半導体装置の概略構成の一例を示す図である。 本実施形態に係る半導体設計装置が用いるマクロセル部配置モデルを示す図である。 本実施形態に係る半導体設計装置が用いる配線層配置モデルを示す図である。 本実施形態に係る半導体設計装置が用いるマクロセル部配置モデルを示す図である。 本発明の一実施形態に係る半導体装置の設計方法を概略的に説明するためのフローチャートである。 本発明の一実施形態に係る半導体装置の設計方法を概略的に説明するためのフローチャートである。 本発明の一実施形態に係る半導体装置の設計方法を概略的に説明するためのフローチャートである。 本発明の一実施形態に係る半導体装置の設計方法を概略的に説明するためのフローチャートである。 本発明の一実施形態に係る半導体設計装置の概略的なハードウェア構成の一例を示すブロックダイアグラムである。

次に、本発明の実施形態について、図面を参照しつつ説明する。

図１及び図２は、本発明の一実施形態に係る半導体設計方法により得られる半導体装置の概略構成の一例を示す図である。具体的には、図１は、該半導体装置１の特定部分の平面模式図を示す。また、図２は、図１に示す半導体装置１のＩＩ−ＩＩ断面模式図である。図１及び図２に示すように、半導体装置１は、例えば、マクロセル部１０と、ロジック部２０と、ビア３０及び４０と、電源層５０と、配線層６０及び７０とを含んで構成される。特定部分は、本例では、半導体装置１におけるマクロセル部１０の一側端部乃至は一側辺部とその周辺とを含む部分である。以下では、マクロセル部１０の該一側端部からこれに対向する他側端部に向かう方向を第１の方向と定義し、該第１の方向に対して平面内で直交する方向を第２の方向と定義する。半導体装置１のこのようなレイアウトは、後述する半導体設計方法によって最適化され、決定される。

マクロセル部１０は、複数のセル回路が組み合わされて構成されたセルであり、例えば、メモリセル（ＲＡＭ、ＲＯＭ）やＣＰＵである。マクロセル部１０は、図２に示されるように、例えば、半導体装置１の最下層に設けられる。マクロセル部１０は、電源ストラップ１１上に形成されたビア３０を介して上部層の電源層５０に接続される。これにより、マクロセル部１０は、電源層５０からビア３０を介して、自身の動作に必要な電流を得るようになっている。

マクロセル部１０の一側端部の両方端部上面の領域は、後述するように、領域α０及びα１と定義される。領域α０及びα１の上方には、所定の設計手法に従って、ビア４０並びに配線層６０及び７０が配置される（図２参照）。本例では、領域α０及びα１は、平面視、略三角形の形状を有する。領域α０及びα１の形状及び面積は、マクロセル部１０に接続されるビア３０の個数によって決定されるが、その詳細に関しては後述する。なお、同図において、マクロセル部１０の一側端部の両端部上面には、領域α０及びα１の２つの領域が設けられるが、これに限られるものではなく、領域α０又はα１のいずれか一方のみが設けられていても良い。また、同図において、領域α０及びα１の面積及び形状は、略等しいように示されているが、これに限られるものではなく、領域α０及びα１の面積及び形状は異なっていても良い。

また、本開示では、マクロセル部１０の上面のうち、領域α０及びα１が存在しない領域には、領域βが設けられる。領域βには、例えば、第１の方向に延伸する複数の電源ストラップ１１が形成される。具体的には、複数の電源ストラップ１１のいくつかは、領域βにおいて、その各先端部がマクロセル部１０の一側端部の少なくとも一方端部の上面において梯陣配列をなすように、配置される。例えば、マクロセル部１０の外周に近い電源ストラップ１１ほど、その先端部が領域α０及びα１との境界に沿って漸次に後退するように配置される。言い換えれば、マクロセル部１０上の複数の電源ストラップ１１は、配線層６０及び７０を配置すべき領域（領域α０及びα１に相当する。）が確保されるように配置される。

ロジック部２０は、例えば、ＰＬＬ回路や、ＡＤコンバータ、オペアンプ、スタンダードセルなどの論理回路である。ロジック部２０は、例えば、半導体装置１の最下層において、マクロセル部１０の周囲に設けられる。ロジック部２０は、ビア４０を介してその上方に存在する電源層５０と、配線層６０及び７０とに接続される。

ビア３０及び４０は、半導体装置１における各層の構成要素間を電気的に接続する層間接続領域であり、本実施形態では、ビア３０は、マクロセル部１０と電源層５０とを電気的に接続し、ビア４０は、マクロセル部１０以外の各構成要素同士を電気的に接続する。ビア４０は、例えば、ロジック部２０と電源層５０との間に設けられる。また、他の例としては、ビア４０は、ロジック部２０と、配線層６０及び７０のうち少なくともいずれか一方との間に設けられる。さらに、他の例としては、ビア４０は、例えば配線層６０及び７０の少なくともいずれか一方と、電源層５０との間に設けられる。さらにまた、他の例としては、ビア４０は、配線層６０及び７０の間に設けられる。一つのビア３０が供給することができる電流（即ち、許容電流）Ｉｃには限界があるため、マクロセル部１０には、マクロセル部１０が必要とする電流（即ち、消費電流Ｉｍ）を供給するのに必要な数のビア３０が接続される。なお、ビア３０及び４０は、多層間にまたがる構成要素同士を接続する場合は、層間接続領域として配線層６０及び７０を含み得る。

電源層５０は、典型的には、第２の方向に延伸する複数の電源配線から構成され、半導体装置１の例えば最上層に設けられる。つまり、本例では、電源層５０は、電源ストラップ１１と直交するように設けられる。電源層５０は、半導体装置１における各構成要素に電流を供給する層である。なお、電源層５０の接続関係は、図１及び図２において模擬的に示されるが、電源層５０及び電源ストラップ１１の接続は、典型的には、電源の種類を違わずに行われる。

配線層６０及び７０は、半導体装置１において所定の信号をやり取りするために、各層内の構成要素同士を電気的に接続する層である。配線層６０は、例えば、ロジック部２０及び配線層７０のうちいずれか少なくとも一方と、電源層５０との間に設けられる。また、配線層７０は、電源層５０及び配線層６０のうちいずれか少なくとも一方と、ロジック部２０との間に設けられる。さらに、配線層６０及び７０は、領域α０及びα１のうち少なくともいずれか一方と、電源層５０との間に設けられる。配線層６０及び７０は、上述したように、例えば、ビア４０を介して相互に接続され、また、ビア４０を介してロジック部２０及び電源層５０に接続される。

なお、本実施形態に係る半導体装置１においては、配線層６０及び７０の二層の配線層が設けられているが、これに限られるものではなく、必要な数の配線層が設けられて良い。

以上のような半導体装置１のレイアウトは、半導体設計装置２によって設計される。半導体設計装置２は、例えば汎用のコンピュータや制御装置、シミュレーターである。半導体設計装置２は、例えば、所定の設計プログラムを実行することにより、半導体装置１におけるマクロセル部１０やロジック部２０、電源ストラップ１１、ビア３０及び４０、電源層５０、配線層６０及び７０の配置を決定する。また、半導体設計装置２は、半導体装置１の設計において、配置モデルとよばれる各構成要素の配置及び電気特性等を疑似的に示す仮想模型を用いることによって、各構成要素の配置及び種々の電気的特性の評価を行う。なお、半導体設計装置２の概略構成の一例は、図７を用いて参照される。

本実施形態に係る半導体装置１の設計方法においては、半導体設計装置２は、マクロセル部１０の消費電流Ｉｍに基づいて、マクロセル部１０に接続されるビア３０の個数を決定する。次に、半導体設計装置２は、決定されたビア３０の個数に基づいて、マクロセル部１０における領域α０及びα１の面積及び形状を決定し、領域α０及びα１の面積及び形状に基づいて、マクロセル部１０において電源ストラップ１１が配置される領域βの面積、形状及び配置を決定する。そして、半導体設計装置２は、領域βの面積、形状及び配置に基づいて、半導体装置１における各構成要素の配置を行う。さらに半導体設計装置２は、配線層６０及び７０の混雑度を計算し、該混雑度が一定の基準を満たしているか否かを判断する。半導体設計装置２は、該混雑度が一定の基準を満たしていないと判断する場合、該混雑度に基づいて再び領域α０及びα１を決定する。一方、半導体設計装置２は該混雑度が一定の基準を満たしていると判断する場合、設計を終了する。上述したように、領域α０及びα１の上方には、ビア４０と、配線層６０及び７０とが配置され得るため、本実施形態に係る半導体装置１は、マクロセル部１０の近傍において発生する配線層６０及び７０の輻輳を解消し、面積の縮小及び配線層数の削減を実現する。

本実施形態に係る半導体装置１の設計方法の一例を図３Ａ乃至図６を参照しつつ説明する。図３Ａは、本実施形態に係る半導体設計装置が用いるマクロセル部配置モデルを示す図である。同図に示すように、マクロセル部配置モデル１０ａは、電源ストラップ配置モデル１１ａと、領域βと、領域α０及びα１とを含んで構成される。マクロセル部配置モデル１０ａは、マクロセル部１０における各構成要素の配置及び電気特性等を疑似的に示す仮想模型である。

電源ストラップ配置モデル１１ａは、マクロセル部１０における電源ストラップ１１の配置及び電気特性等を疑似的に示す仮想模型である。電源ストラップ配置モデル１１ａは、マクロセル部配置モデル１０ａにおける領域βに設けられる。

領域βは、マクロセル部１０において電源ストラップ１１を配置することができる領域である。領域βの面積、形状及び配置は、半導体装置１の設計の過程において変動し得る。領域β（０）は、半導体装置１の設計の過程における最初の領域βであり、また、領域α０及びα１の面積が０である場合の領域βである。領域β（ｎ）は、半導体装置１の設計の過程における最終的な領域βである。

なお、本実施形態における半導体装置１の設計方法においては、領域α０及びα１の斜辺以外の辺の長さはｘ０及びｘ１とそれぞれ定義する。なお、同図においては、領域α０及びα１の面積及び形状は略等しいように示されているが、これに限られるものではなく、領域α０及びα１の面積及び形状は異なっていても良い。また、本実施形態における半導体装置１の設計方法においては、領域α０の斜辺以外の辺の長さは、等しいものと仮定しているが、これに限られるものではない。領域α０の斜辺以外の辺の長さは、領域α０の面積が保たれる範囲で異なっていても構わない。また、領域α１についても領域α０と同様であり、領域α１の斜辺以外の辺の長さは、領域α１の面積が保たれる範囲で異なっていても構わない。

図３Ｂは、本実施形態に係る半導体設計装置が用いる配線層配置モデルを示す図である。具体的には、図３Ｂは、後述する図３Ｃにおける領域δに対応する配線層６０及び７０の状態を模式的に示すための配線層配置モデル６０ａを示す図である。配線層配置モデル６０ａは、後述する配線の混雑度の計算において参照されうる。同図に示すように、配線層配置モデル６０ａは、配線層６０及び７０における配線の配置及び電気特性等を疑似的に示す仮想模型であり、配線層の層数に応じて半導体設計装置２によって定義される。配線層配置モデル６０ａは、例えば、配線トラック６１ａを含んで構成される。また、同図において、配線層配置モデル６０ａを所定の形状及び面積によって網羅するように配線層配置モデル６０ａに設けられる領域を単位領域γと定義する。

配線トラック６１ａは、配線層配置モデル６０ａにおいて配線を配置することができる帯状の領域である。配線トラック６１ａは、典型的には、配線層配置モデル６０ａにおいて、第１の方向或いは第２の方向に並列に複数設けられる。同図においては、配線トラック６１ａは第２の方向に設けられているが、これに限られるものではない。

単位領域γは、配線層６０及び７０の混雑度の計算において、混雑度を計算する基本単位となる領域であり、上述したように、所定の形状及び面積を有し配線層配置モデル６０ａを網羅するように配線層配置モデル６０ａに設けられる。なお、配線層６０及び７０の混雑度の計算の詳細については後述する。

図３Ｃは、本実施形態に係る半導体設計装置が用いるマクロセル部配置モデルを示す図である。具体的には、図３Ｃは、後述する図４及び図５Ｂにおいて、配線層６０及び７０の混雑度に基づいて領域α０及びα１における斜辺でない辺の長さｘ０及びｘ１の計算を説明することによって、領域α０及びα１を変更する様子を説明するための半導体設計装置２が用いるマクロセル部配置モデル１０ａを示す図である。なお、本例においては、領域α１が存在する一方端部について述べるが、領域α０が存在する一方端部についても同様である。

同図において、マクロセル部配置モデル１０ａの一側端部の両方端部の一方の領域の各辺をマクロセル部配置モデル１０ａの外側に長さａ１だけ延長した領域を領域δ１と定義する。領域δ１は、マクロセル部１０近傍の配線層６０及び７０の混雑度を計算するための領域である。また、同図において、領域α１（０）及び長さｘ１（０）は、配線層６０及び７０の混雑度を計算する前の領域α１及び該領域の斜辺でない長さｘ１である。

半導体設計装置２は、領域δ１に対応する配線層６０及び７０の混雑度を計算する。半導体設計装置２は、該混雑度が一定の基準を満たすか否かを判断し、該判断結果に基づいて領域α１（１）の斜辺でない長さｘ１を決定するが、その詳細については後述する。

図４は、本発明の一実施形態に係る半導体装置の設計方法を概略的に説明するためのフローチャートである。斯かる設計方法は、例えば、半導体設計装置２が所定の設計プログラムを実行することにより実現される。

半導体設計装置２は、マクロセル部１０の消費電流Ｉｍをシミュレーションにより計算する（Ｓ４０１）。該シミュレーションは、例えば、半導体設計装置２が電気特性を示すマクロセル部１０の仮想モデル（例えば、マクロセル部配置モデル１０ａ）に対して実際の動作と同じ制御を行い、該仮想モデルにおける仮想信号線や仮想電源線の状態を参照することによって、マクロセル部１０の実際の動作の予測を行うものである。続いて、半導体設計装置２は、計算されたマクロセル部１０の消費電流Ｉｍと、ビア３０一つあたりの許容電流Ｉｃとに基づいて、マクロセル部１０において電源ストラップ１１が配置される領域βの面積、形状及び配置を決定する（Ｓ４０２）。該処理の詳細に関しては図５Ａを参照して説明される。

半導体設計装置２は、次に、半導体装置１における配線層６０及び７０とビア３０及び４０とを除いた各構成要素（例えば、マクロセル部１０、ロジック部２０及び電源層５０）の配置を決定する（Ｓ４０３）。該処理の詳細に関しては、図６を参照して説明される。

半導体設計装置２は、ステップＳ４０３の処理において決定された半導体装置１における配線層６０及び７０と、ビア３０及び４０とを除いた各構成要素の配置に基づいて、半導体装置１における配線層６０及び７０と、ビア３０及び４０との配置を決定する（Ｓ４０４）。

半導体設計装置２は、半導体装置１が所定の設計規則を満たすか否かを判断する。所定の設計規則は、例えば、半導体装置１における電源線の各ノードにおける電圧降下（ＩＲＤｒｏｐ）の度合いが半導体設計装置２によって定められる許容範囲内にあることや、半導体装置１におけるエレクトロマイグレーション効果（ElectroMigration Effect：ＥＭ効果）の度合いが同様に半導体設計装置２によって定められる許容範囲内にあることである。即ち、半導体設計装置２は、半導体装置１における電源線の各ノードにおける電圧降下及びエレクトロマイグレーション効果の度合いの確認を行い、その度合いが設計ルール上許容できる程度であるか否かを評価する（Ｓ４０５）。半導体設計装置２は、該評価に基づき、ＩＲＤｒｏｐ及びＥＭ効果の度合いが許容できるか否かを判断し（Ｓ４０６）、ＩＲＤｒｏｐ及びＥＭ効果の度合いが許容できないと判断する場合（Ｓ４０６のＦＡＩＬ）、ステップＳ４０２の処理に進む。一方、半導体設計装置２は該評価に基づき、ＩＲＤｒｏｐ及びＥＭ効果の度合いが許容できると判断する場合（Ｓ４０６のＰＡＳＳ）、半導体設計装置２は、決定された配線層６０及び７０と、ビア３０及び４０との配置に基づいて、配線層６０及び７０の混雑度の計算を行う（Ｓ４０７）。該処理の詳細に関しては、図５Ｂを参照して説明される。

そして、半導体設計装置２は、計算された配線層６０及び７０の混雑度が設計ルール上許容できる許容混雑度以下であるか否かを判断する（Ｓ４０８）。半導体設計装置２は、該混雑度が許容混雑度以下でないと判断する場合（Ｓ４０８のＦＡＩＬ）、ステップＳ４０２の処理に進む。一方、半導体設計装置２は該混雑度が許容混雑度以下であると判断する場合（Ｓ４０８のＰＡＳＳ）、半導体装置１の設計が正常に行われたと判断して、その設計を終了する。

図５Ａは、本発明の一実施形態に係る半導体装置の設計方法を概略的に説明するためのフローチャートであり、図４におけるステップＳ４０２の処理の詳細を示している。

半導体設計装置２は、ステップＳ４０１の処理において計算されたマクロセル部１０の消費電流Ｉｍと、ビア３０の許容電流Ｉｃとに基づいて、マクロセル部１０に必要なビア３０の個数Ｎｍを計算する（Ｓ５０１）。マクロセル部１０に必要なビア３０の個数Ｎｍは、例えば、以下の式に示す関係を有する。
Ｎｍ＝Ｉｍ／Ｉｃ …＜式１＞

半導体設計装置２は、次に、Ｎｍ個のビア３０をマクロセル部１０に配置するにあたって必要な面積Ｓｖを計算する（Ｓ５０２）。該面積Ｓｖは、半導体装置１に配置可能なビア３０の密度（即ち、単位面積あたりに配置可能な数）の最大値をＤｖと仮定すると、例えば、以下の式に示す関係を有する。
Ｓｖ＝Ｎｍ／Ｄｖ …＜式２＞

さらに、半導体設計装置２は、削減可能な電源ストラップ１１が配置される領域βの面積Ｓｄを計算する（ステップＳ５０３）。該面積Ｓｄは最初の領域β（０）の面積をＳｐと仮定すると、例えば、以下の式に示す関係を有する。
Ｓｄ＝Ｓｐ−Ｓｖ …＜式３＞

続いて、半導体設計装置２は、計算された削減可能な領域βの面積Ｓｄが許容される値（例えば正の値）か否かを判断する（Ｓ５０４）。半導体設計装置２は、該面積が許容できる面積でないと判断する場合（Ｓ５０４のＦＡＩＬ）、半導体装置１の設計が正常に行われなかったと判断し、元のフローに戻り、その設計を終了する。一方、半導体設計装置２は該面積が許容できる面積であると判断する場合（Ｓ５０４のＰＡＳＳ）、ステップＳ５０５の処理に進む。

半導体設計装置２は、電源線の各ノードにおける電圧降下及び半導体装置１のエレクトロマイグレーション効果の評価（即ち、図４におけるステップＳ４０５の処理）が実施済であるか否かを判断する（Ｓ５０５）。半導体設計装置２は、電源線の各ノードにおける電圧降下及び半導体装置１のエレクトロマイグレーション効果の評価を実施済でないと判断する場合（Ｓ５０５のＦＡＩＬ）、係数ｋ０乃至ｋ２の値を初期化し（Ｓ５０６）、ステップＳ５０８の処理に進む。ここで、係数ｋ０乃至ｋ２は、領域α０及びα１の斜辺でない辺の長さｘ０及びｘ１の決定に用いられる値であり、その値は、電源線の各ノードの電圧降下及び半導体装置１のエレクトロマイグレーション効果の評価に応じて変動する。係数ｋ０は、０以上かつ１以下の値であり、係数ｋ１及びｋ２は、０以上の値である。

一方、半導体設計装置２は、電源線の各ノードにおける電圧降下及び半導体装置１のエレクトロマイグレーション効果の評価を実施済であると判断する場合（Ｓ５０５のＰＡＳＳ）、係数ｋ０乃至ｋ２の値を更新する（Ｓ５０７）。具体的には、半導体設計装置２は、ステップＳ５０７の処理において、係数ｋ０乃至ｋ２の値を減少させる。半導体設計装置２は、係数ｋ０乃至ｋ２の値が許容される値（例えば正の値）であるか否かを判断する（Ｓ５０８）。半導体設計装置２は、係数ｋ０乃至ｋ２の値が許容される値でないと判断する場合（Ｓ５０８のＦＡＩＬ）、半導体装置１の設計が正常に行われなかったと判断し、元のフローに戻り、その設計を終了する。一方、半導体設計装置２は、係数ｋ０乃至ｋ２の値が許容される値であると判断する場合（Ｓ５０８のＰＡＳＳ）、ステップＳ５０９の処理に進む。

次に、半導体設計装置２は、配線層６０及び７０の混雑度の評価（即ち、図４におけるステップＳ４０７の処理）が実施済であるか否かを判断する（Ｓ５０９）。半導体設計装置２は配線層６０及び７０の混雑度の評価が実施済でないと判断する場合（Ｓ５０９のＦＡＩＬ）、半導体設計装置２は、ステップＳ５０３の処理において計算された削減可能な領域βの面積Ｓｄに基づいて、領域α０及びα１の斜辺でない辺の長さｘ０及びｘ１を決定し、ステップＳ５１２の処理に進む（Ｓ５１０）。なお、ステップＳ５１０の処理において、該長さｘ０及びｘ１は、例えば、以下の式に示す関係を有する。
ｘ０＝ｘ１＝（Ｓｄ×ｋ０）＾（１／２） …＜式４＞

一方、半導体設計装置２は配線層６０及び７０の混雑度の評価が実施済であると判断する場合（Ｓ５０９のＰＡＳＳ）、半導体設計装置２は、ステップＳ４０７の処理において計算された配線層６０及び７０の混雑度と、許容混雑度と、領域δ０及びδ１の面積Ｓａ０及びＳａ１と、配線層の数Ｎ（本例においては、配線層６０及び７０より２である）と、前回計算された該長さｘ０（０）及びｘ１（０）とに基づいて、領域α０及びα１の斜辺以外の辺の長さｘ０及びｘ１を決定し、ステップＳ５１２の処理に進む（Ｓ５１１）。

具体的には、半導体設計装置２は、ステップＳ５１１の処理において、まず配線層６０及び７０の混雑度及び許容混雑度に基づいて、超過混雑率を計算する。ここで、超過混雑率は、許容混雑度に対して混雑度がどの程度超過しているかを示す割合である。超過混雑率は、例えば、以下の式に示す関係を有する。
（超過混雑率）＝（混雑度−許容混雑度） …＜式５＞
半導体設計装置２は、ステップＳ５１１の処理において、式５で計算した超過混雑率に基づいて、該長さｘ０及びｘ１を計算する。該長さｘ０及びｘ１は、例えば、以下の式に示す関係を有する。
ｘ０＝√（２×Ｓａ０×（超過混雑率）×ｋ１／Ｎ＋ｘ０（０）＾２） …＜式６＞
ｘ１＝√（２×Ｓａ１×（超過混雑率）×ｋ２／Ｎ＋ｘ１（０）＾２） …＜式７＞

半導体設計装置２は、決定した長さｘ０及びｘ１に基づいて、マクロセル部１０における領域α０及びα１の面積及び形状を決定する（Ｓ５１２）。続いて、半導体設計装置２は、マクロセル部１０における領域α０及びα１の面積及び形状に基づいて、マクロセル部１０において電源ストラップ１１が配置される領域βの形状、面積及び配置を決定し（Ｓ５１３）、元のフローに戻る。

図５Ｂは、本発明の一実施形態に係る半導体装置の設計方法を概略的に説明するためのフローチャートであり、図４におけるステップＳ４０７の処理の詳細を示している。

半導体設計装置２は、領域δ０及びδ１に対応する配線層６０及び７０の領域について、それぞれ混雑度を計算する。具体的には、半導体設計装置２は、配線層６０及び７０の混雑度の計算に使用する各種値（例えば、使用率や混雑度など）を初期化する（Ｓ５２１）。次に、半導体設計装置２は、とある配線層について、該配線層６０及び７０の領域における計算対象となる単位領域γに対して、配線トラック６１ａの使用率を計算する（Ｓ５２２）。使用率は、単位領域γに存在する配線トラック６１ａの数に対する単位領域γにおいて配線が設けられる配線トラック６１ａの数の割合である。

次に、半導体設計装置２は、該計算した単位領域γの使用率が許容使用率を上回っているか否かを判断する（Ｓ５２３）。半導体設計装置２は、該計算した単位領域γの配線トラック６１ａの使用率が許容使用率を上回っていると判断する場合（Ｓ５２３のＰＡＳＳ）、混雑値に１を加算し（Ｓ５２４）、計算対象となる単位領域γを更新する（Ｓ５２５）。一方、半導体設計装置２は、該計算した単位領域γの配線トラック６１ａの使用率が許容使用率を上回っていないと判断する場合（Ｓ５２３のＦＡＩＬ）、計算対象となる単位領域γを更新する（Ｓ５２５）。なお、許容使用率は、製造プロセスや設計ルール、半導体装置１の構造に基づいて、任意に決定される。

半導体設計装置２は、計算対象となる全ての単位領域γについて使用率を計算したか否かを判断する（Ｓ５２６）。半導体設計装置２は、計算対象となる全ての単位領域γについて使用率を計算していないと判断する場合（Ｓ５２６のＦＡＩＬ）、ステップＳ５２２の処理に進む。一方、半導体設計装置２は、計算対象となる全ての単位領域γについて使用率を計算したと判断する場合（Ｓ５２６のＰＡＳＳ）、ステップＳ５２４の処理において計算した混雑値と、領域δ０及びδ１に存在する単位領域γの数とに基づいて、計算対象である配線層の混雑度を計算する（Ｓ５２７）。計算対象である配線層の混雑度は、混雑値を領域δに存在する単位領域γの数で除することよって算出される。

半導体設計装置２は、計算対象である全ての配線層について混雑度を計算したか否かを判断する（Ｓ５２８）。半導体設計装置２は、計算対象である全ての配線層について混雑度を計算していないと判断する場合（Ｓ５２８のＦＡＩＬ）、混雑度を計算する配線層を更新し、ステップＳ５２２の処理に進む。一方、半導体設計装置２は、計算対象である全ての配線層について混雑度を計算したと判断する場合（Ｓ５２８のＰＡＳＳ）、計算対象である全ての配線層の混雑度を合計し、混雑度を該合計結果に更新して（Ｓ５２９）、配線層の混雑度の計算を終了し、元のフローに戻る。

図６は、本発明の一実施形態に係る半導体装置の設計方法を概略的に説明するためのフローチャートであり、図４におけるステップＳ４０３の処理の詳細を示している。

半導体設計装置２は、マクロセル部１０における電源ストラップ１１が配置される領域βに基づいて、マクロセル部配置モデル１０ａを更新する。即ち、半導体設計装置２は、決定した領域βに基づいて、マクロセル部配置モデル１０ａに電源ストラップ１１ａを配置し、さらに、半導体設計装置２は、マクロセル部配置モデル１０ａを該決定した内容に変更する（Ｓ６０１）。次に、半導体設計装置２は、更新されたマクロセル部配置モデル１０ａに基づいて、半導体装置１におけるマクロセル部１０の配置を決定する（Ｓ６０２）。

半導体設計装置２は、決定された半導体装置１におけるマクロセル部１０の配置に基づいて、半導体装置１におけるロジック部２０の配置を決定する（Ｓ６０３）。続いて、半導体設計装置２は、決定された半導体装置１におけるマクロセル部１０及びロジック部２０の配置に基づいて、半導体装置１における電源層５０の配置を決定する（Ｓ６０４）。

図７は、本発明の一実施形態に係る半導体設計装置の概略的なハードウェア構成の一例を示すブロックダイアグラムである。同図に示すように、上述した半導体設計装置２を構成するコンピューティングデバイスは、典型的には、１又は２以上のプロセッサモジュール７０１、チップセット７０２、メモリモジュール７０３、ストレージデバイス７０４、Ｉ／Ｏコントローラ７０５及び各種のペリフェラルインターフェース７０６を含むが、これらに限られるものではない。

プロセッサモジュール７０１は、例えば、プロセッサコア、マイクロコントローラ、デジタル信号プロセッサ及び／又はこれらの組み合わせを含むが、これらに限られるものではない。ここでは、「プロセッサコア」という用語は、メインプロセッサを意味するプロセッサやＣＰＵ、ＭＰＵ等と同義のものとして扱われる。プロセッサモジュール７０１は、１次又はそれ以上のレベルのキャッシュ機構を含んでも良い。

チップセット７０２は、プロセッサモジュール７０１、メモリモジュール７０３、ストレージデバイス７０４及びＩ／Ｏコントローラ７０５等を接続するバスとのブリッジや、コンピューティングデバイスを構成するために必要な他のコンポーネントを集積した回路からなる。チップセット７０２は、例えば、プロセッサモジュール７０１によって制御される。

メモリモジュール７０３は、典型的には、揮発性メモリ（例えばＲＡＭ）、不揮発性メモリ（例えばＲＯＭやフラッシュメモリ等）及び／又はこれらの組み合わせからなる１次記憶装置である。メモリモジュール７０３は、典型的には、デバイスドライバ、オペレーティングシステム（ＯＳ）プログラム、１又は２以上のアプリケーションプログラム及びプログラムデータ等の全部又は一部を保持し、プロセッサモジュール７０１の利用に供される。本実施形態では、上述した設計方法を実現するための設計プログラムが、アプリケーションプログラムの一つとして、メモリモジュール７０３に保持される。

ストレージデバイス７０４は、典型的には、ハードディスクドライブ（ＨＤＤ）や光学式ディスクドライブ、ソリッドステートデバイス（ＳＳＤ）等からなる。ストレージデバイス７０４は、プロセッサモジュール７０１の２次記憶装置として機能し、ＯＳ、アプリケーションプログラム、プログラムデータ及び各種のデータベースを記憶する。

Ｉ／Ｏコントローラ７０５は、各種のペリフェラルインターフェース７０６（例えば、出力インターフェース７０６ａ、Ｉ／Ｏインターフェース７０６ｂ及び通信インターフェース７０６ｃ等）との間の通信を効率的に制御する回路である。出力インターフェース７０６ａは、例えば、グラフィックボード及びサウンドボード等を含み、ディスプレイ及びスピーカ等の外部出力デバイスの動作を制御する。Ｉ／Ｏインターフェース７０６ｂは、例えば、シリアルコントローラ又はパラレルコントローラを含み、各種の入力デバイスやその他のペリフェラルデバイス等の動作を制御する。Ｉ／Ｏインターフェース７０６ｂは、例えば、ＰＣＩ、ＵＳＢインターフェース、ＩＥＥＥ１３９４インターフェース、Ｔｈｕｎｄｅｒｂｏｌｔインターフェース、ファイバチャネル等を含むが、これらに限られるものではない。通信インターフェース７０６ｃは、他のコンピューティングデバイス等のノードとの通信を可能にする回路である。通信インターフェースは、例えば、イーサネット（登録商標）回路を含む。ネットワーク通信は、有線又は無線のいずれであっても良い。

上述したように、本実施形態に係る半導体装置１の設計手法においては、半導体設計装置２は、マクロセル部１０の消費電流Ｉｍと、ビア３０の許容電流Ｉｃとに基づいて、マクロセル部１０の一側端部の両方端部に設けられる領域α０及びα１を決定し、さらに、マクロセル部１０において電源ストラップ１１が設けられる領域βを決定する。そして、本実施形態に係る半導体装置１の設計手法によれば、半導体設計装置２は、ビア４０と、配線層６０及び７０との配置を設けられた領域α０及びα１の上方に決定することによって、マクロセル部１０周辺において発生する信号配線の輻輳を解消することができ、半導体装置１のチップ面積の縮小及び配線層数の削減を実現することができる。

上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。

例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。

また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。

本発明は、半導体集積回路の分野に広く利用することができる。

１…半導体装置
２…半導体設計装置
１０…マクロセル部
１０ａ…マクロセル部配置モデル
１１…電源ストラップ
１１ａ…電源ストラップ配置モデル
２０…ロジック部
３０，４０…ビア
５０…電源層
６０，７０…配線層
６０ａ…配線層配置モデル
６１ａ…配線トラック
７０１…プロセッサモジュール
７０２…チップセット
７０３…メモリモジュール
７０４…ストレージデバイス
７０５…Ｉ／Ｏコントローラ
７０６…ペリフェラルインターフェース
７０６ａ…出力インターフェース
７０６ｂ…Ｉ／Ｏインターフェース
７０６ｃ…通信インターフェース

Claims (13)

1. 半導体装置の設計方法であって、
   仮想モデルを用いた前記半導体装置の動作のシミュレーションに基づいて、前記半導体装置におけるマクロセル部の消費電流を計算することと、
   前記マクロセル部の消費電流と、前記半導体装置の電源層と前記マクロセル部とを接続するビアの一つ当たりの許容電流とに基づいて、前記マクロセル部の一側端部の少なくとも一方端部の上面に、第１の形状及び大きさからなる第１の領域を定義することと、
   前記マクロセル部において電源ストラップが配置されるべき所定領域から前記第１の領域を除外することにより、前記マクロセル部の上面に第２の形状及び大きさからなる第２の領域を定義することと、
   前記第２の領域内に前記電源ストラップを配置することにより、前記半導体装置における前記マクロセル部の配置を決定することと、
   前記マクロセル部の上方において、前記電源ストラップに交差するように、前記電源層の配置を決定することと、
   前記マクロセル部及び前記電源層の前記配置に基づいて、前記電源ストラップと前記電源層とが電気的に接続されるように、前記第２の領域における前記ビアの配置を決定することと、
   を含む、設計方法。
2. 前記第１の領域を定義することは、前記一側端部の両方端部のそれぞれの上面の領域を定義することを含む、請求項１記載の設計方法。
3. 前記電源層において発生する所定の電気的影響の評価を行うことと、
   前記評価に基づいて、前記所定の電気的影響が第１の許容範囲内にあるか否かを判断することと、をさらに含み、
   前記所定の電気的影響が前記第１の許容範囲内にないと判断する場合、前記第１の領域を新たに決定し前記マクロセル部及び前記電源層の配置を決定する、
   請求項１又は２記載の設計方法。
4. 前記所定の電気的影響の評価を行うことは、
   前記電源層において発生する電圧降下の度合いの評価を行うこと、を含む、
   請求項３記載の設計方法。
5. 前記所定の電気的影響の評価を行うことは、
   前記半導体装置において発生するエレクトロマイグレーション効果の度合いの評価を行うこと、を含む、
   請求項３又は４記載の設計方法。
6. 前記マクロセル部及び前記電源層の配置に基づいて、ロジック部及び配線層の配置を決定することをさらに含む、請求項１乃至５のいずれかに記載の設計方法。
7. 前記配線層の配置を決定することは、前記配線層を前記ロジック部と前記電源層との間、及び前記第１の領域と前記電源層との間の少なくともいずれかに設けることを含む、請求項６記載の設計方法。
8. 前記配線層の配置に基づいて、前記配線層の混雑度の計算を行うことと、
   前記混雑度が第２の許容範囲内にあるか否かを判断することと、をさらに含み、
   前記混雑度が前記第２の許容範囲内にないと判断する場合、前記第１の領域を新たに決定し、前記配線層の配置を決定する、
   請求項７記載の設計方法。
9. 前記混雑度の計算を行うことは、
   前記第１の領域の上方の領域と前記マクロセル部の一側端部の少なくとも一方端部の周囲部分の上方の領域とを含む第３の領域を定義することと、
   前記第３の領域において、前記第３の領域に対する前記配線層が配置されている領域の割合を計算することと、を含む、
   請求項８記載の設計方法。
10. 半導体装置の設計を行う半導体設計装置であって、
    仮想モデルを用いた半導体装置の動作のシミュレーションに基づいて、前記半導体装置におけるマクロセル部の消費電流を計算する手段と、
    前記マクロセル部の消費電流と、前記半導体装置の電源層と前記マクロセル部とを接続するビアの一つ当たりの許容電流とに基づいて、前記マクロセル部の一側端部の少なくとも一方端部の上面に、第１の形状及び大きさからなる第１の領域を定義する手段と、
    前記マクロセル部において電源ストラップが配置されるべき所定領域から前記第１の領域を除外することにより、前記マクロセル部の上面に第２の形状及び大きさからなる第２の領域を定義する手段と、
    前記第２の領域内に前記電源ストラップを配置することにより、前記半導体装置における前記マクロセル部の配置を決定する手段と、
    前記マクロセル部の上方において、前記電源ストラップに交差するように、前記電源層の配置を決定する手段と、
    前記マクロセル部及び前記電源層の前記配置に基づいて、前記電源ストラップと前記電源層とが電気的に接続されるように、前記第２の領域における前記ビアの配置を決定する手段と、
    を備える、半導体設計装置。
11. 少なくとも一つのセル回路により構成されるマクロセル部と、複数のビアを介して前記マクロセル部に電力を供給するための電源層と、信号をやり取りするための配線層とを備える半導体装置であって、
    前記マクロセル部は、第１の領域及び第２の領域を含み、前記第２の領域に配置された、一側端部から他側端部に向かう方向に延伸する複数の電源ストラップを含み、
    前記第２の領域の形状及び大きさは、前記マクロセル部の消費電流に対する前記ビア１つあたりの許容電流から求められる必要なビアの数に応じて決定されてなり、
    前記複数の電源ストラップのうちの少なくともいくつかは、各先端部が前記マクロセル部の前記一側端部の少なくとも一方端部の上面において梯陣配列をなすことによって前記配線層のための前記第１の領域を形成するように、配置される、
    半導体装置。
12. 前記梯陣配列をなす前記複数の電源ストラップのうちの少なくともいくつかは、各先端部が前記マクロセル部の前記一側端部の中央部から前記少なくとも一方端部に向かって漸次に後退するように、配置される、請求項１１記載の半導体装置。
13. 前記マクロセル部の周囲に配置されるロジック部をさらに備え、
    前記配線層は、前記ロジック部と前記電源層との間、及び前記所定の領域と前記電源層との間の少なくともいずれかに設けられる、
    請求項１１記載の半導体装置。