JPH0738414B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0738414B2 JPH0738414B2 JP62002977A JP297787A JPH0738414B2 JP H0738414 B2 JPH0738414 B2 JP H0738414B2 JP 62002977 A JP62002977 A JP 62002977A JP 297787 A JP297787 A JP 297787A JP H0738414 B2 JPH0738414 B2 JP H0738414B2
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体集積回路、特に機能ブロックとセルブロ
ックとを有するスタンダードセル方式の半導体集積回路
に関する。
ックとを有するスタンダードセル方式の半導体集積回路
に関する。
（従来の技術） スタンダードセル方式のLSIは、セミカスタム（半特別
注文）LSIを実現するのに好適であり、たとえばRAMとか
ROM等のメモリ機能を有する機能ブロックをLSIチップ上
に形成する場合には、通常は第９図に示すようなパター
ン配置を有する。即ち、第１層配線（通常はアルミニウ
ム）からなるVDD電源配線61およびVSS電源配線62はそれ
ぞれ櫛形パターンを有し、それぞれの櫛歯部が互いに相
手側に入り込むような配置で形成されている。そして、
上記両配線61,62の櫛歯相互間に挾まれた部分が素子領
域63となっている。さらに、上記機能ブロックの電源配
線61,62と他のセルブロックの電源配線との接続を行う
ために、各櫛歯毎にその端部をそのまま延長して電源接
続ノード（VDDノード64およびVSSノード65）とし、ある
いは端部延長方向に第１層配線により形成された電源接
続ノード64,65に対して第２層配線66により接続してい
る。
注文）LSIを実現するのに好適であり、たとえばRAMとか
ROM等のメモリ機能を有する機能ブロックをLSIチップ上
に形成する場合には、通常は第９図に示すようなパター
ン配置を有する。即ち、第１層配線（通常はアルミニウ
ム）からなるVDD電源配線61およびVSS電源配線62はそれ
ぞれ櫛形パターンを有し、それぞれの櫛歯部が互いに相
手側に入り込むような配置で形成されている。そして、
上記両配線61,62の櫛歯相互間に挾まれた部分が素子領
域63となっている。さらに、上記機能ブロックの電源配
線61,62と他のセルブロックの電源配線との接続を行う
ために、各櫛歯毎にその端部をそのまま延長して電源接
続ノード（VDDノード64およびVSSノード65）とし、ある
いは端部延長方向に第１層配線により形成された電源接
続ノード64,65に対して第２層配線66により接続してい
る。
第10図は、上記したような機能ブロックの電源配線と同
一チップ上のセルブロックの電源配線との接続状態（パ
ターン）の一例を示している。ここで、セルブロック
は、複数行の各行が、それぞれ第１層配線からなる各１
本のVDD配線71とVSS配線72との間に素子領域73を有して
おり、各行相互間が配線領域74として使用されるもので
ある。そして、セルブロックの配線領域74の幅が素子領
域73の幅と等しく、かつ電源配線71,72の本数が機能ブ
ロックの電源配線（櫛歯）の数と等しい場合には、セル
ブロックと機能ブロックとの間で、VDD配線相互、VSS配
線相互を直線状に連ねるように第１層配線75からなる電
源接続配線部が形成されている。
一チップ上のセルブロックの電源配線との接続状態（パ
ターン）の一例を示している。ここで、セルブロック
は、複数行の各行が、それぞれ第１層配線からなる各１
本のVDD配線71とVSS配線72との間に素子領域73を有して
おり、各行相互間が配線領域74として使用されるもので
ある。そして、セルブロックの配線領域74の幅が素子領
域73の幅と等しく、かつ電源配線71,72の本数が機能ブ
ロックの電源配線（櫛歯）の数と等しい場合には、セル
ブロックと機能ブロックとの間で、VDD配線相互、VSS配
線相互を直線状に連ねるように第１層配線75からなる電
源接続配線部が形成されている。
ところで、前記セルブロックの配線領域74の幅は配線内
容に応じて変化するものであり、またセルブロックの電
源配線の本数は常に機能ブロックの電源配線（櫛歯）の
数に一致するとは限らない。従って、上記配線領域74の
幅が狭くなると共に電源配線の本数が増えた場合には、
第11図に示す配線パターンのように、セルブロックの一
部のセル行が機能ブロックとの間で電源接続が行われな
い状態になり、またセルブロックと機能ブロックとの間
に電源接続配線部の一部が図示Ａ部の如く通常信号配線
領域にはみ出してしまう。このように発生した未接続状
態のセル行は、機能ブロックに接続されている残りのセ
ル行に比べて電源電流の供給力が弱くなるので、このセ
ル行のスタンダートセルの誤動作が生じ易くなるという
問題がある。また、前記したように電源接続配線部の一
部が通常信号配線領域にはみ出すと、配線効率が悪化す
るという問題がある。また、前記したように機能ブロッ
ク内の複数個の固定座標位置に電源ノード64,65を有す
ることは、チップ内の機能ブロックとセルブロックとの
間の電源接続配線パターンを簡素化する上で大きな制約
を生じ、上記機能ブロックの絶対座標を固定すると上記
配線パターンが複雑になる。
容に応じて変化するものであり、またセルブロックの電
源配線の本数は常に機能ブロックの電源配線（櫛歯）の
数に一致するとは限らない。従って、上記配線領域74の
幅が狭くなると共に電源配線の本数が増えた場合には、
第11図に示す配線パターンのように、セルブロックの一
部のセル行が機能ブロックとの間で電源接続が行われな
い状態になり、またセルブロックと機能ブロックとの間
に電源接続配線部の一部が図示Ａ部の如く通常信号配線
領域にはみ出してしまう。このように発生した未接続状
態のセル行は、機能ブロックに接続されている残りのセ
ル行に比べて電源電流の供給力が弱くなるので、このセ
ル行のスタンダートセルの誤動作が生じ易くなるという
問題がある。また、前記したように電源接続配線部の一
部が通常信号配線領域にはみ出すと、配線効率が悪化す
るという問題がある。また、前記したように機能ブロッ
ク内の複数個の固定座標位置に電源ノード64,65を有す
ることは、チップ内の機能ブロックとセルブロックとの
間の電源接続配線パターンを簡素化する上で大きな制約
を生じ、上記機能ブロックの絶対座標を固定すると上記
配線パターンが複雑になる。
（発明が解決しようとする問題点） 本発明は、上記したように機能ブロックの電源配線の本
数および間隔とセルブロックの電源配線の本数およびセ
ル行間隔とが一致しない場合に生じる不都合を解決する
ためになされたもので、機能ブロックの電源配線にセル
ブロックの全てのセル行の電源配線を極めて簡単に接続
することが可能になり、電源電流供給不足によるセルブ
ロックの誤動作を防止でき、機能ブロックとセルブロッ
クとの間で通常信号配線領域の配線効率の低下をまねか
ないように配線し得る半導体集積回路を提供することを
目的とする。
数および間隔とセルブロックの電源配線の本数およびセ
ル行間隔とが一致しない場合に生じる不都合を解決する
ためになされたもので、機能ブロックの電源配線にセル
ブロックの全てのセル行の電源配線を極めて簡単に接続
することが可能になり、電源電流供給不足によるセルブ
ロックの誤動作を防止でき、機能ブロックとセルブロッ
クとの間で通常信号配線領域の配線効率の低下をまねか
ないように配線し得る半導体集積回路を提供することを
目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明は、セルブロックと機能ブロックとを有する半導
体集積回路において、セルブロックのセル行の延長方向
に直交するように機能ブロックの電源配線が二層化され
て形成されていることを特徴とする。
体集積回路において、セルブロックのセル行の延長方向
に直交するように機能ブロックの電源配線が二層化され
て形成されていることを特徴とする。
（作用） セルブロックの幅と機能ブロックの前記二層化された電
源配線の長さとの関係を適切に設計しておくことによっ
て、機能ブロック内部の電源配線とセルブロックの電源
配線との間で本数や配線相互間隔が一致しているか否か
に拘らず、セルブロックの全てのセル行の電源配線を電
源接続配線を介して機能ブロックに簡単に接続すること
が可能になる。従って、セルブロックの電源電流供給不
足によるスタンダードセルの誤動作は防止される。ま
た、機能ブロックとセルブロックとの間の通常信号配線
領域内に電源接続配線が不要にはみ出すことなく、上記
両ブロック相互の電源接続が可能になるので、上記配線
領域の配線効率の低下をまねくことはない。
源配線の長さとの関係を適切に設計しておくことによっ
て、機能ブロック内部の電源配線とセルブロックの電源
配線との間で本数や配線相互間隔が一致しているか否か
に拘らず、セルブロックの全てのセル行の電源配線を電
源接続配線を介して機能ブロックに簡単に接続すること
が可能になる。従って、セルブロックの電源電流供給不
足によるスタンダードセルの誤動作は防止される。ま
た、機能ブロックとセルブロックとの間の通常信号配線
領域内に電源接続配線が不要にはみ出すことなく、上記
両ブロック相互の電源接続が可能になるので、上記配線
領域の配線効率の低下をまねくことはない。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図はスタンダードセル方式のセミカスタムLSI
におけるチップ上の一部のパターンを示しており、たと
えばメモリ機能を有する機能ブロックとセルブロックと
が電源接続配線部によりパターン接続されている。上記
機能ブロックはたとえば第２図に示すように構成されて
いる。即ち、VDD電源配線21は第１層配線（通常はアル
ミニウム）により梯子状のパターンを有するように形成
されており、VSS電源配線22は第１層配線からなるバー
パターン部（図示縦方向のパターン）とこれに連なる第
２層配線（通常はアルミニウム）からなるフレームパタ
ーン部（図中横方向のパターン）とにより梯子状パター
ンを有するように形成されている。ここで、第１層配線
のパターンは第３図に示すようになっており、VSS電源
配線22のバーパターン部と前記VDD電源配線21のバーパ
ターン部とが交互に繰り返すように並んでいる。また、
VSS電源配線22のフレームパターン部がVDD電源配線21の
フレームパターン部の上方に重なるように上記両電源配
線21,22が配置されている。従って、上記機能ブロック
のフレームパターン部は電源配線21,22が二層化されて
形成されている。なお、上記のように並んだバーパター
ン部の相互間が素子領域23となっている。
る。第１図はスタンダードセル方式のセミカスタムLSI
におけるチップ上の一部のパターンを示しており、たと
えばメモリ機能を有する機能ブロックとセルブロックと
が電源接続配線部によりパターン接続されている。上記
機能ブロックはたとえば第２図に示すように構成されて
いる。即ち、VDD電源配線21は第１層配線（通常はアル
ミニウム）により梯子状のパターンを有するように形成
されており、VSS電源配線22は第１層配線からなるバー
パターン部（図示縦方向のパターン）とこれに連なる第
２層配線（通常はアルミニウム）からなるフレームパタ
ーン部（図中横方向のパターン）とにより梯子状パター
ンを有するように形成されている。ここで、第１層配線
のパターンは第３図に示すようになっており、VSS電源
配線22のバーパターン部と前記VDD電源配線21のバーパ
ターン部とが交互に繰り返すように並んでいる。また、
VSS電源配線22のフレームパターン部がVDD電源配線21の
フレームパターン部の上方に重なるように上記両電源配
線21,22が配置されている。従って、上記機能ブロック
のフレームパターン部は電源配線21,22が二層化されて
形成されている。なお、上記のように並んだバーパター
ン部の相互間が素子領域23となっている。
一方、前記セルブロックは、複数のセル行が、それぞれ
第１層配線によりほぼ平行に並ぶようにパターン形成さ
れた各１本のVDD電源配線11とVSS電源配線12との間に素
子（スタンダードセル）領域13を有しており、各セル行
相互間が配線領域14となっている。この場合、上記各セ
ル行の延長方向に直交するように前記機能ブロックの二
層化された電源配線部24が位置している。
第１層配線によりほぼ平行に並ぶようにパターン形成さ
れた各１本のVDD電源配線11とVSS電源配線12との間に素
子（スタンダードセル）領域13を有しており、各セル行
相互間が配線領域14となっている。この場合、上記各セ
ル行の延長方向に直交するように前記機能ブロックの二
層化された電源配線部24が位置している。
上記セルブロックと機能ブロックとの電源配線相互が電
源接続配線部により接続されている。この電源接続配線
部は、第１層配線からなる複数個の第１の接続パターン
251,252，…と、第２層配線からなる複数個の第２の接
続パターン26…とを有する。上記第１の接続パターン25
1,252，…のうちの半分（本例では奇数番目のパターン2
51,253，…）は、セルブロックの各セル行における一方
の電源配線（本例ではVDD電源配線11）と機能ブロック
における二層化された電源配線部24のうちの第１層のV
DD電源配線21とを連ねるように直線状に形成されてい
る。また、上記第１の接続パターン251,252，…のうち
の残りの半分（本例では偶数番目のパターン252,254，
…）は、前記セルブロックの各セル行における他方の電
源配線（本例ではVSS電源配線12）に連なって延長して
いるが、それぞれの延長先端部は前記機能ブロックにお
ける二層化された電源配線部24のうちの第１層配線の近
傍に位置している。そして、この延長先端部それぞれに
対応して前記第２の接続パターン26…がコンタクトする
ように形成されており、この第２の接続パターン26…は
前記機能ブロックにおける二層化された電源配線部24の
うちの第２層のVSS電源配線22に連なるように直線状に
形成されている。
源接続配線部により接続されている。この電源接続配線
部は、第１層配線からなる複数個の第１の接続パターン
251,252，…と、第２層配線からなる複数個の第２の接
続パターン26…とを有する。上記第１の接続パターン25
1,252，…のうちの半分（本例では奇数番目のパターン2
51,253，…）は、セルブロックの各セル行における一方
の電源配線（本例ではVDD電源配線11）と機能ブロック
における二層化された電源配線部24のうちの第１層のV
DD電源配線21とを連ねるように直線状に形成されてい
る。また、上記第１の接続パターン251,252，…のうち
の残りの半分（本例では偶数番目のパターン252,254，
…）は、前記セルブロックの各セル行における他方の電
源配線（本例ではVSS電源配線12）に連なって延長して
いるが、それぞれの延長先端部は前記機能ブロックにお
ける二層化された電源配線部24のうちの第１層配線の近
傍に位置している。そして、この延長先端部それぞれに
対応して前記第２の接続パターン26…がコンタクトする
ように形成されており、この第２の接続パターン26…は
前記機能ブロックにおける二層化された電源配線部24の
うちの第２層のVSS電源配線22に連なるように直線状に
形成されている。
なお、上記したような電源接続配線部をコンピュータを
用いた自動設計（CAD）によりパターン設計する場合に
は、たとえば第４図に示すような基本的な３種類のパタ
ーンP1,P2,P3の組合せにより実現可能である。
用いた自動設計（CAD）によりパターン設計する場合に
は、たとえば第４図に示すような基本的な３種類のパタ
ーンP1,P2,P3の組合せにより実現可能である。
上記したような二層化電源配線部24を有する機能ブロッ
クを設けておけば、セルブロックの各行の電源配線を電
源接続配線部を介してそのまま直線状に延長することに
よって、機能ブロックにおける対応する電源配線に接続
することが可能になっている。この場合、電源接続配線
部は、その第１接続パターン251,252，…が機能ブロッ
クにおける電源配線部24の第１層の電源配線にほぼ直交
する向きで連なり、第２の接続パターン26…が上記電源
配線部24の第１層の電源配線にほぼ直交する向きで連な
っている。従って、セルブロックの幅と機能ブロックの
電源配線部24の長さとの関係を適切に設計しておくこと
によって、機能ブロック内部における電源配線の本数お
よび配線相互間隔と、セルブロックにおける電源配線の
本数および配線相互間隔との一致、不一致に拘らず、セ
ルブロックの全てのセル行の電源配線に機能ブロックの
電源配線を接続することが可能になる。これによって、
セルブロックの全てのセル行に十分に電源電流が供給さ
れるので、電源電流不足によるスタンダードセルの誤動
作は防止される。また、前記電源配線接続部は、セル行
方向のパターンからなり、機能ブロックとセルブロック
との間の通常信号配線領域内に不要にはみ出すことはな
いので、この配線領域の配線効率の低下をまねくことは
ない。
クを設けておけば、セルブロックの各行の電源配線を電
源接続配線部を介してそのまま直線状に延長することに
よって、機能ブロックにおける対応する電源配線に接続
することが可能になっている。この場合、電源接続配線
部は、その第１接続パターン251,252，…が機能ブロッ
クにおける電源配線部24の第１層の電源配線にほぼ直交
する向きで連なり、第２の接続パターン26…が上記電源
配線部24の第１層の電源配線にほぼ直交する向きで連な
っている。従って、セルブロックの幅と機能ブロックの
電源配線部24の長さとの関係を適切に設計しておくこと
によって、機能ブロック内部における電源配線の本数お
よび配線相互間隔と、セルブロックにおける電源配線の
本数および配線相互間隔との一致、不一致に拘らず、セ
ルブロックの全てのセル行の電源配線に機能ブロックの
電源配線を接続することが可能になる。これによって、
セルブロックの全てのセル行に十分に電源電流が供給さ
れるので、電源電流不足によるスタンダードセルの誤動
作は防止される。また、前記電源配線接続部は、セル行
方向のパターンからなり、機能ブロックとセルブロック
との間の通常信号配線領域内に不要にはみ出すことはな
いので、この配線領域の配線効率の低下をまねくことは
ない。
なお、上記実施例におけるVDD配線とVSS配線とを逆にし
た場合にも上記実施例と同様な効果が得られる。また、
上記実施例では、機能ブロックの片側でのみセルブロッ
クとの電源接続配線を行ったが、さらに反対側にも、即
ち両側でそれぞれ対向するセルブロックとの電源接続配
線を行うことが可能である。
た場合にも上記実施例と同様な効果が得られる。また、
上記実施例では、機能ブロックの片側でのみセルブロッ
クとの電源接続配線を行ったが、さらに反対側にも、即
ち両側でそれぞれ対向するセルブロックとの電源接続配
線を行うことが可能である。
なお、機能ブロックはセル行の延長方向に直交する部分
の電源配線が二層化されていれば、内部の電源配線パタ
ーンは自由に選べる。即ち、第５図に示すように機能ブ
ロックにおける第１層の電源配線パターンを櫛歯状のV
DD配線パターン51.VSS配線パターン52により形成しても
よい。また、第６図に示すように機能ブロックの内部の
電源配線を二層化電源配線部24と同方向の向き（図では
横向き）にしてもよい。また、第７図に示すように機能
ブロックの内部の電源配線を二層化電源配線部24と同方
向の向きのものとそれに直交する方向の向きのものとの
組合せにより形成してもよい。なお、第６図，第７図に
おいて、斜線の配線は第２層配線であり、その他の配線
は第１層配線である。また、機能ブロック内部の電源配
線を第二層配線で行なってもよい。
の電源配線が二層化されていれば、内部の電源配線パタ
ーンは自由に選べる。即ち、第５図に示すように機能ブ
ロックにおける第１層の電源配線パターンを櫛歯状のV
DD配線パターン51.VSS配線パターン52により形成しても
よい。また、第６図に示すように機能ブロックの内部の
電源配線を二層化電源配線部24と同方向の向き（図では
横向き）にしてもよい。また、第７図に示すように機能
ブロックの内部の電源配線を二層化電源配線部24と同方
向の向きのものとそれに直交する方向の向きのものとの
組合せにより形成してもよい。なお、第６図，第７図に
おいて、斜線の配線は第２層配線であり、その他の配線
は第１層配線である。また、機能ブロック内部の電源配
線を第二層配線で行なってもよい。
また、セルブロックの電源配線も、上記実施例のように
VDD配線11とVSS配線12とが交互に存在するものに限ら
ず、たとえば第８図に示すように一部のセル行でVDD配
線11とVSS配線12とが入れ替ってもよく、この場合には
それに応じて電源接続配線部の接続パターンを修正すれ
ばよい。
VDD配線11とVSS配線12とが交互に存在するものに限ら
ず、たとえば第８図に示すように一部のセル行でVDD配
線11とVSS配線12とが入れ替ってもよく、この場合には
それに応じて電源接続配線部の接続パターンを修正すれ
ばよい。
［発明の効果］ 上述したように本発明の半導体集積回路によれば、機能
ブロックに複数個所の電源ノードを設けることなく、セ
ルブロックのセル行の延長方向に直交するように機能ブ
ロックの電源配線を二層構造とすることによって、セル
ブロックの全てのセル行と機能ブロックとの間で電源接
続を極めて簡単な配線パターンにより実現できる。従っ
て、セルブロックにおける電源電流供給不足によるスタ
ンダードセルの誤動作や、セルブロックと機能ブロック
との間の通常信号配線領域の配線効率の低下をまねくこ
ともなく、セルブロックのセル行の本数やセル行間配線
領域の幅を自由に設計することができるようになる。
ブロックに複数個所の電源ノードを設けることなく、セ
ルブロックのセル行の延長方向に直交するように機能ブ
ロックの電源配線を二層構造とすることによって、セル
ブロックの全てのセル行と機能ブロックとの間で電源接
続を極めて簡単な配線パターンにより実現できる。従っ
て、セルブロックにおける電源電流供給不足によるスタ
ンダードセルの誤動作や、セルブロックと機能ブロック
との間の通常信号配線領域の配線効率の低下をまねくこ
ともなく、セルブロックのセル行の本数やセル行間配線
領域の幅を自由に設計することができるようになる。
第１図は本発明の一実施例に係るスタンダードセル方式
のセミカスタムLSIのチップ上の一部のパターンを示す
図、第２図は第１図中の機能ブロックのパターンを示す
図、第３図は第２図の機能ブロックにおける第１層配線
のパターンを示す図、第４図は第１図中の電源接続配線
部のパターン作成方法の一例を示す図、第５図は第２図
の機能ブロックの変形例における第１層電源配線のパタ
ーンを示す図、第６図および第７図はそれぞれ第２図の
機能ブロックの変形例における電源配線パターンを示す
図、第８図は第１図中のセルブロックの変形例における
電源配線パターンを示す図、第９図は従来のスタンダー
ドセル方式のセミカスタムLSIにおける機能ブロックの
パターンを示す図、第10図および第11図はそれぞれ第９
図の機能ブロックと同一チップ上のセルブロックとの電
源接続状態の相異なる例のパターンを示す図である。 11,12……セルブロックの電源配線、13……セルブロッ
クの素子（スタンダードセル）領域、14……セルブロッ
クの配線領域、21,22……機能ブロックの電源配線、23
……機能ブロックの素子領域、24……機能ブロックの二
層化された電源配線部、251,252，……第１の接続パタ
ーン、26……第２の接続パターン。
のセミカスタムLSIのチップ上の一部のパターンを示す
図、第２図は第１図中の機能ブロックのパターンを示す
図、第３図は第２図の機能ブロックにおける第１層配線
のパターンを示す図、第４図は第１図中の電源接続配線
部のパターン作成方法の一例を示す図、第５図は第２図
の機能ブロックの変形例における第１層電源配線のパタ
ーンを示す図、第６図および第７図はそれぞれ第２図の
機能ブロックの変形例における電源配線パターンを示す
図、第８図は第１図中のセルブロックの変形例における
電源配線パターンを示す図、第９図は従来のスタンダー
ドセル方式のセミカスタムLSIにおける機能ブロックの
パターンを示す図、第10図および第11図はそれぞれ第９
図の機能ブロックと同一チップ上のセルブロックとの電
源接続状態の相異なる例のパターンを示す図である。 11,12……セルブロックの電源配線、13……セルブロッ
クの素子（スタンダードセル）領域、14……セルブロッ
クの配線領域、21,22……機能ブロックの電源配線、23
……機能ブロックの素子領域、24……機能ブロックの二
層化された電源配線部、251,252，……第１の接続パタ
ーン、26……第２の接続パターン。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−22648（ＪＰ，Ａ) 特開 昭61−210655（ＪＰ，Ａ) 特開 昭59−4050（ＪＰ，Ａ)
Claims (2)
- 【請求項１】セルブロックと機能ブロックとを有し、前
記機能ブロックの電源配線は、前記セルブロックに隣接
する箇所において二層化され、各層の電源配線は、前記
セルブロックの電源配線の延長方向に直交する方向に一
定の長さで配置され、かつ、前記セルブロックの電源配
線のみに接続されていることを特徴とする半導体集積回
路。 - 【請求項２】前記二層化された電源配線は、一方の層に
形成される高電位側電源配線と、他方の層に形成される
低電位側電源配線とから構成されていることを特徴とす
る特許請求の範囲第１項に記載の半導体集積回路。
Priority Applications (2)
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002977A JPH0738414B2 (ja) | 1987-01-09 | 1987-01-09 | 半導体集積回路 |
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