JPS594050A - 半導体装置 - Google Patents

半導体装置

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JPS594050A
JPS594050A JP57112995A JP11299582A JPS594050A JP S594050 A JPS594050 A JP S594050A JP 57112995 A JP57112995 A JP 57112995A JP 11299582 A JP11299582 A JP 11299582A JP S594050 A JPS594050 A JP S594050A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は半導体装置、特に該半導体装置における電線配
線に関する。
（２）技術の背景 ＬＳ　Ｉ　（大規模集積回路）は益々大規模化、多ビン
化する傾向にある。この大規模化により電７１・１１線
の配線長は長くな夛その配λｄ抵抗は無視し得ないもの
となる。又、前記の多ピン化によシ出力ピン数も大幅に
増大する。この出力ビン数の増大は、周辺回路いわゆる
入力／出力バッファ回路の増加に伴うものであるがこの
うち特に出力バッファ回路の増加は大電流の瞬時的な発
生をもたらすことが多い。例えばパスラインにつながる
複数の出力バッファ回路群の論理が一斉に”ｆｉ″から
Ｌ＃（又はこの逆）に変化する場合、前記電源線には（
し１時的な大電流が流れる。この瞬時的な大電流と前り
じ配線抵抗の積による電圧降下の発生は当然好ましくな
い結果をもたらす。第１　ＫｔｔＪ、前記電源線のうち
グランドレベルのＶｓｓ電源線は一般に集積回路全体の
基準電位を規定するものであるから、前記の電圧降下の
発生はその基準電位の変動音もたらす結果となる。第２
には、例えば５ｖ電源のＴｒＬ回路では、そのＨ”およ
び′″Ｌ″を判定するスレッシ璽ルドレベルが通常２，
４ｖおよび０．４ｖであることから、電源レベル側（Ｖ
ＤＤ電源＃ｊｌ）では（５−２，４）　Ｖという大きな
マージンがある反面、グランドレベル側（Ｖｓｓ電源＃
）テ（０，４−０）Ｖとマージンが少ない。つまル”Ｌ
＃を判定する際のマージンが少ない。このような条件下
でもしＶ８Ｓとなる。
かくしてＬＳＩにおいては、電源線（ＶＤＴ）電源線、
Ｖ８Ｓ電源線）、とシわけＶ８８電源線に生ずる電圧降
下を極力低減することが望まれる。
（３）従来技術と問題点 電源線に生ずる電圧降下を低減するための手法として一
般に二つの方法が提案されている。第１の方法は、電源
線の線幅を拡大し、配線抵抗を小さくすることによって
その電圧降下を小さくしようとするものである。ただし
、この方法では、線幅の拡大という、高集積化に逆行す
る策を採るものであるから、電源線の一方（例えばＶｓ
ｓ　Ｍｌ、原線）が第１層上に布線されるならば、その
他方（Ｖｎ。
電源耐）はその層とは別の第２層に布線するという、多
層配線構造を採るのが普通である。
第２の方法は、既述した瞬時的な大電流が発生すること
が予想されるとき、対応する前記出方ビン毎に、動作上
支障のな込範囲で、各々遅延を与えるという方法である
。っまシ、同一タイミングに集中する大電流を時間的に
分散し、全体として電流の振幅を低く抑えるのである。
然し、この方法は遅延のための回路が必要となるから、
ＬＳＩとしては最適な方法とは言えない。従って、本発
明は上記第１の方法を前提とするものである。ところが
、この第１の方法のみでは、今後益々大規模化、多ビン
化するＬＳＩに対処するのに不十分である。
（４）発明の目的 本発明は、益々大規模化、多ビン化するＬＳＩに十分対
処可能な電源線を備えた半導体装置を提案することを目
的とするものである。
（５）発明の構成 上記目的を達成するために本発明は、本来の電源線、特
にＶ８８電源線に対し、これと層を異にして補助Ｖ８８
電源線をさらに設け、同一種の電源線をも多層に配＆ｌ
−ｔ°るようにしたことを特徴とするものである。これ
によシ前記本来のＶＳＳ電源線の配線抵抗が略％に低減
される。この場合、少なくとも大電流の発生源となる出
力バッファ回路毎に、両ＶＳＳ電源線を短絡する。
（６）発明の実施例 以下図面によシ本発明ケ説明する。
第１Ａ図は本発明に基づく電源配線がなされた半導体装
置の第１例を部分断面にて示す図である。
本図において、１１は半導体チップのペースをなす半導
体基板、１２はその表面上に設けられる通常の絶縁膜で
ある。そして、その表面の第１層にはＶ８８電源線１３
が設けられ、さらに例えばＰＳＧ（ホスホ・シリケート
・グラス）層１４ｆ：介して、第２層にはＶＴ）Ｄ電源
線１５が設けられる。ここまでの構成は、既述した第１
の従来方法と同じである。従って、図中の１６が本発明
に基づく補助Ｖ８８電源線であり、新設のものである。
この第１例においては補助Ｖｓｓ’ｔＭ源線１６￥原線
ＶＳＳ電源が４１３の真上であって且つＶＤＤ電源線１
５の置かれた第２層に形成される。一般に、ＶＤＤとＶ
Ｂ２間の層間短絡を防ぐため、両市原線１３および１５
は相互に位置関係をずらしておくのが普通である。かく
してＶ８８電源線の実質配線抵抗は半減する。
第１Ｂ図は本発明に基づく電源配線の第２例を示す部分
断面図である。ｇｌＡ図と異なるのは、補助ＶｓＳ電源
線が、第２層ではなく、ＰＳＧ層１７を介して、第３層
に参照番号１８で示す如く布線されることである。この
第２例の利点は、補助Ｖ８８電源＃１８ｔ−広く形成で
きることである。
上述の説明は部分断面図音用いてなされたのでさらに平
面図を用いて本発明を詳述する。第２図は第１Ａ図の断
面を有する場合を例にとって半導体装置における第１層
での構成例を示す平面図、第３図は８＃！、ｌＡ図の断
面を有する場合金側にとって半導体装置における第２層
での構成例を示す平面図である。第１層と第２層を分け
て図示したのは、これらを重ねた平面図では第１層の状
態が見えなくなるからである。第２図において、半導体
基板１１の内（Ｉｌｌ　（図中、一点鎖線で包囲された
内側）には論理回路群（ＬＯＧＩＣ）２１が配置される
。
そして、その外側には該論理回路群２１を包囲するよう
に周辺回路群（既述の入力／出力パッフ７回路群であシ
、Ｉｌｏ、０又はＩで示す）２２が配置される。ただし
、簡単のために、Ｉｌｏ、０　、　Ｉは所々にしか描い
ていない。この周辺回路群２２に沿って、すなわち半導
体基板１１の周辺に沿って閉ループをなすように布線さ
れるのがＶ８８電源線１３である。Ｖ８Ｓ電源ｌ１Ｊ１
３は周辺回路群２２に電源供給するのみならず、分岐線
２３を通して論理回路群２１にも電源供給する。これら
電源は、・ヤッド２４を通して外部から供給される。
第３図は第２層の様子を示しており、既存のＶＤＤ電源
細１５に加え、本発明に基づく補助ＶＳ８電源線１６が
布線される。これら電源線１５゜１６は共に、周辺回路
群２２（第２図）に沿って、すなわち半導体基板１１０
周辺に沿って、それぞれ閉ループをなすように布線され
る。且つ補助ＶＳ８電源線１６はＶ８８電源線１３　（
ｍ２図）に略ド２４と一体になっている。又どラド３２
は外部のＶＤＤ　を源とつなぐためのものである。
かくの如く、周辺回路群２１の領域内でＶ８８電源線（
１３，１６）を多層化したのは、本来のＶＳＳ電源線１
３が当該領域内にもともと布線されているから、という
理由と、このような多層化によるＶＳＳ電源線の配線抵
抗の低減が必要になるのは、周辺回路群２１に対しての
み、とシわけその出力バッファ回路（ｆｌｏ、　０　）
に対してのみであへという理由による。このため、補助
Ｖ８ｓ電源線１６がＶＳＳ電源線１３に対して単に並行
して布線されるだけでは不十分であシ、少なくとも、こ
れら出力バッフ子回路毎に両軍原線１３および１６は短
絡されていなければなら々い。そうしないと、配線抵抗
を半減させる効果が生じないからである。
第３図中、補助Ｖ８８電源糾１６に沿って付された○印
３３は、その下方のＶ８Ｓ電源線１３と電気的に短絡（
例えばスルーホールを設けて）した部分であることを意
味する。（３４は回路群２１へＶＤＤを供給するだめの
スルーホールである。）このことを図解的に示したのが
第４Ａおよび第４Ｂ図である。第４Ａ図は第３図の短絡
３３が無い場合の電源ＶＳＳに至る等価回路図、第４Ｂ
図は第３図の短絡３３を設けた場合の電源ＶＳ８に至る
等価回路図である。短絡３３が無い場合（第４Ａ図）は
、出力バッフ子回路（Ｉｌｏで示す）からはＶＳ８電源
線１３のみを通して電流ｉが流れ、等価抵抗はＲに見え
る。一方、８短絡３３が設けられると、両線１３及び１
６にｉ／２ずつ電流が分流し、等価抵抗はＲ／２に低減
する。２４（３１）は第２図および第３図に示したＶｓ
Ｓ用の・ぐラドである。
（７）発明の詳細 な説明したように本発明によれば、電源線、とシわけＶ
ｓｓ電源電源流れるトを時的な大電流に起因するグラン
ドレベルの変動を抑圧でき、誤動作を防止することので
きる半導体装置が実現される。
【図面の簡単な説明】
第１Ａ図は本発明に基づく電源配線がなされた半導体装
置の第１例を部分断面にて示す図、第１Ｂ図は本発明に
基づく電源配線の第２例を示す部分断面図、第２図は第
１Ａ図の断面を有する場合を例にとって半導体装置にお
ける第１層での構成例を示す平面図、第３図はｍｌＡ図
の断面を有する場合を例にとって半導体装置における第
２層での構成例を示す平面図、第４Ａ図は第３図の短絡
３３が無い場合の電源Ｖ８Ｓに至る等価回路図、第４Ｂ
図は第３図の短絡３３を設けた場合の電源Ｖ８８に至る
等価回路図である。 １１・・・半導体基板、１３・・・Ｖ、＋８電源線、１
５・・・ＶＴ）Ｄ電源線、１６．１８−・・補助Ｖｓ８
電源線、２１・・・論理回路群、２２・・・周辺回路群
、２４．３’ｌ・・ＶＳＳ用のノやラド、３２・・・Ｖ
ＤＤ用のパッド、３３・・・短絡、Ｉｌｏ、０．Ｉ・・
・入力／出力・９ツファ回路。 特許出願人 富士通株式会社 ／！Ｐ、ｌ、許出願代理人 弁理士　背　木　　　　朗 弁理士　西　　舘　　和　　之 弁理士　内　　１）幸　男 弁理士　山　　口　　昭　之 第１Ａ図 第１Ｂ図 １宮 第２図 １ 第３図 第４Ａ図 手続補正書 昭和５８年７り／３日 特許庁長官　若　杉　和夫殿 １、事件の表示 昭和５７年　特許願　第１１２９９５号２、発明の名称 半導体装置 ３、補正をする者 事件との関係　　特許出願人 ４、代理人 （外　３　名） ５、補正の対象 （１）明細書の「特許請求の範囲」の欄（２）明細書の
「すら明の詳細な説明」の楢（６、補正の内容 （１）明細書の「特ＦＦ’Ｔ’　ｉｆｆ求の範囲」の欄
を別紙のとおシ補正し、ます。 （２）明細力の「発明の泊’　＆ｆｌｌな説明」の欄を
次のも とおり補正し１す。 （７）　　第７頁柴８−９行目 「沿−て閉ループをなす」を「沿って例えは図示の如く
閉ループをなす」と補正し才す。 （イ）第８頁第４行目 「２１」を「２２Ｊと補正し−す。 沙）第８頁第９行目 ｒ　２１　ｊをＩ’　２２．１　ト？ｉｌｉ正シ１−４
−、．７、添付書類の目録 補正特許請求の範囲　　　　　　　　１通２、特許請求
の範囲 １、　半導体基板の中央側に配置される論理回路群と、
該半導体基板の周辺側で且つ該論理回路群を包囲する↓
うに配置される周辺回路群と、少なくとも該半導体基板
の周辺に沿って布線される電源線と、前記電源線とは異
なる層に布線される補助電源線とを備え、前記周辺回路
群のうち少なくとも出カバソファ回路を内蔵する周辺回
路に対応する位置で前記電源線と前記補助電源線とが短
絡されていることを特徴とする半導体装置。 ２３３

Claims (1)

    【特許請求の範囲】
  1. １、半導体基板の中央側に配置される論理回路群と、該
    半導体基板の周辺側で且つ該論理回路群を包囲するよう
    に配置される周辺回路群と、少なくとも該半導体基板の
    周辺に沿って閉ループをなすように布線される電源線と
    、前記電源線とは異なる層上に布線される補助電源線と
    を備え、前記周辺回路群のうち少なくとも出力バッフ子
    回路を内蔵する周辺回路に対応する位置毎に、前記電源
    線と前記補助電源線とが短絡されていることを特徴とす
    る半導体装置。
JP57112995A 1982-06-30 1982-06-30 半導体装置 Granted JPS594050A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63170939A (ja) * 1987-01-09 1988-07-14 Toshiba Corp 半導体集積回路
JPH01238140A (ja) * 1988-03-18 1989-09-22 Rohm Co Ltd ゲートアレイ
JPH02194547A (ja) * 1989-01-23 1990-08-01 Nec Corp 半導体集積回路

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60192359A (ja) * 1984-03-14 1985-09-30 Nec Corp 半導体メモリ装置
DE3579344D1 (de) * 1984-03-29 1990-10-04 Sanyo Electric Co Integrierter halbleiter-schaltkreis mit mehrschichtigen verbindungen.
US5202751A (en) * 1984-03-30 1993-04-13 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
JPS60206161A (ja) * 1984-03-30 1985-10-17 Toshiba Corp 半導体集積回路
JPS6290950A (ja) * 1985-10-16 1987-04-25 Mitsubishi Electric Corp 半導体装置
US4746966A (en) * 1985-10-21 1988-05-24 International Business Machines Corporation Logic-circuit layout for large-scale integrated circuits
JPH0789568B2 (ja) * 1986-06-19 1995-09-27 日本電気株式会社 集積回路装置
JPS6344742A (ja) * 1986-08-12 1988-02-25 Fujitsu Ltd 半導体装置
JPH0750708B2 (ja) * 1989-04-26 1995-05-31 株式会社東芝 半導体装置
US6150722A (en) * 1994-11-02 2000-11-21 Texas Instruments Incorporated Ldmos transistor with thick copper interconnect
US6140702A (en) * 1996-05-31 2000-10-31 Texas Instruments Incorporated Plastic encapsulation for integrated circuits having plated copper top surface level interconnect
US6140150A (en) * 1997-05-28 2000-10-31 Texas Instruments Incorporated Plastic encapsulation for integrated circuits having plated copper top surface level interconnect
CN109118956B (zh) * 2018-08-24 2021-01-26 京东方科技集团股份有限公司 一种透明显示面板、显示装置和透明显示面板的制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55120150A (en) * 1979-03-09 1980-09-16 Toshiba Corp Semiconductor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3981070A (en) * 1973-04-05 1976-09-21 Amdahl Corporation LSI chip construction and method
NL7700420A (nl) * 1977-01-17 1978-07-19 Philips Nv Halfgeleiderinrichting en werkwijze ter ver- vaardiging daarvan.
JPS54110068U (ja) * 1978-01-20 1979-08-02
FR2426334A1 (fr) * 1978-05-19 1979-12-14 Fujitsu Ltd Dispositif de connexion de semi-conducteurs et son procede de fabrication
JPS5662352A (en) * 1979-10-26 1981-05-28 Hitachi Ltd Semiconductor integrated circuit device for acoustic amplification circuit
JPS5772349A (en) * 1980-10-23 1982-05-06 Nec Corp Semiconductor integrated circuit device
FR2495835A1 (fr) * 1980-12-05 1982-06-11 Cii Honeywell Bull Dispositif a circuits integres a reseau metallique d'interconnexion, et procede de fabrication de ce dispositif

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55120150A (en) * 1979-03-09 1980-09-16 Toshiba Corp Semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63170939A (ja) * 1987-01-09 1988-07-14 Toshiba Corp 半導体集積回路
JPH01238140A (ja) * 1988-03-18 1989-09-22 Rohm Co Ltd ゲートアレイ
JPH02194547A (ja) * 1989-01-23 1990-08-01 Nec Corp 半導体集積回路

Also Published As

Publication number Publication date
EP0103362B1 (en) 1988-03-30
EP0103362A3 (en) 1985-07-03
EP0103362A2 (en) 1984-03-21
DE3376169D1 (en) 1988-05-05
JPH0114705B2 (ja) 1989-03-14

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