JPH01257348A - スタンダード・セル集積回路装置 - Google Patents
スタンダード・セル集積回路装置Info
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- JPH01257348A JPH01257348A JP63085968A JP8596888A JPH01257348A JP H01257348 A JPH01257348 A JP H01257348A JP 63085968 A JP63085968 A JP 63085968A JP 8596888 A JP8596888 A JP 8596888A JP H01257348 A JPH01257348 A JP H01257348A
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- 239000000758 substrate Substances 0.000 claims abstract description 47
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011093 chipboard Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
チップ内に複数個のスタンダード・セルを設けたスタン
ダード・セル方式の集積回路におけるそれぞれの該スタ
ンダード・セルの回路に供給するＧＮＤ又は■。等の電
源電位が、大電流回路のスタンダード・セルのサブスト
シート電流によって影響されるのを防止するために設け
たスタンダード・セルの電源配線の回路構成に関し、大
電流回路のスタンダード・セルにおいてＧＮＤ又はｖｏ
等の電源に大電流が流れた場合、この電流によって他の
微少電流回路のスタンダード・セルのＧＮＤ又はＶｔＥ
等の電源電位がサブストレートを通して変動するのを防
止できるスタンダード・セルの電源配線の回路構成を提
供することを目的とし、 それぞれのスタンダード・セルはチップ基板に ゛電源
電位を供給するためのサブストレート用端子と該スタン
ダード・セルの回路に電源電位を供給するセル用電源端
子を有し、該サブストレート用端子と該チップ内にあっ
て外部との接続用の電源パッド間に配線した第１の電源
配線と、該セル用電源端子と該電源パッド間に配線した
第２の電源配線とを別々に具備させた構成とする。
ダード・セル方式の集積回路におけるそれぞれの該スタ
ンダード・セルの回路に供給するＧＮＤ又は■。等の電
源電位が、大電流回路のスタンダード・セルのサブスト
シート電流によって影響されるのを防止するために設け
たスタンダード・セルの電源配線の回路構成に関し、大
電流回路のスタンダード・セルにおいてＧＮＤ又はｖｏ
等の電源に大電流が流れた場合、この電流によって他の
微少電流回路のスタンダード・セルのＧＮＤ又はＶｔＥ
等の電源電位がサブストレートを通して変動するのを防
止できるスタンダード・セルの電源配線の回路構成を提
供することを目的とし、 それぞれのスタンダード・セルはチップ基板に ゛電源
電位を供給するためのサブストレート用端子と該スタン
ダード・セルの回路に電源電位を供給するセル用電源端
子を有し、該サブストレート用端子と該チップ内にあっ
て外部との接続用の電源パッド間に配線した第１の電源
配線と、該セル用電源端子と該電源パッド間に配線した
第２の電源配線とを別々に具備させた構成とする。
本発明はチップ内に複数個のスタンダード・セルを設け
たスタンダード・セル方式の集積回路装置に係り、それ
ぞれのスタンダード・セル（以下セルと略す）のＧＮＤ
又はＶＥＥ等の電源電位が、大電流回路のセルのサブス
トレート電流によって、影響されるのを防止するために
設けたセルの電源配線の構成に関する。
たスタンダード・セル方式の集積回路装置に係り、それ
ぞれのスタンダード・セル（以下セルと略す）のＧＮＤ
又はＶＥＥ等の電源電位が、大電流回路のセルのサブス
トレート電流によって、影響されるのを防止するために
設けたセルの電源配線の構成に関する。
集積回路は大電流回路のセルと微少電流回路のセルが混
在するので１．大電流回路のセルにおいて電源に大電流
が流れるとそれに伴いサブストレートに電流が流れてサ
ブストレート電位が大きく変動した場合、このサブスト
レート電圧の変動が他の微少電流回路のセルのＧＮＤ又
はＶＥＥ等の電源電位に影響を及ぼし、集積回路の回路
特性の誤動作を招くので、これを防止する必要がある。
在するので１．大電流回路のセルにおいて電源に大電流
が流れるとそれに伴いサブストレートに電流が流れてサ
ブストレート電位が大きく変動した場合、このサブスト
レート電圧の変動が他の微少電流回路のセルのＧＮＤ又
はＶＥＥ等の電源電位に影響を及ぼし、集積回路の回路
特性の誤動作を招くので、これを防止する必要がある。
従来の集積回路は第４図（Ａ）の平面図、（Ｂ）のＢ−
Ｂ断面図に示すように、チップ１内に形成した微少電流
回路の複数のセル２は、それぞれサブストレートと共通
なＧＮＤ端子を設け、このＧＮＤ端子とチップ１内に形
成した外部との接続用の電源パッド３との間にＧＮＤ配
線するか、又は複数のセル２のＧＮＤ端子に共通なＧＮ
ＤＮ子線外部との接続用の電源パッド３に配線していた
。
Ｂ断面図に示すように、チップ１内に形成した微少電流
回路の複数のセル２は、それぞれサブストレートと共通
なＧＮＤ端子を設け、このＧＮＤ端子とチップ１内に形
成した外部との接続用の電源パッド３との間にＧＮＤ配
線するか、又は複数のセル２のＧＮＤ端子に共通なＧＮ
ＤＮ子線外部との接続用の電源パッド３に配線していた
。
またドライバー等の大電流回路のセル４は、ＧＮＤ端子
とチップ内の別設の外部との接続用の電源のパッド５の
間を別個のＧＮＤＮ子線配線していた。これらの外部と
の接続用の電源パッド３．５は、さらに図示しないＰ
Ｋ Ｇ （Ｐａｃｋａｇｅ）の外部接 −統端子を介し
て、それぞれ別個の配線によって外部に設けた電源に接
続される。
とチップ内の別設の外部との接続用の電源のパッド５の
間を別個のＧＮＤＮ子線配線していた。これらの外部と
の接続用の電源パッド３．５は、さらに図示しないＰ
Ｋ Ｇ （Ｐａｃｋａｇｅ）の外部接 −統端子を介し
て、それぞれ別個の配線によって外部に設けた電源に接
続される。
このように大電流回路のセル４のＧＮＤ配線と微少電流
回路のセル２のＧＮＤ配線をそれぞれ別個に設けた外部
との接続用の電源パッド３．５に分離して配線させるこ
とにより、両者のＧＮＤ配線による回路間の干渉を防止
している。
回路のセル２のＧＮＤ配線をそれぞれ別個に設けた外部
との接続用の電源パッド３．５に分離して配線させるこ
とにより、両者のＧＮＤ配線による回路間の干渉を防止
している。
第５図にサブストレートと共通なＧＮＤ端子を形成した
セルの要部断面図を示す。
セルの要部断面図を示す。
図示したセル２には一素子としてトランジスタ６を形成
しており、Ｐ型基板に接続するサブストレート端子とト
ランジスタ６のエミッタＥに接続するＧＮＤ端子とが一
体となっており、この端子から前述したようにチップ内
の外部との接続用の電源パッド３にＧＮＤ配線が行なわ
れていた。
しており、Ｐ型基板に接続するサブストレート端子とト
ランジスタ６のエミッタＥに接続するＧＮＤ端子とが一
体となっており、この端子から前述したようにチップ内
の外部との接続用の電源パッド３にＧＮＤ配線が行なわ
れていた。
しかし、大電流回路のセル４にてＧＮＤ配線に大電流が
流れて、その回路周辺のサブストレートに電流が流れた
場合、第３図の説明図に示すように基板抵抗Ｒ８とサブ
ストレートに流れる電流Ｉ。
流れて、その回路周辺のサブストレートに電流が流れた
場合、第３図の説明図に示すように基板抵抗Ｒ８とサブ
ストレートに流れる電流Ｉ。
とによってサブストレート電位が変動し、他の微少電流
回路のセル２０ＧＮＤ電位が影響を受けて集積回路の誤
動作を招くという問題点があった。
回路のセル２０ＧＮＤ電位が影響を受けて集積回路の誤
動作を招くという問題点があった。
本発明は大電流回路のセルよりサブストレートに電流が
流れた場合、この電流によって他の微少電流回路のセル
のＧＮＤ又はＶ□等の電源電位がサブストレートを通し
て変動するのを防止できるセルの電源配線の回路構成を
提供することを目的とする。
流れた場合、この電流によって他の微少電流回路のセル
のＧＮＤ又はＶ□等の電源電位がサブストレートを通し
て変動するのを防止できるセルの電源配線の回路構成を
提供することを目的とする。
第１図（Ａ）、（Ｂ）は本発明の一実施例の平面図と、
そのＡ−Ａ断面図であり、−個のチップ構成を示してい
る。
そのＡ−Ａ断面図であり、−個のチップ構成を示してい
る。
それぞれのセル２において、チップ基板１に電源電位を
供給するためのサブストレート用端子ＳＵＢと該セル２
の回路に電源電位を供給するセル用電源端子ＧＮＤをそ
れぞれ別個に設ける。大電流回路にＧＮＤ又はｖｏ等の
電源電位を供給するセル４用電源端子ＧＮＤと微少電流
回路にＧＮＤ又はｖｏ等の電源電位を供給するセル２用
電源端子ＧＮＤは、それぞれ従来のようにチップ基板内
に設けた外部との接続用の電源パッド５．３に、第２の
電源配線７により接続される。チップ基板１に電源電位
を供給するためのサブストレート端子ＳＵＢと、チップ
ｌ内にあって外部との接続用の電源パット５は第１の電
源配線８により接続される。
供給するためのサブストレート用端子ＳＵＢと該セル２
の回路に電源電位を供給するセル用電源端子ＧＮＤをそ
れぞれ別個に設ける。大電流回路にＧＮＤ又はｖｏ等の
電源電位を供給するセル４用電源端子ＧＮＤと微少電流
回路にＧＮＤ又はｖｏ等の電源電位を供給するセル２用
電源端子ＧＮＤは、それぞれ従来のようにチップ基板内
に設けた外部との接続用の電源パッド５．３に、第２の
電源配線７により接続される。チップ基板１に電源電位
を供給するためのサブストレート端子ＳＵＢと、チップ
ｌ内にあって外部との接続用の電源パット５は第１の電
源配線８により接続される。
本発明ではそれぞれのセル２に対してチップ１基板に電
源電位を供給するサブストレート用端子と、セル２の回
路に電源電位を供給するセル用電源端子をそれぞれ別個
に設け、それらの端子と外部との接続用の電源パッド５
．３とを第１の電源配線８と第２の電源配線７によりそ
れぞれ別個に接続することにより、大電流回路であるセ
ル４における大電流がサブストレート電圧を変動させて
も、小電流回路であるセル２におけるセル用電源を変動
させることはなく、小電流回路であるセル２の回路動作
に悪影響を及ぼすことはない。また電源パッド５からは
第１の電源配線８を介して各セル２のサブストレート用
端子にチップ基板の電源電位が供給され、電源パッド３
からは第２の電源配置７を介して各セル２のセル用電源
端子にセルの回路に供給する電源電位が与えられる。つ
まりセル２に対する２つの電源を異なる電源バッド３．
５から別々に供給しているので、上記作用はますます良
好となる。
源電位を供給するサブストレート用端子と、セル２の回
路に電源電位を供給するセル用電源端子をそれぞれ別個
に設け、それらの端子と外部との接続用の電源パッド５
．３とを第１の電源配線８と第２の電源配線７によりそ
れぞれ別個に接続することにより、大電流回路であるセ
ル４における大電流がサブストレート電圧を変動させて
も、小電流回路であるセル２におけるセル用電源を変動
させることはなく、小電流回路であるセル２の回路動作
に悪影響を及ぼすことはない。また電源パッド５からは
第１の電源配線８を介して各セル２のサブストレート用
端子にチップ基板の電源電位が供給され、電源パッド３
からは第２の電源配置７を介して各セル２のセル用電源
端子にセルの回路に供給する電源電位が与えられる。つ
まりセル２に対する２つの電源を異なる電源バッド３．
５から別々に供給しているので、上記作用はますます良
好となる。
従って、大電流回路の大電流によりサブストレートに電
流が流れてサブストレート電位が変動しようとも、小信
号回路であるセル２用電源端子ＧＮＤへの影響を防止で
きる。
流が流れてサブストレート電位が変動しようとも、小信
号回路であるセル２用電源端子ＧＮＤへの影響を防止で
きる。
第２図は本発明の一実施例の要部を示すセルの断面図で
ある。セル２はそれぞれの機能をもつものであり、図示
したセル２は一例としてセルの一部に形成したトランジ
スタ６を示す。すなわちＰ型基板１０にエピタキシャル
成長によってＮ゛型Ｆｉｌｌ、Ｎ型層１２を形成し、さ
らにＰ＋型層の ゛ベースＢとＮ０型層のコレクタコン
タクトＣとＮ′″型層のエミッタＥを形成したトランジ
スタを示す。
ある。セル２はそれぞれの機能をもつものであり、図示
したセル２は一例としてセルの一部に形成したトランジ
スタ６を示す。すなわちＰ型基板１０にエピタキシャル
成長によってＮ゛型Ｆｉｌｌ、Ｎ型層１２を形成し、さ
らにＰ＋型層の ゛ベースＢとＮ０型層のコレクタコン
タクトＣとＮ′″型層のエミッタＥを形成したトランジ
スタを示す。
第２図に示す本発明の実施例ではＰ型基板１０に接続し
、チップ基板１０に電源電位を供給するサブストレート
用端子ＳＵＢと、トランジスタのエミッタ已に接続し、
セル２の回路に電源電位を供給するセル用電源端子ＧＮ
Ｄ例えばＧＮＤ端子とがセル２の内部で接続されないよ
うに別々に設けている。微少電流回路のセル２における
セル用電源端子ＧＮＤとなるＧＮＤ端子は、第１図に示
すようにチップｌ内における外部との接続用の電源パッ
ド３に第２の電源配線７を介して接続する。
、チップ基板１０に電源電位を供給するサブストレート
用端子ＳＵＢと、トランジスタのエミッタ已に接続し、
セル２の回路に電源電位を供給するセル用電源端子ＧＮ
Ｄ例えばＧＮＤ端子とがセル２の内部で接続されないよ
うに別々に設けている。微少電流回路のセル２における
セル用電源端子ＧＮＤとなるＧＮＤ端子は、第１図に示
すようにチップｌ内における外部との接続用の電源パッ
ド３に第２の電源配線７を介して接続する。
一方セル２におけるサブストレート用端子ＳＵＢは第１
の電源配線８を介して上記とは別の電源パッド５に接続
される。つまりセル２におけるセル用電源端子ＧＮＤは
チップ内においてサブストレートとはいっさい接続され
ないのである。 従って、ドライバー等の大電流回路の
セル４の電源端子ＧＮＤに大電流が流れサブストレート
用端子を介して、サブストレート電流が流れても、他の
微少電流回路のセル２のセル用電源端子ＧＮＤへの変動
を抑えることができる。なお、上記実施例では最も低い
電位の電源がＧＮＤの場合について説明したが、例えば
ＥＣＬ回路の場合は−５，２ｖ等のＶｔｔが基板電位と
なるので、■。端子、配線とサブストレート用端子、配
線とが別々に形成される。
の電源配線８を介して上記とは別の電源パッド５に接続
される。つまりセル２におけるセル用電源端子ＧＮＤは
チップ内においてサブストレートとはいっさい接続され
ないのである。 従って、ドライバー等の大電流回路の
セル４の電源端子ＧＮＤに大電流が流れサブストレート
用端子を介して、サブストレート電流が流れても、他の
微少電流回路のセル２のセル用電源端子ＧＮＤへの変動
を抑えることができる。なお、上記実施例では最も低い
電位の電源がＧＮＤの場合について説明したが、例えば
ＥＣＬ回路の場合は−５，２ｖ等のＶｔｔが基板電位と
なるので、■。端子、配線とサブストレート用端子、配
線とが別々に形成される。
本発明はそれぞれのセルに対してチップ基板に電源電位
を供給するサブストレート用端子と、セルの回路に電源
電位を供給するセル用電源端子をそれぞれ別個に設け、
それらの端子と外部との接続用の電源パッドとを第１の
電源配線と第２の電源配線によりそれぞれ別個に接続す
るようにしたので、微少電流回路のセルの第２の電源配
線は共通インピーダンス（サブストレート抵抗）を持た
ない結果、大電流回路のセルよりサブストレートに電流
が流れても該微少電流回路のセル用電源電位が変動する
のを防止することができ、集積回路の特性劣化を防止す
る。
を供給するサブストレート用端子と、セルの回路に電源
電位を供給するセル用電源端子をそれぞれ別個に設け、
それらの端子と外部との接続用の電源パッドとを第１の
電源配線と第２の電源配線によりそれぞれ別個に接続す
るようにしたので、微少電流回路のセルの第２の電源配
線は共通インピーダンス（サブストレート抵抗）を持た
ない結果、大電流回路のセルよりサブストレートに電流
が流れても該微少電流回路のセル用電源電位が変動する
のを防止することができ、集積回路の特性劣化を防止す
る。
第１図（Ａ）、（Ｂ）は本発明の一実施例の平面図と、
その断面図、 第２図は本発明の一実施例の要部断面図、第３図は従来
例の説明図、 第４図（Ａ）、（Ｂ）は従来例の平面図と、その断面図
、 第５図は従来例の要部断面図である。 図中、１・・−−−−−チップ、 ２．４−−−−−−−セル、 ３．５−・−外部との接続用の電源パッド、６−・−ト
ランジスタ・ ７−・−第２の電源配線、 ８−・−・第１の電源配線。 代理人 弁理士 井 桁 貞 − ■ （，４） 笑施判の填べ犯 亥施例の宇部断面ｍ ％ ２ 國 才芝木胡１ｆ）閑殊廣、の舊む明°図 扁 ３ ｖ （Ａ） β−Ｂ歓ｉΣ 促宋枦ＩＱ薦べ恥 発４図
その断面図、 第２図は本発明の一実施例の要部断面図、第３図は従来
例の説明図、 第４図（Ａ）、（Ｂ）は従来例の平面図と、その断面図
、 第５図は従来例の要部断面図である。 図中、１・・−−−−−チップ、 ２．４−−−−−−−セル、 ３．５−・−外部との接続用の電源パッド、６−・−ト
ランジスタ・ ７−・−第２の電源配線、 ８−・−・第１の電源配線。 代理人 弁理士 井 桁 貞 − ■ （，４） 笑施判の填べ犯 亥施例の宇部断面ｍ ％ ２ 國 才芝木胡１ｆ）閑殊廣、の舊む明°図 扁 ３ ｖ （Ａ） β−Ｂ歓ｉΣ 促宋枦ＩＱ薦べ恥 発４図
Claims (1)
- チップ内に複数個のスタンダード・セルを設けたスタ
ンダード・セル集積回路装置において、それぞれの該ス
タンダード・セルはチップ基板に電源電位を供給するた
めのサブストレート用端子と該スタンダード・セルの回
路に電源電位を供給するセル用電源端子を有し、該サブ
ストレート用端子と該チップ内にあって外部との接続用
の電源パッド間に配線した第１の電源配線と、該セル用
電源端子と該電源パッド間に配線した第２の電源配線と
を別々に具備させたことを特徴とするスタンダード・セ
ル集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63085968A JPH01257348A (ja) | 1988-04-07 | 1988-04-07 | スタンダード・セル集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63085968A JPH01257348A (ja) | 1988-04-07 | 1988-04-07 | スタンダード・セル集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01257348A true JPH01257348A (ja) | 1989-10-13 |
Family
ID=13873528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63085968A Pending JPH01257348A (ja) | 1988-04-07 | 1988-04-07 | スタンダード・セル集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01257348A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410561A (ja) * | 1990-04-27 | 1992-01-14 | Nec Corp | 半導体集積回路 |
| US5404035A (en) * | 1992-06-11 | 1995-04-04 | Mitsubishi Denki Kabushiki Kaisha | Multi-voltage-level master-slice integrated circuit |
| JPH07273291A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5986253A (ja) * | 1982-11-02 | 1984-05-18 | Fujitsu Ltd | 半導体集積回路 |
| JPS62216351A (ja) * | 1986-03-18 | 1987-09-22 | Fujitsu Ltd | 半導体集積回路 |
-
1988
- 1988-04-07 JP JP63085968A patent/JPH01257348A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5986253A (ja) * | 1982-11-02 | 1984-05-18 | Fujitsu Ltd | 半導体集積回路 |
| JPS62216351A (ja) * | 1986-03-18 | 1987-09-22 | Fujitsu Ltd | 半導体集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410561A (ja) * | 1990-04-27 | 1992-01-14 | Nec Corp | 半導体集積回路 |
| US5404035A (en) * | 1992-06-11 | 1995-04-04 | Mitsubishi Denki Kabushiki Kaisha | Multi-voltage-level master-slice integrated circuit |
| JPH07273291A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 半導体集積回路 |
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