JPS6211256A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体集積回路（ＩＣ）装置のリードに割込みを入れる
ことによりＩＣ内部のグランド（ＧＮＤ　）電位変動を
なくす。

〔産業上の利用分野〕

本発明は半導体ＩＣ装置に関するもので、さらに詳しく
言えばパッケージのリードに割込みを入れて二又状に形
成し、ＩＣ内部のグランド電位変動の影響を除去する構
成とした半導体ＩＣパッケージに関するものである。

〔従来の技術〕

第３図の平面図に示されるリードフレームとプラスチッ
クパッケージを用いる半導体ＩＣパッケージは知られた
ものであり、同図において、リードフレームはり一部１
１とグイステージ１２がら成り、グイステージ１２にＩ
Ｃが形成された半導体チップが接着され、半導体チップ
のパッド（電極）とり−ド１１とはワイヤを接着（ワイ
ヤボンディング）することにより接続される。しかる後
にリードフレームはモールディング装置内におかれ、図
に点線で示す部分がプラスチック内に封止される。従っ
て、点線で囲む部分１３はプラスチックパッケージであ
り、リード１１のパフケージ１３の内と外にある部分は
それぞれインナーリード、アウターリードと呼称される
。このような半導体ＩＣパッケージのリードの１つ（図
に符号１１ａを付して示す）がグランド端子（ビンとも
いう）であってそれを用いてＩＣの接地をとる。

〔発明が解決しようとする問題点〕

第３図に示した如きグランド端子が１本の装置では、Ｉ
Ｃ内部の回路が動作し電源電流が変化したとき、および
出力レベル（すなわち、出力負荷を駆動するための電源
レベル）が変動したとき、グランド端子に流れる電流が
大きく変化するため、グランド端子（より詳しくは半田
付けしたところからＩＣチップまでの部分）の自己イン
ダクタンスにより誘導起電力が発生し、ＩＣ内部のグ、
ランド電位が変動する。その結果、ＩＣの入力レベルマ
ージンが悪化していた。それの対策として入力回路用の
グランドと出力回路用のグランドと２つの端子に分けた
とすると、グランド端子数が増える問題がある。

上記したところを第４図の模式的回路図を参照して説明
すると、半導体チップ１４には内部回路１５、入力バッ
ファ１８、出力バッファ１９が形成され、例えば５■の
電源電圧（Ｖ　ｃｃ）は図示の如くに供給される。なお
同図において２０はパスコン、２１はグランドバッドで
あり、グランド端子１１ａとバッド２１とはワイヤ２２
で接続されている。かくして、内部回路１５内で電圧降
下があると、電源電流が大きく流れるところとそうでな
い入力バッファ１８とに分けであるがそれでもグランド
端子１１ａとバッド２１との間に電位の浮上がりが生じ
る。

第５図を参照すると、内部回路１５のグランドレベルと
入力信号レベル（ＶＩＨ）とが示され、前記した電位の
浮上がりがあるとグランドレベルは部分ａで示される如
くに上がる。それをグランドレベルからみると、一定で
あるＶｌ）ｌに対し、ｉで示す定常状態に対して部分ａ
ではグランドレベルとＶＩＨレベルとの差はｉｉで示す
如くになり、ＶＩＨが下がったような結果となり、ｉｉ
のレベルはローレベル（ｌｏｗ）とみなされ、内部回路
１５の誤動作を発生させる原因となるのである。

本発明はこのような点に鑑みて創作されたもので、ＩＣ
内部のグランド電位変動の影響をなくすことを可能にす
るグランド端子をもった半導体ＩＣパンケージを提供す
ることを目的とする。

〔問題点を解決するための手段〕

第１図は本発明実施例の平面図である。

第１図において、グランド端子１１ａのパッケージ１３
内に位置するインナーリードから半田付けされる部分（
アウターリード）まで割込みを入れ、その一方は出力回
路に、また他方は入力バッファ側に接続する。

〔作用〕

上記したグランド端子では、割込みを入れて作った二又
の一方は電源電流の変動により影響される出力側に接続
され、他方は電流がほとんど流れない大カバソファ側に
接続されるので、内部回路の電圧に変動があったとして
も、それの影響は入力バッファ側に及ぶことなく、入力
バッファのグランド電位変動がなくなるのである。

〔実施例〕

以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図に示されるグランド端子１１ａは、リードフレー
ム作成の段階で、インナーリード部からアウターリード
部まで割込みを入れる。そのためには、リードフレーム
を打抜きによって作るときはダイスの変更をなし、また
はエツチングで作るときはレジストのバターニングを従
来例と変えるだけでよく、特に製造工程を増やすもので
ない。すなわち、第１図に示すリードフレームは、グラ
ンド端子１１ａの割込み部を除くと従来のリードフレー
ムと同じものであり、半導体チップの接着、ワイヤの接
続、プラスチック封止などは従来例と同様になす。

グランド端子１１ａと半導体チップの接続は第２図の平
面図に示される如くになす。第２図のチップにおいては
、入力バッファ１８に接続された第１グランドパッド２
３と、内部回路と出力バッファ１９に接続された第２グ
ランドパッドが設けられている点を除くと、第４図に示
したチ・７プと同じである。グランド端子の二又のそれ
ぞれの端部とワイヤ２２で第１と第２のグランドバッド
に接続すると、内部回路と出力バッファは第２グランド
パッド、２４を経て接地され、他方式カバソファ側は第
１グランドパッド２３を経て接地される。それ故に、内
部回路の電圧にいかなる変動があってもそれが入力バッ
ファ側に至ることがなく、入力バッファのグランド電位
変動はなくなり、第５図を参照した問題が発生すること
はない。

〔発明の効果〕

以上述べてきたように本発明によれば、グランド端子数
を増やすことなく入力バッファのグランド電位変動をな
くすことができ、半導体ＩＣパンケージの信頼性を向上
するに効果がある。

【図面の簡単な説明】

第１図は本発明実施例の平面図、 第２図は第１図のグランド端子と半導体チップの接続部
を示す平面図、 第３図は従来例平面図、 第４図は従来例グランド端子と半導体チップの接続部を
示す平面図、 第５図は第４図の接続におけるＩＣ内部のグランドレベ
ルと入力信号レベルの関係を示す線図である。 第１図ないし第５図において、 １１はリード、 １１ａはグランド端子、 １２はグイステージ、 １３はプラスチックパッケージ、 １３ａはセラミックパッケージ、 ■４は半導体チップ、 １５は内部回路、 １８は入力バッファ、 Ｉ９は出力バッファ、 ２０はパスコン、 ２１はパッド、 ２２はワイヤ、 ２３は第１グランドパッド、 ２４は第２グランドバンドである。 俗ε東４列平ＩＩＡ 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 集積回路が形成された半導体チップ（１４）を収容した
   パッケージから突出する複数のリード（１１）を有し、
   そのうちの１つをグランド端子（１１ａ）となし、 グランド端子（１１ａ）のインナーリード部とアウター
   リード部の一部にわたる部分に割込みを入れて該端子（
   １１ａ）を二又に形成し、 前記二又の一方を半導体チップ（１４）の入力バッファ
   （１８）側に接続された第１グランドパッド（２３）と
   接続し、他方を出力バッファ（１９）側に接続された第
   ２グランドパッド（２４）に接続してなることを特徴と
   する半導体集積回路装置。