JPH03227040A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03227040A JPH03227040A JP2352290A JP2352290A JPH03227040A JP H03227040 A JPH03227040 A JP H03227040A JP 2352290 A JP2352290 A JP 2352290A JP 2352290 A JP2352290 A JP 2352290A JP H03227040 A JPH03227040 A JP H03227040A
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- JP
- Japan
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- output
- transistors
- wiring
- pads
- transistor
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000011295 pitch Substances 0.000 abstract 3
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＥＣＬインターフェイスのマスタースライス方
式の半導体集積回路に関する。
式の半導体集積回路に関する。
従来のＥＣＬインターフェイスのマスタースライス方式
の半導体集積回路は、第３図に示すように、出力エミッ
タフォロア用トランジスタ１が出力論理回路部２の領域
内に一体化されて設けられ、トランジスタ１とエミッタ
配線６により接続されたボンディングパッド３は出力論
理回路２の配列と同じピッチで配列されていた。
の半導体集積回路は、第３図に示すように、出力エミッ
タフォロア用トランジスタ１が出力論理回路部２の領域
内に一体化されて設けられ、トランジスタ１とエミッタ
配線６により接続されたボンディングパッド３は出力論
理回路２の配列と同じピッチで配列されていた。
しかしながら、高集積化のために多ピン化が進みボンデ
ィングパッド３のピッチを小さくした場合には、第４図
に示すように、ボンディングパッド３のピッチと出力論
理回路２のピッチの差を整合させるためにエミッタ配線
６を引き回していた。
ィングパッド３のピッチを小さくした場合には、第４図
に示すように、ボンディングパッド３のピッチと出力論
理回路２のピッチの差を整合させるためにエミッタ配線
６を引き回していた。
上述した従来の半導体集積回路では出力のエミッタフォ
ロアトランジスタが出力論理回路領域内に一体化されて
いたので、チップの多ピン化の為にボンディングパッド
ピッチを縮小させた場合、トランジスタとボンディング
パッドのずれを補正する為にトランジスタのエミッタと
ボンディングパッドとを接続する配線を引きまわす領域
が必要になる。
ロアトランジスタが出力論理回路領域内に一体化されて
いたので、チップの多ピン化の為にボンディングパッド
ピッチを縮小させた場合、トランジスタとボンディング
パッドのずれを補正する為にトランジスタのエミッタと
ボンディングパッドとを接続する配線を引きまわす領域
が必要になる。
通電比カニミッタフォロアには２５ｍＡ程度の大電流を
流す為に配線は電流密度を考慮して４０μｍの幅を必要
とし、この配線の領域つまりこのトランジスタとボンデ
ィングパッドとの間の距離は１００μｍ程度必要になる
。結局この配線領域の為に従来の方法ではチップサイズ
が拡大するという欠点があった。
流す為に配線は電流密度を考慮して４０μｍの幅を必要
とし、この配線の領域つまりこのトランジスタとボンデ
ィングパッドとの間の距離は１００μｍ程度必要になる
。結局この配線領域の為に従来の方法ではチップサイズ
が拡大するという欠点があった。
本発明の目的は、チップサイズを拡大することなく多ピ
ン化を実現させる半導体集積回路を提供することにある
。
ン化を実現させる半導体集積回路を提供することにある
。
本発明の半導体集積回路は、ＥＣＬインターフェイスの
マスタースライス方式半導体集積回路において、出力回
路の出力論理部と分離しボンディングパッドと一対にな
るように前記ボンディングパッドに近接して設けた出力
エミッタフォロア用トランジスタと、前記ボンディング
パッドと前記トランジスタとの間を接続する大電流容量
配線と、前記トランジスタと前記出力論理部との間を接
続する小電流容量配線とを有する。
マスタースライス方式半導体集積回路において、出力回
路の出力論理部と分離しボンディングパッドと一対にな
るように前記ボンディングパッドに近接して設けた出力
エミッタフォロア用トランジスタと、前記ボンディング
パッドと前記トランジスタとの間を接続する大電流容量
配線と、前記トランジスタと前記出力論理部との間を接
続する小電流容量配線とを有する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すレイアウト図であ
る。
る。
第１図に示すように、出力エミッタフォロア用トランジ
スタ１は１５０μｍのピッチで配列されたボンディング
パッド３と一対になるように近接して配置し、トランジ
スタ１とボンディングパッド３との間を幅４０μｍのエ
ミッタ配線６からなる大電流容量配線で接続する。トラ
ンジスタ１に接続する出力論理回路部２はボンイングパ
ッド３のピッチとは無関係に１８０μｍのピッチで配列
され、トランジスタ１と出力論理回路部２との間を接続
する配線４はベース電流０．５ｍＡに対応する電流密度
を考慮すればよく３μｍの幅を有する小電流容量配線で
良い また、内部論理回路（図示せず）からの信号は配
線５を介して出力論理回路部２へ供給される。
スタ１は１５０μｍのピッチで配列されたボンディング
パッド３と一対になるように近接して配置し、トランジ
スタ１とボンディングパッド３との間を幅４０μｍのエ
ミッタ配線６からなる大電流容量配線で接続する。トラ
ンジスタ１に接続する出力論理回路部２はボンイングパ
ッド３のピッチとは無関係に１８０μｍのピッチで配列
され、トランジスタ１と出力論理回路部２との間を接続
する配線４はベース電流０．５ｍＡに対応する電流密度
を考慮すればよく３μｍの幅を有する小電流容量配線で
良い また、内部論理回路（図示せず）からの信号は配
線５を介して出力論理回路部２へ供給される。
第２図は本発明の第２の実施例を示すレイアウト図であ
る。
る。
第２図に示すように、１５０μｍのピッチで配置したボ
ンディングパッド３と出力エミッタフォロア用トランジ
スタ１の対に対して出力論理回路２は３００μｍのピッ
チで互違いに２段に配置した以外は第１の実施例と同じ
構成を有している。
ンディングパッド３と出力エミッタフォロア用トランジ
スタ１の対に対して出力論理回路２は３００μｍのピッ
チで互違いに２段に配置した以外は第１の実施例と同じ
構成を有している。
このように、ボンディングパッド３とトランジスタ１と
の間を接続する幅の広いエミッタ配線６は短く構成でき
、トランジスタ１と出力論理回路２との間は小さい電流
容量の配線４で接続できるため多少距離が延びても回路
特性上に及ぼす影響は殆んど無視でき、また配線４が占
める面積も小さくできるため多ピン化に伴なうチップサ
イズの拡大を防止できる。
の間を接続する幅の広いエミッタ配線６は短く構成でき
、トランジスタ１と出力論理回路２との間は小さい電流
容量の配線４で接続できるため多少距離が延びても回路
特性上に及ぼす影響は殆んど無視でき、また配線４が占
める面積も小さくできるため多ピン化に伴なうチップサ
イズの拡大を防止できる。
以上説明したように、本発明は出力のエミッタフォロア
トランジスタを出力論理回路部より分離してボンディン
グパッドに近接して配置し、且つ大電流容量のエミッタ
配線で接続し、出力論理回路部とはトランジスタの小電
流容量のベース配線によって接続することにより、出力
論理回路部のサイズに関係なくボンディングパッドのピ
ッチを変更することができるため、チップの多ビン化に
伴なうチップサイズの拡大を防ぐことができるという効
果を有する。
トランジスタを出力論理回路部より分離してボンディン
グパッドに近接して配置し、且つ大電流容量のエミッタ
配線で接続し、出力論理回路部とはトランジスタの小電
流容量のベース配線によって接続することにより、出力
論理回路部のサイズに関係なくボンディングパッドのピ
ッチを変更することができるため、チップの多ビン化に
伴なうチップサイズの拡大を防ぐことができるという効
果を有する。
第１図及び第２図は本発明の第１及び第２の実施例のレ
イアウト図、第３図及び第４図は従来の半導体集積回路
の第１及び第２の例を示すレイアウト図である。 １・・・トランジスタ、２・・・出力論理回路部、３・
・・ボンディングパッド、４，５・・・配線、６・・・
エミッタ配線。
イアウト図、第３図及び第４図は従来の半導体集積回路
の第１及び第２の例を示すレイアウト図である。 １・・・トランジスタ、２・・・出力論理回路部、３・
・・ボンディングパッド、４，５・・・配線、６・・・
エミッタ配線。
Claims (1)
- ＥＣＬインターフェイスのマスタースライス方式半導体
集積回路において、出力回路の出力論理部と分離しボン
ディングパッドと一対になるように前記ボンディングパ
ッドに近接して設けた出力エミッタフォロア用トランジ
スタと、前記ボンディングパッドと前記トランジスタと
の間を接続する大電流容量配線と、前記トランジスタと
前記出力論理部との間を接続する小電流容量配線とを有
することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2352290A JPH03227040A (ja) | 1990-01-31 | 1990-01-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2352290A JPH03227040A (ja) | 1990-01-31 | 1990-01-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03227040A true JPH03227040A (ja) | 1991-10-08 |
Family
ID=12112782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2352290A Pending JPH03227040A (ja) | 1990-01-31 | 1990-01-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03227040A (ja) |
-
1990
- 1990-01-31 JP JP2352290A patent/JPH03227040A/ja active Pending
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