JPH0513582A - 半導体装置の電源配線 - Google Patents
半導体装置の電源配線Info
- Publication number
- JPH0513582A JPH0513582A JP18557391A JP18557391A JPH0513582A JP H0513582 A JPH0513582 A JP H0513582A JP 18557391 A JP18557391 A JP 18557391A JP 18557391 A JP18557391 A JP 18557391A JP H0513582 A JPH0513582 A JP H0513582A
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- JP
- Japan
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- internal gate
- power source
- region
- power supply
- source wiring
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- Pending
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Abstract
(57)【要約】
【目的】 入力／出力素子領域上を有効に使用し、チッ
プ上の内部ゲート電源配線のための領域を不要とし、チ
ップの省スペースを図る。 【構成】 半導体集積回路の内部ゲートに電源を供給す
るための内部ゲート電源配線２４を、入力／出力素子領
域１２上に重ねて設ける。
プ上の内部ゲート電源配線のための領域を不要とし、チ
ップの省スペースを図る。 【構成】 半導体集積回路の内部ゲートに電源を供給す
るための内部ゲート電源配線２４を、入力／出力素子領
域１２上に重ねて設ける。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の電源配線
に係り、特に、半導体装置が多ピン化されて入力／出力
素子の長辺方向が長くなった半導体装置に用いるのに好
適な、半導体装置の電源配線に関する。
に係り、特に、半導体装置が多ピン化されて入力／出力
素子の長辺方向が長くなった半導体装置に用いるのに好
適な、半導体装置の電源配線に関する。
【０００２】
【従来の技術】従来、半導体集積回路等の半導体装置に
おいては、例えば図４に示すように、チップ８が構成さ
れている。図４のチップ８上には、その中央部に内部ゲ
ート素子領域１０が形成され、該内部ゲート素子領域１
０の周りを取り囲んで入力／出力素子（以下、Ｉ／Ｏ素
子という）領域１２が形成されている。
おいては、例えば図４に示すように、チップ８が構成さ
れている。図４のチップ８上には、その中央部に内部ゲ
ート素子領域１０が形成され、該内部ゲート素子領域１
０の周りを取り囲んで入力／出力素子（以下、Ｉ／Ｏ素
子という）領域１２が形成されている。
【０００３】なお、内部ゲート素子領域１０は、複数の
内部素子ゲートを含み、このゲートにより、半導体装置
に要求される種々の論理演算機能を果す領域である。
又、Ｉ／Ｏ素子領域１２は、前記内部ゲート素子領域１
０に外部からの信号を入力する入力バッファや前記ゲー
ト素子領域１０から出力される信号で外部を駆動するた
めの出力バッファからなるＩ／Ｏ素子を有する領域であ
る。
内部素子ゲートを含み、このゲートにより、半導体装置
に要求される種々の論理演算機能を果す領域である。
又、Ｉ／Ｏ素子領域１２は、前記内部ゲート素子領域１
０に外部からの信号を入力する入力バッファや前記ゲー
ト素子領域１０から出力される信号で外部を駆動するた
めの出力バッファからなるＩ／Ｏ素子を有する領域であ
る。
【０００４】又、前記半導体装置には、内部ゲート素子
領域１０及びＩ／Ｏ素子領域１２にそれぞれ電源を供給
するそれぞれの電源配線（内部ゲート電源配線及びＩ／
Ｏ電源配線）が設けられている。これら電源配線におい
ては、従来、図４に示すように、前記Ｉ／Ｏ電源配線１
４はＩ／Ｏ素子領域１２内に設けられ、内部ゲート電源
配線は、Ｉ／Ｏ素子領域１２及び内部ゲート素子１０間
の領域（図４に符号１５で示す）に設けられていた。
領域１０及びＩ／Ｏ素子領域１２にそれぞれ電源を供給
するそれぞれの電源配線（内部ゲート電源配線及びＩ／
Ｏ電源配線）が設けられている。これら電源配線におい
ては、従来、図４に示すように、前記Ｉ／Ｏ電源配線１
４はＩ／Ｏ素子領域１２内に設けられ、内部ゲート電源
配線は、Ｉ／Ｏ素子領域１２及び内部ゲート素子１０間
の領域（図４に符号１５で示す）に設けられていた。
【０００５】ここで、図５は、前記内部ゲート素子領域
１０及びＩ／Ｏ素子領域１２の前記各電源配線１４及び
１６が設けられている周辺を詳細に示す平面図である。
又、図６は同断面図である。
１０及びＩ／Ｏ素子領域１２の前記各電源配線１４及び
１６が設けられている周辺を詳細に示す平面図である。
又、図６は同断面図である。
【０００６】図５、図６に示すようにＩ／Ｏ素子領域１
２には、各Ｉ／Ｏ素子（１２Ａで示す）が並列に設けら
れており、Ｉ／Ｏ電源配線１４は、Ｉ／Ｏ素子領域１２
上の例えば第２層配線層１７に形成される。又、内部ゲ
ート電源配線１６は内部ゲート素子領域１０及びＩ／Ｏ
素子領域１２間の領域１５上の第２層配線層１７に、形
成される。
２には、各Ｉ／Ｏ素子（１２Ａで示す）が並列に設けら
れており、Ｉ／Ｏ電源配線１４は、Ｉ／Ｏ素子領域１２
上の例えば第２層配線層１７に形成される。又、内部ゲ
ート電源配線１６は内部ゲート素子領域１０及びＩ／Ｏ
素子領域１２間の領域１５上の第２層配線層１７に、形
成される。
【０００７】なお図５において、１８はボンディング用
のパッド、図６において１９はパッシベーション、２０
は内部ゲート素子やＩ／Ｏ素子を形成するためのゲート
や配線のある領域、２２は半導体基板である。
のパッド、図６において１９はパッシベーション、２０
は内部ゲート素子やＩ／Ｏ素子を形成するためのゲート
や配線のある領域、２２は半導体基板である。
【０００８】今日、半導体装置は、多ピン化の傾向が強
い。半導体装置が多ピン化した場合、パッド１８の間隔
が狭ピッチなものとなり、それに伴い、Ｉ／Ｏ素子１２
Ａは幅が狭くなり内部ゲート素子領域１０方向に延びた
細長いものとなる。このように、多ピン化によりＩ／Ｏ
素子１２Ａが細長くなるのは、パッド１８の間隔が狭く
なっても、基板上に形成すべきＩ／Ｏ素子１２Ａの各ゲ
ートの面積があまり変化しないからである。
い。半導体装置が多ピン化した場合、パッド１８の間隔
が狭ピッチなものとなり、それに伴い、Ｉ／Ｏ素子１２
Ａは幅が狭くなり内部ゲート素子領域１０方向に延びた
細長いものとなる。このように、多ピン化によりＩ／Ｏ
素子１２Ａが細長くなるのは、パッド１８の間隔が狭く
なっても、基板上に形成すべきＩ／Ｏ素子１２Ａの各ゲ
ートの面積があまり変化しないからである。
【０００９】
【発明が解決しようとする課題】しかしながら、Ｉ／Ｏ
素子１２Ａが細長くなると、Ｉ／Ｏ素子１２Ａの並び方
向に対する幅が広くなるため、チップ上においてＩ／Ｏ
素子領域１２を広くとる必要が生じ、それに伴って、内
部ゲート素子領域１０が浸食されて狭くなるという問題
点が生じていた。
素子１２Ａが細長くなると、Ｉ／Ｏ素子１２Ａの並び方
向に対する幅が広くなるため、チップ上においてＩ／Ｏ
素子領域１２を広くとる必要が生じ、それに伴って、内
部ゲート素子領域１０が浸食されて狭くなるという問題
点が生じていた。
【００１０】内部ゲート素子領域が狭まったのでは、当
該領域に形成できる論理回路等に限りが生じるため、チ
ップ上の面積を有効に利用できず、多ピン化の障害とな
っていた。
該領域に形成できる論理回路等に限りが生じるため、チ
ップ上の面積を有効に利用できず、多ピン化の障害とな
っていた。
【００１１】本発明は、前記従来の問題点を解消するべ
くなされたもので、入力／出力素子領域上を有効に使用
し、チップ上の内部ゲート電源配線のための領域を不要
とし、チップの省スペース化を図ることができる半導体
装置の電源配線を提供することを課題とする。
くなされたもので、入力／出力素子領域上を有効に使用
し、チップ上の内部ゲート電源配線のための領域を不要
とし、チップの省スペース化を図ることができる半導体
装置の電源配線を提供することを課題とする。
【００１２】
【課題を解決するための手段】本発明は、半導体装置の
電源配線において、半導体装置の内部ゲートに電源を供
給するための電源配線を、入力／出力素子領域上に重ね
て設けたことにより、前記課題を解決するものである。
電源配線において、半導体装置の内部ゲートに電源を供
給するための電源配線を、入力／出力素子領域上に重ね
て設けたことにより、前記課題を解決するものである。
【００１３】
【作用】半導体装置は、多ピン化に伴ってそのパッド間
隔が狭ピッチになり、入力／出力（Ｉ／Ｏ）素子が細長
くなる。このＩ／Ｏ素子が細長くなることに伴って、Ｉ
／Ｏ素子領域の並び方向の幅が広くなる。このため、Ｉ
／Ｏ素子領域上においては例えば第２層配線層にＩ／Ｏ
電源配線を形成したとしても、当該第２配線層には、他
に電源配線をし得る余裕がある。
隔が狭ピッチになり、入力／出力（Ｉ／Ｏ）素子が細長
くなる。このＩ／Ｏ素子が細長くなることに伴って、Ｉ
／Ｏ素子領域の並び方向の幅が広くなる。このため、Ｉ
／Ｏ素子領域上においては例えば第２層配線層にＩ／Ｏ
電源配線を形成したとしても、当該第２配線層には、他
に電源配線をし得る余裕がある。
【００１４】そこで、発明者は、この余裕となったＩ／
Ｏ素子領域上に内部ゲートに電源を供給するため電源配
線を設けることを着想し、本発明を創案したものであ
る。
Ｏ素子領域上に内部ゲートに電源を供給するため電源配
線を設けることを着想し、本発明を創案したものであ
る。
【００１５】従来、前出図５、図６に示したように内部
ゲート電源配線のため、チップ上に内部ゲート領域及び
Ｉ／Ｏ素子領域間の領域１５が必要とされていたが、本
発明により、このような内部ゲート電源配線のための領
域をチップ上に必要としなくなり省略することができ
る。このため、半導体装置における、チップの省スペー
ス化を図ることができる。
ゲート電源配線のため、チップ上に内部ゲート領域及び
Ｉ／Ｏ素子領域間の領域１５が必要とされていたが、本
発明により、このような内部ゲート電源配線のための領
域をチップ上に必要としなくなり省略することができ
る。このため、半導体装置における、チップの省スペー
ス化を図ることができる。
【００１６】又、半導体装置が多ピン化してＩ／Ｏ素子
が内部ゲートの方向に長くなり、Ｉ／Ｏ素子領域が並び
方向の幅が広く（チップ上にＩ／Ｏ素子領域を占める面
積か広く）なったとしても、内部ゲート回路領域が狭く
なることがないため、高集積を促進することができる。
が内部ゲートの方向に長くなり、Ｉ／Ｏ素子領域が並び
方向の幅が広く（チップ上にＩ／Ｏ素子領域を占める面
積か広く）なったとしても、内部ゲート回路領域が狭く
なることがないため、高集積を促進することができる。
【００１７】なお、内部ゲート電源配線はＩ／Ｏ素子領
域内の論理素子への電源としても用いられる場合があ
り、本発明によれば、このような論理素子への電源配線
を短くすることができる。
域内の論理素子への電源としても用いられる場合があ
り、本発明によれば、このような論理素子への電源配線
を短くすることができる。
【００１８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１９】この実施例は、半導体装置において、図１
に示すように、入力／出力（Ｉ／Ｏ）素子領域上１２に
内部ゲート電源配線２４を設けたものである。
に示すように、入力／出力（Ｉ／Ｏ）素子領域上１２に
内部ゲート電源配線２４を設けたものである。
【００２０】図２に、この実施例の内部ゲート電源配線
２４が設けられたＩ／Ｏ素子領域１２の周辺構成の断面
を示す。
２４が設けられたＩ／Ｏ素子領域１２の周辺構成の断面
を示す。
【００２１】実施例では、図２に示すように、Ｉ／Ｏ電
源配線１４及び内部ゲート電源配線２４のいずれも同じ
第２層配線層１７に設けている。なお、本発明を実施す
る場合、Ｉ／Ｏ電源配線１４又は内部ゲート電源配線２
４はこのように同一の配線層あるいは第２層配線層に設
けることに限定されるものではない。例えば異なった配
線層にそれぞれ設けることができる。又アルミニウム第
２層以外の配線層、他の配線層、例えば第３層配線層に
設けることができる。
源配線１４及び内部ゲート電源配線２４のいずれも同じ
第２層配線層１７に設けている。なお、本発明を実施す
る場合、Ｉ／Ｏ電源配線１４又は内部ゲート電源配線２
４はこのように同一の配線層あるいは第２層配線層に設
けることに限定されるものではない。例えば異なった配
線層にそれぞれ設けることができる。又アルミニウム第
２層以外の配線層、他の配線層、例えば第３層配線層に
設けることができる。
【００２２】又、図３にチップ８上におけるＩ／Ｏ電源
配線１４と内部ゲート電源配線１６とが配線された状態
を示す。図１から図３においては前出図４から図６と同
様の部分には同一の番号を付してその説明を略する。
配線１４と内部ゲート電源配線１６とが配線された状態
を示す。図１から図３においては前出図４から図６と同
様の部分には同一の番号を付してその説明を略する。
【００２３】図２及び図３に示すように、チップ上に
は、内部ゲート電源配線のための領域をとる必要がな
く、内部ゲート回路１０とＩ／Ｏ素子領域１２とを設け
るのみでよいため、前出図４に示したような内部ゲート
電源配線を設けるための領域を必要としないことがわか
る。
は、内部ゲート電源配線のための領域をとる必要がな
く、内部ゲート回路１０とＩ／Ｏ素子領域１２とを設け
るのみでよいため、前出図４に示したような内部ゲート
電源配線を設けるための領域を必要としないことがわか
る。
【００２４】従って、多ピン化に伴ってＩ／Ｏ素子が内
部ゲートの方向に長くなりＩ／Ｏ素子領域の延び方向の
幅で広く（チップ上にＩ／Ｏ素子領域が占める面積が広
く）なっても内部ゲート領域１０が浸食されず、狭くな
ることがないため半導体装置の高集積化の障害にならな
いことがわかる。
部ゲートの方向に長くなりＩ／Ｏ素子領域の延び方向の
幅で広く（チップ上にＩ／Ｏ素子領域が占める面積が広
く）なっても内部ゲート領域１０が浸食されず、狭くな
ることがないため半導体装置の高集積化の障害にならな
いことがわかる。
【００２５】
【発明の効果】以上説明した通り、本発明によれば、内
部ゲート電源配線を入力／出力素子上に設けるため、当
該内部ゲート電源配線のための領域を別途チップ上に設
ける必要がなく、チップの省スペース化を図ることがで
きる。これにより、多ピン化に伴い入力／出力素子が細
長くなり、入力／出力素子領域のチップ上に占める面積
が広くなったとしても、従来内部ゲート電源配線が設け
られていたスペースまで入力／出力素子領域として使用
し得るため、内部ゲート領域自体を狭くすることなく、
半導体装置を多ピン化することができるという優れた効
果が得られる。
部ゲート電源配線を入力／出力素子上に設けるため、当
該内部ゲート電源配線のための領域を別途チップ上に設
ける必要がなく、チップの省スペース化を図ることがで
きる。これにより、多ピン化に伴い入力／出力素子が細
長くなり、入力／出力素子領域のチップ上に占める面積
が広くなったとしても、従来内部ゲート電源配線が設け
られていたスペースまで入力／出力素子領域として使用
し得るため、内部ゲート領域自体を狭くすることなく、
半導体装置を多ピン化することができるという優れた効
果が得られる。
【図１】図１は、本発明の実施例に係る半導体装置の入
力／出力素子領域の周辺の構成を詳細に示す要部平面図
である。
力／出力素子領域の周辺の構成を詳細に示す要部平面図
である。
【図２】図２は、前記入力／出力素子領域の構成を示す
縦断面図である。
縦断面図である。
【図３】図３は、前記実施例の各電源配線が設けられた
半導体装置のチップの構成例を示す平面図である。
半導体装置のチップの構成例を示す平面図である。
【図４】図４は、従来の各電源配線が設けられた半導体
装置チップの構成例を示す平面図である。
装置チップの構成例を示す平面図である。
【図５】図５は、従来の入力／出力素子周辺の入力／出
力電源配線及び内部ゲート電源配線の詳細な構成を示す
要部平面図である。
力電源配線及び内部ゲート電源配線の詳細な構成を示す
要部平面図である。
【図６】図６は、前記入力／出力素子の構成を示す縦断
面図である。
面図である。
１０…内部ゲート素子領域、 １２…入力／出力（Ｉ／Ｏ）素子領域、 １４…入力／出力電源配線、 １８…パッド、 ２４…内部ゲート電源配線。
Claims (1)
- 【特許請求の範囲】 【請求項１】半導体装置の内部ゲートに電源を供給する
ための電源配線を、入力／出力素子領域上に重ねて設け
たことを特徴とする半導体装置の電源配線。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18557391A JPH0513582A (ja) | 1991-06-28 | 1991-06-28 | 半導体装置の電源配線 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18557391A JPH0513582A (ja) | 1991-06-28 | 1991-06-28 | 半導体装置の電源配線 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513582A true JPH0513582A (ja) | 1993-01-22 |
Family
ID=16173177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18557391A Pending JPH0513582A (ja) | 1991-06-28 | 1991-06-28 | 半導体装置の電源配線 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513582A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010263234A (ja) * | 2010-07-16 | 2010-11-18 | Renesas Electronics Corp | 半導体集積回路装置 |
-
1991
- 1991-06-28 JP JP18557391A patent/JPH0513582A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010263234A (ja) * | 2010-07-16 | 2010-11-18 | Renesas Electronics Corp | 半導体集積回路装置 |
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