JPH0416944B2 - - Google Patents
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- JPH0416944B2 JPH0416944B2 JP57006948A JP694882A JPH0416944B2 JP H0416944 B2 JPH0416944 B2 JP H0416944B2 JP 57006948 A JP57006948 A JP 57006948A JP 694882 A JP694882 A JP 694882A JP H0416944 B2 JPH0416944 B2 JP H0416944B2
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- 239000004065 semiconductor Substances 0.000 claims description 7
- 101100489713 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND1 gene Proteins 0.000 description 9
- 101100489717 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND2 gene Proteins 0.000 description 5
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は集積回路装置に関する。
従来より多数のTTL出力バツフア回路、エミ
ツタフオロア出力回路を有する集積回路チツプに
於ては、同出力回路のオン・オフに伴う瞬間大電
流による他回路へのノイズの影響を減する為、こ
れらへの電源供給を他回路、特に内部論理回路と
分離するべくチツプ電源端子を別に設け、同出力
回路までの電源布線を全く別に行うか、或いはチ
ツプ電源端子は共通でも電源布線は分岐させると
いう方法がとられてきた。しかしながら、集積回
路が大規模化されるにつれて、１チツプに搭載さ
れる出力バツフア回路数も増加し、この為、何ビ
ツトもの出力回路が同時にオン又はオフした時の
瞬間電流は非常に大きくなり、前述の如く出力回
路用に分岐された電源配線自体にも大きな電位変
動が生じて、静止状態にある他の出力回路の出力
電圧に無視できない大きなゆらぎが生じる。これ
を防止するには、電源配線の幅を大きくとり、配
線抵抗を減ずるか又は電源端子を多く設けて電流
の方向を分散させれば良いが、この様にすると前
者の場合チツプサイズが増大して好ましくなく、
後者の場合、電源端子が増加し、その分信号用端
子が減るのでこれも好ましくないという欠点があ
つた。
ツタフオロア出力回路を有する集積回路チツプに
於ては、同出力回路のオン・オフに伴う瞬間大電
流による他回路へのノイズの影響を減する為、こ
れらへの電源供給を他回路、特に内部論理回路と
分離するべくチツプ電源端子を別に設け、同出力
回路までの電源布線を全く別に行うか、或いはチ
ツプ電源端子は共通でも電源布線は分岐させると
いう方法がとられてきた。しかしながら、集積回
路が大規模化されるにつれて、１チツプに搭載さ
れる出力バツフア回路数も増加し、この為、何ビ
ツトもの出力回路が同時にオン又はオフした時の
瞬間電流は非常に大きくなり、前述の如く出力回
路用に分岐された電源配線自体にも大きな電位変
動が生じて、静止状態にある他の出力回路の出力
電圧に無視できない大きなゆらぎが生じる。これ
を防止するには、電源配線の幅を大きくとり、配
線抵抗を減ずるか又は電源端子を多く設けて電流
の方向を分散させれば良いが、この様にすると前
者の場合チツプサイズが増大して好ましくなく、
後者の場合、電源端子が増加し、その分信号用端
子が減るのでこれも好ましくないという欠点があ
つた。
本発明は上記欠点を除去し、出力バツフア回路
用の電源供給配線布線に要する面積を低減するこ
とによりチツプ面積を小さくでき、かつ出力バツ
フア回路の同時動作による誤動作に強い集積回路
装置を提供するものである。
用の電源供給配線布線に要する面積を低減するこ
とによりチツプ面積を小さくでき、かつ出力バツ
フア回路の同時動作による誤動作に強い集積回路
装置を提供するものである。
本発明の集積回路装置は、半導体チツプの中央
部に設けた内部論理回路と、前記内部論理回路の
外側に前記半導体チツプの外周の対向する２辺の
夫々に沿つて配列した出力バツフア回路と、前記
対向する２辺の夫々に設けた出力バツフア用電源
端子に接続して前記出力バツフア回路の列に沿つ
て設け且つ前記出力バツフア回路に電力を供給す
る出力バツフア回路用電源配線と、前記対向する
２辺に挟まれた他の２辺に設けた内部論理回路用
電源端子に接続して前記出力バツフア回路用電源
配線の内側に前記出力バツフア回路用電源回路に
平行して設け、前記内部論理回路に電力を供給す
る内部論理回路用電源配線とを備えている。
部に設けた内部論理回路と、前記内部論理回路の
外側に前記半導体チツプの外周の対向する２辺の
夫々に沿つて配列した出力バツフア回路と、前記
対向する２辺の夫々に設けた出力バツフア用電源
端子に接続して前記出力バツフア回路の列に沿つ
て設け且つ前記出力バツフア回路に電力を供給す
る出力バツフア回路用電源配線と、前記対向する
２辺に挟まれた他の２辺に設けた内部論理回路用
電源端子に接続して前記出力バツフア回路用電源
配線の内側に前記出力バツフア回路用電源回路に
平行して設け、前記内部論理回路に電力を供給す
る内部論理回路用電源配線とを備えている。
本発明の実施例について図面を用いて説明す
る。
る。
第１図は本発明の一実施例の平面図である。
第１図において、１，２はTTL出力バツフア
回路用GND1端子、３，４は同じくTTL出力バ
ツフア回路用Vcc1端子、５，６，７，８は主に
内部論理回路に用いられるGND2端子、９，１０
は同じく主に内部論理回路に用いられるVcc2端
子、１１及びそれと同形でチツプ周辺に配列され
たものは、入、出力端子、１２，１２′，１３，
１３′は出力バツフア回路で、チツプ左右辺夫々
に於て電源端子１，２，３，４の位置を除く１２
から１２′までの間、１３から１３′までの間の各
入、出力端子に対応する位置全てに配置されてい
る。但し第１図では、図が複雑になることを避る
ため省略してある。一方、１４はVcc1端子３と
同電位の第１層配線、１７はVcc1端子３と同電
位の第２層配線でチツプ左辺の出力バツフア回路
に接続する。１５は同第１層配線と第２層配線と
を接続するための開孔を表わす。一方Vcc1端子
４についてもこれと同様の配線パタン２０，２
１，２３を有するが、特にVcc1端子４はこれら
によりチツプ右辺の出力バツフア回路に接続す
る。又、１６はGND1端子１と同電位の第２層配
線でチツプ左辺の出力バツフア回路に接続し、別
のGND1端子２についてもこれと同様の配線パタ
ン２２を有するが特にGND端子２は配線２２に
より、チツプ右辺の出力バツフア回路に接続す
る。又、１８はGND2端子５，６，７，８と同電
位のGND2配線、１９はVcc2端子９，１０と同
電位のVcc2配線である。
回路用GND1端子、３，４は同じくTTL出力バ
ツフア回路用Vcc1端子、５，６，７，８は主に
内部論理回路に用いられるGND2端子、９，１０
は同じく主に内部論理回路に用いられるVcc2端
子、１１及びそれと同形でチツプ周辺に配列され
たものは、入、出力端子、１２，１２′，１３，
１３′は出力バツフア回路で、チツプ左右辺夫々
に於て電源端子１，２，３，４の位置を除く１２
から１２′までの間、１３から１３′までの間の各
入、出力端子に対応する位置全てに配置されてい
る。但し第１図では、図が複雑になることを避る
ため省略してある。一方、１４はVcc1端子３と
同電位の第１層配線、１７はVcc1端子３と同電
位の第２層配線でチツプ左辺の出力バツフア回路
に接続する。１５は同第１層配線と第２層配線と
を接続するための開孔を表わす。一方Vcc1端子
４についてもこれと同様の配線パタン２０，２
１，２３を有するが、特にVcc1端子４はこれら
によりチツプ右辺の出力バツフア回路に接続す
る。又、１６はGND1端子１と同電位の第２層配
線でチツプ左辺の出力バツフア回路に接続し、別
のGND1端子２についてもこれと同様の配線パタ
ン２２を有するが特にGND端子２は配線２２に
より、チツプ右辺の出力バツフア回路に接続す
る。又、１８はGND2端子５，６，７，８と同電
位のGND2配線、１９はVcc2端子９，１０と同
電位のVcc2配線である。
このように出力バツフア回路１２，１２′、及
び１３，１３′とこの出力バツフア回路に電源を
供給する為の布線１４，１６，１７、及び２０，
２１，２３を有する集積回路装置において、出力
バツフア回路１２，１２′，１３，１３′に接続す
る同電位電源端子、即ちGND1端子１および２と
Vcc1端子３および４とは、同電位である電源端
子の一方（仮にこれをVcc1端子３、GND端子１
とする）とこれに接続する出力バツフア回路の系
列（図で１２から１２′までの系列）と、同電位
である他方の電源端子（Vcc1端子４、GND1端
子２）とこれに接続する出力バツフアの系列（図
で１３から１３′までの系列）との２つのグルー
プに互いに接続しない分離された状態で対応して
いる。
び１３，１３′とこの出力バツフア回路に電源を
供給する為の布線１４，１６，１７、及び２０，
２１，２３を有する集積回路装置において、出力
バツフア回路１２，１２′，１３，１３′に接続す
る同電位電源端子、即ちGND1端子１および２と
Vcc1端子３および４とは、同電位である電源端
子の一方（仮にこれをVcc1端子３、GND端子１
とする）とこれに接続する出力バツフア回路の系
列（図で１２から１２′までの系列）と、同電位
である他方の電源端子（Vcc1端子４、GND1端
子２）とこれに接続する出力バツフアの系列（図
で１３から１３′までの系列）との２つのグルー
プに互いに接続しない分離された状態で対応して
いる。
本実施例に於ては更に、出力バツフア回路１
２，１２′，１３，１３′がオンオフする時に生ず
る電源ノイズが他の回路、特に内部論理回路に影
響することを避るため、出力バツフア回路用の
Vcc1端子３，４、GND1端子１，２は主に内部
論理回路に接続するGND2端子５，６，７，８及
びVcc2端子９，１０とチツプ内部で互いに接続
されていない。
２，１２′，１３，１３′がオンオフする時に生ず
る電源ノイズが他の回路、特に内部論理回路に影
響することを避るため、出力バツフア回路用の
Vcc1端子３，４、GND1端子１，２は主に内部
論理回路に接続するGND2端子５，６，７，８及
びVcc2端子９，１０とチツプ内部で互いに接続
されていない。
以上説明したように本発明は、半導体チツプの
対向する２辺の夫々に沿つて配列した出力バツフ
ア回路に電力を供給する出力バツフア回路電源配
線と、内部論理回路に電力を供給する内部論理回
路電源配線とを互に交差させることなく夫々分離
して設けることにより、出力バツフア回路電源配
線に発生する電源ノイズが内部論理回路を介して
内部論理回路に影響を与えることを防止できると
いう効果を有している。また、出力バツフア回路
電源配線を半導体チツプ内で分離した結果、２つ
の出力バツフア回路電源配線の夫々に発生するノ
イズが相互の出力バツフア回路電源配線に互に影
響し合うのを隔絶することができ、また、それら
を相互に接続する為の配線スペースが全く不要に
なり、このためチツプサイズを効果的に縮小でき
る。特に、チツプ左右夫々に分離された出力バツ
フア回路電源配線が互いに接続される場合、左右
辺の出力バツフア回路の動作状態の偏りによつて
同接続配線に流れる電流はかなり大きく、エレク
トロマイグレーシヨンによる配線寿命を考慮して
決定される前記接続の為に必要な配線の配線幅は
かなり大きくする必要があるので、同接続を不要
とする本発明の効果は非常に大きい。
対向する２辺の夫々に沿つて配列した出力バツフ
ア回路に電力を供給する出力バツフア回路電源配
線と、内部論理回路に電力を供給する内部論理回
路電源配線とを互に交差させることなく夫々分離
して設けることにより、出力バツフア回路電源配
線に発生する電源ノイズが内部論理回路を介して
内部論理回路に影響を与えることを防止できると
いう効果を有している。また、出力バツフア回路
電源配線を半導体チツプ内で分離した結果、２つ
の出力バツフア回路電源配線の夫々に発生するノ
イズが相互の出力バツフア回路電源配線に互に影
響し合うのを隔絶することができ、また、それら
を相互に接続する為の配線スペースが全く不要に
なり、このためチツプサイズを効果的に縮小でき
る。特に、チツプ左右夫々に分離された出力バツ
フア回路電源配線が互いに接続される場合、左右
辺の出力バツフア回路の動作状態の偏りによつて
同接続配線に流れる電流はかなり大きく、エレク
トロマイグレーシヨンによる配線寿命を考慮して
決定される前記接続の為に必要な配線の配線幅は
かなり大きくする必要があるので、同接続を不要
とする本発明の効果は非常に大きい。
以上詳細に説明したように、本発明によれば、
チツプ内部電源配線を介して伝わるノイズに強
く、かつ、チツプ面積を縮小することのできる集
積回路装置が得られ、その効果は大きい。
チツプ内部電源配線を介して伝わるノイズに強
く、かつ、チツプ面積を縮小することのできる集
積回路装置が得られ、その効果は大きい。
第１図は本発明の一実施例の平面図である。
１，２……出力バツフア回路用GND1端子、
３，４……出力バツフア回路用Vcc1端子、５，
６，７，８……内部論理回路用GND2端子、９，
１０……内部論理回路用Vcc2端子、１１……入、
出力用端子、１２，１２′，１３，１３′……出力
バツフア回路、１４……Vcc1端子３と同電位の
第１層配線、１５，２１……開孔、１６……
GND1端子１と同電位の第２層配線、１７……
Vcc1端子３と同電位の第２層配線、１８……
GND配線、１９……Vcc2配線、２０……Vcc1
端子４と同電位の第１層配線、２２……GND1端
子２と同電位の第２層配線、２３……Vcc1端子
４と同電位の第２層配線。
３，４……出力バツフア回路用Vcc1端子、５，
６，７，８……内部論理回路用GND2端子、９，
１０……内部論理回路用Vcc2端子、１１……入、
出力用端子、１２，１２′，１３，１３′……出力
バツフア回路、１４……Vcc1端子３と同電位の
第１層配線、１５，２１……開孔、１６……
GND1端子１と同電位の第２層配線、１７……
Vcc1端子３と同電位の第２層配線、１８……
GND配線、１９……Vcc2配線、２０……Vcc1
端子４と同電位の第１層配線、２２……GND1端
子２と同電位の第２層配線、２３……Vcc1端子
４と同電位の第２層配線。
Claims (1)
- １ 半導体チツプの中央部に設けた内部論理回路
と、該内部論理回路の外側に前記半導体チツプの
外周の対向する２辺の夫々に沿つて配列した出力
バツフア回路と、前記対向する２辺の夫々に設け
られた出力バツフア用電源端子と、該出力バツフ
ア用電源端子に接続され、前記出力バツフア回路
の列に沿つて配置された前記出力バツフア回路に
電力を供給する出力バツフア回路用電源配線と、
前記対向する２辺に挟まれた他の２辺に設けられ
た内部論理回路用電源端子と、該内部論理回路用
電源端子に接続され、前記出力バツフア回路用電
源配線の内側に、該出力バツフア回路用電源配線
とは前記半導体チツプ上で分離して配置された前
記内部論理回路に電力を供給する内部論理回路用
電源配線とを備えたことを特徴とする集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006948A JPS58124262A (ja) | 1982-01-20 | 1982-01-20 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006948A JPS58124262A (ja) | 1982-01-20 | 1982-01-20 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58124262A JPS58124262A (ja) | 1983-07-23 |
| JPH0416944B2 true JPH0416944B2 (ja) | 1992-03-25 |
Family
ID=11652451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57006948A Granted JPS58124262A (ja) | 1982-01-20 | 1982-01-20 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58124262A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4583111A (en) * | 1983-09-09 | 1986-04-15 | Fairchild Semiconductor Corporation | Integrated circuit chip wiring arrangement providing reduced circuit inductance and controlled voltage gradients |
| JP2531628B2 (ja) * | 1986-05-12 | 1996-09-04 | 日本電気アイシーマイコンシステム株式会社 | 半導体装置 |
| US4918333A (en) * | 1988-10-31 | 1990-04-17 | Anderson Floyd E | Microprocessor having high current drive |
| ES2208631T3 (es) * | 1989-02-14 | 2004-06-16 | Koninklijke Philips Electronics N.V. | Disposicion de clavijas de alimentacion para un circuito integrado. |
| JPH065705B2 (ja) * | 1989-08-11 | 1994-01-19 | 株式会社東芝 | 半導体集積回路装置 |
| JP2792795B2 (ja) * | 1992-10-29 | 1998-09-03 | 三菱電機株式会社 | 半導体集積装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5420680A (en) * | 1977-07-18 | 1979-02-16 | Hitachi Ltd | Large scale integrated circuit |
-
1982
- 1982-01-20 JP JP57006948A patent/JPS58124262A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5420680A (en) * | 1977-07-18 | 1979-02-16 | Hitachi Ltd | Large scale integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58124262A (ja) | 1983-07-23 |
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