JPS60154644A - 半導体装置 - Google Patents

半導体装置

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JPS60154644A
JPS60154644A JP59010013A JP1001384A JPS60154644A JP S60154644 A JPS60154644 A JP S60154644A JP 59010013 A JP59010013 A JP 59010013A JP 1001384 A JP1001384 A JP 1001384A JP S60154644 A JPS60154644 A JP S60154644A
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signal
layer
wiring
wire
wiring layer
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Akira Mizuno
明 水野
Hiroshi Hososaka
細坂　啓
Junichi Koike
小池　潤一
Tsuneo Ito
恒夫 伊藤
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Hitachi Ltd
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    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置に関し、特にメモリドライバのよう
に多量の負荷容量を駆動する回路が同時に切替る時に生
じる信号配線間のノイズを低減することのできる半導体
装置に関する。
〔背景技術〕
メモリドライバはメモリ素子をもつ回路を駆動するため
のＬＳＩで、１ドライバ当り例えば約２００〜４００ｐ
Ｆもの多量の負荷を駆動できなければならない。
本発明者により、かかるメモリドライバのような多量の
負荷容量を駆動する回路は、信号の切替時の電流の変化
量が大きく、これに起因して、切替えを行なわない信号
配線にノイズが乗ってしアトうという問題を生じること
がわかった。半導体装置は増々高集積化する傾向にあり
、ドライバ回路にあってもそれに伴ない増々ノイズの問
題が顕著となる。
この対策として回路の切替時の電流の変化；者：を小さ
くするということが本発明者によって検討されたが、回
路の特徴からいってもそれを採用することはできｌ、【
い。
〔発明の目的〕
本発明の目的はノイズが他の信号配線に乗らないような
構造を有する半導体装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
すなわち、信号配線をある固定電位に接続された配線層
をはさんで上下２層に配線したものであり、これにより
、上層信号配線と下層信号配線とが相互に影響されず、
一方のノイズが他方信号配線に乗ることもなく、しかも
各信号配線間の距離も広くなるのでノイズの影響を低減
することができる。
〔実施例〕
第１図は本発明の実施例を示す、アキシャルビン型パッ
ケージの狭部断面図を示す。
本発明では第１図に示ずように、ある固定電位の印加さ
れた配線層すなわちシールド用配線層として、電源電圧
配線層１を中間に介して、当該配線層の上下にそれぞれ
信号配線層２，３を配設してなることを特徴とする。。
第２図は当該パッケージの平面図を示し、実線で示す上
層信号配線２と、仮想線で示す下層信号配線３とから成
る信号配線パターンを模式的に図に示しである。尚、理
解を容易にするために、下層信号配線３を上層信号配線
２直下でなく当該配線２，２０間に位置するよう図示し
である。
従来例にあっては、本発明のように下層に信号配線を配
線することなく、信号配線層は全て上部に放射状に同一
面内に配線されており、すなわち、例えば第２図に示す
信号配線層３も信号配線層２と同一平面内に配線さえじ
（−いた。
本発明では例えば２００本の信号配線を配設」る場合、
例えば上部に１００本の上層信号配線２を配線し、残り
の１００本の信号配線３を下部に配線する。
これら信号配線２，３は周知のスフ１，１−　ン印刷技
術により形成することができ、これら信号配録は例えば
Ｗ（タングステン）配線により（１・聞成さＪする。
電源電圧配線層１も同様にして、倒起ばＷ配線により構
成され、当該配線層１は一般にグランド層と電源層とを
含む電源パターンとして構成され、上ノーの信号配線２
と下層の信号配線３とをシールド（遮蔽）する。
第１図にて４は半導体チップで、実装基板５にマウント
された当該半導体チップ４の電イタ４バッド（図示せず
）Ｋコネクタワイヤ６の一端部がポンディ、ングされ、
コネクタワイヤ６の他端部が上層の信号配線２にボンデ
ィングされ、図示していないが当該上層信号配線２はス
ルーホールにより下層信号配線３に接続し、実装基板５
の下部に設けられた外部端子７より前記半導体チップ４
内の信号が外部に導出されるようになっている。
半導体チップ４は周知の技術によりメモリ回路。
論理回路などが形成された半導体素子で、具体例として
はＭＯ８ＩＣあるいはバイポーラＩＣがあげられる。
実装基板５は例えばアルミナセラミックにより構成され
る。
コネクタワイヤ６は例えばＡｕ（金）又はＡ、ｔ（アル
ミニウム）等からなる細線により構成される。
第３図及び第４図はそれぞれ電源′亀圧配肪層（電源パ
ターン）２のパターン図を示す。コレラ図において、８
は電源配線層例えば＋５■の電源配線層、９は０■のグ
ランド（ＧＮ、Ｄ）配線層、１０Ａ、ＩＯＢは電源配線
層例えば夫々−５■。
−２■の電源配線層を示す。
本発明においては、かかるグランド配線層９を少なくと
も上層信号配線２とコネクタワイヤ６とがボンディング
により接続さ牙するエリアの下部にまでくるように設け
ることがよい、。
第５図は当該実施例を示す半導体装置の断面図を示す。
尚、第５図にて、１０はスルーホールを示す。また、第
６図は第５図の装置の平面図を示し、第６図にて、ＧＮ
Ｄ層９を仮想線で示しである。
〔効果〕
（１）従来例のごと（信号配線を全て同一平面上に配線
するときには、信号配線間にノイズを発生１−ていたが
、本発明によれば、このノイズを回道することができる
。
例えば、第７図に示すごとき場合、すなわち、半導体チ
ップ４と、全て同一平面上に配線された信号配？ｆＭ１
１．Ａ、ＩＩＢとをコネクタワイヤ６によりボンディン
グしである場合、第８図に示す等価回路に示すように、
外部端子（リード）７より図示のごとき波形の入力信号
が信号配線１　’Ｉ　Ａに入力された場合、他方の信号
配線１１Ｂにノイズが発生する。
これに対し、第９図に示すような本発明の実施例によれ
ば、第１０図に等価回路で示すように、上層の信号配線
２に信号が入力され、信号がゆれても、電源電圧配線層
１のシールド効果により、下層の信号配線３にノイズが
乗ることはない。
このノイズは、メモリドライバのように多量の負荷容量
（例えば２００〜４ｏｏｐＦ）を駆動する回路において
信号が同時に切替る時には、他の信号配線に乗り易いが
、これを回避することができる。したがって、例えば出
力回路配線と隣り合せた入力回路配線に出力回路が切替
ることにより生ずるノイズを低減できる。
（２）半導体チップの出力回路の切替の影響が少ないた
め逆に半導体チップ上で同時に多数の出力回路の切替え
が可能となる。したがって、ＬＳＩ化に伴ないドライバ
ー回路数が増加した場合に有効である。本発明半導体装
置はこのような回路数が多く、しかも信号切替時の電流
の変化量の大のものに有用である。
（３）例えば信号配線を２００本配線する場合、上層に
１００本、下層に１００本というように振分けることが
できるので、結果として上層の各信号配線間の距離を広
くとることができる。したがって、他の信号配線にノイ
ズを乗り難くすることができる。
（４）　ノイズによる半導体チップの誤動作を防止でき
るので、高信頼度の半導体装置を提供できる。
現在超ＬＳＩにあっては、ノイズの制約上ビン配置や信
号の同時切替えの制限等をユーザーに課しているが、本
発明によればこのような制限を解除できるので、ユーザ
ーにとってシステム設計の自由度が向上し、かつユーザ
ーにとって設計が楽になる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることは℃・うまでもない。
たとえば、第１図に示す実施例では下層の信号配線３を
上層の信号配線２直下に配設した例を示したが、上下２
層とする限り下層の信号配線３の位置を変更することは
何ら差支えない。
また、励記実施例では上層の信号配線と電源電圧配線層
゛と下層の信号配線とから成る３層構造の半導体装置を
示したが、３層以上で構成しても差支えないことはもち
ろんである。
〔利用分野〕
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるアキシャルピン型セ
ラミックパッケージに適用した場合について説明したが
、リードレスタイプのパッケージ（ＬＣＣ）等の半導体
装置に適用することかできる。
尚、第１図などに示す実施例では実装基板５上に、図示
していないが、例えばセラミック又は金属製のキャップ
をかふせることにより半導体装置が完成される。
【図面の簡単な説明】
第１図は本発明の実施例を示す断面図、第２図は本発明
の実施例を示す平面図、第３図及び第４図はそれぞれ電
源パターン図、第５図は本発明の他の実施例を示す断面
図、第６図は第５図の実施例の平面図、 第７図は従来例を示す平面図、 第８図は第７図の等価回路図、 第９図は本発明の作用効果を説明する断面図、第１０５
図は第９図の等価回路図である。 １・・・電源電圧配線層、２・・・上１！信号配線、３
・・・下層信号配線、４・・・半導体チップ、５　・実
装基板、６・・・コネクタワイヤ、７・・・外部端子、
８・・・電源層、９・・・グランド層、ＩＯＡ、ＩＯＢ
・・・電源層、１１Ａ。 １１Ｂ・・・信号配線。 第　１　図 第　２　図 第　３　図 第　４　図 第　５　図 第　６　図 ア 第　７　図 ／、／η ７８　／

Claims (1)

    【特許請求の範囲】
  1. 電源電圧用配線層を中間に介在させて上下に信号配ｍ層
    を配設して成ることを特徴とするノイズを低減した半導
    体装置。
JP59010013A 1984-01-25 1984-01-25 半導体装置 Pending JPS60154644A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
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