JP3660921B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、高速ＬＳＩを搭載するパッケージに適用して有効な技術に関する。
【０００２】
【従来の技術】
近年、ＬＳＩは、回路の高集積化、高速化に伴って入出力ピンの数が著しく増大し、出力信号の切替え時間も急速に短くなりつつある。
【０００３】
しかし、このような高速ＬＳＩでは、多数の出力信号を瞬時に切替えると、これらの電源経路に急激な電流変化が生じ、電源経路のインダクタンスの影響によって電圧変化が発生する。そして、この電圧変化はＬＳＩの動作に重大な影響を及ぼし、同時切替えノイズと呼ばれる現象を引き起こす。この同時切替えノイズは、多数の出力信号を同時に切替える際に特定の出力信号が保持されるべき状態にあるときに特に起こり易く、この保持されるべき出力信号線が切替えを意味する誤動作信号を出力してしまうことがある（Microelectronics Packaging Handbook, VAN NOSTRAND REINHOLD, 1989年．P143〜P147参照）。
【０００４】
従来、この同時切替えノイズの発生を抑制する対策として、ＬＳＩを搭載するパッケージ内の電源経路の低インダクタンス化を図ったパッケージ構造が提案されている。なかでも、信号配線層と別の層にＶss（ＧＮＤ）配線層を設け、相互インダクタンス作用によってＶss配線の実効インダクタンスを低減する構造のものは効果が大きいことから、高速ＬＳＩを搭載するパッケージへの適用が検討されている（特開平２−１６４０５６号公報、特開平２−２８５６４６号公報、特開平４−１８４９６２号公報）。
【０００５】
【発明が解決しようとする課題】
ところが、本発明者が検討したところによると、信号配線とＶss配線とを別の層に形成する従来のパッケージ構造には次のような問題がある。
【０００６】
パッケージの内部に２層以上の導体層を設けるパッケージ構造としては、例えば前記特開平２−１６４０５６号公報や、特開平２−２８５６４６号公報に記載されているように、信号配線を構成するリードフレーム材とＶss配線を構成するプレート材とをエポキシ系あるいはポリイミド系樹脂フィルムなどの絶縁材を介して貼り合わせたものや、前記特開平４−１８４９６２号公報に記載されているように、プラスチック基板間に信号配線層やＧＮＤ配線層などの導体層を形成し、この基板に設けたスルーホールを通じて導体層間を接続したものなどが知られている。
【０００７】
ところが、前者の構造は単層のリードフレーム材に比べて、また後者の構造はリードフレーム材を使用するパッケージ構造にに比べて、いずれも５〜１０倍程度価格が高くなるため、パッケージの製造コストが大幅に上昇してしまうという問題がある。
【０００８】
また、パッケージの内部では、通常、一本のＶss配線を複数の出力バッファが共有しているが、相互インダクタンス作用によるＶss配線の実効インダクタンスを低減するためには、共有される部分の配線長をできるだけ長くする必要があるので、Ｖss配線の一端は半導体チップのできるだけ近傍に配置される。ところが、このＶss配線に複数の出力バッファから同時に電流が流れ込むと、共通部分となる箇所（Ｖss配線の一端）で電圧が大きく変動する。このとき、この共通部分となる箇所が半導体チップの近傍にあると、Ｖss配線は低インダクタンスであっても、出力バッファから共通部分までの電源経路のインダクタンスによって、保持されるべき出力信号線が電圧変動の影響を大きく受けてしまうという問題がある。
【０００９】
本発明の目的は、高速ＬＳＩを搭載するパッケージの電源経路のインダクタンスを低減することのできる技術を提供することにある。
【００１０】
本発明の他の目的は、高速ＬＳＩを搭載するパッケージの多ピン化あるいは小型化を実現することのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明の半導体集積回路装置は、複数の出力バッファを有する半導体チップと、前記複数の出力バッファに電気的に接続される複数の信号配線と、前記出力バッファに電気的に接続され、第１の電位を有する複数の第１電位配線と、前記出力バッファに電気的に接続され、前記第１の電位とは異なる第２の電位を有する複数の第２電位配線とがパッケージに封止され、
前記複数の信号配線と、前記複数の第１電位配線と、前記複数の第２電位配線とは、前記複数の信号配線のそれぞれに隣接して配置された配線が、前記第１電位配線または前記第２電位配線のいずれかを含むように、前記パッケージ内で互いに同一方向に延在し、
前記複数の第１電位配線または前記複数の第２電位配線のいずれかに電気的に接続され、前記パッケージの外部に引き出されている外部端子の数は、前記複数の第１電位配線または前記複数の第２電位配線の数よりも少ないものである。
【００１４】
上記した手段によれば、複数本の電位配線（第１電位配線または第２電位配線）を共通化して一本の電位配線と接続することにより、電位配線の本数を低減することができ、パッケージの多ピン化を実現することができる。あるいは、電位配線の本数が低減できることにより、パッケージの外形寸法を縮小し、実装密度を向上させることができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
図３は、本発明の一実施の形態である半導体集積回路装置の全体平面図、図２は、図３の一部を拡大して示す平面図、図１は、図２の一部をさらに拡大して示す平面図である。
【００１７】
本実施の形態の半導体集積回路装置は、高速ＬＳＩを形成した半導体チップ１を合成樹脂のパッケージ本体２に封止したＱＦＰ(Quad Flat Package)である。半導体チップ１は、ダイパッド部３の上に接合されており、このダイパッド部３の周囲には、多数のリード４が設けられている。半導体チップ１の素子形成面に設けられたボンディングパッド５とこれらのリード４とは、ワイヤ６によって電気的に接続されている。
【００１８】
図１に示すように、上記リード４は、Ｖss（ＧＮＤ）配線４ａ、Ｖcc（電源)配線４ｂおよび信号(sig)配線４ｃからなる。本実施の形態のＱＦＰは、半導体チップ１内の互いに隣接する２つの出力バッファが１本のＶss配線４ａを共有し、このＶss配線４ａを挟んでその両側に上記２つの出力バッファのそれぞれに接続された２本の信号配線４ｃを配置した構成になっている。一方、Ｖcc配線４ｂは、その１本が例えば８つの出力バッファによって共有されている。
【００１９】
このように構成された本実施の形態によれば、出力信号が切り換わった際、負荷容量から信号配線４ｃに流れ込んだ電流が出力バッファを経由してＶss配線４ａに流れ込む。このとき、本実施の形態では電流の流れる信号配線４ｃに隣接してＶss配線４ａが配置されているので、両者の間には図１に示すような対向電流対が形成され、これによって相互インダクタンスによる実効インダクタンスの低減が起こる。
【００２０】
上記の効果は、対向電流対が形成されたＶss配線と信号配線との距離が短い程大きいので、Ｖss配線４ａと信号配線４ｃとを同一平面上に配置した本実施の形態によれば、従来のパッケージに比べて大幅に実効インダクタンスを低減することができる。また、本実施の形態では、２つの出力バッファが１本のＶss配線４ａを共有しているので、出力信号が切り換わった際の電流変動の影響は最大でも共有された１バッファ分にすぎず、多数の出力バッファが１本のＶss配線を共有する場合に比べて少ない。
【００２１】
さらに、本実施の形態では、パッケージ内の配線が１層のリード４（Ｖss配線４ａ、Ｖcc配線４ｂ、信号配線４ｃ）で構成されているので、パッケージの内部に２層以上の導体層を設ける従来技術に比べてパッケージの製造コストを低減することができる。
【００２２】
なお、本実施の形態では、各Ｖss配線４ａの両側に信号配線４ｃを１本ずつ配置したが、図４に示すように、１本のＶcc配線４ｂを半導体チップ１内の互いに隣接する２つの出力バッファで共有し、このＶcc配線４ｂを挟んでその両側に上記２つの出力バッファのそれぞれに接続された２本の信号配線４ｃを配置した構成にしてもよく、この場合も上記と同様の効果を得ることができる。
【００２３】
（実施の形態２）
図５は、本実施の形態の半導体集積回路装置の部分平面図、図６は、図５の一部を拡大して示す平面図である。
【００２４】
図５に示すように、本実施の形態の半導体集積回路装置は、パッケージ本体２に封止された半導体チップ１の周囲に中継基板７を設けたＱＦＰである。この中継基板７は、ポリイミド樹脂などの絶縁フィルムからなり、その片面には微細な配線８（８ａ，８ｂ，８ｃ）が形成されている。これらの配線８の一端は、ワイヤ９を介し、半導体チップ１のボンディングパッド５と電気的に接続されている。また、配線８の他端は、ワイヤ１０を介し、中継基板７の外側に配置されたリード４と電気的に接続されている。リード４は、前記実施の形態１と同様、Ｖss配線４ａ、Ｖcc配線４ｂおよび信号配線４ｃからなる。
【００２５】
図６に示すように、上記中継基板７に形成され、同一方向に延在する配線８のうち、配線８ａはリード４のＶss配線４ａに接続され、配線８ｂはＶcc配線４ｂに接続され、配線８ｃは信号配線４ｃに接続されている。そして、互いに隣接する２本の配線８ｃの両側に配線８ａが１本ずつ配置されている。すなわち、本実施の形態のＱＦＰは、Ｖss配線４ａに接続された１本の配線８ａが半導体チップ１内の隣接する２つの出力バッファによって共有され、この配線８ａを挟んでその両側に上記２つの出力バッファのそれぞれに接続された２本の配線８ｃが配置されている。一方、Ｖcc配線４ｂに接続された配線８ｂは、例えば８つの出力バッファによって共有されている。
【００２６】
また、上記中継基板７上の配線８ａは、互いに隣接する４本の配線８ａが中継基板７の一端で１本に共通化され、ワイヤ１０を介してＶss配線４ａと電気的に接続されている。すなわち、本実施の形態のＱＦＰは、１本のＶss配線４ａが８つの出力バッファによって共有されている。
【００２７】
このように構成された本実施の形態によれば、Ｖss配線４ａに接続された配線８ａと信号配線４ｃに接続された配線８ｃとを互いに隣接して配置することにより、配線８ａと配線８ｃとの間に前記実施の形態１で説明した対向電流対が形成されるので、これによって相互インダクタンスによる実効インダクタンスの低減を図ることができる。
【００２８】
また、本実施の形態では、配線８（８ａ，８ｂ，８ｃ）およびリード４（Ｖss配線４ａ，Ｖcc配線４ｂ，信号配線４ｃ）を同一平面上に配置するので、パッケージの内部に２層以上の導体層を設ける従来技術に比べてパッケージの製造コストを低減することができる。
【００２９】
また、本実施の形態では、中継基板７上で同一方向に延在する４本の配線８ａを共通化して１本のＶss配線４ａに接続するので、Ｖss配線４ａの本数を実効的に４分の１に低減することができ、これによってＱＦＰの多ピン化を図ることができる。あるいは、パッケージの外形寸法は、リード４のピッチの下限によって規定され、リード４の本数に応じて外形寸法の下限が規定される場合が多いので、Ｖss配線４ａの本数を低減できることにより、パッケージの外形寸法を縮小し、実装密度を向上させることができる。しかも、パッケージの外形寸法の縮小は、システムの小型化、軽量化を促進することができるので、システム設計上のメリットも大きい。さらに、パッケージ内に中継基板７を設けることにより、リード４（Ｖss配線４ａ，Ｖcc配線４ｂ，信号配線４ｃ）を実効的に短くすることができるので、リード長の縮小による副次的なインダクタンス低減効果も得られる。
【００３０】
また、本実施の形態では、パッケージ内の周辺領域（中継基板７の端部）で４本の配線８ａを共通化して一本のＶss配線４ａに接続するので、Ｖss配線４ａに複数の出力バッファから同時に電流が流れ込んだ場合でも、この電圧変動が半導体チップ１に与える影響を少なくすることができる。さらに、出力バッファからＶss配線４ａまでの間にインダクタンス成分（配線８）があるので、他の出力バッファの信号を同時切替えした場合に受ける影響も少なくて済む。
【００３１】
なお、本実施の形態では、Ｖss配線４ａに接続される配線８ａを２つの出力バッファで共有したが、図７に示すように、Ｖcc配線４ｂに接続される配線８ｂを２つの出力バッファで共有する構成にしてもよく、この場合も上記と同様の効果を得ることができる。
【００３２】
また、本実施の形態では、中継基板７上で４本の配線８ａを共通化して１本のＶss配線４ａに接続したが、例えば図８に示すように、２本の配線８ａを共通化して１本のＶss配線４ａに接続する構成にしてもよい。この場合は、１本のＶss配線４ａを４つの出力バッファで共有することになる。あるいは、図９に示すように、２本の配線８ｂを共通化して１本のＶcc配線４ｂに接続する構成にしてもよい。この場合は、１本のＶcc配線４ｂを４つの出力バッファで共有することになる。さらに、配線８ａと配線８ｂの両方をそれぞれ何本かずつ共通化してもよい。例えば２本の配線８ａを中継基板７上で共通化して１本のＶss配線４ａに接続し、２本の配線８ｂを同じく中継基板７上で共通化して１本のＶcc配線４ｂに接続した例を図１０に示す。
【００３３】
（実施の形態３）
図１１は、本実施の形態の半導体集積回路装置の部分平面図、図１２は、図１１の一部を拡大して示す平面図、図１３は、図１２のＡ−Ａ線におけるパッケージの部分断面図である。
【００３４】
図１１に示すように、本実施の形態の半導体集積回路装置は、ＴＡＢフィルム１１に実装した半導体チップ１をパッケージ本体２に封止したＱＦＰである。ＴＡＢフィルム１１は、ポリイミド樹脂などの絶縁フィルムからなり、その片面には微細な配線１２（１２ａ，１２ｂ，１２ｃ）が形成されている。
【００３５】
図１３に示すように、上記配線１２の一端は半導体チップ１のバンプ電極１３と電気的に接続され、他端はＴＡＢフィルム１１の外側に配置されたリード４と電気的に接続されている。リード４は、前記実施の形態１、２と同様、Ｖss配線４ａ、Ｖcc配線４ｂおよび信号配線４ｃからなる。
【００３６】
図１２に示すように、上記ＴＡＢフィルム１１に形成された配線１２のうち、配線１２ａはリード４のＶss配線４ａに接続され、配線１２ｂはＶcc配線４ｂに接続され、配線１２ｃは信号配線４ｃに接続されている。そして、互いに隣接する２本の配線１２ｃの両側に配線１２ａが１本ずつ配置されている。すなわち、本実施の形態のＱＦＰは、Ｖss配線４ａに接続された１本の配線１２ａが半導体チップ１内の隣接する２つの出力バッファによって共有され、この配線１２ａを挟んでその両側に上記２つの出力バッファのそれぞれに接続された２本の配線１２ｃが配置されている。
【００３７】
また、上記配線１２ａは、互いに隣接する４本の配線１２ａがＴＡＢフィルム１１の一端で１本に共通化され、Ｖss配線４ａと電気的に接続されている。すなわち、本実施の形態のＱＦＰは、１本のＶss配線４ａが８つの出力バッファによって共有されている。
【００３８】
このように構成された本実施の形態によれば、前記実施の形態２とほぼ同様の効果を得ることができる。なお、本実施の形態では、ＴＡＢフィルム１１上で４本の配線８ａを共通化して１本のＶss配線４ａに接続したが、共通化する配線８ａの本数は４本に限定されるものではない。また、配線８ａに代えて、あるいは配線８ａと共に複数の配線１２ｂをＴＡＢフィルム１１上で共通化して１本のＶcc配線４ｂに接続してもよい。
【００３９】
また、本実施の形態のＱＦＰは、例えば図１４に示すように、ＴＡＢフィルム１１に形成された配線１２の一端とリード４との間をワイヤ１４で接続する構成にしてもよい。なお、同図には、Ｖss配線４ａに接続された１本の配線１２ａが半導体チップ１内の隣接する２つの出力バッファによって共有され、この配線１２ａを挟んでその両側に上記２つの出力バッファのそれぞれに接続された２本の配線１２ｃが配置された例を示してある。
【００４０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００４２】
出力バッファに接続された信号配線とこの出力バッファに接続されたＶss配線（またはＶcc配線）とをパッケージ内の同一平面上で隣接させる本発明によれば、パッケージ内の電源経路のインダクタンスを低減することができるので、高速ＬＳＩの同時切替えノイズを低減することができる。
【００４３】
また、本発明によれば、パッケージ内の配線層が１層であることから、パッケージ内に２層以上の導体層を設ける場合に比べてパッケージの製造コストを低減することができる。
【００４４】
また、本発明によれば、Ｖss配線またはＶcc配線の本数を低減することができるので、パッケージの多ピン化を実現することができる。あるいは、Ｖss配線またはＶcc配線の本数が低減できることにより、パッケージの外形寸法を縮小し、実装密度を向上させることができる。
【００４５】
また、本発明によれば、出力信号の切替え時の電圧変動が半導体チップに与える影響を低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の要部拡大平面図である。
【図２】本発明の一実施の形態である半導体集積回路装置の部分平面図である。
【図３】本発明の一実施の形態である半導体集積回路装置の全体平面図である。
【図４】本発明の他の実施の形態である半導体集積回路装置の要部拡大平面図である。
【図５】本発明の他の実施の形態である半導体集積回路装置の部分平面図である。
【図６】本発明の他の実施の形態である半導体集積回路装置の要部拡大平面図である。
【図７】本発明の他の実施の形態である半導体集積回路装置の要部拡大平面図である。
【図８】本発明の他の実施の形態である半導体集積回路装置の要部拡大平面図である。
【図９】本発明の他の実施の形態である半導体集積回路装置の要部拡大平面図である。
【図１０】本発明の他の実施の形態である半導体集積回路装置の要部拡大平面図である。
【図１１】本発明の他の実施の形態である半導体集積回路装置の部分平面図である。
【図１２】本発明の他の実施の形態である半導体集積回路装置の要部拡大平面図である。
【図１３】図１２のＡ−Ａ線における部分断面図である。
【図１４】本発明の他の実施の形態である半導体集積回路装置の要部拡大平面図である。
【符号の説明】
１ 半導体チップ
２ パッケージ本体
３ ダイパッド部
４ リード
４ａ Ｖss配線
４ｂ Ｖcc配線
４ｃ 信号配線
５ ボンディングパッド
６ ワイヤ
７ 中継基板
８ 配線
８ａ 配線
８ｂ 配線
８ｃ 配線
９ ワイヤ
１０ ワイヤ
１１ ＴＡＢフィルム
１２ 配線
１２ａ 配線
１２ｂ 配線
１２ｃ 配線
１３ バンプ電極
１４ ワイヤ
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、高速ＬＳＩを搭載するパッケージに適用して有効な技術に関する。
【０００２】
【従来の技術】
近年、ＬＳＩは、回路の高集積化、高速化に伴って入出力ピンの数が著しく増大し、出力信号の切替え時間も急速に短くなりつつある。
【０００３】
しかし、このような高速ＬＳＩでは、多数の出力信号を瞬時に切替えると、これらの電源経路に急激な電流変化が生じ、電源経路のインダクタンスの影響によって電圧変化が発生する。そして、この電圧変化はＬＳＩの動作に重大な影響を及ぼし、同時切替えノイズと呼ばれる現象を引き起こす。この同時切替えノイズは、多数の出力信号を同時に切替える際に特定の出力信号が保持されるべき状態にあるときに特に起こり易く、この保持されるべき出力信号線が切替えを意味する誤動作信号を出力してしまうことがある（Microelectronics Packaging Handbook, VAN NOSTRAND REINHOLD, 1989年．P143〜P147参照）。
【０００４】
従来、この同時切替えノイズの発生を抑制する対策として、ＬＳＩを搭載するパッケージ内の電源経路の低インダクタンス化を図ったパッケージ構造が提案されている。なかでも、信号配線層と別の層にＶss（ＧＮＤ）配線層を設け、相互インダクタンス作用によってＶss配線の実効インダクタンスを低減する構造のものは効果が大きいことから、高速ＬＳＩを搭載するパッケージへの適用が検討されている（特開平２−１６４０５６号公報、特開平２−２８５６４６号公報、特開平４−１８４９６２号公報）。
【０００５】
【発明が解決しようとする課題】
ところが、本発明者が検討したところによると、信号配線とＶss配線とを別の層に形成する従来のパッケージ構造には次のような問題がある。
【０００６】
パッケージの内部に２層以上の導体層を設けるパッケージ構造としては、例えば前記特開平２−１６４０５６号公報や、特開平２−２８５６４６号公報に記載されているように、信号配線を構成するリードフレーム材とＶss配線を構成するプレート材とをエポキシ系あるいはポリイミド系樹脂フィルムなどの絶縁材を介して貼り合わせたものや、前記特開平４−１８４９６２号公報に記載されているように、プラスチック基板間に信号配線層やＧＮＤ配線層などの導体層を形成し、この基板に設けたスルーホールを通じて導体層間を接続したものなどが知られている。
【０００７】
ところが、前者の構造は単層のリードフレーム材に比べて、また後者の構造はリードフレーム材を使用するパッケージ構造にに比べて、いずれも５〜１０倍程度価格が高くなるため、パッケージの製造コストが大幅に上昇してしまうという問題がある。
【０００８】
また、パッケージの内部では、通常、一本のＶss配線を複数の出力バッファが共有しているが、相互インダクタンス作用によるＶss配線の実効インダクタンスを低減するためには、共有される部分の配線長をできるだけ長くする必要があるので、Ｖss配線の一端は半導体チップのできるだけ近傍に配置される。ところが、このＶss配線に複数の出力バッファから同時に電流が流れ込むと、共通部分となる箇所（Ｖss配線の一端）で電圧が大きく変動する。このとき、この共通部分となる箇所が半導体チップの近傍にあると、Ｖss配線は低インダクタンスであっても、出力バッファから共通部分までの電源経路のインダクタンスによって、保持されるべき出力信号線が電圧変動の影響を大きく受けてしまうという問題がある。
【０００９】
本発明の目的は、高速ＬＳＩを搭載するパッケージの電源経路のインダクタンスを低減することのできる技術を提供することにある。
【００１０】
本発明の他の目的は、高速ＬＳＩを搭載するパッケージの多ピン化あるいは小型化を実現することのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明の半導体集積回路装置は、複数の出力バッファを有する半導体チップと、前記複数の出力バッファに電気的に接続される複数の信号配線と、前記出力バッファに電気的に接続され、第１の電位を有する複数の第１電位配線と、前記出力バッファに電気的に接続され、前記第１の電位とは異なる第２の電位を有する複数の第２電位配線とがパッケージに封止され、
前記複数の信号配線と、前記複数の第１電位配線と、前記複数の第２電位配線とは、前記複数の信号配線のそれぞれに隣接して配置された配線が、前記第１電位配線または前記第２電位配線のいずれかを含むように、前記パッケージ内で互いに同一方向に延在し、
前記複数の第１電位配線または前記複数の第２電位配線のいずれかに電気的に接続され、前記パッケージの外部に引き出されている外部端子の数は、前記複数の第１電位配線または前記複数の第２電位配線の数よりも少ないものである。
【００１４】
上記した手段によれば、複数本の電位配線（第１電位配線または第２電位配線）を共通化して一本の電位配線と接続することにより、電位配線の本数を低減することができ、パッケージの多ピン化を実現することができる。あるいは、電位配線の本数が低減できることにより、パッケージの外形寸法を縮小し、実装密度を向上させることができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
図３は、本発明の一実施の形態である半導体集積回路装置の全体平面図、図２は、図３の一部を拡大して示す平面図、図１は、図２の一部をさらに拡大して示す平面図である。
【００１７】
本実施の形態の半導体集積回路装置は、高速ＬＳＩを形成した半導体チップ１を合成樹脂のパッケージ本体２に封止したＱＦＰ(Quad Flat Package)である。半導体チップ１は、ダイパッド部３の上に接合されており、このダイパッド部３の周囲には、多数のリード４が設けられている。半導体チップ１の素子形成面に設けられたボンディングパッド５とこれらのリード４とは、ワイヤ６によって電気的に接続されている。
【００１８】
図１に示すように、上記リード４は、Ｖss（ＧＮＤ）配線４ａ、Ｖcc（電源)配線４ｂおよび信号(sig)配線４ｃからなる。本実施の形態のＱＦＰは、半導体チップ１内の互いに隣接する２つの出力バッファが１本のＶss配線４ａを共有し、このＶss配線４ａを挟んでその両側に上記２つの出力バッファのそれぞれに接続された２本の信号配線４ｃを配置した構成になっている。一方、Ｖcc配線４ｂは、その１本が例えば８つの出力バッファによって共有されている。
【００１９】
このように構成された本実施の形態によれば、出力信号が切り換わった際、負荷容量から信号配線４ｃに流れ込んだ電流が出力バッファを経由してＶss配線４ａに流れ込む。このとき、本実施の形態では電流の流れる信号配線４ｃに隣接してＶss配線４ａが配置されているので、両者の間には図１に示すような対向電流対が形成され、これによって相互インダクタンスによる実効インダクタンスの低減が起こる。
【００２０】
上記の効果は、対向電流対が形成されたＶss配線と信号配線との距離が短い程大きいので、Ｖss配線４ａと信号配線４ｃとを同一平面上に配置した本実施の形態によれば、従来のパッケージに比べて大幅に実効インダクタンスを低減することができる。また、本実施の形態では、２つの出力バッファが１本のＶss配線４ａを共有しているので、出力信号が切り換わった際の電流変動の影響は最大でも共有された１バッファ分にすぎず、多数の出力バッファが１本のＶss配線を共有する場合に比べて少ない。
【００２１】
さらに、本実施の形態では、パッケージ内の配線が１層のリード４（Ｖss配線４ａ、Ｖcc配線４ｂ、信号配線４ｃ）で構成されているので、パッケージの内部に２層以上の導体層を設ける従来技術に比べてパッケージの製造コストを低減することができる。
【００２２】
なお、本実施の形態では、各Ｖss配線４ａの両側に信号配線４ｃを１本ずつ配置したが、図４に示すように、１本のＶcc配線４ｂを半導体チップ１内の互いに隣接する２つの出力バッファで共有し、このＶcc配線４ｂを挟んでその両側に上記２つの出力バッファのそれぞれに接続された２本の信号配線４ｃを配置した構成にしてもよく、この場合も上記と同様の効果を得ることができる。
【００２３】
（実施の形態２）
図５は、本実施の形態の半導体集積回路装置の部分平面図、図６は、図５の一部を拡大して示す平面図である。
【００２４】
図５に示すように、本実施の形態の半導体集積回路装置は、パッケージ本体２に封止された半導体チップ１の周囲に中継基板７を設けたＱＦＰである。この中継基板７は、ポリイミド樹脂などの絶縁フィルムからなり、その片面には微細な配線８（８ａ，８ｂ，８ｃ）が形成されている。これらの配線８の一端は、ワイヤ９を介し、半導体チップ１のボンディングパッド５と電気的に接続されている。また、配線８の他端は、ワイヤ１０を介し、中継基板７の外側に配置されたリード４と電気的に接続されている。リード４は、前記実施の形態１と同様、Ｖss配線４ａ、Ｖcc配線４ｂおよび信号配線４ｃからなる。
【００２５】
図６に示すように、上記中継基板７に形成され、同一方向に延在する配線８のうち、配線８ａはリード４のＶss配線４ａに接続され、配線８ｂはＶcc配線４ｂに接続され、配線８ｃは信号配線４ｃに接続されている。そして、互いに隣接する２本の配線８ｃの両側に配線８ａが１本ずつ配置されている。すなわち、本実施の形態のＱＦＰは、Ｖss配線４ａに接続された１本の配線８ａが半導体チップ１内の隣接する２つの出力バッファによって共有され、この配線８ａを挟んでその両側に上記２つの出力バッファのそれぞれに接続された２本の配線８ｃが配置されている。一方、Ｖcc配線４ｂに接続された配線８ｂは、例えば８つの出力バッファによって共有されている。
【００２６】
また、上記中継基板７上の配線８ａは、互いに隣接する４本の配線８ａが中継基板７の一端で１本に共通化され、ワイヤ１０を介してＶss配線４ａと電気的に接続されている。すなわち、本実施の形態のＱＦＰは、１本のＶss配線４ａが８つの出力バッファによって共有されている。
【００２７】
このように構成された本実施の形態によれば、Ｖss配線４ａに接続された配線８ａと信号配線４ｃに接続された配線８ｃとを互いに隣接して配置することにより、配線８ａと配線８ｃとの間に前記実施の形態１で説明した対向電流対が形成されるので、これによって相互インダクタンスによる実効インダクタンスの低減を図ることができる。
【００２８】
また、本実施の形態では、配線８（８ａ，８ｂ，８ｃ）およびリード４（Ｖss配線４ａ，Ｖcc配線４ｂ，信号配線４ｃ）を同一平面上に配置するので、パッケージの内部に２層以上の導体層を設ける従来技術に比べてパッケージの製造コストを低減することができる。
【００２９】
また、本実施の形態では、中継基板７上で同一方向に延在する４本の配線８ａを共通化して１本のＶss配線４ａに接続するので、Ｖss配線４ａの本数を実効的に４分の１に低減することができ、これによってＱＦＰの多ピン化を図ることができる。あるいは、パッケージの外形寸法は、リード４のピッチの下限によって規定され、リード４の本数に応じて外形寸法の下限が規定される場合が多いので、Ｖss配線４ａの本数を低減できることにより、パッケージの外形寸法を縮小し、実装密度を向上させることができる。しかも、パッケージの外形寸法の縮小は、システムの小型化、軽量化を促進することができるので、システム設計上のメリットも大きい。さらに、パッケージ内に中継基板７を設けることにより、リード４（Ｖss配線４ａ，Ｖcc配線４ｂ，信号配線４ｃ）を実効的に短くすることができるので、リード長の縮小による副次的なインダクタンス低減効果も得られる。
【００３０】
また、本実施の形態では、パッケージ内の周辺領域（中継基板７の端部）で４本の配線８ａを共通化して一本のＶss配線４ａに接続するので、Ｖss配線４ａに複数の出力バッファから同時に電流が流れ込んだ場合でも、この電圧変動が半導体チップ１に与える影響を少なくすることができる。さらに、出力バッファからＶss配線４ａまでの間にインダクタンス成分（配線８）があるので、他の出力バッファの信号を同時切替えした場合に受ける影響も少なくて済む。
【００３１】
なお、本実施の形態では、Ｖss配線４ａに接続される配線８ａを２つの出力バッファで共有したが、図７に示すように、Ｖcc配線４ｂに接続される配線８ｂを２つの出力バッファで共有する構成にしてもよく、この場合も上記と同様の効果を得ることができる。
【００３２】
また、本実施の形態では、中継基板７上で４本の配線８ａを共通化して１本のＶss配線４ａに接続したが、例えば図８に示すように、２本の配線８ａを共通化して１本のＶss配線４ａに接続する構成にしてもよい。この場合は、１本のＶss配線４ａを４つの出力バッファで共有することになる。あるいは、図９に示すように、２本の配線８ｂを共通化して１本のＶcc配線４ｂに接続する構成にしてもよい。この場合は、１本のＶcc配線４ｂを４つの出力バッファで共有することになる。さらに、配線８ａと配線８ｂの両方をそれぞれ何本かずつ共通化してもよい。例えば２本の配線８ａを中継基板７上で共通化して１本のＶss配線４ａに接続し、２本の配線８ｂを同じく中継基板７上で共通化して１本のＶcc配線４ｂに接続した例を図１０に示す。
【００３３】
（実施の形態３）
図１１は、本実施の形態の半導体集積回路装置の部分平面図、図１２は、図１１の一部を拡大して示す平面図、図１３は、図１２のＡ−Ａ線におけるパッケージの部分断面図である。
【００３４】
図１１に示すように、本実施の形態の半導体集積回路装置は、ＴＡＢフィルム１１に実装した半導体チップ１をパッケージ本体２に封止したＱＦＰである。ＴＡＢフィルム１１は、ポリイミド樹脂などの絶縁フィルムからなり、その片面には微細な配線１２（１２ａ，１２ｂ，１２ｃ）が形成されている。
【００３５】
図１３に示すように、上記配線１２の一端は半導体チップ１のバンプ電極１３と電気的に接続され、他端はＴＡＢフィルム１１の外側に配置されたリード４と電気的に接続されている。リード４は、前記実施の形態１、２と同様、Ｖss配線４ａ、Ｖcc配線４ｂおよび信号配線４ｃからなる。
【００３６】
図１２に示すように、上記ＴＡＢフィルム１１に形成された配線１２のうち、配線１２ａはリード４のＶss配線４ａに接続され、配線１２ｂはＶcc配線４ｂに接続され、配線１２ｃは信号配線４ｃに接続されている。そして、互いに隣接する２本の配線１２ｃの両側に配線１２ａが１本ずつ配置されている。すなわち、本実施の形態のＱＦＰは、Ｖss配線４ａに接続された１本の配線１２ａが半導体チップ１内の隣接する２つの出力バッファによって共有され、この配線１２ａを挟んでその両側に上記２つの出力バッファのそれぞれに接続された２本の配線１２ｃが配置されている。
【００３７】
また、上記配線１２ａは、互いに隣接する４本の配線１２ａがＴＡＢフィルム１１の一端で１本に共通化され、Ｖss配線４ａと電気的に接続されている。すなわち、本実施の形態のＱＦＰは、１本のＶss配線４ａが８つの出力バッファによって共有されている。
【００３８】
このように構成された本実施の形態によれば、前記実施の形態２とほぼ同様の効果を得ることができる。なお、本実施の形態では、ＴＡＢフィルム１１上で４本の配線８ａを共通化して１本のＶss配線４ａに接続したが、共通化する配線８ａの本数は４本に限定されるものではない。また、配線８ａに代えて、あるいは配線８ａと共に複数の配線１２ｂをＴＡＢフィルム１１上で共通化して１本のＶcc配線４ｂに接続してもよい。
【００３９】
また、本実施の形態のＱＦＰは、例えば図１４に示すように、ＴＡＢフィルム１１に形成された配線１２の一端とリード４との間をワイヤ１４で接続する構成にしてもよい。なお、同図には、Ｖss配線４ａに接続された１本の配線１２ａが半導体チップ１内の隣接する２つの出力バッファによって共有され、この配線１２ａを挟んでその両側に上記２つの出力バッファのそれぞれに接続された２本の配線１２ｃが配置された例を示してある。
【００４０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００４２】
出力バッファに接続された信号配線とこの出力バッファに接続されたＶss配線（またはＶcc配線）とをパッケージ内の同一平面上で隣接させる本発明によれば、パッケージ内の電源経路のインダクタンスを低減することができるので、高速ＬＳＩの同時切替えノイズを低減することができる。
【００４３】
また、本発明によれば、パッケージ内の配線層が１層であることから、パッケージ内に２層以上の導体層を設ける場合に比べてパッケージの製造コストを低減することができる。
【００４４】
また、本発明によれば、Ｖss配線またはＶcc配線の本数を低減することができるので、パッケージの多ピン化を実現することができる。あるいは、Ｖss配線またはＶcc配線の本数が低減できることにより、パッケージの外形寸法を縮小し、実装密度を向上させることができる。
【００４５】
また、本発明によれば、出力信号の切替え時の電圧変動が半導体チップに与える影響を低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の要部拡大平面図である。
【図２】本発明の一実施の形態である半導体集積回路装置の部分平面図である。
【図３】本発明の一実施の形態である半導体集積回路装置の全体平面図である。
【図４】本発明の他の実施の形態である半導体集積回路装置の要部拡大平面図である。
【図５】本発明の他の実施の形態である半導体集積回路装置の部分平面図である。
【図６】本発明の他の実施の形態である半導体集積回路装置の要部拡大平面図である。
【図７】本発明の他の実施の形態である半導体集積回路装置の要部拡大平面図である。
【図８】本発明の他の実施の形態である半導体集積回路装置の要部拡大平面図である。
【図９】本発明の他の実施の形態である半導体集積回路装置の要部拡大平面図である。
【図１０】本発明の他の実施の形態である半導体集積回路装置の要部拡大平面図である。
【図１１】本発明の他の実施の形態である半導体集積回路装置の部分平面図である。
【図１２】本発明の他の実施の形態である半導体集積回路装置の要部拡大平面図である。
【図１３】図１２のＡ−Ａ線における部分断面図である。
【図１４】本発明の他の実施の形態である半導体集積回路装置の要部拡大平面図である。
【符号の説明】
１ 半導体チップ
２ パッケージ本体
３ ダイパッド部
４ リード
４ａ Ｖss配線
４ｂ Ｖcc配線
４ｃ 信号配線
５ ボンディングパッド
６ ワイヤ
７ 中継基板
８ 配線
８ａ 配線
８ｂ 配線
８ｃ 配線
９ ワイヤ
１０ ワイヤ
１１ ＴＡＢフィルム
１２ 配線
１２ａ 配線
１２ｂ 配線
１２ｃ 配線
１３ バンプ電極
１４ ワイヤ
Claims (4)
- 複数の出力バッファを有する半導体チップと、前記複数の出力バッファに電気的に接続される複数の信号配線と、前記出力バッファに電気的に接続され、第１の電位を有する複数の第１電位配線と、前記出力バッファに電気的に接続され、前記第１の電位とは異なる第２の電位を有する複数の第２電位配線とがパッケージに封止された半導体集積回路装置であって、
前記複数の信号配線と、前記複数の第１電位配線と、前記複数の第２電位配線とは、前記複数の信号配線のそれぞれに隣接して配置された配線が、前記第１電位配線または前記第２電位配線のいずれかを含むように、前記パッケージ内で互いに同一方向に延在し、
一対の前記第１電位配線によって挟まれた前記信号配線、または一対の前記第２電位配線によって挟まれた前記信号配線の数は、複数、かつ同一であり、
前記複数の第１電位配線または前記複数の第２電位配線のいずれかに電気的に接続され、前記パッケージの外部に引き出されている外部端子の数は、前記複数の第１電位配線または前記複数の第２電位配線の数よりも少ないことを特徴とする半導体集積回路装置。 - 前記複数の信号配線と、前記複数の第１電位配線と、前記複数の第２電位配線とは、前記パッケージ内に同一層の単層構造で互いに同一方向に延在していることを特徴とする請求項１記載の半導体集積回路装置。
- 前記半導体チップの周囲に配置された絶縁フィルムからなる中継基板をさらに備え、前記複数の信号配線と、前記複数の第１電位配線と、前記複数の第２電位配線は、前記中継基板上で互いに同一方向に延在し、前記複数の第１電位配線または前記複数の第２電位配線は、前記中継基板上で互いに電気的に接続されていることを特徴とする請求項１記載の半導体集積回路装置。
- 前記半導体チップの周囲に配置された絶縁フィルムからなる中継基板をさらに備え、前記複数の信号配線と、前記複数の第１電位配線と、前記複数の第２電位配線は、前記中継基板の一面上で互いに同一方向に延在し、前記複数の第１電位配線または前記複数の第２電位配線は、前記中継基板の第２の面上で互いに電気的に接続されていることを特徴とする請求項１記載の半導体集積回路装置。
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