JPH0738011A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPH0738011A
JPH0738011A JP5157748A JP15774893A JPH0738011A JP H0738011 A JPH0738011 A JP H0738011A JP 5157748 A JP5157748 A JP 5157748A JP 15774893 A JP15774893 A JP 15774893A JP H0738011 A JPH0738011 A JP H0738011A
Authority
JP
Japan
Prior art keywords
wiring
vss
vcc
wirings
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5157748A
Other languages
English (en)
Inventor
Atsushi Nakamura
篤 中村
Yasuyuki Saito
康幸 斉藤
Kunihiko Nishi
邦彦 西
Kanji Otsuka
寛治 大塚
Takashi Miwa
孝志 三輪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP5157748A priority Critical patent/JPH0738011A/ja
Publication of JPH0738011A publication Critical patent/JPH0738011A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 電源経路のインダクタンスを低減した高速Ｌ
ＳＩ用パッケージを安価に提供する。 【構成】 高速ＬＳＩを形成した半導体チップ１を有す
るＱＦＰであって、この半導体チップ１内の互いに隣接
する２つの出力バッファが１本のＶss配線４ａを共有
し、このＶss配線４ａを挟んでその両側に上記２つの出
力バッファのそれぞれに接続された２本の信号配線４ｃ
を配置した配線構造を有している。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、高速ＬＳＩを搭載するパッケージに適用し
て有効な技術に関する。
【０００２】
【従来の技術】近年、ＬＳＩは、回路の高集積化、高速
化に伴って入出力ピンの数が著しく増大し、出力信号の
切換え時間も急速に短くなりつつある。
【０００３】しかし、このような高速ＬＳＩでは、多数
の出力信号を瞬時に切換えると、これらの電源経路に急
激な電流変化が生じ、電源経路のインダクタンスの影響
によって電圧変化が発生する。そして、この電圧変化は
ＬＳＩの動作に重大な影響を及ぼし、同時切換えノイズ
と呼ばれる現象を引き起こす。この同時切換えノイズ
は、多数の出力信号を同時に切換える際に特定の出力信
号が保持されるべき状態にあるときに特に起こり易く、
この保持されるべき出力信号線が切換えを意味する誤動
作信号を出力してしまうことがある（Microelectronics
Packaging Handbook, VAN NOSTRAND REINHOLD, 1989
年．P143〜P147参照）。
【０００４】従来、この同時切換えノイズの発生を抑制
する対策として、ＬＳＩを搭載するパッケージ内の電源
経路の低インダクタンス化を図ったパッケージ構造が提
案されている。なかでも、信号配線層と別の層にＶss
（ＧＮＤ）配線層を設け、相互インダクタンス作用によ
ってＶss配線の実効インダクタンスを低減する構造のも
のは効果が大きいことから、高速ＬＳＩを搭載するパッ
ケージへの適用が検討されている（特開平２−１６４０
５６号公報、特開平２−２８５６４６号公報、特開平４
−１８４９６２号公報）。
【０００５】
【発明が解決しようとする課題】ところが、本発明者が
検討したところによると、信号配線とＶss配線とを別の
層に形成する従来のパッケージ構造には次のような問題
がある。
【０００６】パッケージの内部に２層以上の導体層を設
けるパッケージ構造としては、例えば前記特開平２−１
６４０５６号公報や、特開平２−２８５６４６号公報に
記載されているように、信号配線を構成するリードフレ
ーム材とＶss配線を構成するプレート材とをエポキシ系
あるいはポリイミド系樹脂フィルムなどの絶縁材を介し
て貼り合わせたものや、前記特開平４−１８４９６２号
公報に記載されているように、プラスチック基板間に信
号配線層やＧＮＤ配線層などの導体層を形成し、この基
板に設けたスルーホールを通じて導体層間を接続したも
のなどが知られている。
【０００７】ところが、前者の構造は単層のリードフレ
ーム材に比べて、また後者の構造はリードフレーム材を
使用するパッケージ構造にに比べて、いずれも５〜１０
倍程度価格が高くなるため、パッケージの製造コストが
大幅に上昇してしまうという問題がある。
【０００８】また、パッケージの内部では、通常、一本
のＶss配線を複数の出力バッファが共有しているが、相
互インダクタンス作用によるＶss配線の実効インダクタ
ンスを低減するためには、共有される部分の配線長をで
きるだけ長くする必要があるので、Ｖss配線の一端は半
導体チップのできるだけ近傍に配置される。ところが、
このＶss配線に複数の出力バッファから同時に電流が流
れ込むと、共通部分となる箇所（Ｖss配線の一端）で電
圧が大きく変動する。このとき、この共通部分となる箇
所が半導体チップの近傍にあると、Ｖss配線は低インダ
クタンスであっても、出力バッファから共通部分までの
電源経路のインダクタンスによって、保持されるべき出
力信号線が電圧変動の影響を大きく受けてしまうという
問題がある。
【０００９】本発明の目的は、高速ＬＳＩを搭載するパ
ッケージの電源経路のインダクタンスを低減することの
できる技術を提供することにある。
【００１０】本発明の他の目的は、電源経路のインダク
タンスを低減した高速ＬＳＩ用パッケージを安価に提供
することのできる技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、下記の
とおりである。
【００１３】(1).本願の一発明は、半導体チップを封止
したパッケージの内部配線構造であって、半導体チップ
の所定の出力バッファに接続された信号配線とこの出力
バッファに接続されたＶss配線またはＶcc配線とが互い
に隣接するよう、２本の信号配線と１本のＶss配線また
はＶcc配線とをパッケージ内の同一平面上で交互に配置
したものである。
【００１４】(2).本願の一発明は、前記パッケージの内
部配線構造において、半導体チップと信号配線、Ｖss配
線およびＶcc配線との間に中継基板あるいはＴＡＢフィ
ルムを設け、この中継基板（ＴＡＢフィルム）上に形成
された配線のうち、信号配線に接続される第１配線とＶ
ss配線またはＶcc配線に接続される第２配線とが互いに
隣接するよう、２本の第１配線と１本の第２配線とを中
継基板（ＴＡＢフィルム）の同一平面上で交互に配置
し、複数本の第２配線を中継基板（ＴＡＢフィルム）の
一端で共通化して一本のＶss配線またはＶcc配線と電気
的に接続したものである。
【００１５】
【作用】上記した手段(1) によれば、出力バッファに接
続された信号配線とこの出力バッファに接続されたＶss
配線（またはＶcc配線）とをパッケージ内の同一平面上
で隣接させることにより、出力信号の切り換え時に信号
配線とＶss配線（またはＶcc配線）との間に対向電流対
が形成され、これによって相互インダクタンスによる実
効インダクタンスの低減が起こる。この対向電流対は、
信号配線とＶss配線（またはＶcc配線）との距離が短い
程大きくなるので、信号配線とＶss配線（またはＶcc配
線）とを別層に形成する場合に比べて大幅に実効インダ
クタンスを低減することができる。
【００１６】また、本発明の配線構造によれば、２つの
出力バッファが１本のＶss配線（またはＶcc配線）を共
有することになるので、出力信号が切り換わった際の電
流変動の影響は最大でも共有された１バッファ分にすぎ
ず、多数の出力バッファが１本のＶss配線（またはＶcc
配線）を共有する場合に比べて少ない。
【００１７】また、本発明の配線構造によれば、パッケ
ージ内の配線層が１層であることから、パッケージ内に
２層以上の導体層を設ける場合に比べてパッケージの製
造コストを低減することができる。
【００１８】上記した手段(2) によれば、中継基板（ま
たはＴＡＢフィルム）の一端で複数本の第２配線を共通
化して一本のＶss配線（またはＶcc配線）と接続するこ
とにより、Ｖss配線（またはＶcc配線）の本数を低減す
ることができ、パッケージの多ピン化を実現することが
できる。あるいは、Ｖss配線（またはＶcc配線）の本数
が低減できることにより、パッケージの外形寸法を縮小
し、実装密度を向上させることができる。
【００１９】また、本発明の配線構造によれば、パッケ
ージ内の周辺領域で複数本の第２配線を共通化して一本
のＶss配線（またはＶcc配線）に接続するので、Ｖss配
線（またはＶcc配線）に複数の出力バッファから同時に
電流が流れ込んだ場合でも、この電圧変動が半導体チッ
プに与える影響を少なくすることができる。さらに、出
力バッファからＶss配線（またはＶcc配線）までの間に
インダクタンス成分（配線）があるので、他の出力バッ
ファの信号を同時切り換えした場合に受ける影響も少な
くて済む。
【００２０】
【実施例】以下、実施例を用いて本発明を詳述する。な
お、実施例を説明するための全図において同一の機能を
有するものは同一の符号を付け、その繰り返しの説明は
省略する。
【００２１】（実施例１）図３は、本発明の一実施例で
ある半導体集積回路装置の全体平面図、図２は、図３の
一部を拡大して示す平面図、図１は、図２の一部をさら
に拡大して示す平面図である。
【００２２】本実施例の半導体集積回路装置は、高速Ｌ
ＳＩを形成した半導体チップ１を合成樹脂のパッケージ
本体２に封止したＱＦＰ(Quad Flat Package) である。
半導体チップ１は、ダイパッド部３の上に接合されてお
り、このダイパッド部３の周囲には、多数のリード４が
設けられている。半導体チップ１の素子形成面に設けら
れたボンディングパッド５とこれらのリード４とは、ワ
イヤ６によって電気的に接続されている。
【００２３】図１に示すように、上記リード４は、Ｖss
（ＧＮＤ）配線４ａ、Ｖcc（電源)配線４ｂおよび信号
(sig) 配線４ｃからなる。本実施例のＱＦＰは、半導体
チップ１内の互いに隣接する２つの出力バッファが１本
のＶss配線４ａを共有し、このＶss配線４ａを挟んでそ
の両側に上記２つの出力バッファのそれぞれに接続され
た２本の信号配線４ｃを配置した構成になっている。一
方、Ｖcc配線４ｂは、その１本が例えば８つの出力バッ
ファによって共有されている。
【００２４】このように構成された本実施例によれば、
出力信号が切り換わった際、負荷容量から信号配線４ｃ
に流れ込んだ電流が出力バッファを経由してＶss配線４
ａに流れ込む。このとき、本実施例では電流の流れる信
号配線４ｃに隣接してＶss配線４ａが配置されているの
で、両者の間には図１に示すような対向電流対が形成さ
れ、これによって相互インダクタンスによる実効インダ
クタンスの低減が起こる。
【００２５】上記の効果は、対向電流対が形成されたＶ
ss配線と信号配線との距離が短い程大きいので、Ｖss配
線４ａと信号配線４ｃとを同一平面上に配置した本実施
例によれば、従来のパッケージに比べて大幅に実効イン
ダクタンスを低減することができる。また、本実施例で
は、２つの出力バッファが１本のＶss配線４ａを共有し
ているので、出力信号が切り換わった際の電流変動の影
響は最大でも共有された１バッファ分にすぎず、多数の
出力バッファが１本のＶss配線を共有する場合に比べて
少ない。
【００２６】さらに、本実施例では、パッケージ内の配
線が１層のリード４（Ｖss配線４ａ、Ｖcc配線４ｂ、信
号配線４ｃ）で構成されているので、パッケージの内部
に２層以上の導体層を設ける従来技術に比べてパッケー
ジの製造コストを低減することができる。
【００２７】なお、本実施例では、各Ｖss配線４ａの両
側に信号配線４ｃを１本ずつ配置したが、図４に示すよ
うに、１本のＶcc配線４ｂを半導体チップ１内の互いに
隣接する２つの出力バッファで共有し、このＶcc配線４
ｂを挟んでその両側に上記２つの出力バッファのそれぞ
れに接続された２本の信号配線４ｃを配置した構成にし
てもよく、この場合も上記と同様の効果を得ることがで
きる。
【００２８】（実施例２）図５は、本実施例の半導体集
積回路装置の部分平面図、図６は、図５の一部を拡大し
て示す平面図である。
【００２９】図５に示すように、本実施例の半導体集積
回路装置は、パッケージ本体２に封止された半導体チッ
プ１の周囲に中継基板７を設けたＱＦＰである。この中
継基板７は、ポリイミド樹脂などの絶縁フィルムからな
り、その片面には微細な配線８（８ａ，８ｂ，８ｃ）が
形成されている。これらの配線８の一端は、ワイヤ９を
介し、半導体チップ１のボンディングパッド５と電気的
に接続されている。また、配線８の他端は、ワイヤ１０
を介し、中継基板７の外側に配置されたリード４と電気
的に接続されている。リード４は、前記実施例１と同
様、Ｖss配線４ａ、Ｖcc配線４ｂおよび信号配線４ｃか
らなる。
【００３０】図６に示すように、上記中継基板７に形成
された配線８のうち、配線８ａはリード４のＶss配線４
ａに接続され、配線８ｂはＶcc配線４ｂに接続され、配
線８ｃは信号配線４ｃに接続されている。そして、互い
に隣接する２本の配線８ｃの両側に配線８ａが１本ずつ
配置されている。すなわち、本実施例のＱＦＰは、Ｖss
配線４ａに接続された１本の配線８ａが半導体チップ１
内の隣接する２つの出力バッファによって共有され、こ
の配線８ａを挟んでその両側に上記２つの出力バッファ
のそれぞれに接続された２本の配線８ｃが配置されてい
る。一方、Ｖcc配線４ｂに接続された配線８ｂは、例え
ば８つの出力バッファによって共有されている。
【００３１】また、上記中継基板７上の配線８ａは、互
いに隣接する４本の配線８ａが中継基板７の一端で１本
に共通化され、ワイヤ１０を介してＶss配線４ａと電気
的に接続されている。すなわち、本実施例のＱＦＰは、
１本のＶss配線４ａが８つの出力バッファによって共有
されている。
【００３２】このように構成された本実施例によれば、
Ｖss配線４ａに接続された配線８ａと信号配線４ｃに接
続された配線８ｃとを互いに隣接して配置することによ
り、配線８ａと配線８ｃとの間に前記実施例１で説明し
た対向電流対が形成されるので、これによって相互イン
ダクタンスによる実効インダクタンスの低減を図ること
ができる。
【００３３】また、本実施例では、配線８（８ａ，８
ｂ，８ｃ）およびリード４（Ｖss配線４ａ，Ｖcc配線４
ｂ，信号配線４ｃ）を同一平面上に配置するので、パッ
ケージの内部に２層以上の導体層を設ける従来技術に比
べてパッケージの製造コストを低減することができる。
【００３４】また、本実施例では、中継基板７上で４本
の配線８ａを共通化して１本のＶss配線４ａに接続する
ので、Ｖss配線４ａの本数を実効的に４分の１に低減す
ることができ、これによってＱＦＰの多ピン化を図るこ
とができる。あるいは、パッケージの外形寸法は、リー
ド４のピッチの下限によって規定され、リード４の本数
に応じて外形寸法の下限が規定される場合が多いので、
Ｖss配線４ａの本数を低減できることにより、パッケー
ジの外形寸法を縮小し、実装密度を向上させることがで
きる。しかも、パッケージの外形寸法の縮小は、システ
ムの小型化、軽量化を促進することができるので、シス
テム設計上のメリットも大きい。さらに、パッケージ内
に中継基板７を設けることにより、リード４（Ｖss配線
４ａ，Ｖcc配線４ｂ，信号配線４ｃ）を実効的に短くす
ることができるので、リード長の縮小による副次的なイ
ンダクタンス低減効果も得られる。
【００３５】また、本実施例では、パッケージ内の周辺
領域（中継基板７の端部）で４本の配線８ａを共通化し
て一本のＶss配線４ａに接続するので、Ｖss配線４ａに
複数の出力バッファから同時に電流が流れ込んだ場合で
も、この電圧変動が半導体チップ１に与える影響を少な
くすることができる。さらに、出力バッファからＶss配
線４ａまでの間にインダクタンス成分（配線８）がある
ので、他の出力バッファの信号を同時切り換えした場合
に受ける影響も少なくて済む。
【００３６】なお、本実施例では、Ｖss配線４ａに接続
される配線８ａを２つの出力バッファで共有したが、図
７に示すように、Ｖcc配線４ｂに接続される配線８ｂを
２つの出力バッファで共有する構成にしてもよく、この
場合も上記と同様の効果を得ることができる。
【００３７】また、本実施例では、中継基板７上で４本
の配線８ａを共通化して１本のＶss配線４ａに接続した
が、例えば図８に示すように、２本の配線８ａを共通化
して１本のＶss配線４ａに接続する構成にしてもよい。
この場合は、１本のＶss配線４ａを４つの出力バッファ
で共有することになる。あるいは、図９に示すように、
２本の配線８ｂを共通化して１本のＶcc配線４ｂに接続
する構成にしてもよい。この場合は、１本のＶcc配線４
ｂを４つの出力バッファで共有することになる。さら
に、配線８ａと配線８ｂの両方をそれぞれ何本かずつ共
通化してもよい。例えば２本の配線８ａを中継基板７上
で共通化して１本のＶss配線４ａに接続し、２本の配線
８ｂを同じく中継基板７上で共通化して１本のＶcc配線
４ｂに接続した例を図１０に示す。
【００３８】（実施例３）図１１は、本実施例の半導体
集積回路装置の部分平面図、図１２は、図１１の一部を
拡大して示す平面図、図１３は、図１２のＡ−Ａ線にお
けるパッケージの部分断面図である。
【００３９】図１１に示すように、本実施例の半導体集
積回路装置は、ＴＡＢフィルム１１に実装した半導体チ
ップ１をパッケージ本体２に封止したＱＦＰである。Ｔ
ＡＢフィルム１１は、ポリイミド樹脂などの絶縁フィル
ムからなり、その片面には微細な配線１２（１２ａ，１
２ｂ，１２ｃ）が形成されている。
【００４０】図１３に示すように、上記配線１２の一端
は半導体チップ１のバンプ電極１３と電気的に接続さ
れ、他端はＴＡＢフィルム１１の外側に配置されたリー
ド４と電気的に接続されている。リード４は、前記実施
例１、２と同様、Ｖss配線４ａ、Ｖcc配線４ｂおよび信
号配線４ｃからなる。
【００４１】図１２に示すように、上記ＴＡＢフィルム
１１に形成された配線１２のうち、配線１２ａはリード
４のＶss配線４ａに接続され、配線１２ｂはＶcc配線４
ｂに接続され、配線１２ｃは信号配線４ｃに接続されて
いる。そして、互いに隣接する２本の配線１２ｃの両側
に配線１２ａが１本ずつ配置されている。すなわち、本
実施例のＱＦＰは、Ｖss配線４ａに接続された１本の配
線１２ａが半導体チップ１内の隣接する２つの出力バッ
ファによって共有され、この配線１２ａを挟んでその両
側に上記２つの出力バッファのそれぞれに接続された２
本の配線１２ｃが配置されている。
【００４２】また、上記配線１２ａは、互いに隣接する
４本の配線１２ａがＴＡＢフィルム１１の一端で１本に
共通化され、Ｖss配線４ａと電気的に接続されている。
すなわち、本実施例のＱＦＰは、１本のＶss配線４ａが
８つの出力バッファによって共有されている。
【００４３】このように構成された本実施例によれば、
前記実施例２とほぼ同様の効果を得ることができる。な
お、本実施例では、ＴＡＢフィルム１１上で４本の配線
８ａを共通化して１本のＶss配線４ａに接続したが、共
通化する配線８ａの本数は４本に限定されるものではな
い。また、配線８ａに代えて、あるいは配線８ａと共に
複数の配線１２ｂをＴＡＢフィルム１１上で共通化して
１本のＶcc配線４ｂに接続してもよい。
【００４４】また、本実施例のＱＦＰは、例えば図１４
に示すように、ＴＡＢフィルム１１に形成された配線１
２の一端とリード４との間をワイヤ１４で接続する構成
にしてもよい。なお、同図には、Ｖss配線４ａに接続さ
れた１本の配線１２ａが半導体チップ１内の隣接する２
つの出力バッファによって共有され、この配線１２ａを
挟んでその両側に上記２つの出力バッファのそれぞれに
接続された２本の配線１２ｃが配置された例を示してあ
る。
【００４５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００４６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４７】出力バッファに接続された信号配線とこの
出力バッファに接続されたＶss配線（またはＶcc配線）
とをパッケージ内の同一平面上で隣接させる本発明によ
れば、パッケージ内の電源経路のインダクタンスを低減
することができるので、高速ＬＳＩの同時切換えノイズ
を低減することができる。
【００４８】また、本発明によれば、パッケージ内の配
線層が１層であることから、パッケージ内に２層以上の
導体層を設ける場合に比べてパッケージの製造コストを
低減することができる。
【００４９】また、本発明によれば、Ｖss配線またはＶ
cc配線の本数を低減することができるので、パッケージ
の多ピン化を実現することができる。あるいは、Ｖss配
線またはＶcc配線の本数が低減できることにより、パッ
ケージの外形寸法を縮小し、実装密度を向上させること
ができる。
【００５０】また、本発明によれば、出力信号の切換え
時の電圧変動が半導体チップに与える影響を低減するこ
とができる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置の
要部拡大平面図である。
【図２】本発明の一実施例である半導体集積回路装置の
部分平面図である。
【図３】本発明の一実施例である半導体集積回路装置の
全体平面図である。
【図４】本発明の他の実施例である半導体集積回路装置
の要部拡大平面図である。
【図５】本発明の他の実施例である半導体集積回路装置
の部分平面図である。
【図６】本発明の他の実施例である半導体集積回路装置
の要部拡大平面図である。
【図７】本発明の他の実施例である半導体集積回路装置
の要部拡大平面図である。
【図８】本発明の他の実施例である半導体集積回路装置
の要部拡大平面図である。
【図９】本発明の他の実施例である半導体集積回路装置
の要部拡大平面図である。
【図１０】本発明の他の実施例である半導体集積回路装
置の要部拡大平面図である。
【図１１】本発明の他の実施例である半導体集積回路装
置の部分平面図である。
【図１２】本発明の他の実施例である半導体集積回路装
置の要部拡大平面図である。
【図１３】図１２のＡ−Ａ線における部分断面図であ
る。
【図１４】本発明の他の実施例である半導体集積回路装
置の要部拡大平面図である。
【符号の説明】
１ 半導体チップ ２ パッケージ本体 ３ ダイパッド部 ４ リード ４ａ Ｖss配線 ４ｂ Ｖcc配線 ４ｃ 信号配線 ５ ボンディングパッド ６ ワイヤ ７ 中継基板 ８ 配線 ８ａ 配線 ８ｂ 配線 ８ｃ 配線 ９ ワイヤ １０ ワイヤ １１ ＴＡＢフィルム １２ 配線 １２ａ 配線 １２ｂ 配線 １２ｃ 配線 １３ バンプ電極 １４ ワイヤ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大塚 寛治 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 三輪 孝志 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 所定のＬＳＩを形成した半導体チップ
    と、前記ＬＳＩの出力バッファに接続された信号配線、
    Ｖss配線およびＶcc配線のそれぞれをパッケージに封止
    した半導体集積回路装置であって、所定の出力バッファ
    に接続された信号配線と前記出力バッファに接続された
    Ｖss配線またはＶcc配線とが互いに隣接するよう、２本
    の信号配線と１本のＶss配線またはＶcc配線とを前記パ
    ッケージ内の同一平面上で交互に配置したことを特徴と
    する半導体集積回路装置。
  2. 【請求項２】 前記出力バッファの端子を構成するボン
    ディングパッドと、前記信号配線、Ｖss配線およびＶcc
    配線のそれぞれを構成するリードとをボンディングワイ
    ヤを介して電気的に接続したことを特徴とする請求項１
    記載の半導体集積回路装置。
  3. 【請求項３】 前記Ｖss配線またはＶcc配線を４つまた
    は８つの出力バッファに対して１本の割合で設けたこと
    を特徴とする請求項１記載の半導体集積回路装置。
  4. 【請求項４】 前記半導体チップと前記信号配線、Ｖss
    配線およびＶcc配線との間に中継基板を設け、前記中継
    基板上に形成された配線のうち、前記信号配線に接続さ
    れた第１配線と前記Ｖss配線またはＶcc配線に接続され
    た第２配線とが互いに隣接するよう、２本の第１配線と
    １本の第２配線とを前記中継基板の同一平面上で交互に
    配置すると共に、複数本の第２配線を前記中継基板の一
    端で共通化して一本のＶss配線またはＶcc配線と電気的
    に接続したことを特徴とする請求項１記載の半導体集積
    回路装置。
  5. 【請求項５】 前記半導体チップと前記信号配線、Ｖss
    配線およびＶcc配線との間にＴＡＢフィルムを設け、前
    記ＴＡＢフィルム上に形成された配線のうち、前記信号
    配線に接続された第１配線と前記Ｖss配線またはＶcc配
    線に接続された第２配線とが互いに隣接するよう、２本
    の第１配線と１本の第２配線とを前記ＴＡＢフィルムの
    同一平面上で交互に配置すると共に、複数本の第２配線
    を前記ＴＡＢフィルムの一端で共通化して一本のＶss配
    線またはＶcc配線と電気的に接続したことを特徴とする
    請求項１記載の半導体集積回路装置。
  6. 【請求項６】 前記第２配線を４つまたは８つの出力バ
    ッファに対して１本の割合で設けたことを特徴とする請
    求項５または６記載の半導体集積回路装置。
JP5157748A 1993-06-29 1993-06-29 半導体集積回路装置 Pending JPH0738011A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5157748A JPH0738011A (ja) 1993-06-29 1993-06-29 半導体集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5157748A JPH0738011A (ja) 1993-06-29 1993-06-29 半導体集積回路装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2002212730A Division JP3660921B2 (ja) 2002-07-22 2002-07-22 半導体集積回路装置

Publications (1)

Publication Number Publication Date
JPH0738011A true JPH0738011A (ja) 1995-02-07

Family

ID=15656491

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5157748A Pending JPH0738011A (ja) 1993-06-29 1993-06-29 半導体集積回路装置

Country Status (1)

Country Link
JP (1) JPH0738011A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004073063A1 (ja) * 2003-02-14 2004-08-26 Renesas Technology Corp. 電子装置および半導体装置
JP2006114595A (ja) * 2004-10-13 2006-04-27 Hitachi Ltd 半導体装置
JP2015005947A (ja) * 2013-06-24 2015-01-08 ラピスセミコンダクタ株式会社 マトリクススイッチ回路及び低ノイズブロックコンバータ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004073063A1 (ja) * 2003-02-14 2004-08-26 Renesas Technology Corp. 電子装置および半導体装置
JP2006114595A (ja) * 2004-10-13 2006-04-27 Hitachi Ltd 半導体装置
JP2015005947A (ja) * 2013-06-24 2015-01-08 ラピスセミコンダクタ株式会社 マトリクススイッチ回路及び低ノイズブロックコンバータ

Similar Documents

Publication Publication Date Title
US5373188A (en) Packaged semiconductor device including multiple semiconductor chips and cross-over lead
US5894165A (en) Leads between chips assembly
KR900001273B1 (ko) 반도체 집적회로 장치
EP0590986B1 (en) Lead-on-chip lead frame
KR20040011348A (ko) 반도체장치
US5164817A (en) Distributed clock tree scheme in semiconductor packages
US20080006930A1 (en) Semiconductor package
JP2004363458A (ja) 半導体装置
JP2007134426A (ja) マルチチップモジュール
JP2573492Y2 (ja) 半導体パッケージ
JP2001102515A (ja) 半導体装置
JPH0870090A (ja) 半導体集積回路
JP2983620B2 (ja) 半導体装置及びその製造方法
JPH0738011A (ja) 半導体集積回路装置
JP3104795B2 (ja) 半導体装置及びその製造方法
JP3660921B2 (ja) 半導体集積回路装置
JPH05121632A (ja) 半導体装置
KR950014121B1 (ko) 반도체 장치
JPH09223758A (ja) 半導体装置
JP2002170920A (ja) フリップチップ装置
JP2520225B2 (ja) 半導体集積回路装置
US6534846B1 (en) Lead frame for semiconductor device and semiconductor device using same
JPS60154644A (ja) 半導体装置
KR100363057B1 (ko) 반도체 장치
JPH04350961A (ja) 半導体集積回路装置およびその製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040308