KR20040011348A - 반도체장치 - Google Patents

반도체장치 Download PDF

Info

Publication number
KR20040011348A
KR20040011348A KR1020030033615A KR20030033615A KR20040011348A KR 20040011348 A KR20040011348 A KR 20040011348A KR 1020030033615 A KR1020030033615 A KR 1020030033615A KR 20030033615 A KR20030033615 A KR 20030033615A KR 20040011348 A KR20040011348 A KR 20040011348A
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor chip
semiconductor
conductive pattern
bonding
Prior art date
Application number
KR1020030033615A
Other languages
English (en)
Inventor
미스미카즈유키
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20040011348A publication Critical patent/KR20040011348A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Abstract

BOC 구조를 사용한 멀티칩 패키지의 신뢰성을 높임과 동시에, 소형으로 고밀도인 패키지를 제공한다. 기판(4)의 한쪽의 면에 설치된 제1 도전패턴과, 기판(4)의 다른쪽의 면에 설치된 제2 도전패턴과, 기판(4)의 한쪽의 면에 실장되고, 제1 도전패턴과 접속된 적어도 2개의 제1 반도체칩(2, 3)과, 인접하는 제1 반도체칩(2, 3) 상에 걸쳐 실장된 제2 반도체칩(1)과, 인접하는 제1 반도체칩(2, 3)의 사이 및 기판(4)의 개구부(4a)를 통해, 일단이 제2 반도체칩(1)의 기판(4)과 대향하는 면에 접속되고, 타단이 제2 도전패턴과 접속된 제1 배선을 구비한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체장치에 관한 것으로, 특히 기판에 복수의 반도체칩이 실장된 반도체장치에 적용하기에 바람직하다.
고속 DRAM 등의 패키지로서, BOC(Board On Chip) 구조에 의한, 패키지가 알려져 있다. 도 15는, BOC 구조에 의한 패키지를 나타내는 개략 단면도이다. BOC 구조에 의한 패키지에서는, 중앙에 개구부(101a)를 형성한 기판(101)을 용이하게 사용된다. 그리고, 반도체칩(102)은 하향으로 기판(101) 상에 다이본드되어 있고, 기판(101)의 센터패드(102a)와 개구부(101a)의 위치가 대응하도록 배치되어 있다. 반도체칩(102)과 기판(101)은 금와이어(103)에 의해 전기적 접속에 접속되어 있고, 금와이어(103)는 개구부(101a)에 통과되어 센터패드(102a)와 기판(101) 이면의 본딩핑거(101b)에 와이어본드되어 있다.
도 16은, 개구부(101a)의 주변을 상세히 나타내는 평면도로서, 도 15의 패키지를 수지밀봉하기 전의 상태를 하측에서 본 도면이다. 센터패드(102a)로부터 인출된 금와이어(103)는 기판(101)의 본딩핑거(101b)와 접속되고, 본딩핑거(101b)는 도 15에 나타내는 볼 범프(104)가 배치되는 패턴 등과 접속되어 있다. 그리고, 도 15에 나타내는 바와 같이, 반도체칩(102)의 이면과 개구부(101a)의 주변은 밀봉용 수지(105)로 밀봉되어 있다.
도 17은, 기판타입의 패키지를 나타내는 개략 단면도이다. 기판타입의 패키지에서는, 센터패드(102a)가 상측에 향하여져 기판(101) 상에 반도체칩(102)이 다이본드된다. 그리고, 센터패드(102a)와 접속된 금와이어(103)는 반도체칩(102)의상면에 인출되어, 반도체칩(102)의 외측에 위치하는 기판(101) 상의 본딩핑거에 접속된다.
도 18은, BOC 구조를 사용한 멀티칩 패키지를 나타내는 모식도이다. 이 멀티칩 패키지는, 도 17의 반도체칩(102)을 도 15의 반도체칩(102) 상에 다이본드한 구성이고, 센터패드(102a)가 설치된 2개의 반도체칩(102)을 상하 반전시켜 다이본드한 것이다. 도 18에 나타내는 바와 같이, 상측의 반도체칩(102)의 센터패드(102a)는 금와이어(103)에 의해 기판(101) 상면과 접속되어 있다. 또한, 하측의 반도체칩(102)의 센터패드(102a)에 접속된 금와이어(103)는, 개구부(101a)를 통해 기판(101)의 하면에 접속되어 있다.
그러나, 도 18의 멀티칩 구조에서는, 반도체칩(102)을 2개 겹치게 함으로써 상측의 반도체칩(102)의 센터패드(102a)의 위치가 높아져, 기판(101)과 접속하기 위해서는 금와이어(103)를 충분히 길게 할 필요가 있다. 금와이어(103)는 양단의 와이어본드부만으로 지지되어 있기 때문에, 전체 길이가 길어지면 와이어본드부 중간에서 흐름의 약해짐(금선 흐름)이 생기기 쉬워진다. 이 때문에, 인접하는 금와이어(103) 사이에서 쇼트가 발생하거나, 금와이어(103)와 반도체칩(102)의 에지와의 사이에서 쇼트가 발생한다는 문제가 생기고 있었다.
또한, 상측의 반도체칩(102)에 접속되는 금와이어(103)보다도, 하측의 반도체칩(102)에 접속되는 금와이어(103)의 배선인출 길이가 길어지기 때문에, 특히 고속동작시에 상측의 반도체칩(102)과 하측의 반도체칩(102)의 서로 생기는 신호의 타이밍차가 현저하게 되어 있었다. 이것에 의해, 디바이스 동작의 신뢰성이 손상된다는 문제가 생기고 있었다.
본 발명은 전술한 바와 같이 문제를 해결하기 위해 이루어진 것으로, BOC 구조를 사용한 멀티칩 패키지의 신뢰성을 높임과 동시에, 소형으로 고밀도인 패키지를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 관한 반도체장치를 나타내는 개략 단면도이다.
도 2는 실시예 1의 변형예 1을 나타내는 개략 단면도이다.
도 3은 실시예 1의 변형예 2를 나타내는 개략 단면도이다.
도 4는 실시예 1의 변형예 3을 나타내는 개략 단면도이다.
도 5는 실시예 1의 변형예 4를 나타내는 개략 단면도이다.
도 6은 실시예 1의 변형예 5를 나타내는 개략 단면도이다.
도 7은 실시예 2에 관한 반도체칩을 나타내는 평면도이다.
도 8은 도 7의 반도체칩과, 다이싱에 의해 얻어진 반도체칩과의 배치상태를 나타내는 모식도이다.
도 9는 도 7의 반도체칩과, 반도체칩을 다이싱하여 얻어진 반도체칩을 사용하여 구성한 BOC 구조의 멀티칩 패키지를 나타내는 개략 단면도이다.
도 10은 도 7의 반도체칩과, 반도체칩을 다이싱하여 얻어진 반도체칩을 사용하여 구성한 BOC 구조의 멀티칩 패키지를 나타내는 개략 단면도이다.
도 11은 기판의 개구부의 폭에 따른 밀봉용 수지와 도전볼의 위치관계를 나타내는 모식도이다.
도 12는 기판의 개구부의 폭에 따른 밀봉용 수지와 도전볼의 위치관계를 나타내는 모식도이다.
도 13은 실시예 3에 관한 반도체장치에 있어서, 기판의 개구부의 근방을 확대한 평면도이다.
도 14는 실시예 3에 관한 반도체장치에 있어서, 기판(4)의 하면을 나타내는 평면도이다.
도 15는 종래의 BOC 구조에 의한 패키지를 나타내는 개략 단면도이다.
도 16은 기판의 개구부 주변을 상세히 나타내는 평면도이다.
도 17은 기판타입의 패키지를 나타내는 개략 단면도이다.
도 18은 종래의 BOC 구조를 사용한 멀티칩 패키지를 나타내는 모식도이다.
*도면의 주요부분에 대한 부호의 설명
1, 2, 3 : 반도체칩2a, 3a : 센터패드
4 : 기판4a : 개구부
5, 6, 12, 14 : 금와이어7 : 도전볼
8, 9 : 밀봉용 수지10, 13 : 범프
11 : 더미칩15 : 성형용 금형
16 : 공간
본 발명의 반도체장치는, 기판에 복수의 반도체칩이 실장된 반도체장치에 있어서, 상기 기판의 한쪽 면에 설치된 제1 도전패턴과, 상기 기판의 다른쪽 면에 설치된 제2 도전패턴과, 상기 기판의 한쪽 면에 실장되고, 상기 제1 도전패턴과 접속된 적어도 2개의 제1 반도체칩과, 인접하는 상기 제1 반도체칩 상에 걸쳐 실장된 제2 반도체칩과, 인접하는 상기 제1 반도체칩의 사이 및 상기 기판에 설치된 개구부를 통해, 일단이 상기 제2 반도체칩의 상기 기판과 대향하는 면에 접속되고, 타단이 상기 제2 도전패턴과 접속된 제1 배선을 구비한 것이다.
또한, 상기 제2 반도체칩의 상기 기판과 대향하는 면에 설치되고, 복수의 상기 제1 배선이 각각 접속된 복수의 제1 패드를 구비하며, 상기 개구부는, 인접하는 상기 제1 반도체칩의 사이의 간극에 따라 연장되고, 복수의 상기 제1 패드는, 상기 개구부가 연장되는 방향에 따라 배치되어 있는 것이다.
또한, 복수의 상기 제1 패드는, 상기 제2 반도체칩의 중심선에 따라 배치되어 있는 것이다.
또한, 상기 제1 반도체칩과 상기 제1 도전패턴을 전기적으로 접속하는 제2 배선을 구비한 것이다.
또한, 상기 제1 반도체칩은, 복수의 상기 제2 배선이 접속된 복수의 패드를 칩 면의 주변부에 구비하는 것이다.
또한, 상기 제2 배선과 상기 제1 도전패턴과의 접속부 근방에서의 상기 기판에, 상기 제1 도전패턴과 상기 제2 도전패턴을 접속하는 스루홀이 설치된 것이다.
또한, 상기 제1 반도체칩과 상기 제2 반도체칩과의 사이에 설치되고, 상기 제1 반도체칩과 상기 제2 반도체칩을 전기적으로 접속하는 범프를 구비한 것이다.
또한, 상기 제2 반도체칩은, 복수의 상기 제1 패드의 양측에 소정의 간격을 두고 배치된 복수의 제2 패드를 구비하고, 상기 제1 반도체칩은, 상기 제2 반도체칩과 동일한 칩을 상기 제1 패드와 상기 제2 패드와의 사이의 경계에 따라 분단하여 얻을 수 있는 것이다.
또한, 상기 개구부를 통해, 일단이 상기 제1 반도체칩에 접속되고, 타단이 상기 제2 도전패턴과 접속된 제3 배선을 구비한 것이다.
또한, 상기 제1 반도체칩은, 복수의 상기 제3 배선이 접속된 복수의 상기 제2 패드를 그 칩 면의 주변부에 구비하는 것이다.
또한, 상기 제1 반도체칩과 상기 기판의 한쪽 면과의 사이에, 상기 제1 반도체칩과 상기 제1 도전패턴을 전기적으로 접속하는 범프를 구비한 것이다.
또한, 상기 제2 도전패턴으로 이루어지며, 복수의 상기 제1 배선이 각각 접속된 복수의 본딩용 패턴과, 상기 복수의 본딩용 패턴의 적어도 2개를 접속하는 제3 배선을 구비한 것이다.
또한, 상기 제3 배선은, 상기 개구부를 통해 대향하는 적어도 2개의 상기 본딩용 패턴을 접속하고 있는 것이다.
또한, 상기 제2 도전패턴으로 이루어지며, 복수의 상기 제1 배선이 각각 접속된 복수의 본딩용 패턴과, 상기 제2 도전패턴으로 이루어지며, 상기 복수의 본딩용 패턴의 적어도 2개를 접속하는 접속용 패턴을 구비하고, 상기 접속용 패턴은, 상기 본딩용 패턴과 상기 개구부의 에지와의 사이에 설치되는 것이다.
또한, 상기 제2 도전패턴으로 이루어지며, 복수의 상기 제1 배선이 각각 접속된 복수의 본딩용 패턴과, 상기 제2 도전패턴 상에 고착되고, 상기 개구부에 따라 배치된 복수의 도전볼을 구비하며, 상기 본딩용 패턴은, 상기 복수의 도전볼이 배치된 영역과 상기 개구부의 에지와의 사이의 영역 내에 형성되어 있고, 상기 개구부가 연장되는 방향에서는, 인접하는 2개의, 상기 볼의 사이에 하나 또는 복수의 상기 본딩용 패턴이 위치하고 있는 것이다.
또한, 인접하는 상기 제1 반도체칩의 사이 및 상기 개구부를 충전함과 동시에, 상기 본딩용 패턴을 덮도록 상기 개구부보다도 넓은 폭으로 상기 다른쪽의 면 상에 형성된 밀봉용 수지를 구비하고, 상기 도전볼과 근접하는 부분의 상기 밀봉용 수지의 폭이, 상기 본딩용 패턴을 덮는 부분의 폭보다도 좁은 것이다.
또한, 상기 도전볼과 근접하는 부분의 상기 밀봉용 수지의 폭이, 상기 본딩용 패턴을 덮는 부분의 폭보다도 0.2mm 이상 좁은 것이다.
또한, 상기 제1 반도체칩의 적어도 하나가 더미칩이다.
또한, 본 발명의 반도체장치는, 기판 상에 반도체칩이 실장된 반도체장치에 있어서, 상기 기판의 한쪽 면에 설치된 도전패턴과, 상기 기판의 다른쪽 면에 실장된 반도체칩과, 상기 기판에 설치된 개구부를 통해, 일단이 상기 반도체칩의 상기 기판과 대향하는 면에 접속되고, 타단이 상기 도전패턴과 접속된 제1 배선과, 상기 도전패턴으로 이루어지며, 복수의 상기 제1 배선이 각각 접속된 복수의 본딩용 패턴과, 상기 복수의 본딩용 패턴의 적어도 2개를 접속하는 제2 배선을 구비한 것이다.
또한, 상기 제2 배선은, 상기 개구부를 통해 대향하는 적어도 2개의 상기 본딩용 패턴을 접속하고 있는 것이다.
또한, 본 발명의 반도체장치는, 기판 상에 반도체칩이 실장된 반도체장치에 있어서, 상기 기판의 한쪽 면에 설치된 도전패턴과, 상기 기판의 다른쪽 면에 실장된 반도체칩과, 상기 기판에 설치된 개구부를 통해, 일단이 상기 반도체칩의 상기 기판과 대향하는 면에 접속되고, 타단이 상기 도전패턴과 접속된 배선과, 상기 도전패턴으로 이루어지며, 복수의 상기 배선이 각각 접속된 복수의 본딩용 패턴과, 상기 도전패턴으로 이루어지며, 상기 복수의 본딩용 패턴의 적어도 2개를 접속하는 접속용 패턴을 구비하고, 상기 접속용 패턴은, 상기 본딩용 패턴과 상기 개구부의 에지와의 사이에 설치되는 것이다.
또한, 본 발명의 반도체장치는, 기판 상에 반도체칩이 실장된 반도체장치에 있어서, 상기 기판의 한쪽 면에 설치된 도전패턴과, 상기 기판의 다른쪽 면에 실장된 반도체칩과, 상기 기판에 설치된 개구부를 통해, 일단이 상기 반도체칩의 상기 기판과 대향하는 면에 접속되고, 타단이 상기 도전패턴과 접속된 배선과, 상기 제2 도전패턴으로 이루어지며, 복수의 상기 배선이 각각 접속된 복수의 본딩용 패턴과, 상기 도전패턴 상에 고착되고, 상기 개구부에 따라 배치된 복수의 도전볼을 구비하며, 상기 본딩용 패턴은, 상기 복수의 도전볼이 배치된 영역과 상기 개구부의 에지와의 사이의 영역 내에 형성되어 있고, 상기 개구부가 연장되는 방향에서는, 인접하는 2개의 상기 볼의 사이에 하나 또는 복수의 상기 본딩용 패턴이 위치하고 있는 것이다.
또한, 상기 개구부를 충전함과 동시에, 상기 본딩용 패턴을 덮도록 상기 개구부보다도 넓은 폭으로 상기 다른쪽의 면 상에 형성된 밀봉용 수지를 구비하고, 상기 도전볼과 근접하는 부분의 상기 밀봉용 수지의 폭이, 상기 본딩용 패턴을 덮는 부분의 폭보다도 좁은 것이다.
또한, 상기 도전볼과 근접하는 부분의 상기 밀봉용 수지의 폭이, 상기 본딩용 패턴을 덮는 부분의 폭보다도 0.2mm 이상 좁은 것이다.
[발명의 실시예]
이하, 본 발명의 몇개의 실시예에 대하여 도면에 따라 상세히 설명한다. 또한, 이하의 실시예에 의해 본 발명이 한정되는 것은 아니다.
(실시예 1)
도 1은, 본 발명의 실시예 1에 관한 반도체장치를 나타내는 개략 단면도이다. 이 반도체장치는 BOC 구조를 사용한 멀티칩 패키지로 구성되고, 반도체칩 1, 반도체칩 2, 반도체칩 3, 기판 4를 구비하고 있다. 기판(4)은 상면 및 하면에 소정의 도전패턴이 형성된 배선기판이고, 반도체칩(1, 2, 3)은 기판(4) 상에 배치되어 도전패턴과 전기적으로 접속되어 있다.
기판(4)의 중앙부 근방에는 개구부(4a)가 설치되어 있고, 반도체칩 2 및 반도체칩 3은 개구부(4a)의 양측에 각각 배치되어 있다. 반도체칩(1, 2, 3)은 각각 센터패드 사양의 칩이다. 반도체칩 2, 3은, 전극용의 센터패드 2a, 3a가 형성된 칩 면을 상측으로 향한 상태로 기판(4)에 다이본드되어 있다. 반도체칩 1은 반도체칩 2, 3 상에 다이본드되어 있고, 그 센터패드 1a가 개구부 4a 상에 위치하도록, 센터패드 1a를 밑으로 향한 상태로 배치되어 있다. 기판(4)의 하면에는, 실장용의 도전볼(7)이 고착되어 있다.
반도체칩 2, 3의 센터패드 2a, 3a는, 금와이어(5)에 의한 와이어본드로 기판(4)의 상면의 본딩핑거와 접속되어 있다. 반도체칩 1의 센터패드 1a는, 금와이어(6)에 의한 와이어본드로 기판(4)의 하면의 본딩핑거와 접속되어 있다. 금와이어 6은, 센터패드 1a에서 반도체칩 2와 반도체칩 3의 사이를 통해, 개구부(4a)를 통해 기판(4)의 하면의 본딩핑거에 도달하고 있다.
기판(4) 상의 반도체칩(1, 2, 3)은 밀봉용 수지 8에 의해 밀봉되어 있다. 기판(4)의 하면은 밀봉용 수지 9에 의해 밀봉되어 있고, 반도체칩 2와 반도체칩 3의 사이 및 개구부(4a)에 밀봉용 수지 9가 충전되어 있다. 또한, 기판(4)의 하면의 본딩핑거, 금와이어(6)도 밀봉용 수지 9로 덮어져 있다.
반도체칩 1을 기판(4)의 본딩핑거와 접속할 때는, 반도체칩 2, 3 상에 반도체칩 1을 다이본드한 후, 기판(4)을 상하 반대방향으로 하고, 반도체칩 1의 센터패드(1a)와 기판(4)을 금와이어(6)에 의해 와이어본드한다.
이와 같이, 개구부(4a)의 양측에 반도체칩 2 및 반도체칩 3을 배치하고, 반도체칩 2와 반도체칩 3의 사이 및 개구부(4a)에 금와이어(6)를 삽입시킴으로써, 금와이어(6)의 배선길이를 최소한으로 억제할 수 있다. 이것에 의해, 금와이어(6) 양단의 와이어본드부의 거리가 짧아지기 때문에, 금와이어(6)를 안정적으로 지지할 수 있고, 와이어본드부의 사이에서 금와이어(6)에 흐름의 약해짐(금선 흐름)이 생기는 것을 억제할 수 있다. 따라서, 인접하는 금와이어(6)끼리의 쇼트를 억제함과 동시에, 금와이어(6)와 반도체칩(2, 3)의 에지와의 쇼트를 억제할 수 있고, 반도체장치의 신뢰성을 향상시킬 수 있다.
또한, 반도체칩(1)으로부터 기판(4)으로의 배선인출을 단축함으로써, 칩의 고속화에 유리한 구조가 된다. 더욱이, 금와이어 6과 금와이어 5를 동일한 정도의 길이로 할 수 있기 때문에, 반도체칩 1과 반도체칩 2, 3의 사이에 신호의 타이밍차가 생기는 것을 억제할 수 있다.
또한, 반도체칩(1)의 외측에는 금와이어를 인출할 필요가 없기 때문에, 반도체칩(1)의 외측의 공간을 축소할 수 있다. 따라서, 소형으로 고밀도인 BOC 구조의 멀티칩 패키지를 구성할 수 있다.
이때, 도 1에서는 기판(4) 상에 2개의 반도체칩(2, 3)을 실장한 예를 나타냈지만, 3개 이상의 반도체칩을 기판(4) 상에 나열하여 배치해도 상관없다. 마찬가지로, 반도체칩(2, 3) 상에 하나의 반도체칩(1)을 실장한 예를 나타냈지만, 반도체칩(2, 3) 상에 2개 이상의 반도체칩을 실장해도 상관없다.
(변형예 1)
도 2는, 실시예 1의 변형예 1을 나타내는 개략 단면도이다. 변형예 1은, 도 1의 반도체칩(2, 3)을 주변패드(2b, 3b)가 설치된 사양의 반도체칩으로 한 것이다. 반도체칩(2, 3)을 주변패드 사양의 칩으로 하는 것으로, 고속 DRAM 이외의 마이컴 그 밖의 각종 반도체칩을 사용할 수 있어, 반도체장치의 구성의 자유도를 높일 수 있다. 이 경우는, 도 2에 나타내는 바와 같이 기판(4a)의 주변에 스루홀(4b)을 설치하여, 기판(4)의 이면에 추가한 도전볼(47)을 배치하고, 도전볼(7)과 금와이어(5)가 접속되는 본딩핑거를 스루홀(4b)에 의해 직접 접속해도 된다. 이것에 의해, 추가한 도전볼(7)을 통해 반도체칩(2, 3)으로의 입출력을 독립화할 수 있고, 또한, 기판(4)의 이면으로부터 반도체칩(2, 3)으로의 배선경로를 단축할 수 있다.
(변형예 2)
도 3은, 실시예 1의 변형예 2를 나타내는 개략 단면도이다. 변형예 2는 반도체칩(1)과 반도체칩(2, 3)을 범프(10)에 의해 전기적으로 접속한 것이다. 반도체칩(1)의 하면에는, 범프접속용의 주변패드(도 3에서 도시하지 않음)가 설치되어 있고, 범프(10)를 통해 반도체칩(2, 3)의 센터패드와 반도체칩(1)의 범프접속용 패드가 접속되어 있다.
변형예 2에 의하면, 도 1에서의 금와이어(5)를 설치할 필요가 없어지므로, 금와이어의 흐름이 약해져, 금와이어의 흐름 등의 발생요인 그 자체를 잃을 수 있다. 또한, 기판(4) 상면에 금와이어와 접속하기 위한 배선패턴을 설치할 필요가 없어진다. 이것에 의해, 반도체칩(1, 2, 3) 사이의 동작속도차를 보다 적게 하는 것이 가능해져, 각 반도체칩에의 신호에 타이밍차가 생기는 것을 억제할 수 있다. 또한, 도 3에서는, 반도체칩(2, 3)을 센터패드 사양의 칩으로 했지만, 센터패드 사양이외의 칩으로 해도 상관없다.
(변형예 3)
도 4a 및 도 4b는 실시예 1의 변형예 3을 나타내는 개략 단면도이다. 변형예 3은, 반도체칩(2, 3)의 적어도 하나를 실제로는 동작하지 않은 더미칩(11)으로 치환한 것이다.
도 4a는, 도 1에 나타낸 실시예 1의 반도체칩(3)을 더미칩(11)으로 치환한 것이다. 또한, 도 4b는, 도 2에 나타낸 변형예 1의 반도체칩(3)을 더미칩(11)으로 치환한 것이다.
변형예 3에 의하면, 디바이스 구성상, 반도체칩(1)의 밑에 2개의 반도체를 배치할 필요가 없는 경우라도, 더미칩(11)을 배치함으로써 반도체칩(1)을 하측으로부터 지지할 수 있다. 따라서, 디바이스 구성상의 제약을 받지 않고 실시예 1의 구조를 실현할 수 있다.
(변형예 4)
도 5는, 실시예 1의 변형예 4를 나타내는 개략 단면도이다. 도 5는, 도 1의 반도체장치의 기판(4)의 개구부(4a)의 주변을 상세히 나타내는 평면도로서, 패키지를 수지밀봉하기 전의 상태를 하측에서 본 도면이다. 도 5에 나타내는 바와 같이, 센터패드(1a)로부터 인출된 금와이어(6)는 기판(4)의 본딩핑거(4b)와 접속되고, 본딩핑거(4b)는 도전볼(7)이 배치되는 패턴 등과 접속되어 있다. 이 구성에서, 변형예 4는, 개구부(4a)를 통해 대향하는 본딩핑거(4b) 사이를 금와이어(11)에 의한 와이어본드로 접속한 것이다. 이것에 의해, 기판(4)의 배선인출의 자유도를 높일 수 있고, 기판(4)에 개구부(4a)를 설치한 경우라도 기판(4)에 원하는 배선경로를 설치할 수 있다. 그리고, 외부접속용의 도전볼(7)에의 배선의 인출을 용이하게 행하는 것이 가능하게 된다.
(변형예 5)
도 6은, 실시예 1의 변형예 5를 나타내는 개략 단면도이다. 도 6도 도 5와 마찬가지로, 도 1의 반도체장치의 기판(4)의 개구부(4a)의 주변을 나타내는 평면도로서, 패키지를 수지밀봉하기 전의 상태를 하측에서 본 도면이다. 그리고, 변형예 5는, 나란하게 배치된 소정의 본딩핑거(4b) 사이를 금와이어(12)에 의한 와이어본드로 접속한 것이다. 변형예 5에 의하면, 공간상의 형편 등으로 기판(4)의 배선인출이 어려운 경우라도, 배선의 인출의 자유도를 높일 수 있고, 금와이어(12)로 와이어본드함으로써 기판(4)에 원하는 배선경로를 설치할 수 있다.
(변형예 6)
도 6은, 전술한 변형예 5와 함께 변형예 6을 나타내고 있다. 변형예 6은, 개구부(4a)와 본딩핑거(4b) 사이의 공간을 이용하여 접속용 패턴(4c)을 형성하고, 소정의 본딩핑거(4b)끼리를 접속용 패턴(4c)으로 접속한 것이다. 변형예 6에 의하면, 공간상의 사정 등으로 기판(4)의 배선인출이 어려운 경우라도, 접속용 패턴(4c)을 형성함으로써 기판(4)에 원하는 배선경로를 설치할 수 있다.
또한, 전술한 변형예 4∼6에 대해서는, 도 15에 나타낸 통상의 BOC 구조의 칩에 적용한 경우라도 배선인출의 자유도를 높일 수 있다.
(실시예 2)
다음에, 도 7∼도 10에 근거하여, 본 발명의 실시예 2에 대하여 설명한다. 실시예 2는, 실시예 1에서의 반도체칩(1, 2, 3)을 동일한 프로세스로 제조할 수 있도록 한 것이다. 도 7은 반도체칩(1)을 나타내는 평면도이다. 반도체칩(1)은 중앙에 센터패드(1a)가 형성된 DRAM 등의 대용량 칩으로, 여기서는 512메가비트(Mb)인 것을 나타내고 있다. 반도체칩(1)은 도 7에 나타내는 2개의 일점쇄선 Y에 따라 다이싱되면, 2개의 반도체칩으로 분할된다. 그리고, 분할된 한쪽이 실시예 1에서의 반도체칩 2가 되고, 다른쪽이 반도체칩 3이 된다. 분할 후의 용량은, 반도체칩 2, 반도체칩 3 모두 256메가비트가 된다. 또한, 반도체칩 1의 용량을 1기가비트(Gb)로한 경우, 분할 후의 용량은, 반도체칩 2, 반도체칩 3 모두 512메가비트가 된다. 분할 후에 개개의 칩으로서 사용할 수 있도록, 반도체칩(1)의 센터패드(1a)의 양측, 및 바깥 에지부의 일부에는, 웨이퍼 프로세스의 단계로부터 패드(1b)가 설치되어 있다. 그리고, 다이싱 후에 패드(1b)가 도 2에서 설명한 주변패드(2b, 3b)가 되도록 구성되어 있다.
도 8은, 도 7의 반도체칩(1)과, 다이싱에 의해 얻어진 반도체칩(2, 3)과의 배치상태를 나타내는 모식도이다. 이와 같이, 다이싱에 의해 얻어진 4반도체칩(2, 3)은 반도체칩(1)의 약 1/2의 크기이기 때문에, 반도체칩(2, 3)의 평면영역 상에 반도체칩(1)을 과부족 없이 배치할 수 있다.
도 9및 도 10은, 도 8의 반도체칩(1, 2, 3)을 사용하여 구성한 BOC 구조의 멀티칩 패키지를 나타내는 개략 단면도이다. 도 9 및 도 10에 나타내는 바와 같이, 기판(4) 상의 개구부(4a)의 양측에 반도체칩(2, 3)이 다이본드되고, 반도체칩(2, 3) 상에 반도체칩(1)이 다이본드되어 있다. 여기서, 도 9에서는, 반도체칩(2, 3)의 주변패드와 기판(4)을 범프(13)에 의해 접속하고 있어, 배선경로를 짧게 할 수 있으므로 특히 고속동작의 디바이스에 적합하다. 또한, 도 10에서는, 반도체칩(2, 3)의 주변패드(2b, 3b)와 기판(4)의 하면을 금와이어(14)에 의해 전기적으로 접속하고 있다.
실시예 2에 의하면, 반도체칩 1, 반도체칩 2 및 반도체칩 3을 동일한 웨이퍼프로세스로 제조할 수 있다. 따라서, 반도체장치의 제조비용을 대폭 감소시키는 것이 가능하게 된다.
(실시예 3)
다음에, 도 11∼도 14에 근거하여, 본 발명의 실시예 3에 대하여 설명한다. 실시예 3은, 실시예 1의 반도체장치에 있어서, 기판(4)의 개구부(4a)의 폭이 넓어진 경우라도, 트랜스퍼 몰드에 의한 밀봉용 수지(9)를 확실히 형성할 수 있도록 한 것이다.
반도체장치의 구성에 따라서는, 회로구성 그 밖의 요인에 의해 기판(4)의 개구부(4a)의 폭을 넓힐 필요가 생긴다. 한편으로, 기판(4)의 이면에 배치되는 도전볼(7)의 위치는, 기판(4)의 이면에서의 패턴배치, 접속되는 상대부품의 패드위치 등으로부터 제약을 받아, 개구부(4a)의 폭을 넓힌 경우라도 도전볼(7)의 위치를 변경할 수 없는 경우가 생긴다. 이 경우, 개구부(4a)의 폭에 의해서는, 밀봉용 수지(9)에 의한 밀봉에 제약이 생기는 경우가 있다.
처음에, 도 11 및 도 12에 근거하여, 개구부(4a)의 폭을 넓힌 경우의 밀봉용 수지(9)와 도전볼(7)의 위치관계에 대하여 설명한다. 여기서, 도 11a 및 도 12a는 도 1의 반도체장치의 하면측을 나타내는 평면도를, 도 11b는 도 11a의 I-I'선에 따른 단면을, 도 12b는 도 12a의 I-I'선에 따른 단면을, 각각 나타내고 있다. 도 11은, 개구부(4a)의 폭을 충분히 좁게 한 경우를 나타내고 있다. 이 경우, 개구부(4a)의 에지와, 개구부(4a)에 따라 배치된 도전볼(7)과의 사이에는 충분한 공간이 존재하기 때문에, 도 11b에 나타내는 바와 같이 수지밀봉할 때에 성형용 금형(15)이 기판(4)에 접촉하는 영역(금형의 프레스 마진 L)을 충분히 확보할 수 있다. 따라서, 성형용 금형(15)과 기판(4)의 사이의 공간(16)에 밀봉용 수지(9)를 흐르게 하여 본딩핑거(4b)를 확실히 밀봉할 수 있다.
한편, 도 12는 개구부(4a)의 폭을 넓혀, 개구부(4a)의 에지와 도전볼(7)이 근접한 상태를 나타내고 있다. 이 경우, 개구부(4a)와 도전볼(7)의 사이의 공간이 적어져, 본딩핑거(4b)와 도전볼(7)이 근접해 버리기 때문에, 금형의 프레스 마진 L을 확보할 수 있도록 한 것이다.
실시예 3은, 도 12와 같은 경우라도, 도전볼(7)에 대하여 본딩핑거(4b)를 적절한 위치에 배치함으로써, 금형의 프레스 마진 L을 확보할 수 있도록 한 것이다.
도 13은, 실시예 3에 관한 반도체장치에 있어서, 기판(4)의 개구부(4a) 근방을 확대한 평면도로서, 밀봉용 수지(9)로 밀봉하기 전의 상태를 나타내고 있다. 도 13에 나타내는 바와 같이, 개구부(4a)의 에지에 따라 도전볼(7)이 배치되고, 도전볼(7)이 배열된 영역과 개구부(4a)의 에지의 사이에 본딩핑거(4a)가 배치되어 있다. 그리고, 개구부(4a)의 에지에 따른 방향에서, 인접하는 도전볼(7)의 사이에 복수의 본딩핑거(4b)를 배치하고 있다.
이것에 의해, 도전볼(7)과 본딩핑거(4a)의 사이에 충분한 공간을 설치할 수 있고, 이 공간으로 금형의 프레스 마진 L을 확보할 수 있다. 이때, 도 13에 해칭하여 나타낸 바와 같이, 금형 프레스 마진 L의 영역은, 도전볼(7)과 본딩핑거(4a)의 사이를 굴절하는 영역이 된다. 그리고, 금형 프레스 마진 L에 성형용 금형(15)을 접촉시킴으로써, 금형 프레스 마진 L보다도 개구부(4a)측의 영역 M에 밀봉용 수지(9)를 충전할 수 있다.
도 14는, 실시예 3에 관한 반도체장치를 나타내는 모식도로서, 기판(4)의 하면을 나타내는 평면도이다. 도 13에 나타내는 바와 같이 금형 프레스 마진 L의 영역을 설정함으로써, 형성된 밀봉용 수지(9)의 폭은, 도전볼(7)에 근접하는 위치와 본딩핑거(4a)를 덮는 위치에서 달라지게 된다. 여기서 바람직하게는, 본딩핑거(4a)를 덮는 위치의 폭 D1과 도전볼(7)에 근접하는 위치의 폭 D2의 차가 0.2mm 이상이 되도록 밀봉용 수지(9)를 형성하는 것이 바람직하다. 이것에 의해, 인접하는 도전볼(7)의 사이에 배치된 본딩핑거(4b)를 밀봉용 수지(9)로 확실히 덮을 수 있다.
실시예 3에 의하면, 기판(4)의 개구부(4a)의 폭이 넓어져 본딩핑거(4b)와 도전볼(7)이 근접한 경우라도, 금형 프레스 마진 L을 확보할 수 있어, 본딩핑거(4b)를 밀봉용 수지(9)로 덮어 밀봉하는 것이 가능하게 된다. 따라서, 예를 들면 도 10에 나타내는 바와 같이 반도체칩(2, 3)의 주변패드(2b, 3b)와 기판(4) 이면의 본딩핑거(4b)를 금와이어(14)로 접속하는 경우는, 금와이어(6)와 금와이어(14)의 쌍방이 통과할 수 있도록 개구부(4a)의 폭을 넓게 할 필요가 있지만, 이와 같은 경우라도 금형 프레스 마진 L을 확보하여 수지밀봉을 행하는 것이 가능하게 된다.
이때, 실시예 3에 대해서는, 도 15의 반도체장치로 개구부의 폭이 증가한 경우에도 적용할 수 있고, 금형 프레스 마진 L을 확보함으로써, 본딩핑거를 밀봉용 수지(9)로 확실히 밀봉할 수 있다.
본 발명은, 이상 설명한 바와 같이 구성되어 있으므로, 이하에 나타내는 바와 같은 효과를 발휘한다.
인접하는 제1 반도체칩의 사이 및 기판의 개구부에 제1 배선을 통해, 제1 배선을 제2 반도체칩으로부터 기판의 제2 도전패턴까지 인출했기 때문에, 배선경로를 최소한의 길이로 억제할 수 있다. 따라서, 인접하는 제1 배선끼리의 쇼트를 억제함과 동시에, 제1 배선과 반도체칩의 에지가 쇼트해 버리는 것을 억제할 수 있고, 반도체장치의 신뢰성을 향상시킬 수 있다. 또한, 배선경로를 최소한의 길이로 함으로써 고속화에 유리한 구조의 반도체장치를 구성할 수 있다.
제1 배선이 접속된 복수의 제1 패드를 개구부가 연장되는 방향에 따라 배치했기 때문에, 다수의 제1 배선을 개구부에 통과시킬 수 있다.
복수의 상기 제1 패드를 제2 반도체칩의 중심선에 따라 배치함으로써, 센터패드 사양의 제2 반도체칩을 사용하여 반도체장치를 구성할 수 있다.
제1 반도체칩과 제1 도전패턴을 전기적으로 접속하는 제2 배선을 설치한 것으로, 제1 반도체칩과 제1 도전패턴을 와이어본딩에 의해 접속할 수 있다.
제2 배선이 접속된 복수의 패드를 제1 반도체칩의 주변부에 설치했기 때문에, 제2 배선에 의한 배선경로를 최소한의 길이로 억제할 수 있다. 따라서, 인접하는 제2 배선끼리의 쇼트를 억제함과 동시에, 제2 배선과 반도체칩의 에지가 쇼트해 버리는 것을 억제할 수 있고, 반도체장치의 신뢰성을 향상시킬 수 있다. 또한, 배선경로를 최소한의 길이로 하는 것으로 고속화에 유리한 구조의 반도체장치를 구성할 수 있다. 더욱이, 제1 배선과 제2 배선을 동일한 정도의 길이로 할 수 있기 때문에, 제1 반도체칩과 제2 반도체칩의 사이에 신호의 타이밍차가 생기는 것을 억제할 수 있다.
제2 배선과 제1 도전패턴과의 접속부 근방에 스루홀을 설치했기 때문에, 제1 반도체칩으로부터 제2 도전패턴까지의 배선경로를 단축할 수 있고, 또한, 제2 도전패턴을 통해 제1 반도체칩으로의 입출력을 독립화할 수 있다.
제1 반도체칩과 제2 반도체칩과의 사이에, 양자를 전기적으로 접속하는 범프를 설치했기 때문에, 제1 반도체칩으로부터 제2 반도체칩으로의 배선경로를 최소한의 길이로 억제할 수 있다.
제2 반도체칩과 동일한 칩을 분단하여 제1 반도체칩을 구성할 수 있기 때문에, 제1 및 제2 반도체칩을 동일한 웨이퍼, 프로세스로 제조할 수 있다. 따라서, 반도체장치의 제조비용을 대폭 감소시키는 것이 가능하게 된다.
일단이 상기 제1 반도체칩에 접속되고, 타단이 상기 제2 도전패턴과 접속된 제3 배선을 설치하며, 제3 배선을 개구부에 통했기 때문에, 제3 배선경로를 최소한의 길이로 억제할 수 있다.
복수의 제3 배선이 접속된 제3 패드를 제1 반도체칩의 주변부에 설치했기 때문에, 제3 배선의 배선경로를 최소한으로 억제할 수 있다.
제1 반도체칩과 기판의 한쪽 면과의 사이에, 양자를 전기적으로 접속하는 범프를 설치했기 때문에, 제1 반도체칩으로부터 기판까지의 배선경로를 최소한의 길이로 억제할 수 있다.
복수의 본딩용 패턴의 적어도 2개를 접속하는 제3 배선을 설치했기 때문에, 배선의 인출의 자유도를 높일 수 있어, 기판에 원하는 배선경로를 설치할 수 있다.
제3 배선에 의해 개구부를 통해 대향하는 본딩용 패턴끼리를 접속했기 때문에, 기판에 개구부가 설치되는 경우라도, 기판에 원하는 배선경로를 설치할 수 있다.
복수의 본딩용 패턴의 적어도 2개를 접속하는 접속용 패턴을 설치하여, 접속용 패턴을 본딩용 패턴과 개구부의 에지와의 사이에 설치했기 때문에, 기판의 배선인출이 어려운 경우라도 기판에 원하는 배선경로를 설치할 수 있다.
도전볼이 배치된 영역과 개구부의 에지와의 사이의 영역 내에 본딩용 패턴을 형성하여, 개구부가 연장되는 방향에서는 인접하는 2개의 도전볼의 사이에 하나 또는 복수의 본딩용 패턴을 위치시켰기 때문에, 도전볼과 개구부의 사이의 공간이 적은 경우라도 본딩용 패턴을 배치할 수 있다.
도전볼과 근접하는 부분의 밀봉용 수지의 폭이, 본딩용 패턴을 덮는 부분의 폭보다도 좁아지도록 했기 때문에, 도전볼과 밀봉용 수지의 사이에 공간을 설치할 수 있다. 이것에 의해 밀봉용 수지를 성형하는 금형의 프레스 마진을 도전볼의 주위에 확보할 수 있다.
도전볼과 근접하는 부분의 밀봉용 수지의 폭이, 본딩용 패턴을 덮는 부분의 폭보다도 0.2mm 이상 좁아지도록 했기 때문에, 금형의 프레스 마진을 확실히 확보할 수 있다.
제1 반도체칩의 적어도 하나를 더미칩으로 했기 때문에, 디바이스 구성상, 제2 반도체칩의 밑에 2개의 제1 반도체칩을 배치할 필요가 없는 경우라도, 반도체장치를 구성할 수 있다.

Claims (4)

  1. 기판에 복수의 반도체칩이 실장된 반도체장치에 있어서,
    상기 기판의 한쪽 면에 설치된 제1 도전패턴과,
    상기 기판의 다른쪽 면에 설치된 제2 도전패턴과,
    상기 기판의 한쪽 면에 실장되고, 상기 제1 도전패턴과 접속된 적어도 2개의 제1 반도체칩과,
    인접하는 상기 제1 반도체칩 상에 걸쳐 실장된 제2 반도체칩과,
    인접하는 상기 제1 반도체칩의 사이 및 상기 기판에 설치된 개구부를 통해, 일단이 상기 제2 반도체칩의 상기 기판과 대향하는 면에 접속되고, 타단이 상기 제2 도전패턴과 접속된 제1 배선을 구비한 것을 특징으로 하는 반도체장치.
  2. 기판 상에 반도체칩이 실장된 반도체장치에 있어서,
    상기 기판의 한쪽 면에 설치된 도전패턴과,
    상기 기판의 다른쪽 면에 실장된 반도체칩과,
    상기 기판에 설치된 개구부를 통해, 일단이 상기 반도체칩의 상기 기판과 대향하는 면에 접속되고, 타단이 상기 도전패턴과 접속된 제1 배선과,
    상기 도전패턴으로 이루어지며, 복수의 상기 제1 배선이 각각 접속된 복수의 본딩용 패턴과,
    상기 복수의 본딩용 패턴의 적어도 2개를 접속하는 제4 배선을 구비한 것을 특징으로 하는 반도체장치.
  3. 기판 상에 반도체칩이 실장된 반도체장치에 있어서,
    상기 기판의 한쪽 면에 설치된 도전패턴과,
    상기 기판의 다른쪽 면에 실장된 반도체칩과,
    상기 기판에 설치된 개구부를 통해, 일단이 상기 반도체칩의 상기 기판과 대향하는 면에 접속되고, 타단이 상기 도전패턴과 접속된 배선과,
    상기 도전패턴으로 이루어지며, 복수의 상기 배선이 각각 접속된 복수의 본딩용 패턴과,
    상기 도전패턴으로 이루어지며, 상기 복수의 본딩용 패턴의 적어도 2개를 접속하는 접속용 패턴을 구비하고,
    상기 접속용 패턴은, 상기 본딩용 패턴과 상기 개구부의 에지와의 사이에 설치되어 있는 것을 특징으로 하는 반도체장치.
  4. 기판 상에 반도체칩이 실장된 반도체장치에 있어서,
    상기 기판의 한쪽 면에 설치된 도전패턴과,
    상기 기판의 다른쪽 면에 실장된 반도체칩과,
    상기 기판에 설치된 개구부를 통해, 일단이 상기 반도체칩의 상기 기판과 대향하는 면에 접속되고, 타단이 상기 도전패턴과 접속된 배선과,
    상기 도전패턴으로 이루어지며, 복수의 상기 배선이 각각 접속된 복수의 본딩용 패턴과,
    상기 도전패턴 상에 고착되고, 상기 개구부에 따라 배치된 복수의 도전볼을 구비하며,
    상기 본딩용 패턴은, 상기 복수의 도전볼이 배치된 영역과 상기 개구부의 에지와의 사이의 영역 내에 형성되어 있고,
    상기 개구부가 연장되는 방향에서는, 인접하는 2개의 상기 볼의 하나 또는 복수의 상기 본딩용 패턴이 위치하고 있는 것을 특징으로 하는 반도체장치.
KR1020030033615A 2002-07-29 2003-05-27 반도체장치 KR20040011348A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002219909A JP2004063767A (ja) 2002-07-29 2002-07-29 半導体装置
JPJP-P-2002-00219909 2002-07-29

Publications (1)

Publication Number Publication Date
KR20040011348A true KR20040011348A (ko) 2004-02-05

Family

ID=30437667

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030033615A KR20040011348A (ko) 2002-07-29 2003-05-27 반도체장치

Country Status (6)

Country Link
US (1) US6841870B2 (ko)
JP (1) JP2004063767A (ko)
KR (1) KR20040011348A (ko)
CN (1) CN1472808A (ko)
DE (1) DE10324598A1 (ko)
TW (1) TW200402133A (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100766502B1 (ko) * 2006-11-09 2007-10-15 삼성전자주식회사 반도체 소자 패키지
KR100851108B1 (ko) * 2007-01-22 2008-08-08 주식회사 네패스 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법
KR100972052B1 (ko) * 2008-02-16 2010-07-22 김회진 비점오염원 처리시설
KR20140080136A (ko) * 2012-12-20 2014-06-30 삼성전자주식회사 반도체 패키지
KR200485491Y1 (ko) 2017-03-30 2018-01-16 오승아 학습용 간이 정수장치

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI225291B (en) * 2003-03-25 2004-12-11 Advanced Semiconductor Eng Multi-chips module and manufacturing method thereof
JP4370513B2 (ja) * 2004-02-27 2009-11-25 エルピーダメモリ株式会社 半導体装置
KR100587081B1 (ko) * 2004-06-30 2006-06-08 주식회사 하이닉스반도체 개선된 열방출 특성을 갖는 반도체 패키지
KR100593703B1 (ko) * 2004-12-10 2006-06-30 삼성전자주식회사 돌출부 와이어 본딩 구조 보강용 더미 칩을 포함하는반도체 칩 적층 패키지
US20060202317A1 (en) * 2005-03-14 2006-09-14 Farid Barakat Method for MCP packaging for balanced performance
KR101141707B1 (ko) * 2006-02-24 2012-05-04 삼성테크윈 주식회사 반도체 패키지 및 그 제조 방법
KR100780691B1 (ko) * 2006-03-29 2007-11-30 주식회사 하이닉스반도체 폴딩 칩 플래나 스택 패키지
KR100885918B1 (ko) * 2007-04-19 2009-02-26 삼성전자주식회사 반도체 디바이스 스택 패키지, 이를 이용한 전기장치 및 그패키지의 제조방법
US8643157B2 (en) * 2007-06-21 2014-02-04 Stats Chippac Ltd. Integrated circuit package system having perimeter paddle
US7915719B2 (en) * 2007-09-28 2011-03-29 Renesas Electronics Corporation Semiconductor device
US8102666B2 (en) * 2008-08-19 2012-01-24 Stats Chippac Ltd. Integrated circuit package system
US7691674B1 (en) * 2009-06-20 2010-04-06 Stats Chippac Ltd. Integrated circuit packaging system with stacked device and method of manufacturing thereof
US8553420B2 (en) 2010-10-19 2013-10-08 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
KR101061531B1 (ko) 2010-12-17 2011-09-01 테세라 리써치 엘엘씨 중앙 콘택을 구비하며 접지 또는 배전을 개선한 적층형 마이크로전자 조립체
US9013033B2 (en) 2011-04-21 2015-04-21 Tessera, Inc. Multiple die face-down stacking for two or more die
US8952516B2 (en) 2011-04-21 2015-02-10 Tessera, Inc. Multiple die stacking for two or more die
US8970028B2 (en) 2011-12-29 2015-03-03 Invensas Corporation Embedded heat spreader for package with multiple microelectronic elements and face-down connection
US8633576B2 (en) 2011-04-21 2014-01-21 Tessera, Inc. Stacked chip-on-board module with edge connector
US8928153B2 (en) 2011-04-21 2015-01-06 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US8304881B1 (en) 2011-04-21 2012-11-06 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
US8338963B2 (en) * 2011-04-21 2012-12-25 Tessera, Inc. Multiple die face-down stacking for two or more die
US8841765B2 (en) 2011-04-22 2014-09-23 Tessera, Inc. Multi-chip module with stacked face-down connected dies
US8502390B2 (en) * 2011-07-12 2013-08-06 Tessera, Inc. De-skewed multi-die packages
US8513817B2 (en) 2011-07-12 2013-08-20 Invensas Corporation Memory module in a package
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8436457B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8610260B2 (en) 2011-10-03 2013-12-17 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
EP2764543A2 (en) 2011-10-03 2014-08-13 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8659139B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
EP2766928A1 (en) 2011-10-03 2014-08-20 Invensas Corporation Stub minimization with terminal grids offset from center of package
US8441111B2 (en) 2011-10-03 2013-05-14 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8653646B2 (en) 2011-10-03 2014-02-18 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8345441B1 (en) 2011-10-03 2013-01-01 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8405207B1 (en) 2011-10-03 2013-03-26 Invensas Corporation Stub minimization for wirebond assemblies without windows
JP5947904B2 (ja) 2011-10-03 2016-07-06 インヴェンサス・コーポレイション 直交するウインドウを有するマルチダイ・ワイヤボンド・アセンブリのためのスタブ最小化
WO2014022675A1 (en) * 2012-08-02 2014-02-06 Tessera, Inc. Multiple die face-down stacking for two or more die
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US8787034B2 (en) 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US9123600B2 (en) * 2013-02-27 2015-09-01 Invensas Corporation Microelectronic package with consolidated chip structures
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
US9123555B2 (en) 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US10453785B2 (en) * 2014-08-07 2019-10-22 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming double-sided fan-out wafer level package
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
KR20180130043A (ko) * 2017-05-25 2018-12-06 에스케이하이닉스 주식회사 칩 스택들을 가지는 반도체 패키지
KR102647423B1 (ko) 2019-03-04 2024-03-14 에스케이하이닉스 주식회사 와이어 본딩 연결 구조를 가지는 반도체 패키지 및 이를 포함하는 반도체 패키지 구조물

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0177395B1 (ko) 1995-04-27 1999-05-15 문정환 반도체소자를 칩 상태로 장착시켜서 된 전자회로 보드 및 그 제조방법
JP2000349228A (ja) 1999-06-09 2000-12-15 Hitachi Ltd 積層型半導体パッケージ
TW415056B (en) * 1999-08-05 2000-12-11 Siliconware Precision Industries Co Ltd Multi-chip packaging structure
US6265763B1 (en) * 2000-03-14 2001-07-24 Siliconware Precision Industries Co., Ltd. Multi-chip integrated circuit package structure for central pad chip

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100766502B1 (ko) * 2006-11-09 2007-10-15 삼성전자주식회사 반도체 소자 패키지
KR100851108B1 (ko) * 2007-01-22 2008-08-08 주식회사 네패스 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법
KR100972052B1 (ko) * 2008-02-16 2010-07-22 김회진 비점오염원 처리시설
KR20140080136A (ko) * 2012-12-20 2014-06-30 삼성전자주식회사 반도체 패키지
KR200485491Y1 (ko) 2017-03-30 2018-01-16 오승아 학습용 간이 정수장치

Also Published As

Publication number Publication date
TW200402133A (en) 2004-02-01
US6841870B2 (en) 2005-01-11
DE10324598A1 (de) 2004-02-26
US20040016999A1 (en) 2004-01-29
CN1472808A (zh) 2004-02-04
JP2004063767A (ja) 2004-02-26

Similar Documents

Publication Publication Date Title
KR20040011348A (ko) 반도체장치
US8053278B2 (en) Multi-chip package type semiconductor device
US7268418B2 (en) Multi-chips stacked package
JP4808408B2 (ja) マルチチップパッケージ、これに使われる半導体装置及びその製造方法
US7115441B2 (en) Semiconductor package with semiconductor chips stacked therein and method of making the package
US6445077B1 (en) Semiconductor chip package
KR20040014156A (ko) 반도체장치
KR20050119414A (ko) 에지 패드형 반도체 칩의 스택 패키지 및 그 제조방법
US7291924B2 (en) Flip chip stacked package
US6340839B1 (en) Hybrid integrated circuit
US6791166B1 (en) Stackable lead frame package using exposed internal lead traces
KR20010049663A (ko) 반도체장치
US20040212066A1 (en) Multi-chips stacked package
US20070267756A1 (en) Integrated circuit package and multi-layer lead frame utilized
KR20010062929A (ko) 적층 칩 패키지
KR20010059916A (ko) 멀티칩 모듈 반도체패키지
JP3702152B2 (ja) 半導体装置
JP2913858B2 (ja) 混成集積回路
KR101078717B1 (ko) 칩 스택 패키지
US20040183190A1 (en) Multi-chips stacked package
KR20000076859A (ko) 반도체 장치
KR19990085110A (ko) 본딩패드 인터커넥트형 멀티 칩 패키지
KR20010092379A (ko) 반도체장치 및 그 조립방법
KR20030055835A (ko) 패키지 적층 구조
KR19990002743U (ko) 멀티 칩 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application