KR102647423B1 - 와이어 본딩 연결 구조를 가지는 반도체 패키지 및 이를 포함하는 반도체 패키지 구조물 - Google Patents

와이어 본딩 연결 구조를 가지는 반도체 패키지 및 이를 포함하는 반도체 패키지 구조물 Download PDF

Info

Publication number
KR102647423B1
KR102647423B1 KR1020190024866A KR20190024866A KR102647423B1 KR 102647423 B1 KR102647423 B1 KR 102647423B1 KR 1020190024866 A KR1020190024866 A KR 1020190024866A KR 20190024866 A KR20190024866 A KR 20190024866A KR 102647423 B1 KR102647423 B1 KR 102647423B1
Authority
KR
South Korea
Prior art keywords
semiconductor
chip
package
hole
disposed
Prior art date
Application number
KR1020190024866A
Other languages
English (en)
Other versions
KR20200106388A (ko
Inventor
이재훈
윤지영
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190024866A priority Critical patent/KR102647423B1/ko
Priority to US16/591,072 priority patent/US11322475B2/en
Priority to CN201910993150.XA priority patent/CN111653559B/zh
Priority to JP2019217903A priority patent/JP7474044B2/ja
Publication of KR20200106388A publication Critical patent/KR20200106388A/ko
Application granted granted Critical
Publication of KR102647423B1 publication Critical patent/KR102647423B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/46—Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4845—Details of ball bonds
    • H01L2224/48451—Shape
    • H01L2224/48453—Shape of the interface with the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

일 실시 예에 따르는 반도체 패키지는, 제1 방향으로 연장되는 제1 관통홀 및 상기 제1 방향에 수직인 제2 방향으로 연장되는 제2 관통홀을 구비하는 홀 패턴을 포함하는 패키지 기판, 상기 패키지 기판의 상부에서 상기 제1 관통홀과 중첩되도록 배치되는 제1 반도체 칩, 상기 패키지 기판의 상부에서 상기 제2 관통홀과 중첩되도록 배치되는 제2 반도체 칩, 상기 제1 관통홀을 통해 상기 제1 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 제1 본딩 와이어 및 상기 제2 관통홀을 통해 상기 제2 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 제2 본딩 와이어를 포함한다.

Description

와이어 본딩 연결 구조를 가지는 반도체 패키지 및 이를 포함하는 반도체 패키지 구조물{semiconductor package having wire-bonding connection structure and semiconductor package structure including the same}
본 출원은 반도체 패키지에 관한 것으로서, 보다 상세하게는 와이어 본딩 연결 구조를 가지는 적층 반도체 패키지에 관한 것이다.
최근의 반도체 제품은 보다 감소된 부피를 가지면서도, 고용량의 데이터 처리 능력을 갖출 것을 요구하고 있다. 한편, 반도체 칩의 고성능화를 추구하는 방법은 반도체 제조 공정 상의 한계에 도달하고 있다. 이에 따라, 하나의 반도체 패키지 내에 복수의 반도체 칩(chip)들을 집적하여, 이들을 통해 전체적인 데이터 처리 능력을 향상시키는 방법이 제안되고 있다.
상기 반도체 패키지 내에 상기 반도체 칩의 집적율을 높이기 위한 방법으로서, 상기 반도체 칩을 패키지 기판 상에 다양한 방식으로 적층(stack)시키는 기술이 개발되고 있다. 적층된 반도체 칩은 본딩 와이어 또는 범프와 같은 접속 방식으로 패키지 기판과 전기적으로 연결될 수 있다.
본 출원의 일 실시 예는, 패키지 기판 상에서 와이어 본딩 연결 방법에 의해 복수의 반도체 칩이 효율적으로 적층되는 반도체 패키지의 구조를 제공한다.
본 출원의 일 측면에 따르는 반도체 패키지가 제공된다. 상기 반도체 패키지는, 제1 방향으로 연장되는 제1 관통홀 및 상기 제1 방향에 수직인 제2 방향으로 연장되는 제2 관통홀을 구비하는 홀 패턴을 포함하는 패키지 기판, 상기 패키지 기판의 상부에서 상기 제1 관통홀과 중첩되도록 배치되는 제1 반도체 칩, 상기 패키지 기판의 상부에서 상기 제2 관통홀과 중첩되도록 배치되는 제2 반도체 칩, 상기 제1 관통홀을 통해 상기 제1 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 제1 본딩 와이어 및 상기 제2 관통홀을 통해 상기 제2 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 제2 본딩 와이어를 포함한다.
본 출원의 다른 측면에 따르는 반도체 패키지가 제공된다. 상기 반도체 패키지는 패키지 기판, 한 쌍의 제1 반도체 칩, 한 쌍의 제2 반도체 칩, 제1 본딩 와이어 및 제2 본딩 와이어를 포함한다. 상기 패키지 기판은, 서로 교차하는 제1 관통홀 및 제2 관통홀을 구비하는 홀 패턴을 포함하되, 서로 대향하는 제1 및 제2 표면 상에서 상기 홀 패턴에 의해 정의되는 서로 다른 제1 내지 제4 기판 영역을 가진다. 상기 한 쌍의 제1 반도체 칩은 상기 제1 표면의 상부에서, 상기 제1 및 제2 기판 영역, 및 상기 제3 및 제4 기판 영역을 각각 커버하도록 배치되며, 상기 제1 관통홀과 중첩된다. 상기 한 쌍의 제2 반도체 칩은 상기 한 쌍의 제1 반도체 칩 상에서, 상기 제1 및 제3 기판 영역, 및 상기 제2 및 제4 기판 영역을 각각 커버하도록 배치되며, 상기 제2 관통홀과 중첩된다. 상기 제1 본딩 와이어는, 상기 제1 관통홀을 통해 상기 한 쌍의 제1 반도체 칩과 상기 패키지 기판을 전기적으로 연결한다. 상기 제2 본딩 와이어는, 상기 제2 관통홀을 통해 상기 한 쌍의 제2 반도체 칩과 상기 패키지 기판을 전기적으로 연결한다.
상술한 본 출원의 실시 예에 따르는 반도체 패키지는, 와이어 본딩 연결 방법을 이용하여, 패키지 기판 상에서 복수의 반도체 칩을 효과적으로 적층할 수 있다. 이 때, 상기 패키지 기판은 서로 다른 방향으로 연장되는 복수의 관통홀을 구비할 수 있다. 상기 복수의 반도체 칩은 각각 대응되는 상기 복수의 관통홀과 중첩되도록 적층된 후에, 상기 관통홀을 통과하여 배치되는 본딩 와이어에 의해 상기 패키지 기판과 연결될 수 있다. 이를 통해, 반도체 패키지 내 반도체 칩의 집적도가 증가할 수 있으며, 반도체 패키지의 크기가 감소할 수 있다.
도 1은 본 출원의 일 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 평면도이다.
도 2는 도 1의 반도체 패키지의 패키지 기판을 개략적으로 나타내는 평면도이다.
도 3은 도 1의 반도체 패키지에서, 패키지 기판과 제1 반도체 칩과의 결합 관계를 개략적으로 나타내는 평면도이다.
도 4는 도 1의 반도체 패키지에서, 패키지 기판과 제2 반도체 칩과의 결합 관계를 개략적으로 나타내는 평면도이다.
도 5는 도 1의 반도체 패키지를 Ⅰ-Ⅰ'라인을 따라 절취한 단면도이다.
도 6은 도 1의 반도체 패키지를 Ⅱ-Ⅱ'라인을 따라 절취한 단면도이다.
도 7은 본 출원의 다른 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 평면도이다.
도 8은 본 출원의 또다른 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 평면도이다.
도 9는 본 출원의 또다른 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 평면도이다.
도 10a 및 도 10b는 본 출원의 일 실시 예에 따르는 반도체 패키지 구조물을 개략적으로 나타내는 단면도이다.
도 11a 및 도 11b는 본 출원의 다른 실시 예에 따르는 반도체 패키지 구조물을 개략적으로 나타내는 단면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시 예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 칩은 전자 회로가 집적된 반도체 기판이 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 칩이나 에이직(ASIC) 칩을 의미할 수 있다. 한편, 상기 반도체 칩은 반도체 다이로 명명될 수도 있다.
반도체 패키지는 상기 반도체 칩이 실장되는 인쇄회로기판을 포함할 수 있다. 상기 인쇄회로기판은 적어도 한 층 이상의 집적 회로 패턴을 포함할 수 있으며, 본 명세서에서 패키지 기판으로 명명될 수 있다. 상기 패키지 기판과 상기 반도체 칩 시이의 통신을 위해, 와이어 본딩과 같은 접속 방법이 적용될 수 있다.
반도체 패키지는 각종 전자 정보 처리 장치, 일 예로서, 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들 등에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 출원의 명세서에서, 복수의 제1 반도체 칩 중 상측 칩 및 하측 칩이라는 것은, 동일 평면 상에서 서로 다른 위치에 각각 배치되는 제1 반도체 칩을 상호간에 상대적으로 지칭하는 것일 수 있다. 또한, 복수의 제2 반도체 칩 중 좌측 칩 및 우측 칩이라는 것은, 동일 평면 상에서 서로 다른 위치에 각각 배치되는 제2 반도체 칩을 상호 간에 상대적으로 지칭하는 것일 수 있다.
도 1은 본 출원의 일 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 평면도이다. 도 2는 도 1의 반도체 패키지의 패키지 기판을 개략적으로 나타내는 평면도이다. 도 3은 도 1의 반도체 패키지에서, 패키지 기판과 제1 반도체 칩과의 결합 관계를 개략적으로 나타내는 평면도이다. 도 4는 도 1의 반도체 패키지에서, 패키지 기판과 제2 반도체 칩과의 결합 관계를 개략적으로 나타내는 평면도이다. 도 4에서는 설명의 편의상, 패키지 기판과 제2 반도체 칩 사이에 개재되는 제1 반도체 칩의 도시를 생략하고 있다.
도 1을 참조하면, 반도체 패키지(1)는 홀 패턴(110)을 구비하는 패키지 기판(10)을 포함한다. 홀 패턴(110)은 제1 및 제2 관통홀(110a, 110b)을 포함할 수 있다. 또한, 반도체 패키지(1)는 패키지 기판(10)의 상부에서 제1 관통홀(110a)과 중첩되도록 배치되는 제1 반도체 칩(20a, 20b) 및 제2 관통홀(110b)과 중첩되도록 배치되는 제2 반도체 칩(30a, 30b)을 포함한다. 구체적으로, 제1 반도체 칩(20a, 20b)은 패키지 기판(10)의 제1 중심축(AX1)에 수직인 방향(예로서, y-방향)을 따라 장축이 배치된다. 제2 반도체 칩(30a, 30b)은 패키지 기판의 제2 중심축(AX2)에 수직인 방향(예로서, x-방향)을 따라 장축이 배치된다.
일 실시 예에 있어서, 제1 및 제2 반도체 칩들(20a, 20b, 30a, 30b)은 패키지 기판(10) 상에서 순차적으로 배치될 수 있다. 도시되는 바와 같이, 패키지 기판(10) 상에서 한 쌍의 제1 반도체 칩(20a, 20b)이 배치되고, 한 쌍의 제1 반도체 칩(20a, 20b) 상에 한 쌍의 제2 반도체 칩(30a, 30b)이 배치될 수 있다. 따라서, 반도체 패키지(1)는 패키지 기판(10) 상에서 적층된 총 4개의 반도체 칩을 포함할 수 있다.
일 실시 예에 있어서, 제1 및 제2 반도체 칩들(20a, 20b, 30a, 30b)은 패키지 기판(10)의 제1 표면(10S1)에 수직한 방향으로, 적어도 일부분이 서로 중첩되도록 배치될 수 있다. 일 실시 예에 있어서, 한 쌍의 제1 반도체 칩(20a, 20b)은 서로 동일한 크기를 가질 수 있다. 일 실시 예에 있어서, 한 쌍의 제2 반도체 칩(30a, 30b)은 서로 동일한 크기를 가질 수 있다. 일 실시 예에 있어서, 제1 반도체 칩(20a, 20b)은 제2 반도체 칩(30a, 30b)과 서로 동일한 크기를 가질 수 있다.
도 1을 참조하면, 한 쌍의 제1 반도체 칩(20a, 20b)이 제1 표면(10S1) 상에서 제2 중심축(AX2)을 따라 서로 평행하게 배치될 수 있다. 한편, 한 쌍의 제2 반도체 칩(30a, 30b)이 한 쌍의 제1 반도체 칩(20a, 20b)의 상부에서 제1 중심축(AX1)을 따라 서로 평행하게 배치될 수 있다. 즉, 한 쌍의 제1 반도체 칩(20a, 20b)과 한 쌍의 제2 반도체 칩(30a, 30b)은 제1 표면(10S1) 상에서 서로 수직 방향으로 배치될 수 있다. 그 결과, 한 쌍의 제1 반도체 칩(20a, 20b)과 한 쌍의 제2 반도체 칩(30a, 30b)은 제1 표면(10S1) 상에서 4개의 중첩 영역을 가질 수 있다.
후술하는 바와 같이, 제1 반도체 칩(20a, 20b)과 제2 반도체 칩(30a, 30b)의 4개의 중첩 영역은, 제1 내지 제4 기판 영역(A)에서 각각 형성될 수 있다. 구체적으로, 상기 중첩 영역들은 제1 중심축(AX1) 및 제2 중심축(AX2)에 대해 서로 대칭될 수 있다. 상술한 바와 같이, 상기 중첩 영역이 발생하도록 제1 반도체 칩(20a, 20b)과 제2 반도체 칩(30a, 30b)을 배치함으로써, 제1 및 제2 관통홀(110a)을 통한 와이어 본딩 구조를 효과적으로 형성할 수 있으며 반도체 패키지(1) 내 반도체 칩들의 집적도를 향상시킬 수 있다. 도 1 내지 도 4를 참조하면, 패키지 기판(10)은 제1 및 제2 반도체 칩들(20a, 20b, 30a, 30b)을 외부 기기와 전기적 및 신호적으로 연결하기 위한 연결 배선 구조체(interconnect structure)일 수 있다. 일 예로서, 패키지 기판(10)은 인쇄회로기판(PCB: Printed Circuit Board), 인터포저(interposer) 또는 플렉서블 인쇄회로기판(FPCB: Flexible Printed Circuit Board)의 형태일 수 있다. 패키지 기판(10)은 절연 물질 또는 유전 물질을 포함하는 기판 바디를 구비하고, 도전성 트레이스 패턴(미도시)들을 구비할 수 있다.
도 2를 참조하면, 패키지 기판(10)은 홀 패턴(110)을 포함할 수 있다. 홀 패턴(110)은 제1 방향(예로서, x-방향)으로 연장되는 제1 관통홀(110a)과 상기 제1 방향과 수직인 제2 방향(예로서, y-방향)으로 연장되는 제2 관통홀(110b)를 구비할 수 있다. 제1 관통홀(110a)은 패키지 기판(10)의 제1 중심축(AX1)을 따라 형성될 수 있으며, 제2 관통홀(110b)은 패키지 기판(10)의 제2 중심축(AX2)을 따라 형성될 수 있다. 제1 중심축(AX1)은 상기 제1 방향에 평행하며, 제2 중심축(AX2)는 상기 제2 방향에 평행할 수 있다. 제1 및 제2 중심축(AX1)이 교차하는 지점을 도면에서 중심점(AXO)으로 표시한다. 일 실시 예에서, 홀 패턴(110)은 제1 및 제2 관통홀(110a, 110b)이 서로 교차하는 십자 형태를 가질 수 있다.
한편, 패키지 기판(10)은 제1 중심축(AX1)에 대해 서로 대칭인 형태를 가질 수 있으며, 제2 중심축(AX2)에 대해 서로 대칭인 형태를 가질 수 있다. 즉, 패키지 기판(10)이 x-방향에 따르는 제1 길이(L10x)와 y-방향에 평행한 제2 길이(L10y)를 가질 때, 제1 중심축(AX1)은 제2 길이(L10y)의 1/2 지점을 통과할 수 있으며, 제2 중심축(AX2)는 제1 길이(L10x)의 1/2 지점을 통과할 수 있다.
도 1 내지 도 4를 참조하면, 패키지 기판(10)은 제1 및 제2 반도체 칩들(20a, 20b, 30a, 30b)이 배치되는 제1 표면(10S1)과 제1 표면(10S1)의 반대쪽에 위치하는 제2 표면(10S2)을 가질 수 있다. 패키지 기판(10)은 제1 및 제2 표면(10S1, 10S2) 상에서, 홀 패턴(110)에 의해 정의되는 서로 다른 제1 내지 제4 기판 영역(A, B, C, D)를 가질 수 있다. 제1 내지 제4 기판 영역(A, B, C, D)은 홀 패턴(110)을 경계로 하여 서로 구분될 수 있다.
도 1 및 도 2를 참조하면, 패키지 기판(10)은 제2 표면(10S2) 상에 배치되며, 제1 및 제2 반도체 칩들(20a, 20b, 30a, 30b)과의 전기적 연결을 위한 제1 및 제2 칩 접속 패드들(201A, 201B, 201C, 201D, 301A, 301B, 301C, 301D)을 포함할 수 있다. 구체적으로, 패키지 기판(10)은 제1 기판 영역(A)에서 제1 반도체 칩(20a)과의 전기적 연결을 위한 제1 칩 접속 패드(201A)와 제2 반도체 칩(30a)과의 전기적 연결을 위한 제2 칩 접속 패드(301A)를 구비할 수 있다. 패키지 기판(10)은 제2 기판 영역(B)에서 제1 반도체 칩(20a)과의 전기적 연결을 위한 제1 칩 접속 패드(201B)와 제2 반도체 칩(30b)과의 전기적 연결을 위한 제2 칩 접속 패드(301B)를 구비할 수 있다. 패키지 기판(10)은 제3 기판 영역(C)에서 제1 반도체 칩(20b)과의 전기적 연결을 위한 제1 칩 접속 패드(201C)와 제2 반도체 칩(30a)과의 전기적 연결을 위한 제2 칩 접속 패드(301C)를 구비할 수 있다. 패키지 기판(10)은 제4 기판 영역(D)에서 제1 반도체 칩(20b)과의 전기적 연결을 위한 제1 칩 접속 패드(201D)와 제2 반도체 칩(30b)과의 전기적 연결을 위한 제2 칩 접속 패드(301D)를 구비할 수 있다.
또한, 패키지 기판(10)은 제2 표면(10S2) 상에서 외부 접속 패드들(102A, 102B, 102C, 102D)을 구비할 수 있다. 외부 접속 패드들(102A, 102B, 102C, 102D)는 제1 내지 제4 기판 영역(A, B, C, D)에 각각 배치될 수 있다. 외부 접속 패드들(102A, 102B, 102C, 102D)은 패키지 기판(10) 내 상기 도전성 트레이스 패턴들에 의해 각각 대응되는 제1 및 제2 칩 접속 패드들(201A, 201B, 201C, 201D, 301A, 301B, 301C, 301D)과 전기적으로 연결될 수 있다. 일 실시 예로서, 제1 기판 영역(A)에 배치되는 외부 접속 패드(102A)는 제1 칩 접속 패드(201A)를 통해 제1 반도체 칩(20a, 20b) 중 상측 칩(20a)의 일 영역과 전기적 신호를 교환할 수 있다. 또한, 외부 접속 패드(102A)는 제2 칩 접속 패드(301A)를 통해 제2 반도체 칩(30a, 30b) 중 좌측 칩(30a)의 일 영역과 전기적 신호를 교환할 수 있다. 같은 방식으로, 제2 기판 영역(B)에 배치되는 외부 접속 패드(102B)는 제1 칩 접속 패드(201B) 및 제2 칩 접속 패드(301B)를 이용하여, 제1 반도체 칩(20a, 20a) 중 상측 칩(20a)의 일 영역 및 제2 반도체 칩(30a, 30b) 중 우측 칩(30b)의 일 영역과 전기적 신호를 교환할 수 있다. 같은 방식으로, 제3 기판 영역(C)에 배치되는 외부 접속 패드(102C)는 제1 칩 접속 패드(201C) 및 제2 칩 접속 패드(301C)를 이용하여, 제1 반도체 칩(20a, 20b) 중 하측 칩(20a)의 일 영역 및 제2 반도체 칩(30a, 30b) 중 좌측 칩(30a)의 일 영역과 전기적 신호를 교환할 수 있다. 같은 방식으로, 제4 기판 영역(D)에 배치되는 외부 접속 패드(102D)는 제1 칩 접속 패드(201D) 및 제2 칩 접속 패드(301D)를 이용하여, 제1 반도체 칩(20a, 20b) 중 하측 칩(20b)의 일 영역 및 제2 반도체 칩(30a, 30b) 중 우측 칩(30b)의 일 영역과 전기적 신호를 교환할 수 있다. 외부 접속 패드들(102A, 102B, 102C, 102D) 상에는 외부 접속 수단들(미도시)이 각각 배치될 수 있다. 상기 외부 접속 수단들은 반도체 패키지(1)를 외부의 다른 반도체 패키지 또는 반도체 장치에 연결시키는 역할을 수행할 수 있다. 상기 외부 접속 수단들은 일 예로서, 솔더 볼(solder ball), 범프(bump), 또는 솔더 페이스트를 포함할 수 있다.
상술한 바와 같이, 본 출원의 실시 예에서는, 패키지 기판(10)의 제1 내지 제4 기판 영역(A, B, C, D)에 대응되는 외부 접속 패드(102A, 102B, 102C, 102D) 및 외부 접속 수단을 배치함으로써, 외부 접속 패드(102A, 102B, 102C, 102D)를 각각 대응되는 제1 및 제2 칩 접속 패드(201A, 201B, 201C, 201D, 301A, 301B, 301C, 301D)와 인접하게 배치될 수 있다. 이에 따라, 제1 및 제2 칩 접속 패드들(201A, 201B, 201C, 201D, 301A, 301B, 301C, 301D)로부터 외부 접속 패드들(102A, 102B, 102C, 102D)에 이르는 내부 배선의 경로, 즉, 도전성 트레이스 패턴들의 경로를 단축시킬 수 있다.
도 1 및 도 3을 참조하면, 제1 반도체 칩(20a, 20b)이 패키지 기판(10)의 제1 표면(10S1) 상에 배치될 수 있다. 제1 반도체 칩(20a, 20b)은 단축 방향을 따라 제1 길이(L20x)를 가지며, 장축 방향을 따라 제2 길이(L20y)를 가질 수 있다. 제1 반도체 칩(20a, 20b)은 제2 중심축(AX2)에 평행한 방향으로 장축이 배치될 수 있다.
제1 반도체 칩(20a, 20b)은 제1 관통홀(110a)과 중첩되도록 배치될 수 있다. 제1 반도체 칩(20a, 20b)은 제2 중심축(AX2)에 대해 서로 대칭인 위치에 각각 배치될 수 있다. 즉, 제1 반도체 칩(20a, 20b) 중 상측 칩(20a)과 하측 칩(20b)은 제2 중심축(AX2)의 상측 및 하측에 각각 배치될 수 있다. 제1 반도체 칩(20a, 20b)은 제1 중심축(AX1)에 대해 서로 대칭인 형상을 가지도록, 배치될 수 있다. 즉, 제1 중심축(AX1)은 제1 반도체 칩(20a, 20b)의 제2 길이(L20y)의 1/2 지점을 통과할 수 있다.
제1 반도체 칩(20a, 20b)은 패키지 기판(10)의 제1 칩 접속 패드(201A, 201B, 201C, 201D)와의 전기적 연결을 위한 제1 칩 패드(210a, 210b)를 각각 구비할 수 있다. 제1 칩 패드(210a, 210b)는 제1 중심축(AX1)에 인접한 제1 반도체 칩(20a, 20b)의 중앙 영역에 각각 배치될 수 있다. 제1 칩 패드(210a, 210b)는 각각 제1 중심축(AX1)에 대해 서로 대칭이 되는 위치에 한 쌍으로 배치될 수 있다. 즉, 상측 칩(20a)의 제1 칩 패드(210a)는 제1 중심축(AX1)에 대해 서로 대칭이 되는 위치에 한 쌍이 배치될 수 있다. 또한, 하측 칩(20b)의 제1 칩 패드(210b)는 제1 중심축(AX1)에 대해 서로 대칭이 되는 위치에 한 쌍이 배치될 수 있다.
제1 칩 패드(210a, 210b)는 패키지 기판(10)의 제1 표면(10S1)을 대면하는(facing) 제1 반도체 칩(20a, 20b)의 일 표면 상에 배치될 수 있다. 한편, 상측 칩(20a)에서 한 쌍의 제1 칩 패드(210a)는 패키지 기판(10)의 제1 영역(A)에 배치되는 제1 칩 접속 패드(201A) 및 제2 영역(B)에 배치되는 제1 칩 접속 패드(201B)와 제1 본딩 와이어(220a)에 의해 각각 접속될 수 있다. 구체적으로, 한 쌍의 제1 본딩 와이어(220a)는 제1 관통홀(110a)을 통과하여, 한 쌍의 제1 칩 패드(210a)를 대응되는 제1 칩 접속 패드(201A, 201B)에 각각 연결될 수 있다. 마찬가지로, 하측 칩(20b)에서 한 쌍의 제1 칩 패드(210b)는 패키지 기판(10)의 제3 영역(C)에 배치되는 제1 칩 접속 패드(201C) 및 제4 영역(D)에 배치되는 제1 접속 패드(201D)와 제1 본딩 와이어(220b)에 의해 각각 접속될 수 있다.
도 1 및 도 4를 참조하면, 제2 반도체 칩(30a, 30b)이 패키지 기판(10)의 제1 표면(10S1) 상에 배치될 수 있다. 도 1과 관련하여 상술한 바와 같이, 제2 반도체 칩(30a, 30b)는 제1 반도체 칩(20a, 20b)의 상부에 배치될 수 있다. 즉, 패키지 기판(10)의 제1 표면(10S1) 상에서 제1 반도체 칩(20a, 20b)이 먼저 배치되고, 제2 반도체 칩(30a, 30b)이 제1 반도체 칩(20a, 20b) 상에서 패키지 기판(10)과 접하지 않는 상태로, 제1 반도체 칩(20a, 20b)과 접하도록 배치될 수 있다. 하지만, 도 4에서는 설명의 편의상 패키지 기판(10)과 제2 반도체 칩(30a, 30b) 사이에 배치되는 제1 반도체 칩(20a, 20b)의 도시를 생략한다.
제2 반도체 칩(30a, 30b)은 장축 방향을 따라 제1 길이(L30x)를 가지며, 단축 방향을 따라 제2 길이(L30y)를 가질 수 있다. 제1 반도체 칩(30a, 30b)은 제1 중심축(AX1)에 평행한 방향으로 장축이 배치될 수 있다.
제2 반도체 칩(30a, 30b)은 제2 관통홀(110b)과 중첩되도록 배치될 수 있다. 도 1을 참조하면, 제2 관통홀(110b)은 제1 반도체 칩(20a, 20b)에 의해 가려지지 않으므로, 제2 반도체 칩(30a, 30b)은 제2 관통홀(30a, 30b)을 직접 대면할 수 있다. 제2 반도체 칩(30a, 30b)은 제1 중심축(AX1)에 대해 서로 대칭인 위치에 각각 배치될 수 있다. 즉, 제2 반도체 칩(30a, 30b) 중 좌측 칩(30a)과 우측 칩(30b)은 제1 중심축(AX1)의 좌측 및 우측에 각각 배치될 수 있다.
제2 반도체 칩(30a, 30b)은 제2 중심축(AX2)에 대해 서로 대칭인 형상을 갖도록, 배치될 수 있다. 즉, 제2 중심축(AX2)은 제2 반도체 칩(30a, 30b)의 제1 길이(L20x)의 1/2 지점을 각각 통과할 수 있다.
제2 반도체 칩(30a, 30b)은 패키지 기판(10)의 제2 칩 접속 패드(301A, 301B, 301C, 301D)와의 전기적 연결을 위한 제2 칩 패드(310a, 310b)를 각각 구비할 수 있다. 제2 칩 패드(310a, 310b)는 제2 중심축(AX2)에 인접한 제2 반도체 칩(30a, 30b)의 중앙 영역에 각각 배치될 수 있다. 제2 칩 패드(310a, 310b)는 각각 제2 중심축(AX2)에 대해 서로 대칭이 되는 위치에 한 쌍으로 배치될 수 있다. 즉, 좌측 칩(30a)의 제2 칩 패드(310a)는 제2 중심축(AX2)에 대해 서로 대칭이 되는 위치에 한 쌍이 배치될 수 있다. 또한, 우측 칩(30b)의 제2 칩 패드(310b)는 제2 중심축(AX2)에 대해 서로 대칭이 되는 위치에 한 쌍이 배치될 수 있다.
제2 칩 패드(310a, 310b)는 패키지 기판(10)의 제1 표면(10S1)을 대면하는 제2 반도체 칩(30a, 30b)의 일 표면 상에 각각 배치될 수 있다. 한편, 좌측 칩(30a)에서 한 쌍의 제2 칩 패드(310a)는 패키지 기판(10)의 제1 영역(A)에 배치되는 제1 칩 접속 패드(301A) 및 제3 영역(C)에 배치되는 제1 칩 접속 패드(301B)와 제2 본딩 와이어(320a)에 의해 각각 접속될 수 있다. 구체적으로, 한 쌍의 제2 본딩 와이어(320a)는 제2 관통홀(110b)을 통과하여, 한 쌍의 제2 칩 패드(310a)를, 각각 대응되는 제1 칩 접속 패드(301A, 301C)에 연결시킬 수 있다. 마찬가지로, 우측 칩(30b)에서 한 쌍의 제2 칩 패드(310b)는, 패키지 기판(10)의 제2 영역(B)에 배치되는 제1 칩 접속 패드(301B) 및 제4 영역(D)에 배치되는 제1 접속 패드(301D)와, 제2 본딩 와이어(320b)에 의해 각각 접속될 수 있다.
상술한 바와 같이, 패키지 기판(10)이 서로 교차하는 제1 및 제2 관통홀(110a, 110b)을 구비할 수 있다. 이에 따라, 패키지 기판(10)에 실장되는 제1 반도체 칩(20a, 20b)이 제1 관통홀(110a)을 이용하여 패키지 기판(10)과 와이어 본딩되고, 제1 반도체 칩(20a, 20b) 상에 적층되는 제2 반도체 칩(30a, 30b)이 제2 관통홀(110b)를 이용하여 패키지 기판(10)과 와이어 본딩될 수 있다. 그 결과, 패키지 기판(10) 상에서 제1 및 제2 반도체 칩들(20a, 20b, 30a, 30b)을 효율적으로 적층할 수 있다. 이때, 제1 반도체 칩(20a, 20b) 및 제2 반도체 칩(30a, 30b)은 패키지 기판(10)의 제1 및 제4 기판 영역(A, B, C, D)에서 서로 중첩되는 영역이 각각 형성되도록 적층될 수 있다. 이를 통해, 반도체 패키지 내 반도체 칩의 집적도가 증가할 수 있으며, 반도체 패키지의 크기가 감소할 수 있다.
도 5는 도 1의 반도체 패키지를 Ⅰ-Ⅰ'라인을 따라 절취한 단면도이다. 도 6은 도 1의 반도체 패키지를 Ⅱ-Ⅱ'라인을 따라 절취한 단면도이다. 도 1 및 도 5를 참조하면, 제1 관통홀(110a)을 구비하는 패키지 기판(10)의 제1 표면(10S1) 상에 제1 반도체 칩(20a) 및 제2 반도체 칩(30a, 30b)이 순차적으로 적층된다. 제1 반도체 칩(20a)의 중앙 영역에는 제1 칩 패드(210a)가 배치될 수 있으며, 제1 칩 패드(210a)는 제1 관통홀(110a)과 직접 대면하도록 배치될 수 있다.
한편, 패키지 기판(10)의 제2 표면(10S2) 상에는 제1 칩 접속 패드(201A, 201B)가 배치될 수 있다. 제2 표면(10S2) 상에서 제1 칩 접속 패드(201A, 201B)와 각각 인접하여 외부 접속 패드(102A, 102B)가 배치될 수 있다. 도면에는 도시되지 않고 있지만, 외부 접속 패드(102A, 102B)는 도전성 트레이스 패턴에 의해 대응되는 제1 칩 접속 패드(201A, 201B) 또는 제2 칩 접속 패드(301A, 301B)에 연결될 수 있다. 한편, 외부 접속 패드(102A, 102B) 상에는 상기 외부 접속 수단(미도시)이 배치될 수 있다.
도 5를 다시 참조하면, 제1 반도체 칩(20a)의 제1 칩 패드(210a)는 제1 관통홀(110a)을 통과하는 제1 본딩 와이어(220a)에 의해, 패키지 기판(10)의 제2 표면(10S2)에 배치된 제1 칩 접속 패드(201A, 201B)와 접속될 수 있다. 제1 반도체 칩(20a)은 활성층 및 제1 칩 패드(210a)가 패키지 기판(10)의 관통홀(110a) 방향으로 배치되는 페이스-다운형 칩일 수 있다. 도시되는 바와 같이, 제1 반도체 칩(20a)은 제1 접착층(510)에 의해 패키지 기판(10)과 접합할 수 있다.
도 1 및 도 6을 참조하면, 제2 관통홀(110b)을 구비하는 패키지 기판(10)의 제1 표면(10S1) 상에 제1 반도체 칩(20a, 20b)이 배치된다. 제1 반도체 칩(20a, 20b) 상에는 제2 반도체 칩(30a)이 적층될 수 있다. 제1 반도체 칩(20a, 20b)은 제1 접착층(510)에 의해 패키지 기판(10)과 접합할 수 있으며, 제2 반도체 칩(30a)은 제2 접착층(520)에 의해 제1 반도체 칩(20a, 20b)과 접합할 수 있다. 제2 반도체 칩(30a)의 중앙 영역에는 제2 칩 패드(310a)가 배치될 수 있다. 도시되는 바와 같이, 제2 관통홀(110b)이 제1 반도체 칩(20a, 20b)에 의해 가려지지 않으므로, 제2 칩 패드(310a)는 제2 관통홀(110b)과 직접 대면할 수 있다.
한편, 패키지 기판(10)의 제2 표면(10S2) 상에는 제2 칩 접속 패드(301A, 301C)가 배치될 수 있다. 제2 표면(10S2) 상에서 제2 칩 접속 패드(301A, 301C)와 각각 인접하여 배치되는 외부 접속 패드(102A, 102C)가 배치될 수 있다. 도면에는 도시되지 않고 있지만, 외부 접속 패드(102A, 102C)는 도전성 트레이스 패턴에 의해 대응되는 제1 칩 접속 패드(201A, 201C) 또는 제2 칩 접속 패드(301A, 301C)와 전기적으로 접속될 수 있다. 외부 접속 패드(102A, 102C) 상에는 상기 외부 접속 수단(미도시)이 배치될 수 있다.
도 6을 다시 참조하면, 제2 반도체 칩(30a)의 제2 칩 패드(310a)는 제2 관통홀(110b)을 통과하는 제2 본딩 와이어(320a)에 의해, 패키지 기판(10)의 제2 표면(10S2)에 배치된 제2 칩 접속 패드(301A, 301C)와 접속될 수 있다. 제2 반도체 칩(30a)은 활성층 및 제2 칩 패드(310a)가 패키지 기판(10)의 관통홀(110b) 방향으로 배치되는 페이스-다운형 칩일 수 있다.
도 7은 본 출원의 다른 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 평면도이다. 도 7을 참조하면, 반도체 패키지(2)는 홀 패턴(110')을 구비하는 패키지 기판(10'), 패키지 기판(10') 상에 순차적으로 적층되는 제1 반도체 칩(20a, 20b) 및 제2 반도체 칩(30a, 30b)을 포함한다. 본 실시 예에서, 반도체 패키지(2)는 패키지 기판(10')의 홀 패턴(110') 구성을 제외한 나머지 구성이, 도 1 내지 도 6과 관련하여 상술한 반도체 패키지(1)와 실질적으로 동일하다. 패키지 기판(10')은 제1 표면(10'S1)과 제2 표면(10'S2)를 가지며, 제1 표면(10'S1) 상에 제1 및 제2 반도체 칩(20a, 20b, 30a, 30b)이 적층될 수 있다.
도 7을 참조하면, 홀 패턴(110')은 복수의 제1 관통홀(110a')과 복수의 제2 관통홀(110b')을 포함한다. 복수의 제1 관통홀(110a')은 제1 방향, 예로서, 제1 중심축(AX1)의 방향을 따라 서로 이격하여 배열된다. 복수의 제2 관통홀(110b')은 제2 방향, 예로서, 제2 중심축(AX2)의 방향을 따라 서로 이격하여 배열된다. 이에 따라, 도 2의 패키지 기판(10) 내부의 홀 패턴(110)과 비교하면, 도 7의 홀 패턴(110')은 제1 관통홀(110a')과 제2 관통홀(110b')이 서로 교차하지 않는 형태를 가진다. 즉, 도 7의 홀 패턴(110')에서는 제1 중심축(AX1)과 제2 중심축(AX2)이 교차하는 중심점(AX0)과 인접한 제5 기판 영역(E)에는 관통홀이 형성되지 않는다. 상기 제5 기판 영역(E)에는 패키지 기판 내에서 배선층으로 기능하는 도전성 트레이스 패턴(710)이 배치될 수 있다. 다시 말하면, 도전성 트레이스 패턴(710)은 서로 이격하여 배열되는 복수의 제1 관통홀(110a') 사이의 제1 공간 및 서로 이격하여 배열되는 복수의 제2 관통홀(110b') 사이의 제2 공간의 공통 영역에 배치될 수 있다.
일 실시 예에 있어서, 도전성 트레이스 패턴(710)은 제1 기판 영역(A)의 외부 접속 패드(102A)와 제4 기판 영역(D)의 외부 접속 패드(102D)을 직접 연결시킬 수 있다. 이에 따라서, 패키지 기판(10) 내에서 제1 기판 영역(A)의 외부 접속 패드(102A)와 제4 기판 영역(D)의 외부 접속 패드(102D) 사이에서 전기적 신호를 교환하는 라우팅 경로가 단축될 수 있다. 이와 같이, 본 실시 예의 패키지 기판(10')에서는, 도 1 내지 도 6의 패키지 기판(10)의 관통홀 중에서 일 부분을 기판 영역으로 대체하여, 패키지 기판(10) 내 도전성 트레이스 패턴층(710)이 배치될 수 있는 영역을 추가적으로 확보할 수 있다.
도 8은 본 출원의 또다른 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 평면도이다. 도 8을 참조하면, 반도체 패키지(3)는 홀 패턴(110)을 구비하는 패키지 기판(10), 패키지 기판(10) 상에 순차적으로 적층되는 제1 반도체 칩(20a, 20b) 및 제2 반도체 칩(40)을 포함한다. 본 실시 예에서, 반도체 패키지(3)는 제2 반도체 칩(40)의 크기가 제1 반도체 칩(20a, 20b)의 크기와 다른 점을 제외하고는, 도 1 내지 도 6과 관련하여 상술한 반도체 패키지(1)와 실질적으로 동일하다.
도시되는 바와 같이, 제1 반도체 칩(20a, 20b)은 패키지 기판(10)의 제1 표면(10S1) 상에서 제2 중심축(AX2)에 서로 대칭인 위치에 한 쌍이 배치될 수 있다. 제2 반도체 칩(40)은 한 쌍의 제1 반도체 칩(20a, 20b)의 상부에 배치되는 단일 칩일 수 있다. 제2 반도체 칩(40)은 한 쌍의 제1 반도체 칩(20a, 20b) 사이에 노출되는 제2 관통홀(110b)과 중첩되도록 배치될 수 있다. 이 경우, 제2 반도체 칩(40)은 한 쌍의 제2 칩 패드(410a, 410b)를 구비할 수 있다. 한 쌍의 제2 칩 패드(410a, 410b)는 제2 본딩 와이어(420a, 420b)에 의해, 제1 내지 제4 기판 영역(A, B, C, D)에 배치되는 대응되는 제2 칩 접속 패드(401A, 401B, 401C, 401D)와 각각 연결될 수 있다.
도시되지 않은 몇몇 다른 실시 예들에 있어서, 제2 반도체 칩(40)은 한 쌍의 제2 칩 패드(410a, 410b) 중 어느 하나 만을 구비할 수 있다. 이 경우, 이 경우, 제2 칩 접속 패드는 패키지 기판(10)의 제1 칩 접속 패드(401A, 401B, 401C, 401D) 중 대응되는 어느 하나의 제1 칩 접속 패드에만, 접속될 수 있다.
도 9는 본 출원의 또다른 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 평면도이다. 도 9를 참조하면, 반도체 패키지(4)는 홀 패턴(110)을 구비하는 패키지 기판(10), 패키지 기판(10) 상에 순차적으로 적층되는 제1 반도체 칩(20a, 20b) 및 제2 반도체 칩(30a, 30b)을 포함한다. 본 실시 예에서, 반도체 패키지(4)는 제1 및 제2 칩 접속 패드(201A, 201D, 301B, 301C)와 제1 및 제2 칩 패드(210a, 210b, 310a, 310b)의 구성을 제외하고는, 도 1 내지 도 6과 관련하여 상술한 반도체 패키지(1)와 실질적으로 동일하다.[도 9에서 20d를 20b로 수정 바랍니다.]
패키지 기판(10)은 제1 중심축(AX1)을 기준으로 어느 한 방향에만 제1 칩 접속 패드(201A, 201D)를 구비할 수 있다. 또한, 패키지 기판(10)은 제2 중심축(AX2)을 기준으로 어느 한 방향에만 제2 칩 접속 패드(301B, 301C)를 구비할 수 있다. 이에 따라, 제1 칩 패드(210a, 210b), 제2 칩 패드(310a, 310b), 제1 본딩 와이어(220a, 220b), 및 제1 본딩 와이어(320a, 320b)는 각각 대응되는 위치에 배치될 수 있다.
도 1 내지 도 6의 반도체 패키지(1)와 대비하여, 본 실시 예의 반도체 패키지(4)에서, 제1 칩 접속 패드(201A)는 제1 반도체 칩(20a, 20b) 중 상측 칩(20a)의 전체 영역과 전기적 신호를 교환할 수 있다. 제1 칩 접속 패드(201D)는 제1 반도체 칩(20a, 20b) 중 하측 칩(20b)의 전체 영역과 전기적 신호를 교환할 수 있다. 마찬가지로, 제2 칩 접속 패드(301B)는 제2 반도체 칩(30a, 30b) 중 우측 칩(30b)의 전체 영역과 전기적 신호를 교환할 수 있다. 제2 칩 접속 패드(301C)는 제2 반도체 칩(30a, 30b) 중 좌측 칩(30a)의 전체 영역과 전기적 신호를 교환할 수 있다.
한편, 본 실시 예의 반도체 패키지(4)에서는, 도 1 내지 도 6의 반도체 패키지(1)와 대비하여, 제1 및 제2 중심축(AX1, AX2)을 기준으로 어느 한 방향에만 제1 및 제2 칩 접속 패드(201A, 201D, 301B, 301C)가 배치되므로, 전체 제1 및 제2 칩 접속 패드의 개수가 절반으로 감소되어 도시되고 있으나, 반드시 이에 한정되지 않는다. 몇몇 다른 실시 예들에 있어서, 제1 중심축(AX1)을 따라 제1 기판 영역(A)에 배치되는 제1 칩 접속 패드(201A)의 개수는 증가할 수 있다. 또한, 제1 중심축(AX1)을 따라 제4 기판 영역(D)에 배치되는 제1 칩 접속 패드(201D)의 개수는 증가할 수 있다. 마찬가지로, 제2 중심축(AX2)을 따르는 제2 기판 영역(B)에 배치되는 제2 칩 접속 패드(301B)의 개수 및 제2 중심축(AX)을 따라 제3 기판 영역(C)에 배치되는 제2 칩 접속 패드(301C)의 개수가 증가할 수 있다. 일 예로서, 도 9에 도시된 제1 칩 접속 패드(201A, 201D, 301B, 301C)의 개수의 2배의 개수를 가지는 제1 칩 접속 패드가 각각 배치될 수 있다.
도 10a 및 도 10b는 본 출원의 일 실시 예에 따르는 반도체 패키지 구조물을 개략적으로 나타내는 단면도이다. 도 10a 및 도 10b를 참조하면, 반도체 패키지 구조물(5)는 제1 반도체 패키지(1-a) 및 제2 반도체 패키지(1-b)를 포함할 수 있다. 제1 반도체 패키지(1-a)는 반도체 패키지(1, 2, 3, 4) 중 어느 하나의 구조를 가질 수 있다. 제2 반도체 패키지(1-b)는 반도체 패키지(1, 2, 3, 4) 중 어느 하나의 구조를 가질 수 있다. 제1 반도체 패키지(1-a)는 제2 반도체 패키지(1-b)와 동일한 구조를 가지거나, 또는 서로 다른 구조를 가질 수 있다.
도 10a를 참조하면, 제1 반도체 패키지(1-a)는 패키지 기판(1010), 제1 반도체 칩(1020a, 1020b), 및 제2 반도체 칩(1030)을 구비할 수 있다. 패키지 기판(1010)은 제1 표면(1010S1) 및 제2 표면(1010S2)를 구비할 수 있다. 제1 반도체 칩(1020a, 1020b)는 접착층(1510)에 의해 패키지 기판(1010)과 접합할 수 있으며, 제2 반도체 칩(1030)은 접착층(1520)에 의해 제1 반도체 칩(2010)과 접합할 수 있다.
패키지 기판(1010)의 제2 표면(101S2) 상에는 칩 접속 패드(1301A, 1301C) 및 외부 접속 패드(1102A, 1102C)가 배치될 수 있다. 외부 접속 패드(1102A, 1102C) 상에는 외부 접속 수단(1120A, 1120C)가 배치될 수 있다.
제2 반도체 칩(1030)은 관통홀(1110b)과 대면하도록 배치되는 칩 패드(1310a)를 구비할 수 있다. 관통홀(1110b)을 통과하는 본딩 와이어(1320)에 의해 칩 접속 패드(1301A, 1301C)와 전기적으로 연결될 수 있다.
도 10a를 다시 참조하면, 제2 반도체 패키지(1-b)가 제1 반도체 패키지(1-a) 상에 적층될 수 있다. 제1 및 제2 반도체 패키지(1-a, 1-b)는 접착층(5000)에 의해 접합될 수 있다.
제2 반도체 패키지(1-b)는 패키지 기판(2010), 제1 반도체 칩(2020a, 2020b), 및 제2 반도체 칩(2030)을 구비할 수 있다. 패키지 기판(2010)은 제1 표면(2010S1) 및 제2 표면(2010S2)를 구비할 수 있다. 제1 반도체 칩(2020a, 1020b)은 접착층(2510)에 의해 패키지 기판(2010)과 접합할 수 있으며, 제2 반도체 칩(2030)은 접착층(2520)에 의해 제1 반도체 칩(2020a, 2020b)과 접합할 수 있다. 패키지 기판(2010)의 제2 표면(201S2) 상에는 칩 접속 패드(2301A, 2301C) 가 배치될 수 있다.
제2 반도체 칩(2030)은 칩 패드(2310a)를 구비할 수 있다. 칩 패드(2310a)는 관통홀(2110b)을 통과하는 본딩 와이어(2320)에 의해 칩 접속 패드(2301A, 2301C)와 전기적으로 연결될 수 있다.
도 10b를 참조하면, 제1 반도체 패키지(1-a)와 제2 반도체 패키지(1-b)는 패키지 기판(1010, 2010) 사이의 와이어 본딩 방법에 의해 접합될 수 있다. 제1 및 제2 반도체 패키지(1-a, 1-b)의 패키지 기판(1010, 2010)은 일 영역 상에 와이어 본딩을 위한 접속 패드(1310, 2410)를 각각 구비할 수 있다. 구체적인 일 예에서, 접속 패드(1310, 2410)은 도 10a에 도시된 패키지 기판(1010, 2010)의 제1 표면(1010S1, 2010S1) 상에 배치될 수 있다. 본딩 와이어(6000)가 접속 패드(1310, 2410)을 서로 연결시킴으로써, 제1 및 제2 반도체 패키지(1-a, 1-b)는 서로 신호를 교환할 수 있다.
상술한 바와 같이, 본 실시 예에서는 하층의 제1 반도체 패키지(1-a)의 제1 및 제2 반도체 칩(1020a, 1020b, 1030)이 상층의 제2 반도체 패키지(1-b)의 패키지 기판(2010)과 서로 대면하도록 배치됨으로써, 반도체 패키지 구조물(5)을 구성할 수 있다.
도 11a 및 도 11b는 본 출원의 다른 실시 예에 따르는 반도체 패키지 구조물을 개략적으로 나타내는 단면도이다. 도 11a 및 도 11b를 참조하면, 반도체 패키지 구조물(6)는 도 10a 및 도 10b과 관련하여 상술한 반도체 패키지 구조물(5)과 대비하여, 제1 반도체 패키지(1-a)와 제2 반도체 패키지(1-b)의 접합 방식이 차별될 수 있다. 그 외, 제1 반도체 패키지(1-a)와 제2 반도체 패키지(1-b)의 구성은 실질적으로 동일하다.
도 11a를 참조하면, 본 실시 예에서는 하층의 제1 반도체 패키지(1-a)의 제1 및 제2 반도체 칩(1020a, 1020b, 1030)이, 상층의 제 반도체 패키지(1-b)의 제1 및 제2 반도체 칩(2020a, 2020b, 2030)과 서로 대면하도록 배치될 수 있다.
도 11b를 참조하면, 제1 반도체 패키지(1-a)와 제2 반도체 패키지(1-b)는 패키지 기판(1010, 2010) 사이의 와이어 본딩 방법에 의해 접합될 수 있다. 제1 및 제2 반도체 패키지(1-a, 1-b)의 패키지 기판(1010, 2010)은 일 영역 상에 와이어 본딩을 위한 접속 패드(1310, 2410)을 각각 구비할 수 있다. 구체적인 일 예에서, 접속 패드(1310)은 도 11a에 도시된 패키지 기판(1010)의 제1 표면(1010S1) 상에 배치되고, 접속 패드(2420)은 패키지 기판(2010)의 제2 표면(2010S2) 상에 배치될 수 있다. 본딩 와이어(6000)가 접속 패드(1310, 2420)을 서로 연결시킴으로써, 제1 및 제2 반도체 패키지(1-a, 1-b)는 서로 신호를 교환할 수 있다.
상술한 바와 같이, 본 출원의 실시 예들에 따르는 반도체 패키지는, 와이어 본딩 연결 방법을 이용하여, 패키지 기판 상에서 복수의 반도체 칩을 복층으로 효과적으로 적층할 수 있다. 이 때, 상기 패키지 기판은 서로 다른 방향으로 연장되는 복수의 관통홀을 구비할 수 있다. 상기 복수의 반도체 칩은 각각 대응되는 상기 복수의 관통홀과 중첩되도록 적층된 후에, 상기 관통홀을 통해 상기 반도체 패키지와 와이어 본딩 방법으로 연결될 수 있다. 이를 통해, 반도체 패키지 내 반도체 칩의 집적도가 증가할 수 있으며, 반도체 패키지의 크기가 감소할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
1 2 3 4 1-a 1-b: 반도체 패키지, 5 6: 반도체 패키지 구조물,
10 1010 2010: 패키지 기판,
110: 홀 패턴, 110a 110b 1110b 2110b: 제1 및 제2 관통홀,
20a 20b 1020a 1020b 2020a 2020b: 제1 반도체 칩,
30a 30b 1030 2030: 제2 반도체 칩,
10S1 1010S1 2010S1: 제1 표면, 10S2 1010S2 2020S2: 제2 표면,
201A 201B 201C 201D: 제1 칩 접속 패드,
301A 301B 301C 301D: 제2 칩 접속 패드,
102A 102B 102C 102D 1102A, 1102C: 외부 접속 패드,
120A 120B 120C 120D 1110b 2110b: 외부 접속 수단,
210a 210b: 제1 칩 패드,
310a 310b: 제2 칩 패드,
510 520 5000: 접착층, 710: 도전성 트레이스 패턴,
220a 220b: 제1 본딩 와이어, 320a 320b: 제2 본딩 와이어,
1301A, 1301C 2301A 2301C: 칩 접속 패드,
1310a 2310a: 칩 패드, 1310 2410: 접속 패드,
1320 2320 6000: 본딩 와이어.

Claims (21)

  1. 제1 방향으로 연장되는 제1 관통홀 및 상기 제1 방향에 수직인 제2 방향으로 연장되는 제2 관통홀을 구비하는 홀 패턴을 포함하는 패키지 기판;
    상기 패키지 기판의 상부에서 상기 제1 및 제2 관통홀 중에서 상기 제1 관통홀과 중첩되도록 배치되는 제1 반도체 칩;
    상기 제1 반도체 칩의 상부에서 상기 제1 및 제2 관통홀 중에서 상기 제2 관통홀과 중첩되도록 배치되는 제2 반도체 칩;
    상기 제1 관통홀을 통해 상기 제1 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 제1 본딩 와이어; 및
    상기 제2 관통홀을 통해 상기 제2 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 제2 본딩 와이어를 포함하는
    반도체 패키지.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 홀 패턴은 상기 제1 및 제2 관통홀이 서로 교차하는 십자 형태를 가지는
    반도체 패키지.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 홀 패턴은 상기 제1 방향을 따라 서로 이격하여 배열되는 복수의 제1 관통홀 및 상기 제2 방향을 따라 서로 이격하여 배열되는 복수의 제2 관통홀을 포함하는
    반도체 패키지.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3 항에 있어서,
    상기 복수의 제1 관통홀 사이의 제1 공간 및 상기 복수의 제2 관통홀 사이의 제2 공간의 공통 영역에 배치되고,
    상기 패키지 기판 내에서 배선층으로 기능하는 도전성 트레이스 패턴을 더 포함하는
    반도체 패키지
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 관통홀과 중첩되는 상기 제1 반도체 칩의 일 영역에 배치되며, 상기 제1 본딩 와이어와 접합하는 제1 칩 패드; 및
    상기 제2 관통홀과 중첩되는 상기 제2 반도체 칩의 일 영역에 배치되며, 상기 제2 본딩 와이어와 접합하는 제2 칩 패드를 포함하는
    반도체 패키지.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5 항에 있어서,
    상기 제1 칩 패드는 상기 제1 반도체 칩의 중앙 영역에 배치되며,
    상기 제2 칩 패드는 상기 제2 반도체 칩의 중앙 영역에 배치되는
    반도체 패키지.
  7. 삭제
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    한 쌍의 상기 제1 반도체 칩이 상기 패키지 기판의 표면 상에서 서로 평행하게 배치되고,
    한 쌍의 상기 제2 반도체 칩이 상기 한 쌍의 제1 반도체 칩의 상부에서 서로 평행하게 배치되는
    반도체 패키지.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8 항에 있어서,
    상기 한 쌍의 제1 반도체 칩 및 상기 한 쌍의 제 2 반도체 칩은 서로 수직 방향으로 배치되며,
    상기 패키지 기판의 표면 상에서 4 개의 중첩 영역을 가지도록 배치되는
    반도체 패키지.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 및 제2 반도체 칩은 모두 동일한 크기를 가지는
    반도체 패키지.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    한 쌍의 상기 제1 반도체 칩이 상기 패키지 기판의 표면 상에서 서로 평행하게 배치되고,
    하나의 상기 제2 반도체 칩이 상기 한 쌍의 제1 반도체 칩의 상부에 배치되며,
    상기 제2 반도체 칩은 상기 한 쌍의 제1 반도체 칩 사이에 노출되는 상기 제2 관통홀과 중첩되도록 배치되는
    반도체 패키지.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 패키지 기판은
    상기 제1 본딩 와이어와 접속하는 제1 칩 접속 패드; 및
    상기 제2 본딩 와이어와 접속하는 제2 칩 접속 패드를 구비하는
    반도체 패키지.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서,
    상기 패키지 기판은
    상기 제1 및 제2 칩 접속 패드가 배치되는 표면과 동일한 표면에 배치되고,
    상기 제1 및 제2 칩 접속 패드와 전기적으로 연결되는 외부 접속 패드를 구비하는
    반도체 패키지.
  14. 서로 교차하는 제1 관통홀 및 제2 관통홀을 구비하는 홀 패턴을 포함하되, 서로 대향하는 제1 및 제2 표면 상에서 상기 홀 패턴에 의해 정의되는 서로 다른 제1 내지 제4 기판 영역을 가지는 패키지 기판;
    상기 제1 표면의 상부에서, 상기 제1 및 제2 기판 영역, 및 상기 제3 및 제4 기판 영역을 각각 커버하도록 배치되며, 상기 제1 관통홀과 중첩되는 한 쌍의 제1 반도체 칩;
    상기 한 쌍의 제1 반도체 칩 상에서, 상기 제1 및 제3 기판 영역, 및 상기 제2 및 제4 기판 영역을 각각 커버하도록 배치되며, 상기 제2 관통홀과 중첩되는 한 쌍의 제2 반도체 칩;
    상기 제1 관통홀을 통해 상기 한 쌍의 제1 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 제1 본딩 와이어; 및
    상기 제2 관통홀을 통해 상기 한 쌍의 제2 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 제2 본딩 와이어를 포함하는
    반도체 패키지.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서,
    상기 제1 관통홀은 제1 방향으로 연장되며, 상기 제2 관통홀은 상기 제1 방향에 수직인 제2 방향으로 연장되는
    반도체 패키지.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서,
    상기 제1 관통홀과 중첩되는 상기 한 쌍의 제1 반도체 칩의 일 영역에 각각 배치되며, 상기 제1 본딩 와이어와 접합하는 제1 칩 패드; 및
    상기 제2 관통홀과 중첩되는 상기 한 쌍의 제2 반도체 칩의 일 영역에 각각 배치되며, 상기 제2 본딩 와이어와 접합하는 제2 칩 패드를 포함하는
    반도체 패키지.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서,
    상기 패키지 기판은
    상기 제2 표면 상에 배치되고, 상기 제1 및 제2 본딩 와이어와 각각 접합하는 제1 및 제2 칩 접속 패드를 구비하는
    반도체 패키지.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서,
    상기 패키지 기판은
    상기 제2 표면 상에서, 상기 제1 및 제2 칩 접속 패드와 전기적으로 연결되며
    외부 접속 수단이 접속되는 외부 접속 패드를 구비하는
    반도체 패키지.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18 항에 있어서,
    상기 외부 접속 패드는 상기 제1 내지 제4 기판 영역에 각각 배치되는
    반도체 패키지.
  20. 제1 항의 상기 반도체 패키지가 수직 방향으로 적어도 둘 이상 적층된 구조물이며,
    하층의 상기 반도체 패키지의 제1 및 제2 반도체 칩이, 상층의 상기 반도체 패키지의 패키지 기판과 서로 대면하도록 배치되며
    상기 하층의 상기 반도체 패키지와 상기 상층의 상기 반도체 패키지가 접속 수단에 의해 전기적으로 연결되는
    반도체 패키지 구조물.
  21. 제1 항의 상기 반도체 패키지가 수직 방향으로 적어도 둘 이상 적층된 구조물이며,
    하층의 상기 반도체 패키지의 제1 및 제2 반도체 칩이, 상층의 상기 반도체 패키지의 제1 및 제2 반도체 칩과 서로 대면하도록 배치되며,
    상기 하층의 상기 반도체 패키지와 상기 상층의 상기 반도체 패키지가 접속 수단에 의해 전기적으로 연결되는
    반도체 패키지 구조물.
KR1020190024866A 2019-03-04 2019-03-04 와이어 본딩 연결 구조를 가지는 반도체 패키지 및 이를 포함하는 반도체 패키지 구조물 KR102647423B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190024866A KR102647423B1 (ko) 2019-03-04 2019-03-04 와이어 본딩 연결 구조를 가지는 반도체 패키지 및 이를 포함하는 반도체 패키지 구조물
US16/591,072 US11322475B2 (en) 2019-03-04 2019-10-02 Stack semiconductor packages having wire-bonding connection structure
CN201910993150.XA CN111653559B (zh) 2019-03-04 2019-10-18 具有引线接合连接结构的层叠半导体封装
JP2019217903A JP7474044B2 (ja) 2019-03-04 2019-12-02 ワイヤボンディング連結構造を有する積層半導体パッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190024866A KR102647423B1 (ko) 2019-03-04 2019-03-04 와이어 본딩 연결 구조를 가지는 반도체 패키지 및 이를 포함하는 반도체 패키지 구조물

Publications (2)

Publication Number Publication Date
KR20200106388A KR20200106388A (ko) 2020-09-14
KR102647423B1 true KR102647423B1 (ko) 2024-03-14

Family

ID=72335622

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190024866A KR102647423B1 (ko) 2019-03-04 2019-03-04 와이어 본딩 연결 구조를 가지는 반도체 패키지 및 이를 포함하는 반도체 패키지 구조물

Country Status (4)

Country Link
US (1) US11322475B2 (ko)
JP (1) JP7474044B2 (ko)
KR (1) KR102647423B1 (ko)
CN (1) CN111653559B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220223560A1 (en) * 2021-01-14 2022-07-14 Changxin Memory Technologies, Inc. Chip structure, packaging structure and manufacturing method of chip structure

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130015590A1 (en) * 2011-07-12 2013-01-17 Invensas Corporation Memory module in a package

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09275179A (ja) * 1996-04-02 1997-10-21 Hitachi Ltd リードフレームおよびそれを用いた半導体集積回路装置ならびにその製造方法
JP2001223324A (ja) 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
KR100460063B1 (ko) * 2002-05-03 2004-12-04 주식회사 하이닉스반도체 센터 패드 칩 적층 볼 그리드 어레이 패키지 및 그 제조방법
JP2004063767A (ja) 2002-07-29 2004-02-26 Renesas Technology Corp 半導体装置
KR100524975B1 (ko) 2003-07-04 2005-10-31 삼성전자주식회사 반도체 장치의 적층형 패키지
JP3695458B2 (ja) * 2003-09-30 2005-09-14 セイコーエプソン株式会社 半導体装置、回路基板並びに電子機器
US7205656B2 (en) 2005-02-22 2007-04-17 Micron Technology, Inc. Stacked device package for peripheral and center device pad layout device
KR101163576B1 (ko) * 2006-04-20 2012-07-06 엘지디스플레이 주식회사 유기 반도체물질을 이용한 액정표시장치용 어레이 기판 및그 제조 방법
JP2007324596A (ja) * 2006-05-30 2007-12-13 Samsung Electronics Co Ltd コンタクトスペーサを有するコンタクト構造を具備した半導体素子及びその製造方法
KR20090009690A (ko) * 2007-07-20 2009-01-23 엘지디스플레이 주식회사 인플레인 스위칭 모드의 액정표시장치
JP2009038142A (ja) 2007-07-31 2009-02-19 Elpida Memory Inc 半導体積層パッケージ
KR101465161B1 (ko) 2008-09-04 2014-11-25 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US8395191B2 (en) * 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8338963B2 (en) 2011-04-21 2012-12-25 Tessera, Inc. Multiple die face-down stacking for two or more die
JP2012256629A (ja) * 2011-06-07 2012-12-27 Panasonic Corp 半導体装置及びその製造方法
US9230609B2 (en) * 2012-06-05 2016-01-05 Rambus Inc. Memory bandwidth aggregation using simultaneous access of stacked semiconductor memory die
US9275786B2 (en) * 2014-07-18 2016-03-01 Qualcomm Incorporated Superposed structure 3D orthogonal through substrate inductor
KR20160141280A (ko) * 2015-05-29 2016-12-08 에스케이하이닉스 주식회사 반도체 패키지
KR102639101B1 (ko) * 2017-02-24 2024-02-22 에스케이하이닉스 주식회사 전자기간섭 차폐 구조를 갖는 반도체 패키지

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130015590A1 (en) * 2011-07-12 2013-01-17 Invensas Corporation Memory module in a package

Also Published As

Publication number Publication date
US20200286856A1 (en) 2020-09-10
US11322475B2 (en) 2022-05-03
CN111653559B (zh) 2024-03-08
CN111653559A (zh) 2020-09-11
KR20200106388A (ko) 2020-09-14
JP2020145407A (ja) 2020-09-10
JP7474044B2 (ja) 2024-04-24

Similar Documents

Publication Publication Date Title
US7994621B2 (en) Stacked semiconductor package
KR101118711B1 (ko) 중앙 콘택을 구비한 적층형 마이크로전자 조립체
JP2002076057A5 (ko)
KR102509048B1 (ko) 반도체 패키지
JP2014099591A (ja) ブリッジング・ブロックを使用したマルチチップ・モジュール接続
JP2003110084A (ja) 半導体装置
US20200402959A1 (en) Stacked semiconductor package having an interposer
KR20190125887A (ko) 반도체 다이와 이격된 브리지 다이를 포함하는 반도체 패키지
US11682627B2 (en) Semiconductor package including an interposer
KR20190119474A (ko) 칩 스택 패키지
KR102647423B1 (ko) 와이어 본딩 연결 구조를 가지는 반도체 패키지 및 이를 포함하는 반도체 패키지 구조물
KR20210096532A (ko) 베이스 모듈에 복수의 칩들이 스택된 반도체 패키지
US20090065924A1 (en) Semiconductor package with reduced volume and signal transfer path
KR20200033020A (ko) 부분 중첩 반도체 다이 스택 패키지
KR20100004790A (ko) 반도체 패키지
US11444052B2 (en) Semiconductor package including a package substrate including staggered bond fingers
KR20210045876A (ko) 반도체 패키지
US20210242176A1 (en) Semiconductor packages
KR101811738B1 (ko) 중앙 콘택을 구비한 적층형 마이크로전자 조립체
CN219286404U (zh) 芯片互连结构
JP2002033443A (ja) 半導体モジュール
JP2002368186A (ja) 半導体装置
JP2003100798A (ja) 半導体装置
JP4578220B2 (ja) 半導体装置
TW202412202A (zh) 半導體裝置及其製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right