JP7474044B2 - ワイヤボンディング連結構造を有する積層半導体パッケージ - Google Patents

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Description

本出願は、半導体パッケージに関し、より詳細には、ワイヤボンディング連結構造を有する積層半導体パッケージに関する。
最近の半導体製品は、より減少した体積を有しながらも、高容量のデータ処理能力を備えることを要求している。一方、半導体チップの高性能化を追求する方法は、半導体製造工程上の限界に達している。これによって、１つの半導体パッケージ内に複数の半導体チップ（ｃｈｉｐ）を集積して、これらを介して全体的なデータ処理能力を向上させる方法が提案されている。
前記半導体パッケージ内に前記半導体チップの集積率を高めるための方法として、前記半導体チップをパッケージ基板上に多様な方式で積層（ｓｔａｃｋ）させる技術が開発されている。積層された半導体チップは、ボンディングワイヤまたはバンプのような接続方式でパッケージ基板と電気的に連結可能である。
本出願の一実施形態は、パッケージ基板上においてワイヤボンディング連結方法によって複数の半導体チップが効率的に積層される半導体パッケージの構造を提供する。
本出願の一態様に係る半導体パッケージが提供される。前記半導体パッケージは、第１方向に延びる第１貫通ホールと、前記第１方向に垂直な第２方向に延びる第２貫通ホールとを備えるホールパターンを含むパッケージ基板と、前記パッケージ基板の上部で前記第１貫通ホールと重なるように配置される第１半導体チップと、前記パッケージ基板の上部で前記第２貫通ホールと重なるように配置される第２半導体チップと、前記第１貫通ホールを介して前記第１半導体チップと前記パッケージ基板とを電気的に連結する第１ボンディングワイヤと、前記第２貫通ホールを介して前記第２半導体チップと前記パッケージ基板とを電気的に連結する第２ボンディングワイヤとを含む。
本出願の他の態様に係る半導体パッケージが提供される。前記半導体パッケージは、パッケージ基板と、一対の第１半導体チップと、一対の第２半導体チップと、第１ボンディングワイヤと、第２ボンディングワイヤとを含む。前記パッケージ基板は、互いに交差する第１貫通ホールおよび第２貫通ホールを備えるホールパターンを含むが、互いに対向する第１および第２表面上で前記ホールパターンによって定義される互いに異なる第１～第４基板領域を有する。前記一対の第１半導体チップは、前記第１表面の上部で、前記第１および第２基板領域、および前記第３および第４基板領域をそれぞれカバーするように配置され、前記第１貫通ホールと重なる。前記一対の第２半導体チップは、前記一対の第１半導体チップ上で、前記第１および第３基板領域、および前記第２および第４基板領域をそれぞれカバーするように配置され、前記第２貫通ホールと重なる。前記第１ボンディングワイヤは、前記第１貫通ホールを介して前記一対の第１半導体チップと前記パッケージ基板とを電気的に連結する。前記第２ボンディングワイヤは、前記第２貫通ホールを介して前記一対の第２半導体チップと前記パッケージ基板とを電気的に連結する。
上述した本出願の実施形態に係る半導体パッケージは、ワイヤボンディング連結方法を利用して、パッケージ基板上で複数の半導体チップを効果的に積層することができる。この時、前記パッケージ基板は、互いに異なる方向に延びる複数の貫通ホールを備えることができる。前記複数の半導体チップは、それぞれ対応する前記複数の貫通ホールと重なるように積層された後に、前記貫通ホールを通過して配置されるボンディングワイヤによって前記パッケージ基板と連結可能である。これによって、半導体パッケージ内の半導体チップの集積度が増加することができ、半導体パッケージの大きさが減少することができる。
本出願の一実施形態に係る半導体パッケージを概略的に示す平面図である。 図１の半導体パッケージのパッケージ基板を概略的に示す平面図である。 図１の半導体パッケージにおいて、パッケージ基板と第１半導体チップとの結合関係を概略的に示す平面図である。 図１の半導体パッケージにおいて、パッケージ基板と第２半導体チップとの結合関係を概略的に示す平面図である。 図１の半導体パッケージのＩ－Ｉ’ラインに沿った断面図である。 図１の半導体パッケージのＩＩ－ＩＩ’ラインに沿った断面図である。 本出願の他の実施形態に係る半導体パッケージを概略的に示す平面図である。 本出願のさらに他の実施形態に係る半導体パッケージを概略的に示す平面図である。 本出願のさらに他の実施形態に係る半導体パッケージを概略的に示す平面図である。 本出願の一実施形態に係る半導体パッケージ構造物を概略的に示す断面図である。 本出願の一実施形態に係る半導体パッケージ構造物を概略的に示す断面図である。 本出願の他の実施形態に係る半導体パッケージ構造物を概略的に示す断面図である。 本出願の他の実施形態に係る半導体パッケージ構造物を概略的に示す断面図である。
本出願の例の記載において使う用語は、提示された実施例における機能を考慮して選択された用語であって、その用語の意味は、技術分野における使用者、運用者の意図または慣例などによって異なる。使われた用語の意味は、本明細書に具体的に定義された場合、定義された定義に従い、具体的な定義がない場合、当業者が一般的に認識する意味で解釈される。本出願の例の記載において、「第１」および「第２」のような記載は、部材を区分するためのものであり、部材自体を限定したり、特定の順序を意味するもので使われたわけではない。
半導体パッケージは、半導体チップのような電子素子を含むことができ、半導体チップは、電子回路が集積された半導体基板がチップ状に切断加工された形態を含むことができる。半導体チップは、ＤＲＡＭやＳＲＡＭ、ＮＡＮＤ ＦＬＡＳＨ、ＮＯＲ ＦＬＡＳＨ、ＭＲＡＭ、ＲｅＲＡＭ、ＦｅＲＡＭまたはＰｃＲＡＭのようなメモリ（ｍｅｍｏｒｙ）集積回路が集積されたメモリチップや、または半導体基板に論理回路が集積されたロジッグ（ｌｏｇｉｃ）チップやエーシック（ＡＳＩＣ）チップを意味することができる。一方、前記半導体チップは、半導体ダイと名付けられてもよい。
半導体パッケージは、前記半導体チップが実装される印刷回路基板を含むことができる。前記印刷回路基板は、少なくとも１層以上の集積回路パターンを含むことができ、本明細書においてパッケージ基板と名付けられる。前記パッケージ基板と前記半導体チップとの通信のために、ワイヤボンディングのような接続方法が適用可能である。
半導体パッケージは、各種電子情報処理装置、一例として、携帯端末のような情報通信機器や、バイオ（ｂｉｏ）やヘルスケア（ｈｅａｌｔｈ ｃａｒｅ）関連の電子機器、人間に着用可能な（ｗｅａｒａｂｌｅ）電子機器などに適用可能である。
明細書全文にわたる同一の参照符号は、同一の構成要素を指し示すことができる。同一の参照符号または類似の参照符号は、該当する図面で言及または説明されていなくても、他の図面を参照して説明される。また、参照符号が表示されていなくても、他の図面を参照して説明される。
本出願の明細書において、複数の第１半導体チップのうち上側チップおよび下側チップとは、同一平面上で互いに異なる位置にそれぞれ配置される第１半導体チップを相互間に相対的に指し示すものであり得る。また、複数の第２半導体チップのうち左側チップおよび右側チップとは、同一平面上で互いに異なる位置にそれぞれ配置される第２半導体チップを相互間に相対的に指し示すものであり得る。
図１は、本出願の一実施形態に係る半導体パッケージを概略的に示す平面図である。図２は、図１の半導体パッケージのパッケージ基板を概略的に示す平面図である。図３は、図１の半導体パッケージにおいて、パッケージ基板と第１半導体チップとの結合関係を概略的に示す平面図である。図４は、図１の半導体パッケージにおいて、パッケージ基板と第２半導体チップとの結合関係を概略的に示す平面図である。図４では、説明の便宜上、パッケージ基板と第２半導体チップとの間に介在する第１半導体チップの図示を省略している。
図１を参照すれば、半導体パッケージ１は、ホールパターン１１０を備えるパッケージ基板１０を含む。ホールパターン１１０は、第１および第２貫通ホール１１０ａ、１１０ｂを含むことができる。また、半導体パッケージ１は、パッケージ基板１０の上部で第１貫通ホール１１０ａと重なるように配置される第１半導体チップ２０ａ、２０ｂと、第２貫通ホール１１０ｂと重なるように配置される第２半導体チップ３０ａ、３０ｂとを含む。具体的には、第１半導体チップ２０ａ、２０ｂは、パッケージ基板１０の第１中心軸ＡＸ１に垂直な方向（例として、ｙ－方向）に沿って長軸が配置される。第２半導体チップ３０ａ、３０ｂは、パッケージ基板の第２中心軸ＡＸ２に垂直な方向（例として、ｘ－方向）に沿って長軸が配置される。
一実施形態において、第１および第２半導体チップ２０ａ、２０ｂ、３０ａ、３０ｂは、パッケージ基板１０上で順次に配置される。図示のように、パッケージ基板１０上で一対の第１半導体チップ２０ａ、２０ｂが配置され、一対の第１半導体チップ２０ａ、２０ｂ上に一対の第２半導体チップ３０ａ、３０ｂが配置される。したがって、半導体パッケージ１は、パッケージ基板１０上で積層された計４つの半導体チップを含むことができる。
一実施形態において、第１および第２半導体チップ２０ａ、２０ｂ、３０ａ、３０ｂは、パッケージ基板１０の第１表面１０Ｓ１に垂直な方向に、少なくとも一部分が互いに重なるように配置される。一実施形態において、一対の第１半導体チップ２０ａ、２０ｂは、互いに同一の大きさを有することができる。一実施形態において、一対の第２半導体チップ３０ａ、３０ｂは、互いに同一の大きさを有することができる。一実施形態において、第１半導体チップ２０ａ、２０ｂは、第２半導体チップ３０ａ、３０ｂと互いに同一の大きさを有することができる。
図１を参照すれば、一対の第１半導体チップ２０ａ、２０ｂが第１表面１０Ｓ１上で第２中心軸ＡＸ２に沿って互いに平行に配置される。一方、一対の第２半導体チップ３０ａ、３０ｂが一対の第１半導体チップ２０ａ、２０ｂの上部で第１中心軸ＡＸ１に沿って互いに平行に配置される。すなわち、一対の第１半導体チップ２０ａ、２０ｂと一対の第２半導体チップ３０ａ、３０ｂは、第１表面１０Ｓ１上で互いに垂直方向に配置される。その結果、一対の第１半導体チップ２０ａ、２０ｂと一対の第２半導体チップ３０ａ、３０ｂは、第１表面１０Ｓ１上で４つの重畳領域を有することができる。
後述のように、第１半導体チップ２０ａ、２０ｂと第２半導体チップ３０ａ、３０ｂの４つの重畳領域は、第１～第４基板領域Ａ、Ｂ、Ｃ、Ｄでそれぞれ形成される。具体的には、前記重畳領域は、第１中心軸ＡＸ１および第２中心軸ＡＸ２に対して互いに対称となり得る。上述のように、前記重畳領域が発生するように第１半導体チップ２０ａ、２０ｂと第２半導体チップ３０ａ、３０ｂを配置することにより、第１および第２貫通ホール１１０ａ、１１０ｂを介したワイヤボンディング構造を効果的に形成することができ、半導体パッケージ１内の半導体チップの集積度を向上させることができる。図１～図４を参照すれば、パッケージ基板１０は、第１および第２半導体チップ２０ａ、２０ｂ、３０ａ、３０ｂを外部機器と電気的および信号的に連結するための連結配線構造体（ｉｎｔｅｒｃｏｎｎｅｃｔ ｓｔｒｕｃｔｕｒｅ）であってもよい。一例として、パッケージ基板１０は、印刷回路基板（ＰＣＢ：Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）、インターポーザ（ｉｎｔｅｒｐｏｓｅｒ）またはフレキシブル印刷回路基板（ＦＰＣＢ：Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）の形態であってもよい。パッケージ基板１０は、絶縁物質または誘電物質を含む基板ボディを備え、導電性トレースパターン（図示せず）を備えることができる。
図２を参照すれば、パッケージ基板１０は、ホールパターン１１０を含むことができる。ホールパターン１１０は、第１方向（例として、ｘ－方向）に延びる第１貫通ホール１１０ａと、前記第１方向と垂直な第２方向（例として、ｙ－方向）に延びる第２貫通ホール１１０ｂとを備えることができる。第１貫通ホール１１０ａは、パッケージ基板１０の第１中心軸ＡＸ１に沿って形成され、第２貫通ホール１１０ｂは、パッケージ基板１０の第２中心軸ＡＸ２に沿って形成される。第１中心軸ＡＸ１は、前記第１方向に平行であり、第２中心軸ＡＸ２は、前記第２方向に平行であり得る。第１および第２中心軸ＡＸ１、ＡＸ２が交差する地点を図面にて中心点ＡＸ０と表示する。一実施形態において、ホールパターン１１０は、第１および第２貫通ホール１１０ａ、１１０ｂが互いに交差する十字形態を有することができる。
一方、パッケージ基板１０は、第１中心軸ＡＸ１に対して互いに対称の形態を有することができ、第２中心軸ＡＸ２に対して互いに対称の形態を有することができる。すなわち、パッケージ基板１０がｘ－方向に沿った第１長さＬ１０ｘとｙ－方向に平行な第２長さＬ１０ｙを有する時、第１中心軸ＡＸ１は、第２長さＬ１０ｙの１／２地点を通過することができ、第２中心軸ＡＸ２は、第１長さＬ１０ｘの１／２地点を通過することができる。
図１～図４を参照すれば、パッケージ基板１０は、第１および第２半導体チップ２０ａ、２０ｂ、３０ａ、３０ｂが配置される第１表面１０Ｓ１と、第１表面１０Ｓ１の反対側に位置する第２表面１０Ｓ２とを有することができる。パッケージ基板１０は、第１および第２表面１０Ｓ１、１０Ｓ２上で、ホールパターン１１０によって定義される互いに異なる第１～第４基板領域Ａ、Ｂ、Ｃ、Ｄを有することができる。第１～第４基板領域Ａ、Ｂ、Ｃ、Ｄは、ホールパターン１１０を境界として互いに区分される。
図１および図２を参照すれば、パッケージ基板１０は、第２表面１０Ｓ２上に配置され、第１および第２半導体チップ２０ａ、２０ｂ、３０ａ、３０ｂとの電気的連結のための第１および第２チップ接続パッド２０１Ａ、２０１Ｂ、２０１Ｃ、２０１Ｄ、３０１Ａ、３０１Ｂ、３０１Ｃ、３０１Ｄを含むことができる。具体的には、パッケージ基板１０は、第１基板領域Ａで第１半導体チップ２０ａとの電気的連結のための第１チップ接続パッド２０１Ａと、第２半導体チップ３０ａとの電気的連結のための第２チップ接続パッド３０１Ａとを備えることができる。パッケージ基板１０は、第２基板領域Ｂで第１半導体チップ２０ａとの電気的連結のための第１チップ接続パッド２０１Ｂと、第２半導体チップ３０ｂとの電気的連結のための第２チップ接続パッド３０１Ｂとを備えることができる。パッケージ基板１０は、第３基板領域Ｃで第１半導体チップ２０ｂとの電気的連結のための第１チップ接続パッド２０１Ｃと、第２半導体チップ３０ａとの電気的連結のための第２チップ接続パッド３０１Ｃとを備えることができる。パッケージ基板１０は、第４基板領域Ｄで第１半導体チップ２０ｂとの電気的連結のための第１チップ接続パッド２０１Ｄと、第２半導体チップ３０ｂとの電気的連結のための第２チップ接続パッド３０１Ｄとを備えることができる。
また、パッケージ基板１０は、第２表面１０Ｓ２上で外部接続パッド１０２Ａ、１０２Ｂ、１０２Ｃ、１０２Ｄを備えることができる。外部接続パッド１０２Ａ、１０２Ｂ、１０２Ｃ、１０２Ｄは、第１～第４基板領域Ａ、Ｂ、Ｃ、Ｄにそれぞれ配置される。外部接続パッド１０２Ａ、１０２Ｂ、１０２Ｃ、１０２Ｄは、パッケージ基板１０内の前記導電性トレースパターンによってそれぞれ対応する第１および第２チップ接続パッド２０１Ａ、２０１Ｂ、２０１Ｃ、２０１Ｄ、３０１Ａ、３０１Ｂ、３０１Ｃ、３０１Ｄと電気的に連結可能である。一実施形態として、第１基板領域Ａに配置される外部接続パッド１０２Ａは、第１チップ接続パッド２０１Ａを介して第１半導体チップ２０ａ、２０ｂのうち上側チップ２０ａの一領域と電気的信号を交換することができる。また、外部接続パッド１０２Ａは、第２チップ接続パッド３０１Ａを介して第２半導体チップ３０ａ、３０ｂのうち左側チップ３０ａの一領域と電気的信号を交換することができる。同じ方式により、第２基板領域Ｂに配置される外部接続パッド１０２Ｂは、第１チップ接続パッド２０１Ｂおよび第２チップ接続パッド３０１Ｂを用いて、第１半導体チップ２０ａ、２０ａのうち上側チップ２０ａの一領域および第２半導体チップ３０ａ、３０ｂのうち右側チップ３０ｂの一領域と電気的信号を交換することができる。同じ方式により、第３基板領域Ｃに配置される外部接続パッド１０２Ｃは、第１チップ接続パッド２０１Ｃおよび第２チップ接続パッド３０１Ｃを用いて、第１半導体チップ２０ａ、２０ｂのうち下側チップ２０ｂの一領域および第２半導体チップ３０ａ、３０ｂのうち左側チップ３０ａの一領域と電気的信号を交換することができる。同じ方式により、第４基板領域Ｄに配置される外部接続パッド１０２Ｄは、第１チップ接続パッド２０１Ｄおよび第２チップ接続パッド３０１Ｄを用いて、第１半導体チップ２０ａ、２０ｂのうち下側チップ２０ｂの一領域および第２半導体チップ３０ａ、３０ｂのうち右側チップ３０ｂの一領域と電気的信号を交換することができる。外部接続パッド１０２Ａ、１０２Ｂ、１０２Ｃ、１０２Ｄ上には外部接続手段（図示せず）がそれぞれ配置される。前記外部接続手段は、半導体パッケージ１を外部の他の半導体パッケージまたは半導体装置に連結させる役割を果たすことができる。前記外部接続手段は、一例として、ソルダボール（ｓｏｌｄｅｒ ｂａｌｌ）、バンプ（ｂｕｍｐ）、またはソルダペーストを含むことができる。
上述のように、本出願の実施形態では、パッケージ基板１０の第１～第４基板領域Ａ、Ｂ、Ｃ、Ｄに対応する外部接続パッド１０２Ａ、１０２Ｂ、１０２Ｃ、１０２Ｄおよび外部接続手段を配置することにより、外部接続パッド１０２Ａ、１０２Ｂ、１０２Ｃ、１０２Ｄをそれぞれ対応する第１および第２チップ接続パッド２０１Ａ、２０１Ｂ、２０１Ｃ、２０１Ｄ、３０１Ａ、３０１Ｂ、３０１Ｃ、３０１Ｄと隣接して配置される。これによって、第１および第２チップ接続パッド２０１Ａ、２０１Ｂ、２０１Ｃ、２０１Ｄ、３０１Ａ、３０１Ｂ、３０１Ｃ、３０１Ｄから外部接続パッド１０２Ａ、１０２Ｂ、１０２Ｃ、１０２Ｄに至る内部配線の経路、すなわち、導電性トレースパターンの経路を短縮させることができる。
図１および図３を参照すれば、第１半導体チップ２０ａ、２０ｂがパッケージ基板１０の第１表面１０Ｓ１上に配置される。第１半導体チップ２０ａ、２０ｂは、短軸方向に沿って第１長さＬ２０ｘを有し、長軸方向に沿って第２長さＬ２０ｙを有することができる。第１半導体チップ２０ａ、２０ｂは、第２中心軸ＡＸ２に平行な方向に長軸が配置される。
第１半導体チップ２０ａ、２０ｂは、第１貫通ホール１１０ａと重なるように配置される。第１半導体チップ２０ａ、２０ｂは、第２中心軸ＡＸ２に対して互いに対称の位置にそれぞれ配置される。すなわち、第１半導体チップ２０ａ、２０ｂのうち上側チップ２０ａと下側チップ２０ｂは、第２中心軸ＡＸ２の上側および下側にそれぞれ配置される。第１半導体チップ２０ａ、２０ｂは、第１中心軸ＡＸ１に対して互いに対称の形状を有するように配置される。すなわち、第１中心軸ＡＸ１は、第１半導体チップ２０ａ、２０ｂの第２長さＬ２０ｙの１／２地点を通過することができる。
第１半導体チップ２０ａ、２０ｂは、パッケージ基板１０の第１チップ接続パッド２０１Ａ、２０１Ｂ、２０１Ｃ、２０１Ｄとの電気的連結のための第１チップパッド２１０ａ、２１０ｂをそれぞれ備えることができる。第１チップパッド２１０ａ、２１０ｂは、第１中心軸ＡＸ１に隣接した第１半導体チップ２０ａ、２０ｂの中央領域にそれぞれ配置される。第１チップパッド２１０ａ、２１０ｂは、それぞれ第１中心軸ＡＸ１に対して互いに対称となる位置に一対配置される。すなわち、上側チップ２０ａの第１チップパッド２１０ａは、第１中心軸ＡＸ１に対して互いに対称となる位置に一対が配置される。また、下側チップ２０ｂの第１チップパッド２１０ｂは、第１中心軸ＡＸ１に対して互いに対称となる位置に一対が配置される。
第１チップパッド２１０ａ、２１０ｂは、パッケージ基板１０の第１表面１０Ｓ１を対面する（ｆａｃｉｎｇ）第１半導体チップ２０ａ、２０ｂの一表面上に配置される。一方、上側チップ２０ａにおける一対の第１チップパッド２１０ａは、パッケージ基板１０の第１領域Ａに配置される第１チップ接続パッド２０１Ａおよび第２領域Ｂに配置される第１チップ接続パッド２０１Ｂと第１ボンディングワイヤ２２０ａによってそれぞれ接続可能である。具体的には、一対の第１ボンディングワイヤ２２０ａは、第１貫通ホール１１０ａを通過して、一対の第１チップパッド２１０ａを対応する第１チップ接続パッド２０１Ａ、２０１Ｂにそれぞれ連結可能である。同じく、下側チップ２０ｂにおける一対の第１チップパッド２１０ｂは、パッケージ基板１０の第３領域Ｃに配置される第１チップ接続パッド２０１Ｃおよび第４領域Ｄに配置される第１チップ接続パッド２０１Ｄと第１ボンディングワイヤ２２０ｂによってそれぞれ接続可能である。
図１および図４を参照すれば、第２半導体チップ３０ａ、３０ｂがパッケージ基板１０の第１表面１０Ｓ１上に配置される。図１に関して上述するように、第２半導体チップ３０ａ、３０ｂは、第１半導体チップ２０ａ、２０ｂの上部に配置される。すなわち、パッケージ基板１０の第１表面１０Ｓ１上で第１半導体チップ２０ａ、２０ｂが先に配置され、第２半導体チップ３０ａ、３０ｂが第１半導体チップ２０ａ、２０ｂ上でパッケージ基板１０と接しない状態で、第１半導体チップ２０ａ、２０ｂと接するように配置される。しかし、図４では、説明の便宜上、パッケージ基板１０と第２半導体チップ３０ａ、３０ｂとの間に配置される第１半導体チップ２０ａ、２０ｂの図示を省略する。
第２半導体チップ３０ａ、３０ｂは、長軸方向に沿って第１長さＬ３０ｘを有し、短軸方向に沿って第２長さＬ３０ｙを有することができる。第２半導体チップ３０ａ、３０ｂは、第１中心軸ＡＸ１に平行な方向に長軸が配置される。
第２半導体チップ３０ａ、３０ｂは、第２貫通ホール１１０ｂと重なるように配置される。図１を参照すれば、第２貫通ホール１１０ｂは、第１半導体チップ２０ａ、２０ｂによって遮られないので、第２半導体チップ３０ａ、３０ｂは、第２貫通ホール１１０ｂを直接対面することができる。第２半導体チップ３０ａ、３０ｂは、第１中心軸ＡＸ１に対して互いに対称の位置にそれぞれ配置される。すなわち、第２半導体チップ３０ａ、３０ｂのうち左側チップ３０ａと右側チップ３０ｂは、第１中心軸ＡＸ１の左側および右側にそれぞれ配置される。
第２半導体チップ３０ａ、３０ｂは、第２中心軸ＡＸ２に対して互いに対称の形状を有するように配置される。すなわち、第２中心軸ＡＸ２は、第２半導体チップ３０ａ、３０ｂの第１長さＬ３０ｘの１／２地点をそれぞれ通過することができる。
第２半導体チップ３０ａ、３０ｂは、パッケージ基板１０の第２チップ接続パッド３０１Ａ、３０１Ｂ、３０１Ｃ、３０１Ｄとの電気的連結のための第２チップパッド３１０ａ、３１０ｂをそれぞれ備えることができる。第２チップパッド３１０ａ、３１０ｂは、第２中心軸ＡＸ２に隣接した第２半導体チップ３０ａ、３０ｂの中央領域にそれぞれ配置される。第２チップパッド３１０ａ、３１０ｂは、それぞれ第２中心軸ＡＸ２に対して互いに対称となる位置に一対配置される。すなわち、左側チップ３０ａの第２チップパッド３１０ａは、第２中心軸ＡＸ２に対して互いに対称となる位置に一対が配置される。また、右側チップ３０ｂの第２チップパッド３１０ｂは、第２中心軸ＡＸ２に対して互いに対称となる位置に一対が配置される。
第２チップパッド３１０ａ、３１０ｂは、パッケージ基板１０の第１表面１０Ｓ１を対面する第２半導体チップ３０ａ、３０ｂの一表面上にそれぞれ配置される。一方、左側チップ３０ａにおける一対の第２チップパッド３１０ａは、パッケージ基板１０の第１領域Ａに配置される第１チップ接続パッド３０１Ａおよび第３領域Ｃに配置される第１チップ接続パッド３０１Ｃと第２ボンディングワイヤ３２０ａによってそれぞれ接続可能である。具体的には、一対の第２ボンディングワイヤ３２０ａは、第２貫通ホール１１０ｂを通過して、一対の第２チップパッド３１０ａを、それぞれ対応する第２チップ接続パッド３０１Ａ、３０１Ｃに連結させることができる。同じく、右側チップ３０ｂにおける一対の第２チップパッド３１０ｂは、パッケージ基板１０の第２領域Ｂに配置される第２チップ接続パッド３０１Ｂおよび第４領域Ｄに配置される第２接続パッド３０１Ｄと第２ボンディングワイヤ３２０ｂによってそれぞれ接続可能である。
上述のように、パッケージ基板１０が互いに交差する第１および第２貫通ホール１１０ａ、１１０ｂを備えることができる。これによって、パッケージ基板１０に実装される第１半導体チップ２０ａ、２０ｂが第１貫通ホール１１０ａを用いてパッケージ基板１０とワイヤボンディングされ、第１半導体チップ２０ａ、２０ｂ上に積層される第２半導体チップ３０ａ、３０ｂが第２貫通ホール１１０ｂを用いてパッケージ基板１０とワイヤボンディングされる。その結果、パッケージ基板１０上で第１および第２半導体チップ２０ａ、２０ｂ、３０ａ、３０ｂを効率的に積層することができる。この時、第１半導体チップ２０ａ、２０ｂおよび第２半導体チップ３０ａ、３０ｂは、パッケージ基板１０の第１～第４基板領域Ａ、Ｂ、Ｃ、Ｄで互いに重なる領域がそれぞれ形成されるように積層される。これによって、半導体パッケージ内の半導体チップの集積度が増加することができ、半導体パッケージの大きさが減少することができる。
図５は、図１の半導体パッケージのＩ－Ｉ’ラインに沿った断面図である。図６は、図１の半導体パッケージのＩＩ－ＩＩ’ラインに沿った断面図である。図１および図５を参照すれば、第１貫通ホール１１０ａを備えるパッケージ基板１０の第１表面１０Ｓ１上に第１半導体チップ２０ａおよび第２半導体チップ３０ａ、３０ｂが順次に積層される。第１半導体チップ２０ａの中央領域には第１チップパッド２１０ａが配置され、第１チップパッド２１０ａは、第１貫通ホール１１０ａと直接対面するように配置される。
一方、パッケージ基板１０の第２表面１０Ｓ２上には第１チップ接続パッド２０１Ａ、２０１Ｂが配置される。第２表面１０Ｓ２上で第１チップ接続パッド２０１Ａ、２０１Ｂとそれぞれ隣接して外部接続パッド１０２Ａ、１０２Ｂが配置される。図示しないが、外部接続パッド１０２Ａ、１０２Ｂは、導電性トレースパターンによって対応する第１チップ接続パッド２０１Ａ、２０１Ｂまたは第２チップ接続パッド３０１Ａ、３０１Ｂに連結可能である。一方、外部接続パッド１０２Ａ、１０２Ｂ上には前記外部接続手段（図示せず）が配置される。
図５をさらに参照すれば、第１半導体チップ２０ａの第１チップパッド２１０ａは、第１貫通ホール１１０ａを通過する第１ボンディングワイヤ２２０ａによって、パッケージ基板１０の第２表面１０Ｓ２に配置された第１チップ接続パッド２０１Ａ、２０１Ｂと接続可能である。第１半導体チップ２０ａは、活性層および第１チップパッド２１０ａがパッケージ基板１０の貫通ホール１１０ａ方向に配置されるフェースダウン型チップであり得る。図示のように、第１半導体チップ２０ａは、第１接着層５１０によってパッケージ基板１０と接合することができる。
図１および図６を参照すれば、第２貫通ホール１１０ｂを備えるパッケージ基板１０の第１表面１０Ｓ１上に第１半導体チップ２０ａ、２０ｂが配置される。第１半導体チップ２０ａ、２０ｂ上には第２半導体チップ３０ａが積層される。第１半導体チップ２０ａ、２０ｂは、第１接着層５１０によってパッケージ基板１０と接合することができ、第２半導体チップ３０ａは、第２接着層５２０によって第１半導体チップ２０ａ、２０ｂと接合することができる。第２半導体チップ３０ａの中央領域には第２チップパッド３１０ａが配置される。図示のように、第２貫通ホール１１０ｂが第１半導体チップ２０ａ、２０ｂによって遮られないので、第２チップパッド３１０ａは、第２貫通ホール１１０ｂと直接対面することができる。
一方、パッケージ基板１０の第２表面１０Ｓ２上には第２チップ接続パッド３０１Ａ、３０１Ｃが配置される。第２表面１０Ｓ２上で第２チップ接続パッド３０１Ａ、３０１Ｃとそれぞれ隣接して配置される外部接続パッド１０２Ａ、１０２Ｃが配置される。図示しないが、外部接続パッド１０２Ａ、１０２Ｃは、導電性トレースパターンによって対応する第１チップ接続パッド２０１Ａ、２０１Ｃまたは第２チップ接続パッド３０１Ａ、３０１Ｃと電気的に接続可能である。外部接続パッド１０２Ａ、１０２Ｃ上には前記外部接続手段（図示せず）が配置される。
図６をさらに参照すれば、第２半導体チップ３０ａの第２チップパッド３１０ａは、第２貫通ホール１１０ｂを通過する第２ボンディングワイヤ３２０ａによって、パッケージ基板１０の第２表面１０Ｓ２に配置された第２チップ接続パッド３０１Ａ、３０１Ｃと接続可能である。第２半導体チップ３０ａは、活性層および第２チップパッド３１０ａがパッケージ基板１０の貫通ホール１１０ｂ方向に配置されるフェースダウン型チップであり得る。
図７は、本出願の他の実施形態に係る半導体パッケージを概略的に示す平面図である。図７を参照すれば、半導体パッケージ２は、ホールパターン１１０’を備えるパッケージ基板１０’と、パッケージ基板１０’上に順次に積層される第１半導体チップ２０ａ、２０ｂおよび第２半導体チップ３０ａ、３０ｂとを含む。本実施形態において、半導体パッケージ２は、パッケージ基板１０’のホールパターン１１０’の構成を除いた残りの構成が、図１～図６に関して上述した半導体パッケージ１と実質的に同一である。パッケージ基板１０’は、第１表面１０’Ｓ１と第２表面１０’Ｓ２とを有し、第１表面１０’Ｓ１上に第１および第２半導体チップ２０ａ、２０ｂ、３０ａ、３０ｂが積層される。
図７を参照すれば、ホールパターン１１０’は、複数の第１貫通ホール１１０ａ’と、複数の第２貫通ホール１１０ｂ’とを含む。複数の第１貫通ホール１１０ａ’は、第１方向、例として、第１中心軸ＡＸ１の方向に沿って互いに離隔して配列される。複数の第２貫通ホール１１０ｂ’は、第２方向、例として、第２中心軸ＡＸ２の方向に沿って互いに離隔して配列される。これによって、図２のパッケージ基板１０内部のホールパターン１１０と比較すれば、図７のホールパターン１１０’は、第１貫通ホール１１０ａ’と第２貫通ホール１１０ｂ’とが互いに交差しない形態を有する。すなわち、図７のホールパターン１１０’では、第１中心軸ＡＸ１と第２中心軸ＡＸ２とが交差する中心点ＡＸ０と隣接した第５基板領域Ｅには貫通ホールが形成されない。前記第５基板領域Ｅには、パッケージ基板内で配線層として機能する導電性トレースパターン７１０が配置される。つまり、導電性トレースパターン７１０は、互いに離隔して配列される複数の第１貫通ホール１１０ａ’の間の第１空間、および互いに離隔して配列される複数の第２貫通ホール１１０ｂ’の間の第２空間の共通領域に配置される。
一実施形態において、導電性トレースパターン７１０は、第１基板領域Ａの外部接続パッド１０２Ａと第４基板領域Ｄの外部接続パッド１０２Ｄとを直接連結させることができる。これによって、パッケージ基板１０内で第１基板領域Ａの外部接続パッド１０２Ａと第４基板領域Ｄの外部接続パッド１０２Ｄとの間で電気的信号を交換するルーティング経路が短縮できる。このように、本実施形態のパッケージ基板１０’では、図１～図６のパッケージ基板１０の貫通ホールのうち一部分を基板領域に代替して、パッケージ基板１０内の導電性トレースパターン層７１０が配置される領域を追加的に確保することができる。
図８は、本出願のさらに他の実施形態に係る半導体パッケージを概略的に示す平面図である。図８を参照すれば、半導体パッケージ３は、ホールパターン１１０を備えるパッケージ基板１０と、パッケージ基板１０上に順次に積層される第１半導体チップ２０ａ、２０ｂおよび第２半導体チップ４０とを含む。本実施形態において、半導体パッケージ３は、第２半導体チップ４０の大きさが第１半導体チップ２０ａ、２０ｂの大きさと異なる点を除けば、図１～図６に関して上述した半導体パッケージ１と実質的に同一である。
図示のように、第１半導体チップ２０ａ、２０ｂは、パッケージ基板１０の第１表面１０Ｓ１上で第２中心軸ＡＸ２に互いに対称の位置に一対が配置される。第２半導体チップ４０は、一対の第１半導体チップ２０ａ、２０ｂの上部に配置される単一チップであり得る。第２半導体チップ４０は、一対の第１半導体チップ２０ａ、２０ｂの間に露出する第２貫通ホール１１０ｂと重なるように配置される。この場合、第２半導体チップ４０は、一対の第２チップパッド４１０ａ、４１０ｂを備えることができる。一対の第２チップパッド４１０ａ、４１０ｂは、第２ボンディングワイヤ４２０ａ、４２０ｂによって、第１～第４基板領域Ａ、Ｂ、Ｃ、Ｄに配置される対応する第２チップ接続パッド４０１Ａ、４０１Ｂ、４０１Ｃ、４０１Ｄとそれぞれ連結可能である。
図示しないいくつかの他の実施形態において、第２半導体チップ４０は、一対の第２チップパッド４１０ａ、４１０ｂのいずれか１つだけを備えることができる。この場合、第２チップ接続パッドは、パッケージ基板１０の第２チップ接続パッド４０１Ａ、４０１Ｂ、４０１Ｃ、４０１Ｄの対応するいずれか１つの第２チップ接続パッドにのみ接続可能である。
図９は、本出願のさらに他の実施形態に係る半導体パッケージを概略的に示す平面図である。図９を参照すれば、半導体パッケージ４は、ホールパターン１１０を備えるパッケージ基板１０と、パッケージ基板１０上に順次に積層される第１半導体チップ２０ａ、２０ｂおよび第２半導体チップ３０ａ、３０ｂとを含む。本実施形態において、半導体パッケージ４は、第１および第２チップ接続パッド２０１Ａ、２０１Ｄ、３０１Ｂ、３０１Ｃと第１および第２チップパッド２１０ａ、２１０ｂ、３１０ａ、３１０ｂの構成を除けば、図１～図６に関して上述した半導体パッケージ１と実質的に同一である。
パッケージ基板１０は、第１中心軸ＡＸ１を基準としていずれか一方向にのみ第１チップ接続パッド２０１Ａ、２０１Ｄを備えることができる。また、パッケージ基板１０は、第２中心軸ＡＸ２を基準としていずれか一方向にのみ第２チップ接続パッド３０１Ｂ、３０１Ｃを備えることができる。これによって、第１チップパッド２１０ａ、２１０ｂ、第２チップパッド３１０ａ、３１０ｂ、第１ボンディングワイヤ２２０ａ、２２０ｂ、および第２ボンディングワイヤ３２０ａ、３２０ｂは、それぞれ対応する位置に配置される。
図１～図６の半導体パッケージ１と対比して、本実施形態の半導体パッケージ４において、第１チップ接続パッド２０１Ａは、第１半導体チップ２０ａ、２０ｂのうち上側チップ２０ａの全体領域と電気的信号を交換することができる。第１チップ接続パッド２０１Ｄは、第１半導体チップ２０ａ、２０ｂのうち下側チップ２０ｂの全体領域と電気的信号を交換することができる。同じく、第２チップ接続パッド３０１Ｂは、第２半導体チップ３０ａ、３０ｂのうち右側チップ３０ｂの全体領域と電気的信号を交換することができる。第２チップ接続パッド３０１Ｃは、第２半導体チップ３０ａ、３０ｂのうち左側チップ３０ａの全体領域と電気的信号を交換することができる。
一方、本実施形態の半導体パッケージ４では、図１～図６の半導体パッケージ１と対比して、第１および第２中心軸ＡＸ１、ＡＸ２を基準としていずれか一方向にのみ第１および第２チップ接続パッド２０１Ａ、２０１Ｄ、３０１Ｂ、３０１Ｃが配置されるので、全体の第１および第２チップ接続パッドの個数が半分に減少して示されているが、必ずしもこれに限定されない。いくつかの他の実施形態において、第１中心軸ＡＸ１に沿って第１基板領域Ａに配置される第１チップ接続パッド２０１Ａの個数は増加できる。また、第１中心軸ＡＸ１に沿って第４基板領域Ｄに配置される第１チップ接続パッド２０１Ｄの個数は増加できる。同じく、第２中心軸ＡＸ２に沿った第２基板領域Ｂに配置される第２チップ接続パッド３０１Ｂの個数、および第２中心軸ＡＸ２に沿って第３基板領域Ｃに配置される第２チップ接続パッド３０１Ｃの個数が増加できる。一例として、図９に示された第１および第２接続パッド２０１Ａ、２０１Ｄ、３０１Ｂ、３０１Ｃの個数の２倍の個数を有する第１チップ接続パッドがそれぞれ配置される。
図１０Ａおよび図１０Ｂは、本出願の一実施形態に係る半導体パッケージ構造物を概略的に示す断面図である。図１０Ａおよび図１０Ｂを参照すれば、半導体パッケージ構造物５は、第１半導体パッケージ１－ａと、第２半導体パッケージ１－ｂとを含むことができる。第１半導体パッケージ１－ａは、半導体パッケージ１、２、３、４のいずれか１つの構造を有することができる。第２半導体パッケージ１－ｂは、半導体パッケージ１、２、３、４のいずれか１つの構造を有することができる。第１半導体パッケージ１－ａは、第２半導体パッケージ１－ｂと同一の構造を有するか、または互いに異なる構造を有することができる。
図１０Ａを参照すれば、第１半導体パッケージ１－ａは、パッケージ基板１０１０と、第１半導体チップ１０２０ａ、１０２０ｂと、第２半導体チップ１０３０とを備えることができる。パッケージ基板１０１０は、第１表面１０１０Ｓ１および第２表面１０１０Ｓ２を備えることができる。第１半導体チップ１０２０ａ、１０２０ｂは、接着層１５１０によってパッケージ基板１０１０と接合することができ、第２半導体チップ１０３０は、接着層１５２０によって 第１半導体チップ１０２０ａ、１０２０ｂと接合することができる。
パッケージ基板１０１０の第２表面１０１Ｓ２上にはチップ接続パッド１３０１Ａ、１３０１Ｃおよび外部接続パッド１１０２Ａ、１１０２Ｃが配置される。外部接続パッド１１０２Ａ、１１０２Ｃ上には外部接続手段１１２０Ａ、１１２０Ｃが配置される。
第２半導体チップ１０３０は、貫通ホール１１１０ｂと対面するように配置されるチップパッド１３１０ａを備えることができる。貫通ホール１１１０ｂを通過するボンディングワイヤ１３２０によってチップ接続パッド１３０１Ａ、１３０１Ｃと電気的に連結可能である。
図１０Ａをさらに参照すれば、第２半導体パッケージ１－ｂが第１半導体パッケージ１－ａ上に積層される。第１および第２半導体パッケージ１－ａ、１－ｂは、接着層５０００によって接合できる。
第２半導体パッケージ１－ｂは、パッケージ基板２０１０と、第１半導体チップ２０２０ａ、２０２０ｂと、第２半導体チップ２０３０とを備えることができる。パッケージ基板２０１０は、第１表面２０１０Ｓ１および第２表面２０１０Ｓ２を備えることができる。第１半導体チップ２０２０ａ、１０２０ｂは、接着層２５１０によってパッケージ基板２０１０と接合することができ、第２半導体チップ２０３０は、接着層２５２０によって第１半導体チップ２０２０ａ、２０２０ｂと接合することができる。パッケージ基板２０１０の第２表面２０１０Ｓ２上にはチップ接続パッド２３０１Ａ、２３０１Ｃが配置される。
第２半導体チップ２０３０は、チップパッド２３１０ａを備えることができる。チップパッド２３１０ａは、貫通ホール２１１０ｂを通過するボンディングワイヤ２３２０によってチップ接続パッド２３０１Ａ、２３０１Ｃと電気的に連結可能である。
図１０Ｂを参照すれば、第１半導体パッケージ１－ａと第２半導体パッケージ１－ｂは、パッケージ基板１０１０、２０１０の間のワイヤボンディング方法によって接合できる。第１および第２半導体パッケージ１－ａ、１－ｂのパッケージ基板１０１０、２０１０は、一領域上にワイヤボンディングのための接続パッド１３１０、２４１０をそれぞれ備えることができる。具体的な一例において、接続パッド１３１０、２４１０は、図１０Ａに示されたパッケージ基板１０１０、２０１０の第１表面１０１０Ｓ１、２０１０Ｓ１上に配置される。ボンディングワイヤ６０００が接続パッド１３１０、２４１０を互いに連結させることにより、第１および第２半導体パッケージ１－ａ、１－ｂは、互いに信号を交換することができる。
上述のように、本実施形態では、下層の第１半導体パッケージ１－ａの第１および第２半導体チップ１０２０ａ、１０２０ｂ、１０３０が、上層の第２半導体パッケージ１－ｂのパッケージ基板２０１０と互いに対面するように配置されることにより、半導体パッケージ構造物５を構成することができる。
図１１Ａおよび図１１Ｂは、本出願の他の実施形態に係る半導体パッケージ構造物を概略的に示す断面図である。図１１Ａおよび図１１Ｂを参照すれば、半導体パッケージ構造物６は、図１０Ａおよび図１０Ｂに関して上述した半導体パッケージ構造物５と対比して、第１半導体パッケージ１－ａと第２半導体パッケージ１－ｂとの接合方式が差別化される。その他、第１半導体パッケージ１－ａと第２半導体パッケージ１－ｂの構成は、実質的に同一である。
図１１Ａを参照すれば、本実施形態では、下層の第１半導体パッケージ１－ａの第１および第２半導体チップ１０２０ａ、１０２０ｂ、１０３０が、上層の第２半導体パッケージ１－ｂの第１および第２半導体チップ２０２０ａ、２０２０ｂ、２０３０と互いに対面するように配置される。
図１１Ｂを参照すれば、第１半導体パッケージ１－ａと第２半導体パッケージ１－ｂは、パッケージ基板１０１０、２０１０の間のワイヤボンディング方法によって接合できる。第１および第２半導体パッケージ１－ａ、１－ｂのパッケージ基板１０１０、２０１０は、一領域上にワイヤボンディングのための接続パッド１３１０、２４２０をそれぞれ備えることができる。具体的な一例において、接続パッド１３１０は、図１１Ａに示されたパッケージ基板１０１０の第１表面１０１０Ｓ１上に配置され、接続パッド２４２０は、パッケージ基板２０１０の第２表面２０１０Ｓ２上に配置される。ボンディングワイヤ６０００が接続パッド１３１０、２４２０を互いに連結させることにより、第１および第２半導体パッケージ１－ａ、１－ｂは、互いに信号を交換することができる。
上述のように、本出願の実施形態に係る半導体パッケージは、ワイヤボンディング連結方法を利用して、パッケージ基板上で複数の半導体チップを複層効果的に積層することができる。この時、前記パッケージ基板は、互いに異なる方向に延びる複数の貫通ホールを備えることができる。前記複数の半導体チップは、それぞれ対応する前記複数の貫通ホールと重なるように積層された後に、前記貫通ホールを介して前記半導体パッケージとワイヤボンディング方法で連結可能である。これによって、半導体パッケージ内の半導体チップの集積度が増加することができ、半導体パッケージの大きさが減少することができる。
上述のように、本出願の実施形態を図面を例示して説明するが、これは、本出願で提示しようとすることを説明するためのものであり、詳しく提示された形状に本出願で提示しようとすることを限定しようとしたわけではない。本出願で提示した技術的思想が反映される限り、多様な他の変形例が可能であろう。
１、２、３、４、１－ａ、１－ｂ：半導体パッケージ、
５、６：半導体パッケージ構造物、
１０、１０１０、２０１０：パッケージ基板、
１１０：ホールパターン、
１１０ａ、１１０ｂ、１１１０ｂ、２１１０ｂ：第１および第２貫通ホール、
２０ａ、２０ｂ、１０２０ａ、１０２０ｂ、２０２０ａ、２０２０ｂ：第１半導体チップ、
３０ａ、３０ｂ、１０３０、２０３０：第２半導体チップ、
１０Ｓ１、１０１０Ｓ１、２０１０Ｓ１：第１表面、
１０Ｓ２、１０１０Ｓ２、２０２０Ｓ２：第２表面、
２０１Ａ、２０１Ｂ、２０１Ｃ、２０１Ｄ：第１チップ接続パッド、
３０１Ａ、３０１Ｂ、３０１Ｃ、３０１Ｄ：第２チップ接続パッド、
１０２Ａ、１０２Ｂ、１０２Ｃ、１０２Ｄ、１１０２Ａ、１１０２Ｃ：外部接続パッド、
１２０Ａ、１２０Ｂ、１２０Ｃ、１２０Ｄ、１１１０ｂ、２１１０ｂ：外部接続手段、
２１０ａ、２１０ｂ：第１チップパッド、
３１０ａ、３１０ｂ：第２チップパッド、
５１０、５２０、５０００：接着層、
７１０：導電性トレースパターン、
２２０ａ、２２０ｂ：第１ボンディングワイヤ、
３２０ａ、３２０ｂ：第２ボンディングワイヤ、
１３０１Ａ、１３０１Ｃ、２３０１Ａ、２３０１Ｃ：チップ接続パッド、
１３１０ａ、２３１０ａ：チップパッド、
１３１０、２４１０：接続パッド、
１３２０、２３２０、６０００：ボンディングワイヤ。

Claims (21)

  1. 第１方向に延びる第１貫通ホールと、前記第１方向に垂直な第２方向に延びる第２貫通ホールとを備えるホールパターンを含むパッケージ基板と、
    前記パッケージ基板の上部で前記第１貫通ホールと重なるように配置される第１半導体チップと、
    前記パッケージ基板の上部で前記第２貫通ホールと重なるように配置される第２半導体チップと、
    前記第１貫通ホールを介して前記第１半導体チップと前記パッケージ基板とを電気的に連結する第１ボンディングワイヤと、 前記第２貫通ホールを介して前記第２半導体チップと前記パッケージ基板とを電気的に連結する第２ボンディングワイヤとを含み、
    前記第１半導体チップは前記第２方向に沿って配置される長軸を備え、前記第２半導体チップは前記第１方向に沿って配置される長軸を備え、
    前記第１半導体チップは前記第１貫通ホールの一部分を前記第２方向に横切るように配置され、
    前記第２半導体チップは前記第２貫通ホールの一部分を前記第１方向に横切るように配置される、半導体パッケージ。
  2. 前記ホールパターンは、前記第１および第２貫通ホールが互いに交差する十字形態を有する、請求項１に記載の半導体パッケージ。
  3. 前記ホールパターンは、前記第１方向に沿って互いに離隔して配列される複数の第１貫通ホールと、前記第２方向に沿って互いに離隔して配列される複数の第２貫通ホールとを含む、請求項１に記載の半導体パッケージ。
  4. 前記複数の第１貫通ホールの間の第１空間、および前記複数の第２貫通ホールの間の第２空間の共通領域に配置され、
    前記パッケージ基板内で配線層として機能する導電性トレースパターンをさらに含む、請求項３に記載の半導体パッケージ。
  5. 前記第１貫通ホールと重なる前記第１半導体チップの一領域に配置され、前記第１ボンディングワイヤと接合する第１チップパッドと、
    前記第２貫通ホールと重なる前記第２半導体チップの一領域に配置され、前記第２ボンディングワイヤと接合する第２チップパッドとを含む、請求項１に記載の半導体パッケージ。
  6. 前記第１チップパッドは、前記第１半導体チップの中央領域に配置され、
    前記第２チップパッドは、前記第２半導体チップの中央領域に配置される、請求項５に記載の半導体パッケージ。
  7. 前記第１半導体チップは、前記パッケージ基板上に配置され、
    前記第２半導体チップは、前記第１半導体チップ上に配置される、請求項１に記載の半導体パッケージ。
  8. 一対の前記第１半導体チップが前記パッケージ基板の表面上で互いに平行に配置され、
    一対の前記第２半導体チップが前記一対の第１半導体チップの上部で互いに平行に配置される、請求項１に記載の半導体パッケージ。
  9. 前記一対の第１半導体チップおよび前記一対の第２半導体チップは、互いに垂直方向に配置され、
    前記パッケージ基板の表面上で４つの重畳領域を有するように配置される、請求項８に記載の半導体パッケージ。
  10. 前記第１および第２半導体チップは、すべて同一の大きさを有する、請求項１に記載の半導体パッケージ。
  11. 一対の前記第１半導体チップが前記パッケージ基板の表面上で互いに平行に配置され、
    １つの前記第２半導体チップが前記一対の第１半導体チップの上部に配置され、
    前記第２半導体チップは、前記一対の第１半導体チップの間に露出する前記第２貫通ホールと重なるように配置される、請求項１に記載の半導体パッケージ。
  12. 前記パッケージ基板は、
    前記第１ボンディングワイヤと接続する第１チップ接続パッドと、
    前記第２ボンディングワイヤと接続する第２チップ接続パッドとを備える、請求項１に記載の半導体パッケージ。
  13. 前記パッケージ基板は、
    前記第１および第２チップ接続パッドが配置される表面と同一の表面に配置され、
    前記第１および第２チップ接続パッドと電気的に連結される外部接続パッドを備える、請求項１２に記載の半導体パッケージ。
  14. 互いに交差する第１貫通ホールおよび第２貫通ホールを備えるホールパターンを含むが、互いに対向する第１および第２表面上で前記ホールパターンによって定義される互いに異なる第１～第４基板領域を有するパッケージ基板と、
    前記第１表面の上部で、前記第１および第２基板領域、および前記第３および第４基板領域をそれぞれカバーするように配置され、前記第１貫通ホールと重なる一対の第１半導体チップと、
    前記一対の第１半導体チップ上で、前記第１および第３基板領域、および前記第２および第４基板領域をそれぞれカバーするように配置され、前記第２貫通ホールと重なる一対の第２半導体チップと、
    前記第１貫通ホールを介して前記一対の第１半導体チップと前記パッケージ基板とを電気的に連結する第１ボンディングワイヤと、
    前記第２貫通ホールを介して前記一対の第２半導体チップと前記パッケージ基板とを電気的に連結する第２ボンディングワイヤとを含む、半導体パッケージ。
  15. 前記第１貫通ホールは、第１方向に延び、前記第２貫通ホールは、前記第１方向に垂直な第２方向に延びる、請求項１４に記載の半導体パッケージ。
  16. 前記第１貫通ホールと重なる前記一対の第１半導体チップの一領域にそれぞれ配置され、前記第１ボンディングワイヤと接合する第１チップパッドと、
    前記第２貫通ホールと重なる前記一対の第２半導体チップの一領域にそれぞれ配置され、前記第２ボンディングワイヤと接合する第２チップパッドとを含む、請求項１４に記載の半導体パッケージ。
  17. 前記パッケージ基板は、
    前記第２表面上に配置され、前記第１および第２ボンディングワイヤとそれぞれ接合する第１および第２チップ接続パッドを備える、請求項１４に記載の半導体パッケージ。
  18. 前記パッケージ基板は、
    前記第２表面上で、前記第１および第２チップ接続パッドと電気的に連結され、
    外部接続手段が接続される外部接続パッドを備える、請求項１４に記載の半導体パッケージ。
  19. 前記外部接続パッドは、前記第１～第４基板領域にそれぞれ配置される、請求項１８に記載の半導体パッケージ。
  20. 請求項１に記載の前記半導体パッケージが垂直方向に少なくとも２以上積層された構造物であり、
    下層の前記半導体パッケージの第１および第２半導体チップが、上層の前記半導体パッケージのパッケージ基板と互いに対面するように配置され、
    前記下層の前記半導体パッケージと前記上層の前記半導体パッケージとが接続手段によって電気的に連結される、半導体パッケージ構造物。
  21. 請求項１に記載の前記半導体パッケージが垂直方向に少なくとも２以上積層された構造物であり、
    下層の前記半導体パッケージの第１および第２半導体チップが、上層の前記半導体パッケージの第１および第２半導体チップと互いに対面するように配置され、
    前記下層の前記半導体パッケージと前記上層の前記半導体パッケージとが接続手段によって電気的に連結される、半導体パッケージ構造物。
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