JP2014512694A - ２つ以上のダイのためのマルチダイフェイスダウン積層 - Google Patents

Abstract

超小型電子アセンブリ１００が、第１及び第２の表面１０４，１０６間にて延びる第１及び第２の開口１１６，１２６を有する基板１０２を備え、第１及び第２の開口がそれぞれ第１及び第２の横断方向に延びる長手寸法を有し、超小型電子アセンブリ１００が第１及び第２の超小型電子素子１３６，１５３を有し、第１及び第２の超小型電子素子１３６，１５３がそれぞれ前面１４０，１５７の中央領域９２４，９３２に第１及び第２の開口１１６，１２６と真直に並ぶボンドパッド１４２，１５９を有し、第１の超小型電子素子１３６の前面１４０が第１の表面１０４と向き合い、第２の超小型電子素子１５３の前面１５７が第１の超小型電子素子の裏面１３８と向き合って、第１の超小型電子素子の縁部１４６を超えて突出し、第１及び第２の超小型電子素子１３６，１５３のボンドパッド１４２，１５９が基板１０２の導体要素１０９，１１１に電気的に接続されている。
【選択図】図１

Description

［関連出願の相互参照］
本願は、２０１１年４月２１日に出願された米国仮特許出願第６１／４７７，８７７号、及び２０１１年１１月２９日に出願された米国特許出願第１３／３０６，３００号の出願日の利得を主張するものであり、これらの開示内容は、参照することによって、ここに含まれるものとする。本出願人の譲渡人に譲渡された以下の出願：いずれも２０１１年４月２１日に出願された米国仮特許出願第６１／４７７，８２０号、第６１／４７７，８８３号、及び第６１／４７７，９６７号もまた、参照することによって、ここに含まれるものとする。

［発明の分野］
本発明は、フェイスダウン状態で配置された積層半導体チップを備える超小型電子アセンブリ、及び該超小型電子アセンブリを製造する方法に関する。

半導体チップは、一般的にパッケージ化された状態で供給されており、これによって、製造中におけるチップの取扱い、及び回路基板又は他の回路パネルのような外部基板へのチップ実装中におけるチップの取扱いが容易になっている。例えば、多くの半導体チップは、表面実装に適するようにパッケージ化された状態で供給されている。このような一般的な形式である多くのパッケージは、種々の用途に対して提案されてきている。最も一般的には、このようなパッケージは、誘電体上にメッキ又はエッチングされた金属構造として形成された端子を有する「チップキャリア」として一般的に呼ばれる基板を備えるものとなっている。これらの端子は、典型的には、チップキャリア自体に沿って延びる薄いトレース（配線）のような特徴部、並びにチップの接点と端子又はトレースとの間で延びる細いリード又はワイヤによって、チップ自体の接点に接続されるようになっている。表面実装作業では、パッケージは、該パッケージ上の各端子を回路基板上の対応する接触パッドと真直ぐに並べるように、該回路基板上に配置されるようになっている。半田又は他のボンディング材料が、端子と接触パッドとの間に設けられるようになっている。パッケージは、半田を溶融若しくはリフローさせるか又はボンディング材料をそれ以外の方法によって活性化させるようにアセンブリを加熱することによって、適所に恒久的にボンディングされることになる。

多くのパッケージは、パッケージの端子に取り付けられた半田ボールの形態にある半田塊を有している。半田ボールは、典型的には、約０．１ｍｍ及び約０．８ｍｍ（５ミル及び３０ミル）の直径を有している。パッケージの底面から突出する半田ボールのアレイ（列）を有するパッケージは、一般的に、ボールグリッドアレイ（ＢＧＡ）パッケージとして呼ばれている。ランドグリッドアレイ（ＬＧＡ）パッケージとして呼ばれる他のパッケージは、半田から形成された薄い層又は薄いランドによって基板に固定されるようになっている。この種のパッケージは極めてコンパクトになっている。「チップスケールパッケージ」として一般的に呼ばれるいくつかのパッケージは、パッケージに組み入れられる素子の面積と等しい面積か又はいくらか大きな回路基板の面積を占めるものになっている。このことは、アセンブリ全体の大きさを縮小し、基板上の種々の素子間における相互接続部を短縮し、これによって、該素子間の信号伝搬時間を制限し、アセンブリの高速動作を促進する点において、有利になっている。

また、回路パネルの全体の高さ、すなわち、回路パネルの面と直交する全体の寸法を縮小するようなチップパッケージを製造することが望まれている。このような薄い超小型電子パッケージによって、該パッケージが実装された回路パネルを隣接する構造体の近傍に配置することが可能になり、これによって、回路パネルを含む製品の外形寸法を縮小することができる。単一パッケージ又はモジュール内に複数のチップを設けるための種々の提案がなされてきている。従来の「マルチチップモジュール」では、多数のチップが単一のパッケージ基板上に互いに並んで実装され、次いで、該パッケージ基板が、回路パネルに実装されるようになっている。この手法では、チップによって占有される回路パネルの総面積の縮小に限りがある。総面積は、依然として、モジュール内の個々のチップの全表面積よりも大きくなっている。

「積層」配置、すなわち、複数のチップを上下に重ねる配置によって、複数のチップをパッケージ化することも提案されてきている。積層配置では、いくつかのチップをこれらのチップの全面積よりも小さな回路パネルの面積内に実装することができる。いくつかの積層チップ配置が、例えば、特許文献１、特許文献２、及び特許文献３のいくつかの実施形態に開示されている。これらの開示内容は、参照することによって、ここに含まれるものとする。特許文献４は、チップを上下に積層し、チップに付随して設けられた、いわゆる「配線フィルム」の導体によって、チップを相互接続する構成の装置を開示している。この開示内容も、参照することによって、ここに含まれるものとする。

米国特許第５，６７９，９７７号明細書 米国特許第５，１４８，２６５号明細書 米国特許第５，３４７，１５９号明細書 米国特許第４，９４１，０３３号明細書

本技術分野におけるこれらの努力にも関わらず、チップの実質的に中央領域に配置された接点を有するチップに対するマルチチップパッケージの場合、さらなる改良が望まれている。いくつかの半導体チップ、例えば、いくつかのメモリチップは、一般的に、チップの中心軸に実質的に沿って配置された１列以上の接点を有するように製造されている。

本発明の一態様によれば、超小型電子アセンブリは、第１及び第２の表面のそれぞれによって第１及び第２の横断方向に延びる平面を画定した第１及び第２の表面を有する基板と、第１の表面と向き合う前面を有する第１の超小型電子素子と、第１の超小型電子素子の裏面と向き合う前面を有する第２の超小型電子素子とを備えている。第１の超小型電子素子の裏面は、その前面から遠く離れているとよい。第１及び第２の超小型電子素子のボンドパッドは、基板の導電要素に電気的に接続されているとよい。

基板は、第１及び第２の表面間にて延びる第１及び第２の開口を備えているとよい。第１の開口は第１の方向に延びる長手寸法を有しており、第２の開口は第２の方向に延びる長手寸法を有しており、第１及び第２の開口の長手寸法は第１及び第２の開口の短手寸法よりも大きな長さを有しており、第１及び第２の開口の短手寸法はそれぞれ第２及び第１の方向に延びているとよい。

第１の超小型電子素子は、互いに向き合った第１及び第２の縁部と、第１及び第２の縁部間の方向に延びると共に前面及び裏面間にて延びる第３の縁部と、第１の開口と真直ぐに並んだ前面の中央領域におけるボンドパッドとを有しているとよい。中央領域は、第１及び第２の縁部間距離の３分割中央部分にて延びているとよい。第２の超小型電子素子の前面は、第１の超小型電子素子における第３の縁部を超えて突出しているとよい。第２の超小型電素素子は、第２の開口と真直ぐに並んだ第２の超小型電子素子における前面の中央領域にボンドパッドを有しているとよい。中央領域は、第２の超小型電子素子の互いに向き合った第１及び第２の縁部間距離の３分割中央部分にて延びているとよい。

一実施形態では、第１の超小型電子素子のボンドパッドは、第１の開口と真直ぐに並んだ部分を有する第１のリードによって導電要素に電気的に接続されており、第２の超小型電子素子のボンドパッドは、第２の開口と真直ぐに並んだ部分を有する第２のリードによって導電要素に電気的に接続されている。特定の例では、第１のリードが第１の開口を通って延びていないか、又は第２のリードが第２の開口を通って延びていないかの少なくとも一方となっている。例示的な実施形態では、ボンドパッドは、第１の開口を通って延びる第１のワイヤボンド、及び第２の開口を通って延びる第２のワイヤボンドによって導電要素に電気的に接続されている。

一例では、超小型電子アセンブリは、第１の開口を通って延びる第１のリード、及び第２のリードもまた備えている。第１のリードは、第１の超小型電子素子におけるボンドパッドの少なくともいくつかを基板の導電要素に電気的に接続しているとよい。第２のリードは、第２の開口と真直ぐに並んだ部分を有していてもよく、第２のリードは、第２の開口を通って延びていないようになっているとよい。第２のリードは、第２の超小型電子素子におけるボンドパッドの少なくともいくつかを基板の導電要素に電気的に接続しているとよい。特定の実施形態では、第２のリードはリードボンドになっている。一実施形態では、超小型電子アセンブリは、第１及び第２の超小型電子素子の少なくとも１つにおける少なくとも一部と熱連通するヒートスプレッダも備えている。特定の例では、ヒートスプレッダは、第１及び第２の超小型電子素子のそれぞれにおける少なくとも一部と熱連通するようになっている。例示的な実施形態では、ヒートスプレッダは、第２の超小型電子素子のみと熱連通するようになっている。

一例では、超小型電子アセンブリは、基板の導電要素に電気的に接続された端子もまた備えており、該端子は、超小型電子アセンブリを外部コンポーネントに電気的に接続するように構成されている。特定の実施形態では、超小型電子アセンブリは、基板の導電要素を介して、端子の少なくともいくつか及び超小型電子素子の１つ又は複数に電気的に接続されたバッファ素子も備えている。バッファ素子は、端子の少なくとも１つにて受信した少なくとも１つの信号を再生し、該再生した少なくとも１つの信号を導電要素の少なくとも１つを介して１つ又は複数の超小型電子素子に伝達するように構成されているとよい。一実施形態では、バッファ素子は、能動素子を内部に有する超小型電子素子になっている。

特定の実施形態では、超小型電子アセンブリは、第１の超小型電子素子と向き合って、第１の超小型電子素子における第３の縁部とは反対側の第４の縁部を超えて突出した前面を有する第３の超小型電子素子もまた備えている。第３の超小型電子素子は、その前面にボンドパッドを有しており、ボンドパッドは、基板の第３の開口と真直ぐに並んでおり、導電要素に電気的に接続されているとよい。例示的な実施形態では、第３の超小型電子素子のボンドパッドは、第３の超小型電子素子における前面の中央領域に配置されており、中央領域は、第３の超小型電子素子の互いに向き合った第１及び第２の縁部間距離の３分割中央部分に延びている。

一例では、超小型電子アセンブリは第３のリードもまた備えている。第３の超小型電子素子のボンドパッドは、第３のリードによって基板の導電要素の少なくともいくつかに電気的に接続されているとよい。特定の実施形態では、第３のリードはワイヤボンドになっている。一実施形態では、第３の超小型電子素子におけるボンドパッドの５つ以上から成る少なくとも１つの列が、第３の超小型電子素子の周縁部に隣接して配置されている。特定の例では、第２及び第３の超小型電子素子のそれぞれにおける前面は単一平面上に位置している。例示的な実施形態では、第３の超小型電子素子は第２の超小型電子の少なくとも一部と重なっている。

特定の実施例では、超小型電子アセンブリは、基板の第１の表面と向き合う前面及び該前面から遠く離れた裏面を有する第４の超小型電子素子もまた備えている。第４の超小型電子素子は、その前面にボンドパッドを有しており、ボンドパッドは、基板の第４の開口と真直ぐに並んでおり、導電要素に電気的に接続されているとよい。一例では、第４の超小型電子素子のボンドパッドは、第４の超小型電子素子における前面の中央領域に配置されている。中央領域は、第４の超小型電子素子の互いに向き合った第１及び第２の縁部間距離の３分割中央部分に延びているとよい。

一実施形態では、超小型電子アセンブリは第４のリードもまた備えている。第４の超小型電子素子のボンドパッドは、第４のリードによって基板の導電要素の少なくともいくつかに電気的に接続されているとよい。特定の例では、第４のリードはワイヤボンドになっている。例示的な実施形態では、第４の超小型電子素子におけるボンドパッドの５つ以上から成る少なくとも１つの列が、第４の超小型電子素子の周縁部に隣接して配置されている。一例では、第１及び第４の超小型電子素子のそれぞれにおける前面は単一平面上に位置している。特定の例では、第２の超小型電子素子は第４の超小型電子素子の少なくとも一部と重なっている。

本発明の他の態様によれば、超小型電子アセンブリは、互いに向き合った第１及び第２の表面を有する基板と、第１の表面と向き合う前面を有する第１の超小型電子素子と、第１の超小型電子素子の裏面と向き合う前面を有する第２の超小型電子素子とを備えている。第１の超小型電子素子の裏面は、その前面から遠く離れているとよい。第１及び第２の超小型電子素子のボンドパッドは、基板の導電要素に電気的に接続されているとよい。

また、基板は、第１及び第２の表面間にて延びる少なくとも１つの第１の開口と、第１及び第２の表面間にて延びる少なくとも１つの第２の開口とを備えているとよい。また、第１の超小型電子素子は、互いに向き合った第１及び第２の縁部と、第１及び第２の縁部間の方向に延びると共に前面及び裏面間にて延びる第３の縁部とを備えているとよい。第１の超小型電子素子は、前面の中央領域にて第１の方向に延びて、少なくとも１つの第１の開口と真直ぐに並んでいる５つ以上のボンドパッドから成る少なくとも１つの列も有しているとよい。中央領域は、第１及び第２の縁部間距離の３分割中央部分にて延びているとよい。

第２の超小型電子素子の前面は、第１の超小型電子素子における第３の縁部を超えて突出しているとよい。第２の超小型電子素子は、前面の中央領域にて第２の方向に延びて、少なくとも１つの第２の開口と真直ぐに並んでいる５つ以上のボンドパッドから成る少なくとも１つの列も有しているとよい。第２の方向は第１の方向を横断しており、中央領域は、第２の超小型電子素子の互いに向き合った第１及び第２の縁部間距離の３分割中央部分にて延びているとよい。

一実施形態では、少なくとも１つの第１の開口は、第１の方向に延びる複数の第１の開口を含んでいる。特定の例では、少なくとも１つの第２の開口は、第２の方向に延びる複数の第２の開口を含んでいる。例示的な実施形態では、超小型電子アセンブリは、第１の超小型電子素子と向き合って第１の超小型電子素子における第３の縁部とは反対側の第４の縁部を超えて突出した前面を有する第３の超小型電子素子もまた備えている。第３の超小型電子素子は、その前面にボンドパッドを有しており、ボンドパッドは、基板の第３の開口と真直ぐに並んでおり、導電要素に電気的に接続されているとよい。

一例では、第３の超小型電子素子のボンドパッドは、第３の超小型電子素子における前面の中央領域に配置されており、中央領域は、第３の超小型電子素子の互いに向き合った第１及び第２の縁部間距離の３分割中央部分にて延びている。特定の実施形態では、超小型電子アセンブリは第３のリードもまた備えている。第３の超小型電子素子のボンドパッドは、第３のリードによって基板の導電要素の少なくともいくつかに電気的に接続されているとよい。一実施形態では、第３のリードはワイヤボンドになっている。特定の例では、第３の超小型電子素子におけるボンドパッドの５つ以上から成る少なくとも１つの列が、第３の超小型電子素子の周縁部に隣接して配置されている。例示的な実施形態では、第２及び第３の超小型電子素子のそれぞれにおける前面は単一平面上に位置している。一例では、第３の超小型電子素子は、第２の超小型電子素子の少なくとも一部と重なっている。

特定の実施形態では、超小型電子アセンブリは、基板の第１の表面と向き合う前面及び該前面から遠く離れた裏面を有する第４の超小型電子素子もまた備えている。第４の超小型電子素子は、その前面にボンドパッドを有しており、ボンドパッドは、基板の第４の開口と真直ぐに並んでおり、導電要素に電気的に接続されているとよい。一実施形態では、第４の超小型電子素子のボンドパッドは、第４の超小型電子素子における前面の中央領域に配置されており、中央領域は、第４の超小型電子素子の互いに向き合った第１及び第２の縁部間距離の３分割中央部分にて延びている。

特定の例では、超小型電子アセンブリは第４のリードもまた備えている。第４の超小型電子素子のボンドパッドは、第４のリードによって基板の導電要素の少なくともいくつかに電気的に接続されているとよい。例示的な実施形態では、第４のリードはワイヤボンドになっている。一例では、第４の超小型電子素子におけるボンドパッドの５つ以上から成る少なくとも１つの列が、第４の超小型電子素子の周縁部に隣接して配置されている。特定の例では、第１及び第４の超小型電子素子のそれぞれにおける前面は単一平面上に位置している。一実施形態では、第２の超小型電子素子は、第４の超小型電子素子の少なくとも一部と重なっている。

本発明のさらなる他の態様によれば、超小型電子アセンブリは、第１及び第２の表面でのそれぞれによって第１及び第２の横断方向に延びる平面を画定する第１及び第２の表面を有する基板と、第１の表面と向き合う前面を有する第１の超小型電子素子と、それぞれ第１の超小型電子素子の裏面と向き合う前面を有する第２、第３、及び第４の超小型電素素子とを備えている。第１の超小型電子素子の裏面は、その前面から遠く離れているとよい。第１、第２、第３、及び第４の超小型電素素子のボンドパッドは基板の導電要素に電気的に接続されているとよい。

基板は、第１及び第２の表面間にて延びる第１及び第２の開口もまた備えているとよく、第１の開口は第１の方向に延びる長手寸法を有しており、第２の開口は第２の方向に延びる長手寸法を有しており、第１及び第２の開口の長手寸法は第１及び第２の開口の短手寸法よりも大きな長さを有しており、第１及び第２の開口の短手寸法はそれぞれ第２及び第１の方向に延びているとよい。また、第１の超小型電子素子は、互いに向き合った第１及び第２の縁部と、第１及び第２の縁部間の方向に延びると共に前面及び裏面間にて延びる第３の縁部と、第１の開口と真直ぐに並んだ前面の中央領域におけるボンドパッドとを有しているとよい。中央領域は、第１及び第２の縁部間距離の３分割中央部分にて延びているとよい。

第２の超小型電子素子の前面は、第１の超小型電子素子における第１の縁部を超えて突出しているとよく、第３の超小型電子素子の前面は、第１の超小型電子素子における第３の縁部を超えて突出しているとよく、第４の超小型電子素子の前面は、第１の超小型電子素子における第３の縁部とは反対側の第４の縁部を超えて突出しているとよい。第２の超小型電子素子は、基板の第１の表面と第２の表面との間にて延びる第３の開口と真直ぐに並んだ第２の超小型電子素子の前面にボンドパッドを備えているとよい。第３の超小型電子素子は、第２の開口と真直ぐに並んだ第３の超小型電子素子における前面の中央領域にボンドパッドを有しているとよく、中央領域は、第３の超小型電子素子の互いに向き合った第１及び第２の縁部間距離の３分割中央部分にて延びているとよい。また、第４の超小型電子素子は、基板の第１及び第２の表面間にて延びる第４の開口と真直ぐに並んだ第４の超小型電子素子の前面にボンドパッドを有しているとよい。

一例では、第３及び第４の超小型電子素子のそれぞれにおける前面は単一平面上に位置している。特定の実施形態では、第３の超小型電子素子は、第２の超小型電子素子の少なくとも一部と重なっている。例示的な実施形態では、第４の超小型電子素子は、第２の超小型電子素子の少なくとも一部と重なっている。一実施形態では、第３及び第４の超小型電子素子はそれぞれ第２の超小型電子素子の少なくとも一部と重なっている。特定の例では、システムは、前述の超小型電子アセンブリと、該超小型電子アセンブリに電気的に接続された１つ又は複数の他の電子コンポーネントとを備えている。一例では、システムはハウジングもまた備えており、超小型電子アセンブリ及び他の電子コンポーネントは、ハウジング内に実装されている。

本発明の実施形態の上面図である。 図１の実施形態における構成要素の底面図である。 図１の実施形態における超小型電子素子の底面図である。 図１の実施形態における他の超小型電子素子の底面図である。 線２Ａ−２Ａに沿った図１の断面図である。 線２Ｂ−２Ｂに沿った図１の断面図である。 図１に示される実施形態の底面図である。 本発明の代替的実施形態の上面図である。 線５Ａ−５Ａに沿った図４の断面図である。 線５Ｂ−５Ｂに沿った図４の断面図である。 線５Ｃ−５Ｃに沿った図４の断面図である。 図４の底面図である。 本発明の代替的実施形態の平面図である。 線８Ａ−８Ａに沿った図７の断面図である。 線８Ｂ−８Ｂに沿った図７の断面図である。 線８Ｃ−８Ｃに沿った図７の断面図である。 線８Ｄ−８Ｄに沿った図７の断面図である。 図７の底面図である。 本発明の代替的実施形態の平面図である。 本発明の代替的実施形態の平面図である。 線１０Ａ−１０Ａに沿った図１０の断面図である。 線１１Ｂ−１１Ｂに沿った図１０の断面図である。 線１１Ｃ−１１Ｃに沿った図１０の断面図である。 線１１Ｄ−１１Ｄに沿った図１０の断面図である。 図１０の底面図である。 本発明の代替的実施形態の平面図である。 本発明の代替的実施形態の上面図である。 線１５Ａ−１５Ａに沿った図１４の断面図である。 本発明の代替的実施形態の上面図である。 線１７Ａ−１７Ａに沿った図１６の断面図である。 線１７Ｂ−１７Ｂに沿った図１６の断面図である。 本発明の一実施形態によるシステムの概略図である。

図１〜図３は、本発明の実施形態に係る超小型電子パッケージ又は超小型電子アセンブリ１００の種々の図を示している。図１を参照すると、超小型電子アセンブリ１００は、基板１０２の上に置かれた２つの超小型電子素子を備えている。これらの超小型電子素子は、第２の超小型電子素子１５３の少なくとも一部を第１の超小型電子素子１３６の裏面１３８（図２Ａ）上に重ねるようにフェイスダウン状態の配置で積層されている。

第１及び第２の超小型電子素子１３６，１５３は、第１の超小型電子素子１３６の外縁部（すなわち、第１、第２、第３、及び第４の縁部１４４，１４５，１４６，１４７）及び第２の超小型電子素子１５３の外縁部（すなわち、第１、第２、第３、及び第４の縁部１６１，１６２，１６３，１６４）が基板１０２の第１の表面１０４上に位置して基板１０２の周縁部を超えて延出しないように、基板１０２上に配置されているとよい。

特定の実施形態では、基板は、様々な種類の構造材、例えば、ポリマー材料、又はセラミック若しくはガラスのような無機材料から成る誘電体要素とすることができる。基板は、その上に導電要素、例えば、端子及びリード、例えば、トレース（配線）、基板接点、又は端子に電気的に接続された他の導電要素を有することができる。他の例では、基板は、シリコンのような半導体材料から本質的に構成されてもよいし、又は代替的に半導体材料の層及びその１つ若しくは複数の誘電体層を含んでいてもよい。さらに他の実施形態では、基板は、リードを有するリードフレームであってもよく、端子は、リードの一部、例えば、リードの端部分とすることができる。

図２Ａ及び図２Ｂに最もよく示されるように、基板１０２は、第１の表面１０４と、該第１の表面から遠く離れた第２の表面１０６とを備えている。基板１０２の厚みは用途によって変更されることになるが、基板１０２は、最も典型的には、約１０μｍ〜約１００μｍの厚みを有している。基板１０２は、基板の表面に露出した導電トレース１０８及び複数の接点、例えば、端子接点１１０、第１の組の接点１０９、及び第２の組の接点１１１を有しているとよい。この開示に用いられる「電導要素が構造体の表面に『露出している（exposed）』」という記述は、該電導要素が、構造体の外側から表面に向かって該表面と直交する方向に移動する理論点との接触に利用できることを示している。従って、構造体の表面に露出した端子又は他の導電要素は、このような表面から突出していてもよいし、このような表面と同一面を構成していてもよいし、又はこのような表面に対して窪んでいるが、構造体の孔若しくは凹みを通して露出していてもよい。

図１Ａを参照すると、基板１０２の第１の表面１０４は、互いに向き合った一対の縁部間に、基板１０２の第１及び第２の縁部１０３，１０５間において基板１０２の幅を分割する３つの部分を備えているとよい。これらの３つの部分は、互いに同一の幅又は互いに異なる幅を有することができ、一例として、基板１０２の第１の縁部１０３に隣接する第１の外側部分９００、基板１０２の第２の縁部１０５に隣接する第２の外側部分９０２、並びに第１及び第２の外側部分９００，９０２間の領域を占める中央部分９０６が挙げられる。一実施形態では、導電トレース１０８及び複数の接点が、基板１０２の第２の表面１０６におけるこれらの部分の１つ又は複数の部分に露出している。他の実施形態では、これらの導電トレース１０８及び接点は、基板１０２の第１及び第２の表面１０４，１０６の両方の上にて延びていてもよいし、又は基板１０２の内部にて延びていてもよい

導電トレース１０８は、どのような導電材料から形成されていてもよいが、最も典型的には、銅、銅合金、金、又はこれらの材料の組合せから形成されている。トレースの厚みは、用途によって変更されることになるが、典型的には、約５μｍ〜約２５μｍとなっている。基板１０２及びトレース１０８は、本発明の譲渡人に譲渡された同時係属中の米国特許第７，４６２，９３６号に開示されるようなプロセスによって製造することができる。なお、この文献の内容は、参照することによって、ここに含まれるものとする。

図１、図１Ａ、図２Ｂ、及び図３を参照すると、基板１０２は、基板１０２の第１の表面１０４と第２の表面１０６との間にて延びる少なくとも２つの孔又は開口をさらに備えているとよい。第１の開口１１６は、基部１０２の中央部分９０６（図１Ａ）に配置されているとよく、一対の短手縁部１１８、及び該短手縁部１１８の長さよりも大きな長さを有する一対の長手縁部１２０を有しているとよい。第１の開口１１６は、第１の方向Ｄ１に延びているとよい。第２の開口１２６は、第１の方向Ｄ１を横断する第２の方向Ｄ２に延びているとよい。この実施形態では、第２の開口１２６が延びる方向Ｄ２が、第１の開口１１６が延びる第１の方向Ｄ１と直交し、これによって、第１及び第２の開口１１６，１２６がＴ字状の形状を成すようになっているとよい。第１及び第２の開口１１６，１２６は、代替的に、１つの連続的な開口を形成するように互いに連結されていてもよいことを理解されたい。他の代替的実施形態では、第１の開口１１６又は第２の開口１２６は、それぞれ、複数の開口から構成されていてもよい。具体的には、第１の開口１１６は、第１の方向Ｄ１に延びる複数の開口から構成されていてもよいし、第２の開口１２６は、第１の方向Ｄ１を横断する第２の方向Ｄ２に延びる複数の開口から構成されていてもよい。これらの開口は、どのような代替的な形状又は設計条件を有していてもよいことをさらに理解されたい。

一例では、第１の開口１１６は、短手寸法Ａ２よりも大きな長手寸法Ａ１を有することができる。長手寸法Ａ１は第１の方向Ｄ１に延びており、短手寸法Ａ２は第２の方向Ｄ２に延びている。第２の開口１２６は、短手寸法Ｂ２よりも大きな長手寸法Ｂ１を有することができる。長手寸法Ｂ１は第２の方向Ｄ２に延びており、短手寸法Ｂ２は第１の方向Ｄ１に延びている。

図２Ａ〜図２Ｂを参照すると、第１の超小型電子素子１３６は前面１４０を有している。前面１４０は、基板１０２の第１の表面１０４と向き合っており、周知の接合材料又は技術を用いて、例えば、接着剤１０１を用いて、第１の表面１０４に取り付けられるようになっている。第１の超小型電子素子１３６は、その前面１４０から遠く離れている反対側の裏面１３８をさらに備えている。この実施形態では、前面１４０は、超小型電子素子１３６の第１の表面であり、その上にボンドパッド１４２を有しており、裏面１３８は、該第１の表面の背面になっている。この実施形態では、第１の超小型電子素子１３６の互いに向き合った第１及び第２の縁部１４４，１４５、並びに互いに向き合った第３及び第４の縁部１４６，１４７は、基板１０２の第１の表面１０４と第２の表面１０６との間にて延びている。第１の超小型電子素子１３６におけるこれらの縁部は、互いに等しい長さを有していてもよいし、又は互いに異なる長さを有していてもよい。

図１Ｂを参照すると、第１の超小型電子素子１３６は、どのような形式の半導体チップであってもよい。この実施形態では、第１の超小型電子素子１３６は、その上に導電要素を有するＤＲＡＭ（ダイナミックランダムアクセスメモリ）チップとすることができる。図示されるように、第１の超小型電子素子１３６における前面１４０の表面領域は、第１の超小型電子素子における第１及び第２の縁部間の方向において、実質的に等しい幅を有する３つの領域：第１の外側領域９２０と、第２の外側領域９２２と、第１の外側領域９２０及び第２の外側領域９２２間に位置する中央領域９２４とに分割されているとよい。例えば、もし長手縁部間の長さが６μｍであるならば、第１の外側領域、第２の外側領域、及び中央領域のそれぞれの長さが２μｍとなる。従って、中央領域９２４は、第１の縁部１４４から２μｍ離れ、かつ第２の縁部１４５から２μｍ離れて配置されていることになる。換言すれば、中央領域は、第１の超小型電子素子１３６の３分割中央部分に配置されていることになる。

典型的には、ＤＲＡＭチップに関して、導電要素の例として、第１の超小型電子素子１３６における前面１４０の中央領域９２４に沿って延びる第１のボンドパッド１４２が挙げられる。これらの導電要素は、第１の超小型電子素子１３６と基板１０２の第２の表面１０６に配置された第１の組の接点１０９との間に電気的接続をもたらすものである。接着剤１０１を用いて、第１の超小型電子素子１３６を基板１０２に取り付けることができる。

図２Ａ及び図２Ｂを参照すると、第１の超小型電子素子１３６のボンドパッド１４２は、基板１０２における第１の開口１１７の真上に配置されているとよい。これによって、ボンドパッド１４２を第１の開口１１７を通して露出させることができる。ボンドパッド１４２は、電気的接続を達成するどのような周知の方法を用いて、基板１０２の第２の表面１０６上における第１の組の接点１０９に電気的に接続されてもよい。一実施形態では、ボンドワイヤ１４８が、第１の超小型電子素子１３６上のボンドパッド１４２から、第１の開口１１６を通って、基板１０２の第２の表面１０６上における第１の組の接点１０９に延びるようになっている。トレース１０８（図３）を用いて、第１の組の接点１０９を端子接点１１０に接続することができる。

第２の超小型電子素子１５３は、第１の超小型電子素子１３６と同様であるとよい。第２の超小型電子素子の（ボンドパッドを有する）前面１５７は、第１の超小型電子素子１３６と向き合っており、これによって、第２の超小型電子素子１５３は、第１の超小型電子素子１３６の裏面１３８上に重なっている。図１Ｃに示されるように、この実施形態では、第２の超小型電子素子１５３は、（第２の超小型電子素子１５８の裏面１５５と前面１５７との間にて延びる）互いに向き合った第１及び第２の縁部１６１，１６２並びに互いに向き合った第３及び第４の縁部１６３，１６４を有している。第３及び第４の縁部１６３，１６４は、第１及び第２の縁部１６１，１６２に隣接している。ボンドパッド１５９のような導電要素が、第２の超小型電子素子１５３の前面１５７に沿って延びている。この実施形態では、第２の超小型電子素子１５３は、ＤＲＡＭチップのような半導体チップであるとよく、ボンドパッド１５９は、第２の超小型電子素子１５３の中央領域９３２に沿って配置されているとよい。中央領域９３２は、第１の外側領域９２８と第２の外側領域９３０との間に位置している。一実施形態では、ボンドパッド１５９は、第１の超小型電子素子１３６のボンドパッド１４２が延びる方向を横断する方向に延びているとよい。

図１Ｂに示されるように、特定の例では、第１の超小型電子素子１３６は、第１の超小型電子素子における前面１４０の中央領域９２４にて方向Ｄ３に延びる５つ以上のボンドパッド１４２から成る少なくとも１つの列１４２’を有することができる。図１Ｃに示されるように、一例において、第２の超小型電子素子１５３は、第２の超小型電子素子における前面１５７の中央領域９３２にて方向Ｄ４に延びる５つ以上のボンドパッド１５９から成る少なくとも１つの列１５９’を有することができる。図３の例に示されるように、ボンドパッド１４２の列１４２’が延びる方向Ｄ３は、ボンドパッド１５９の列１５９’が延びる方向Ｄ４を横断している。図３に示されるように、方向Ｄ３は、第１の開口１１６の長手寸法が延びる方向Ｄ１と平行とすることができ、方向Ｄ４は、第２の開口１２６の長手寸法が延びる方向Ｄ２と平行とすることができる。しかしながら、必ずしも、これに限定されない。例えば、一実施形態（図示せず）では、方向Ｄ３は、第１の窓の短手寸法が延びる方向Ｄ２と平行であってもよく、方向Ｄ４は、第２の窓の短手寸法が延びる方向Ｄ１と平行であってもよい。

図２Ｂを参照すると、第２の超小型電子素子１５３は、第１の超小型電子素子１３６の上に配置されているとよい。図示されるように、第２の超小型電子素子１５３を第１の超小型電子素子１３６の上方におけるある高さに支持するために、スペーサ１３５が、基板１０２と第２の超小型電子素子１５３との間に配置されているとよい。図１に最もよく示されるように、第２の超小型電子素子１５３における第１及び第２の縁部１６１，１６３は、第１の超小型電子素子１３６における第１及び第２の縁部１４４，１４５を横断する方向に延びているとよい。その結果として、第２の超小型電子素子１５３における第１及び第２の縁部１６１，１６２は、第１の超小型電子素子１３６における第３及び第４の縁部１４６，１４７の１つを超えて延びることになる。

図２Ｂを参照すると、第２の超小型電子素子１５３のボンドパッド１５９は、基板１０２に露出した複数の接点の内における第２の組の接点１１１に電気的に接続されるとよい。

電導要素を用いて、第１の超小型電子素子１３６上のボンドパッドを、基板１０２の第２の表面１０６上における第２の組の接点１１１に電気的に接続するようになっているとよい。この実施形態では、ボンドワイヤ１６５を用いて、第２の超小型電子素子１５３上のボンドパッド１５９を、基板１０２の第２の表面１０６上の第２の組の接点１１１（図２Ｂ及び図３）に接続するようになっている。図示されるように、ボンドワイヤ１６５は、第２の開口１２６を通って、第２の組の接点１１１に接続されることになる。

図３を参照すると、半田ボール１１５のアレイ（列）が、基板１０２の第２の表面１０６に露出した端子接点１１０（図２Ｂ）に取り付けられているとよい。図示されるように、トレース１０８が第２の表面１０６に沿って第１の組の接点１０９から延びており、第１の組の接点１０９と半田ボール１１５を支持する端子接点１１０との間に電気的接続をもたらすようになっている。図２Ａに示されるように、一旦積層アセンブリが組み立てられたならば、カプセル材料１９９が、基板１０２における第１の表面１０４の一部又は全て並びに第１及び第２の超小型電子素子１３６，１５３を覆うと共に、第１の開口１１６及び第２の開口１２６のそれぞれを貫通するボンドワイヤ１４８，１６５を覆うようになっているとよい。

本明細書において検討される残りの実施形態は、図１〜図３の実施形態と実質的に同様である。これらの実施形態のそれぞれは、超小型電子素子が基部及び基部のそれぞれにおける開口の上にその前面を配置する方法、すなわち、超小型電子素子をフェイスダウン状態で配置する方法に関してのみ異なっている。それゆえ、図１〜図３の実施形態に関して開示された原理は、本明細書に開示される残りの実施形態に同じように適用可能である。従って、同様の要素を記載するために、同様の参照番号を用いることにする。

図４〜図６は、前面がフェイスダウン状態で配置された３つの積層された超小型電子素子を備える代替的な積層超小型電子アセンブリ２００を示している。図５Ａ及び図５Ｂに最もよく示されるように、第２の超小型電子素子２５３及び第３の超小型電子素子２６８は、第１の超小型電子素子２３６の上に重なっている。

図４及び図５Ｂに最もよく示されるように、基板２０２は、第１の表面２０４及び第２の表面２０６、並びに第１及び第２の表面２０４，２０６間にて延びる３つの開口を有している。前述の実施形態におけるように、第１の開口２１６は、第１の端部２２２及び第２の端部２２４を有しており、基板２０２の中央部分に配置されているとよい。この中央部分は、基板２０２の第１の縁部２０３と反対側の第２の縁部２０５との間で基板２０２を３分割した中央領域になっている。第１の開口２１６は、その第１の端部２２２及び第２の端部２２４のそれぞれに短手縁部２１８を備えている。第２の開口２２６は、第１の開口２１６の第１の端部２２２に隣接して配置されているとよい。

第３の開口２３２は、第３の開口２３２の長手縁部２３４が第１の開口２１６の長手縁部２２０が延びる方向を横断する方向に延びるように、第１の開口２１６における第２の端部２２４に隣接して配置されているとよい。この構成では、第２及び第３の開口２２６，２３２は、Ｉ字状の形状を成すように、互いに平行でかつ第１の開口２１６と直交するようになっているとよい。代替的に、第１、第２、及び第３の開口２１６，２２６，２３２は、１つの連続的な開口を形成するように互いに連結されていてもよい。前述の実施形態におけるように、第１、第２、又は第３の開口２１６，２２６，２３２の１つ又は複数が、複数の開口から構成されていてもよい。

一例では、第１の開口２１６は、短手寸法Ａ２よりも大きな長手寸法Ａ１を有することができる。長手寸法Ａ１は第１の方向Ｄ１に延びており、短手寸法Ａ２は第１の方向を横断する第２の方向Ｄ２に延びている。第２の開口２２６は、短手寸法Ｂ２よりも大きな長手寸法Ｂ１を有することができる。長手寸法Ｂ１は第２の方向Ｄ２に延びており、短手寸法Ｂ２は第１の方向Ｄ１に延びている。第３の開口２３２は、短手寸法Ｃ２よりも大きな長手寸法Ｃ１を有することができる。長手寸法Ｃ１は第２の方向Ｄ２に延びており、短手寸法Ｃ２は第１の方向Ｄ１に延びている

第１及び第２の超小型電子素子２３６，２５３は、図１〜図３の実施形態と同様の配置で積層されており、第３の超小型電子素子２６８がアセンブリ内に含まれている点において異なっている。図５Ａ及び図５Ｂを参照すると、第１の超小型電子素子２３６及び第２の超小型電子素子２５３は互いに異なる面に位置している。図５Ｂによく示されるように、第３の超小型電子素子２６８は、第１及び第２の超小型電子素子２３６，２５３に隣接して配置されているとよい。この実施形態では、第３の超小型電子素子２６８は、第２の超小型電子２５３と同じ平面に位置しているが、第１の超小型電子素子２３６と同じ平面に位置していない。図示されるように、１つ又は複数のスペーサ２３５を用いて、第３の超小型電子素子２６８を第１の超小型電子素子２３６の上方に支持するようになっているとよく。これによって、第３の超小型電子素子２６８における第２の縁部２７７が、第１の超小型電子素子２３６における第４の縁部２４７並びに第１の超小型電子素子２３６における第１及び第２の縁部２４４、２４５のそれぞれの部分を覆うか又は重なることになる。第３の超小型電子素子２６８上のボンドパッド２７４が、第３の超小型電子素子（図５Ｂ及び図６）における中央領域９４２の一部に沿って延びており、第３の開口２３２と向き合っている。すでに開示された実施形態におけるように、中央領域９４２は、第３の超小型電子素子２６８における第１及び第２の縁部２７６，２７７間の長さの３分割中央部分に位置している。第３の超小型電子素子２６８上のボンドパッド２７４は、第３の開口２３２と真直ぐに並び、該第３の開口２３２を通して露出するようになっているとよい。

２つの超小型電子素子を有する実施形態に関して前述したように、第３の超小型電子素子２６８は、第３の超小型電子素子における前面の中央領域にてある方向に延びる５つ以上のボンドパッド２７４から成る少なくとも１つの列を有することができる。特定の例では、第３の超小型電子素子２６８におけるボンドパッド２７４の５つ以上から成る少なくとも１つの列が、第３の超小型電子素子の周縁部に隣接して配置されてもよい。図６に示されるように、第３の超小型電子素子２６８における５つ以上のボンドパッド２７４から成る少なくとも１つの列２７４’が、第２の開口２２６及び第３の開口２３２のそれぞれの長手寸法が延びるのと同じ方向Ｄ２（この方向は、第１の開口２１６の長手寸法が延びる方向Ｄ１を横断している）に延びているとよい。しかしながら、必ずしも、これに限定されない。

導電接続部を用いて、それぞれの超小型電子素子上におけるボンドパッドのそれぞれを基板の底面上におけるそれぞれの組の接点に接続するとよい。例えば、図示されるように、ボンドワイヤ２８０が、第３の超小型電子素子２６８の表面に露出したボンドパッド２７４を基板２０２の第２の表面２０６上における第３の組の接点２１３に接続することになる。図６を参照すると、次いで、導電トレース２０８が、第３の超小型電子素子２６８上におけるボンドパッド２７４のそれぞれを半田ボールを支持する端子接点２１０に電気的に接続することになる。

前述の実施形態と同じように、第１、第２、及び第３の超小型電子素子２３６，２５３，２６８の配置によって、第１、第２、及び第３の超小型電子素子２３６，２５３，２６８のそれぞれにおけるボンドパッド２４２，２５９，２７４（図５Ｂ）のそれぞれを、第１，第２，及び第３の開口２１６，２２６，２３２のそれぞれと真直ぐに並んで配置することが可能になる。これによって、導電接続部を、隣接する導電接続部によって邪魔されることなく、第１、第２、及び第３の開口２１６，２２６，２３２内に通すことができ、又はこれらの開口２１６，２２６，２３２を貫通させることができる。加えて、これによって、チップの中央領域に配置されたボンドパッドを有する２つ以上のチップを積層することが可能になる。

図７〜図９を参照すると、フェイスダウン状態の配置で基板上に積層された４つの超小型電子素子を備える超小型電子アセンブリ３００を説明するための他の実施形態が示されている。この実施形態では、４つの開口が、基板３０２の第１及び第２の表面３０４，３０６を貫通している。図７に最もよく示されるように、第１及び第２の開口３１６，３２６は、第３及び第４の開口３３２，３８２と直交する方向に配置されている。第１の開口３１６は、長手縁部３２０及び短手縁部３１８を有しており、短手縁部３１８は、第１の開口３１６における第１の端部３２２及び第２の端部３２４に位置している。第２の開口３２６もまた、一対の短手縁部３２８及び一対の長手縁部３３０を有しており、短手縁部３２８は、第２の開口３２６の第１の端部３２９及び第２の端部３３１に位置している。第３の開口３３２は、第１及び第２の開口３１６，３２６のそれぞれにおける第１の端部３２２，３２９に隣接して位置しており、第４の開口３８２は、第１及び第２の開口３１６，３２６のそれぞれにおける第２の端部３２４，３３１に隣接して位置している。この実施形態では、第３及び第４の開口３３２，３８２のそれぞれにおける長手縁部３３４，３８４は、第１及び第２の開口３１６，３２６のそれぞれにおける長手縁部３２０，３３０と真直ぐに並んでいない。図示されるように、第１及び第２の開口３１６，３２６は、第３及び第４の開口３３２，３８２よりも基板３０２の外周縁部３１２から大きく離間している。

一例では、第１の開口３１６は、短手寸法Ａ２よりも大きな長手寸法Ａ１を有することができる。長手寸法Ａ１は第１の方向Ｄ１に延びており、短手寸法Ａ２は第１の方向を横断する第２の方向Ｄ２に延びている。第２の開口３２６は、短手寸法Ｂ２よりも大きな長手寸法Ｂ１を有することができる。長手寸法Ｂ１は第１の方向Ｄ１に延びており、短手寸法Ｂ２は第２の方向Ｄ２に延びている。第３の開口３３２は、短手寸法Ｃ２よりも大きな長手寸法Ｃ１を有することができる。長手寸法Ｃ１は第２の方向Ｄ２に延びており、短手寸法Ｃ２は第１の方向Ｄ１に延びている。第４の開口３８２は、短手寸法Ｅ２よりも大きな長手寸法Ｅ１を有することができる。長手寸法Ｅ１は第２の方向Ｄ２に延びており、短手寸法Ｅ２は第１の方向Ｄ１に延びている。

図７〜図８Ｃを参照すると、第１及び第２の超小型電子素子３３６，３５３は、周知の材料、例えば、接着剤３０１等を用いて基板３０２に取り付けられるとよく、これによって、第１の超小型電子素子３３６の前面３４０及び第２の超小型電子素子３５３の前面３５７は、基板３０２の第１の表面３０４の上に直接配置されることになる。また、第１の超小型電子素子３３６上のボンドパッド３４２は、第１の開口３１６の上方に配置されているとよく、第２の超小型電子素子３５３上のボンドパッド３５３は、第２の開口３２６の上方に配置されているとよい。図示されるように、第１の超小型電子素子３３６における第１及び第２の縁部３４４，３４５並びに第２の超小型電子素子３５３における第１及び第２の縁部３６１，３６２は、互いに平行であり、同一方向に延びている。

第３及び第４の超小型電子素子３６８，３８８が、基板３０２並びに第１及び第２の超小型電子素子３３６，３５３の上方に配置されているとよい。図７及び図８Ａに最もよく示されるように、第３の超小型電子素子３６８の前面３７２は、第１及び第２の超小型電子素子３３６，３５３のそれぞれにおける裏面３３８，３５５と重なっている。同様に、第４の超小型電子素子３８８の前面３９２は、第１及び第２の超小型電子素子３３６，３６３のそれぞれにおける裏面３３８，３５５と重なっている。スペーサ２３５（図８Ａ及び図８Ｂ）を用いて、第３の超小型電子素子３６８及び第４の超小型電子素子３８８の（基板３０２の第１の表面３０４と向き合っているが、第１及び第２の超小型電子３３６，３５３に重なっていない）それぞれの部分を支持するようになっているとよい。

図７及び図８Ｂ〜図８Ｄを参照すると、第３の超小型電子素子３６８は、第１及び第２の超小型電子素子３３６，３５３のそれぞれにおける第１の端部３４８，３６５に隣接している。第４の超小型電子素子３８８は、第１及び第２の超小型電子素子３３６，３５３のそれぞれにおける第２の端部３５０，３６７に隣接している。加えて、第３の超小型電子素子３６８における第１及び第２の縁部３７６，３７７、並びに第４の超小型電子素子３８８における第１及び第２の縁部３９６，３９７は、第１の超小型電子素子３３６の第１及び第２の縁部３４４，３４５、並びに第２の超小型電子素子３５３における第１及び第２の縁部３６１，３６２と直交する方向に延びている。その結果、図９を参照すると、第３の超小型電子素子３６８の中央領域９４６（図８Ｂ）に沿って延びるボンドパッド３７４、及び第４の超小型電子素子３８８の中央領域９４８（図８Ｂ）に沿って延びるボンドパッド３９４は、第１及び第２の超小型電子素子３３６，３５３のそれぞれにおける中央領域９５０，９５２の近くに配置されたそれぞれのボンドパッド３４２，３５９と直交する方向に延びている。２つの超小型電子素子を有する実施形態に関して前述したように、第４の超小型電子素子３８８は、第４の超小型電子素子における前面の中央領域にてある方向に延びる５つ以上のボンドパッド３９４から成る少なくとも１つの列３９４’を有することができる。

基板３０２上のそれぞれにおける超小型電子素子のこの配向によって、第１、第２、第３、及び第４の超小型電子素子３３６，３５３，３６８，３８８のボンドパッド３４２（図８Ｄ），３５９（図８Ｂ），３７４，３９４と、基板３０２の第２の表面３０６上におけるそれぞれの第１、第２、第３、及び第４の組の接点３０９，３１１，３１３，３１４との間の電気的接続が可能になる。この電気的接続は、第１、第２、第３、及び第４の開口３１６，３２６，３３２，３８２内において又はこれらの開口を通して行われることなる。この実施形態では、第１、第２、第３、及び第４の超小型電子素子３３６，３５３，３６８，３８８のそれぞれから延びるボンドワイヤ３８０Ａ，３８０Ｂ，３８０Ｃ，３８０Ｄ（図８Ｂ）が、第１、第２、第３、及び第４の開口３１６，３２６，３３２，３８２内を通って、基板上のそれぞれにおける第１、第２、第３、及び第４の組の接点３０９，３１１，３１３，３１４に接続されることになる（図８Ａ及び図８Ｂ）。

図９に示されるように、基板３０２の第２の表面３０６に沿って延びるトレース３０８が、第１、第２、第３、及び第４の組の接点３０９，３１１，３１３，３１４を基板上に分散された半田ボールのような導電材料を有する端子接点に接続するようになっている。

図９Ａにさらに示されるように、超小型電子アセンブリ３００’は、（接点を有する表面３４０，３５７が基板３０２に隣接している）超小型電子素子の互いに離間した縁部３４５，３６１間に配置されたバッファ素子３９０をさらに備えていてもよい。一実施形態では、バッファ素子３９０は、バッファ素子によってアセンブリ３００’の端子で受信した少なくとも１つの信号をアセンブリ３００’上の第１、第２、第３、及び第４の超小型電子素子３３６，３５３，３６８，３８８に対して再生することができるようになっている。この場合、バッファ素子３９０は、端子からの信号を受信し、該信号を再生し、アセンブリ３００’上の超小型電子素子の１つ又は複数に対して再生された信号を伝達するように構成されている。このような構成の１つの利得は、アセンブリ３００’内の超小型電子素子とそれに接続された回路パネルとの間を隔離し、これによって、アセンブリ上の相互接続スタブをパネル上の対応する信号ラインから電気的に絶縁させることである。これによって、アセンブリ内において不適切に終端したスタブによって生じる信号反射を回避することができる。

図１０〜図１２を参照すると、フェイスダウン状態の配置にてセンターボンディングされた超小型電子素子を備える積層アセンブリ４００の代替的な実施形態が示されている。図１０及び図１１Ａを参照すると、この実施形態は、以下の点、すなわち、第１及び第２の超小型電子素子４３６，４５３は、互いに隣接しているが、同一平面内にないという点において異なっている。前述の実施形態におけるように、第１の超小型電子素子４３６は、中央領域９５８（図１１Ａ）、すなわち、第１の超小型電子素子４３６における第１の縁部と第２の縁部との間の３分割中央部分に沿って延びるボンドパッド４４２が、基板４０２の第１の開口４１６（図１１Ａ及び図１２）を通して露出するように、フェイスダウン状態にて配置されている。第２の超小型電子素子４５３は、第１の超小型電子素子の少なくとも一部に重なるように配置されている。図１１Ａに最もよく示されるように、第２の超小型電子素子４５３における第１の縁部４６５は、第１の超小型電子素子４３６における裏面４３８の第２の縁部４４５の一部と重なっている。第３及び第４の超小型電子素子４６８，４８８は、前述の実施形態で検討されたように、第１及び第２の超小型電子素子４３６，４５３と重なるように配置されている。図１１Ｂ〜図１１Ｄは、図７〜図９のアセンブリと同様と想定されるアセンブリの種々の図面をさらに示している。

前述の実施形態におけるように、ボンドワイヤを用いて、それぞれの超小型電子素子上のボンドパッドを基板上の接点に接続することができる。第１の超小型電子素子４３６上のボンドワイヤ４４９は、第１の超小型電子素子４３６上のボンドパッド４４２から、基板４０２の第１の開口４１６を通って、基板４０２上における第１の組の接点４０９に延びている。第２の超小型電子４２６上のボンドワイヤ４６０は、ボンドパッド４５９から第２の開口４２６を通って、基板４０２上の第２の組の接点４１１に接続されている。第３の超小型電子素子４６８上のボンドワイヤ４７５は、ボンドパッド４７４から第３の開口４３２を通って、基板４０２上における第３の組の接点４１３に延びている。図１２に示されるように、トレース４０８を用いて、それぞれの組における接点４０９，４１１，４１３，４１４のそれぞれを基板４０２上の端子接点４１０に接続することができる。

図１３を参照すると、図１０〜図１２の代替的実施形態において、超小型電子アセンブリ５００は、第４の超小型電子素子５８８の裏面５９０及び前面５９２の一部と熱連通するヒートスプレッダ５５２をさらに備えている。ヒートスプレッダ５５２は、積層された超小型電子素子の配置構造内に熱を均一に分配することを促すために、第１及び第２の超小型電子素子５３６，５５３間にも延びるようになっていてもよい。ヒートスプレッダ５５２は、周囲環境への熱消散を改良するようになっていてもよい。ヒートスプレッダ５５２については、その一部又は全体がどのような適切な熱伝導材料から作製されていてもよい。適切な熱伝導材料の例として、限定されるものではないが、金属、黒鉛、熱伝導性接着剤、例えば、熱伝導性エポキシ、半田等、又はこのような材料の組合せが挙げられる。一例では、ヒートスプレッダ５５２は、実質的に連続的な金属シートとすることができる。特定の実施形態では、金属又は他の熱伝導性材料から作製された予成形ヒートスプレッダ５５２が、例えば、熱伝導性材料、例えば、熱伝導性接着剤又は熱伝導性グリースによって、第４の超小型電子素子５８８の裏面５９０に取り付けられるか又は配置されるとよい。接着剤は、もし存在しているならば、ヒートスプレッダと該ヒートスプレッダが取り付けられた超小型電子素子との間における相対運動を可能にする追従材料として作用し、これによって、例えば、追従的に取り付けられた要素間の熱膨張差を吸収することができる。ヒートスプレッダ５５２は、第３の超小型電子素子５６８（図示せず）、第１の超小型電子素子５３６の第１の表面、及び第２の超小型電子素子５５３の一部と接触するようになっていてもよい。ヒートスプレッダ５５２は一体構造であってもよい。代替的に、ヒートスプレッダ５５２は、互いに離間した多数のスプレッダ部分を含んでいてもよい。特定の実施形態では、ヒートスプレッダ５５２は、第１、第２、第３、及び第４の超小型電子素子５３６，５５３，５６８，５８８の１つ若しくは複数における裏面の少なくとも一部に直接接合された半田の層であってもよいし、又はこのような半田の層を備えていてもよい。

先の実施形態は、センターボンディングされたチップを組み入れている積層超小型電子アセンブリを開示しているが、センターボンディングされていない少なくとも１つのチップを前述の超小型電子アセンブリのいずれかに組み入れることも可能であることを理解されたい。例えば、図１４を参照すると、図４〜図６の実施形態と実質的に同様の積層超小型電子アセンブリが示されている。この実施形態は、第２の超小型電子素子の縁部に沿ってボンドパッドを配置させるような修正が必要である点において、異なっている。

図１４に示されるように、前述の実施形態におけるのと同様、第２の超小型電子素子は、３つの領域、すなわち、第１の外側領域９６６と、第２の外側領域９６８と、第１の外側領域９６６及び第２の外側領域９６８間に配置された中央領域９７０とを備えているとよい。第２の超小型電子素子６５３上のボンドパッド６５９（図１５）は、第２の超小型電子素子６５３における前面６５７の第１の外側領域９６６に配置されている。第２の超小型電子素子６５３における第１の外側領域９６６上のボンドパッド６５９の配置に対応させるために、基板６０２の第２の開口６２６もまた、基板６０２の縁部６１２（図１４）にごく隣接して第１の外側領域９６６に配置されている。図１５を参照すると、導電性接続部を第２の超小型電子素子６５３上のボンドパッド６５９から基板６０２の第２の表面６０６上における第２の組の接点６１１まで延ばすことができる。トレース６０８が、第２の組の接点６１１を、半田ボール６１５を支持する端子接点６１０に電気的に接続することになる。

前述の実施形態では、基板の開口内を通るボンドワイヤを用いて、超小型電子素子と基板の第２の表面上の接点との間における電気的接続を達成するようになっているが、このような接続を達成するためのどのような周知の構造又は方法が用いられてもよいことを理解されたい。例えば、一実施形態では、図１６〜図１７Ｂを参照すると、第１及び第２の超小型電子素子７３６，７５３は、図１〜図３に示される実施形態と同様の方法によって積層されている。この代替的実施形態では、２つの追加的な形式のボンディングが示されている。このようなボンディング技術は、例えば、米国特許第５，８６１，６６６号に開示されている。この開示内容は、参照することによって、ここに含まれるものとする。

図１７Ａを先ず参照すると、第１の超小型電子素子７３６上のボンドパッド７４２から基板７０２の第２の表面７０６上における第１の組の接点７０９に延びるリードボンド７４８が示されている。リードボンド７４８は、前述の実施形態に開示されたボンドワイヤよりも実質的に剛体的になっている。図１７Ｂを参照すると、同様のリードボンド７６５が、第２の超小型電子素子７５３上のボンドパッドから、基板７０２の（第２の表面７０６と反対側の）第１の表面７０４上における第２の組の接点７１１に延びている。ビア７６６が、基板７０２の第１の表面７０４と第２の表面７０６との間にて延びているとよい。ビア７６６は、基板７０２における第１の表面上の接点を基板７０２における第２の表面７０６上の端子接点７１０に導電的に接続するために、導電材料によって充填されているとよい。

前述した種々の超小型電子アセンブリは、別の電子システムの組立に利用可能である。例えば、図１８を参照すると、本発明のさらに他の実施形態によるシステム１０００は、他の電子コンポーネント１００８，１０１０と関連して前述した超小型電子アセンブリの先の実施形態に記載されている構造体１００６を備えている。図示される例では、コンポーネント１００８は半導体チップであり、コンポーネント１０１０はディスプレイスクリーンであるが、どのような他のコンポーネントが用いられてもよい。もちろん、説明を簡単にするために、２つの追加的なコンポーネントしか図１８に示されていないが、システムは、どのような数のこのようなコンポーネントを備えていてもよい。前述したような構造体１０００６は、例えば、複合チップであってもよいし、又は複数のチップを組み入れている構造であってもよい。さらに他の変更形態では、これらの両方が設けられていてもよいし、どのような数のこのような構造体が用いられてもよい。構造体１００６及びコンポーネント１００８，１０１０は、破線で概略的に示される共通ハウジング１００１に実装されており、必要に応じて、電気的に相互接続され、所望の回路を形成するようになっているとよい。図示される例示的なシステムでは、該システムは、柔軟な印刷回路基板のような回路パネル１００２を備えており、この回路パネルは、コンポーネントを相互接続する多数の導体１００４（その１つのみが図１８に示されている）を備えている。しかしながら、これは、単なる例示にすぎず、電気的接続を行うどのような適切な構造が用いられてもよい。ハウジング１００１は、例えば、携帯電話又は携帯情報端末に使用可能な形式の携帯ハウジングとして示されており、スクリーン１０１０がハウジングの表面に露出している。構造体１００６が撮像チップのような光感応素子を含んでいる場合、レンズ１０１１又は他の光学素子が構造体へ光を送るために設けられていてもよい。ここでも、図１８に示される簡素化されたシステムは、単なる例示にすぎず、デスクトップコンピュータ、ルーター等のような定置構造体と一般的にみなされるシステムを含む他のシステムが、前述した構造体を用いて作製されることも可能である。

種々の従属請求項及びそこに記載される特徴は、元の請求項に記載されるものと異なる方法によって組み合わされてもよいことを理解されたい。また、個々の実施形態に関連して記載された特徴は、記載された実施形態の他の特徴と種々の組合せで共有されてもよいことを理解されたい。

本発明をここでは特定の実施形態を参照して説明してきたが、これらの実施形態は、本発明の原理及び用途の単なる例示にすぎないことを理解されたい。従って、例示的な実施形態に対して多くの修正がなされてもよいこと、並びに添付の請求項に記載される本発明の精神及び範囲から逸脱することなく、他の構成が考案されてもよいことを理解されたい。

本発明は、限定されるものではないが、超小型アセンブリ及び超小型電子アセンブリを製造する方法を含む広い産業上の利用可能性を有するものである。

Claims (50)

1. 第１及び第２の表面のそれぞれにより第１及び第２の横断方向に延びる平面を画定する第１及び第２の表面と、前記第１及び第２の表面間にて延びる第１及び第２の開口とを有する基板であって、前記第１の開口が前記第１の横断方向に延びる長手寸法を有し、前記第２の開口が前記第２の横断方向に延びる長手寸法を有し、前記第１及び第２の開口の長手寸法が前記第１及び第２の開口の短手寸法よりも大きな長さを有し、前記第１及び第２の開口の短手寸法がそれぞれ前記第２及び第１の横断方向に延びている、基板と、
   前記第１の表面と向き合う前面と、前記前面から離れた裏面と、互いに向き合った第１及び第２の縁部と、前記第１及び第２の縁部間の方向に延びると共に前記前面及び前記裏面間にて延びる第３の縁部と、前記第１の開口と真直ぐに並んだ前記前面の中央領域におけるボンドパッドとを有する第１の超小型電子素子であって、前記中央領域が前記第１及び第２の縁部間距離の３分割中央部分にて延びている、第１の超小型電子素子と、
   前記第１の超小型電子素子の裏面と向き合って、前記第１の超小型電子素子における第３の縁部を超えて突出した前面と、前記第２の開口と真直ぐに並んだ第２の超小型電子素子における前面の中央領域のボンドパッドとを有する第２の超小型電子素子であって、前記中央領域が、第２の超小型電子素子の互いに向き合った第１及び第２の縁部間距離の３分割中央部分にて延びている、第２の超小型電子素子と
   を備え、
   前記第１及び第２の超小型電子素子のボンドパッドが前記基板の導電要素に電気的に接続されている、超小型電子アセンブリ。
2. 前記第１の超小型電子素子のボンドパッドが、前記第１の開口と真直ぐに並んだ部分を有する第１のリードによって前記導電要素に電気的に接続されており、
   前記第２の超小型電子素子のボンドパッドが、前記第２の開口と真直ぐに並んだ部分を有する第２のリードによって前記導電要素に電気的に接続されている、請求項１に記載の超小型電子アセンブリ。
3. 前記第１のリードが前記第１の開口を通って延びていない構成、及び前記第２のリードが前記第２の開口を通って延びていない構成の少なくとも一方となっている、請求項２に記載の超小型電子アセンブリ。
4. 前記ボンドパッドが、前記第１の開口を通って延びる第１のワイヤボンド、及び前記第２の開口を通って延びる第２のワイヤボンドによって前記導電要素に電気的に接続されている、請求項１に記載に超小型電子アセンブリ。
5. 前記第１の開口を通って延びる第１のリード及び第２のリードをさらに備え、
   前記第１のリードが、前記第１の超小型電子素子におけるボンドパッドの少なくともいくつかを前記基板の導電要素に電気的に接続しており、
   前記第２のリードが前記第２の開口と真直ぐに並んだ部分を有し、
   前記第２のリードが前記第２の開口を通って延びておらず、
   前記第２のリードが、前記第２の超小型電子素子における前記ボンドパッドの少なくともいくつかを前記基板の導電要素に電気的に接続している、請求項１に記載の超小型電子アセンブリ。
6. 前記第２のリードがリードボンドとなっている、請求項５に記載の超小型電子アセンブリ。
7. 前記第１及び第２の超小型電子素子の少なくとも１つにおける少なくとも一部と熱連通するヒートスプレッダをさらに備えている請求項１に記載の超小型電子アセンブリ。
8. 前記ヒートスプレッダが、前記第１及び第２の超小型電子素子のそれぞれにおける少なくとも一部と熱連通するようになっている、請求項７に記載の超小型電子アセンブリ。
9. 前記ヒートスプレッダが前記第２の超小型電子素子のみと熱連通するようになっている、請求項７に記載の超小型電子アセンブリ。
10. 前記基板の導電要素に電気的に接続された端子をさらに備え、
    前記端子が前記超小型電子アセンブリを外部コンポーネントに電気的に接続するように構成されている、請求項１に記載の超小型電子アセンブリ。
11. 前記基板の導電要素を介して、前記端子の少なくともいくつか及び前記超小型電子素子の１つ又は複数に電気的に接続されたバッファ素子をさらに備え、
    前記バッファ素子が、前記端子の少なくとも１つにて受信した少なくとも１つの信号を再生し、該再生した少なくとも１つの信号を前記導電要素の少なくとも１つを介して前記１つ又は複数の超小型電子素子に伝達するように構成されている、請求項１０に記載の超小型電子アセンブリ。
12. 前記バッファ素子が、能動素子を内部に有する超小型電子素子となっている、請求項１１に記載の超小型電子アセンブリ。
13. 前記第１の超小型電子素子と向き合って、前記第１の超小型電子素子の第３の縁部とは反対側の第４の縁部を超えて突出した前面を有する第３の超小型電子素子をさらに備え、
    前記第３の超小型電子素子が前記前面にボンドパッドを有し、
    前記ボンドパッドが、前記基板の第３の開口と真直ぐに並んでおり、前記導電要素に電気的に接続されている、請求項１に記載の超小型電子アセンブリ。
14. 前記第３の超小型電子素子のボンドパッドが前記第３の超小型電子素子における前面の中央領域に配置されており、
    前記中央領域が、前記第３の超小型電子素子の互いに向き合った第１及び第２の縁部間距離の３分割中央部分にて延びている、請求項１３に記載の超小型電子アセンブリ。
15. 第３のリードをさらに備え、
    前記第３の超小型電子素子のボンドパッドが、前記第３のリードによって前記基板の導電要素の少なくともいくつかに電気的に接続されている、請求項１３に記載の超小型電子アセンブリ。
16. 前記第３のリードがワイヤボンドとなっている、請求項１５に記載の超小型電子アセンブリ。
17. 前記第３の超小型電子素子におけるボンドパッドの５つ以上から成る少なくとも１つの列が、前記第３の超小型電子素子の周縁部に隣接して配置されている、請求項１３に記載の超小型電子アセンブリ。
18. 前記第２及び第３の超小型電子素子のそれぞれにおける前面が単一平面上に位置している、請求項１３に記載の超小型電子アセンブリ。
19. 前記第３の超小型電子素子が前記第２の超小型電子の少なくとも一部と重なっている、請求項１３に記載の超小型電子アセンブリ。
20. 前記基板の第１の表面と向き合う前面及び該前面から離れた裏面を有する第４の超小型電子素子をさらに備え、
    前記第４の超小型電子素子が前記前面にボンドパッドを有しており、
    前記ボンドパッドが、前記基板の第４の開口と真直ぐに並んでおり、前記導電要素に電気的に接続されている、請求項１３に記載の超小型電子アセンブリ。
21. 前記第４の超小型電子素子のボンドパッドが、前記第４の超小型電子素子における前面の中央領域に配置されており、
    前記中央領域が、前記第４の超小型電子素子の互いに向き合った第１及び第２の縁部間距離の３分割中央部分にて延びている、請求項２０に記載の超小型電子アセンブリ。
22. 第４のリードをさらに備え、
    前記第４の超小型電子素子のボンドパッドが、前記第４のリードによって前記基板の導電要素の少なくともいくつかに電気的に接続されている、請求項２０に記載の超小型電子アセンブリ。
23. 前記第４のリードがワイヤボンドとなっている、請求項２２に記載の超小型電子アセンブリ。
24. 前記第４の超小型電子素子におけるボンドパッドの５つ以上から成る少なくとも１つの列が、前記第４の超小型電子素子の周縁部に隣接して配置されている、請求項２０に記載の超小型電子アセンブリ。
25. 前記第１及び第４の超小型電子素子のそれぞれにおける前面が単一平面上に位置している、請求項２０に記載の超小型電子アセンブリ。
26. 前記第２の超小型電子素子が前記第４の超小型電子素子の少なくとも一部と重なっている、請求項２０に記載の超小型電子アセンブリ。
27. 互いに向き合った第１及び第２の表面と、前記第１及び第２の表面間にて延びる少なくとも１つの第１の開口と、前記第１及び第２の表面間にて延びる少なくとも１つの第２の開口とを有する基板と、
    前記第１の表面と向き合う前面と、前記前面から離れた裏面と、互いに向き合った第１及び第２の縁部と、前記第１及び第２の縁部間の方向に延びると共に前記前面及び前記裏面間にて延びる第３の縁部とを有し、かつ前記前面の中央領域にて第１の方向に延びて、前記少なくとも１つの第１の開口と真直ぐに並んでいる５つ以上のボンドパッドから成る少なくとも１つの列を有する第１の超小型電子素子であって、前記中央領域が、前記第１及び第２の縁部間距離の３分割中央部分にて延びている、第１の超小型電子素子と、
    前記第１の超小型電子素子の裏面と向き合って、前記第１の超小型電子素子の第３の縁部を超えて突出した前面を有し、かつ前記第２の超小型電子素子における前面の中央領域にて第２の方向に延びて、前記少なくとも１つの第２の開口と真直ぐに並んでいる５つ以上のボンドパッドから成る少なくとも１つの列を有する第２の超小型電子素子であって、前記第２の方向が前記第１の方向を横断しており、前記中央領域が前記第２の超小型電子素子の互いに向き合った第１及び第２の縁部間距離の３分割中央部分にて延びている、第２の超小型電子素子と
    を備え、
    前記第１及び第２の超小型電子素子のボンドパッドが前記基板の導電要素に電気的に接続されている、超小型電子アセンブリ。
28. 前記少なくとも１つの第１の開口が前記第１の方向に延びる複数の第１の開口を含んでいる、請求項２７に記載の超小型電子アセンブリ。
29. 前記少なくとも１つの第２の開口が前記第２の方向に延びる複数の第２の開口を含んでいる、請求項２７に記載の超小型電子アセンブリ。
30. 前記第１の超小型電子素子と向き合って、前記第１の超小型電子素子における第３の縁部とは反対側の第４の縁部を超えて突出した前面を有する第３の超小型電子素子をさらに備え、
    前記第３の超小型電子素子が前記前面にボンドパッドを有しており、
    前記ボンドパッドが、前記基板の第３の開口と真直ぐに並んでおり、前記導電要素に電気的に接続されている、請求項２７に記載の超小型電子アセンブリ。
31. 前記第３の超小型電子素子のボンドパッドが、前記第３の超小型電子素子における前面の中央領域に配置されており、
    前記中央領域が、前記第３の超小型電子素子の互いに向き合った第１及び第２の縁部間距離の３分割中央部分にて延びている、請求項３０に記載の超小型電子アセンブリ。
32. 第３のリードをさらに備え、
    前記第３の超小型電子素子のボンドパッドが、前記第３のリードによって前記基板の導電要素の少なくともいくつかに電気的に接続されている、請求項３０に記載の超小型電子アセンブリ。
33. 前記第３のリードがワイヤボンドとなっている、請求項３２に記載の超小型電子アセンブリ。
34. 前記第３の超小型電子素子におけるボンドパッドの５つ以上から成る少なくとも１つの列が、前記第３の超小型電子素子の周縁部に隣接して配置されている、請求項３０に記載の超小型電子アセンブリ。
35. 前記第２及び第３の超小型電子素子のそれぞれにおける前面が単一平面上に位置している、請求項３０に記載の超小型電子アセンブリ。
36. 前記第３の超小型電子素子が前記第２の超小型電子素子の少なくとも一部と重なっている、請求項３０に記載の超小型電子アセンブリ。
37. 前記基板の第１の表面と向き合う前面及び該前面から離れた裏面を有する第４の超小型電子素子をさらに備え、
    前記第４の超小型電子素子が前記前面にボンドパッドを有しており、
    前記ボンドパッドが、前記基板の第４の開口と真直ぐに並んでおり、前記導電要素に電気的に接続されている、請求項３０に記載の超小型電子アセンブリ。
38. 前記第４の超小型電子素子のボンドパッドが、前記第４の超小型電子素子における前面の中央領域に配置されており、
    前記中央領域が、前記第４の超小型電子素子の互いに向き合った第１及び第２の縁部間距離の３分割中央部分にて延びている、請求項３７に記載の超小型電子アセンブリ。
39. 第４のリードをさらに備え、
    前記第４の超小型電子素子のボンドパッドが、前記第４のリードによって前記基板の導電要素の少なくともいくつかに電気的に接続されている、請求項３７に記載の超小型電子アセンブリ。
40. 前記第４のリードがワイヤボンドとなっている、請求項３９に記載の超小型電子アセンブリ。
41. 前記第４の超小型電子素子におけるボンドパッドの５つ以上から成る少なくとも１つの列が、前記第４の超小型電子素子の周縁部に隣接して配置されている、請求項３７に記載の超小型電子アセンブリ。
42. 前記第１及び第４の超小型電子素子のそれぞれにおける前面が単一平面上に位置している、請求項３７に記載の超小型電子アセンブリ。
43. 前記第２の超小型電子素子が前記第４の超小型電子素子の少なくとも一部と重なっている、請求項３７に記載の超小型電子アセンブリ。
44. 第１及び第２の表面のそれぞれにより第１及び第２の横断方向に延びる平面を画定する第１及び第２の表面と、前記第１及び第２の表面間にて延びる第１及び第２の開口とを有する基板であって、前記第１の開口が前記第１の横断方向に延びる長手寸法を有し、前記第２の開口が前記第２の横断方向に延びる長手寸法を有し、前記第１及び第２の開口の長手寸法が前記第１及び第２の開口の短手寸法よりも大きな長さを有し、前記第１及び第２の開口の短手寸法がそれぞれ前記第２及び第１の横断方向に延びている、基板と、
    前記第１の表面に向き合う前面と、前記前面から離れた裏面と、互いに向き合った第１及び第２の縁部と、前記第１及び第２の縁部間の方向に延びると共に前記前面及び前記裏面間にて延びる第３の縁部と、前記第１の開口と真直ぐに並んだ前記前面の中央領域におけるボンドパッドとを有する第１の超小型電子素子であって、前記中央領域が前記第１及び第２の縁部間距離の３分割中央部分にて延びている、第１の超小型電子素子と、
    前記第１の超小型電子素子の裏面と向き合って、前記第１の超小型電子素子における第１の縁部を超えて突出した前面と、前記基板の第１の表面及び第２の表面間にて延びる第３の開口と真直ぐに並んだ前記第２の超小型電子素子の前面におけるボンドパッドとを有する第２の超小型電子素子と、
    前記第１の超小型電子素子の裏面と向き合って、前記第１の超小型電子素子における第３の縁部を超えて突出した前面と、前記第２の開口と真直ぐに並んだ前記第３の超小型電子素子における前面の中央領域のボンドパッドとを有する第３の超小型電子素子であって、前記中央領域が、前記第３の超小型電子素子の互いに向き合った第１及び第２の縁部間距離の３分割中央部分にて延びている、第３の超小型電子素子と、
    前記第１の超小型電子素子の裏面と向き合って、前記第１の超小型電子素子における第３の縁部とは反対側の第４の縁部を超えて突出した前面と，前記基板の第１及び第２の表面間にて延びる第４の開口と真直ぐに並んだ前記第４の超小型電子素子の前面におけるボンドパッドとを有する第４の超小型電子素子と
    を備え、
    前記第１，第２，第３，及び第４の超小型電子素子のボンドパッドが前記基板の導電要素に電気的に接続されている、超小型電子アセンブリ。
45. 前記第３及び第４の超小型電子素子のそれぞれにおける前面が単一平面上に位置している、請求項４４に記載の超小型電子アセンブリ。
46. 前記第３の超小型電子素子が前記第２の超小型電子素子の少なくとも一部と重なっている、請求項４４に記載の超小型電子アセンブリ。
47. 前記第４の超小型電子素子が前記第２の超小型電子素子の少なくとも一部と重なっている、請求項４４に記載の超小型電子アセンブリ。
48. 前記第３及び第４の超小型電子素子がそれぞれ前記第２の超小型電子素子の少なくとも一部と重なっている、請求項４４に記載の超小型電子アセンブリ。
49. 請求項１，２７、及び４４のいずれか一項に記載の超小型電子アセンブリと、前記超小型電子アセンブリに電気的に接続された１つ又は複数の他の電子コンポーネントとを備えているシステム。
50. ハウジングをさらに備え、
    前記超小型電子アセンブリ及び前記他の電子コンポーネントが前記ハウジング内に実装されている、請求項４９に記載のシステム。

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