KR100480909B1 - 적층 칩 패키지의 제조 방법 - Google Patents

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Abstract

본 발명은 다수의 반도체 칩이 적층된 구조를 가진 적층 칩 패키지의 제조 방법에 관해 개시한다.
개시된 본 발명의 적층 칩 패키지의 제조 방법은 센터 부분에 다수개의 제 1본딩 패드가 배열된 제 1반도체 칩 상에 제 1센터 윈도우를 가진 제 1기판을 부착시키는 단계와, 제 1반도체 칩과 제 1기판을 연결시키는 제 1본딩 와이어를 형성하는 단계와, 센터 부분에 다수개의 제 2본딩 패드가 배열된 제 2반도체 칩 상에 제 2센터 윈도우를 가진 제 2기판을 부착시키는 단계와, 제 2반도체 칩과 제 2기판을 연결시키는 제 2본딩 와이어를 형성하는 단계와, 상기 결과의 제 1 및 제 2반도체 칩의 이면이 서로 맞닿게 부착시키는 단계와, 제 1기판과 제 2기판을 연결시키는 제 3본딩 와이어를 형성하는 단계와, 제 1, 제 2 및 제 3 본딩와이어를 덮도록 몰딩체를 형성하는 단계와, 제 1기판에 도전성 볼을 부착하는 단계를 포함한다.

Description

적층 칩 패키지의 제조 방법{method for manufacturing stacked chip package}
본 발명은 반도체 패키지 제조 방법에 관한 것으로, 보다 상세하게는 다수의 반도체 칩이 적층된 구조를 가진 적층 칩 패키지의 제조 방법에 관한 것이다.
전자기기들의 경박단소화 추세에 따라 그의 핵심 소자인 패키지의 고밀도, 고실장화가 중요한 요인으로 대두되고 있으며, 또한 컴퓨터의 경우 기억 용량의 증가에 따른 대용량의 램(Random Access Memory ; RAM) 및 프레쉬 메모리(Flash Memory)와 같이 칩의 크기는 자연적으로 증대되지만 패키지는 상기의 요건에 따라 소형화되는 경향으로 연구되고 있다.
여기서, 패키지의 크기를 줄이기 위해서 제안되어 온 여러 가지 방안 예를 들면, 복수개의 칩 또는 패키지를 실장된 적층 칩 패키지(Multi Chip Package ; MCP), 적층 칩 모듈(Multi Chip Module ; MCM) 등이 있으며, 주로 반도체 칩 및 패키지가 기판 상에 평면적인 배열 방법으로 실장되기 때문에 제작에 한계가 있었다.
이러한 한계를 극복하기 위해서 동일한 기억 용량의 칩을 일체적으로 복수개 적층한 패키지 기술이 제안된 바 있으며, 이것을 통상 적층 칩 패키지(stacked chip package)라 통칭된다.
현재 전술된 적층 칩 패키지의 기술은 단순화된 공정으로 적층 칩 패키지의 제조 단가를 낮출 수 있으며, 또한 대량 생산등의 이점이 있는 반면, 칩의 크기증가에 따른 패키지의 내부 리드를 설계하는데 있어서 공간이 부족한 단점이 있다.
도 1은 종래 기술에 따른 적층 칩 패키지의 제조 방법을 설명하기 위한 단면도이다.
종래 기술에 따른 적층 칩 패키지(100)는, 도 1에 도시된 바와 같이, 기판(110)을 이용하여 복수개의 반도체 칩(120,130,140)이 평면적으로 실장되어 패키징된 구조를 갖는다.
상기 기판(110)의 상부면의 실장 영역에 접착제(114)에 의해 상기 각각의 반도체 칩(120,130,140)이 부착되어 있으며, 기판(110)에 부착된 면에 대하여 반대되는 면에 복수개의 본딩 패드(122,132,142)가 형성된 구조를 갖는다. 이때, 상기 각각의 반도체 칩(120,130,140)을 적층하게 되면 계단 형상으로 배열된다. 또한, 상기 본딩 패드(122,132,142)는 상기 반도체 칩(120,130,140) 상면의 가장자리 부분에 다수개 형성된다.
상기 본딩 패드(122,132,142)는 기판(110)의 상부면에 형성된 전도성 패턴(112)와 각각 대응되어 본딩 와이어(124,134,144)에 의해 전기적으로 연결된다.
그리고, 반도체 칩(120,130,140) 및 기판(110) 상부면에 형성된 전기적 연결 부분을 보호하기 위하여 에폭시 계열의 봉지 수지를 봉지하여 패키지 몸체(150)가 형성된다.
상기 기판(110)의 전도성 패턴(112)은 반도체 칩(120,130,140)과 솔더 볼(160)을 전기적으로 연결시키기 위한 배선층이다.
반도체 칩(120,130,140)은 기판(110) 상부면에 형성된 회로 패턴에 의해 서로 전기적으로 연결되거나, 전도성 패턴(112)에 반도체 칩의 본딩 패드(12,22,32)가 동시에 본딩 와이어(124,134,144)와 본딩됨으로써 전기적으로 연결될 수도 있다.
그러나, 종래 기술에서는 적층된 반도체 칩들의 사이즈가 각기 다르고, 본딩 패드가 가장자리 부분에 배열된 반도체 칩들을 페이스-업(face-up)방향으로만 적층시킴으로써, 반도체 칩의 사이즈가 동일한다든지 본딩 패드가 반도체 칩의 센터 부분에 배열된 경우에는 적용하지 못하였다.
또한, 종래 기술에서는 적층된 반도체 칩 리드 수는 증가시킬 수 없기 때문에 탑 부분의 반도체 칩과 바텀 부분의 반도체 칩의 CS핀(chip select pin)을 슬릿(slit)하여 하나는 CS핀에 연결하고 다른 하나는 NC핀에 연결하여 사용함으로써, NC핀이 존재하여야 한다는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 센터 부분에 본딩 패드가 각각 형성되고, 또한 사이즈가 동일한 반도체 칩들을 페이스 업 및 페이스 다운(face down) 방식으로 적층시킬 수 있는 적층 칩 패키지의 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 적층 칩 패키지의 제조 방법은 센터 부분에 다수개의 제 1본딩 패드가 배열된 제 1반도체 칩 상에 제 1센터 윈도우를 가진 제 1기판을 부착시키는 단계와, 제 1본딩패드와 제 1기판의 소정부위를 연결시키는 제 1본딩 와이어를 형성하는 단계와, 제 1기판의 상기 제 1센터 윈도우가 형성된 면 상에 이후의 몰딩공정에서 상기 제 1반도체 칩이 틸트되거나 노출되는 것을 방지하는 제 1위치고정바를 부착시키는 단계와, 센터 부분에 다수개의 제 2본딩와이어가 배열된 제 2반도체 칩 상에 제 2센터 윈도우를 가진 제 2기판을 부착시키는 단계와, 제 2본딩패드와 제 2기판의 소정부위를 연결시키는 제 2본딩 와이어를 형성하는 단계와, 제 2기판의 상기 제 2본딩와이어가 형성된 면 상에 이후의 몰딩공정에서 상기 제 2반도체 칩이 틸트되거나 노출되는 것을 방지하는 제 2위치고정바를 부착시키는 단계와, 결과의 제 1 및 제 2반도체 칩들이 서로 맞닿게 부착시키는 단계와, 제 1기판과 제 2기판을 연결시키는 제 3본딩 와이어를 형성하는 단계와, 제 1, 제 2 및 제 3 본딩와이어를 덮도록 몰딩체를 형성하는 단계와, 제 1센터 윈도우가 형성된 제 1기판에 도전성 볼을 부착하는 단계를 포함한 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 제 1실시예에 따른 적층 칩 패키지의 제조 방법을 설명하기 위한 공정 단면도이다.
본 발명의 제 1실시예에 따른 적층 칩 패키지의 제조 방법은, 도 2a에 도시된 바와 같이, 먼저 센터 부분에 다수개의 제 1본딩 패드(미도시)가 배열된 제 1반도체 칩(10) 상에 센터 윈도우(13)가 형성된 제 1기판(12)을 부착시킨다. 이어, 제 1본딩와이어(14)를 이용하여 제 1본딩 패드와 제 1기판(12)을 연결시킨다.
그 다음, 도 2b에 도시된 바와 같이, 센터 부분에 다수개의 제 2본딩 패드(미도시)가 배열된 제 2반도체 칩(20) 상에 제 2센터 윈도우(23)가 형성된 제 2기판(22)을 부착시킨다. 이 후, 제 2본딩와이어(24)를 이용하여 제 2본딩 패드와 제 2기판(22)을 연결시킨다. 이때, 상기 제 1반도체 칩(10)과 상기 제 2반도체 칩(20)은 동일 사이즈를 가진다.
이어서, 도 2c에 도시된 바와 같이, 상기 결과의 제 1반도체 칩과 제 2반도체 칩을 본딩시킨다. 이때, 상기 본딩 공정은 각각의 제 1반도체 칩과 제 2반도체 칩의 이면(회로가 형성된 면의 반대면)을 맞닿게 부착시킨다.
그 다음, 도 2d에 도시된 바와 같이, 제 3본딩와이어(30)를 이용하여 상기 제 1기판(12)과 제 2기판(22)을 연결시킨다. 이때, 상기 제 1, 제2 및 제 3본딩 와이어(14)(24)(30)의 재질은 알루미늄(Al) 또는 금(Au)을 이용한다.
이 후, 도 2e에 도시된 바와 같이, 상기 결과물에 몰딩 공정을 진행하여 각각의 제 1, 제 2 및 제 2본딩와이어(14)(24)(30)을 덮는 몰딩체(32)를 형성한다.
이어서, 도 2f에 도시된 바와 같이, 제 1기판(12) 저면의 볼랜드(미도시)에 도전성 볼(34)을 부착시킨다. 이때, 상기 볼랜드의 지름은 150∼700㎛ 범위를 가진다. 또한, 상기 도전성 볼(34)은 100㎛∼1mm 범위를 가진다. 상기 도전성 볼(34)은 Sn을 주 성분으로 하고, Pb,In, Bi, Au, Zn, Cu 또는 Sb 중 어느 하나를 추가하여 형성한다.
도 3a 내지 도 3e는 본 발명의 제 2실시예에 따른 적층 칩 패키지의 제조 방법을 설명하기 위한 공정 단면도이다.
본 발명의 제 2실시예에 따른 적층 칩 패키지의 제조 방법은, 도 3a에 도시된 바와 같이, 센터 부분에 다수개의 제 1본딩 패드(미도시)가 배열된 제 1반도체 칩(100) 상에 접착테이프(미도시) 등을 이용하여 제 1센터 윈도우(103)가 형성된 제 1기판(102)을 부착시킨다.
이어, 상기 제 1기판(102) 상에 제 1댐(106)을 부착시킨 다음, 본딩 공정에 의해 제 1본딩 패드와 제 1기판(102)을 연결시키는 제 1본딩 와이어(104)를 형성한다. 이때, 상기 제 1댐(106)은 이 후의 패키지 몰딩 공정 시 제 1반도체 칩(100)의 틸트(tilt)나 노출됨을 방지하는 역할을 한다.
그 다음, 도 3b에 도시된 바와 같이, 센터 부분에 다수개의 제 2본딩 패드(미도시)가 배열된 제 2반도체 칩(200) 상에 접착테이프 등을 이용하여 제 1센터 윈도우(203)가 형성된 제 1기판(202)을 부착시킨다. 이 후, 제 2기판(202) 상에 제 2댐(206)을 부착시킨 다음, 본딩 공정에 의해 제 2본딩 패드와 제 2기판(202)을 연결시키는 제 2본딩 와이어(204)를 형성한다. 이때, 상기 제 2댐(206)은 이 후의 몰딩 공정 시 제 2반도체 칩(200)에 몰드 플래쉬(mold flash)가 발생되는 것을 방지하는 역할을 한다. 또한, 상기 제 1댐(106) 및 제 2댐(206)은 솔더 레지스트(solder resist) 또는 절연 물질을 이용하며, 이때, 상기 제 1및 제 2댐(106)(206)은 이 후의 공정에서 몰딩 컴파운드의 흐름을 방지하도록 20㎛ ∼1mm 두게를 유지한다.
이어서, 도 3c에 도시된 바와 같이, 상기 본딩 공정이 완료된 제 1 및 제 2반도체 칩(100)(200)의 이면이 서로 맞닿게 부착시킨 후, 본딩 공정에 의해 제 2기판(202)과 제 1기판(102)을 연결시키는 제 3본딩 와이어(230)를 형성한다.
그 다음, 도 3e에 도시된 바와 같이, 상기 결과물에 몰딩 공정을 진행하여 각각의 제 1및 제 2반도체 칩(100)(200)과 제 1, 제 2 및 제 2본딩와이어(104)(204)(230)을 덮는 몰딩체(250)를 형성한다. 이때, 상기 몰딩 공정 시, 도 3d에 도시된 바와 같이, 상부 및 하부 몰드다이(262)(260)의 표면에 제 1및 제 2댐(103)(203)이 닿아 페이스 업 방향으로 바람직하지 못한 몰드 플로우(flow)로 인한 제 1 및 제 2반도체 칩(100)(200)의 틸트나 노출을 방지하고, 페이스 업방향으로는 몰드 플래쉬 생성을 억제한다.
상기 하부 몰딩다이(260)과 제 2댐(202)의 갭(gap)은 충분히 작고 제 2반도체 칩 방향으로 접착테이프가 부착되어 있어 완충 역할을 하므로 제 2반도체 칩에 손상을 입히지 않음과 동시에 몰드 플래쉬 생성을 억제할 수 있다.
이 후, 제 2기판의 볼랜드(미도시)에 도전성 볼(252)을 부착한다. 이때, 상기 볼랜드의 지름은 150∼700㎛ 범위를 가진다. 또한, 상기 도전성 볼(252)은 100㎛∼1mm 범위를 가진다. 상기 도전성 볼(252)은 Sn을 주 성분으로 하고, Pb,In, Bi, Au, Zn, Cu 또는 Sb 중 어느 하나를 추가하여 형성한다.
본 발명의 제 1 및 제 2실시예에서는 센터 부분에 다수개의 본딩 패드가 배열되며, 동일 사이즈를 가진 각각의 제 1 및 제 2반도체 칩을 서로 이면이 맞닿게 부착시킨 후, 본딩 와이어 공정 및 몰딩 공정을 진행한다.
이상에서 설명한 바와 같이, 본 발명에서는 센터 부분에 본딩 패드가 각각 형성되고 사이즈가 동일한 각각의 반도체 칩들을 이면이 서로 맞닿게 다 수개 적층시킴으로써, 최소면적에서 메모리 밀도를 확장할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1은 종래 기술에 따른 적층 칩 패키지의 제조 방법을 설명하기 위한 단면도.
도 2a 내지 도 2f는 본 발명의 제 1실시예에 따른 적층 칩 패키지의 제조 방법을 설명하기 위한 공정 단면도.
도 3a 내지 도 3e는 본 발명의 제 2실시예에 따른 적층 칩 패키지의 제조 방법을 설명하기 위한 공정 단면도.
도면의 주요부분에 대한 부호의 설명
10, 20. 반도체 칩 12, 22. 기판
13,23. 센터 윈도우 14, 24, 30. 본딩와이어
32. 몰딩체 34. 도전성 볼

Claims (4)

  1. 센터 부분에 다수개의 제 1본딩 패드가 배열된 제 1반도체 칩 상에 제 1센터 윈도우를 가진 제 1기판을 부착시키는 단계와,
    이로부터 얻어지는 제 1기판 결과물 상에 이후의 몰딩공정에서 상기 제 1반도체 칩이 틸트되거나 노출되는 것을 방지하기 위한 제 1댐을 부착시키는 단계와,
    상기 제 1본딩패드와 상기 제 1기판의 소정부위를 연결시키는 제 1본딩 와이어를 형성하는 단계와,
    센터 부분에 다수개의 제 2본딩와이어가 배열된 제 2반도체 칩 상에 제 2센터 윈도우를 가진 제 2기판을 부착시키는 단계와,
    이로부터 얻어지는 제 2기판 결과물 상에 이후의 몰딩공정에서 상기 제 2반도체 칩이 틸트되거나 노출되는 것을 방지하기 위한 제 2댐을 부착시키는 단계와,
    상기 제 2본딩패드와 상기 제 2기판의 소정부위를 연결시키는 제 2본딩 와이어를 형성하는 단계와,
    상기 결과의 제 1 및 제 2반도체 칩들이 서로 맞닿게 부착시키는 단계와,
    상기 제 1기판과 제 2기판을 연결시키는 제 3본딩 와이어를 형성하는 단계와,
    상기 제 1, 제 2 및 제 3 본딩와이어를 덮도록 몰딩체를 형성하는 단계와,
    상기 제 2센터윈도우가 형성된 제 2기판 면에 도전성 볼을 부착하는 단계를 포함한 것을 특징으로 하는 적층 칩 패키지 제조 방법.
  2. 삭제
  3. 제 1항에 있어서, 상기 제 1및 제 2댐은 솔더 레지스트를 이용하는 것을 특징으로 하는 적층 칩 패키지 제조 방법.
  4. 제 1항에 있어서, 상기 제 1및 제 2댐은 20㎛ ∼1mm 두께로 형성하는 것을 특징으로 하는 적층 칩 패키지 제조 방법.
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