KR100470387B1 - 적층 칩 패키지 - Google Patents

적층 칩 패키지 Download PDF

Info

Publication number
KR100470387B1
KR100470387B1 KR10-2001-0061422A KR20010061422A KR100470387B1 KR 100470387 B1 KR100470387 B1 KR 100470387B1 KR 20010061422 A KR20010061422 A KR 20010061422A KR 100470387 B1 KR100470387 B1 KR 100470387B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
chip
conductive pattern
stacked
semiconductor
Prior art date
Application number
KR10-2001-0061422A
Other languages
English (en)
Other versions
KR20030029680A (ko
Inventor
박상욱
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0061422A priority Critical patent/KR100470387B1/ko
Publication of KR20030029680A publication Critical patent/KR20030029680A/ko
Application granted granted Critical
Publication of KR100470387B1 publication Critical patent/KR100470387B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10157—Shape being other than a cuboid at the active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 다수의 반도체 칩이 적층된 구조를 가진 적층 칩 패키지에 관해 개시한다.
개시된 본 발명의 적층 칩 패키지는 적층 구조를 가진 반도체 칩과, 반도체 칩의 일측 또는 타측에 형성되어, 칩패드와 연결되는 금속배선이 배열된 요입홈과,상면에는 반도체 칩이 부착된 인쇄회로기판과, 인쇄회로기판의 저면에 부착된 제 1도전패턴과, 요입홈의 금속배선과 인쇄회로기판을 연결시키는 제 2도전패턴과, 반도체 칩과 제 2도전패턴을 덮는 몰딩체를 포함한다.

Description

적층 칩 패키지{stacked chip package}
본 발명은 적층 칩 패키지 및 그의 제조방법에 관한 것으로, 보다 상세하게는 다수의 반도체 칩이 적층된 구조를 가진 적층 칩 패키지 및 그의 제조방법에 관한 것이다.
전자기기들의 경박단소화 추세에 따라 그의 핵심 소자인 패키지의 고밀도, 고실장화가 중요한 요인으로 대두되고 있으며, 또한 컴퓨터의 경우 기억 용량의 증가에 따른 대용량의 램(Random Access Memory ; RAM) 및 프레쉬 메모리(Flash Memory)와 같이 칩의 크기는 자연적으로 증대되지만 패키지는 상기의 요건에 따라 소형화되는 경향으로 연구되고 있다.
여기서, 패키지의 크기를 줄이기 위해서 제안되어 온 여러 가지 방안으로서 예를 들면, 복수개의 칩 또는 패키지를 실장된 적층 칩 패키지(Multi Chip Package ; MCP), 적층 칩 모듈(Multi Chip Module ; MCM) 등이 있으며, 주로 반도체 칩 및 패키지가 기판 상에 평면적인 배열 방법으로 실장되기 때문에 제작에 한계가 있었다.
이러한 한계를 극복하기 위해서 동일한 기억 용량의 칩을 일체적으로 복수개 적층한 패키지 기술이 제안된 바 있으며, 이것을 통상 적층 칩 패키지(stackedchip package)라 통칭된다.
현재 전술된 적층 칩 패키지의 기술은 단순화된 공정으로 적층 칩 패키지의 제조 단가를 낮출 수 있으며, 또한 대량 생산등의 이점이 있는 반면, 칩의 크기증가에 따른 패키지의 내부 리드를 설계하는데 있어서 공간이 부족한 단점이 있다.
도 1은 종래 기술에 따른 적층 칩 패키지의 단면도이다.
종래 기술에 따른 적층 칩 패키지(100)는 도 1에 도시된 바와 같이, 기판 (110)을 이용하여 복수개의 반도체 칩(120,130,140)이 평면적으로 실장되어 패키징된 구조를 갖는다.
상기 각각의 반도체 칩(12,130,140)은 기판(110)의 상부면의 실장 영역에 접착제(114)에 의해 부착되어 있으며, 기판(110)에 부착된 면에 대하여 반대되는 면에 복수개의 본딩 패드(122,132,142)가 형성된 구조를 갖는다.
상기 본딩 패드(12,22,32)는 기판(110)의 상부면에 형성된 전도성 패턴(112)와 본딩 와이어(124,134,144)에 의해 전기적으로 연결된다.
그리고, 반도체 칩(120,130,140) 및 기판(110) 상부면에 형성된 전기적 연결 부분을 보호하기 위하여 에폭시 계열의 봉지 수지를 봉지하여 패키지 몸체(150)가 형성된다.
상기 기판(110)의 전도성 패턴(112)은 반도체 칩(120,130,140)과 솔더 볼(160)을 전기적으로 연결시키기 위한 배선층이다.
반도체 칩(120,130,140)은 기판(110) 상부면에 형성된 회로 패턴에 의해 서로 전기적으로 연결되거나, 전도성 패턴(112)에 반도체 칩의 본딩 패드(12,22,32)가 동시에 본딩 와이어(124,134,144)와 본딩됨으로써 전기적으로 연결될 수도 있다.
종래의 기술에서는 반도체 칩 평면 상의 본딩패드에 본딩와이어가 연결됨으로써, 본딩와이어의 높이에 따른 와이어본딩 공간을 확보하는데 많은 어려움이 따랐다. 이로써 집적도가 저하되는 문제점이 있었다.이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 와이어본딩을 하기 위한 본딩패드 공간을 확보할 수 있는 적층 칩 패키지 및 그의 제조방법을 제공함에 그 목적이 있다.
도 1은 종래 기술에 따른 적층 칩 패키지의 단면도.
도 2는 본 발명의 제 1실시예에 따른 적층 칩 패키지의 평면도.
도 3은 본 발명의 제 1실시예에 따른 적층 칩 패키지의 일부를 도시한 사시도.
도 4는 본 발명의 제 1실시예에 따른 적층 칩 패키지의 단면도.
도 5a 내지 도 5f는 본 발명의 제 1실시예에 따른 적층 칩 패키지의 제조과정을 보인 공정단면도.
도 6은 본 발명의 제 2실시예에 따른 적층 칩 패키지의 단면도.
도 7은 본 발명의 제 3실시예에 따른 적층 칩 패키지의 단면도.
도 8은 본 발명의 제 4실시예에 따른 적층 칩 패키지의 단면도.
도 9a 내지 도 9b는 본 발명의 제 4실시예에 따른 적층 칩 패키지의 일부확대도.
도 10은 본 발명의 제 5실시예에 따른 적층 칩 패키지의 단면도.
도 11은 본 발명의 제 6실시예에 따른 적층 칩 패키지의 단면도.
도 12는 본 발명의 제 7실시예에 따른 적층 칩 패키지의 단면도.
도면의 주요부분에 대한 부호의 설명
20, 21, 22, 23. 요입홈 210, 212, 214, 216. 반도체 칩
222. 볼랜드 224. 접착제
240. 본딩와이어 226.도전패턴
250. 몰딩체 260. 솔더 볼
상기 목적을 달성하기 위한 본 발명의 적층 칩 패키지는 열 및 행으로 배열된 다수의 반도체 칩과, 반도체 칩의 일측 또는 타측에 형성되며 상기 반도체 칩의 칩패드와 연결되는 금속배선이 배열된 요입홈과, 상면에는 상기 반도체 칩이 부착되고, 상기 반도체 칩 가장자리 부위의 일측 또는 타측과 대응된 부분에는 제 1도전패턴이 부착되며, 하면에는 제 2도전패턴이 부착된 인쇄회로기판과, 요입홈과 상기 제 1도전패턴을 연결시키는 본딩와이어와, 인쇄회로기판 상에 형성되며, 상기 반도체 칩, 제 1도전패턴 및 본딩와이어를 덮는 몰딩체를 포함하여 구성된 것을 특징으로 한다.상기 제 2도전패턴은 솔더 볼이고, 상기 제 2도전패턴은 도전핀이다.상기 본딩와이어 대신 콘택핀을 사용할 수도 있다.상기 인쇄회로기판과 상기 반도체 칩 사이에 접착제가 추가된다.본 발명에 따른 적층 칩 패키지는 일측에 다수의 제 1칩패드와 연결되는 제 1금속배선이 배열된 각각의 제 1요입홈이 형성된 제 1반도체 칩과, 타측에 다수의 제 2칩패드와 연결되는 제 2금속배선이 배열된 각각의 제 2요입홈이 형성된 제 2반도체칩과, 일측에 다수의 제 3칩패드와 연결되는 제 3금속배선이 배열된 각각의 제 3요입홈이 형성되며 상기 제 1반도체 칩 상에 적층되는 제 3반도체 칩과, 타측에 다수의 제 4칩패드와 연결되는 제 4금속배선이 배열된 각각의 제 4요입홈이 형성되며 상기 제 2반도체 칩 상에 적층된 제 4반도체 칩으로 구성된 반도체 칩과,상면에는 상기 반도체 칩이 부착되고, 상기 반도체 칩 가장자리 부위의 일측 또는 타측과 대응된 부분에는 제 1도전패턴이 부착되며, 하면에는 제 2도전패턴이 부착된 인쇄회로기판과,상기 제 1,제 2,제 3 및 제 4요입홈과 상기 제 1도전패턴을 연결시키는 본딩와이어와,상기 인쇄회로기판 상에 형성되며, 상기 반도체 칩, 제 1도전패턴 및 본딩와이어를 덮는 몰딩체를 포함하여 구성된 것을 특징으로 한다.본 발명에 따른 적층 칩 패키지는 일측에 다수의 제 1칩패드와 연결되는 제 1금속배선이 배열된 각각의 제 1요입홈이 형성된 제 1반도체 칩과, 타측에 다수의 제 2칩패드와 연결되는 제 2금속배선이 배열된 각각의 제 2요입홈이 형성된 제 2반도체칩과, 일측에 다수의 제 3칩패드와 연결되는 제 3금속배선이 배열된 각각의 제 3요입홈이 형성되고 적어도 상기 제 1반도체 칩의 크기보다 작게 형성되어 상기 제 1반도체 칩 상에 적층되면서 상기 제 1요입홈을 노출시키는 제 3반도체 칩과, 타측에 다수의 제 4칩패드와 연결되는 제 4금속배선이 배열된 각각의 제 4요입홈이 형성되고 적어도 상기 제 2반도체 칩의 크기보다 작게 형성되어 상기 제 2반도체 칩 상에 적층되면서 상기 제 2요입홈을 노출시키는 제 4반도체 칩으로 구성된 반도체 칩과,상면에는 상기 반도체 칩이 부착되고, 상기 반도체 칩 가장자리 부위의 일측 또는 타측과 대응된 부분에는 제 1도전패턴이 부착되며, 하면에는 제 2도전패턴이 부착된 인쇄회로기판과,상기 제 1,제 2,제 3 및 제 4요입홈과 상기 제 1도전패턴을 연결시키는 본딩와이어와,상기 인쇄회로기판 상에 형성되며, 상기 반도체 칩, 제 1도전패턴 및 본딩와이어를 덮는 몰딩체를 포함하여 구성된 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 제 1실시예에 따른 적층 칩 패키지의 평면도이고, 도 3은 본 발명의 제 1실시예에 따른 적층 칩 패키지의 일부를 도시한 사시도이다.
또한, 도 4는 도 2의 Ⅰ-Ⅱ선을 따라 절단한 공정단면도이다.
본 발명의 적층 칩 패키지는, 도 2 및 도 3에 도시된 바와 같이, 일측에 다수의 제 1요입홈(20)이 형성된 제 1반도체 칩(210)과 타측에 다수의 제 2요입홈(21)이 형성된 제 2반도체칩(212)이 열로 배열되며, 일측에 다수의 제 3요입홈(22)이 형성된 제 3반도체 칩(214), 타측에 다수의 제 4요입홈(23)이 형성된 제 4반도체칩(216)이 제 1반도체 칩(210)과 제 2반도체 칩(212)에 대하여 행으로 배열되어져 있다. 상기 요입홈(20)에는 다수의 칩패드(미도시)가 형성되어져 있다.
인쇄회로기판(Printed Circuit Board)(220)은, 도 2 및 도 4에 도시된 바와 같이, 상면에 접착제(224)에 의해 각각의 제 1, 제 2, 제 3 및 제 4반도체 칩(210)(212)(214)(216)이 부착되고, 하면에는 볼랜드(222)에 다수의 솔더 볼(260)이 부착되어 있다. 또한, 인쇄회로기판(220)의 상면 일측에는 도전패턴(226)이 형성되어져 있다.
상기 도전패턴(226)은 각각의 본딩와이어(240)에 의해 반도체 칩의 제 1, 제 2, 제 3 및 제 4요입홈(20)(21(22)(23)의 칩패드와 전기적으로 연결된다.
상기 반도체 칩(210)(212)(214)(216)과 본딩와이어(240)는 몰딩체(250)로 덮여져 있다.
도 5a 내지 도 5f는 본 발명의 제 1실시예에 따른 적층 칩 패키지의 제조과정을 보인 공정단면도로, 도 5a 내지 도 5c에서는 편의상 반도체 칩 중 제 4반도체 칩의 공정단면도 만을 도시한 것이다.
상기 구성을 가진 본 발명의 제 1실시예에 따른 적층 칩 패키지의 제조방법은, 도 5a에 도시된 바와 같이, 먼저 기판(10) 전면에 제 1절연막(14)을 증착하고, 상기 제 1절연막(14)을 식각하여 칩패드(12)를 노출시키는 개구부(15)를 형성한다.
이어서, 도 5b에 도시된 바와 같이, 제 1절연막(14) 상에 스퍼터링 방법에 의해 금속층을 증착한 후, 상기 금속층을 식각하여 개구부(15)를 덮는 금속배선(16)을 형성한다. 이때, 상기 금속배선(16)은 구리, 니켈, 구리 및 니켈과의 화합물 또는 복합 다층 구조를 가진다.
그 다음, 도 5c에 도시된 바와 같이, 상기 결과의 기판에 에폭시수지 또는 폴리이미드 계열의 수지를 이용하여 5㎛ 두께의 제 2절연막(18)을 증착한 후, 상기 제 2절연막의 일부위를 식각하여 요입홈(23)을 형성하여 도 3에 도시된 바와 같은 반도체 칩 제조 공정을 완료한다.
이 후, 도 5d에 도시된 바와 같이, 상기 결과의 반도체 칩을 테스트용 소켓(270) 내에 장착한 후, 번인 테스트(burn in test)를 실시함으로써 불량칩의 여부를 확인한다.
상기 테스트용 소켓(270)은 저면에 다수의 시그널 탐침핀(274)이 형성되고 반도체 칩이 삽입되는 내부 공간의 내측면에는 각각의 요입홈 상의 금속배선과 연결되는 다수의 콘택핀(217)이 형성되어 있다.
상기 콘택핀(217)은 탄성을 가지는 고리 또는 스프링 형상으로, 금속배선과 기계적인 탄성력에 의해 전기적 접촉을 할 수 있는 구조를 가진다.
이어서, 도 5e에 도시된 바와 같이, 상기 테스트를 통해 선별된 양질의 반도체 칩(214)(216)을 접착제(224)에 의해 인쇄회로기판(220)에 부착시킨다.
그 다음, 인쇄회로기판(220)의 도전패턴(226)과 각각의 요입홈(22)(23) 상의 금속배선을 본딩와이어(240)에 의해 본딩시킨다.
이 후, 도 5f에 도시된 바와 같이, 에폭시수지 등의 몰딩물질을 이용하여 반도체 칩(214)(216)과 본딩와이어(240)를 덮는 몰딩체(250)을 형성한다.
이어서, 인쇄회로기판(220)의 본딩패드(222)에 솔더 볼(260)을 부착시키어 접층 칩 패키지 제조를 완료한다.
도 6은 본 발명의 제 2실시예에 따른 적층 칩 패키지의 단면도이다.
본 발명의 제 2실시예는, 도 6에 도시된 바와 같이, 본 발명의 제 1실시예와 동일 방법으로 패키징 공정이 진행되나, 본 발명의 제 1실시예의 솔더 볼 대신 도전핀(282)을 사용한다.
도 7은 본 발명의 제 3실시예에 따른 적층 칩 패키지의 단면도이다.
본 발명의 제 3실시예는, 도 7에 도시된 바와 같이, 본 발명의 제 1 및 제 2실시예에서의 본딩와이어 대신 콘택핀(292)을 사용하여 적층 칩 패키지 제조 공정이 진행된다. 이때, 상기 콘택핀(292)은 반도체 칩(214)(216)의 요입홈(22)(23) 상의 금속배선과 전기적으로 연결된다.
또한, 기판(290)은 테스트용 소켓으로 사용 가능하며, 상기 기판 하부에는도전핀(298)이 형성된다.
도 8은 본 발명의 제 4실시예에 따른 적층 칩 패키지의 단면도이다.
본 발명의 제 4실시예는, 도 8에 도시된 바와 같이, 본 발명의 제 3실시예와 동일 방법으로 패키지 제조 공정이 진행되나, 본 발명의 제 3실시예의 연결핀 대신 솔더 볼(306)이 이용된다.
상기 연결핀(302)은 도전성 핀(302b)과, 상기 도전성 핀(302b)에 도금처리된 도금층(302a)으로 이루어진다. 이때, 상기 도금층(302a)으로는 솔더(solder)가 이용된다.
도 9a 내지 도 9b는 본 발명의 제 4실시예에 따른 적층 칩 패키지의 일부확대도이다.
연결핀(302)을 금속배선에 부착시키는 과정을 알아보면, 먼저 상기 구성된 연결핀(302)과 반도체 칩(214)의 금속배선(22)과 접촉시킨 후, 도 9a에 도시된 바와 같이, 적외선램프(도시되지 않음) 등을 이용하여 리플로우(reflow)공정을 진행시킴으로써, 도 9b에 도시된 바와 같이, 도금층(302b)이 용융되어 연결핀(302)이 요입홈의 금속배선에 접합된다.
도 10은 본 발명의 제 5실시예에 따른 적층 칩 패키지의 단면도이다.
본 발명의 제 5실시예의 반도체 칩은, 도 10에 도시된 바와 같이, 일측에 다수의 제 1요입홈(40)이 형성된 제 1반도체 칩(410)과 타측에 다수의 제 2요입홈(41)이 형성된 제 2반도체칩(412)이 열로 배열되며, 일측에 다수의 제 3요입홈(42)이 형성된 제 3반도체 칩(414)과 타측에 다수의 제 4요입홈(43)이 형성된 제4반도체칩(416)이 제 1반도체 칩(410)과 제 2반도체 칩(412)에 각각 적층된 구조를 가진다.
즉, 제 1반도체 칩(410)의 제 1요입홈(40)과 제 3반도체 칩(414)의 제 3요입홈(42)이 각각 대응되고, 제 2반도체 칩(412)의 제 2요입홈(41)과 제 4반도체 칩(416)의 제 4요입홈(43)이 각각 대응된 위치에 있다.
인쇄회로기판(420)은 상면에는 접착제(424)에 의해 제 1반도체 칩(410)과 제 2반도체 칩(412)가 부착되며, 또한 접착제(424)에 의해 제 1반도체 칩(410)과 제 3반도체 칩(414)이 부착되고 제 2반도체 칩(214)와 제 4반도체 칩(416)이 부착된다.
상기 구성된 본 발명의 제 5실시예에 따른 반도체 칩(410)(412)(414)(416)은 본딩와이어(430) 및 도전물질층(440)에 의해 기판(420) 상의 도전패턴(426)과 연결된다. 이때, 상기 기판(420) 하면의 본딩패드(422)에는 솔더 볼(460)이 부착되어 있다.
상기 반도체 칩(410)(412)(414)(416)과 본딩와이어(430)는 몰딩체(450)로 덮여져 있다.
도 11은 본 발명의 제 6실시예에 따른 적층 칩 패키지의 단면도이다.
본 발명의 제 6실시예는, 도 11에 도시된 바와 같이, 제 5실시예에서 몰딩체의 형상이 변형된 것이다.
본 발명의 제 실시예에 따른 몰딩체(550)는 제 1, 제 2, 제 3 및 제 4반도체 칩(510)(512)(514)(516)과 본딩와이어(530)를 덮고 제 3반도체 칩(514)과 제 4반도체 칩(516)의 일면이 노출된 형상을 가진다. 상기 반도체 칩의 노출된 부위에방열판(도시되지 않음)이 장착된다.
도 12는 본 발명의 제 7실시예에 따른 적층 칩 패키지의 단면도이다.
본 발명의 제 7실시예는, 도 12에 도시된 바와 같이, 제 5실시예에서 적층된 반도체 칩의 형상이 변형된 것이다.
본 발명의 제 7실시예에 따른 반도체 칩은, 도 12에 도시된 바와 같이, 일측에 다수의 제 1요입홈(60)이 형성된 제 1반도체 칩(610)과 타측에 다수의 제 2요입홈(61)이 형성된 제 2반도체칩(612)이 열로 배열되며, 일측에 다수의 제 3요입홈(62)이 형성되고 제 1반도체 칩의 크기보다 작은 제 3반도체 칩(614)과 타측에 다수의 제 4요입홈(63)이 형성되고 제 2반도체 칩의 크기보다 작은 제 4반도체칩(616)이 제 1반도체 칩(610)과 제 2반도체 칩(612)에 각각 적층된 구조를 가진다. 상기 제 1반도체 칩과 제 3반도체 칩의 측면과 상기 제 2반도체 칩과 제 4반도체 칩의 측면은 계단형상을 이룬다.
또한, 제 1본딩와이어(670)에 의해 제 1반도체 칩(610)의 금속배선과 도전패턴(626)이 연결되고, 제 2본딩와이어(672)에 의해 제 2반도체 칩(612)의 금속배선과 도전패턴(626)이 연결된다.
그리고, 제 3본딩와이어(674)에 의해 제 3 반도체 칩(614)의 금속배선과 제 1반도체 칩(610)의 금속배선이 연결되고, 제 4본딩와이어(676)에 의해 제 4반도체 칩(616)의 금속배선과 제 2반도체 칩(612)의 금속배선이 연결된다.
이상에서와 같이, 본 발명에서는 반도체 칩을 행과 열로 각각 배열시킨 상태에서 패키징함으로써, 기존에 비해 와이어본딩을 하기 위한 본딩패드 공간을 확보하는데 수월한 이점이 있다.또한, 본 발명은 반도체 칩의 일측 또는 타측에 칩패드가 배치된 요입홈을 형성하고, 상기 요입홈을 통해 반도체 칩의 칩패드와 기판의 도전패턴을 본딩와이어함으로써, 본딩와이어의 높이에 따른 증가분없이 좁은 공간에서 패키징할 수 있다. 따라서, 집적도가 향상된다.
한편, 본 발명에서는 일측 또는 타측에 요입홈을 가진 반도체 칩 구조에 적용가능한 테스트용 소켓을 형성함으로써, 상기 소켓을 이용하여 상기 반도체 칩 구조의 불량 칩 판별을 실시하게 된다. 따라서, 불량 칩에 의한 제품의 손실을 막을 수 있다. 한편, 반도체 칩의 요입홈을 이용하여 좁은 공간에서도 본딩이 가능하다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (8)

  1. 열 및 행으로 배열된 다수의 반도체 칩과,
    상기 반도체 칩의 일측 또는 타측에 형성되며, 상기 반도체 칩의 칩패드와 연결되는 금속배선이 배열된 요입홈과,
    상면에는 상기 반도체 칩이 부착되고, 상기 반도체 칩 가장자리 부위의 일측 또는 타측과 대응된 부분에는 제 1도전패턴이 부착되며, 하면에는 제 2도전패턴이 부착된 인쇄회로기판과,
    상기 요입홈과 상기 제 1도전패턴을 연결시키는 본딩와이어와,
    상기 인쇄회로기판 상에 형성되며, 상기 반도체 칩, 제 1도전패턴 및 본딩와이어를 덮는 몰딩체를 포함하여 구성된 것을 특징으로 하는 적층 칩 패키지.
  2. 제 1항에 있어서, 상기 제 2도전패턴은 솔더 볼인 것을 특징으로 하는 적층 칩 패키지.
  3. 제 1항에 있어서, 상기 제 2도전패턴은 도전핀인 것을 특징으로 하는 적층 칩 패키지.
  4. 삭제
  5. 제 1항에 있어서, 상기 본딩와이어 대신 콘택핀을 사용하는 것을 특징으로 하는 적층 칩 패키지.
  6. 제 1항에 있어서, 상기 인쇄회로기판과 상기 반도체 칩 사이에 접착제가 추가된 것을 특징으로 하는 적층 칩 패키지.
  7. 일측에 다수의 제 1칩패드와 연결되는 제 1금속배선이 배열된 각각의 제 1요입홈이 형성된 제 1반도체 칩과, 타측에 다수의 제 2칩패드와 연결되는 제 2금속배선이 배열된 각각의 제 2요입홈이 형성된 제 2반도체칩과, 일측에 다수의 제 3칩패드와 연결되는 제 3금속배선이 배열된 각각의 제 3요입홈이 형성되며 상기 제 1반도체 칩 상에 적층되는 제 3반도체 칩과, 타측에 다수의 제 4칩패드와 연결되는 제 4금속배선이 배열된 각각의 제 4요입홈이 형성되며 상기 제 2반도체 칩 상에 적층된 제 4반도체 칩으로 구성된 반도체 칩과,
    상면에는 상기 반도체 칩이 부착되고, 상기 반도체 칩 가장자리 부위의 일측 또는 타측과 대응된 부분에는 제 1도전패턴이 부착되며, 하면에는 제 2도전패턴이 부착된 인쇄회로기판과,
    상기 제 1,제 2,제 3 및 제 4요입홈과 상기 제 1도전패턴을 연결시키는 본딩와이어와,
    상기 인쇄회로기판 상에 형성되며, 상기 반도체 칩, 제 1도전패턴 및 본딩와이어를 덮는 몰딩체를 포함하여 구성된 것을 특징으로 하는 적층 칩 패키지.
  8. 일측에 다수의 제 1칩패드와 연결되는 제 1금속배선이 배열된 각각의 제 1요입홈이 형성된 제 1반도체 칩과, 타측에 다수의 제 2칩패드와 연결되는 제 2금속배선이 배열된 각각의 제 2요입홈이 형성된 제 2반도체칩과, 일측에 다수의 제 3칩패드와 연결되는 제 3금속배선이 배열된 각각의 제 3요입홈이 형성되고 적어도 상기 제 1반도체 칩의 크기보다 작게 형성되어 상기 제 1반도체 칩 상에 적층되면서 상기 제 1요입홈을 노출시키는 제 3반도체 칩과, 타측에 다수의 제 4칩패드와 연결되는 제 4금속배선이 배열된 각각의 제 4요입홈이 형성되고 적어도 상기 제 2반도체 칩의 크기보다 작게 형성되어 상기 제 2반도체 칩 상에 적층되면서 상기 제 2요입홈을 노출시키는 제 4반도체 칩으로 구성된 반도체 칩과,
    상면에는 상기 반도체 칩이 부착되고, 상기 반도체 칩 가장자리 부위의 일측 또는 타측과 대응된 부분에는 제 1도전패턴이 부착되며, 하면에는 제 2도전패턴이 부착된 인쇄회로기판과,
    상기 제 1,제 2,제 3 및 제 4요입홈과 상기 제 1도전패턴을 연결시키는 본딩와이어와,
    상기 인쇄회로기판 상에 형성되며, 상기 반도체 칩, 제 1도전패턴 및 본딩와이어를 덮는 몰딩체를 포함하여 구성된 것을 특징으로 하는 적층 칩 패키지.
KR10-2001-0061422A 2001-10-05 2001-10-05 적층 칩 패키지 KR100470387B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0061422A KR100470387B1 (ko) 2001-10-05 2001-10-05 적층 칩 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0061422A KR100470387B1 (ko) 2001-10-05 2001-10-05 적층 칩 패키지

Publications (2)

Publication Number Publication Date
KR20030029680A KR20030029680A (ko) 2003-04-16
KR100470387B1 true KR100470387B1 (ko) 2005-02-07

Family

ID=29563374

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0061422A KR100470387B1 (ko) 2001-10-05 2001-10-05 적층 칩 패키지

Country Status (1)

Country Link
KR (1) KR100470387B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100905779B1 (ko) 2007-08-20 2009-07-02 주식회사 하이닉스반도체 반도체 패키지
KR101719636B1 (ko) 2011-01-28 2017-04-05 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN117790429A (zh) * 2023-12-15 2024-03-29 苏州泽声微电子有限公司 芯片封装结构及方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5323060A (en) * 1993-06-02 1994-06-21 Micron Semiconductor, Inc. Multichip module having a stacked chip arrangement
JPH1070232A (ja) * 1996-07-26 1998-03-10 Honeywell Inc チップ・スタックおよびコンデンサ取付の配置
KR20000066197A (ko) * 1999-04-14 2000-11-15 마이클 디. 오브라이언 반도체패키지
KR20010088374A (ko) * 2000-03-09 2001-09-26 마찌다 가쯔히꼬 반도체장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5323060A (en) * 1993-06-02 1994-06-21 Micron Semiconductor, Inc. Multichip module having a stacked chip arrangement
JPH1070232A (ja) * 1996-07-26 1998-03-10 Honeywell Inc チップ・スタックおよびコンデンサ取付の配置
KR20000066197A (ko) * 1999-04-14 2000-11-15 마이클 디. 오브라이언 반도체패키지
KR20010088374A (ko) * 2000-03-09 2001-09-26 마찌다 가쯔히꼬 반도체장치

Also Published As

Publication number Publication date
KR20030029680A (ko) 2003-04-16

Similar Documents

Publication Publication Date Title
KR100891516B1 (ko) 적층 가능한 에프비지에이 타입 반도체 패키지와 이를이용한 적층 패키지
US5247423A (en) Stacking three dimensional leadless multi-chip module and method for making the same
KR970000214B1 (ko) 반도체 장치 및 그 제조방법
KR100621991B1 (ko) 칩 스케일 적층 패키지
US8766425B2 (en) Semiconductor device
KR100480909B1 (ko) 적층 칩 패키지의 제조 방법
US5872399A (en) Solder ball land metal structure of ball grid semiconductor package
US6278178B1 (en) Integrated device package and fabrication methods thereof
US6607942B1 (en) Method of fabricating as grooved heat spreader for stress reduction in an IC package
US5172303A (en) Electronic component assembly
US6849945B2 (en) Multi-layered semiconductor device and method for producing the same
US20060121719A1 (en) Method of manufacturing a circuit substrate and method of manufacturing an electronic parts packaging structure
KR20050002220A (ko) 적층형 볼 그리드 어레이 패키지 및 그 제조방법
JP2001085602A (ja) 多重チップ半導体モジュールとその製造方法
KR19990006158A (ko) 볼 그리드 어레이 패키지
KR100444228B1 (ko) 칩 패키지 및 그 제조방법
US6404046B1 (en) Module of stacked integrated circuit packages including an interposer
KR100271656B1 (ko) 비지에이 반도체 패키지 및 그 제조방법
JP3656861B2 (ja) 半導体集積回路装置及び半導体集積回路装置の製造方法
KR100470387B1 (ko) 적층 칩 패키지
US6057594A (en) High power dissipating tape ball grid array package
KR101038316B1 (ko) 적층 반도체 패키지 및 이의 제조 방법
KR19980068343A (ko) 가요성 회로 기판을 이용한 칩 스케일 반도체 패키지 및 그 제조 방법
KR100480908B1 (ko) 적층 칩 패키지의 제조 방법
KR19980043249A (ko) 홈이 형성된 인쇄 회로 기판을 갖는 칩 스케일 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee