KR101038316B1 - 적층 반도체 패키지 및 이의 제조 방법 - Google Patents

적층 반도체 패키지 및 이의 제조 방법 Download PDF

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황유경
손재현
이대웅
윤철근
이병도
김유환
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Abstract

적층 반도체 패키지 및 이의 제조 방법이 개시되어 있다. 적층 반도체 패키지는 제1 면으로부터 돌출된 결합부를 갖는 제1 절연 부재, 상기 제1 면과 대향 하는 제2 면 상에 형성되며 상기 결합부와 결합되는 오목한 결합홈을 갖는 제2 절연 부재, 제1 절연 부재 내에 배치되며 상기 결합부를 통해 일부가 노출된 제1 도전 부재, 상기 제2 절연 부재 내에 상기 각 제1 도전 부재와 마주하게 배치되며 상기 결합홈을 통해 일부가 노출되며 상기 제1 도전 부재와 마주하는 제2 도전 부재, 상기 제1 절연 부재 내에 배치되며 상기 제1 도전 부재와 전기적으로 연결된 제1 반도체 칩 및 상기 제2 절연 부재 내에 배치되며 상기 제2 도전 부재와 전기적으로 연결된 제2 반도체 칩을 포함한다.

Description

적층 반도체 패키지 및 이의 제조 방법{STACKED SEMICONDUCTOR PACKAGE AND METHOD OF THEREOF}
본 발명은 적층 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 처리하기에 적합한 반도체 패키지가 개발되고 있다.
최근에는 반도체 패키지의 데이터 저장 용량 및 데이터 처리 속도를 보다 향상시키기 위해서 적어도 2 개의 반도체 패키지를 적층한 적층 반도체 패키지가 개발되고 있다.
적층 반도체 패키지를 제조하기 위해서는 적어도 2 개의 반도체 패키지들을 수직한 방향으로 적층한 후, 적층된 반도체 패키지들의 단자들을 솔더 또는 솔더볼 등으로 연결하여 반도체 패키지들을 전기적으로 연결한다.
따라서, 종래 기술에 의하여 적층 반도체 패키지를 제조하기 위해서는 필수적으로 적층된 반도체 패키지들 사이에 솔더 또는 솔더볼에 의하여 갭(gap)이 형성되고, 갭에 의하여 적층 반도체 패키지의 두께 및 부피가 크게 증가 되는 문제점을 갖는다.
본 발명의 하나의 목적은 두께 및 부피를 감소시킨 적층 반도체 패키지를 제공한다.
본 발명의 다른 목적은 상기 적층 반도체 패키지의 제조 방법을 제공한다.
본 발명에 따른 적층 반도체 패키지는 제1 면으로부터 돌출된 결합부를 갖는 제1 절연 부재, 상기 제1 면과 대향 하는 제2 면 상에 형성되며 상기 결합부와 결합 되는 오목한 결합홈을 갖는 제2 절연 부재, 제1 절연 부재 내에 배치되며 상기 결합부를 통해 일부가 노출된 제1 도전 부재, 상기 제2 절연 부재 내에 상기 각 제1 도전 부재와 마주하게 배치되며 상기 결합홈을 통해 일부가 노출되며 상기 제1 도전 부재와 마주하는 제2 도전 부재, 상기 제1 절연 부재 내에 배치되며 상기 제1 도전 부재와 전기적으로 연결된 제1 반도체 칩 및 상기 제2 절연 부재 내에 배치되며 상기 제2 도전 부재와 전기적으로 연결된 제2 반도체 칩을 포함한다.
적층 반도체 패키지는 하나의 상기 결합부에 의하여 적어도 2 개의 제1 도전 부재들의 일부가 각각 노출되고, 상기 결합홈에 의하여 상기 각 제1 도전 부재들의 대응하는 개수로 상기 제2 도전 부재들의 일부가 노출된다.
적층 반도체 패키지는 상기 제1 절연 부재에 배치되며 상기 제1 도전 부재들과 접속된 제1 볼 랜드들 및 상기 제2 절연 부재에 배치되며 상기 제2 도전 부재들과 접속된 제2 볼 랜드들을 더 포함한다.
적층 반도체 패키지는 상기 제1 볼 랜드들 및 상기 제1 반도체 칩의 제1 본딩 패드들을 전기적으로 연결하는 제1 본딩 와이어 및 상기 제2 볼 랜드들 및 상기 제2 반도체 칩의 제2 본딩 패드들을 전기적으로 연결하는 제2 본딩 와이어를 더 포함한다.
적층 반도체 패키지는 상기 제2 절연 부재가 실장 되는 기판 몸체 및 상기 기판 몸체 상면에 배치되며 상기 제2 도전 부재와 전기적으로 접속되는 접속 패드 및 상기 상면과 대향하는 하면 상에 배치되며 상기 접속 패드와 전기적으로 접속된 기판 볼 랜드들을 갖는 기판을 더 포함한다.
적층 반도체 패키지는 상기 제1 절연 부재를 덮는 추가 기판을 더 포함한다.
적층 반도체 패키지의 상기 제1 및 제2 도전 부재들은 각각 기둥 형상 및 구 형상 중 어느 하나를 갖는다.
본 발명에 따른 적층 반도체 패키지의 제조 방법은 기판의 에지를 따라 볼 랜드들을 형성 및 상기 기판의 중앙부에 반도체 칩을 실장하고, 상기 볼 랜드들 및 상기 반도체 칩의 본딩 패드들을 본딩 와이어로 연결하는 단계, 상기 볼 랜드들에 도전 부재를 실장 하는 단계, 상기 기판상에 상기 도전 부재가 덮이도록 절연 물질을 덮어 절연 부재를 형성하는 단계에 의하여 예비 반도체 패키지들을 제조하는 단계, 상기 예비 반도체 패키지의 상기 절연 부재 및 상기 도전 부재의 일부를 가공하여 상기 절연 부재로부터 상기 도전 부재를 노출하는 결합홈을 갖는 제1 반도체 패키지를 제조하는 단계, 상기 예비 반도체 패키지의 상기 절연 부재 및 상기 도전 부재의 일부를 가공하여 상기 결합홈과 대응하는 위치에서 상기 도전 부재의 일부 가 상기 절연 부재로부터 돌출된 결합부를 갖는 제2 반도체 패키지를 제조하는 단계 및 상기 결합홈과 상기 결합부가 상호 결합 되어 상기 제1 및 제2 반도체 패키지의 상기 도전 부재들을 전기적으로 연결하는 단계를 포함한다.
상기 제1 및 제2 반도체 패키지들의 상기 도전 부재들을 전기적으로 연결하는 단계 이후, 상기 제1 반도체 패키지에 부착된 상기 기판을 상기 제1 반도체 패키지로부터 분리하는 단계를 더 포함한다.
상기 예비 반도체 패키지를 제조하는 단계는 상기 볼 랜드 및 상기 반도체 칩을 본딩 와이어에 의하여 전기적으로 접속하는 단계를 포함한다.
상기 결합부는 기둥 형상으로 형성되고, 상기 결합홈은 상기 결합부와 대응하는 형상으로 형성된다.
본 발명에 따르면, 한쪽 반도체 패키지는 단자가 절연 부재로부터 돌출된 결합부를 형성하고, 나머지 반도체 패키지는 단자가 절연 부재로부터 오목한 결합홈을 형성하고 결합부와 결합홈을 상호 결합하여 반도체 패키들 사이에 갭이 형성되지 않도록 하여 두께 및 부피를 크게 감소시킬 수 있는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 적층 반도체 패키지(100)는 제1 절연 부재(10), 제2 절연 부재(20), 제1 도전 부재(30), 제2 도전 부재(40), 제1 반도체 칩(50) 및 제2 반도체 칩(60)을 포함한다.
제1 절연 부재(10)는 플레이트 형상을 갖는다. 제1 절연 부재(10)는 제1 면(11)으로부터 소정 높이로 돌출된 결합부(12)를 갖는다. 본 실시예에서, 결합부(12)는, 예를 들어, 기둥 형상을 갖는다. 결합부(12)는 사각 기둥 형상 또는 원 기둥 형상을 갖는다. 결합부(12)는, 예를 들어, 제1 절연 부재(10)의 가장 자리를 따라 복수개가 배치된다.
플레이트 형상을 갖는 제1 절연 부재(10)는, 예를 들어, 에폭시 수지와 같은 절연 물질을 포함할 수 있다.
제2 절연 부재(20)는 플레이트 형상을 갖는다. 제1 절연 부재(10)의 제1 면(11)은 제2 절연 부재(20)의 제2 면(21)과 마주한다. 제2 절연 부재(20)는 제2 면(21)으로부터 오목하게 형성된 결합홈(22)을 갖는다.
본 실시예에서, 결합홈(22)은 제1 절연 부재(10)의 제1 면(11)으로부터 돌출된 결합부(12)의 높이와 대응하는 깊이를 갖고, 이로 인해 결합부(12)는 결합홈(22)에 끼워 맞춤 된다. 결합부(12) 및 결합홈(22)이 끼워 맞춤 됨에 따라 제1 절연 부재(10)의 제1 면(11) 및 제2 절연 부재(20)의 제2 면(21)은 갭 없이 접촉된 다.
제1 도전 부재(30)는 기둥 형상 또는 구 형상을 갖는다. 본 실시예에서, 제1 도전 부재(30)는 솔더를 포함할 수 있다. 제1 도전 부재(30)는 제1 절연 부재(10)의 내부에 배치되며, 제1 도전 부재(30)의 일부는 결합부(12)를 통해 외부로 노출된다. 구체적으로, 제1 도전 부재(30)는 제1 절연 부재(10)의 제1 면(11) 및 결합부(12)의 측면으로부터 노출될 수 있다. 적어도 2 개의 제1 도전 부재(30)들은 제1 절연 부재(10)의 결합부(12)에 의하여 도 1에 도시된 바와 같이 노출될 수 있다.
제2 도전 부재(40)는 기둥 형상 또는 구 형상을 갖는다. 본 실시예에서, 제2 도전 부재(40)는 솔더를 포함할 수 있다.
제2 도전 부재(40)는 제2 절연 부재(40)의 내부에 배치되며, 제2 도전 부재(40)는 제1 도전 부재(30)와 대응하는 위치에 배치된다. 제2 도전 부재(40)의 일부는 결합홈(22)을 통해 외부로 노출된다.
구체적으로, 제2 도전 부재(40)는 결합홈(22)에 의하여 형성된 제2 절연 부재(40)의 바닥면 및 바닥면과 연결된 측면으로부터 노출될 수 있다.
적어도 2 개의 제2 도전 부재(40)들은 제2 절연 부재(20)의 결합홈(22)에 의하여 도 1에 도시된 바와 같이 노출될 수 있다.
제1 반도체 칩(50)은 제1 절연 부재(10)의 내부에 배치되며, 제1 반도체 칩(50)은 제1 본딩 패드(52)가 하부를 향하는 페이스 다운 형태로 제1 절연 부재(10) 내부에 배치된다. 제1 반도체 칩(50)은 데이터를 저장하기 위한 데이터 저장부(미도시) 및/또는 데이터를 처리하기 위한 데이터 처리부(미도시)를 갖는 회로 부(미도시)를 포함한다.
제1 반도체 칩(50)의 제1 본딩 패드(52)는 제1 도전 부재(30)와 전기적으로 연결된다. 본 실시예에서, 제1 반도체 칩(50)의 제1 본딩 패드(52) 및 제1 도전 부재(30)는, 예를 들어, 제1 본딩 와이어(54)에 의하여 전기적으로 연결될 수 있다.
제2 반도체 칩(60)은 제2 절연 부재(20)의 내부에 배치되며, 제2 반도체 칩(60)은 제2 본딩 패드(62)가 상부를 향하는 페이스 업 형태로 제2 절연 부재(20) 내부에 배치된다. 제2 반도체 칩(60)은 데이터를 저장하기 위한 데이터 저장부(미도시) 및/또는 데이터를 처리하기 위한 데이터 처리부(미도시)를 갖는 회로부(미도시)를 포함한다.
본 실시예에서는 비록 제1 및 제2 절연 부재들의 마주하는 면들에 결합부 및 결합부와 접속되는 결합홈이 형성된 실시예가 도시 및 설명되고 있지만, 제1 및 제2 절연 부재들의 마주하는 면들뿐만 아니라 제1 및 제2 절연 부재들의 대향하는 면들에 결합부 및/또는 결합홈을 형성하여도 무방하다.
제2 반도체 칩(60)의 제2 본딩 패드(62)는 제2 도전 부재(40)와 전기적으로 연결된다. 본 실시예에서, 제2 반도체 칩(60)의 제2 본딩 패드(62) 및 제2 도전 부재(40)는, 예를 들어, 제2 본딩 와이어(64)에 의하여 전기적으로 연결될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다. 도 2에 도시된 적층 반도체 패키지는 볼 랜드들 및 접속 부재를 제외하면 앞서 도 1에 도시 및 설명된 적층 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 구성에 대한 중복된 설명은 생략하기로 하며 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 2를 참조하면, 적층 반도체 패키지(100)는 제1 절연 부재(10), 제2 절연 부재(20), 제1 도전 부재(30), 제2 도전 부재(40), 제1 반도체 칩(50), 제2 반도체 칩(60), 제1 볼 랜드(72) 및 제2 볼 랜드(74)를 포함한다.
제1 볼 랜드(72)는 제1 도전 부재(30) 상에 배치된다. 본 실시예에서, 제1 볼 랜드(72)는 구리를 포함할 수 있다. 이에 더하여, 제1 볼 랜드(72)는 금층 및/또는 니켈층을 더 포함할 수 있다. 본 실시예에서, 제1 볼 랜드(72)는 원판 형상으로 형성될 수 있다.
제2 볼 랜드(74)는 제2 도전 부재(40) 상에 배치된다. 본 실시예에서, 제2 볼 랜드(74)는 구리를 포함할 수 있다. 이에 더하여, 제2 볼 랜드(74)는 금층 및/또는 니켈층을 더 포함할 수 있다.
제1 볼 랜드(72) 및 제2 볼 랜드(74) 상에는 접속 부재(76,78)가 배치될 수 있다. 접속 부재(76,78)는 솔더볼 일 수 있고, 제1 볼 랜드(72) 및/또는 제2 볼 랜드(74) 상에는 접속 부재(76,78)를 이용하여 다른 반도체 칩이 추가적으로 배치될 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다. 도 3에 도시된 적층 반도체 패키지는 기판을 제외하면 앞서 도 1에 도시 및 설명된 적층 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 구성에 대한 중복된 설명은 생략하기로 하며 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 2를 참조하면, 적층 반도체 패키지(100)는 제1 절연 부재(10), 제2 절연 부재(20), 제1 도전 부재(30), 제2 도전 부재(40), 제1 반도체 칩(50), 제2 반도체 칩(60) 및 기판(80)을 포함한다.
기판(80)은 기판 몸체(81), 접속 패드(82), 기판 볼 랜드(83) 및 솔더볼(84)을 포함한다.
기판 몸체(81)는, 예를 들어, 플레이트 형상을 갖는다. 기판 몸체(81)의 상면의 중앙부에는 제2 절연 부재(20)가 배치된다.
접속 패드(82)는 기판 몸체(81)의 상면 상에 배치되며, 접속 패드(82)는 제2 절연 부재(20)에 배치된 제2 도전 부재(40)들과 대응하는 위치에 배치되고, 이로 인해 제2 도전 부재(40) 및 접속 패드(82)는 전기적으로 접속된다.
기판 볼 랜드(83)는 기판 몸체(81)의 상기 상면과 대향 하는 하면 상에 배치되며, 기판 볼 랜드(83)는 접속 패드(82)와 전기적으로 연결된다.
솔더볼(84)은 기판 볼 랜드(83)와 전기적으로 연결된다.
본 실시예에서는 제2 절연 부재(20)에 기판(80)이 배치되는 것이 도시 및 설명되고 있지만, 도 3에 도시된 바와 같이 제1 절연 부재(10) 상에 추가 기판(86)을 배치하여 임베디드 패키지를 구현하여도 무방하다.
도 4 내지 도 9들은 본 발명의 일실시예에 따른 적층 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 4 내지 도 6들은 적층 반도체 패키지를 제조하기 위한 예비 반도체 패키지의 제조 공정을 도시한 단면도들이다.
도 4를 참조하면, 예비 반도체 패키지를 제조하기 위하여, 먼저 기판(80)이 마련된다. 본 실시예에서, 기판(80)은 인쇄회로기판일 수 있다. 이와 다르게, 기판(80)은 회로 패턴이 없는 합성수지 기판, 유리 기판 등일 수 있다.
기판(80)의 상면 중앙부에는 반도체 칩(55)이 접착 테이프(55a)에 의하여 부착된다. 반도체 칩(55)의 상면에는 본딩 패드(57)가 배치되고, 기판(80)의 에지를 따라 적어도 하나의 볼 랜드(82)가 배치된다. 볼 랜드(82)는 적어도 2 개가 인접하게 배치될 수 있다. 이에 더하여 기판(80)의 상면과 대향 하는 하면에는 볼 랜드(82)와 전기적으로 연결된 기판 볼 랜드(83)들이 배치될 수 있고, 기판 볼 랜드(83)에는 솔더볼(84)이 부착될 수 있다. 볼 랜드(82)들은 기판(80)에 부착 및 탈착 가능한 구조를 갖는다.
기판(80)의 볼 랜드(82) 및 반도체 칩(55)의 본딩 패드(57)는 본딩 와이어(59)에 의하여 와이어 본딩 된다.
도 5를 참조하면, 볼 랜드(82) 및 본딩 패드(57)가 와이어 본딩 된 후, 볼 랜드(82) 상에는 도전 부재(35)가 실장 된다. 도전 부재(35)는, 예를 들어, 솔더를 포함한다. 도전 부재(35)는 구 형상 또는 기둥 형상을 가질 수 있다.
도 6을 참조하면, 볼 랜드(82)에 도전 부재(35)가 실장 된 후, 기판(80) 상에는 절연 부재(15)가 형성된다. 본 실시예에서, 절연 부재(15)는 반도체 칩(55), 도전 부재(35) 및 본딩 와이어(59)를 덮어 예비 반도체 패키지(100a)를 형성한다. 본 실시예에서, 절연 부재(15)는, 예를 들어, 에폭시 수지일 수 있다.
도 7을 참조하면, 예비 반도체 패키지(100a)를 형성한 후, 절연 부재(15)의 상면에 마스크 패턴(15a)을 형성한다. 마스크 패턴(15a)은, 예를 들어, 절연 부재(15)의 전체를 덮고 도전 부재(35)의 일부를 노출하는 개구(16)를 갖는다. 개구(16)는, 예를 들어, 도전 부재(35)와 대응하는 위치에 형성된다. 구체적으로 개구(16)는 인접한 도전 부재(35)들 사이에 배치되며, 개구(16)는, 평면상에서 보았을 때, 도전 부재(35)들이 차지하는 면적보다 작은 면적을 갖는다.
이어서, 마스크 패턴(15a)의 개구(16)로부터 노출된 절연 부재(15) 및 도전 부재(35)를 식각 하여 절연 부재(15)의 표면으로부터 지정된 깊이(D)로 결합홈(17)을 형성하여 제1 반도체 패키지(100b)가 제작된다.
결합홈(17)에 의하여 형성된 절연 부재(15)의 바닥면 및 측면으로부터는 도전 부재(35)가 노출된다.
이와 다르게, 도면으로 제시하지는 않았지만, 상기 결합홈(17)은 레이저 드릴링 공정을 수행하는 것을 통해 형성될 수 있다. 보다 구체적으로 설명하면, 마스크 패턴(15a)을 포함한 절연 부재(15) 상부에 레이저 드릴링 장치(도시안함)를 배치시킨 후, 절연 부재(15)의 표면으로부터 지정된 깊이(D)를 관통하도록 마스크 패턴(15a) 주위로 노출된 절연 부재(15) 및 도전 부재(35)를 레이저 드릴링 장치로 선택적으로 제거하여 결합홈(17)을 형성한다.
도 8을 참조하면, 예비 반도체 패키지(100a)를 형성한 후, 절연 부재(15)의 상면에 마스크 패턴(15b)을 형성한다. 마스크 패턴(15b)은, 예를 들어, 제1 반도체 패키지(100b)의 결합홈(17)과 대응하는 위치에 형성된다. 구체적으로 마스크 패턴(15b)은 인접한 도전 부재(35)들 사이에 배치되며, 마스크 패턴(15b)은, 평면상 에서 보았을 때, 도전 부재(35)들이 차지하는 면적보다 작은 면적을 갖는다.
이어서, 마스크 패턴(15b)을 식각 마스크로 이용하여 절연 부재(15) 및 도전 부재(35)를 지정된 두께(T)로 식각하여 제1 반도체 패키지(100b)의 결합홈(17)에 끼워지는 결합부(18)를 형성하여 제2 반도체 패키지(100c)가 제작된다. 본 실시예에서, 결합부(18)는, 예를 들어, 기둥 형상으로 형성될 수 있다.
이와 다르게, 도면으로 제시하지는 않았지만, 상기 결합홈(17)은 연마 공정을 수행하는 것을 통해 형성될 수 있다. 보다 구체적으로 설명하면, 마스크 패턴(15b)이 형성된 절연 부재(15) 상부에 연마 장치(도시안함)를 배치시킨다. 일 예로, 연마 장치의 연마 패드는, 평면상으로 보았을 때, 원형을 갖는다. 특히, 원형을 갖는 연마 패드는 반도체 칩(55)의 면적보다 작은 면적을 갖는다.
다음으로, 반도체 칩(55)의 면적보다 작은 면적을 갖는 연마 패드로 마스크 패턴(15b) 주위로 노출된 절연 부재(15) 및 도전 부재(35)를 지정된 두께(T)로 선택적으로 연마하여 제1 반도체 패키지(100b)의 결합홈(17)에 끼워지는 결합부(18)를 형성한다.
도 9를 참조하면, 제1 및 제2 반도체 패키지(100b,100c)들이 형성된 후, 제1 반도체 패키지(100b)의 결합홈(16) 및 제2 반도체 패키지(100c)의 결합부(18)가 마주하도록 제1 및 제2 반도체 패키지(100b,100c)들을 배치한 후, 제1 및 제2 반도체 패키지(100b,100c)들을 결합하여 결합홈(16)에 결합부(18)를 삽입 및 리플로우 공정을 수행하여 제1 반도체 패키지(100b)의 도전 부재(35) 및 제2 반도체 패키지(100c)의 도전 부재(35)를 전기적으로 연결하여 도 1에 도시된 적층 반도체 패키 지를 제조한다.
제1 및 제2 반도체 패키지(100b,100c)들을 결합하여 적층 반도체 패키지를 제조한 후, 제1 및 제2 반도체 패키지(100b, 100c)에 포함된 기판(80)들 중 적어도 하나는 적층 반도체 패키지로부터 제거될 수 있다.
이상에서 상세하게 설명한 바에 의하면, 한쪽 반도체 패키지는 단자가 절연 부재로부터 돌출된 결합부를 형성하고, 나머지 반도체 패키지는 단자가 절연 부재로부터 오목한 결합홈을 형성하고 결합부와 결합홈을 상호 결합하여 반도체 패키들 사이에 갭이 형성되지 않도록 하여 두께 및 부피를 크게 감소시킬 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 4 내지 도 9들은 본 발명의 일실시예에 따른 적층 반도체 패키지의 제조 방법을 도시한 단면도들이다.

Claims (11)

  1. 제1 면으로부터 돌출된 결합부를 갖는 제1 절연 부재;
    상기 제1 면과 대향 하는 제2 면 상에 형성되며 상기 결합부와 결합 되는 오목한 결합홈을 갖는 제2 절연 부재;
    제1 절연 부재 내에 배치되며 상기 결합부를 통해 일부가 노출된 제1 도전 부재;
    상기 제2 절연 부재 내에 상기 각 제1 도전 부재와 마주하게 배치되며 상기 결합홈을 통해 일부가 노출되며 상기 제1 도전 부재와 마주하는 제2 도전 부재;
    상기 제1 절연 부재 내에 배치되며 상기 제1 도전 부재와 전기적으로 연결된 제1 반도체 칩; 및
    상기 제2 절연 부재 내에 배치되며 상기 제2 도전 부재와 전기적으로 연결된 제2 반도체 칩을 포함하는 적층 반도체 패키지.
  2. 제1항에 있어서,
    적어도 2 개의 제1 도전 부재들의 일부는 하나의 상기 결합부에 의하여 각각 노출되고, 상기 제2 도전 부재들의 일부는 상기 결합홈에 의하여 상기 각 제1 도전 부재들의 대응하는 개수로 노출되는 것을 특징으로 하는 적층 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 절연 부재에 배치되며 상기 제1 도전 부재들과 접속된 제1 볼 랜드들; 및
    상기 제2 절연 부재에 배치되며 상기 제2 도전 부재들과 접속된 제2 볼 랜드들을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  4. 제3항에 있어서,
    상기 제1 볼 랜드들 및 상기 제1 반도체 칩의 제1 본딩 패드들을 전기적으로 연결하는 제1 본딩 와이어; 및
    상기 제2 볼 랜드들 및 상기 제2 반도체 칩의 제2 본딩 패드들을 전기적으로 연결하는 제2 본딩 와이어를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  5. 제1항에 있어서,
    상기 제2 절연 부재가 실장 되는 기판 몸체 및 상기 기판 몸체 상면에 배치되며 상기 제2 도전 부재와 전기적으로 접속되는 접속 패드 및 상기 상면과 대향하는 하면 상에 배치되며 상기 접속 패드와 전기적으로 접속된 기판 볼 랜드들을 갖는 기판을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  6. 제5항에 있어서,
    상기 제1 절연 부재를 덮는 추가 기판을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  7. 제1항에 있어서,
    상기 제1 및 제2 도전 부재들은 각각 기둥 형상 및 구 형상 중 어느 하나를 갖는 것을 특징으로 하는 적층 반도체 패키지.
  8. 기판의 에지를 따라 볼 랜드들을 형성 및 상기 기판의 중앙부에 반도체 칩을 실장하고, 상기 볼 랜드들 및 상기 반도체 칩의 본딩 패드들을 본딩 와이어로 연결하는 단계, 상기 볼 랜드들에 도전 부재를 실장 하는 단계, 상기 기판상에 상기 도전 부재가 덮이도록 절연 물질을 덮어 절연 부재를 형성하는 단계에 의하여 예비 반도체 패키지들을 제조하는 단계;
    상기 예비 반도체 패키지의 상기 절연 부재 및 상기 도전 부재의 일부를 가공하여 상기 절연 부재로부터 상기 도전 부재를 노출하는 결합홈을 갖는 제1 반도체 패키지를 제조하는 단계;
    상기 예비 반도체 패키지의 상기 절연 부재 및 상기 도전 부재의 일부를 가공하여 상기 결합홈과 대응하는 위치에서 상기 도전 부재의 일부가 상기 절연 부재로부터 돌출된 결합부를 갖는 제2 반도체 패키지를 제조하는 단계; 및
    상기 결합홈과 상기 결합부가 상호 결합 되어 상기 제1 및 제2 반도체 패키지의 상기 도전 부재들을 전기적으로 연결하는 단계를 포함하는 적층 반도체 패키지의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 및 제2 반도체 패키지들의 상기 도전 부재들을 전기적으로 연결하는 단계 이후, 상기 제1 반도체 패키지에 부착된 상기 기판을 상기 제1 반도체 패키지로부터 분리하는 단계를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  10. 제8항에 있어서,
    상기 예비 반도체 패키지를 제조하는 단계는 상기 볼 랜드 및 상기 반도체 칩을 본딩 와이어에 의하여 전기적으로 접속하는 단계를 포함하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  11. 제8항에 있어서,
    상기 결합부는 기둥 형상으로 형성되고, 상기 결합홈은 상기 결합부와 대응하는 형상으로 형성되는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
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