KR20170082677A - 관통 몰드 커넥터를 포함하는 반도체 패키지 및 제조 방법 - Google Patents

관통 몰드 커넥터를 포함하는 반도체 패키지 및 제조 방법 Download PDF

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KR20170082677A
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semiconductor chip
layer
mold
mold layer
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KR1020160001474A
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김종훈
성기준
유영근
최형석
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에스케이하이닉스 주식회사
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Abstract

제1반도체 칩(chip) 및 제1범프(bump)들을 덮는 제1몰드층(mold layer)을 형성하고, 제1몰드층의 일부 부분을 선택적으로 제거(remove)하여 제1범프의 상단 부분을 노출시키고, 제1범프들 각각에 연결되는 제2범프들을 배치한 후, 제2몰드층을 형성하고, 제2몰드층을 리세스(recess)하여 제1범프에 적층된 제2범프를 포함하여 몰드층을 실질적으로 관통하는 관통 몰드 커넥터(through mold connector)를 이루는 반도체 패키지 제조 방법 및 패키지 구조를 제시한다. .

Description

관통 몰드 커넥터를 포함하는 반도체 패키지 및 제조 방법{Manufacturing methods and structure of semiconductor package including though mold connectors}
본 출원은 관통 몰드 커넥터(TMC: Through Mold Connector)들을 포함하는 반도체 패키지(semiconductor package) 및 제조 방법에 관한 것이다.
전자 제품의 다기능화, 고용량화 및 소형화 추세에 따라, 다수의 반도체 소자(semiconductor device)들을 하나의 패키지 구조 내에 통합하는 기술이 요구되고 있다. 하나로 통합된 패키지 구조는 반도체 소자 전체 크기를 줄이며 다양한 기능들을 수행하도록 설계(design)될 수 있다. 통합된 하나의 패키지 구조는 다수의 반도체 패키지들을 적층한 패키지 온 패키지(PoP: Package on Package) 구조로 예시될 수 있다. 패키지 온 패키지 구조는 서로 다른 기능을 수행하도록 별개로 패키징(packaging)된 반도체 패키지들을 전기적으로 연결시켜 하나의 패키지 구조로 통합할 수 있다.
본 출원은 다층 몰드층(multi layered mold layer)을 관통하는 관통 몰드 커넥터를 포함하는 반도체 패키지 제조 방법을 제시하고자 한다.
본 출원은 다층 몰드층(multi layered mold layer)을 관통하는 관통 몰드 커넥터를 포함하는 반도체 패키지를 제시하고자 한다.
본 출원의 일 관점은, 제1연결배선 구조층(interconnection structure layer) 상에 제1반도체 칩(chip) 및 다수의 제1범프(bump)들을 배치시키는 단계; 상기 제1범프들 및 상기 제1반도체 칩을 덮는 제1몰드층(mold layer)을 형성하는 단계; 상기 제1몰드층의 일부 부분을 선택적으로 제거(remove)하여 상기 제1범프의 상단 부분을 노출시키는 단계; 상기 노출된 제1범프들 각각에 연결되는 제2범프들을 배치하는 단계; 상기 제2범프들을 덮는 제2몰드층을 형성하는 단계; 상기 제2몰드층을 리세스(recess)하여 상기 제2범프의 상단 부분을 노출시키는 단계; 및 상기 제2범프들에 전기적으로 접속하는 제2반도체 칩을 적층시키는 단계를 포함하는 반도체 패키지 제조 방법을 제시한다.
본 출원의 일 관점은, 제1연결배선 구조층(interconnection structure layer) 상에 배치된 제1반도체 칩(chip) 및 다수의 제1범프(bump)들; 상기 제1반도체 칩을 덮는 제1부분과 상기 제1범프들의 상단 부분들을 노출하도록 상기 제1범프들 사이를 채우는 제2부분이 계단진 형상을 이루며 이어진 제1몰드층(mold layer); 상기 노출된 제1범프들 각각에 연결되는 제2범프들; 상기 제2범프들의 상단 부분들을 노출하도록 상기 제2범프들 사이를 채우며 상기 계단진 형상을 메우는 제2몰드층; 및 상기 제2범프들에 전기적으로 접속하도록 적층된 제2반도체 칩을 포함하는 반도체 패키지를 제시한다.
본 출원의 일 관점은, 제1연결배선 구조층(interconnection structure layer) 상에 제1반도체 칩(chip) 및 다수의 제1범프(bump)들을 매몰하는 제1몰드층(mold layer)을 형성하는 단계; 상기 제1몰드층의 일부 영역들을 선택적으로 제거(remove)하여 상기 제1범프들의 상단 부분들을 노출하는 다수 개의 트렌치(trench)들을 형성하는 단계; 상기 트렌치들을 채우는 유전층을 형성하는 단계; 상기 유전층의 일부 영역들을 선택적으로 제거하여 상기 제1범프들의 상기 상단 부분들을 각각 노출하는 오프닝홀(opening hole)들을 형성하는 단계; 상기 오프닝홀들을 각각 채워 상기 제1범프들 각각에 연결되는 도전성 비아(via)들을 형성하는 단계; 및 상기 도전성 비아들에 전기적으로 접속하는 제2반도체 칩을 적층시키는 단계를 포함하는 반도체 패키지 제조 방법을 제시한다.
본 출원의 일 관점은, 제1반도체 칩(chip) 및 상기 제1반도체 칩에 측방향으로 이격되도록 배치된 다수의 제1범프(bump)들을 덮는 제1몰드층(mold layer)을 형성하는 단계; 상기 제1몰드층의 일부 부분을 선택적으로 제거(remove)하여 상기 제1범프의 상단 부분을 노출시키는 단계; 상기 노출된 제1범프들 각각에 연결되는 제2범프들을 배치하는 단계; 상기 제2범프들을 덮는 제2몰드층을 형성하는 단계; 및 상기 제2몰드층을 리세스(recess)하여 상기 제2범프의 상단 부분을 노출시켜 상기 제1범프에 적층된 상기 제2범프를 포함하여 상기 제1 및 제2몰드층들을 실질적으로 관통하는 관통 몰드 커넥터(through mold connector)를 이루는 단계;를 포함하는 반도체 패키지 제조 방법을 제시한다.
본 출원의 일 관점은, 제1반도체 칩(chip)을 덮는 제1부분과 상기 제1반도체 칩에 측방향으로 이격되도록 배치된 다수의 제1범프(bump)들의 상단 부분들을 노출하도록 상기 제1범프들 사이를 채우는 제2부분이 계단진 형상을 이루며 이어진 제1몰드층(mold layer); 상기 노출된 제1범프들 각각에 연결되는 제2범프들; 및 상기 제2범프들의 상단 부분들을 노출하도록 상기 제2범프들 사이를 채우며 상기 계단진 형상을 메우는 제2몰드층;을 포함하고, 상기 제1범프에 적층된 상기 제2범프는 상기 제1 및 제2몰드층들을 실질적으로 관통하는 관통 몰드 커넥터(through mold connector)를 이루는 반도체 패키지를 제시한다.
본 출원의 실시예들에 따르면, 다층 몰드층(multi layered mold layer)을 관통하는 관통 몰드 커넥터를 포함하는 반도체 패키지 제조 방법을 제시할 수 있다. 본 출원의 실시예들에 따르면 다층 몰드층(multi layered mold layer)을 관통하는 관통 몰드 커넥터를 포함하는 반도체 패키지를 제시할 수 있다.
도 1 내지 10은 일 예에 따른 반도체 패키지 및 제조 방법을 보여주는 도면들이다.
도 11 내지 18은 일 예에 따른 반도체 패키지 및 제조 방법을 보여주는 도면들이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 칩이나 에이직(ASIC) 칩 또는 시스템 온 칩(SoC)을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.한다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1 내지 10은 일 예에 따른 반도체 패키지 및 제조 방법을 보여주는 도면들이다.
본 출원의 반도체 패키지는 패키지 온 패키지(PoP: Package On Package) 구조로 예시될 수 있다. 패키지 온 패키지 구조는 예컨대 제1반도체 패키지 부분(bottom package) 상에 제2반도체 패키지 부분(top package)가 적층되고, 제2반도체 패키지 부분과 제1반도체 패키지 부분이 두 부분 사이에 배치된 커넥터(connector)에 의해 전기적으로 접속된 구조를 가질 수 있다.
도 1에 보여지듯이, 제1연결배선 구조층(interconnection structure layer: 1100) 상에 제1반도체 칩(chip: 1200)을 실장(mounting)한다. 제1연결배선 구조층(1100)과 제1반도체 칩(1200)은 예컨대 제1반도체 패키지 부분을 구성하는 부재들일 수 있다. 제1연결배선 구조층(1100)은 제1반도체 칩(1200)을 외부 기기에 전기적으로 접속하기 위한 배선 회로를 제공하는 부재일 수 있다. 제1연결배선 구조층(1100)에 제1반도체 칩(1200)이 전기적으로 또는 신호적으로 접속될 수 있다. 제1연결배선 구조층(1100)은 제2반도체 패키지 부분이 외부 기기와 전기적으로 접속되기 위해서 경유하는 전기적인 경로를 제공하는 배선 회로를 구비할 수 있다. 제1연결배선 구조층(1100)은 절연성 기판에 배선 회로들이 구비된 인쇄회로기판(PCB: Printed Circuit Board) 형태일 수 있다. 제1연결배선 구조층(1100)은 실리콘(Si) 기판이나 또는 유기 기판(organic substrate)에 배선 회로들이 구비된 인터포저(interposer)일 수 있다. 또는 제1연결배선 구조층(1100)은 다층의 유전층들의 구조에 회로 배선들이 구비된 빌트업 연결배선층(built up interconnection) 구조일 수 있다.
제1연결배선 구조층(1100)은 중심에 제1유전 바디층(body layer: 1110)을 구비하고, 제1유전 바디층(1110)의 제1표면(1113) 상에 배선 회로 구조로서 제1트레이스 패턴(trace pattern: 1170)을 도전 패턴으로 구비할 수 있다. 제1유전 바디층(1110)은 에폭시 레진(epoxy resin)과 같은 유전 물질의 층이나 유리 패브릭(glassy fabric)이 함침된 레진의 층을 포함할 수 있다. 제1유전 바디층(1110)의 제1표면(1113) 상에 구비된 제1트레이스 패턴(1170)은 제1접촉부(1171)와 제2접촉부(1172)를 포함하는 패턴으로 구비될 수 있다. 제1트레이스 패턴(1170)의 제2접촉부(1172)에 제1칩 연결 커넥터(connector: 1210)가 접촉 체결되어, 제1연결배선 구조층(1100)과 제1반도체 칩(1200)을 전기적으로 접속시킬 수 있다. 제1칩 연결 커넥터(1210)는 제1반도체 칩(1200)에 직접적으로 체결되는 마이크로 범프(micro bump) 형상을 가질 수 있다. 제2접촉부(1172)는 다수 개의 서로 독립적으로 분리된 도전 패턴들을 포함하고, 개개의 도전 패턴들이 각각 개개의 제1칩 연결 커넥터(1210)에 연결되어, 제1반도체 칩(1200)에 인풋/아웃풋(I/O: Input/Output) 신호를 제공하는 경로를 제공할 수 있다.
제1연결배선 구조층(1100)의 제1유전 바디층(1110)의 제1표면(1113) 상에는 제1유전층(1130)이 구비될 수 있다. 제1유전층(1130)은 제1트레이스 패턴(1170)의 제1접촉부(1171) 및 제2접촉부(1172)들을 열어 노출시킬 수 있다. 제1유전층(1130)은 솔더 레지스트(solder resist)와 같은 감광성 유기 물질의 유전층을 포함할 수 있다. 제1연결배선 구조층(1100)의 제1유전 바디층(1110)의 제1표면(1113)에 반대되는 측에 위치하는 제2표면(1115) 상에는 배선 회로 제2트레이스 패턴(1190)들이 구비될 수 있다. 제2트레이스 패턴(1190)은 외부 기기와의 전기적 접속을 위한 제3접촉부(1191)을 제공하는 도전 패턴들일 수 있다. 제1연결배선 구조층(1100)의 제1유전 바디층(1110)의 제1표면(1113) 상에는 제2트레이스 패턴(1190)의 제3접촉부(1191)들을 열어 노출시키는 제2유전층(1150)이 구비될 수 있다. 제1트레이스 패턴(1170)과 제2트레이스 패턴(1190)을 전기적으로 상호 연결시키기 위한 도전성 제1내부 트레이스 패턴(1180)이 제1유전 바디층(1110) 내에 구비할 수 있다. 도전성 제1내부 트레이스 패턴(1180)은 제1유전 바디층(1110)을 실질적으로 관통하는 도전성 비아 형상을 가질 수 있다.
제1반도체 칩(1200)은 반도체 기판, 예컨대 실리콘 기판에 집적 회로를 구비하고, 집적 회로에 접속되는 배선 구조를 구비할 수 있다. 실리콘 기판에 집적 회로 구성을 위한 트랜지스터 소자(transistor)들이 구비되고, 배선 구조를 위한 층간 절연층(ILD), 금속층간 절연층(IMD) 및 금속층 연결 구조(metal interconnection)들이 실리콘 기판 상에 구비되어 제1반도체 칩(1200)을 이룰 수 있다. 제1반도체 칩(1200)은 컨트롤러(controller) 칩이나 로직 칩(logic chip)의 기능을 수행하도록 설계될 수 있다. 제1반도체 칩(1200)은 시스템 온 칩(SoC: System On Chip) 형태를 가질 수 있다.
도 2에 보여지듯이, 제1연결배선 구조층(1100) 상에 제1반도체 칩(1200)에 측방향으로 이격되도록 제1범프(1310)들을 다수 개 마운팅한다. 제1범프(1310)는 솔더 볼(solder ball)과 같이 볼(ball) 형상을 가질 수 있다. 제1트레이스 패턴(1170)의 제1접촉부(1171)에 제1범프(1310)를 부착할 수 있다. 제1범프(1310)들은 제1트레이스 패턴(1170)의 제1접촉부(1171)에 하단부가 접촉되어 체결될 수 있다.
제1범프(1310)들은 제1연결배선 구조층(1100)의 제1반도체 칩(1200)이 중첩된 이외의 영역 상에 다수 개가 배치될 수 있다. 배치될 수 있는 제1범프(1310)들의 수는 제1연결배선 구조층(1100)의 제1반도체 칩(1200)에 의해 노출된 영역의 면적에 의존하고, 또한, 제1범프(1310)들 사이의 배치 피치(pitch)에 의존하고, 또한, 제1범프(1310)의 직경 크기(W1)에 의존할 수 있다. 제1연결배선 구조층(1100)의 제1반도체 칩(1200)에 의해 노출된 영역의 면적은 전체 반도체 패키지의 크기에 의해 제한될 수 있으며, 또한, 제1반도체 칩(1200)의 크기에 의해서 제한될 수 있다. 반도체 패키지의 고속 동작 및 다양한 기능을 충족시키기 위해서, 반도체 패키지에 요구되는 I/O 경로들의 수가 극심하게 증가되고 있다. I/O 경로를 제공하기 위해서 제1범프(1310)들이 배치되므로, 제1연결배선 구조층(1100)의 제한된 면적 내에 보다 많은 수의 제1범프(1310)들을 배치하기 위해서, 제1범프(1310)의 직경 크기(W1)을 줄여 제1범프(1310)들의 배치 피치를 축소시킬 수 있다. 제1범프(1310)의 직경 크기(W1)을 축소시킬 경우, 제1범프(1310)의 높이(H1) 또한 그 높이가 낮아질 수 있다. 솔더 볼 형상을 가지는 제1범프(1310)의 높이(H1)는 제1범프(1310)의 직경 크기(W1)에 의존하여 제한될 수 있다. 제1범프(1310)의 직경 크기(W1)가 작을 경우, 제1범프(1310)의 높이(H1)도 따라서 낮아져, 제1범프(1310)의 높이(H1)가 제1반도체 칩(1200)이 실장된 높이(H3)에 비해 낮은 높이를 가질 수 있다. 다수의 I/O를 배치하기 위해, 작은 볼을 좁은 피치로 여러 개 배치한다. 따라서, 볼 높이가 칩의 실장 높이보다 낮아지게 된다.
도 3에 보여지듯이, 제1반도체 칩(1200) 및 다수의 제1범프(1310)들을 덮는 제1몰드층(mold layer: 1410)을 형성한다. 제1몰드층(1410)은 에폭시 몰딩 화합물(EMC: Epoxy Molding Compound)을 사용하는 몰딩(molding) 과정으로 형성될 수 있다. 제1몰드층(1410)은 제1반도체 칩(1200)을 보호하도록 밀봉하는 밀봉재(encapsulant)로 구비될 수 있다.
도 4에 보여지듯이, 제1몰드층(도 3의 1410)의 일부 부분을 선택적으로 제거(partial removing)할 수 있다. 제1반도체 칩(1200)을 덮는 제1몰드층의 제1부분(1411)에 대해서는 제거 과정이 수행되지 않고, 제1몰드층의 제1부분(1411) 이외의 다른 부분인 제2부분(1412)을 일정 두께까지 제거할 수 있다. 제1몰드층의 제2부분(1412)은 제1범프(1310)들이 배치된 영역에 위치하는 부분일 수 있다. 제1몰드층의 제2부분(1412)의 일부를 제거하는 과정에서, 제1범프(1310)의 상단 부분(1311) 표면이 노출될 수 있다. 제1몰드층의 제2부분(1412)의 일부를 제거할 때, 제1범프(1310)의 상단 부분(1311)이 일정 두께 제거될 수 있다. 이에 따라, 제1범프(1310)는 초기 높이(도 2의 H1) 보다 낮아진 높이(H1')를 가질 수 있다.
제1몰드층의 제2부분(1412)에 대해 부분 제거가 수행됨에 따라, 제1몰드층의 제2부분(1412)의 표면으로부터 리세스(recess)가 이루어지며, 이러한 리세스는 제1범프(1310)의 상단 부분(1311)을 노출하고 정지될 수 있다. 이러한 부분 제거 후 잔류하는 제1몰드층 제2부분의 잔류부(1413)는, 제1몰드층의 제2부분(1412)이 제거됨에 따라 제1몰드층의 제1부분(1411)의 표면 높이에 비해 낮아진 표면 높이를 가질 수 있다. 이에 따라, 제1몰드층 제2부분의 잔류부(1413)와 제1몰드층의 제1부분(1411) 사이에 계단 형상이 이루어질 수 있다. 제1몰드층 제2부분의 잔류부(1413)는 제1범프(1310)의 상단 부분(1311)을 노출하고, 제1범프(1310)들 사이를 채워 제1범프(1310)들 상호 간을 격리시킬 수 있다.
제1몰드층의 제2부분(1412)을 제거하는 과정은 제1몰드층의 제2부분(1412) 상에만 그라인더(grinder: 도시되지 않음)을 도입하여, 제1몰드층의 제2부분(1412)만을 선택적으로 그라인딩(grinding)하는 과정으로 수행될 수 있다. 다수의 제1범프(1310)들이 동시에 노출되도록 제1몰드층의 제2부분(1412)이 그라인딩에 의해 부분 제거될 수 있다. 제1범프(1310)들 각각을 개별적으로 노출시키는 오프닝홀(opening hole: 도시되지 않음)을 형성할 경우, 개개의 오프닝홀들을 순차적으로 형성하여야 하므로 오랜 공정 시간이 요구될 수 있다. 이와 달리, 부분 그라인딩을 통해 제1몰드층의 제2부분(1412)을 일정 부분 제거할 경우, 동시에 다수 개의 제1범프(1310)들을 노출하므로 보다 짧은 공정 시간 안에 수행할 수 있다.
도 5에 보여지듯이, 노출된 제1범프(1310)들 각각에 연결되는 제2범프(1330)들을 배치한다. 제2범프(1330)는 볼(ball) 형상을 가질 수 있다. 제2범프(1330)는 제1범프(1310)와 실질적으로 동일한 직경 크기(W2) 및 높이(H2)를 가지는 솔더 볼 형상을 가질 수 있다. 제1범프(1310)에 제2범프(1330)가 중첩되도록 제2범프(1330)들을 부착하고, 제2범프(1330)가 제1범프(1310)에 체결되도록 할 수 있다. 제1범프(1310)가 부착된 높이(H1')와 제2범프(1330)의 높이(H2)를 합한 높이, 즉 제1범프(1310)에 제2범프(1330)가 적층된 전체 높이는, 제1반도체 칩(1200)의 높이(도 2의 H3) 보다 높은 높이를 가질 수 있다. 제1범프(1310)에 제2범프(1330)가 적층된 전체 높이는, 제1몰드층의 제1부분(1411)의 표면 높이 보다 높은 높이를 가져, 제2범프(1330)의 상단 일부가 제1몰드층의 제1부분(1411)의 표면 보다 높은 위치로 돌출될 수 있다.
하나의 솔더 볼만으로 솔더 볼의 상단 일부가 제1몰드층의 제1부분(1411)의 표면 보다 높은 위치로 돌출되도록 유도할 경우, 솔더 볼의 높이는 솔더 볼의 직경에 의존하므로 직경이 상당히 큰 솔더 볼이 요구될 수 있다. 이와 같이 큰 직경의 솔더 볼들이 제1연결배선 구조층(1100)의 제한된 면적에 배치될 경우, 배치할 수 있는 솔더 볼의 수가 제한될 수 있어, 보다 많은 수의 I/O 경로들을 확보하기 어렵다. 한편, 보다 많은 수의 I/O 경로를 확보하기 위해서 많은 수의 솔더 볼들을 배치시키려면 제1연결배선 구조층(1100)이 보다 넒은 면적을 확보하여야 하므로, 반도체 패키지의 크기(size)가 매우 크게 설계되도록 요구될 수 있다. 제1범프(1310)에 제2범프(1330)를 적층한 구조의 전체 높이를 요구되는 높은 높이 수준까지 구현하면서도, 제1범프(1310) 및 제2범프(1330)에 적용하는 솔더 볼의 직경 크기는 작게 유지할 수 있다. 이에 따라, 제1범프(1310) 및 제2범프(1330)의 적층체들을 제1연결배선 구조층(1100)의 제한된 면적 내에서 보다 많은 수로 배치시킬 수 있다.
하나의 제1범프(1310)만으로 제1반도체 칩(1200)이 실장된 높이(도 2의 H3) 이상으로 제1범프(1310)의 높이(도 2의 H1)를 가지도록 할 경우, 제1범프(1310)의 직경 크기(도 2의 W1)이 상대적으로 커질 수 있다. 이와 같이 제1범프(1310)의 직경 크기(W1)를 크게 형성할 경우, 배치할 수 있는 제1범프(1310)의 수는 작은 수로 제한될 수 있다. 보다 많은 수의 제1범프(1310)들을 배치하기 위해서, 직경 크기(도 2의 W1)가 상대적으로 작은 범프를 제1범프(1310)로 이용한다. 제1범프(1310) 상에 제2범프(1330)을 적층함으로써, 요구되는 높이(H1' + H2)를 구현하는 커넥터(connector: 1300)를 구현할 수 있다.
도 6에 보여지듯이, 제2범프(1330)들을 덮어 상호 간을 격리시키는 제2몰드층(1440)을 형성한다. 제2몰드층(1440)은 EMC를 이용한 몰딩 과정으로 형성될 수있다. 제2몰드층(1440)은 제1몰드층 제2부분(도 4의 1412)의 제거된 부분을 메우도록 형성될 수 있다. 제2몰드층(1440)은 부분 제거된 제1몰드층 제2부분(도 4의 1412)에 의해 제공된 계단 형상의 토폴로지(topology)를 보상하여 평탄한 외측 표면을 가지도록 형성될 수 있다.
도 7에 보여지듯이, 제2몰드층(도 6의 1440)을 평탄화하여 몰드층 제1부분(1411)의 표면(1419)를 노출할 수 있다. 평탄화된 제2몰드층(1441) 부분은 계단 형상을 메우도록 잔류할 수 있다. 제2몰드층(도 6의 1440)을 평탄화하는 과정은 제2몰드층(도 6의 1440)의 표면 전체를 그라인딩함으로써 표면이 리세스(recess)되도록 수행될 수 있다. 그라인딩을 통해, 제2범프(1330)의 상단 부분이 일부 두께 제거되어 그 표면 부분(1331)이 노출될 수 있다.
제1범프(1310)에 적층된 제2범프(1330)는 제1몰드층의 제2부분(1413)과 제2몰드층(1441) 부분을 실질적으로 관통하는 관통 몰드 커넥터(TMC: Through Mold Connector: 1300) 구조를 이룰 수 있다. 관통 몰드 커넥터(1300)의 높이를 더 높이기 위해서, 제1범프(1310)와 제2범프(1330) 사이에 추가적인 범프(도시되지 않음)가 더 도입될 수도 있다. 관통 몰드 커넥터(1300)의 높이를 더 높이기 위해서, 제1범프(1310)에 연결되는 추가적인 범프(도시되지 않음)를 제1범프(1310)와 같은 형상을 가지도록 형성하고, 추가적인 범프(도시되지 않음)을 메우는 추가적인 몰드층(도시되지 않음)을 형성하고, 추가적인 몰드층(도시되지 않음)을 부분 제거하여 추가적인 범프(도시되지 않음)의 상단 부분을 노출하고, 노출된 추가적인 범프(도시되지 않음)의 상단 부분에 제2범프(1330)을 형성함으로써, 관통 몰드 커넥터(1300)의 높이를 더 증가시키거나 또는 제1범프(1310)나 제2범프(1330)를 직경 크기를 더 작은 볼 형상의 부재로 도입하는 것이 가능하다.
제1연결배선 구조층(1100)과 제1반도체 칩(1200), 제1몰드층의 제2부분(1413)과 제2몰드층(1441) 부분이 적층된 다층 몰드층 구조를 실질적으로 관통하는 관통 몰드 커넥터(1300)를 포함하는 제1반도체 패키지 부분(1000) 구조가 이루어진다. 제1반도체 패키지 부분(1000)은 제1범프(1310)에 제1연결배선 구조층(1100)이 접속된 형태로 예시하지만, 제2범프(1330)에 제1연결배선 구조층(1100)이 접속하도록 배치되도록 구조 변형이 가능할 것이다. 제1반도체 패키지 부분(1000)은 제1범프(1310)에 제1연결배선 구조층(1100)이 접속된 형태로 예시하지만, 제1범프(1310)에 또 다른 반도체 칩(도시되지 않음)이 접속되거나 또는 제1칩 연결 커넥터(1210)에 또 다른 반도체 칩(도시되지 않음)이 접속되도록 구조 변형이 가능할 것이다. 제1반도체 패키지 부분(1000)은 하나의 제1반도체 칩(1200)을 포함한 형태로 예시하지만, 다수의 제1반도체 칩(1200)이 적층되도록 구조 변형이 가능할 것이다. 제1반도체 패키지 부분(1000)은 제1반도체 칩(1200)이 마이크로 범프(micro bump) 형상을 가지는 제1칩 연결 커넥터(1210)를 통해 제1연결배선 구조층(1100)이 접속하도록 예시하지만, 제1칩 연결 커넥터(1210)가 본딩 와이어(bonding wire) 형상을 가질 수도 있다.
도 8에 보여지듯이, 제1연결배선 구조층(1100)에서 제1유전 바디층(1110)의 제2표면(1115) 상에 외부 기기와의 전기적 접속을 위한 외측 커넥터(1500)를 부착할 수 있다. 외측 커넥터(1500)는 솔더 볼 형상을 가질 수 있다. 외측 커넥터(1500)는 제2트레이스 패턴(1190)의 제3접촉부(1191)에 접촉되도록 부착될 수 있다.
도 9에 보여지듯이, 제2반도체 패키지 부분(2000)을 형성할 수 있다. 제2반도체 패키지 부분(2000)은 제1반도체 패키지 부분(도 7의 1000) 상에 적층될 패키지로 형성될 수 있다. 제2반도체 패키지 부분(2000)는 제2연결배선 구조층(2100) 상에 제2반도체 칩(2200)을 실장(mounting)한 구조를 가질 수 있다. 제2연결배선 구조층(2100)은 제2반도체 칩(2200)을 외부 기기나 제1반도체 패키지 부분(도 7의 1000)에 전기적으로 접속하기 위한 배선 회로를 제공하는 부재일 수 있다. 제2연결배선 구조층(2100)에 제2반도체 칩(2200)이 전기적으로 또는 신호적으로 접속될 수 있다. 제2연결배선 구조층(2100)은 절연성 기판에 배선 회로들이 구비된 인쇄회로기판(PCB) 형태일 수 있다. 제2연결배선 구조층(2100)은 실리콘(Si) 기판이나 또는 유기 기판에 배선 회로들이 구비된 인터포저(interposer)일 수 있다. 또는 제2연결배선 구조층(2100)은 다층의 유전층들의 구조에 회로 배선들이 구비된 빌트업 연결배선층(built up interconnection) 구조일 수 있다.
제2연결배선 구조층(2100)은 중심에 제2유전 바디층(2110)을 구비하고, 제2유전 바디층(2110)의 제3표면(2113) 상에 배선 회로 구조로서 제3트레이스 패턴(2170)을 도전 패턴으로 구비할 수 있다. 제2유전 바디층(2110)은 에폭시 레진과 같은 유전 물질의 층이나 유리 패브릭(glassy fabric)이 함침된 레진의 층을 포함할 수 있다. 제2유전 바디층(2110)의 제3표면(2113) 상에 구비된 제3트레이스 패턴(2170)에 제2칩 연결 커넥터(2210)가 접촉 체결되어, 제2연결배선 구조층(2100)과 제2반도체 칩(2200)을 전기적으로 접속시킬 수 있다.
제2반도체 칩(2200)은 하부 제2반도체 칩(2210)에 제3반도체 칩으로서 상부 제2반도체 칩(2220)이 적층되거나 더 많은 제3반도체 칩들이 더 적층된 다층 적층 구조를 이루며 배치될 수 있다. 제2칩 연결 커넥터(2210)는 하부 제2반도체 칩(2210)과 제3트레이스 패턴(2170)을 직접적으로 연결하는 제2칩 연결 제1커넥터(2211)와, 상부 제2반도체 칩(2220)과 제3트레이스 패턴(2170)을 직접적으로 연결하는 제2칩 연결 제2커넥터(2211)를 구비할 수 있다. 제2칩 연결 커넥터(2210)는 본딩 와이어(bonding wire) 형상을 가질 수 있다. 도시되지는 않았으나, 제2칩 연결 커넥터(2210)는 범프 체결 구조로도 도입될 수 있다.
제2연결배선 구조층(2100)의 제2유전 바디층(2110)의 제3표면(2113)에 반대되는 측에 위치하는 제4표면(2115) 상에 배선 회로 제4트레이스 패턴(2190)들이 구비될 수 있다. 제4트레이스 패턴(2190)은 외부 기기 또는 제1반도체 패키지 부분(도 7의 1000)과의 전기적 접속을 위해 표면 일부가 제3유전층(2150)에 의해 노출될 수 있다. 제3트레이스 패턴(2170)과 제4트레이스 패턴(2190)을 전기적으로 상호 연결시키기 위한 도전성 제2내부 트레이스 패턴(2180)이 제2유전 바디층(2110) 내에 구비할 수 있다. 도전성 제2내부 트레이스 패턴(2180)은 제2유전 바디층(2110)을 실질적으로 관통하는 도전성 비아 형상을 가질 수 있다.
제2반도체 칩(2200)을 제2연결배선 구조층(2100) 상에 배치시키고, 제2반도체 칩(2200)을 덮는 제3몰드층(2400)을 형성하여 제2반도체 패키지 부분(2000) 구조를 형성할 수 있다.
도 10에 보여지듯이, 제1반도체 패키지 부분(1000)의 제2범프(1330)에 제3범프(1350)를 이용하여 제2반도체 패키지 부분(2000)의 제2연결배선 구조층(2100)을 전기적 및 기계적으로 접속시킬 수 있다. 이에 따라, 제1반도체 패키지 부분(1000)에 제2반도체 패키지 부분(2000)가 적층된 PoP 구조를 포함하는 반도체 패키지(3000)가 이루어질 수 있다. 제3범프(1350)는 솔더 볼 형상을 가질 수 있다. 제3범프(1350)는 제1범프(1310)나 제2범프(1330)과 실질적으로 동일한 볼 형상 또는 동일한 직경 크기를 가지는 솔더 볼 형상을 가질 수 있다.
관통 몰드 커넥터(1300)를 이루는 제2범프(1330)가 작은 직경 크기를 가질 수 있고 또한 많은 수로 배치될 수 있으므로, 제2범프(1330)에 제2반도체 칩(2200)이 직접적으로 전기적 접속되도록 배치되는 것도 가능할 것이다. 또한, 도 10에서 제2반도체 패키지 부분(2000)이 제2범프(1330)에 전기적으로 접속되도록 적층된 구조를 예시하지만, 제2반도체 패키지 부분(2000)이 제1연결배선 구조층(1100) 위치에 배치되고, 제1연결배선 구조층(1100)이 제2범프(1330)에 접속되도록 배치되도록 구조 변형되는 것도 가능할 것이다.
도 10을 다시 참조하면, 반도체 패키지(3000)는 제1연결배선 구조층(1100) 상에 배치된 제1반도체 칩(1200) 및 다수의 제1범프(1310)들을 포함하고, 제1반도체 칩(1200)을 덮는 제1부분(1411)과 제1범프(1310)들의 상단 부분(1311)들을 노출하도록 제1범프(1310)들 사이를 채우는 제2부분(1413)이 계단진 형상을 이루며 이어진 제1몰드층(1411, 1413)을 포함할 수 있다. 반도체 패키지(3000)는 노출된 제1범프(1310)들 각각에 연결되는 제2범프(1330)들을 포함하고, 제2범프(1330)들의 상단 부분(1331)들을 노출하도록 제2범프(1330)들 사이를 채우며 계단진 형상을 메우는 제2몰드층(1441)을 포함할 수 있다. 반도체 패키지(3000)는 제2범프(1330)들에 전기적으로 접속하도록 적층된 제2반도체 칩(2200)을 포함할 수 있다.
제1범프(1310)에 적층된 제2범프(1330)를 포함하는 관통 몰드 커넥터(1300)가 복층 몰드층 구조(1413, 1441)을 실질적으로 관통하도록 반도체 패키지(3000)에 구비될 수 있다. 관통 몰드 커넥터(1300)를 이루는 제1범프(1310)와 제2범프(1330)이 작은 직경 크기를 가지는 솔더 볼로 구비될 수 있어, 관통 몰드 커넥터(1300)들은 보다 작은 피치(P) 간격을 가지며 반도체 패키지(3000)에 구비될 수 있다. 관통 몰드 커넥터(1300)들은 알려진 관통 몰드 비아(TMV: Through Mold Via)와 달리 솔더 볼 형상들이 적층되어 그 구조가 이루어질 수 있다. 알려진 TMV 구조는 몰드층을 관통하는 비아홀(via hole: 도시되지 않음)을 레이저 드릴링으로 형성하므로, 많은 수의 TMV를 미세한 직경 크기를 가지도록 형성하는 데에는 많은 공정 시간이 소요될 수 있다. 관통 몰드 커넥터(1300)들은 다수의 솔더 볼들의 부착과 몰드층의 부분 제거를 통해 형성될 수 있으므로, 상대적으로 짧은 공정 시간에 구현될 수 있다.
도 11 내지 18은 일 예에 따른 반도체 패키지 및 제조 방법을 보여주는 도면들이다. 도 11 및 도 12, 도 14는 도 13의 평면도에서 A-A' 절단선을 따르는 단면을 보여주는 단면 사시도들이다. 도 15 및 도 17은 도 16의 평면도에서 A-A' 절단선을 따르는 단면을 보여주는 단면 사시도들이다.
도 11에 보여지듯이, 제1연결배선 구조층(4100) 상에 제1반도체 칩(4200)을 실장한다. 제1연결배선 구조층(4100)은 제1반도체 칩(4200)을 외부 기기에 전기적으로 접속하기 위한 배선 회로를 제공하는 부재로서, 인쇄회로기판(PCB) 형태나, 실리콘(Si) 기판이나 또는 유기 기판에 배선 회로들이 구비된 인터포저(interposer)일 수 있다. 또는 제1연결배선 구조층(4100)은 다층의 유전층들의 구조에 회로 배선들이 구비된 빌트업 연결배선층(built up interconnection) 구조일 수 있다.
제1연결배선 구조층(4100)은 중심에 제1유전 바디층(4110)을 구비하고, 제1유전 바디층(4110)의 제1표면(4113) 상에 배선 회로 구조로서 제1트레이스 패턴(4170)을 도전 패턴으로 구비할 수 있다. 제1유전 바디층(4110)의 제1표면(4113) 상에 구비된 제1트레이스 패턴(4170)은 제1접촉부(4171)와 제2접촉부(4172)를 포함하는 패턴으로 구비될 수 있다. 제1트레이스 패턴(4170)의 제2접촉부(4172)에 제1칩 연결 커넥터(4210)가 접촉 체결되어, 제1연결배선 구조층(4100)과 제1반도체 칩(4200)을 전기적으로 접속시킬 수 있다. 제1칩 연결 커넥터(4210)는 제1반도체 칩(4200)에 직접적으로 체결되는 마이크로 범프 형상을 가질 수 있다. 제2접촉부(4172)는 다수 개의 서로 독립적으로 분리된 도전 패턴들을 포함하고, 개개의 도전 패턴들이 각각 개개의 제1칩 연결 커넥터(4210)에 연결되어, 제1반도체 칩(4200)에 인풋/아웃풋(I/O: Input/Output) 신호를 제공하는 경로를 제공할 수 있다.
제1연결배선 구조층(4100)의 제1유전 바디층(4110)의 제1표면(4113) 상에는 제1유전층(4130)이 구비될 수 있다. 제1유전층(4130)은 제1트레이스 패턴(4170)의 제1접촉부(4171) 및 제2접촉부(4172)들을 열어 노출시킬 수 있다. 제1유전층(4130)은 솔더 레지스트와 같은 감광성 유기 물질의 유전층을 포함할 수 있다. 제1연결배선 구조층(4100)의 제1유전 바디층(4110)의 제1표면(4113)에 반대되는 측에 위치하는 제2표면(4115) 상에 배선 회로 제2트레이스 패턴(4190)들이 구비될 수 있다. 제2트레이스 패턴(4190)은 외부 기기와의 전기적 접속을 위한 제3접촉부(4191)을 제공하는 도전 패턴들일 수 있다. 제1연결배선 구조층(4100)의 제1유전 바디층(4110)의 제1표면(4113) 상에는 제2트레이스 패턴(4190)의 제3접촉부(4191)들을 열어 노출시키는 제2유전층(4150)이 구비될 수 있다. 제4트레이스 패턴(4170)과 제2트레이스 패턴(4190)을 전기적으로 상호 연결시키기 위한 도전성 제1내부 트레이스 패턴(4180)이 제1유전 바디층(4110) 내에 구비할 수 있다. 도전성 제1내부 트레이스 패턴(4180)은 제1유전 바디층(4110)을 실질적으로 관통하는 도전성 비아 형상을 가질 수 있다.
제1반도체 칩(4200)은 반도체 기판, 예컨대 실리콘 기판에 집적 회로를 구비하고, 집적 회로에 접속되는 배선 구조를 구비할 수 있다. 실리콘 기판에 집적 회로 구성을 위한 트랜지스터 소자들이 구비되고, 배선 구조를 위한 층간 절연층(ILD), 금속층간 절연층(IMD) 및 금속층 연결 구조(metal interconnection)들이 실리콘 기판 상에 구비되어 제1반도체 칩(4200)을 이룰 수 있다. 제1반도체 칩(4200)은 컨트롤러(controller) 칩이나 로직 칩(logic chip)의 기능을 수행하도록 설계될 수 있다. 제1반도체 칩(4200)은 시스템 온 칩(SoC) 형태를 가질 수 있다.
제1연결배선 구조층(4100) 상에 제1반도체 칩(4200)에 측방향으로 이격되도록 제1범프(4310)들을 다수 개 마운팅한다. 제1범프(4310)는 솔더 볼(solder ball)과 같이 볼(ball) 형상을 가질 수 있다. 제1트레이스 패턴(4170)의 제1접촉부(4171)에 제1범프(4310)를 부착할 수 있다. 제1범프(4310)들이 제1트레이스 패턴(4170)의 제1접촉부(4171)에 하단부가 접촉되어 체결될 수 있다.
제1범프(4310)들은 제1연결배선 구조층(4110)의 제1반도체 칩(4200)이 중첩된 이외의 영역 상에 다수 개가 배치될 수 있다. 배치될 수 있는 제1범프(4310)들의 수는 제1연결배선 구조층(4110)의 제1반도체 칩(4200)에 의해 노출된 영역의 면적에 의존하고, 또한, 제1범프(4310)들 사이의 배치 피치(pitch)에 의존하고, 또한, 제1범프(4310)의 직경 크기(W1)에 의존할 수 있다. 제1연결배선 구조층(4110)의 제1반도체 칩(4200)에 의해 노출된 영역의 면적은 전체 반도체 패키지의 크기에 의해 제한될 수 있으며, 또한, 제1반도체 칩(4200)의 크기에 의해서 제한될 수 있다. 반도체 패키지의 고속 동작 및 다양한 기능을 충족시키기 위해서, 반도체 패키지에 요구되는 I/O 경로들의 수가 극심하게 증가되고 있다. I/O 경로를 제공하기 위해서 제1범프(4310)들이 배치되므로, 제1연결배선 구조층(4100)의 제한된 면적 내에 보다 많은 수의 제1범프(4310)들을 배치하기 위해서, 제1범프(4310)의 직경 크기(W1)을 줄여 제1범프(4310)들의 배치 피치를 축소시킬 수 있다. 제1범프(4310)의 직경 크기(W1)을 축소시킬 경우, 제1범프(4310)의 높이(H1) 또한 그 높이가 낮아질 수 있다. 솔더 볼 형상을 가지는 제1범프(4310)의 높이(H1)는 제1범프(4310)의 직경 크기(W1)에 의존하여 제한될 수 있다. 제1범프(4310)의 직경 크기(W1)가 작을 경우, 제1범프(4310)의 높이(H1)도 따라서 낮아져, 제1범프(4310)의 높이(H1)가 제1반도체 칩(4200)이 실장된 높이(H3)에 비해 낮은 높이를 가질 수 있다. 다수의 I/O를 배치하기 위해, 작은 볼을 좁은 피치로 여러 개 배치한다. 따라서, 볼 높이가 칩의 실장 높이보다 낮아지게 된다.제1반도체 칩(4200) 및 다수의 제1범프(4310)들을 덮는 제1몰드층(4400)을 형성한다. 제1몰드층(4400)은 에폭시 몰딩 화합물(EMC)을 사용하는 몰딩 과정으로 형성될 수 있다. 제1몰드층(4400)은 제1반도체 칩(4200)을 보호하도록 밀봉하는 밀봉재로 구비될 수 있다.
도 13 및 도 12에 보여지듯이, 제1몰드층(4400)에 트렌치(trench: 4410)들을 형성한다. 도 13의 평면 배치 형상의 A-A' 절단선을 따르는 단면 형상을 도 12가 보여준다. 제1몰드층(4410의 일부 부분을 선택적으로 제거(partial removing)하여, 제1범프(4310)의 상단 부분(4311)의 표면을 노출하는 트렌치(4410)들을 형성할 수 있다. 제1범프(4310)들은 도 13에 제시된 바와 같이 제1반도체 칩(4200)에 대해 측방향으로 이격된 위치에, 다수 개가 배열을 이루도록 배치될 수 있다. 제1범프(4310)들은 A-A' 선에 대해 수직한 방향으로 상호 간에 열을 이루도록 배치될 수 있다. 이와 같은 제1범프(4310)들의 열을 다수 개가 배치될 수 있다. 트렌치(4410)는 예컨대 하나의 열을 이루는 다수 개의 제1범프(4310)들을 포함하는 제1몰드층(4400)의 영역에 위치할 수 있다. 제1몰드층(4400)의 일 영역을 예컨대 A-A' 선에 대해 수직한 방향으로 길게 연장된 밴드(band) 형상으로 설정하고, 이러한 설정된 영역에 대해 부분 제거 과정을 수행하여 다수의 제1범프(4310)들을 노출하는 트렌치(4410)가 형성될 수 있다. 트렌치(4410)의 측면(4411)은 제1몰드층(4400) 부분으로 이루어지고, 바닥에는 제1범프(4310)들의 상단 부분(4311)들의 표면들이 노출되고 또한, 제1범프(4310)들 사이를 이격시키는 트렌치(4410)의 바닥 부분(4413)이 제1몰드층(4400) 부분으로 이루어질 수 있다.
제1몰드층(4400)의 일부 두께 부분을 선택적으로 제거하여 트렌치(4410)를 형성할 때, 제1범프(4310)의 상단 부분(4311)의 일부 두께는 제거 과정에 의해 제거될 수 있다. 제1몰드층(4400)의 표면으로부터 리세스(recess)가 이루어지며, 이러한 리세스는 제1범프(4310)의 상단 부분(4311)의 표면을 노출할 수 있다. 트렌치(4410)를 형성하는 과정은 소잉 블레이드(saw blade: 도시되지 않음)을 도입하여, 제1몰드층(4400)의 일부 영역을 선택적으로 부분 소잉(partial sawing)하는 과정으로 수행될 수 있다. 소잉 블레이드(도시되지 않음)로 트렌치(4410)의 폭과 실질적으로 동일한 폭을 가지는 블레이드를 사용할 수 있다. 소잉 과정으로 트렌치(4410)를 형성하므로, 트렌치(4410)에 다수의 제1범프(4310)들이 동시에 노출될 수 있어, 보다 짧은 공정 시간 안에 다수 개의 제1범프(4310)들이 노출되도록 할 수 있다.
도 14에 보여지듯이, 트렌치(4410)를 채우는 채움 유전층(filling dielectric layer: 4500)를 형성한다. 채움 유전층(4500)은 트렌치(4410)를 채우도록 도포된 폴리머(polymer) 성분을 포함할 수 있다. 채움 유전층(4500)은 감광성 성분을 포함하는 폴리머(polymer) 물질 또는 감광성 성분을 포함하는 유기 물질의 층을 포함할 수 있다. 예컨대, 감광성 폴리 이미드를 도포하여 트렌치(4410)를 채우는 채움 유전층(4500)을 형성할 수 있다. 또는 포토레지스트 물질을 도포하여 트렌치(4410)를 채울 수 있다.
도 15 및 도 16에 보여지듯이, 채움 유전층(도 14의 4500)의 일부 영역을 선택적으로 제거하여, 제1범프(4310)들의 상단 부분(4311)들을 각각 노출하는 오프닝홀(opening hole: 4503)들을 형성한다. 오프닝홀(4503)들은 트렌치(4410) 내에 트렌치(4410)가 연장되는 방향을 따라 상호 간에 이격되도록 배치될 수 있다. 개개의 오프닝홀(4503)들을 격리시키도록 채움 유전층(4501) 부분이 잔류할 수 있다. 채움 유전층(4500)을 실질적으로 관통하는 오프닝홀(4503)들은 포토리소그래피(photolithography) 과정을 이용하여 형성될 수 있다. 채움 유전층(4500)의 일정 영역을 노광하고 현상하여 오프닝홀(4503)을 형성할 수 있다. 채움 유전층(4500)이 감광성 물질층, 예컨대 감광성 폴리 이미드층을 포함하여 형성되므로, 채움 유전층(4500)에 직접적으로 노광 및 현상 과정을 수행할 수 있다. 이에 따라 별도의 드라이 필름(dry film)을 형성하여 마스킹(masking)하는 과정이 생략될 수 있다.
도 17에 보여지듯이, 오프닝홀(4503)에 노출된 제1범프(4310)들 각각에 연결되는 도전성 비아(conductive via: 4330)들을 형성한다. 오프닝홀(4503)을 채우는 도전층을 형성하고, 도전층으로부터 개별 도전성 비아(4330)들을 분리할 수 있다. 제1범프(4310)에 도전성 비아(4330)가 중첩되므로, 도전성 비아(4330)의 높이는 제1반도체 칩(4200)의 높이(도 11의 H3) 보다 낮아질 수 있다. 도전성 비아(4330)의 높이는 제1몰드층(4400)의 두께 보다 작은 크기를 가질 수 있다. 도전성 비아(4330)의 높이가 낮아질 수 있으므로, 오프닝홀(4503)의 종횡비(aspect ratio) 또한 낮아질 수 있어, 오프닝홀(4503)이 도전성 비아(4330)로 채워지지 않는 불량을 방지할 수 있다. 이에 따라, 도전성 비아(4330)의 직경은 보다 작은 크기를 가지도록 축소될 수 있다. 따라서, 제1범프(4310)에 적층된 도전성 비아(4330)로 이루어지는 관통 몰드 커넥터(4300)의 구조는 보다 작은 직경 크기 및 피치 크기를 가질 수 있다.
제1연결배선 구조층(4100)과 제1반도체 칩(4200), 제1몰드층(4400)과 채움 유전층(4501) 부분이 적층된 다층 몰드층 구조, 이러한 다층 몰드층 구조를 실질적으로 관통하는 관통 몰드 커넥터(4300)를 포함하는 제1반도체 패키지 부분(4000)의 구조가 이루어진다. 제1반도체 패키지 부분(4000)는 제1범프(4310)에 제1연결배선 구조층(4100)이 접속한 형태로 예시하지만, 도전성 비아(4330)에 제1연결배선 구조층(4100)이 접속하도록 배치되도록 구조 변형이 가능할 것이다. 제1반도체 패키지 부분(4000)은 제1범프(4310)에 제1연결배선 구조층(4100)이 접속한 형태로 예시하지만, 제1범프(4310)에 또 다른 반도체 칩(도시되지 않음)이 접속하거나 또는 제1칩 연결 커넥터(4210)에 또 다른 반도체 칩(도시되지 않음)이 접속하도록 구조 변형이 가능할 것이다.
도 17에 보여지듯이, 제1연결배선 구조층(4100)의 제1유전 바디층(4110)의 제2표면(4115) 상에 외부 기기와의 전기적 접속을 위한 외측 커넥터(4600)를 부착할 수 있다. 외측 커넥터(4600)는 솔더 볼 형상을 가질 수 있다. 외측 커넥터(4600)는 제2트레이스 패턴(4190)의 제3접촉부(4191)에 접촉되도록 부착될 수 있다.
도 18에 보여지듯이, 제2반도체 패키지 부분(5000)를 형성할 수 있다. 제2반도체 패키지 부분(5000)은 제1반도체 패키지 부분(도 17의 4000) 상에 적층될 패키지로 형성될 수 있다. 제2반도체 패키지 부분(5000)는 제2연결배선 구조층(5100) 상에 제2반도체 칩(5200)을 실장한 구조를 가질 수 있다. 제2연결배선 구조층(5100)은 제2반도체 칩(5200)을 외부 기기나 제1반도체 패키지 부분(도 17의 4000)에 전기적으로 접속하기 위한 배선 회로를 제공하는 부재일 수 있다. 제2연결배선 구조층(5100)에 제2반도체 칩(5200)이 전기적으로 또는 신호적으로 접속될 수 있다. 제2연결배선 구조층(5100)은 절연성 기판에 배선 회로들이 구비된 인쇄회로기판(PCB) 형태일 수 있다. 제2연결배선 구조층(5100)은 실리콘(Si) 기판이나 또는 유기 기판에 배선 회로들이 구비된 인터포저(interposer)일 수 있다. 또는 제2연결배선 구조층(5100)은 다층의 유전층들의 구조에 회로 배선들이 구비된 빌트업 연결배선층(built up interconnection) 구조일 수 있다.
제2연결배선 구조층(5100)은 중심에 제2유전 바디층(5110)을 구비하고, 제2유전 바디층(5110)의 제3표면(5113) 상에 배선 회로 구조로서 제3트레이스 패턴(5170)을 도전 패턴으로 구비할 수 있다. 제2유전 바디층(5110)의 제3표면(5113) 상에 구비된 제3트레이스 패턴(5170)에 제2칩 연결 커넥터(5210)가 접촉 체결되어, 제2연결배선 구조층(5100)과 제2반도체 칩(5200)을 전기적으로 접속시킬 수 있다.
제2반도체 칩(5200)이 하부 제2반도체 칩(5210)에 제3반도체 칩으로서 상부 제2반도체 칩(5220)이 적층되거나 더 많은 제3반도체 칩들이 더 적층된 다층 적층 구조를 이루며 배치될 수 있다. 제2칩 연결 커넥터(5210)는 하부 제2반도체 칩(5210)과 제3트레이스 패턴(5170)을 직접적으로 연결하는 제2칩 연결 제1커넥터(5211)와, 상부 제2반도체 칩(5220)과 제3트레이스 패턴(5170)을 직접적으로 연결하는 제2칩 연결 제2커넥터(5211)를 구비할 수 있다. 제2칩 연결 커넥터(5210)는 본딩 와이어 형상을 가질 수 있다. 도시되지는 않았으나, 제2칩 연결 커넥터(5210)는 범프 체결 구조로도 도입될 수 있다.
제2연결배선 구조층(5100)의 제2유전 바디층(5110)의 제3표면(5113)에 반대되는 측에 위치하는 제4표면(5115) 상에 배선 회로 제4트레이스 패턴(5190)들이 구비될 수 있다. 제4트레이스 패턴(5190)은 외부 기기 또는 제1반도체 패키지 부분(도 17의 4000)과의 전기적 접속을 위해 표면 일부가 제3유전층(5150)에 의해 노출될 수도 있다. 제3트레이스 패턴(5170)과 제4트레이스 패턴(5190)을 전기적으로 상호 연결시키기 위한 도전성 제2내부 트레이스 패턴(5180)이 제2유전 바디층(5110) 내에 구비할 수 있다. 도전성 제2내부 트레이스 패턴(5180)은 제2유전 바디층(5110)을 실질적으로 관통하는 도전성 비아 형상을 가질 수 있다.
제2반도체 칩(5200)을 제2연결배선 구조층(5100) 상에 배치시키고, 제2반도체 칩(5200)을 덮는 제2몰드층(5400)을 형성하여 제2반도체 패키지 부분(5000) 구조를 형성할 수 있다.
도 18에 보여지듯이, 제1반도체 패키지 부분(4000)의 도전성 비아(4330)에 제2범프(4350)를 이용하여 제2반도체 패키지 부분(5000)의 제2연결배선 구조층(5100)을 전기적 및 기계적으로 접속시킬 수 있다. 이에 따라, 제1반도체 패키지 부분(4000)에 제2반도체 패키지 부분(5000)가 적층된 PoP 패키지 구조를 포함하는 반도체 패키지(6000)가 이루어질 수 있다. 제2범프(4350)는 솔더 볼 형상을 가질 수 있다. 제2범프(4350)는 제1범프(4310)과 실질적으로 동일한 볼 형상 또는 동일한 직경 크기를 가지는 솔더 볼 형상을 가질 수 있다.
관통 몰드 커넥터(4300)을 이루는 도전성 비아(4330)가 작은 직경 크기를 가질 수 있고 또한 많은 수로 배치될 수 있으므로, 도전성 비아(4330)에 제2반도체 칩(4200)이 직접적으로 전기적 접속되도록 배치되는 것도 가능할 것이다. 또한, 도 18에서 제2반도체 패키지 부분(5000)이 도전성 비아(4330)에 전기적으로 접속되도록 적층된 구조를 예시하지만, 제2반도체 패키지 부분(5000)가 제1연결배선 구조층(4100) 위치에 배치되고, 제1연결배선 구조층(4100)이 도전성 비아(4330)에 접속되도록 배치되도록 구조 변형되는 것도 가능할 것이다.
도 18을 다시 참조하면, 반도체 패키지(6000)는 제1연결배선 구조층(4100) 상에 배치된 제1반도체 칩(4200) 및 다수의 제1범프(4310)들을 포함하고, 제1반도체 칩(4200)을 매몰하고 제1범프(4310)들의 상단 부분(4311)들을 노출하는 다수 개의 트렌치(4410)들의 형상을 제공하는 제1몰드층(4400)을 구비할 수 있다. 트렌치(4410)들을 채우며 제1범프(4310)들의 상단 부분(4311)들을 각각 노출하는 오프닝홀(4503)들의 형상을 제공하는 유전층(4501)을 구비하고, 오프닝홀(4503)들을 각각 채워 제1범프(4310)들 각각에 연결되는 도전성 비아(4330)들을 구비할 수 있다. 반도체 패키지(6000)는 도전성 비아(4330)들에 전기적으로 접속하도록 적층된 제2반도체 칩(5200)을 포함할 수 있다.
제1범프(4310)에 적층된 도전성 비아(4330)를 포함하는 관통 몰드 커넥터(4300)가 복층 몰드층 구조(4400, 4501)을 실질적으로 관통하도록 반도체 패키지(6000)에 구비될 수 있다. 관통 몰드 커넥터(4300)를 이루는 제1범프(4310)와 도전성 비아(4330)이 작은 직경 크기를 가질 수 있어, 관통 몰드 커넥터(4300)들은 보다 작은 피치(P) 간격을 가지며 반도체 패키지(6000)에 구비될 수 있다. 관통 몰드 커넥터(4300)들은 알려진 관통 몰드 비아(TMV)와 달리 솔더 볼 형상과 도전성 비아가 적층되어 복합된 구조로 이루어질 수 있다. 알려진 TMV 구조는 몰드층을 관통하는 비아홀(via hole: 도시되지 않음)을 레이저 드릴링으로 형성하므로, 많은 수의 TMV를 미세한 직경 크기를 가지도록 형성하는 데에는 많은 공정 시간이 소요될 수 있다. 관통 몰드 커넥터(4300)들은 다수의 솔더 볼들의 부착과 트렌치를 채운 감광성 채움 유전층(4501)을 포토리소그래피 공정으로 패터닝하여 형성될 수 있으므로, 상대적으로 짧은 공정 시간에 구현될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
1310: 관통 몰드 커넥터의 제1범프,
1330: 관통 몰드 커넥터의 제2범프.

Claims (36)

  1. 제1연결배선 구조층(interconnection structure layer) 상에 제1반도체 칩(chip) 및 다수의 제1범프(bump)들을 배치시키는 단계;
    상기 제1범프들 및 상기 제1반도체 칩을 덮는 제1몰드층(mold layer)을 형성하는 단계;
    상기 제1몰드층의 일부 부분을 선택적으로 제거(remove)하여 상기 제1범프의 상단 부분을 노출시키는 단계;
    상기 노출된 제1범프들 각각에 연결되는 제2범프들을 배치하는 단계;
    상기 제2범프들을 덮는 제2몰드층을 형성하는 단계;
    상기 제2몰드층을 리세스(recess)하여 상기 제2범프의 상단 부분을 노출시키는 단계; 및
    상기 제2범프들에 전기적으로 접속하는 제2반도체 칩을 적층시키는 단계를 포함하는 반도체 패키지 제조 방법.
  2. 제1항에 있어서,
    상기 제1범프들은
    상기 제1반도체 칩이 배치된 높이보다 낮은 높이를 가지며 배치되는 반도체 패키지 제조 방법.
  3. 제1항에 있어서,
    상기 제1몰드층의 일부 부분을 제거(remove)하는 단계는
    상기 제1몰드층의 상기 제1반도체 칩을 덮는 영역을 유지하고 상기 제1몰드층의 상기 제1범프들을 덮는 영역을 선택적으로 그라인딩(grinding)하여 상기 제1몰드층에 계단 형상을 형성하는 단계를 포함하는 반도체 패키지 제조 방법.
  4. 제3항에 있어서,
    상기 그라인딩(grinding)하는 단계는
    상기 제1범프의 상단 부분을 일부 두께 제거하도록 수행되는 반도체 패키지 제조 방법.
  5. 제1항에 있어서,
    상기 제2범프는
    상기 제1범프에 중첩되어 쌓이도록 배치되는 반도체 패키지 제조 방법.
  6. 제1항에 있어서,
    상기 제1 및 제2범프는
    볼(ball) 형상을 가지는 반도체 패키지 제조 방법.
  7. 제1항에 있어서,
    상기 제1 및 제2범프는
    실질적으로 동일한 직경 크기를 가지는 솔더 볼(solder ball)을 포함하는 반도체 패키지 제조 방법.
  8. 제1항에 있어서,
    상기 제1범프에 상기 제2범프가 적층된 높이는
    상기 제1반도체 칩이 배치된 높이 보다 높은 높이를 가지는 반도체 패키지 제조 방법.
  9. 제1항에 있어서,
    상기 제2몰드층을 리세스하는 단계는
    상기 제2범프의 상단 부분이 노출되도록 상기 제2몰드층의 일부 두께 부분을 제거하는 반도체 패키지 제조 방법.
  10. 제1항에 있어서,
    상기 제2몰드층을 리세스하는 단계는
    상기 제2몰드층의 전체 영역을 그라인딩(grinding)하는 단계를 포함하는 반도체 패키지 제조 방법.
  11. 제1항에 있어서,
    상기 제1연결배선 구조층은
    인쇄회로 기판(PCB) 또는 인터포저(interposer)를 포함하는 반도체 패키지 제조 방법.
  12. 제1항에 있어서,
    상기 제2반도체 칩을 적층시키는 단계는
    상기 제2반도체 칩을 제2연결배선 구조층 상에 배치시키는 단계;
    상기 제2반도체 칩을 덮는 제3몰드층을 형성하는 단계; 및
    상기 제2범프들과 상기 제2연결배선 구조층을 전기적으로 접속시키는 단계를 포함하는 반도체 패키지 제조 방법.
  13. 제12항에 있어서,
    상기 제2연결배선 구조층과 상기 제2범프들을 전기적으로 접속시키는 단계는
    상기 제2연결배선 구조층에 상기 전기적인 접속을 위한 제3범프들을 부착하는 단계; 및
    상기 제2범프들의 노출된 상기 상단 부분에 상기 제3범프들을 각각 체결시키는 단계; 를 포함하는 반도체 패키지 제조 방법.
  14. 제12항에 있어서,
    상기 제2반도체 칩 상에
    제3반도체 칩을 적층하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  15. 제12항에 있어서,
    상기 반도체 패키지는
    상기 제1연결배선 구조층 및 상기 제1반도체 칩을 포함하는 제1반도체 패키지 부분에
    상기 제2연결배선 구조층 및 상기 제2반도체 칩을 포함하는 제2반도체 패키지 부분이
    상기 제1범프에 적층된 상기 제2범프를 포함하는 관통 몰드 커넥터(through mold connector)에 의해 전기적으로 접속된 패키지 온 패키지(PoP) 구조를 가지는 반도체 패키지 제조 방법.
  16. 제1연결배선 구조층(interconnection structure layer) 상에 배치된 제1반도체 칩(chip) 및 다수의 제1범프(bump)들;
    상기 제1반도체 칩을 덮는 제1부분과 상기 제1범프들의 상단 부분들을 노출하도록 상기 제1범프들 사이를 채우는 제2부분이 계단진 형상을 이루며 이어진 제1몰드층(mold layer);
    상기 노출된 제1범프들 각각에 연결되는 제2범프들;
    상기 제2범프들의 상단 부분들을 노출하도록 상기 제2범프들 사이를 채우며 상기 계단진 형상을 메우는 제2몰드층; 및
    상기 제2범프들에 전기적으로 접속하도록 적층된 제2반도체 칩을 포함하는 반도체 패키지.
  17. 제16항에 있어서,
    상기 제1범프들은
    상기 제1반도체 칩이 배치된 높이보다 낮은 높이를 가지며 배치된 반도체 패키지.
  18. 제16항에 있어서,
    상기 제1 및 제2범프는
    볼(ball) 형상을 가지는 반도체 패키지.
  19. 제16항에 있어서,
    상기 제1 및 제2범프는
    실질적으로 동일한 직경 크기를 가지는 솔더 볼(solder ball)을 포함하는 반도체 패키지.
  20. 제16항에 있어서,
    상기 제1범프에 상기 제2범프가 적층된 높이는
    상기 제1반도체 칩이 배치된 높이 보다 높은 높이를 가지는 반도체 패키지.
  21. 제16항에 있어서,
    상기 제1연결배선 구조층은
    인쇄회로 기판(PCB) 또는 인터포저(interposer)를 포함하는 반도체 패키지.
  22. 제16항에 있어서,
    상기 제2범프들에 전기적으로 접속되고 상기 제2반도체 칩이 실장된 제2연결배선 구조층; 및
    상기 제2반도체 칩을 덮는 제3몰드층;을 더 포함하는 반도체 패키지.
  23. 제22항에 있어서,
    상기 제2연결배선 구조층과 상기 제2범프들을 전기적으로 접속시키기 위해서 상기 제2연결배선 구조층과 상기 제2범프들의 노출된 상기 상단 부분을 상호 연결시키는 제3범프들을 더 포함하는 반도체 패키지.
  24. 제22항에 있어서,
    상기 제2반도체 칩 상에 적층되고 상기 제3몰드층에 의해 덮인 제3반도체 칩을 더 포함하는 반도체 패키지.
  25. 제22항에 있어서,
    상기 반도체 패키지는
    상기 제1연결배선 구조층 및 상기 제1반도체 칩을 포함하는 제1반도체 패키지 부분에
    상기 제2연결배선 구조층 및 상기 제2반도체 칩을 포함하는 제2반도체 패키지 부분이
    상기 제1범프에 적층된 상기 제2범프를 포함하는 관통 몰드 커넥터(through mold connector)에 의해 전기적으로 접속된 패키지 온 패키지(PoP) 구조를 가지는 반도체 패키지.
  26. 제1연결배선 구조층(interconnection structure layer) 상에 제1반도체 칩(chip) 및 다수의 제1범프(bump)들을 매몰하는 제1몰드층(mold layer)을 형성하는 단계;
    상기 제1몰드층의 일부 영역들을 선택적으로 제거(remove)하여 상기 제1범프들의 상단 부분들을 노출하는 다수 개의 트렌치(trench)들을 형성하는 단계;
    상기 트렌치들을 채우는 유전층을 형성하는 단계;
    상기 유전층의 일부 영역들을 선택적으로 제거하여 상기 제1범프들의 상기 상단 부분들을 각각 노출하는 오프닝홀(opening hole)들을 형성하는 단계;
    상기 오프닝홀들을 각각 채워 상기 제1범프들 각각에 연결되는 도전성 비아(via)들을 형성하는 단계; 및
    상기 도전성 비아들에 전기적으로 접속하는 제2반도체 칩을 적층시키는 단계를 포함하는 반도체 패키지 제조 방법.
  27. 제26항에 있어서,
    상기 유전층을 형성하는 단계는
    상기 트렌치들을 채우는 감광성 물질을 포함하는 층을 형성하는 단계를 포함하는 반도체 패키지 제조 방법.
  28. 제26항에 있어서,
    상기 트렌치들을 형성하는 단계는
    상기 제1몰드층의 상기 제1범프들 중의 일부들을 덮는 영역을 소잉(sawing)하여 제거하는 단계를 포함하는 반도체 패키지 제조 방법.
  29. 제1반도체 칩(chip) 및 상기 제1반도체 칩에 측방향으로 이격되도록 배치된 다수의 제1범프(bump)들을 덮는 제1몰드층(mold layer)을 형성하는 단계;
    상기 제1몰드층의 일부 부분을 선택적으로 제거(remove)하여 상기 제1범프의 상단 부분을 노출시키는 단계;
    상기 노출된 제1범프들 각각에 연결되는 제2범프들을 배치하는 단계;
    상기 제2범프들을 덮는 제2몰드층을 형성하는 단계; 및
    상기 제2몰드층을 리세스(recess)하여 상기 제2범프의 상단 부분을 노출시켜 상기 제1범프에 적층된 상기 제2범프를 포함하여 상기 제1 및 제2몰드층들을 실질적으로 관통하는 관통 몰드 커넥터(through mold connector)를 이루는 단계;를 포함하는 반도체 패키지 제조 방법.
  30. 제29항에 있어서,
    상기 제2범프들 또는 상기 제1범프들에 전기적으로 접속하는 제2반도체 칩을 적층시키는 단계를 더 포함하는 반도체 패키지 제조 방법.
  31. 제29항에 있어서,
    상기 제1범프들에 제1연결배선 구조층을 전기적으로 접속시키는 단계를 더 포함하는 반도체 패키지 제조 방법.
  32. 제29항에 있어서,
    제2반도체 칩을 제2연결배선 구조층 상에 배치시키는 단계;
    상기 제2반도체 칩을 덮는 제3몰드층을 형성하는 단계; 및
    상기 제2범프들과 상기 제2연결배선 구조층을 제3범프들로 전기적으로 접속시키는 단계를 더 포함하는 반도체 패키지 제조 방법.
  33. 제1반도체 칩(chip)을 덮는 제1부분과 상기 제1반도체 칩에 측방향으로 이격되도록 배치된 다수의 제1범프(bump)들의 상단 부분들을 노출하도록 상기 제1범프들 사이를 채우는 제2부분이 계단진 형상을 이루며 이어진 제1몰드층(mold layer);
    상기 노출된 제1범프들 각각에 연결되는 제2범프들; 및
    상기 제2범프들의 상단 부분들을 노출하도록 상기 제2범프들 사이를 채우며 상기 계단진 형상을 메우는 제2몰드층;을 포함하고,
    상기 제1범프에 적층된 상기 제2범프는 상기 제1 및 제2몰드층들을 실질적으로 관통하는 관통 몰드 커넥터(through mold connector)를 이루는 반도체 패키지.
  34. 제33항에 있어서,
    상기 제2범프들 또는 상기 제1범프들에 전기적으로 접속하는 제2반도체 칩을 더 포함하는 반도체 패키지.
  35. 제33항에 있어서,
    상기 제1범프들에 전기적으로 접속되는 제1연결배선 구조층을 더 포함하는 반도체 패키지.
  36. 제33항에 있어서,
    제2연결배선 구조층에 전기적으로 접속되는 제2반도체 칩;
    상기 제2반도체 칩을 덮는 제3몰드층; 및
    상기 제2범프들과 상기 제2연결배선 구조층을 전기적으로 접속하는 제3범프들을 더 포함하는 반도체 패키지.
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