KR102421816B1 - 캐비티 내에 실장된 칩을 구비하는 적층 패키지 및 이의 제조 방법 - Google Patents

캐비티 내에 실장된 칩을 구비하는 적층 패키지 및 이의 제조 방법 Download PDF

Info

Publication number
KR102421816B1
KR102421816B1 KR1020200078454A KR20200078454A KR102421816B1 KR 102421816 B1 KR102421816 B1 KR 102421816B1 KR 1020200078454 A KR1020200078454 A KR 1020200078454A KR 20200078454 A KR20200078454 A KR 20200078454A KR 102421816 B1 KR102421816 B1 KR 102421816B1
Authority
KR
South Korea
Prior art keywords
circuit board
insulating layer
layer
cavity
core insulating
Prior art date
Application number
KR1020200078454A
Other languages
English (en)
Other versions
KR20220000610A (ko
Inventor
유문상
이종태
김현호
Original Assignee
주식회사 심텍
김현호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 심텍, 김현호 filed Critical 주식회사 심텍
Priority to KR1020200078454A priority Critical patent/KR102421816B1/ko
Priority to PCT/KR2021/008012 priority patent/WO2021261955A1/ko
Publication of KR20220000610A publication Critical patent/KR20220000610A/ko
Application granted granted Critical
Publication of KR102421816B1 publication Critical patent/KR102421816B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

일 측면에 따르는 적층 패키지는, 순차적으로 수직 적층되는 복수의 회로 기판 및 상기 복수의 회로 기판 중 서로 이웃하는 회로 기판 사이에 각각 배치되는 층간 절연층을 포함한다. 상기 복수의 회로 기판 각각은, 캐비티를 포함하는 코어 절연층, 상기 캐비티 외부의 상기 코어 절연층의 상면 및 하면 상에 각각 배치되는 상부 회로 패턴층 및 하부 회로 패턴층, 상기 캐비티 내부의 상기 코어 절연층의 일 면 상에 배치되는 칩 접속 패드 및 상기 일 면 상에서 상기 칩 접속 패드와 전기적으로 연결되는 제1 재배선, 및 상기 캐비티 내부에 배치되어 상기 칩 접속 패드와 전기적으로 접속하는 소자 칩을 포함한다. 상기 제1 재배선은 상기 코어 절연층의 상기 일 면 상에서, 상기 소자 칩과 중첩되는 영역의 내부로부터 외부로 연장되도록 배치된다.

Description

캐비티 내에 실장된 칩을 구비하는 적층 패키지 및 이의 제조 방법{stacked package having a chip in a cavity and method of fabricating the same}
본 발명은 적층 패키지 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 회로 기판의 캐비티 내에 실장된 칩을 구비하는 적층 패키지 및 이의 제조 방법에 관한 것이다.
최근 반도체 패키지 기술 분야에서는 패키지 제품의 경박단소에 대한 요구가 지속적으로 이루어지고 있다. 또한, 기능적인 측면에서, 복합화 다기능화를 구현할 수 있는 시스템-인-패키지(System-in-Package, SIP) 제품에 대한 요구도 증대하고 있다.
한편, 패키지 제품의 경박단소를 구현하는 기술로서, 기판 상에 칩이 실장된 복수의 유닛 기판을 준비하고, 인터포저를 이용하여 상기 복수의 유닛 기판을 연결하는 패키지-온-패키지(Package-On-Package) 제품이 등장하고 있다. 하지만, 패키지-온-패키지 제품의 등장에도 불구하고, 복수의 칩을 실장하여 고성능화를 구현하면서, 박형화가 가능한 패키지 제품에 대한 요청은 업계에서 여전히 계속되고 있다.
본 출원이 이루고자 하는 기술적 과제는, 회로 기판 내에 복수의 칩을 실장하면서, 동시에 박형화를 이룰 수 있는 적층 패키지의 구조를 제공하는 것이다.
일 측면에 따르는 적층 패키지는, 순차적으로 수직 적층되는 복수의 회로 기판 및 상기 복수의 회로 기판 중 서로 이웃하는 회로 기판 사이에 각각 배치되는 층간 절연층을 포함한다. 상기 복수의 회로 기판 각각은, 캐비티를 포함하는 코어 절연층, 상기 캐비티 외부의 상기 코어 절연층의 상면 및 하면 상에 각각 배치되는 상부 회로 패턴층 및 하부 회로 패턴층, 상기 캐비티 내부의 상기 코어 절연층의 일 면 상에 배치되는 칩 접속 패드 및 상기 일 면 상에서 상기 칩 접속 패드와 전기적으로 연결되는 제1 재배선, 및 상기 캐비티 내부에 배치되어 상기 칩 접속 패드와 전기적으로 접속하는 소자 칩을 포함한다. 상기 제1 재배선은 상기 코어 절연층의 상기 일 면 상에서, 상기 소자 칩과 중첩되는 영역의 내부로부터 외부로 연장되도록 배치된다.
일 측면에 따르는 적층 패키지의 제조 방법이 개시된다. 먼저, 하부 회로 기판을 준비하되, 상기 하부 회로 기판은, 하부 캐비티를 포함하는 하부 코어 절연층, 상기 하부 캐비티 외부의 상기 하부 코어 절연층의 상면 상에 배치되는 제1 상부 회로 패턴층, 상기 코어 절연층의 하면 상에 배치되는 하부 구리층, 상기 하부 캐비티 내부의 상기 하부 코어 절연층의 일 면 상에 배치되는 제1 내부 회로 패턴층, 및 상기 하부 캐비티 내부에 배치되어 상기 제1 내부 회로 패턴층과 전기적으로 접속하는 제1 소자 칩을 포함한다. 또한, 중간 회로 기판을 준비하되, 상기 중간 회로 기판은, 중간 캐비티를 포함하는 중간 코어 절연층, 상기 중간 캐비티 외부의 상기 중간 코어 절연층의 상면 상에 배치되는 제2 상부 회로 패턴층, 상기 중간 코어 절연층의 하면 상에 배치되는 제2 하부 회로 패턴층, 상기 중간 캐비티 내부의 상기 중간 코어 절연층의 일 면 상에 배치되는 제2 내부 회로 패턴층, 및 상기 중간 캐비티 내부에 배치되어 상기 제2 내부 회로 패턴층과 전기적으로 접속하는 제2 소자 칩을 포함한다. 또한, 상부 회로 기판을 준비하되, 상기 상부 회로 기판은, 상부 코어 절연층, 상기 상부 코어 절연층의 상면 상에 배치되는 상부 구리층, 상기 상부 코어 절연층의 내부에 배치되는 제3 내부 회로 패턴층, 및 상기 상부 코어 절연층의 하면 상에 배치되는 제3 하부 회로 패턴층을 포함한다. 이어서, 상기 하부 회로 기판, 상기 중간 회로 기판, 및 상기 상부 회로 기판을 순차적으로 수직 방향으로 배치하되, 상기 하부 회로 기판, 상기 중간 회로 기판, 및 상기 상부 회로 기판 중 서로 이웃하는 회로 기판 사이에 층간 절연층을 각각 배치한다. 이어서, 상기 하부 회로 기판, 상기 중간 회로 기판, 상기 상부 회로 기판, 및 상기 층간 절연층을 접합시켜, 중간 패키지 구조물을 형성한다. 이어서, 상기 중간 패키지 구조물을 관통하는 관통 비아홀을 형성한다. 이어서, 상기 관통 비아홀을 도금층으로 채워서 관통 비아를 형성한다. 이어서, 상기 상부 회로 기판의 상기 상부 코어 절연층의 상면 상에 제3 상부 회로 패턴층, 및 상기 하부 회로 기판의 상기 하부 코어 절연층의 하면 상에 제1 하부 회로 패턴층을 형성한다. 이어서, 상기 상부 회로 기판의 상기 상부 코어 절연층을 패터닝하여, 상기 제3 내부 회로층을 선택적으로 노출시키는 상부 캐비티를 형성한다. 이어서, 상기 상부 캐비티 내부에 제3 소자칩을 실장한다. 이어서, 상기 상부 캐비티 내부의 상기 제3 소자칩을 매립하는 몰드층을 형성한다.
다른 측면에 따르는 적층 패키지의 제조 방법이 개시된다. 먼저, 하부 회로 기판을 준비하되, 상기 하부 회로 기판은, 하부 캐비티를 포함하는 하부 코어 절연층, 상기 하부 캐비티 외부의 상기 하부 코어 절연층의 상면 상에 배치되는 제1 상부 회로 패턴층, 상기 코어 절연층의 하면 상에 배치되는 하부 구리층, 상기 하부 캐비티 내부의 상기 하부 코어 절연층의 일 면 상에 배치되는 제1 내부 회로 패턴층, 및 상기 하부 캐비티 내부에 배치되어 상기 제1 내부 회로 패턴층과 전기적으로 접속하는 제1 소자 칩을 포함한다. 중간 회로 기판을 준비하되, 상기 중간 회로 기판은, 중간 캐비티를 포함하는 중간 코어 절연층, 상기 중간 캐비티 외부의 상기 중간 코어 절연층의 상면 상에 배치되는 제2 상부 회로 패턴층, 상기 중간 코어 절연층의 하면 상에 배치되는 제2 하부 회로 패턴층, 상기 중간 캐비티 내부의 상기 중간 코어 절연층의 일 면 상에 배치되는 제2 내부 회로 패턴층, 및 상기 중간 캐비티 내부에 배치되어 상기 제2 내부 회로 패턴층과 전기적으로 접속하는 제2 소자 칩을 포함한다. 상부 회로 기판을 준비하되, 상기 상부 회로 기판은, 상부 캐비티를 포함하는 상부 코어 절연층, 상기 상부 캐비티 외부의 상기 상부 코어 절연층의 상면 상에 배치되는 제3 상부 회로 패턴층, 상기 상부 코어 절연층의 하면 상에 배치되는 제3 하부 회로 패턴층, 상기 상부 캐비티 내부의 상기 상부 코어 절연층의 일 면 상에 배치되는 제3 내부 회로 패턴층을 포함한다. 이어서, 상기 하부 회로 기판, 상기 중간 회로 기판, 및 상기 상부 회로 기판을 순차적으로 수직 방향으로 배치하되, 상기 하부 회로 기판, 상기 중간 회로 기판, 및 상기 상부 회로 기판 중 서로 이웃하는 회로 기판 사이에 층간 절연층을 각각 배치한다. 이어서, 상기 하부 회로 기판, 상기 중간 회로 기판, 상기 상부 회로 기판, 및 상기 층간 절연층을 접합시켜, 중간 패키지 구조물을 형성한다. 이어서, 상기 중간 패키지 구조물을 관통하는 관통 비아홀을 형성한다. 이어서, 상기 관통 비아홀을 도금층으로 채워서 관통 비아를 형성한다. 이어서, 상기 상부 회로 기판의 상기 상부 코어 절연층의 상면 상에 제3 상부 회로 패턴층, 및 상기 하부 회로 기판의 상기 하부 코어 절연층의 하면 상에 제1 하부 회로 패턴층을 형성한다. 이어서, 상기 상부 캐비티 내부에 제3 소자칩을 실장한다. 이어서, 상기 상부 캐비티 내부의 상기 제3 소자칩을 매립하는 몰드층을 형성한다.
또다른 측면에 따르는 적층 패키지의 제조 방법이 개시된다. 하부 회로 기판을 준비하되, 상기 하부 회로 기판은, 하부 캐비티를 포함하는 하부 코어 절연층, 상기 하부 캐비티 외부의 상기 하부 코어 절연층의 상면 상에 배치되는 제1 상부 회로 패턴층, 상기 코어 절연층의 하면 상에 배치되는 하부 구리층, 상기 하부 캐비티 내부의 상기 하부 코어 절연층의 일 면 상에 배치되는 제1 내부 회로 패턴층, 및 상기 하부 캐비티 내부에 배치되어 상기 제1 내부 회로 패턴층과 전기적으로 접속하는 제1 소자 칩을 포함한다. 중간 회로 기판을 준비하되, 상기 중간 회로 기판은, 중간 캐비티를 포함하는 중간 코어 절연층, 상기 중간 캐비티 외부의 상기 중간 코어 절연층의 상면 상에 배치되는 제2 상부 회로 패턴층, 상기 중간 코어 절연층의 하면 상에 배치되는 제2 하부 회로 패턴층, 상기 중간 캐비티 내부의 상기 중간 코어 절연층의 일 면 상에 배치되는 제2 내부 회로 패턴층, 및 상기 중간 캐비티 내부에 배치되어 상기 제2 내부 회로 패턴층과 전기적으로 접속하는 제2 소자 칩을 포함한다. 상부 회로 기판을 준비하되, 상기 상부 회로 기판은, 상부 캐비티를 포함하는 상부 코어 절연층, 상기 상부 캐비티 외부의 상기 상부 코어 절연층의 상면 상에 배치되는 제3 상부 회로 패턴층, 상기 상부 코어 절연층의 하면 상에 배치되는 제3 하부 회로 패턴층, 상기 상부 캐비티 내부의 상기 상부 코어 절연층의 일 면 상에 배치되는 제3 내부 회로 패턴층, 및 상기 상부 캐비티 내부에 배치되어 상기 제3 내부 회로 패턴층과 전기적으로 접속하는 제3 소자 칩을 포함한다. 상기 하부 회로 기판, 상기 중간 회로 기판, 및 상기 상부 회로 기판을 순차적으로 수직 방향으로 배치하되, 상기 하부 회로 기판, 상기 중간 회로 기판, 및 상기 상부 회로 기판 중 서로 이웃하는 회로 기판 사이에 층간 절연층을 각각 배치한다. 상기 하부 회로 기판, 상기 중간 회로 기판, 상기 상부 회로 기판, 및 상기 층간 절연층을 접합시켜, 중간 패키지 구조물을 형성한다. 상기 중간 패키지 구조물을 관통하는 관통 비아홀을 형성한다. 상기 관통 비아홀을 도금층으로 채워서 관통 비아를 형성한다. 상기 상부 회로 기판의 상기 상부 코어 절연층의 상면 상에 제3 상부 회로 패턴층, 및 상기 하부 회로 기판의 상기 하부 코어 절연층의 하면 상에 제1 하부 회로 패턴층을 형성한다. 상기 상부 캐비티 내부의 상기 제3 소자칩을 매립하는 몰드층을 형성한다.
본 발명의 일 실시 예에 따르면, 캐비티 내에 소자 칩이 각각 실장된 복수의 회로 기판을 접합하여 적층한 패키지가 제공된다. 이때, 상기 적층 패키지 내의 상기 복수의 회로 기판은 상기 적층 패키지를 관통하는 관통 비아를 통해 서로 전기적으로 연결될 수 있다. 상술한 구조를 통해, 고성능화 및 박형화가 가능한 적층 패키지를 구현할 수 있다.
도 1은 본 출원의 일 실시 예에 따르는 적층 패키지를 개략적으로 나타내는 단면도이다.
도 2 내지 도 14는 본 출원의 일 실시 예에 따르는 적층 패키지의 제조 방법을 개략적으로 나타내는 단면도이다.
도 15는 본 출원의 다른 실시 예에 따르는 적층 패키지의 제조 방법을 개략적으로 나타내는 단면도이다.
도 16은 본 출원의 또다른 실시 예에 따르는 적층 패키지의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 개시의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 개시는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다.
복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 경우에 따라 반대의 순서대로 수행되는 경우를 배제하지 않는다.
이하에서는, 회로 기판 내에 복수의 칩을 실장하면서, 동시에 박형화를 이룰 수 있는 적층 패키지 및 이의 제조 방법을 다양한 실시예를 이용하여 설명한다. 본 출원의 다양한 실시예에서 설명하는 상부 회로 패턴층, 하부 회로 패턴층, 및 내부 회로 패턴층들은 도금법에 의해 제조되는 전도층일 수 있다. 일 예로서, 상기 전도층들은 구리 도금층일 수 있다. 또한, 상부 코어 절연층, 중간 코어 절연층, 하부 코어 절연층, 및 층간 절연층은 폴리머와 같은 레진을 포함하거나, 상기 레진 내에 유리 섬유와 같은 강화재가 포함된 물질을 더 포함할 수 있다.
본 출원의 다양한 실시예에서 설명하는 소자 칩은 반도체 공정을 통해 제조된 칩으로서, 각종 능동 소자와 수동 소자를 내부에 포함할 수 있다. 소자 칩은 플립 칩 접속 방법과 같은 접속 방법으로 본 출원의 적층 패키지 내부의 회로 기판과 전기적으로 접속할 수 있다.
본 출원의 다양한 실시예에서 설명하는 하부 회로 기판, 중간 회로 기판 및 상부 회로 기판과 같은 회로 기판은, 회로 패턴층을 포함하는 기판 내부에 소정의 소자칩이 실장된 형태의 모듈을 의미할 수 있다.
도 1은 본 출원의 일 실시 예에 따르는 적층 패키지를 개략적으로 나타내는 단면도이다. 도 1을 참조하면, 적층 패키지(1)는 순차적으로 수직 적층되는 복수의 회로 기판(10, 20, 30) 및 복수의 회로 기판(10, 20, 30) 중 서로 이웃하는 회로 기판 사이에 각각 배치되는 층간 절연층(410, 420)을 포함한다. 도 1에서는, 설명의 편의상 3개의 회로 기판(10, 20, 30) 및 2개의 층간 절연층(410, 420)을 개시하고 있지만, 본 출원의 사상은 반드시 이에 한정되지 않고, 다른 실시예에서는 3개가 아닌 다양한 개수의 회로 기판 및 2개가 아닌 다양한 개수의 층간 절연층이 적용될 수 있다.
도 1에서는, 3개의 회로 기판(10, 20, 30) 중 최하부에 위치하는 회로 기판을 하부 회로 기판(10)으로 명명하고, 최상부에 위치하는 회로 기판을 상부 회로 기판(30)으로 명명하며, 하부 회로 기판(10)과 상부 회로 기판(30) 사이에 위치하는 회로 기판을 중간 회로 기판(20)으로 명명한다. 도 1은 중간 회로 기판(20)이 1개로 이루어지는 실시예를 개시하고 있다.
하부 회로 기판(10), 중간 회로 기판(20) 및 상부 회로 기판(30)은 각각 대응하는 캐비티(10a, 20a, 30a) 내에 실장된 제1 내지 제3 소자칩(1000, 2000, 3000)을 포함할 수 있다. 제1 내지 제3 소자칩(1000, 2000, 3000)은 각각 대응하는 하부 회로 기판(10), 중간 회로 기판(20) 및 상부 회로 기판(30)과 전기적으로 연결될 수 있다. 또한, 적층 패키지(1)는 적층 패키지(1)를 수직 방향으로 관통하는 관통 비아(510b)를 구비할 수 있다. 하부 회로 기판(10), 중간 회로 기판(20), 상부 회로 기판(30) 및 제1 및 제2 층간 절연층(410, 420)을 수직 방향으로 관통하는 관통 비아홀이 먼저 생성된 후에, 관통 비아(510b)는 상기 관통 비아홀을 채우도록 배치될 수 있다. 관통 비아(510b)를 통하여, 하부 회로 기판(10), 중간 회로 기판(20) 및 상부 회로 기판(30)의 회로 패턴층들이 서로 전기적으로 연결될 수 있다.
도 1을 참조하면, 하부 회로 기판(10)은 하부 캐비티(10a)를 구비하는 하부 코어 절연층(110)을 포함할 수 있다. 하부 코어 절연층(110)은 하층(110a) 및 상층(110b)을 포함할 수 있다. 하부 캐비티(10a)는 상층(110b) 중 일부분이 제거되어, 하층(110a)이 노출되도록 형성될 수 있다.
하층(110a)의 일 면(즉, 상면) 상에는 제1 내부 회로 패턴층(120a, 120b)이 배치될 수 있다. 제1 내부 회로 패턴층(120a, 120b)의 일부분은 상층(110b)에 의해 덮이도록 배치될 수 있으며, 다른 일부분은 하부 캐비티(10a)에 의해 노출된 후에 제1 층간 절연층(410)에 의해 덮이도록 배치될 수 있다. 제1 내부 회로 패턴층(120a, 120b)은 칩 접속 패드(120a) 및 제1 재배선(120b)을 포함할 수 있다. 도시되지는 않았지만, 칩 접속 패드(120a)와 제1 재배선(120b)은 서로 전기적으로 연결될 수 있다.
칩 접속 패드(120a)는 제1 소자칩(1000)의 제1 칩 패드(1010)에 전기적으로 접속할 수 있다. 구체적으로, 칩 접속 패드(120a)와 제1 칩 패드(1010)는 솔더 물질(140)에 의해 서로 물리적으로 접합할 수 있다. 제1 재배선(120b)은 하부 캐비티(10a) 내부의 하층(110a)의 일 면 상에서, 제1 소자 칩(1000)과 수직 방향으로 중첩되는 영역의 내부로부터 외부로 연장되도록 배치될 수 있다. 일 예로서, 제1 재배선(120b)은 제1 소자 칩(1000)과 수직 방향으로 중첩되는 영역 내에 배치되는 칩 접속 패드(120a)로부터, 제1 소자 칩(1000)과 수직 방향으로 중첩되는 영역 외부로 연장되도록 라인 패턴으로 배치될 수 있다.
하층(110a)의 타 면(즉, 하면) 상에는 제1 하부 회로 패턴층(510c1, 510c2)이 배치될 수 있다. 또한, 하층(110a)의 내부에는 제1 재배선(120b)과 제1 하부 회로 패턴층(510c1, 510c)을 연결하는 제1 블라인드 비아(135b)가 배치될 수 있다. 이 때, 제1 하부 회로 패턴층(510c1, 510c2) 중 일부분은 제1 블라인드 비아(135b)와 관통 비아(510b)를 연결하는 제2 재배선(510c2)일 수 있다.
또한, 하층(110a)의 상기 타 면 상에는 제1 하부 회로 패턴층(510c1, 510c2)를 선택적으로 덮는 하부 솔더 레지스트 패턴층(610b)이 배치될 수 있다. 하부 솔더 레지스트 패턴층(610b)에 의해 노출되는 제1 하부 회로 패턴층(510c, 510c2)는 다른 패키지, 다른 인쇄회로기판 등과 같은 외부 시스템과의 전기적 접속을 위한 접속 패드로 기능할 수 있다. 하부 솔더 레지스트 패턴층(610b)에 의해 노출되는 제1 하부 회로 패턴층(510c, 510c2) 상에는 솔더 볼과 같은 접속 구조물(800)이 배치될 수 있다.
일 실시 예에 있어서, 제1 재배선(120b), 제1 블라인드 비아(135b) 및 제2 재배선(510c2)은 제1 소자 칩(1000)의 제1 칩 패드(1010)로부터 접속 구조물(800)로 전기적 연결을 형성할 수 있다. 즉, 제1 재배선(120b), 제1 블라인드 비아(135b) 및 제2 재배선(510c2)에 의해, 제1 소자 칩(1000)이 실장된 하부 회로 기판(10)을 포함하는 팬아웃(Fan Out) 패키지가 형성될 수 있다.
한편, 하층(110a) 상에 상층(110b)이 배치될 수 있다. 상층(110b)은 하부 캐비티(10a)가 배치되는 영역을 제외한 영역에 배치될 수 있다. 상층(110b)은 제1 내부 회로 패턴층(120a, 120b)의 일부분을 덮도록 배치될 수 있다.
상층(110b)의 상면 상에는 제1 상부 회로 패턴층(135a)이 배치될 수 있다. 제1 상부 회로 패턴층(135a) 중 일부분은 관통 비아(510b)와 접하도록 배치될 수 있다. 즉, 제1 상부 회로 패턴층(135a) 중 일부분은 관통 비아(510b)와 직접 연결될 수 있다.
도 1을 다시 참조하면, 제1 층간 절연층(410)이 하층(110a), 상층(110b) 및 제1 소자 칩(1000)을 덮도록 배치될 수 있다. 제1 층간 절연층(410) 상에는 중간 회로 기판(20)이 배치될 수 있다.
중간 회로 기판(20)은 중간 캐비티(20a)를 구비하는 중간 코어 절연층(210)을 포함할 수 있다. 중간 코어 절연층(210)은 하층(210a) 및 상층(210b)을 포함할 수 있다. 중간 캐비티(20a)는 상층(210b) 중 일부분이 제거되어, 하층(210a)이 노출되도록 형성될 수 있다.
하층(210a)의 일 면(즉, 상면) 상에는 제2 내부 회로 패턴층(220a, 220b)이 배치될 수 있다. 제2 내부 회로 패턴층(220a, 220b)은 칩 접속 패드(220a) 및 제1 재배선(220b)을 포함할 수 있다. 도시되지는 않았지만, 칩 접속 패드(220a)와 제1 재배선(220b)은 서로 전기적으로 연결될 수 있다.
칩 접속 패드(220a)는 제2 소자칩(2000)의 제2 칩 패드(2010)에 전기적으로 접속할 수 있다. 구체적으로, 칩 접속 패드(220a)와 제2 칩 패드(2010)는 솔더 물질(240)에 의해 서로 접합할 수 있다. 제1 재배선(220b)은 하부 캐비티(20a) 내부의 하층(210a)의 일 면 상에서, 제2 소자 칩(2000)과 수직 방향으로 중첩되는 영역의 내부로부터 외부로 연장되도록 배치될 수 있다. 일 예로서, 제1 재배선(220b)은 제2 소자 칩(2000)과 수직 방향으로 중첩되는 영역 내에 배치되는 칩 접속 패드(220a)로부터, 제2 소자 칩(2000)과 수직 방향으로 중첩되는 영역 외부로 연장되도록 배치될 수 있다.
하층(210a)의 타 면(즉, 하면) 상에는 제2 하부 회로 패턴층(235c1, 235c2)이 배치될 수 있다. 또한, 하층(210a)의 내부에는 제1 재배선(220b)과 제2 하부 회로 패턴층(235c1, 235c2)을 연결하는 제2 블라인드 비아(235b)가 배치될 수 있다. 이 때, 제2 하부 회로 패턴층(235c1, 235c2) 중 일부분은 제2 블라인드 비아(235b)와 관통 비아(510b)를 연결하는 제2 재배선(235c2)일 수 있다.
일 실시 예에 있어서, 제1 재배선(220b), 제2 블라인드 비아(235b) 및 제2 재배선(235c2)은 제2 소자 칩(2000)의 제1 칩 패드(2010)로부터 관통 비아(510b)로 전기적 연결을 형성할 수 있다. 관통 비아(510b)는 접속 구조물(800)과 전기적으로 연결될 수 있다. 즉, 제1 재배선(220b), 제2 블라인드 비아(235b) 및 제2 재배선(235c2)에 의해, 제2 소자 칩(2000)이 실장된 중간 회로 기판(20)을 포함하는 팬아웃(Fan Out) 패키지가 형성될 수 있다.
한편, 하층(210a) 상에 상층(210b)이 배치될 수 있다. 상층(210b)은 중간 캐비티(20a)가 형성되는 영역을 제외한 영역에 배치될 수 있다. 상층(210b)은 제2 내부 회로 패턴층(220a, 220b)의 일부분을 덮도록 배치될 수 있다.
상층(210b)의 상면 상에는 제2 상부 회로 패턴층(235a)이 배치될 수 있다. 제2 상부 회로 패턴층(235a) 중 일부분은 관통 비아(510b)와 접하도록 배치될 수 있다. 즉, 제2 상부 회로 패턴층(235a) 중 일부분은 관통 비아(510b)와 직접 연결될 수 있다.
도 1을 다시 참조하면, 제2 층간 절연층(420)이 하층(210a), 상층(210b) 및 제2 소자 칩(2000)을 덮도록 배치될 수 있다. 제2 층간 절연층(420) 상에는 상부 회로 기판(30)이 배치될 수 있다.
상부 회로 기판(30)은 상부 캐비티(30a)를 구비하는 상부 코어 절연층(310)을 포함할 수 있다. 상부 코어 절연층(310)은 하층(310a) 및 상층(310b)을 포함할 수 있다. 상부 캐비티(30a)는 상층(310b) 중 일부분이 제거되어, 하층(310a)이 노출되도록 형성될 수 있다.
하층(310a)의 일 면(즉, 상면) 상에는 제3 내부 회로 패턴층(320a, 320b)이 배치될 수 있다. 제3 내부 회로 패턴층(320a, 320b)은 칩 접속 패드(320a) 및 제1 재배선(320b)을 포함할 수 있다. 도시되지는 않았지만, 칩 접속 패드(320a)와 제1 재배선(320b)은 서로 전기적으로 연결될 수 있다.
칩 접속 패드(320a)는 제3 소자칩(3000)의 제3 칩 패드(3010)에 전기적으로 접속할 수 있다. 구체적으로, 칩 접속 패드(320a)와 제3 칩 패드(3010)는 솔더 물질(340)에 의해 서로 접합할 수 있다. 제1 재배선(320b)은 하부 캐비티(30a) 내부의 하층(310a)의 일 면 상에서, 제3 소자 칩(3000)과 수직 방향으로 중첩되는 영역의 내부로부터 외부로 연장되도록 배치될 수 있다. 일 예로서, 제1 재배선(320b)은 제3 소자 칩(3000)과 수직 방향으로 중첩되는 영역 내에 배치되는 칩 접속 패드(320a)로부터, 제3 소자 칩(3000)과 수직 방향으로 중첩되는 영역 외부로 연장되도록 배치될 수 있다.
하층(310a)의 타 면(즉, 하면) 상에는 제3 하부 회로 패턴층(335c1, 335c2)이 배치될 수 있다. 또한, 하층(310a)의 내부에는 제1 재배선(320b)과 제3 하부 회로 패턴층(335c1, 335c2)을 연결하는 제2 블라인드 비아(335b)가 배치될 수 있다. 이 때, 제3 하부 회로 패턴층(335c1, 335c2) 중 일부분은 제3 블라인드 비아(335b)와 관통 비아(510b)를 연결하는 제2 재배선(335c2)일 수 있다.
일 실시 예에 있어서, 제1 재배선(320b), 제2 블라인드 비아(335b) 및 제2 재배선(335c2)은 제3 소자 칩(3000)의 제1 칩 패드(3010)로부터 관통 비아(510b)로 전기적 연결을 형성할 수 있다. 관통 비아(510b)는 접속 구조물(800)과 전기적으로 연결될 수 있다. 즉, 제1 재배선(320b), 제2 블라인드 비아(335b) 및 제2 재배선(335c2)에 의해, 제3 소자 칩(3000)이 실장된 상부 회로 기판(30)을 포함하는 팬아웃(Fan Out) 패키지가 형성될 수 있다.
한편, 하층(310a) 상에 상층(310b)이 배치될 수 있다. 상층(310b)은 상부 캐비티(30a)가 형성되는 영역을 제외한 영역에 배치될 수 있다. 상층(310b)은 제3 내부 회로 패턴층(320a, 320b)의 일부분을 덮도록 배치될 수 있다.
상층(310b)의 상면 상에는 제3 상부 회로 패턴층(510a)이 배치될 수 있다. 제3 상부 회로 패턴층(510a) 중 일부분은 관통 비아(510b)와 접하도록 배치될 수 있다. 즉, 제3 상부 회로 패턴층(510a) 중 일부분은 관통 비아(510b)와 직접 연결될 수 있다.
한편, 상층(310b)의 상면 상에는 제3 상부 회로 패턴층(510a)을 선택적으로 덮는 상부 솔더 레지스트 패턴층(610a)이 배치될 수 있다. 또한, 상부 캐비티(30a) 내부에 배치되는 제3 소자 칩(3000)을 매립시키는 몰드층(710)이 배치될 수 있다. 또한, 몰드층(710)은 상부 캐비티(30a) 외부의 상부 솔더 레지스트 패턴층(610a) 및 상부 솔더 레지스트 패턴층(610a)에 의해 노출되는 제3 상부 회로 패턴층(510a)을 덮도록 배치될 수 있다.
상술한 바와 같이, 본 출원의 일 실시 예에 따르면, 복수의 회로 기판의 캐비티 내부에 소자 칩이 각각 실장된 적층 패키지가 제공된다. 복수의 회로 기판 사이에 각각 배치되는 층간 절연층이 상기 소자 칩을 매립하고, 최상층의 회로 기판 상의 몰드층이 최상층에 실장되는 소자칩을 매립함으로써, 본 출원의 일 실시 예에 따르는 적층 패키지는 상기 소자 칩이 임베디드된 적층 패키지 일 수 있다. 상기 복수의 회로 기판 각각은 상기 소자 칩이 실장된 면에 배치되는 칩 접속 패드로부터, 제1 재배선, 블라인드 비아 및 제2 재배선을 포함하는 배선을 구비할 수 있다. 이로서, 상기 소자 칩과 접속하는 회로 기판의 일 면으로부터, 상기 일 면의 반대쪽 면으로 전기적 신호를 연결하고, 복수의 회로 기판을 관통하는 관통 비아를 통해, 상기 전기적 신호를 접속 구조물로 연결하는 팬 아웃 패키지를 구현할 수 있다. 또한, 복수의 회로 기판 내에 각각 실장된 소자 칩은 상기 제1 재배선, 상기 블라인드 비아, 제2 재배선, 및 상기 관통 비아를 통해 서로 전기적으로 연결될 수 있다.
또한, 본 출원의 일 실시 예에 따르면, 소자 칩을 캐비티 내에 실장시킨 회로 기판을 서로 적층하는 방법을 통해 전체 패키지의 두께를 감소시킬 수 있다. 동시에, 상기 소자 칩으로부터 연장되는 복수의 재배선, 블라인드 비아 및 관통 비아를 상기 회로 기판 내에 형성하여 복수의 소자 칩 사이를 전기적으로 연결함으로써, 패키지의 고성능화를 이룰 수 있다.
도 2 내지 도 14는 본 출원의 일 실시 예에 따르는 적층 패키지의 제조 방법을 개략적으로 나타내는 단면도이다. 구체적으로, 도 2 내지 도 5는 본 출원의 일 실시 예에 따르는 하부 회로 기판의 제조 방법을 개략적으로 나타내는 단면도이다. 도 6 내지 도 8은 본 출원의 일 실시 예에 따르는 중간 회로 기판의 제조 방법을 개략적으로 나타내는 단면도이다. 도 9는 본 출원의 일 실시 예에 따르는 상부 회로 기판의 제조 방법을 개략적으로 나타내는 단면도이다. 도 10 내지 도 14는 본 출원의 일 실시 예에 따르는 하부 회로 기판, 중간 회로 기판 및 상부 회로 기판을 이용하여 적층 패키지를 제조하는 방법을 개략적으로 나타내는 단면도이다.
먼저, 도 2 내지 도 5를 참조하여, 하부 회로 기판(10)을 제조하는 방법을 설명한다. 도 2를 참조하면, 하층(110a) 상에 상층(110b)이 적층된 하부 코어 절연층(110)이 제공된다. 하층(110a) 상에는 제1 내부 회로 패턴층(120a, 120b)가 배치될 수 있다. 제1 내부 회로 패턴층(120a, 120b)은 제1 소자 칩(1000)과의 전기적 접속을 위한 칩 접속 패드(120a)와 칩 접속 패드(120a)와 전기적으로 연결되는 제1 재배선(120b)을 포함할 수 있다. 상층(110b)은 하층(110a) 상에서 제1 내부 회로 패턴층(120a, 120b)을 덮도록 형성될 수 있다.
상층(110b)의 상면 상에는 제1 상부 구리층(130a)이 형성될 수 있다. 하층(110a)의 하면 상에는 제1 하부 구리층(120b)이 형성될 수 있다. 일 실시 예에서, 제1 상부 구리층(130a) 및 제1 하부 구리층(130b)은 후속하는 도금 공정에서의 시드층으로 기능할 수 있다.
도 3을 참조하면, 제1 상부 구리층(130a)을 이용하는 도금법을 수행하여, 상층(110b)의 상면 상에 제1 상부 회로 패턴층(135a)를 형성한다. 또한, 제1 하부 구리층(130b) 및 하층(110a)을 선택적으로 가공하여 블라인드 비아홀을 형성한다. 이어서, 도금법에 의해 상기 블라인드 비아홀을 채워서 제1 블라인드 비아(135b)를 형성하고, 하층(110a) 상에 제1 하부 도금층(135c)을 형성한다. 일 실시 예에서, 제1 하부 도금층(135c)은 패턴화가 이루어지지 않은 박막일 수 있다.
도 4를 참조하면, 하층(110a) 상에서 상층(110b)을 선택적으로 제거하여, 하부 캐비티(10a)를 형성한다. 하부 캐비티(10a)는 하층(110a) 상에서 제1 내부 회로층(120a, 120b)의 일부분을 노출시킬 수 있다.
도 5를 참조하면, 제1 소자 칩(1000)을 준비하고, 제1 소자 칩(1000)을 하부 캐비티(10a) 내부에 실장한다. 제1 소자 칩(1000)은 칩 접속 패드(120a)에 대응하는 제1 칩 패드(1010)를 구비할 수 있다. 제1 칩 패드(1010)는 칩 접속 패드(120a)와 솔더 물질(140)에 의해 접합할 수 있다.
상술한 바와 같이, 도 2 내지 도 5와 관련된 공정을 수행하여 하부 회로 기판(10)을 제조할 수 있다. 이하에서는, 도 6 내지 도 8과 관련하여 중간 회로 기판(10)을 제조하는 방법을 설명한다.
도 6을 참조하면, 중간 코어 절연층(210)이 제공된다. 중간 코어 절연층(210)은 하층(210a)과 상층(210b)을 포함할 수 있다. 하층(210a) 상에는 제2 내부 회로 패턴층(220a, 220b)가 형성될 수 있다. 제2 내부 회로 패턴층(220a, 220b)은 제2 소자 칩(2000)과의 전기적 접속을 위한 칩 접속 패드(220a)와 칩 접속 패드(220a)와 전기적으로 연결되는 제1 재배선(220b)을 포함할 수 있다. 상층(210b)은 하층(210a) 상에서 제2 내부 회로 패턴층(220a, 220b)을 덮도록 형성될 수 있다.
상층(210b)의 상면 상에는 제1 상부 회로 패턴층(135a)이 형성될 수 있다. 하층(210a)의 하면 상에는 제2 하부 회로 패턴층(235c1, 235c2)이 형성될 수 있다. 하층(210a)의 내부에는 제1 재배선(220b)과 제2 하부 회로 패턴층(235c1, 235c2)의 일부분을 연결시키는 제2 블라인드 비아(235b)가 형성될 수 있다. 제2 블라인드 비아(235b)와 연결되는 제2 하부 회로 패턴층(235c2)은 하층(210a)의 하면 상에서 일 방향으로 연장되는 제2 재배선(235c2)을 구성할 수 있다.
도 6의 구조물의 형성 방법은, 도 2 및 도 3과 관련되어 상술한 공정을 적용하되, 하층(210a)의 하면 상에 도금법에 의한 제2 하부 회로 패턴층(235c1, 235c2)을 형성하는 공정을 추가적으로 수행함으로써, 형성할 수 있다.
도 7을 참조하면, 상층(210b)을 선택적으로 가공하여, 하층(210a) 상에서 제2 내부 회로 패턴층(220a, 220b)의 일부분을 노출시키는 중간 캐비티(20a)를 형성한다.
도 8을 참조하면, 제2 소자 칩(2000)을 준비하고, 제2 소자 칩(2000)을 중간 캐비티(20a) 내부에 실장한다. 제2 소자 칩(2000)은 칩 접속 패드(220a)에 대응하는 제2 칩 패드(2010)를 구비할 수 있다. 제2 칩 패드(2010)는 칩 접속 패드(220a)와 솔더 물질(240)에 의해 접합할 수 있다.
상술한 공정을 수행하여 중간 회로 기판(20)을 제조할 수 있다. 이하에서는 상부 회로 기판(30)의 제조 방법을 설명한다.
도 9를 참조하면, 상부 코어 절연층(310)이 제공된다. 상부 코어 절연층(310)은 하층(310a)과 상층(310b)을 포함할 수 있다. 하층(310a) 상에는 제3 내부 회로 패턴층(320a, 320b)가 형성될 수 있다. 제3 내부 회로 패턴층(320a, 320b)은 제3 소자 칩(3000)과의 전기적 접속을 위한 칩 접속 패드(320a)와 칩 접속 패드(320a)와 전기적으로 연결되는 제1 재배선(320b)을 포함할 수 있다. 상층(310b)은 하층(310a) 상에서 제3 내부 회로 패턴층(320a, 320b)을 덮도록 형성될 수 있다.
상층(310b)의 상면 상에는 상부 구리층(335a)이 형성될 수 있다. 상부 구리층(335a)은 패턴화가 이루어지지 않는 박막일 수 있다. 하층(310a)의 하면 상에는 제3 하부 회로 패턴층(335c1, 335c2)이 형성될 수 있다. 하층(310a)의 내부에는, 제1 재배선(320b)과 제3 하부 회로 패턴층(335c1, 335c2)의 일부분을 연결시키는 제3 블라인드 비아(335b)가 형성될 수 있다. 제3 블라인드 비아(335b)와 연결되는 제3 하부 회로 패턴층(335c2)은 하층(310a)의 하면 상에서 일 방향으로 연장되는 제2 재배선(335c2)을 구성할 수 있다.
도 9의 구조물의 형성 방법은 도 2와 관련되어 상술한 공정을 적용하되, 하층(310a)의 하면 상에 도금법에 의한 제3 하부 회로 패턴층(335c1, 335c2)을 형성하는 공정을 추가적으로 수행함으로써, 형성할 수 있다. 상술한 공정을 수행하여 상부 회로 기판(30)을 제조할 수 있다.
이하에서는, 도 10 내지 도 14과 관련하여 본 출원의 일 실시 예에 따르는 적층 패키지를 제조하는 방법을 설명한다.
도 10을 참조하면, 하부 회로 기판(10), 중간 회로 기판(20), 및 상부 회로 기판(30)을 순차적으로 수직 방향으로 배치한다. 이 때, 하부 회로 기판(10)과 중간 회로 기판(20) 사이에 제1 층간 절연층(410)을 배치하고, 중간 회로 기판(20)과 상부 회로 기판(30) 사이에 제2 층간 절연층(420)을 배치한다. 하부 회로 기판(10)은 도 2 내지 도 5와 관련하여 상술한 제조 방법에 의해 제조될 수 있다. 중간 회로 기판(20)은 도 6 내지 도 8과 관련하여 상술한 제조 방법에 의해 제조될 수 있다. 상부 회로 기판(30)은 도 9와 관련하여 상술한 제조 방법에 의해 제조될 수 있다.
도 11을 참조하면, 하부 회로 기판(10), 중간 회로 기판(20), 상부 회로 기판(30), 및 제1 및 제2 층간 절연층(410, 420)을 접합시켜, 중간 패키지 구조물(40)을 형성한다. 상기 접합을 위해, 하부 회로 기판(10), 중간 회로 기판(20), 상부 회로 기판(30), 및 제1 및 제2 층간 절연층(410, 420)에 열, 압력, 또는 열과 압력을 인가하는 과정을 진행될 수 있다. 이 때, 제1 소자 칩(1000) 및 제2 소자 칩(2000)이 중간 패키지 내에 임베디드될 수 있다.
도 12를 참조하면, 중간 패키지 구조물(40)을 관통하는 관통 비아홀(40a)를 형성한다. 도시된 것과 같이, 관통 비아홀(40a)은 상부 구리층(335a), 상부 코어 절연층(310), 제3 하부 회로 패턴층(335c1, 335c2), 제2 층간 절연층(420), 제2 상부 회로 패턴층(235a), 중간 코어 절연층(210), 제2 하부 회로 패턴층(235c1, 235c2), 제1 층간 절연층(410), 제1 상부 회로 패턴층(135a), 하부 코어 절연층(110) 및 하부 구리층(135c)을 선택적으로 가공함으로써, 형성될 수 있다. 상기 가공 방법은 레이저 가공, 기계적 가공, 또는 이들의 둘 이상의 조합을 적용할 수 있다.
도 13을 참조하면, 도금법을 수행하여, 관통 비아홀(40a)을 채우는 관통 비아(510b)를 형성한다. 또한, 상부 구리층(335a)을 이용하여, 관통 비아홀(40a) 외부의 상부 코어 절연층(310) 상에 제3 상부 회로 패턴층(510a)을 형성할 수 있다. 제3 상부 회로 패턴층(510a)는 관통 비아(510b)와 전기적으로 연결될 수 있다. 또한, 하부 구리층(135c)을 이용하여, 관통 비아홀(40a) 외부의 하부 코어 절연층(110) 상에 제1 하부 회로 패턴층(510c1, 510c2)을 형성한다. 제1 하부 회로 패턴층(510c1, 510c2) 중 일부분(510c2)은 관통 비아(510b)와 전기적으로 연결될 수 있다. 제1 하부 회로 패턴층(510c1, 510c) 중 일부분(510c2)은 하부 코어 절연층(110) 내부의 제1 블라인드 비아(135b)와 관통 비아(510b)를 연결하는 제2 재배선으로 기능할 수 있다.
한편, 상부 코어 절연층(310)의 상층(310b) 상에서 제3 상부 회로 패턴층(510a)을 선택적으로 덮는 상부 솔더 레지스트 패턴층(610a)을 형성한다. 또한, 하부 코어 절연층(110)의 하층(110a) 상에서 제1 하부 회로 패턴층(510c1, 510c2)를 선택적으로 덮는 하부 솔더 레지스트 패턴층(610b)를 형성한다.
도 13을 다시 참조하면, 상부 회로 기판(30)의 상부 코어 절연층(310)을 패터닝하여 상부 캐비티(30a)를 형성한다. 구체적으로, 상부 캐비티(30a)는 상부 코어 절연층(310) 중 상층(310b)을 패터닝함으로써 형성되며, 하층(310a) 상의 제3 내부 회로 패턴층(320a, 320b)을 선택적으로 노출시킬 수 있다.
도 14를 참조하면, 제3 소자칩(3000)을 상부 캐비티(30a) 내부에 실장한다. 상기 실장 방법은, 먼저, 제3 칩 패드(3010)을 구비하는 제3 소자칩(3000)을 준비한다. 이어서, 제3 소자칩(3000)의 제3 칩 패드(3010)를 솔더 물질(340)을 이용하여 제3 내부 회로 패턴층(320a, 320b)의 칩 접속 패드(320a)와 접속하는 공정을 진행될 수 있다.
이어서, 상부 캐비티(30a) 내부의 제3 소자칩(3000)을 매립하는 몰드층(710)을 형성한다. 몰드층(710)은 상부 캐비티(30a)를 매립함과 동시에 상부 캐비티(30a) 외부의 제3 상부 회로 패턴층(510a) 및 상부 솔더 레지스트 패턴층(610a)을 덮도록 형성될 수 있다. 또한, 하부 솔더 레지스트 패턴층(610b)에 의해 노출되는 제1 하부 회로 패턴층(510c1, 510c2) 상에는 접속 구조물(800)이 형성될 수 있다.
상술한 공정을 이용하여, 본 출원의 일 실시 예에 따르는 적층 패키지를 제조할 수 있다. 본 출원의 일 실시 예에 따르면, 제1 내지 제3 소자칩(1000, 2000, 3000)이 내부에 임베디드된 적층 패키지를 제조할 수 있다.
도 15는 본 출원의 다른 실시 예에 따르는 적층 패키지의 제조 방법을 개략적으로 나타내는 단면도이다. 도 15를 참조하면, 하부 회로 기판(10), 중간 회로 기판(20) 및 상부 회로 기판(31)을 준비하고, 하부 회로 기판(10), 중간 회로 기판(20) 및 상부 회로 기판(31)을 순차적으로 수직 방향으로 배치한다.
이때, 상부 회로 기판(31)은 도 9와 관련하여 상술한 제조 방법에 의해 제조된 상부 회로 기판(30)과 그 구성이 차별된다. 도 15의 상부 회로 기판(31)은 상부 회로 기판(30)과 대비하여, 상부 구리층(335a)이 패터닝되어 제3 상부 회로 패턴층(335a1)이 미리 형성되며, 상층(310b)이 패터닝되어 상부 캐비티(30a)가 미리 형성될 수 있다.
이후의 공정은 도 10 내지 도 13과 관련하여 상술한 공정이 진행되며, 다만, 도 13에서 설명한 제3 상부 회로 패턴층(510a) 및 상부 캐비티(30a)의 형성 공정은 생략될 수 있다. 이후에 도 14와 관련된 공정이 진행됨으로써, 본 출원의 실시 예에 따르는 적층 패키지를 제조할 수 있다.
도 16은 본 출원의 또다른 실시 예에 따르는 적층 패키지의 제조 방법을 개략적으로 나타내는 단면도이다. 도 16을 참조하면, 하부 회로 기판(10), 중간 회로 기판(20) 및 상부 회로 기판(32)을 준비하고, 하부 회로 기판(10), 중간 회로 기판(20) 및 상부 회로 기판(32)을 순차적으로 수직 방향으로 배치한다.
이때, 상부 회로 기판(32)은 도 9 및 도 10과 관련하여 상술한 제조 방법에서의 상부 회로 기판(30)과 그 구성이 차별된다. 도 16의 상부 회로 기판(31)은 상부 회로 기판(30)과 대비하여, 상부 구리층(335a)이 패터닝되어 제3 상부 회로 패턴층(335a1)이 미리 형성되며, 상층(310b)이 패터닝되어 상부 캐비티(30a)가 미리 형성될 수 있다. 또한, 상부 캐비티(30a) 내부에 제3 소자 칩(3000)이 미리 실장될 수 있다.
이후의 공정은 도 11 및 도 14과 관련하여 상술한 공정이 진행되며, 다만, 도 13에서 설명한 제3 상부 회로 패턴층(510a) 및 상부 캐비티(30a)의 형성 공정은 생략될 수 있다. 또한, 도 14에서 설명한 제3 소자칩(3000)의 실장 공정이 생략될 수 있다. 상술한 공정을 통해 본 출원의 실시 예에 따르는 적층 패키지를 제조할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1: 적층 패키지, 10: 하부 회로 기판, 20: 중간 회로 기판, 30: 상부 회로 기판,
10a: 하부 캐비티, 20a: 중간 캐비티, 30a: 상부 캐비티, 40a: 관통 비아홀,
110: 하부 코어 절연층, 110a: 제1 코어 절연층, 110b: 제2 코어 절연층,
120a 120b: 제1 내부 회로 패턴층, 120a: 칩 접속 패드, 120b: 제1 재배선,
130a: 제1 상부 구리층, 130b: 제1 하부 구리층,
135a: 제1 상부 회로 패턴층, 135b: 제1 블라인드 비아, 135c: 하부 구리층,
1000: 제1 소자칩, 1010: 제1 칩 패드, 140: 솔더 물질,
210: 중간 코어 절연층, 210a: 제1 코어 절연층, 210b: 제2 코어 절연층,
220a 220b: 제2 내부 회로 패턴층, 220a: 칩 접속 패드, 220b: 제1 재배선,
235a: 제2 상부 회로 패턴층, 235b: 제2 블라인드 비아, 235c1 235c2: 제2 하부 회로 패턴층, 235c2: 제2 재배선,
2000: 제2 소자칩, 2010: 제2 칩 패드, 240: 솔더 물질,
310: 상부 코어 절연층, 310a: 제1 코어 절연층, 310b: 제2 코어 절연층,
320a 320b: 제3 내부 회로 패턴층, 320a: 칩 접속 패드, 320b: 제1 재배선,
335a: 상부 구리층, 335b: 제3 블라인드 비아, 335c1 335c2: 제3 하부 회로 패턴층, 335c2: 제2 재배선,
3000: 제2 소자칩, 3010: 제3 칩 패드, 340: 솔더 물질,
410: 제1 층간 절연층, 420: 제2 층간 절연층,
510a: 제3 상부 회로 패턴층, 510b: 관통 비아, 510c1 510c2: 제1 하부 회로 패턴층, 510c2: 제2 재배선,
610a: 상부 솔더 레지스트 패턴층, 610b: 하부 솔더 레지스트 패턴층,
710: 몰드층, 800: 접속 구조물.

Claims (16)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. (a) 하부 회로 기판을 준비하되, 상기 하부 회로 기판은, 하부 캐비티를 포함하는 하부 코어 절연층, 상기 하부 캐비티 외부의 상기 하부 코어 절연층의 상면 상에 배치되는 제1 상부 회로 패턴층, 상기 코어 절연층의 하면 상에 배치되는 하부 구리층, 상기 하부 캐비티 내부의 상기 하부 코어 절연층의 일 면 상에 배치되는 제1 내부 회로 패턴층, 및 상기 하부 캐비티 내부에 배치되어 상기 제1 내부 회로 패턴층과 전기적으로 접속하는 제1 소자 칩을 포함하는 단계;
    (b) 중간 회로 기판을 준비하되, 상기 중간 회로 기판은, 중간 캐비티를 포함하는 중간 코어 절연층, 상기 중간 캐비티 외부의 상기 중간 코어 절연층의 상면 상에 배치되는 제2 상부 회로 패턴층, 상기 중간 코어 절연층의 하면 상에 배치되는 제2 하부 회로 패턴층, 상기 중간 캐비티 내부의 상기 중간 코어 절연층의 일 면 상에 배치되는 제2 내부 회로 패턴층, 및 상기 중간 캐비티 내부에 배치되어 상기 제2 내부 회로 패턴층과 전기적으로 접속하는 제2 소자 칩을 포함하는 단계;
    (c) 상부 회로 기판을 준비하되, 상기 상부 회로 기판은, 상부 코어 절연층, 상기 상부 코어 절연층의 상면 상에 배치되는 상부 구리층, 상기 상부 코어 절연층의 내부에 배치되는 제3 내부 회로 패턴층, 및 상기 상부 코어 절연층의 하면 상에 배치되는 제3 하부 회로 패턴층을 포함하는 단계;
    (d) 상기 하부 회로 기판, 상기 중간 회로 기판, 및 상기 상부 회로 기판을 순차적으로 수직 방향으로 배치하되, 상기 하부 회로 기판, 상기 중간 회로 기판, 및 상기 상부 회로 기판 중 서로 이웃하는 회로 기판 사이에 층간 절연층을 각각 배치하는 단계;
    (e) 상기 하부 회로 기판, 상기 중간 회로 기판, 상기 상부 회로 기판, 및 상기 층간 절연층을 접합시켜, 중간 패키지 구조물을 형성하는 단계;
    (f) 상기 중간 패키지 구조물을 관통하는 관통 비아홀을 형성하는 단계;
    (g) 상기 관통 비아홀을 도금층으로 채워서 관통 비아를 형성하는 단계;
    (h) 상기 상부 회로 기판의 상기 상부 코어 절연층의 상면 상에 제3 상부 회로 패턴층, 및 상기 하부 회로 기판의 상기 하부 코어 절연층의 하면 상에 제1 하부 회로 패턴층을 형성하는 단계;
    (i) 상기 상부 회로 기판의 상기 상부 코어 절연층을 패터닝하여, 상기 제3 내부 회로층을 선택적으로 노출시키는 상부 캐비티를 형성하는 단계;
    (j) 상기 상부 캐비티 내부에 제3 소자칩을 실장하는 단계; 및
    (k) 상기 상부 캐비티 내부의 상기 제3 소자칩을 매립하는 몰드층을 형성하는 단계를 포함하는
    적층 패키지의 제조 방법.
  11. (a) 하부 회로 기판을 준비하되, 상기 하부 회로 기판은, 하부 캐비티를 포함하는 하부 코어 절연층, 상기 하부 캐비티 외부의 상기 하부 코어 절연층의 상면 상에 배치되는 제1 상부 회로 패턴층, 상기 코어 절연층의 하면 상에 배치되는 하부 구리층, 상기 하부 캐비티 내부의 상기 하부 코어 절연층의 일 면 상에 배치되는 제1 내부 회로 패턴층, 및 상기 하부 캐비티 내부에 배치되어 상기 제1 내부 회로 패턴층과 전기적으로 접속하는 제1 소자 칩을 포함하는 단계;
    (b) 중간 회로 기판을 준비하되, 상기 중간 회로 기판은, 중간 캐비티를 포함하는 중간 코어 절연층, 상기 중간 캐비티 외부의 상기 중간 코어 절연층의 상면 상에 배치되는 제2 상부 회로 패턴층, 상기 중간 코어 절연층의 하면 상에 배치되는 제2 하부 회로 패턴층, 상기 중간 캐비티 내부의 상기 중간 코어 절연층의 일 면 상에 배치되는 제2 내부 회로 패턴층, 및 상기 중간 캐비티 내부에 배치되어 상기 제2 내부 회로 패턴층과 전기적으로 접속하는 제2 소자 칩을 포함하는 단계;
    (c) 상부 회로 기판을 준비하되, 상기 상부 회로 기판은, 상부 캐비티를 포함하는 상부 코어 절연층, 상기 상부 캐비티 외부의 상기 상부 코어 절연층의 상면 상에 배치되는 제3 상부 회로 패턴층, 상기 상부 코어 절연층의 하면 상에 배치되는 제3 하부 회로 패턴층, 상기 상부 캐비티 내부의 상기 상부 코어 절연층의 일 면 상에 배치되는 제3 내부 회로 패턴층을 포함하는 단계;
    (d) 상기 하부 회로 기판, 상기 중간 회로 기판, 및 상기 상부 회로 기판을 순차적으로 수직 방향으로 배치하되, 상기 하부 회로 기판, 상기 중간 회로 기판, 및 상기 상부 회로 기판 중 서로 이웃하는 회로 기판 사이에 층간 절연층을 각각 배치하는 단계;
    (e) 상기 하부 회로 기판, 상기 중간 회로 기판, 상기 상부 회로 기판, 및 상기 층간 절연층을 접합시켜, 중간 패키지 구조물을 형성하는 단계;
    (f) 상기 중간 패키지 구조물을 관통하는 관통 비아홀을 형성하는 단계;
    (g) 상기 관통 비아홀을 도금층으로 채워서 관통 비아를 형성하는 단계;
    (h) 상기 상부 회로 기판의 상기 상부 코어 절연층의 상면 상에 제3 상부 회로 패턴층, 및 상기 하부 회로 기판의 상기 하부 코어 절연층의 하면 상에 제1 하부 회로 패턴층을 형성하는 단계;
    (i) 상기 상부 캐비티 내부에 제3 소자칩을 실장하는 단계; 및
    (j) 상기 상부 캐비티 내부의 상기 제3 소자칩을 매립하는 몰드층을 형성하는 단계를 포함하는
    적층 패키지의 제조 방법.
  12. (a) 하부 회로 기판을 준비하되, 상기 하부 회로 기판은, 하부 캐비티를 포함하는 하부 코어 절연층, 상기 하부 캐비티 외부의 상기 하부 코어 절연층의 상면 상에 배치되는 제1 상부 회로 패턴층, 상기 코어 절연층의 하면 상에 배치되는 하부 구리층, 상기 하부 캐비티 내부의 상기 하부 코어 절연층의 일 면 상에 배치되는 제1 내부 회로 패턴층, 및 상기 하부 캐비티 내부에 배치되어 상기 제1 내부 회로 패턴층과 전기적으로 접속하는 제1 소자 칩을 포함하는 단계;
    (b) 중간 회로 기판을 준비하되, 상기 중간 회로 기판은, 중간 캐비티를 포함하는 중간 코어 절연층, 상기 중간 캐비티 외부의 상기 중간 코어 절연층의 상면 상에 배치되는 제2 상부 회로 패턴층, 상기 중간 코어 절연층의 하면 상에 배치되는 제2 하부 회로 패턴층, 상기 중간 캐비티 내부의 상기 중간 코어 절연층의 일 면 상에 배치되는 제2 내부 회로 패턴층, 및 상기 중간 캐비티 내부에 배치되어 상기 제2 내부 회로 패턴층과 전기적으로 접속하는 제2 소자 칩을 포함하는 단계;
    (c) 상부 회로 기판을 준비하되, 상기 상부 회로 기판은, 상부 캐비티를 포함하는 상부 코어 절연층, 상기 상부 캐비티 외부의 상기 상부 코어 절연층의 상면 상에 배치되는 제3 상부 회로 패턴층, 상기 상부 코어 절연층의 하면 상에 배치되는 제3 하부 회로 패턴층, 상기 상부 캐비티 내부의 상기 상부 코어 절연층의 일 면 상에 배치되는 제3 내부 회로 패턴층, 및 상기 상부 캐비티 내부에 배치되어 상기 제3 내부 회로 패턴층과 전기적으로 접속하는 제3 소자 칩을 포함하는 단계;
    (d) 상기 하부 회로 기판, 상기 중간 회로 기판, 및 상기 상부 회로 기판을 순차적으로 수직 방향으로 배치하되, 상기 하부 회로 기판, 상기 중간 회로 기판, 및 상기 상부 회로 기판 중 서로 이웃하는 회로 기판 사이에 층간 절연층을 각각 배치하는 단계;
    (e) 상기 하부 회로 기판, 상기 중간 회로 기판, 상기 상부 회로 기판, 및 상기 층간 절연층을 접합시켜, 중간 패키지 구조물을 형성하는 단계;
    (f) 상기 중간 패키지 구조물을 관통하는 관통 비아홀을 형성하는 단계;
    (g) 상기 관통 비아홀을 도금층으로 채워서 관통 비아를 형성하는 단계;
    (h) 상기 상부 회로 기판의 상기 상부 코어 절연층의 상면 상에 제3 상부 회로 패턴층, 및 상기 하부 회로 기판의 상기 하부 코어 절연층의 하면 상에 제1 하부 회로 패턴층을 형성하는 단계;
    (i) 상기 상부 캐비티 내부의 상기 제3 소자칩을 매립하는 몰드층을 형성하는 단계를 포함하는
    적층 패키지의 제조 방법.
  13. 제10 항 내지 제12 항 중 어느 한 항에 있어서,
    (a) 단계에서,
    상기 제1 내부 회로 패턴층은
    상기 하부 코어 절연층의 일 면 상에 배치되는 칩 접속 패드; 및
    상기 일 면 상에서 상기 칩 접속 패드와 전기적으로 연결되는 제1 재배선을 포함하되,
    상기 제1 재배선은 상기 하부 코어 절연층의 상기 일 면 상에서, 상기 제1 소자 칩과 중첩되는 영역의 내부로부터 외부로 연장되도록 배치되는
    적층 패키지의 제조 방법.
  14. 제13 항에 있어서,
    상기 하부 회로 기판은
    상기 하부 코어 절연층의 내부에 배치되어 상기 제1 재배선과 상기 하부 구리층을 연결하는 블라인드 비아를 더 포함하는
    적층 패키지의 제조 방법.
  15. 제10 항 내지 제12 항 중 어느 한 항에 있어서,
    (b) 단계에서,
    상기 제2 내부 회로 패턴층은
    상기 중간 코어 절연층의 일 면 상에 배치되는 칩 접속 패드; 및
    상기 일 면 상에서 상기 칩 접속 패드와 각각 전기적으로 연결되는 제1 재배선을 포함하되,
    상기 제1 재배선은 상기 중간 코어 절연층의 상기 일 면 상에서, 상기 제2 소자 칩과 중첩되는 영역의 내부로부터 외부로 연장되도록 배치되는
    적층 패키지의 제조 방법.
  16. 제15 항에 있어서,
    상기 중간 회로 기판은
    상기 중간 코어 절연층의 내부에 배치되어 상기 제1 재배선과 상기 제2 하부 회로 패턴층을 연결하는 블라인드 비아를 더 포함하고,
    상기 제2 하부 회로 패턴층은
    상기 중간 코어 절연층의 상기 하면 상에서 상기 블라인드 비아와 전기적으로 연결되는 제2 재배선을 포함하는
    적층 패키지의 제조 방법.
KR1020200078454A 2020-06-26 2020-06-26 캐비티 내에 실장된 칩을 구비하는 적층 패키지 및 이의 제조 방법 KR102421816B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020200078454A KR102421816B1 (ko) 2020-06-26 2020-06-26 캐비티 내에 실장된 칩을 구비하는 적층 패키지 및 이의 제조 방법
PCT/KR2021/008012 WO2021261955A1 (ko) 2020-06-26 2021-06-25 캐비티 내에 실장된 칩을 구비하는 적층 패키지 및 이의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200078454A KR102421816B1 (ko) 2020-06-26 2020-06-26 캐비티 내에 실장된 칩을 구비하는 적층 패키지 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20220000610A KR20220000610A (ko) 2022-01-04
KR102421816B1 true KR102421816B1 (ko) 2022-07-20

Family

ID=79281563

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200078454A KR102421816B1 (ko) 2020-06-26 2020-06-26 캐비티 내에 실장된 칩을 구비하는 적층 패키지 및 이의 제조 방법

Country Status (2)

Country Link
KR (1) KR102421816B1 (ko)
WO (1) WO2021261955A1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007165810A (ja) * 2005-12-16 2007-06-28 Ibiden Co Ltd 多層プリント配線板およびその製造方法
KR101426654B1 (ko) * 2013-04-08 2014-08-05 주식회사 심텍 임베디드 타입의 적층 반도체 패키지 및 그 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101486420B1 (ko) * 2008-07-25 2015-01-26 삼성전자주식회사 칩 패키지, 이를 이용한 적층형 패키지 및 그 제조 방법
US8426946B2 (en) * 2010-06-28 2013-04-23 Headway Technologies, Inc. Laminated semiconductor substrate, laminated chip package and method of manufacturing the same
JP6377894B2 (ja) * 2013-09-03 2018-08-22 信越化学工業株式会社 半導体装置の製造方法、積層型半導体装置の製造方法、及び封止後積層型半導体装置の製造方法
KR20150054551A (ko) * 2013-11-12 2015-05-20 삼성전자주식회사 반도체 칩 및 반도체 칩을 구비하는 반도체 패키지
KR20170036237A (ko) * 2015-09-24 2017-04-03 주식회사 에스에프에이반도체 웨이퍼 레벨의 적층형 팬 아웃 패키지 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007165810A (ja) * 2005-12-16 2007-06-28 Ibiden Co Ltd 多層プリント配線板およびその製造方法
KR101426654B1 (ko) * 2013-04-08 2014-08-05 주식회사 심텍 임베디드 타입의 적층 반도체 패키지 및 그 제조 방법

Also Published As

Publication number Publication date
KR20220000610A (ko) 2022-01-04
WO2021261955A1 (ko) 2021-12-30

Similar Documents

Publication Publication Date Title
KR102542617B1 (ko) 반도체 패키지, 패키지 온 패키지 장치 및 이의 제조 방법
JP4298559B2 (ja) 電子部品実装構造及びその製造方法
KR101412718B1 (ko) 반도체 패키지 및 적층형 반도체 패키지
JP4251421B2 (ja) 半導体装置の製造方法
KR101458538B1 (ko) 적층형 마이크로 전자 유닛, 및 이의 제조방법
US7501696B2 (en) Semiconductor chip-embedded substrate and method of manufacturing same
US20050230802A1 (en) Stacked die BGA or LGA component assembly
JP2001217337A (ja) 半導体装置及びその製造方法
US8058723B2 (en) Package structure in which coreless substrate has direct electrical connections to semiconductor chip and manufacturing method thereof
KR102568705B1 (ko) 반도체 패키지, 반도체 패키지 제조방법 및 재배선 구조체 제조방법
KR20170082677A (ko) 관통 몰드 커넥터를 포함하는 반도체 패키지 및 제조 방법
US9196507B1 (en) Semiconductor device, semiconductor stacked module structure, stacked module structure and method of manufacturing same
US20040256715A1 (en) Wiring board, semiconductor device and process of fabricating wiring board
KR102421816B1 (ko) 캐비티 내에 실장된 칩을 구비하는 적층 패키지 및 이의 제조 방법
KR102235811B1 (ko) 반도체 장치, 반도체 적층모듈구조, 적층모듈구조 및 이들의 제조방법
KR102399132B1 (ko) 단차가 있는 캐비티 기판을 이용하는 적층 패키지 및 이의 제조 방법
US20210375642A1 (en) Semiconductor package method of fabricating semiconductor package and method of fabricating re-distribution structure
US7667144B2 (en) Circuit board and method of fabricating the same
KR102601582B1 (ko) 반도체 패키지 및 그 제조방법
US9955578B2 (en) Circuit structure
WO2019189063A1 (ja) 半導体装置及び配線構造体の製造方法
TWI830474B (zh) 配線基板
JP6034664B2 (ja) 半導体装置、半導体積層モジュール構造、積層モジュール構造、及びこれらの製造方法
TW202337286A (zh) 配線基板
KR20230100111A (ko) 내장된 칩을 구비하는 반도체 패키지 및 이의 제조 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant