KR101426654B1 - 임베디드 타입의 적층 반도체 패키지 및 그 제조 방법 - Google Patents

임베디드 타입의 적층 반도체 패키지 및 그 제조 방법 Download PDF

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Abstract

고집적화 및 고밀집도를 구현할 수 있는 임베디드 타입의 적층 반도체 패키지 및 그 제조 방법에 대하여 개시한다.
본 발명에 따른 임베디드 타입의 적층 반도체 패키지는 중앙부를 관통하는 제1 캐비티를 구비하며, 제1면 및 상기 제1면에 반대되는 제2면에 각각 형성된 제1 회로패턴을 구비하는 제1 코어층; 상기 제1 코어층의 제1 캐비티 내에 실장된 제1 반도체 칩; 상기 제1 캐비티와 마주보는 제2 캐비티를 구비하며, 상기 제1 코어층의 제1면과 마주보는 제3면과, 상기 제3면에 반대되는 제4면에 각각 형성된 제2 회로패턴을 구비하는 제2 코어층; 상기 제2 코어층의 제2 캐비티 내에 실장되어, 상기 제1 반도체 칩과 마주보는 제2 반도체 칩; 상기 제1 코어층의 제1면과 제2 코어층의 제3면 사이에 개재되어, 상기 제1 및 제2 캐비티 내에 충진되는 절연 수지층; 및 상기 절연 수지층 내에 삽입되어, 상기 제1 및 제2 회로패턴을 전기적으로 연결하는 전도성 범프;를 포함하는 것을 특징으로 한다.

Description

임베디드 타입의 적층 반도체 패키지 및 그 제조 방법{EMBEDDED TYPE STACK SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 적층 반도체 패키지 및 그 제조 방법에 관한 것으로, 보다 상세하게는 고집적화 및 고밀집도를 구현할 수 있는 임베디드 타입의 적층 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근, 전기 및 전자 제품의 고성능화로 전자기기들의 부피는 경량화되고 무게는 가벼워지는 경박 단소화의 요구에 부합하여 반도체 패키지의 박형화, 고밀도 및 고실장화가 중요한 요소로 부각되고 있다.
현재, 컴퓨터, 노트북과 모바일폰 등은 기억 용량의 증가에 따라 대용량의 램(Random Access Memory) 및 플래쉬 모리(Flash Memory)와 같이 칩의 용량은 증대되고 있지만, 패키지는 소형화되는 경향이 두드러지고 있는 상황이다.
따라서, 핵심 부품으로 사용되는 패키지의 크기는 소형화되는 경향으로 연구 및 개발되고 있으며, 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 여러 가지 기술들이 제안 및 연구되고 있다.
종래의 패키지 온 패키지(package on package) 타입의 적층 반도체 패키지는 상부 기판에 상부 반도체 칩을 상부 금속 와이어로 와이어 본딩한 후, 상부 반도체 칩이 실장된 상부 기판 상에 에폭시 몰딩 화합물(epoxy molding compound)을 몰딩한 상부 반도체 패키지와, 하부 기판에 하부 반도체 칩을 플립 칩 본딩한 하부 반도체 패키지를 솔더 볼을 이용하여 실장하였다. 그러나, 종래의 패키지 온 패키지 타입의 적층 반도체 패키지는 하부 반도체 패키지 상에 상부 반도체 패키지를 적층하는 구조로 실장이 이루어지기 때문에 부품의 부피를 감소시키고, 밀집도를 향상시키는 데 한계가 있었다.
관련 선행문헌으로는 대한민국 공개특허 제10-2010-0009941(2010.01.29. 공개)가 있으며, 상기 문헌에는 단차를 갖는 몰딩수지에 도전성 비아를 포함하는 반도체 패키지, 그 형성 방법 및 이를 이용한 적층 반도체 패키지에 대하여 개시하고 있다.
본 발명의 목적은 부품의 전체 두께를 효과적으로 감소시켜 고집적화 및 고밀집도를 구현할 수 있는 임베디드 타입의 적층 반도체 패키지를 제공하는 것이다.
본 발명의 다른 목적은 더미 더블 캐리어를 이용하여, 제1 및 제2 캐비티를 구비하는 제1 및 제2 코어층을 제조하고, 제1 및 제2 코어층을 대칭 구조로 대향 합착한 상태에서 제1 및 제2 캐비티의 내부에 제1 및 제2 반도체 칩을 각각 삽입함으로써, 부품의 전체 두께를 효과적으로 감소시켜 고집적화 및 고밀집도를 구현할 수 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 임베디드 타입의 적층 반도체 패키지는 중앙부를 관통하는 제1 캐비티를 구비하며, 제1면 및 상기 제1면에 반대되는 제2면에 각각 형성된 제1 회로패턴을 구비하는 제1 코어층; 상기 제1 코어층의 제1 캐비티 내에 실장된 제1 반도체 칩; 상기 제1 캐비티와 마주보는 제2 캐비티를 구비하며, 상기 제1 코어층의 제1면과 마주보는 제3면과, 상기 제3면에 반대되는 제4면에 각각 형성된 제2 회로패턴을 구비하는 제2 코어층; 상기 제2 코어층의 제2 캐비티 내에 실장되어, 상기 제1 반도체 칩과 마주보는 제2 반도체 칩; 상기 제1 코어층의 제1면과 제2 코어층의 제3면 사이에 개재되어, 상기 제1 및 제2 캐비티 내에 충진되는 절연 수지층; 및 상기 절연 수지층 내에 삽입되어, 상기 제1 및 제2 회로패턴을 전기적으로 연결하는 전도성 범프;를 포함하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 실시예에 따른 임베디드 타입의 적층 반도체 패키지 제조 방법은 (a) 더블 더미 캐리어의 양면에 제1 하부 회로패턴 및 제2 하부 회로패턴을 형성하는 단계; (b) 상기 더블 더미 캐리어의 중앙부에 제1 및 제2 캐비티 마스크를 각각 형성하는 단계; (c) 상기 제1 및 제2 캐비티 마스크의 측면 및 더블 더미 캐리어의 양면을 덮으며, 외측에 제1 동박 및 제2 동박이 각각 부착된 제1 코어층 및 제2 코어층을 라미네이션하는 단계; (d) 상기 제1 동박 및 제2 동박을 레이저 드릴링하여, 제1 및 제2 회로패턴을 형성하는 단계; (e) 상기 제1 및 제2 캐비티 마스크를 제거하여 제1 및 제2 캐비티를 형성한 후, 상기 제1 및 제2 캐비티 내에 제1 반도체 칩 및 제2 반도체 칩을 실장하는 단계; (f) 상기 제1 및 제2 반도체 칩이 실장된 더블 더미 캐리어를 양분하는 단계; (g) 상기 제1 코어층과 제2 코어층을 180° 회전시켜 제1 및 제2 반도체 칩이 마주보도록 배치한 상태에서 상기 제1 및 제2 코어층의 사이에 전도성 범프를 구비하는 절연 수지층을 삽입하는 단계; (h) 상기 제1 및 제2 코어층과 전도성 범프를 구비하는 절연 수지층을 라미네이션하여, 상기 전도성 범프를 매개로 상기 제1 및 제2 회로패턴을 전기적으로 연결하는 단계; (i) 상기 제1 및 제2 코어층으로부터 제1 및 제2 더미 캐리어를 제거하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 따른 임베디드 타입의 적층 반도체 패키지 및 그 제조 방법은 더미 더블 캐리어를 이용하여, 대칭 구조의 캐비티를 구비하는 코어층을 제조하고, 캐비티의 내부에 반도체 칩을 각각 삽입함으로써, 패키지의 전체 두께를 효과적으로 감소시켜 고집적화 및 고밀집도를 구현할 수 있다.
또한, 본 발명에 따른 임베디드 타입의 적층 반도체 패키지 및 그 제조 방법은 제1 코어층의 제1 회로패턴과 제2 코어층의 제2 회로패턴을 전도성 범프를 이용하여 전기적인 연결이 이루어지도록 함으로써, 전기적 연결 경로의 단축으로 구동 신뢰성을 향상시킬 수 있을 뿐만 아니라, 절연 수지층을 이용하여 제1 및 제2 캐비티 내에 삽입된 제1 및 제2 반도체 칩을 몰딩하기 때문에 에폭시 몰딩 화합물을 형성할 필요가 없게 되어, 제조 비용을 절감할 수 있을 뿐만 아니라, 패키지의 전체 두께를 더 줄일 수 있는 이점이 있다.
도 1은 본 발명의 실시예에 따른 임베디드 타입의 적층 반도체 패키지를 나타낸 단면도이다.
도 2는 본 발명의 실시예에 따른 임베디드 타입의 적층 반도체 패키지를 보다 구체적으로 나타낸 단면도이다.
도 3 내지 도 14는 본 발명의 실시예에 따른 임베디드 타입의 적층 반도체 패키지 제조 방법을 나타낸 공정 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 임베디드 타입의 적층 반도체 패키지 및 그 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 따른 임베디드 타입의 적층 반도체 패키지를 나타낸 단면도이다.
도 1을 참조하면, 도시된 본 발명의 실시예에 따른 임베디드 타입의 적층 반도체 패키지(100)는 제1 코어층(110), 제2 코어층(120), 제1 반도체 칩(114), 제2 반도체 칩(124), 절연 수지층(130) 및 전도성 범프(140)를 포함한다.
제1 코어층(110)은 제1면(110a) 및 제1면(110a)에 반대되는 제2면(110b)을 가지며, 중앙부를 관통하는 제1 캐비티(C1)를 구비한다. 또한, 제1 코어층(110)은 제1 회로패턴(112)을 구비한다.
제1 코어층(110)은 프리프레그(prepreg)로 이루어질 수 있다. 그리고, 제1 회로패턴(112)은 제1 코어층(110)의 제1면(110a) 상에 형성된 제1 상부 회로패턴(112a)과, 제1 코어층(110)의 제2면(110b)과, 절연 수지층(130)의 내부에 삽입되어 제1 캐비티(C1)의 바닥면에 배치된 제1 하부 회로패턴(112b)과, 제1 코어층(110)의 양측 가장자리를 관통하여, 제1 상부 회로패턴(112a)과 제1 하부 회로패턴(112b)을 전기적으로 연결하는 제1 관통 비아(112c)를 포함한다.
제2 코어층(120)은 제1 코어층(110)의 제1면(110a)과 마주보는 제3면(120a)과, 제3면(120a)에 반대되는 제4면(120b)을 가지며, 제1 코어층(110)의 제1 캐비티(C1)와 마주보는 제2 캐비티(C2)를 구비한다. 또한, 제2 코어층(120)은 제2 회로패턴(122)을 구비한다.
제2 코어층(120)은, 제1 코어층(110)과 마찬가지로, 프리프레그(prepreg)로 이루어질 수 있다. 그리고, 제2 회로패턴(122)은 제2 코어층(120)의 제3면(120a) 상에 형성된 제2 상부 회로패턴(122a)과, 제2 코어층(120)의 제4면(120b)과, 절연 수지층(130)의 내부에 삽입되어 제2 캐비티(C2)의 바닥면에 배치된 제1 하부 회로패턴(122b)과, 제2 코어층(120)의 양측 가장자리를 관통하여, 제2 상부 회로패턴(122a)과 제2 하부 회로패턴(122b)을 전기적으로 연결하는 제2 관통 비아(122c)를 포함한다. 이때, 제1 관통 비아(112c) 및 제2 관통 비아(122c)는 상호 간이 대응되는 위치에 배치되도록 형성하는 것이 바람직하다.
제1 반도체 칩(114)은 제1 코어층(110)의 제1 캐비티(C1) 내에 실장된다. 제1 반도체 칩(114)은 제1 본딩 패드(미도시)가 배치되는 일면이 제1 하부 회로패턴(112b)과 마주보도록 배치한 상태에서 다이 어태치 방식에 의해 제1 범프(116)를 매개로 제1 하부 회로패턴(112b)에 플립 칩 본딩된다.
제2 반도체 칩(124)은 제2 코어층(120)의 제2 캐비티(C2) 내에 실장되어, 제1 반도체 칩(114)과 마주보게 배치된다. 제2 반도체 칩(124)은 제2 본딩 패드(미도시)가 배치되는 일면이 제2 하부 회로패턴(122b)과 마주보도록 배치한 상태에서 다이 어태치 방식에 의해 제2 범프(126)를 매개로 제2 하부 회로패턴(122b)에 플립 칩 본딩된다.
특히, 제1 및 제2 반도체 칩(114, 124)은 제1 및 제2 코어층(110, 120)의 두께와 동일하거나, 또는 낮은 두께를 갖는 것이 바람직한데, 이는 제1 및 제2 반도체 칩(114, 124)의 두께가 제1 및 제2 코어층(110, 120)의 두께 보다 두꺼울 경우, 제1 및 제2 반도체 칩(114, 124)의 두께 증가로 인해 적층 반도체 패키지의 전체 두께를 감소시키는 데 어려움이 따를 수 있다.
절연 수지층(130)은 제1 코어층(110)의 제1면(110a)과 제2 코어층(120)의 제3면(120a) 사이에 개재되어, 제1 및 제2 캐비티(C1, C2) 내에 충진된다. 이러한 절연 수지층(130)은 제1 코어층(110)의 제1면(110a)과 제2 코어층(120)의 제3면(120a) 사이에 개재되어, 제1 및 제2 회로패턴(112, 122)과 제1 및 제2 반도체 칩(114, 124)을 외부 충격으로부터 보호하는 역할을 함과 더불어, 불필요한 전기적인 단락을 방지하는 절연막으로써의 기능을 담당한다. 이러한 절연 수지층(130)으로는 폴리이미드 수지, 에폭시 수지 등이 이용될 수 있다.
전도성 범프(140)는 절연 수지층(130) 내에 삽입되어, 제1 및 제2 회로패턴(112, 122)을 전기적으로 연결한다. 보다 구체적으로 설명하면, 전도성 범프(140)는 제1 상부 회로패턴(112a) 및 제2 상부 회로패턴(122a)의 사이에 개재되어, 제1 회로패턴(112)과 제2 회로패턴(122)을 전기적으로 연결하는 역할을 한다. 이러한 전도성 범프(140)로는 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 크롬(Cr) 등에서 1종 이상을 포함하는 전도성 페이스트가 이용될 수 있다.
한편, 도 2는 본 발명의 실시예에 따른 임베디드 타입의 적층 반도체 패키지를 보다 구체적으로 나타낸 단면도이다.
도 2를 참조하면, 도시된 본 발명의 실시예에 따른 임베디드 타입의 적층 반도체 패키지(100)는 제1 솔더 마스크 패턴(150), 제2 솔더 마스크 패턴(152) 및 외부접속단자(160)를 더 포함할 수 있다.
제1 솔더 마스크 패턴(150)은 제1 회로패턴(112)의 일부를 제외한 제1 코어층(110)의 제2면(110b)을 덮도록 형성되고, 제2 솔더 마스크 패턴(152)은 제2 회로패턴(114)의 일부를 제외한 제2 코어층(120)의 제4면(120b)을 덮도록 형성된다.
이때, 제1 및 제2 솔더 마스크 패턴(150, 152)은 각각 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택된 하나의 재질로 형성하는 것이 바람직하다.
외부접속단자(160)는 제1 회로패턴(112) 또는 제2 회로패턴(122)에 접속된다. 보다 구체적으로, 외부접속단자(160)는 제1 하부 회로패턴(112b) 또는 제2 하부 회로패턴(122b)에 접속된다. 이러한 외부접속단자(160)로는, 일 예로, 솔더 볼이 이용될 수 있다.
전술한 본 발명의 실시예에 따른 임베디드 타입의 적층 반도체 패키지는 대칭 구조를 갖는 제1 및 제2 캐비티의 내부에 제1 및 제2 반도체 칩을 각각 삽입함으로써, 패키지의 전체 두께를 효과적으로 감소시켜 고집적화 및 고밀집도를 구현할 수 있다.
또한, 본 발명의 실시예에 따른 임베디드 타입의 적층 반도체 패키지는 제1 코어층의 제1 회로패턴과 제2 코어층의 제2 회로패턴을 전도성 범프를 이용하여 전기적인 연결을 함으로써, 전기적 연결 경로의 단축으로 구동 신뢰성을 향상시킬 수 있을 뿐만 아니라, 절연 수지층을 이용하여 제1 및 제2 캐비티 내에 삽입된 제1 및 제2 반도체 칩을 몰딩하기 때문에 에폭시 몰딩 화합물(epoxy molding compound)을 형성할 필요가 없게 되어, 제조 비용이 저렴해 질 수 있을 뿐만 아니라, 패키지의 전체 두께를 더 줄일 수 있는 이점이 있다.
특히, 본 발명에서는 더미 더블 캐리어를 이용하여, 대칭 구조의 캐비티를 구비하는 코어층을 제조하고, 캐비티의 내부에 반도체 칩을 각각 삽입함으로써, 부품의 전체 두께를 효과적으로 감소시켜 고집적화 및 고밀집도를 구현할 수 있는 것을 특징으로 한다.
이에 대해서는 본 발명의 실시예에 따른 임베디드 타입의 적층 반도체 패키지 제조 방법을 통하여 보다 구체적으로 설명하도록 한다.
도 3 내지 도 14는 본 발명의 실시예에 따른 임베디드 타입의 적층 반도체 패키지 제조 방법을 나타낸 공정 단면도이다.
먼저, 본 발명의 실시예에 따른 임베디드 타입의 적층 반도체 패키지를 제조하기 위해 더블 더미 캐리어를 준비하게 된다.
도 3에 도시된 바와 같이, 더블 더미 캐리어(10)는 제1 더미 캐리어(11)와, 제1 더미 캐리어(11)에 더미 접착층(13)을 매개로 합착되는 제2 더미 캐리어(12)와, 제1 및 제2 더미 캐리어(11, 12)의 양면에 제1 및 제2 접착층(14, 15)을 매개로 각각 부착된 제1 및 제2 씨드층(16, 17)을 포함한다.
다음으로, 도 4에 도시된 바와 같이, 더블 더미 캐리어(10)의 양면에 제1 하부 회로패턴(112b) 및 제2 하부 회로패턴(122b)을 형성한다. 이때, 제1 및 제2 하부 회로패턴(112b, 122b)은 더블 더미 캐리어(10)의 양면에 제1 및 제2 하부 회로패턴 형성 영역을 제외한 부분에 제1 및 제2 마스크(M1, M2)를 형성한 후, 제1 및 제2 씨드층(16, 17)을 매개로 전해 도금을 실시하는 것에 의해 형성될 수 있다. 이러한 제1 및 제2 하부 회로패턴(112b, 122b)을 형성한 이후에는 제1 및 제2 마스크(M1, M2)를 선택적으로 제거하게 된다.
다음으로, 도 5에 도시된 바와 같이, 더블 더미 캐리어(10)의 중앙부에 제1 및 제2 캐비티 마스크(CM1, CM2)를 각각 형성한다. 이때, 제1 및 제2 캐비티 마스크(CM1, CM2)로는 드라이 필름을 각각 이용하는 것이 바람직하다. 이러한 제1 및 제2 캐비티 마스크(CM1, CM2)의 두께는 후술할 제1 및 제2 코어층(도 6의 110, 120)의 두께를 고려하여 형성하게 된다. 즉, 제1 및 제2 캐비티 마스크(CM1, CM2)는 제1 및 제2 코어층와 동일하거나, 또는 유사한 두께를 갖도록 형성하는 것이 바람직하다.
다음으로, 도 6에 도시된 바와 같이, 제1 및 제2 캐비티 마스크(CM1, CM2)의 측면 및 더블 더미 캐리어(10)의 양면을 덮으며, 외측에 제1 동박(115) 및 제2 동박(125)이 각각 부착된 제1 코어층(110) 및 제2 코어층(120)을 라미네이션한다.
이때, 제1 및 제2 코어층(110, 120)은 프리프레그(prepreg)로 각각 이루어질 수 있다.
도 7에 도시된 바와 같이, 제1 동박(도 6의 115) 및 제2 동박(도 6의 125)을 레이저 드릴링하여, 제1 및 제2 회로패턴(112, 122)을 형성한다. 이때, 제1 회로패턴(112)은 제1 코어층(110)의 제1면(110a) 상에 형성된 제1 상부 회로패턴(112a)과, 제1 코어층(110)의 제2면(110b)에 형성된 제1 하부 회로패턴(112b)과, 제1 코어층(110)의 양측 가장자리를 관통하여, 제1 상부 회로패턴(112a)과 제1 하부 회로패턴(112b)을 전기적으로 연결하는 제1 관통 비아(112c)를 포함한다.
그리고, 제2 회로패턴(122)은 제2 코어층(120)의 제3면(120a) 상에 형성된 제2 상부 회로패턴(122a)과, 제2 코어층(120)의 제4면(120b)에 형성된 제1 하부 회로패턴(122b)과, 제2 코어층(120)의 양측 가장자리를 관통하여, 제2 상부 회로패턴(122a)과 제2 하부 회로패턴(122b)을 전기적으로 연결하는 제2 관통 비아(122c)를 포함한다. 이때, 제1 관통 비아(112c) 및 제2 관통 비아(122c)는 상호 간이 대응되는 위치에 배치되도록 형성하는 것이 바람직하다.
다음으로, 도 8에 도시된 바와 같이, 제1 및 제2 코어층(110, 120)으로부터 제1 및 제2 캐비티 마스크(도 7의 CM1, CM2)를 제거하여 제1 및 제2 캐비티(C1, C2)를 형성한다. 이러한 제1 및 제2 캐비티(C1, C2)에 의해, 제1 및 제2 캐비티(C1, C2)의 바닥면에 각각 배치되는 제1 및 제2 하부 회로패턴(112a, 112b)이 외부로 노출된다.
도 9에 도시된 바와 같이, 제1 및 제2 캐비티(C1, C2) 내에 제1 반도체 칩(114) 및 제2 반도체 칩(124)을 실장한다. 이때, 제1 및 제2 반도체 칩(114, 124)은 제1 및 제2 범프(116, 126)를 매개로 제1 및 제2 회로패턴(112, 122)과 플립칩 본딩된다. 즉, 제1 반도체 칩(114)은 제1 본딩 패드(미도시)가 배치되는 일면이 제1 하부 회로패턴(112b)과 마주보도록 배치한 상태에서 다이 어태치 방식에 의해 제1 범프(116)를 매개로 제1 하부 회로패턴(112b)에 플립 칩 본딩된다. 그리고, 제2 반도체 칩(124)은 제2 본딩 패드(미도시)가 배치되는 일면이 제2 하부 회로패턴(122b)과 마주보도록 배치한 상태에서 다이 어태치 방식에 의해 제2 범프(126)를 매개로 제2 하부 회로패턴(122b)에 플립 칩 본딩된다.
특히, 제1 및 제2 반도체 칩(114, 124)은 제1 및 제2 코어층(110, 120)의 두께와 동일하거나, 또는 낮은 두께를 갖는 것이 바람직한데, 이는 제1 및 제2 반도체 칩(114, 124)의 두께가 제1 및 제2 코어층(110, 120)의 두께 보다 두꺼울 경우, 제1 및 제2 반도체 칩(114, 124)의 두께 증가로 인해 적층 반도체 패키지의 전체 두께를 감소시키는 데 어려움이 따를 수 있다.
다음으로, 제1 및 제2 반도체 칩(114, 124)이 실장된 더블 더미 캐리어(도 8의 10)를 양분한다. 즉, 더블 더미 캐리어는 제1 더미 캐리어(11)와 제2 더미 캐리어(12)의 사이에 개재되는 더미 접착층(도 8의 13)을 떼어내는 것에 의해 양분될 수 있다. 이에 따라, 제1 더미 캐리어(11)와 제2 더미 캐리어(12)가 분리될 수 있다.
도 10에 도시된 바와 같이, 제1 코어층(110)과 제2 코어층(120)을 180° 회전시켜 제1 및 제2 반도체 칩(114, 124)이 마주보도록 배치한 상태에서 제1 및 제2 코어층(110, 120)의 사이에 전도성 범프(140)를 구비하는 절연 수지층(130)을 삽입한다. 이때, 전도성 범프(140)는 제1 코어층(110)과 제2 코어층(120)의 양측 가장자리에 각각 배치되는 제1 관통 비아(112c) 및 제2 관통 비아(122c)와 대응되는 위치에 배치하는 것이 바람직하다.
다음으로, 도 11에 도시된 바와 같이, 제1 및 제2 코어층(110, 120)과 전도성 범프(140)를 구비하는 절연 수지층(130)을 라미네이션하여, 전도성 범프(140)를 매개로 제1 및 제2 회로패턴(112, 114)을 전기적으로 연결한다. 이때, 절연 수지층(130)은 제1 및 제2 회로패턴(112, 122)과 제1 및 제2 반도체 칩(114, 124)을 외부 충격으로부터 보호하는 역할을 함과 더불어, 불필요한 전기적인 단락을 방지하는 절연막으로써의 기능을 담당한다. 이러한 전도성 범프(140)를 구비하는 절연 수지층(130)은 제1 및 제2 코어층(110, 120)에 열 압착 방식에 의해 합착될 수 있다.
이때, 전도성 범프(140)는 제1 상부 회로패턴(112a) 및 제2 상부 회로패턴(122a)의 사이에 개재되어, 제1 회로패턴(112)과 제2 회로패턴(122)을 전기적으로 연결하는 역할을 한다. 이러한 전도성 범프(140)로는 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 크롬(Cr) 등에서 1종 이상을 포함하는 전도성 페이스트가 이용될 수 있다.
도 12에 도시된 바와 같이, 제1 및 제2 코어층(110, 120)으로부터 제1 및 제2 더미 캐리어(도 1의 11, 12)를 제거한다. 이때, 제1 및 제2 더미 캐리어를 제거하는 과정시, 제1 및 제2 코어층(110, 120)으로부터 제1 및 제2 접착층(도 11의 14, 15)을 때어내는 방식으로 제1 및 제2 더미 캐리어와 함께 제거될 수 있다.
다음으로, 도 13에 도시된 바와 같이, 제1 및 제2 더미 캐리어가 제거되는 것에 의해 외부로 노출되는 제1 및 제2 씨드층(도 12의 16, 17)을 제거한다. 이때, 제1 및 제2 씨드층은 플래시 에칭(flash etching)으로 제거하는 것이 바람직하다. 플래시 에칭시 사용되는 에칭액(etchent)으로는 황산이 이용될 수 있으며, 수 ~ 수십 초의 짧은 시간 내로 실시하는 것이 바람직한데, 이는 플래시 에칭액에 의해 제1 및 제2 코어층(110, 120) 및 제1 및 제2 회로패턴(112, 122)이 손상될 우려가 있기 때문이다.
도 14에 도시된 바와 같이, 제1 회로패턴(112)의 일부를 제외한 제1 코어층(110)의 제2면(110b)과, 상기 제2 회로패턴(122)의 일부를 제외한 제2 코어층(120)의 제4면(120b)을 각각 덮는 제1 및 제2 솔더 마스크 패턴(150, 152)을 형성한다.
이때, 제1 및 제2 솔더 마스크 패턴(150, 152)은 각각 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택된 하나의 재질로 형성하는 것이 바람직하다.
다음으로, 제1 회로패턴(112) 또는 제2 회로패턴(122)에 외부접속단자(160)를 부착한다. 보다 구체적으로, 외부접속단자(160)는 제1 하부 회로패턴(112b) 또는 제2 하부 회로패턴(122b)에 접속된다. 이러한 외부접속단자(160)로는, 일 예로, 솔더 볼이 이용될 수 있다.
이상으로, 본 발명의 실시예에 따른 임베디드 타입의 적층 반도체 패키지를 제조할 수 있다.
지금까지 살펴본 바와 같이, 상기의 과정으로 제조되는 임베디드 타입의 적층 반도체 패키지는 더미 더블 캐리어를 이용하여, 제1 및 제2 캐비티를 구비하는 제1 및 제2 코어층을 제조하고, 제1 및 제2 코어층을 대칭 구조로 대향 합착한 상태에서 제1 및 제2 캐비티의 내부에 제1 및 제2 반도체 칩을 각각 삽입함으로써, 부품의 전체 두께를 효과적으로 감소시켜 고집적화 및 고밀집도를 구현할 수 있다.
또한, 본 발명의 실시예에 따른 임베디드 타입의 적층 반도체 패키지는 제1 코어층의 제1 회로패턴과 제2 코어층의 제2 회로패턴을 전도성 범프를 이용하여 전기적인 연결이 이루어지도록 함으로써, 전기적 연결 경로의 단축으로 구동 신뢰성을 향상시킬 수 있을 뿐만 아니라, 절연 수지층을 이용하여 제1 및 제2 캐비티 내에 삽입된 제1 및 제2 반도체 칩을 몰딩하기 때문에 에폭시 몰딩 화합물을 형성할 필요가 없게 되어, 제조 비용을 절감할 수 있을 뿐만 아니라, 패키지의 전체 두께를 더 줄일 수 있는 이점이 있다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형은 본 발명이 제공하는 기술 사상의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.
100 : 적층 반도체 패키지 110 : 제1 코어층
110a : 제1 코어층의 제1면 110b : 제1 코어층의 제2면
112 : 제1 회로패턴 112a : 제1 상부 회로패턴
112b : 제1 하부 회로패턴 112c : 제1 관통 비아
114 : 제1 반도체 칩 116 : 제1 범프
120 : 제2 코어층 120a : 제2 코어층의 제3면
120b : 제2 코어층의 제4면 122a : 제2 상부 회로패턴
122b : 제2 하부 회로패턴 122c : 제2 관통 비아
124 : 제2 반도체 칩 126 : 제2 범프
130 : 절연 수지층 140 : 전도성 범프
150 : 제1 솔더 마스크 패턴 152 : 제2 솔더 마스크 패턴
160 : 외부접속단자 C1 : 제1 캐비티
C2 : 제2 캐비티

Claims (16)

  1. 중앙부를 관통하는 제1 캐비티를 구비하며, 제1면 및 상기 제1면에 반대되는 제2면에 각각 형성된 제1 회로패턴을 구비하는 제1 코어층;
    상기 제1 코어층의 제1 캐비티 내에 실장된 제1 반도체 칩;
    상기 제1 캐비티와 마주보는 제2 캐비티를 구비하며, 상기 제1 코어층의 제1면과 마주보는 제3면과, 상기 제3면에 반대되는 제4면에 각각 형성된 제2 회로패턴을 구비하는 제2 코어층;
    상기 제2 코어층의 제2 캐비티 내에 실장되어, 상기 제1 반도체 칩과 마주보는 제2 반도체 칩;
    상기 제1 코어층의 제1면과 제2 코어층의 제3면 사이에 개재되어, 상기 제1 및 제2 캐비티 내에 충진되는 절연 수지층; 및
    상기 절연 수지층 내에 삽입되어, 상기 제1 및 제2 회로패턴을 전기적으로 연결하는 전도성 범프;를 포함하며,
    상기 제1 회로패턴은 상기 제1 코어층의 제1면 상에 형성된 제1 상부 회로패턴과, 상기 제1 코어층의 제2면과, 상기 절연 수지층의 내부에 삽입되어 제1 캐비티의 바닥면에 배치된 제1 하부 회로패턴과, 상기 제1 코어층의 양측 가장자리를 관통하여, 상기 제1 상부 회로패턴과 제1 하부 회로패턴을 전기적으로 연결하는 제1 관통 비아를 포함하는 것을 특징으로 하는 임베디드 타입의 적층 반도체 패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 회로패턴은
    상기 제2 코어층의 제3면 상에 형성된 제2 상부 회로패턴과,
    상기 제2 코어층의 제4면과, 상기 절연 수지층의 내부에 삽입되어 제2 캐비티의 바닥면에 배치된 제1 하부 회로패턴과,
    상기 제2 코어층의 양측 가장자리를 관통하여, 상기 제2 상부 회로패턴과 제2 하부 회로패턴을 전기적으로 연결하는 제2 관통 비아를 포함하는 것을 특징으로 하는 임베디드 타입의 적층 반도체 패키지.
  4. 제1항 또는 제3항에 있어서,
    상기 제1 및 제2 반도체 칩은
    상기 제1 및 제2 하부 회로패턴에 각각 플립 칩 본딩되는 것을 특징으로 하는 임베디드 타입의 적층 반도체 패키지.
  5. 제1항 또는 제3항에 있어서,
    상기 제1 및 제2 관통 비아는
    상호 간이 대응되는 위치에 배치되는 것을 특징으로 하는 임베디드 타입의 적층 반도체 패키지.
  6. 제1항 또는 제3항에 있어서,
    상기 전도성 범프는
    상기 제1 상부 회로패턴 및 제2 상부 회로패턴의 사이에 개재되어, 상기 제1 회로패턴과 제2 회로패턴을 전기적으로 연결하는 것을 특징으로 하는 임베디드 타입의 적층 반도체 패키지.
  7. 제1항에 있어서,
    상기 전도성 범프는
    금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al) 및 크롬(Cr) 중 1종 이상을 포함하는 전도성 페이스트인 것을 특징으로 하는 임베디드 타입의 적층 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1 및 제2 반도체 칩은
    상기 제1 및 제2 코어층의 두께와 동일하거나, 또는 낮은 두께를 갖는 것을 특징으로 하는 임베디드 타입의 적층 반도체 패키지.
  9. 제1항에 있어서,
    상기 반도체 패키지는
    상기 제1 회로패턴의 일부를 제외한 제1 코어층의 제2면을 덮는 제1 솔더 마스크 패턴과,
    상기 제2 회로패턴의 일부를 제외한 제2 코어층의 제4면을 덮는 제2 솔더 마스크 패턴과,
    상기 제1 회로패턴 또는 제2 회로패턴에 접속된 외부접속단자를 더 포함하는 것을 특징으로 하는 임베디드 타입의 적층 반도체 패키지.
  10. (a) 더블 더미 캐리어의 양면에 제1 하부 회로패턴 및 제2 하부 회로패턴을 형성하는 단계;
    (b) 상기 더블 더미 캐리어의 중앙부에 제1 및 제2 캐비티 마스크를 각각 형성하는 단계;
    (c) 상기 제1 및 제2 캐비티 마스크의 측면 및 더블 더미 캐리어의 양면을 덮으며, 외측에 제1 동박 및 제2 동박이 각각 부착된 제1 코어층 및 제2 코어층을 라미네이션하는 단계;
    (d) 상기 제1 동박 및 제2 동박을 레이저 드릴링하여, 제1 및 제2 회로패턴을 형성하는 단계;
    (e) 상기 제1 및 제2 캐비티 마스크를 제거하여 제1 및 제2 캐비티를 형성한 후, 상기 제1 및 제2 캐비티 내에 제1 반도체 칩 및 제2 반도체 칩을 실장하는 단계;
    (f) 상기 제1 및 제2 반도체 칩이 실장된 더블 더미 캐리어를 양분하는 단계;
    (g) 상기 제1 코어층과 제2 코어층을 180° 회전시켜 제1 및 제2 반도체 칩이 마주보도록 배치한 상태에서 상기 제1 및 제2 코어층의 사이에 전도성 범프를 구비하는 절연 수지층을 삽입하는 단계;
    (h) 상기 제1 및 제2 코어층과 전도성 범프를 구비하는 절연 수지층을 라미네이션하여, 상기 전도성 범프를 매개로 상기 제1 및 제2 회로패턴을 전기적으로 연결하는 단계;
    (i) 상기 제1 및 제2 코어층으로부터 제1 및 제2 더미 캐리어를 제거하는 단계;를 포함하며,
    상기 (e) 단계에서, 상기 제1 및 제2 반도체 칩은 제1 및 제2 범프를 매개로 상기 제1 및 제2 회로패턴과 플립칩 본딩하는 것을 특징으로 하는 임베디드 타입의 적층 반도체 패키지 제조 방법.
  11. 제10항에 있어서,
    상기 (a) 단계에서,
    상기 더블 더미 캐리어는
    제1 더미 캐리어와,
    상기 제1 더미 캐리어에 더미 접착층을 매개로 합착되는 제2 더미 캐리어와,
    상기 제1 및 제2 더미 캐리어의 양면에 제1 및 제2 접착층을 매개로 각각 부착된 제1 및 제2 씨드층을 포함하는 것을 특징으로 하는 임베디드 타입의 적층 반도체 패키지 제조 방법.
  12. 제10항에 있어서,
    상기 (b) 단계에서,
    상기 제1 및 제2 캐비티 마스크 각각은
    드라이 필름인 것을 특징으로 하는 임베디드 타입의 적층 반도체 패키지 제조 방법.
  13. 제10항에 있어서,
    상기 (d) 단계에서,
    상기 제1 회로패턴은 상기 제1 코어층의 제1면 상에 형성된 제1 상부 회로패턴과, 상기 제1 코어층의 제2면에 형성된 제1 하부 회로패턴과, 상기 제1 코어층의 양측 가장자리를 관통하여, 상기 제1 상부 회로패턴과 제1 하부 회로패턴을 전기적으로 연결하는 제1 관통 비아를 포함하고,
    상기 제2 회로패턴은 상기 제2 코어층의 제3면 상에 형성된 제2 상부 회로패턴과, 상기 제2 코어층의 제4면에 형성된 제1 하부 회로패턴과, 상기 제2 코어층의 양측 가장자리를 관통하여, 상기 제2 상부 회로패턴과 제2 하부 회로패턴을 전기적으로 연결하는 제2 관통 비아를 포함하는 것을 특징으로 하는 임베디드 타입의 적층 반도체 패키지 제조 방법.
  14. 삭제
  15. 제10항에 있어서,
    상기 (g) 단계에서,
    상기 전도성 범프는
    금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al) 및 크롬(Cr) 중 1종 이상을 포함하는 전도성 페이스트인 것을 특징으로 하는 임베디드 타입의 적층 반도체 패키지 제조 방법.
  16. 제10항에 있어서,
    상기 (i) 단계 이후,
    (j) 상기 제1 회로패턴의 일부를 제외한 제1 코어층의 제2면과, 상기 제2 회로패턴의 일부를 제외한 제2 코어층의 제4면을 각각 덮는 제1 및 제2 솔더 마스크 패턴을 형성하는 단계와,
    (k) 상기 제1 회로패턴 또는 제2 회로패턴에 외부접속단자를 부착하는 단계를 더 포함하는 것을 특징으로 하는 임베디드 타입의 적층 반도체 패키지 제조 방법.
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