KR101553474B1 - 임베디드 타입 인쇄회로기판 제조 방법 및 이를 갖는 적층 패키지 - Google Patents

임베디드 타입 인쇄회로기판 제조 방법 및 이를 갖는 적층 패키지 Download PDF

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이승철
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Abstract

치수 및 높이 조절이 용이하여 캐비티의 편차 발생을 최소화할 수 있을 뿐만 아니라, 캐비티의 형성으로 최종 제품의 두께를 낮추어 박형화를 도모할 수 있는 임베디드 타입 인쇄회로기판 제조 방법 및 이를 갖는 적층 패키지에 대하여 개시한다.
본 발명에 따른 임베디드 타입 인쇄회로기판 제조 방법은 캐리어 부재 양면의 내부 회로패턴 형성 영역에 대응하여 내부 회로패턴을 형성하는 단계; 상기 캐리어 부재 양면의 캐비티 형성 영역에 대응하여 더미 금속패턴을 형성하는 단계; 상기 내부 회로패턴 및 더미 금속패턴이 형성된 캐리어 부재의 양면에 비아 홀을 갖는 내부 수지층을 형성하는 단계; 상기 내부 수지층 상부 및 비아 홀 내에 외부 회로패턴 및 비아 전극을 각각 형성하는 단계; 상기 내부 수지층으로부터 캐리어 부재를 제거한 후, 상기 내부 수지층의 양면에 내부 회로패턴 및 외부 회로패턴의 일부를 각각 덮는 제1 및 제2 솔더 마스크 패턴을 형성하는 단계; 및 상기 더미 금속패턴을 제거하여, 상기 캐비티 형성 영역에 대응하여 내부 수지층을 노출시키는 캐비티를 형성하는 단계;를 포함하는 것을 특징으로 한다.

Description

임베디드 타입 인쇄회로기판 제조 방법 및 이를 갖는 적층 패키지{METHOD OF MANUFACTURING EMBEDDED TYPE PRINTED CIRCUIT BOARD AND STACK PACKAGE INCLUDING THE EMBEDDED TYPE PRINTED CIRCUIT BOARD}
본 발명은 인쇄회로기판 제조 방법 및 이를 갖는 적층 패키지에 관한 것으로, 보다 상세하게는 치수 및 높이 조절이 용이하여 캐비티의 편차 발생을 최소화할 수 있을 뿐만 아니라, 캐비티의 형성으로 최종 제품의 두께를 낮추어 박형화를 도모할 수 있는 임베디드 타입 인쇄회로기판 제조 방법 및 이를 갖는 적층 패키지에 관한 것이다.
최근, 전기 및 전자 제품의 고성능화로 전자기기들의 부피는 경량화되고 무게는 가벼워지는 경박 단소화의 요구에 부합하여 반도체 패키지의 박형화, 고밀도 및 고실장화가 중요한 요소로 부각되고 있다.
현재, 컴퓨터, 노트북과 모바일폰 등은 기억 용량의 증가에 따라 대용량의 램(Random Access Memory) 및 플래쉬 메모리(Flash Memory)와 같이 칩의 용량은 증대되고 있지만, 패키지는 소형화되는 경향이 두드러지고 있는 상황이다.
따라서, 핵심 부품으로 사용되는 패키지의 크기는 소형화되는 경향으로 연구 및 개발되고 있으며, 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 여러 가지 기술들이 제안 및 연구되고 있다.
종래에 따른 반도체 패키지는 인쇄회로기판의 외부 표면에 반도체 칩을 실장한 후, 인쇄회로기판과 반도체 칩을 와이어 본딩 방식 또는 플립 칩 본딩 방식으로 전기적인 연결을 실시하고 나서 에폭시 몰딩 화합물로 그 외부를 보호하였으나, 이 경우, 인쇄회로기판의 표면에 실장되는 반도체 칩의 두께에 대응하여 그 만큼의 공간이 증가하기 때문에 패키지 전체 두께를 축소하는데 한계가 있었다.
최근, 인쇄회로기판의 내부에 반도체 칩을 삽입하는 임베디드 타입의 인쇄회로기판의 경우에는 기계 펀칭 또는 레이저 드릴링을 이용하여 캐비티를 형성하고 있다.
그러나, 기계 펀칭 또는 레이저 드릴링을 이용하여 캐비티를 형성하는 방법은 원하는 높이의 캐비티를 조절하는 것이 어려우며, 그 캐비티의 정밀한 모양을 관리하는데 어려움이 따르고 있다.
관련 선행문헌으로는 대한민국 공개특허 제10-2013-0044978호(2013.05.03. 공개)가 있으며, 상기 문헌에는 임베디드 인쇄회로기판 및 이의 제조 방법이 기재되어 있다.
본 발명의 목적은 치수 및 높이 조절이 용이하여 캐비티의 편차 발생을 최소화할 수 있을 뿐만 아니라, 캐비티의 형성으로 최종 제품의 두께를 낮추어 박형화를 도모할 수 있는 임베디드 타입 인쇄회로기판 제조 방법 및 이를 갖는 적층 패키지를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 임베디드 타입 인쇄회로기판 제조 방법은 캐리어 부재 양면의 내부 회로패턴 형성 영역에 대응하여 내부 회로패턴을 형성하는 단계; 상기 캐리어 부재 양면의 캐비티 형성 영역에 대응하여 더미 금속패턴을 형성하는 단계; 상기 내부 회로패턴 및 더미 금속패턴이 형성된 캐리어 부재의 양면에 비아 홀을 갖는 내부 수지층을 형성하는 단계; 상기 내부 수지층 상부 및 비아 홀 내에 외부 회로패턴 및 비아 전극을 각각 형성하는 단계; 상기 내부 수지층으로부터 캐리어 부재를 제거한 후, 상기 내부 수지층의 양면에 내부 회로패턴 및 외부 회로패턴의 일부를 각각 덮는 제1 및 제2 솔더 마스크 패턴을 형성하는 단계; 및 상기 더미 금속패턴을 제거하여, 상기 캐비티 형성 영역에 대응하여 내부 수지층을 노출시키는 캐비티를 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제2 실시예에 따른 임베디드 타입 인쇄회로기판 제조 방법은 캐리어 부재 양면의 내부 회로패턴 형성 영역에 대응하여 내부 회로패턴을 형성하는 단계; 상기 캐리어 부재 양면의 캐비티 형성 영역에 대응하여 더미 필름패턴을 형성하는 단계; 상기 내부 회로패턴 및 더미 필름패턴이 형성된 캐리어 부재의 양면에 비아 홀을 갖는 내부 수지층을 형성하는 단계; 상기 내부 수지층 상부 및 비아 홀 내에 외부 회로패턴 및 비아 전극을 각각 형성하는 단계; 상기 내부 수지층으로부터 캐리어 부재를 제거한 후, 상기 더미 필름패턴을 제거하여 내부 수지층을 노출시키는 캐비티를 형성하는 단계; 및 상기 내부 수지층의 양면에 내부 회로패턴 및 외부 회로패턴의 일부를 각각 덮는 제1 및 제2 솔더 마스크 패턴을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 임베디드 타입 적층 패키지는 인쇄회로기판; 상기 인쇄회로기판의 캐비티 내에 삽입된 제1 반도체 칩; 상기 인쇄회로기판의 상면 상에 적층된 적어도 하나 이상의 제2 반도체 칩; 상기 제1 및 제2 반도체 칩과 내부 회로패턴을 전기적으로 각각 연결하는 제1 및 제2 금속 와이어; 및 상기 제1 및 제2 반도체 칩 및 인쇄회로기판의 상면을 밀봉하는 봉지부재;를 포함하는 것을 특징으로 한다.
본 발명에 따른 임베디드 타입 인쇄회로기판 제조 방법은 캐리어 부재를 이용하여 캐비티 형성 영역에 대응하여 더미 금속패턴 또는 더미 필름패턴을 형성하고 나서 내부 수지층을 적층한 후, 더미 금속패턴 또는 더미 필름패턴을 물리적으로 떼어내거나, 또는 화학적 에칭을 이용하여 제거하여 캐비티를 형성하기 때문에, 더미 금속패턴 또는 더미 필름패턴의 설계 가공에 따라 캐비티의 두께를 원하는 높이만큼 가공하는 것이 가능하므로, 그 높이를 균일하게 관리할 수 있어 캐비티 가공 신뢰성을 향상시킬 수 있다.
따라서, 본 발명에 따른 임베디드 타입 인쇄회로기판 제조 방법은, 기계 펀칭, 레이저 드릴링으로 캐비티를 형성하는 것이 아니라, 더미 금속패턴을 형성한 후, 이를 화학적인 에칭으로 제거하는 방식으로 캐비티를 형성함으로써, 캐비티의 높이 조절이 용이하며, 캐비티의 정밀한 형상을 제어하는 것이 가능해질 수 있다.
또한, 본 발명에 따른 임베디드 타입 적층 패키지는 제1 반도체 칩을 캐비티의 내부에 삽입되는 형태로 실장하는 것이 가능해질 수 있으므로, 기판의 표면에 반도체 칩이 실장되는 구조와 비교해 볼 때, 제1 반도체 칩의 두께만큼 패키지 전체 두께 및 사이즈가 감소될 수 있을 뿐만 아니라, 휨 발생을 최소화할 수 있다.
도 1 내지 도 11은 본 발명의 제1 실시예에 따른 임베디드 타입 인쇄회로기판 제조 방법을 나타낸 공정 순서도이다.
도 12 내지 도 18은 본 발명의 제2 실시예에 따른 임베디드 타입 인쇄회로기판 제조 방법을 나타낸 공정 순서도이다.
도 19는 본 발명의 제1 실시예에 따른 임베디드 타입 적층 패키지를 나타낸 단면도이다.
도 20은 본 발명의 제1 실시예의 변형예에 따른 임베디드 타입 적층 패키지를 나타낸 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 임베디드 타입 인쇄회로기판 제조 방법 및 이를 갖는 적층 패키지에 관하여 상세히 설명하면 다음과 같다.
(제1 실시예)
도 1 내지 도 11은 본 발명의 제1 실시예에 따른 임베디드 타입 인쇄회로기판 제조 방법을 나타낸 공정 순서도이다.
도 1에 도시된 바와 같이, 수지층(12)과, 수지층(12)의 양면에 각각 부착된 금속층(14)과, 금속층(14)의 양면에 각각 부착된 씨드층(16)이 차례로 적층된 5층 구조를 갖는 캐리어 부재(10)를 마련한다.
도 2에 도시된 바와 같이, 캐리어 부재(10) 양면의 내부 회로패턴 형성 영역(미도시)에 대응하여 내부 회로패턴(110)을 형성한다. 이때, 내부 회로패턴(110)은 캐리어 부재(10)의 씨드층(16)을 매개로 한 1차 도금을 실시하여 내부 회로층(미도시)을 형성한 후, 이를 선택적으로 패터닝하는 것에 의해 형성될 수 있다. 이때, 1차 도금으로는 전해 도금 또는 무전해 도금이 이용될 수 있다.
다음으로, 내부 회로패턴(110)이 형성된 캐리어 부재(10)의 양면을 각각 덮으며, 캐비티 형성 영역(미도시)을 노출시키는 제1 드라이 필름패턴(112)을 형성한다.
다음으로, 제1 드라이 필름패턴(112)을 이용한 2차 도금을 실시하여 캐비티 형성 영역에 대응하여 더미 금속패턴(120)을 형성한다. 이때, 2차 도금으로는 전해 도금 또는 무전해 도금이 이용될 수 있다.
이때, 더미 금속패턴(120)은 내부 회로패턴(110)의 두께보다는 두껍게 형성하는 것이 바람직하다. 이러한 더미 금속패턴(120)은 실장되는 칩(Chip)의 영역과 동일한 영역으로 칩 두께에 따라 가변적으로 두께를 변화시켜 형성하는 것이 바람직합니다. 만일, 칩의 두께가 회로의 두께와 유사한 경우에는 한번에 진행이 가능하며, 칩의 두께가 회로의 두께보다 두꺼운 경우에는 횟수 조절에 따라 2회 공정을 통해서 더미 금속패턴(120)을 형성할 수도 있다. 이와 같이, 더미 금속패턴(120)을 내부 회로패턴(110)보다 두껍게 형성할 수 있는 것은 도금 수치를 높여 두껍게 형성할 수 있기 때문이다. 따라서, 더미 금속패턴(120)은 제1 드라이 필름패턴(112)을 마스크로 이용한 도금 공정에 의해 제조되므로, 그 두께 제어가 용이해질 수 있다.
이러한 더미 금속패턴(120)은 구리(Cu), 니켈(Ni), 크롬(Cr), 텅스텐(W), 팔라듐(Pd), 은(Ag) 등에서 선택된 1종 이상으로 형성하는 것이 바람직하다.
또한, 도면으로 도시하지는 않았지만, 더미 금속패턴(120)은 캐리어 부재(10)의 씨드층(16)을 매개로 한 1차 도금을 실시하여 내부 회로층(미도시)을 형성한 후, 이를 선택적으로 패터닝하여 내부 회로패턴 형성 영역에 대응되는 위치에 내부 회로패턴(110)을 형성함과 동시에 캐비티 형성 영역에 대응되는 위치에 형성할 수도 있다. 이 경우, 내부 회로패턴(110)과 더미 금속패턴(120)은 동일한 두께를 갖는다. 이와 같이, 내부 회로패턴(110)을 형성함과 동시에 더미 금속패턴(120)을 형성할 경우, 제1 드라이 필름 패턴(112)을 이용한 2차 도금 공정을 실시할 필요가 없어지므로 제조 공정이 간소화될 수 있다.
또한, 더미 금속패턴(120)의 두께를 높게 형성하기 원할 경우에는 동일한 두께를 갖는 내부 회로패턴(110)과 더미 금속패턴(120) 상에 캐비티 영역을 제외한 나머지 부분에 다시 드라이 필름을 도포하고, 2차 도금을 실시하여 더미 금속패턴(120)의 두께를 조절할 수도 있다.
도 3에 도시된 바와 같이, 내부 회로패턴(110)을 덮는 제1 드라이 필름패턴(도 2의 112)을 제거한다. 이 결과, 내부 회로패턴(110) 및 더미 금속패턴(120)이 외부로 노출된다.
도 4에 도시된 바와 같이, 내부 회로패턴(110) 및 더미 금속패턴(120)이 형성된 캐리어 부재(10)의 양면에 내부 수지층(130), 씨드 금속층(132) 및 구리층(134)을 차례로 적층한다. 다음으로, 씨드 금속층(132) 상부의 구리층(134)만을 선택적으로 제거한다. 이때, 구리층(134)은 물리적으로 떼어내는 방식으로 제거할 수 있다.
도 5에 도시된 바와 같이, 씨드 금속층(132) 및 내부 수지층(130)을 차례로 드릴링하여 내부 회로패턴(110)의 일부를 노출시키는 비아 홀(V)을 형성한다. 이때, 비아 홀(V)은 기계적 드릴링, 레이저 드릴링 등에서 선택된 어느 하나로 내부 회로패턴(110)과 대응되는 위치의 씨드 금속층(132) 및 내부 수지층(130)을 한번에 제거하는 것에 의해 형성될 수 있다. 이 결과, 비아 홀(V)에 의해 내부 회로패턴(110)의 일부가 외부로 노출된다.
이와 달리, 비아 홀(V)은 화학적 에칭으로 내부 회로패턴(110)과 대응되는 위치의 씨드 금속층(132)을 1차적으로 제거한 후, 내부 수지층(130)을 기계적 드릴링, 레이저 드릴링 등에서 선택된 어느 하나를 이용하여 2차적으로 제거하는 것에 의해 형성될 수도 있다.
도 6에 도시된 바와 같이, 비아 홀(도 5의 V)이 형성된 내부 수지층(130) 및 씨드 금속층(132) 상에 제2 드라이 필름패턴(114)을 형성한다. 이때, 제2 드라이 필름패턴(114)은 외부 회로패턴 형성 영역 및 비아 홀 형성 영역을 제외한 내부 수지층(130) 및 씨드 금속층(132)의 상부를 덮도록 형성된다.
다음으로, 제2 드라이 필름패턴(114)을 이용한 3차 도금을 실시하여 외부 회로패턴 형성 영역 및 비아 홀 형성 영역에 대응하여 외부 회로패턴(140) 및 비아 전극(145)을 각각 형성한 후, 제2 드라이 필름패턴(114)을 제거한다. 이때, 외부 회로패턴(140)은 비아 전극(145)을 매개로 내부 회로패턴(120)과 전기적으로 연결된다.
다음으로, 도 7에 도시된 바와 같이, 내부 수지층(130)으로부터 캐리어 부재(10)를 제거한다. 이 결과, 캐리어 부재(10)의 상부에 배치된 내부 회로패턴(110), 더미 금속패턴(120), 외부 회로패턴(140), 비아 전극(145) 및 내부 수지층(130)과 캐리어 부재(10)의 하부에 배치된 내부 회로패턴(110), 더미 금속패턴(120), 외부 회로패턴(140), 비아 전극(145) 및 내부 수지층(130)이 분리된다.
이러한 캐리어 부재(10)의 제거시, 캐리어 부재(10)의 씨드층(16)이 내부 회로패턴(110), 더미 금속패턴(120) 및 내부 수지층(130)의 하면에 부착될 수 있다.
다음으로, 캐리어 부재(10)의 씨드층(16) 및 외부 회로패턴(140)의 외측으로 노출된 씨드 금속층(132)을 플래시 에칭으로 제거한다. 이 결과, 외부 회로패턴(140)과 대응되는 하부에는 씨드 금속패턴(도 8의 135)이 형성될 수 있다.
도 8에 도시된 바와 같이, 내부 수지층(130)의 양면에 내부 회로패턴(110) 및 외부 회로패턴(140)의 일부를 각각 덮는 제1 및 제2 솔더 마스크 패턴(150, 152)을 형성한다. 이때, 제1 및 제2 솔더 마스크 패턴(150, 152)의 재질로는 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택된 어느 하나가 이용될 수 있다.
도 9에 도시된 바와 같이, 더미 금속패턴(120)을 덮는 제3 드라이 필름패턴(116)을 형성한 후, 제1 및 제2 솔더 마스크 패턴(150, 152) 및 제3 드라이 필름패턴(116)의 외부로 노출된 내부 회로패턴(110) 및 외부 회로패턴(140)의 표면에 제1 및 제2 표면 처리층(160, 162)을 형성한다. 이때, 제1 및 제2 표면 처리층(160, 162) 각각의 재질로는 니켈/팔라듐(Ni/Pd)합금, 니켈/금(Ni/Au) 합금이나, 금(Au)이 이용될 수 있다. 이러한 제1 및 제2 표면 처리층(160, 162)은 전해 또는 무전해 도금 방식에 의해 형성될 수 있다.
도 10에 도시된 바와 같이, 더미 금속패턴(120)을 덮는 제3 드라이 필름패턴(도 9의 116)을 제거한다.
다음으로, 더미 금속패턴(120)은 노출시키고, 제1 솔더 마스크 패턴(150) 및 제1 표면 처리층(160) 전체를 덮는 제4 드라이 필름패턴(미도시)을 형성한 후, 제4 드라이 필름패턴을 이용한 선택적인 에칭 공정으로 더미 금속패턴(120)을 제거한다.
도 11에 도시된 바와 같이, 더미 금속패턴(도 10의 120)의 제거로 캐비티 형성 영역에 대응하여 내부 수지층(130)을 노출시키는 캐비티(C)가 형성된다. 이러한 캐비티(C)는 더미 금속패턴을 화학적인 에칭 공정으로 제거하는 것에 의해 제조되므로, 캐비티(C)의 높이 조절이 용이하며, 캐비티(C)의 정밀한 형상을 제어하는 것이 가능해질 수 있다.
전술한 본 발명의 제1 실시예에 따른 임베디드 타입 인쇄회로기판 제조 방법은 캐리어 부재를 이용하여 캐비티 형성 영역에 대응하여 더미 금속패턴을 형성하고 나서 내부 수지층을 적층한 후, 더미 금속패턴을 화학적 에칭을 이용하여 제거하여 캐비티를 형성하기 때문에, 더미 금속패턴의 설계 가공에 따라 캐비티의 두께를 원하는 높이만큼 가공하는 것이 가능하므로, 그 높이를 균일하게 관리할 수 있어 캐비티 가공 신뢰성을 향상시킬 수 있다.
따라서, 본 발명의 제1 실시예에 따른 임베디드 타입 인쇄회로기판 제조 방법은, 기계 펀칭, 레이저 드릴링으로 캐비티를 형성하는 것이 아니라, 더미 금속패턴을 형성한 후, 이를 화학적인 에칭으로 제거하는 방식으로 캐비티를 형성함으로써, 캐비티의 높이 조절이 용이하며, 캐비티의 정밀한 형상을 제어하는 것이 가능해질 수 있다.
(제2 실시예)
도 12 내지 도 18은 본 발명의 제2 실시예에 따른 임베디드 타입 인쇄회로기판 제조 방법을 나타낸 공정 순서도이다.
도 12에 도시된 바와 같이, 수지층(12)과, 수지층(12)의 양면에 각각 부착된 금속층(14)과, 금속층(14)의 양면에 각각 부착된 씨드층(16)이 차례로 적층된 5층 구조를 갖는 캐리어 부재(10)를 마련한다.
다음으로, 캐리어 부재(10) 양면의 내부 회로패턴 형성 영역(미도시)에 대응하여 내부 회로패턴(110)을 형성한다. 이때, 내부 회로패턴(110)은 씨드층(16)을 매개로 한 1차 도금을 실시하여 내부 회로층(미도시)을 형성한 후, 이를 선택적으로 패터닝하는 것에 의해 형성될 수 있다. 이때, 1차 도금으로는 전해 도금 또는 무전해 도금이 이용될 수 있다.
다음으로, 내부 회로패턴(110)이 형성된 캐리어 부재(10)의 양면 전체를 각각 덮는 제1 드라이 필름(115)을 형성한다.
도 13에 도시된 바와 같이, 제1 드라이 필름(도 12의 115)을 선택적으로 패터닝하여 캐비티 형성 영역(미도시)에 대응하여 더미 필름패턴(125)을 형성한다. 이러한 더미 필름패턴(125)은 후술할 캐비티의 두께에 해당하므로, 그 두께가 중요하다. 이때, 더미 필름패턴(125)은 기 설정된 두께를 갖는 제1 드라이 필름을 선택적으로 제거하는 것에 의해 제조되므로, 그 두께 및 형상을 자유자재로 제어하는 것이 가능해질 수 있다.
도 14에 도시된 바와 같이, 내부 회로패턴(110) 및 더미 필름패턴(125)이 형성된 캐리어 부재(10)의 양면에 내부 수지층(130), 씨드 금속층(132) 및 구리층(134)을 차례로 적층한다.
다음으로, 도 15에 도시된 바와 같이, 씨드 금속층(132) 상부의 구리층(134)만을 선택적으로 제거한다. 이때, 구리층(134)은 물리적으로 떼어내는 방식으로 제거할 수 있다.
다음으로, 씨드 금속층(132) 및 내부 수지층(130)을 차례로 드릴링하여 내부 회로패턴(110)의 일부를 노출시키는 비아 홀(V)을 형성한다. 이때, 비아 홀(V)은 기계적 드릴링, 레이저 드릴링 등에서 선택된 어느 하나로 내부 회로패턴(110)과 대응되는 위치의 씨드 금속층(132) 및 내부 수지층(130)을 차례로 제거하는 것에 의해 형성될 수 있다. 이 결과, 비아 홀(V)에 의해 내부 회로패턴(110)의 일부가 외부로 노출된다.
이와 달리, 비아 홀(V)은 화학적 에칭으로 내부 회로패턴(110)과 대응되는 위치의 씨드 금속층(132)을 1차적으로 제거한 후, 내부 수지층(130)을 기계적 드릴링, 레이저 드릴링 등에서 선택된 어느 하나를 이용하여 2차적으로 제거하는 것에 의해 형성될 수도 있다.
도 16에 도시된 바와 같이, 비아 홀(도 15의 V)이 형성된 내부 수지층(130) 및 씨드 금속층(132) 상에 제2 드라이 필름패턴(114)을 형성한다. 이때, 제2 드라이 필름패턴(114)은 외부 회로패턴 형성 영역 및 비아 홀 형성 영역을 제외한 내부 수지층(130) 및 씨드 금속층(132)의 상부를 덮도록 형성된다.
다음으로, 제2 드라이 필름패턴(114)을 이용한 2차 도금을 실시하여 외부 회로패턴 형성 영역 및 비아 홀 형성 영역에 대응하여 외부 회로패턴(140) 및 비아 전극(145)을 각각 형성한 후, 제2 드라이 필름패턴(114)을 제거한다. 이때, 외부 회로패턴(140)은 비아 전극(145)을 매개로 내부 회로패턴(120)과 전기적으로 연결된다.
다음으로, 도 17에 도시된 바와 같이, 내부 수지층(130)으로부터 캐리어 부재(10)를 제거한다. 이 결과, 캐리어 부재(10)의 상부에 배치된 내부 회로패턴(110), 더미 필름패턴(125), 외부 회로패턴(140), 비아 전극(145) 및 내부 수지층(130)과 캐리어 부재(10)의 하부에 배치된 내부 회로패턴(110), 더미 필름패턴(125), 외부 회로패턴(140), 비아 전극(145) 및 내부 수지층(130)이 분리된다.
이러한 캐리어 부재(10)의 제거시, 캐리어 부재(10)의 씨드층(16)이 내부 회로패턴(110), 더미 금속패턴(120) 및 내부 수지층(130)의 하면에 부착될 수 있다.
도 18에 도시된 바와 같이, 캐리어 부재(10)의 씨드층(16) 및 외부 회로패턴(140)의 외측으로 노출된 씨드 금속층(132)을 플래시 에칭으로 제거한다. 이 결과, 외부 회로패턴(140)과 대응되는 하부에 씨드 금속패턴(도 18의 135)이 형성될 수 있다.
다음으로, 더미 필름패턴(도 17의 125)을 제거하여 캐비티 형성 영역에 대응하여 내부 수지층(130)을 노출시키는 캐비티(C)를 형성한다. 이때, 더미 필름패턴은 물리적으로 떼어내어 제거하거나, 또는 화학적인 에칭으로 제거할 수 있다. 이러한 캐비티(C)는 더미 필름패턴을 제거하는 것에 의해 제조되므로, 캐비티(C)의 높이 조절이 용이하며, 캐비티(C)의 정밀한 형상을 제어하는 것이 가능해질 수 있다.
다음으로, 내부 수지층(130)의 양면에 내부 회로패턴(110) 및 외부 회로패턴(140)의 일부를 각각 덮는 제1 및 제2 솔더 마스크 패턴(150, 152)을 형성한다. 이때, 제1 및 제2 솔더 마스크 패턴(150, 152)의 재질로는 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택된 어느 하나가 이용될 수 있다.
다음으로, 제1 및 제2 솔더 마스크 패턴(150, 152)의 외부로 노출된 내부 회로패턴(110) 및 외부 회로패턴(140)의 표면에 제1 및 제2 표면 처리층(160, 162)을 형성한다. 이때, 제1 및 제2 표면 처리층(160, 162) 각각의 재질로는 니켈/팔라듐(Ni/Pd)합금, 니켈/금(Ni/Au) 합금이나, 금(Au)이 이용될 수 있다. 이러한 제1 및 제2 표면 처리층(160, 162)은 전해 또는 무전해 도금 방식에 의해 형성될 수 있다.
전술한 본 발명의 제2 실시예에 따른 임베디드 타입 인쇄회로기판 제조 방법은 캐리어 부재를 이용하여 캐비티 형성 영역에 대응하여 더미 금속필름을 형성하고 나서 내부 수지층을 적층한 후, 더미 필름패턴을 제거하여 캐비티를 형성하기 때문에, 더미 필름패턴의 설계 가공에 따라 캐비티의 두께를 원하는 높이만큼 가공하는 것이 가능하므로, 그 높이를 균일하게 관리할 수 있어 캐비티 가공 신뢰성을 향상시킬 수 있다.
따라서, 본 발명의 제2 실시예에 따른 임베디드 타입 인쇄회로기판 제조 방법은, 기계 펀칭, 레이저 드릴링으로 캐비티를 형성하는 것이 아니라, 더미 필름패턴을 형성한 후, 이를 물리적으로 떼어내어 제거하거나, 또는 화학적인 에칭으로 제거하는 방식으로 캐비티를 형성함으로써, 캐비티의 높이 조절이 용이하며, 캐비티의 정밀한 형상을 제어하는 것이 가능해질 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명의 실시예들에 따른 임베디드 타입 적층 패키지에 대하여 설명하도록 한다.
도 19는 본 발명의 제1 실시예에 따른 임베디드 타입 적층 패키지를 나타낸 단면도이다.
도 19를 참조하면, 도시된 본 발명의 제1 실시예에 따른 임베디드 타입 적층 패키지(200)는 인쇄회로기판(100), 제1 반도체 칩(170), 제2 반도체 칩(180), 제1 금속 와이어(175), 제2 금속 와이어(175) 및 봉지부재(190)를 포함한다. 이때, 인쇄회로기판(100)은 전술한 제1 및 제2 실시예에 따른 임베디드 타입 인쇄회로기판 제조 방법에 의해 제조된 어느 하나의 인쇄회로기판일 수 있다.
제1 반도체 칩(170)은 인쇄회로기판(100)의 캐비티(C) 내에 삽입되고, 제2 반도체 칩(180)은 인쇄회로기판(100)의 상면 상에 적어도 하나 이상이 적층된다. 이때, 제1 및 제2 반도체 칩(170, 180) 각각은 메모리 칩(memory chip), 구동 칩(driving chip) 등에서 선택된 어느 하나일 수 있다. 이때, 본 발명의 제1 실시예에 따른 적층 패키지(200)는 제1 반도체 칩(170)이 캐비티(C) 내에 삽입되므로, 제1 반도체 칩(170)의 두께만큼 패키지 전체 두께 및 사이즈가 감소될 수 있을 뿐만 아니라, 휨 발생을 최소화할 수 있게 된다.
제1 금속 와이어(175)는 제1 반도체 칩(170)과 내부 회로패턴(110)을 전기적으로 연결하고, 제2 금속 와이어(175)는 제2 반도체 칩(180)과 내부 회로패턴(110)을 전기적으로 연결한다.
봉지부재(190)는 제1 및 제2 반도체 칩(170, 180) 및 인쇄회로기판(110)의 상면을 밀봉한다. 이러한 봉지부재(190)는 외부 충격으로부터 제1 및 제2 반도체 칩(170, 180)과 내부 회로패턴(110)을 보호하는 역할을 한다. 봉지부재(190)는, 일 예로, 에폭시 몰딩 화합물(epoxy molding compound)이 이용될 수 있다.
도 20은 본 발명의 제1 실시예의 변형예에 따른 임베디드 타입 적층 패키지를 나타낸 단면도이다.
도 20에 도시된 바와 같이, 도시된 본 발명의 제1 실시예의 변형예에 따른 임베디드 타입 적층 패키지(300)는 다층 구조의 인쇄회로기판(100)을 갖는 것을 제외하고는 제1 실시예에 따른 적층 패키지와 실질적으로 동일한 구성을 갖는바, 중복 설명은 생략하고 차이점에 대해서만 설명하도록 한다.
즉, 본 발명의 제1 실시예의 변형예에 따른 적층 패키지(300)의 경우, 내부 수지층(130), 외부 회로패턴(140) 및 비아 전극(145)이 적어도 2개 이상씩 각각 적층되는 다층 구조의 인쇄회로기판(100)을 구비한다. 이때, 도 20에서는 각각 3개의 내부 수지층(130), 외부 회로패턴(140) 및 비아 전극(145)이 차례로 적층된 구조를 나타내었다. 이때, 각각의 비아 전극(145)을 매개로 각 층의 외부 회로패턴(140)이 상호 전기적으로 연결된다.
전술한 본 발명의 제1 실시예에 따른 적층 패키지는 제1 반도체 칩을 캐비티의 내부에 삽입되는 형태로 실장하는 것이 가능해질 수 있으므로, 기판의 표면에 반도체 칩이 실장되는 구조와 비교해 볼 때, 제1 반도체 칩의 두께만큼 패키지 전체 두께 및 사이즈가 감소될 수 있을 뿐만 아니라, 휨 발생을 최소화할 수 있다.
또한, 본 발명의 제1 실시예에 따른 적층 패키지는 캐비티의 두께를 원하는 높이만큼 가공하는 것이 가능하여 제1 반도체 칩의 두께에 따른 인쇄회로기판의 제조가 용이할 뿐만 아니라, 필요한 부분만을 선택적으로 형성하기 때문에 작업성이 향상될 수 있어 우수한 캐비티 가공 신뢰성을 확보할 수 있다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형은 본 발명이 제공하는 기술 사상의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.
10 : 캐리어 부재 12 : 수지층
14 : 금속층 16 : 씨드층
110 : 내부 회로패턴 112 : 제1 드라이 필름패턴
114 : 제2 드라이 필름패턴 116 : 제3 드라이 필름패턴
120 : 더미 금속패턴 130 : 내부 수지층
132 : 씨드 금속층 134 : 구리층
135 : 씨드 금속패턴 140 : 외부 회로패턴
145 : 비아 전극 150 : 제1 솔더 마스크 패턴
152 : 제2 솔더 마스크 패턴 160 : 제1 표면 처리층
162 : 제2 표면 처리층 C : 캐비티
V : 비아 홀

Claims (16)

  1. 캐리어 부재 양면의 내부 회로패턴 형성 영역에 대응하여 내부 회로패턴을 형성하는 단계;
    상기 캐리어 부재 양면의 캐비티 형성 영역에 대응하여 더미 금속패턴을 형성하는 단계;
    상기 내부 회로패턴 및 더미 금속패턴이 형성된 캐리어 부재의 양면에 비아 홀을 갖는 내부 수지층을 형성하는 단계;
    상기 내부 수지층 상부 및 비아 홀 내에 외부 회로패턴 및 비아 전극을 각각 형성하는 단계;
    상기 내부 수지층으로부터 캐리어 부재를 제거한 후, 상기 내부 수지층의 양면에 내부 회로패턴 및 외부 회로패턴의 일부를 각각 덮는 제1 및 제2 솔더 마스크 패턴을 형성하는 단계; 및
    상기 더미 금속패턴을 제거하여, 상기 캐비티 형성 영역에 대응하여 내부 수지층을 노출시키는 캐비티를 형성하는 단계;를 포함하는 것을 특징으로 하는 임베디드 타입 인쇄회로기판 제조 방법.
  2. 제1항에 있어서,
    상기 캐리어 부재는
    수지층과, 상기 수지층의 양면에 각각 부착된 금속층과, 상기 금속층의 양면에 각각 부착된 씨드층이 차례로 적층된 5층 구조를 갖는 것을 특징으로 하는 임베디드 타입 인쇄회로기판 제조 방법.
  3. 제2항에 있어서,
    상기 내부 회로패턴 형성 단계는,
    상기 씨드층을 매개로 한 1차 도금을 실시하여 상기 캐리어 부재의 양면에 내부 회로층을 형성하는 단계와,
    상기 내부 회로층을 패터닝하여, 상기 내부 회로패턴 형성 영역에 대응하는 내부 회로패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 임베디드 타입 인쇄회로기판 제조 방법.
  4. 제1항에 있어서,
    상기 더미 금속패턴 형성 단계는,
    상기 내부 회로패턴이 형성된 캐리어 부재의 양면을 각각 덮으며, 캐비티 형성 영역을 노출시키는 제1 드라이 필름패턴을 형성하는 단계와,
    상기 제1 드라이 필름패턴을 이용한 2차 도금을 실시하여 캐비티 형성 영역에 대응하여 더미 금속패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 임베디드 타입의 인쇄회로기판 제조 방법.
  5. 제4항에 있어서,
    상기 더미 금속패턴은
    상기 내부 회로패턴 보다 두껍게 형성하는 것을 특징으로 하는 임베디드 타입의 인쇄회로기판 제조 방법.
  6. 제4항에 있어서,
    상기 더미 금속패턴은
    상기 캐비티 형성 영역에 실장되는 반도체 칩의 두께에 따라 가변적으로 변화시켜 형성하는 것을 특징으로 하는 임베디드 타입의 인쇄회로기판 제조 방법.
  7. 제4항에 있어서,
    상기 더미 금속패턴은
    구리(Cu), 니켈(Ni), 크롬(Cr), 텅스텐(W), 팔라듐(Pd) 및 은(Ag) 중 선택된 1종 이상으로 형성하는 것을 특징으로 하는 임베디드 타입의 인쇄회로기판 제조 방법.
  8. 제1항에 있어서,
    상기 내부 수지층 형성 단계는,
    상기 내부 회로패턴 및 더미 금속패턴이 형성된 캐리어 부재의 양면에 내부 수지층, 씨드 금속층 및 구리층을 차례로 적층하는 단계와,
    상기 씨드 금속층 상부의 구리층을 선택적으로 제거하는 단계와,
    상기 씨드 금속층 및 내부 수지층을 차례로 드릴링하여 내부 회로패턴의 일부를 노출시키는 비아 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 임베디드 타입의 인쇄회로기판 제조 방법.
  9. 제8항에 있어서,
    상기 외부 회로패턴 형성 단계는,
    상기 비아 홀이 형성된 내부 수지층 및 씨드 금속층 상에 제2 드라이 필름패턴을 형성하는 단계와,
    상기 제2 드라이 필름패턴을 이용한 3차 도금을 실시하여 외부 회로패턴 형성 영역 및 비아 홀 형성 영역에 대응하여 외부 회로패턴 및 비아 전극을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 임베디드 타입의 인쇄회로기판 제조 방법.
  10. 제9항에 있어서,
    상기 제2 드라이 필름패턴은
    상기 외부 회로패턴 형성 영역 및 비아 홀 형성 영역은 노출시키고, 상기 내부 수지층 및 씨드 금속층의 상부를 덮도록 형성하는 것을 특징으로 하는 임베디드 타입 인쇄회로기판 제조 방법.
  11. 제1항에 있어서,
    상기 외부 회로패턴 형성 단계와 캐비티 형성 단계 사이에,
    상기 더미 금속패턴을 덮는 제3 드라이 필름패턴을 형성한 후, 상기 제1 및 제2 솔더 마스크 패턴 및 제3 드라이 필름패턴의 외부로 노출된 내부 회로패턴 및 외부 회로패턴의 표면에 제1 및 제2 표면 처리층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 임베디드 타입 인쇄회로기판 제조 방법.
  12. 제11항에 있어서,
    상기 캐비티 형성 단계는
    상기 더미 금속패턴은 노출시키고, 상기 제1 솔더 마스크 패턴 및 제1 표면 처리층 전체를 덮는 제4 드라이 필름패턴을 형성하는 단계와,
    상기 제4 드라이 필름패턴을 이용한 에칭 공정으로 더미 금속패턴을 제거하여, 상기 캐비티 형성 영역에 대응하여 내부 수지층을 노출시키는 캐비티를 형성하는 단계를 포함하는 것을 특징으로 하는 임베디드 타입 인쇄회로기판 제조 방법.
  13. 캐리어 부재 양면의 내부 회로패턴 형성 영역에 대응하여 내부 회로패턴을 형성하는 단계;
    상기 캐리어 부재 양면의 캐비티 형성 영역에 대응하여 더미 필름패턴을 형성하는 단계;
    상기 내부 회로패턴 및 더미 필름패턴이 형성된 캐리어 부재의 양면에 비아 홀을 갖는 내부 수지층을 형성하는 단계;
    상기 내부 수지층 상부 및 비아 홀 내에 외부 회로패턴 및 비아 전극을 각각 형성하는 단계;
    상기 내부 수지층으로부터 캐리어 부재를 제거한 후, 상기 더미 필름패턴을 제거하여 내부 수지층을 노출시키는 캐비티를 형성하는 단계; 및
    상기 내부 수지층의 양면에 내부 회로패턴 및 외부 회로패턴의 일부를 각각 덮는 제1 및 제2 솔더 마스크 패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 임베디드 타입 인쇄회로기판 제조 방법.
  14. 제13항에 있어서,
    상기 캐비티 형성 단계에서,
    상기 더미 필름패턴은 물리적으로 떼어내어 제거하거나, 또는 화학적인 에칭으로 제거하는 것을 특징으로 하는 임베디드 타입 인쇄회로기판 제조 방법.
  15. 제1항 및 제13항 중 어느 한 항에 기재된 임베디드 타입 인쇄회로기판 제조 방법으로 제조된 인쇄회로기판;
    상기 인쇄회로기판의 캐비티 내에 삽입된 제1 반도체 칩;
    상기 인쇄회로기판의 상면 상에 적층된 적어도 하나 이상의 제2 반도체 칩;
    상기 제1 및 제2 반도체 칩과 내부 회로패턴을 전기적으로 각각 연결하는 제1 및 제2 금속 와이어; 및
    상기 제1 및 제2 반도체 칩 및 인쇄회로기판의 상면을 밀봉하는 봉지부재;를 포함하는 것을 특징으로 하는 적층 패키지.
  16. 제15항에 있어서,
    상기 인쇄회로기판은
    내부 수지층, 외부 회로패턴 및 비아 전극이 적어도 2개 이상씩 각각 적층되는 다층 구조를 갖는 것을 특징으로 하는 적층 패키지.
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