KR102521788B1 - 딥 캐비티 구조의 다층 인쇄회로기판 제조 방법 - Google Patents

Abstract

자재에 대한 제한 없이 레이저 드릴링을 통하여 다층의 캐비티를 구현하는 것이 가능하도록 설계된 딥 캐비티 구조의 다층 인쇄회로기판 및 그 제조 방법과, 그 반도체 패키지에 대하여 개시한다.
본 발명에 따른 딥 캐비티 구조의 다층 인쇄회로기판은 가장자리 부분을 관통하는 제1 비아 홀과 중앙 부분을 관통하는 관통 홀을 갖는 제1 수지층; 상기 제1 비아 홀 내에 배치된 제1 비아 전극과, 상기 관통 홀 내에 배치된 관통 전극; 상기 제1 비아 전극 및 관통 전극이 배치된 제1 수지층 상면을 덮으며, 가장자리 부분을 관통하는 제2 비아 홀을 갖는 제2 수지층; 상기 제2 수지층의 제2 비아 홀 내에 배치되어, 상기 제1 비아 전극과 연결된 제2 비아 전극; 상기 제2 비아 전극이 배치된 제2 수지층 상면을 덮으며, 가장자리 부분을 관통하는 제3 비아 홀을 갖는 제3 수지층; 상기 제3 수지층의 제3 비아 홀 내에 배치되어, 상기 제2 비아 전극과 연결된 제3 비아 전극; 및 상기 제2 및 제3 수지층의 중앙 부분을 관통하며, 상기 제1 수지층의 일부 두께를 제거하여, 상기 제1 수지층의 중앙 부분에 배치된 관통 전극을 노출시키는 캐비티;를 포함하는 것을 특징으로 한다.

Description

딥 캐비티 구조의 다층 인쇄회로기판 제조 방법{MANUFACTURING METHOD OF MULTI-LAYERED PRINTED CIRCUIT BOARD OF DEEP CAVITY STRUCTURE}

본 발명은 딥 캐비티 구조의 다층 인쇄회로기판 및 그 제조 방법과, 그 반도체 패키지에 관한 것으로, 보다 상세하게는 자재에 대한 제한 없이 레이저 드릴링을 통하여 다층의 캐비티를 구현하는 것이 가능하도록 설계된 딥 캐비티 구조의 다층 인쇄회로기판 및 그 제조 방법과, 그 반도체 패키지에 관한 것이다.

최근, 전기 및 전자 제품의 고성능화로 전자기기들의 부피는 경량화되고 무게는 가벼워지는 경박 단소화의 요구에 부합하여 반도체 패키지의 박형화, 고밀도 및 고실장화가 중요한 요소로 부각되고 있다.

현재, 컴퓨터, 노트북과 모바일폰 등은 기억 용량의 증가에 따라 대용량의 램(Random Access Memory) 및 플래쉬 메모리(Flash Memory)와 같이 칩의 용량은 증대되고 있지만, 패키지는 소형화되는 경향이 두드러지고 있는 상황이다.

따라서, 핵심 부품으로 사용되는 패키지의 크기는 소형화되는 경향으로 연구 및 개발되고 있으며, 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 여러 가지 기술들이 제안 및 연구되고 있다.

이와 같이, 전자 부품의 고기능화, 소형화의 요구가 급증되는 추세에 있기 때문에 반도체 패키지는 단위 면적당 실장 효율을 높이기 위하여 캐비티가 구비되는 캐비티 인쇄회로기판에 대한 연구가 활발하게 이루어지고 있다.

이에 따라, 제한된 기판 크기 및 표면적에도 불구하고 다기능 및 고기능 동작을 위한 여러 개의 부품 소자들을 실장할 수 있는 캐비티 인쇄회로기판에 대한 연구 개발이 필요한 상황이다.

관련 선행문헌으로는 대한민국 공개특허 제10-2012-0028010호(2012.03.22. 공개)가 있으며, 상기 문헌에는 임베디드 인쇄회로기판 및 이의 제조 방법이 기재되어 있다.

본 발명의 목적은 자재에 대한 제한 없이 레이저 드릴링을 통하여 다층의 캐비티를 구현하는 것이 가능하도록 설계된 딥 캐비티 구조의 다층 인쇄회로기판 및 그 제조 방법과, 그 반도체 패키지를 제공하는 것이다.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판은 가장자리 부분을 관통하는 제1 비아 홀과 중앙 부분을 관통하는 관통 홀을 갖는 제1 수지층; 상기 제1 비아 홀 내에 배치된 제1 비아 전극과, 상기 관통 홀 내에 배치된 관통 전극; 상기 제1 비아 전극 및 관통 전극이 배치된 제1 수지층 상면을 덮으며, 가장자리 부분을 관통하는 제2 비아 홀을 갖는 제2 수지층; 상기 제2 수지층의 제2 비아 홀 내에 배치되어, 상기 제1 비아 전극과 연결된 제2 비아 전극; 상기 제2 비아 전극이 배치된 제2 수지층 상면을 덮으며, 가장자리 부분을 관통하는 제3 비아 홀을 갖는 제3 수지층; 상기 제3 수지층의 제3 비아 홀 내에 배치되어, 상기 제2 비아 전극과 연결된 제3 비아 전극; 및 상기 제2 및 제3 수지층의 중앙 부분을 관통하며, 상기 제1 수지층의 일부 두께를 제거하여, 상기 제1 수지층의 중앙 부분에 배치된 관통 전극을 노출시키는 캐비티;를 포함하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 딥 캐비티 구조 반도체 패키지는 팁 캐비티 구조의 다층 인쇄회로기판; 상기 캐비티에 의해 노출된 관통 전극 상에 배치된 금속 범프; 및 상기 금속 범프를 매개로 상기 다층 인쇄회로기판의 캐비티 내에 실장된 반도체 칩;을 포함하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판 제조 방법은 (a) 양면에 동박을 갖는 제2 수지층의 가장자리 부분을 관통하는 제2 비아 홀을 형성하는 단계; (b) 상기 동박을 매개로 금속층을 형성한 후, 선택적으로 패터닝하여 상기 제2 비아 홀 내에 배치되는 제2 비아 전극과, 상기 제2 수지층의 하면 중앙 부분에 배치되는 더미 패턴을 형성하는 단계; (c) 상기 제2 비아 전극 및 더미 패턴이 형성된 제2 수지층의 양면에 제1 씨드층을 갖는 제1 수지층과, 제2 씨드층을 갖는 제3 수지층을 적층하는 단계; (d) 상기 제1 및 제2 씨드층과 제1 및 제3 수지층의 가장자리 부분 및 중앙 부분을 각각 제거하여, 상기 제2 전극의 상부 및 하부를 각각 노출시키는 제1 비아 홀 및 제3 비아 홀과 관통 홀을 형성하는 단계; (e) 상기 제1 및 제2 씨드층을 매개로 금속 도금층을 형성한 후, 선택적으로 패터닝하여 상기 제1 및 제3 비아홀 내에 각각 배치되어, 상기 제2 비아 전극과 각각 연결되는 제1 비아 전극 및 제3 비아 전극과, 상기 관통 홀 내에 배치되는 관통 전극을 형성하는 단계; (f) 상기 제1 수지층의 하면과 제3 수지층의 상면 가장자리 부분을 덮는 마스크 패턴을 형성하는 단계; (g) 상기 마스크 패턴의 외측으로 노출된 제3 수지층 및 제2 수지층을 차례로 레이저 드릴링으로 제거하여 캐비티를 형성하는 단계; 및 (h) 상기 캐비티에 의해 노출된 더미 패턴 및 마스크 패턴을 제거하는 단계;를 포함하는 것을 특징으로 한다.

본 발명에 따른 딥 캐비티 구조의 다층 인쇄회로기판 및 그 제조 방법과, 그 반도체 패키지는 딥 캐비티를 형성하기 위해 캐비티 형성 공정시 마스크 패턴을 형성한 후 레이저 드릴링을 이용하여 캐비티를 형성하고 마스크 패턴 및 더미 패턴을 함께 습식 식각으로 제거하는 것을 통해 해결하였다.

이에 따라, 본 발명에 따른 딥 캐비티 구조의 다층 인쇄회로기판 및 그 제조 방법과, 그 반도체 패키지는 캐비티를 형성하고자 하는 수지층에 마스크 패턴을 형성하고 레이저 드릴링을 통하여 일괄적으로 다수의 수지층을 제거하여 캐비티를 형성하고 나서 마스크 패턴과 더미 패턴을 습식 식각으로 함께 제거하여 캐비티 내에 전극 패드가 존재하지 않는 패드 프리 딥 캐비티(Pad Free Deep Cavity)를 구현하는 것이 가능해질 수 있다.

이 결과, 본 발명에 따른 딥 캐비티 구조의 다층 인쇄회로기판 및 그 제조 방법과, 그 반도체 패키지는 레이저 드릴링을 통하여 다층 구조의 수지층에 대해서도 캐비티를 구현하는 것이 가능하고, 수지층들에 대한 재질에도 제한이 없을 뿐만 아니라, 캐비티 내에 전극 패드가 없어 디자인에 대한 자유도를 높일 수 있는 효과를 발휘할 수 있다.

아울러, 본 발명에 따른 딥 캐비티 구조의 다층 인쇄회로기판 및 그 제조 방법과, 그 반도체 패키지는 딥 캐비티 구조 다층 인쇄회로기판의 캐비티 내에 다기능 및 고기능 동작을 위한 여러 개의 반도체 칩들이 임베디드 타입으로 실장될 수 있으므로 두께 감소 없이 고기능화 및 소형화의 요구에 부합할 수 있게 된다.

도 1은 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판을 나타낸 단면도.
도 2는 도 1의 A 부분을 확대하여 나타낸 단면도.
도 3은 본 발명의 실시예에 따른 딥 캐비티 구조 반도체 패키지를 나타낸 단면도.
도 4 내지 도 13은 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판 제조 방법을 나타낸 공정 순서도.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판 및 그 제조 방법과, 그 반도체 패키지에 관하여 상세히 설명하면 다음과 같다.

도 1은 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판을 나타낸 단면도이고, 도 2는 도 1의 A 부분을 확대하여 나타낸 단면도이다.

도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판(100)은 제1 수지층(110), 제1 비아 전극(112), 관통 전극(114), 제2 수지층(120), 제2 비아 전극(122), 제3 수지층(130), 제3 비아 전극(132) 및 캐비티(C)를 포함한다.

제1 수지층(110)은 상면 및 상면에 반대되는 하면을 갖는 플레이트 형상을 가질 수 있다. 이러한 제1 수지층(110)은 가장자리 부분을 관통하는 제1 비아 홀(V1)과 중앙 부분을 관통하는 관통 홀(T)을 갖는다.

이때, 도 1에서는 제1 비아 홀(V1)이 제1 수지층(110)의 양측 가장자리 부분에 배치되고, 관통 홀(T)이 제1 수지층(110)의 중앙 부분에 2개가 배치된 것으로 나타내었으나, 이는 예시적인 것으로 그 수 및 위치는 다양하게 변경될 수 있다는 것은 자명한 사실일 것이다.

이러한 제1 수지층(110)은 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, RCC(resin coated copper), PID(Photo-Image able Dielectric) 등에서 선택된 어느 하나 이상의 재질이 이용될 수 있다.

제1 비아 전극(112)은 제1 비아 홀(V1) 내에 배치되고, 관통 전극(114)은 관통 홀(T) 내에 배치된다. 여기서, 제1 비아 전극(112) 및 관통 전극(114)은 전도성이 우수한 구리(Cu)로 각각 형성되는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.

이러한 제1 비아 전극(112)은 제1 비아 홀(V1)의 내부 및 제1 수지층(110)의 하면에 배치된다. 아울러, 관통 전극(114)은 관통 홀(T)의 내부 및 제1 수지층(110)의 하면에 배치된다.

여기서, 관통 전극(114)은 관통 홀(T)의 내부에 매립되며, 제1 수지층(110)의 상면과 동일 선상에 배치된 일부가 캐비티(C)에 의해 외부로 노출된다.

제2 수지층(120)은 제1 비아 전극(112) 및 관통 전극(114)이 배치된 제1 수지층(110)의 상면을 덮는다. 이러한 제2 수지층(120)은 가장자리 부분을 관통하는 제2 비아 홀(V2)을 갖는다.

여기서, 제2 수지층(120)은, 제1 수지층(110)과 마찬가지로, 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, RCC(resin coated copper), PID(Photo-Image able Dielectric) 등에서 선택된 어느 하나 이상의 재질이 이용될 수 있다.

제2 비아 전극(122)은 제2 수지층(120)의 제2 비아 홀(V2) 내에 배치된다. 이러한 제2 비아 전극(122)은 제2 비아 홀(V2)의 내부와 제2 수지층(120)의 상면 및 하면에 각각 배치되어, 제1 비아 전극(112)과 전기적으로 연결된다. 이를 위해, 제2 수지층(120)의 제2 비아 홀(V2)은 제1 수지층(110)의 제1 비아 홀(V1)과 실질적으로 동일한 위치에 배치되는 것이 바람직하다.

이때, 제2 비아 전극(122)은 전도성이 우수한 구리(Cu)로 형성되는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.

제3 수지층(130)은 제2 비아 전극(122)이 배치된 제2 수지층(120)의 상면을 덮는다. 이러한 제3 수지층(130)은 가장자리 부분을 관통하는 제3 비아 홀(V3)을 갖는다.

여기서, 제3 수지층(130)은, 제1 및 제2 수지층(110, 120)과 마찬가지로, 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, RCC(resin coated copper), PID(Photo-Image able Dielectric) 등에서 선택된 어느 하나 이상의 재질이 이용될 수 있다.

제3 비아 전극(132)은 제3 수지층(130)의 제3 비아 홀(V3) 내에 배치된다. 이러한 제3 비아 전극(132)은 제3 비아 홀(V3)의 내부 및 제3 수지층(130)의 상면에 배치되어, 제2 비아 전극(122)과 전기적으로 연결된다. 이를 위해, 제3 수지층(130)의 제3 비아 홀(V3)은 제1 및 제2 수지층(110, 120)의 제1 및 제2 비아 홀(V1, V2)과 실질적으로 동일한 위치에 배치되는 것이 바람직하다.

캐비티(C)는 제2 및 제3 수지층(120, 130)의 중앙 부분을 관통하며, 제1 수지층(110)의 일부 두께를 제거하여, 제1 수지층(110)의 중앙 부분에 배치된 관통 전극(114)을 노출시킨다.

이에 따라, 제1 수지층(110)의 중앙 부분은 제1 두께를 갖고, 제1 수지층(110)의 가장자리 부분은 제1 두께보다 두꺼운 제2 두께를 갖는다.

이때, 캐비티(C)에 의해 노출되는 내벽에는 제2 및 제3 수지층(120, 130)의 내측으로 제1 수지층(110)의 측벽 일부가 제거된 언더컷(U)이 더 형성된다. 이러한 언더컷(U)은 캐비티(C)에 의해 노출되는 제1 수지층(110)의 상면에 배치되어 있던 더미 패턴이 마스크 패턴을 습식 식각으로 제거하는 과정에서 함께 제거되어 형성된 것이다.

또한, 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판(100)은 제1 솔더 마스크(140) 및 제2 솔더 마스크(142)를 더 포함할 수 있다.

제1 솔더 마스크(140)는 제1 비아 전극(112) 및 관통 전극(114)의 일부를 제외한 제1 수지층(110)의 하면을 덮도록 형성된다.

제2 솔더 마스크(142)는 제3 비아 전극(132)의 일부를 제외한 제3 수지층(130)의 상면을 덮도록 형성된다.

제1 및 제2 솔더 마스크(140, 142)는 포토 솔더 레지스트(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택된 하나의 재질이 이용될 수 있다.

기존의 캐비티 제작은 습식 식각 방식으로 실시하였는데, 이러한 습식 식각으로 캐비티를 형성할 시에는 단층 구조에서는 문제가 없으나 다층 인쇄회로기판을 구현할 시 다수의 수지층의 재질에 대한 제한적인 문제점이 있으며, 다수의 수지층을 한꺼번에 제거하는 것 또한 어려워 다층 인쇄회로기판을 제작하는 것이 불가능하였다.

이에 반해, 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판은 딥 캐비티를 형성하기 위해 캐비티 형성 공정시 마스크 패턴을 형성한 후 레이저 드릴링을 이용하여 캐비티를 형성하고 마스크 패턴 및 더미 패턴을 함께 습식 식각으로 제거하는 것을 통해 해결하였다.

이에 따라, 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판은 캐비티를 형성하고자 하는 수지층에 마스크 패턴을 형성하고 레이저 드릴링을 통하여 일괄적으로 다수의 수지층을 제거하여 캐비티를 형성하고 나서 마스크 패턴과 더미 패턴을 습식 식각으로 함께 제거하여 캐비티 내에 전극 패드가 존재하지 않는 패드 프리 딥 캐비티(Pad Free Deep Cavity)를 구현하는 것이 가능해질 수 있다.

이 결과, 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판은 레이저 드릴링을 통하여 다층 구조의 수지층에 대해서도 캐비티를 구현하는 것이 가능하고, 수지층들에 대한 재질에도 제한이 없을 뿐만 아니라, 캐비티 내에 전극 패드가 없어 디자인에 대한 자유도를 높일 수 있는 효과가 있다.

한편, 도 3은 본 발명의 실시예에 따른 딥 캐비티 구조 반도체 패키지를 나타낸 단면도이다.

도 3을 참조하면, 본 발명의 실시예에 따른 딥 캐비티 구조 반도체 패키지(300)는 딥 캐비티 다층 인쇄회로기판(100), 금속 범프(230) 및 반도체 칩(200)을 포함한다.

딥 캐비티 다층 인쇄회로기판(100)은 도 1 및 도 2를 참조하여 설명한 것과 실질적으로 동일한 것이 이용될 수 있다.

금속 범프(230)는 다층 인쇄회로기판(100)의 캐비티(C)에 의해 노출되는 관통 전극(114) 상에 적층된다. 이러한 금속 범프(230)로는 솔더 볼, 금속 스터드 등이 이용될 수 있으나, 이에 제한되는 것은 아니다.

반도체 칩(200)은 금속 범프(230)를 매개로 다층 인쇄회로기판(100)의 캐비티(C) 내에 임베디드 형태로 실장된다.

이와 같이, 반도체 칩(200)은 반도체 칩(200)의 본딩 패드(210)가 금속 범프(230)를 매개로 직접 접속되는 플립 칩 본딩 방식으로 실장될 수 있다. 이외에도, 반도체 칩(200)은 금속 와이어를 이용한 본딩 방식, 관통 비아(TVS)를 이용한 본딩 방식 등 다양한 방식이 적용될 수 있다.

도 3에서는 1개의 반도체 칩(200)이 캐비티(C) 내에 실장된 구조를 나타내었으나, 이는 예시적인 것으로 반도체 칩(200)은 2개 이상이 캐비티(C) 내에 실장될 수도 있다.

이러한 반도체 칩(200)은 메모리 반도체 칩, 구동 반도체 칩 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.

전술한 본 발명의 실시예에 따른 딥 캐비티 구조 반도체 패키지는 딥 캐비티 구조 다층 인쇄회로기판의 캐비티 내에 다기능 및 고기능 동작을 위한 여러 개의 반도체 칩들이 임베디드 타입으로 실장될 수 있으므로 두께 감소 없이 고기능화 및 소형화의 요구에 부합할 수 있게 된다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판 제조 방법에 대하여 설명하도록 한다.

도 4 내지 도 13은 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판 제조 방법을 나타낸 공정 순서도이다.

도 4에 도시된 바와 같이, 양면에 동박(10)이 적층된 제2 수지층(120)을 마련한다. 여기서, 제2 수지층(120)은 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, RCC(resin coated copper), PID(Photo-Image able Dielectric) 등에서 선택된 어느 하나 이상의 재질이 이용될 수 있다.

다음으로, 도 5에 도시된 바와 같이, 양면에 동박(10)을 갖는 제2 수지층(120)의 가장자리 부분을 관통하는 제2 비아 홀(V2)을 형성한다.

여기서, 제2 비아 홀(V2)은 레이저 드릴링 방식, 펀칭 방식, 식각 방식 등에서 선택된 어느 하나의 방식에 의해 형성될 수 있다.

이러한 제2 비아 홀(V2)은 제2 수지층(120)의 양측 가장자리에 각각 형성될 수 있으나, 이는 예시적인 것으로 그 수 및 위치는 다양한 형태로 변경될 수 있다는 것은 자명한 사실일 것이다.

도 6에 도시된 바와 같이, 제2 비아 홀(V2)이 형성된 제2 수지층(120) 양면에 배치된 동박(도 5의 10)을 매개로 금속층을 형성한 후, 선택적으로 패터닝하여 제2 비아 홀(V2) 내에 배치되는 제2 비아 전극(122)과, 제2 수지층(120)의 하면 중앙 부분에 배치되는 더미 패턴(124)을 형성한다.

여기서, 제2 비아 전극(122)은 제2 비아 홀(V2)의 내부 및 제2 수지층(120)의 상면 및 하면에 각각 배치된다. 그리고, 더미 패턴(124)은 제2 수지층(120)의 하면에 배치되어, 캐비티 형성 영역과 대응되는 위치에 형성된다.

여기서, 제2 비아 전극(122) 및 더미 패턴(124)은 전도성이 우수한 구리(Cu)로 각각 형성되는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.

다음으로, 도 7에 도시된 바와 같이, 제2 비아 전극(122) 및 더미 패턴(124)이 형성된 제2 수지층(120)의 양면에 제1 씨드층(20)을 갖는 제1 수지층(110)과, 제2 씨드층(30)을 갖는 제3 수지층(130)을 적층한다.

이에 따라, 제2 수지층(120)의 상면에는 제3 수지층(130) 및 제2 씨드층(30)이 차례로 적층되고, 제2 수지층(120)의 하면에는 제1 수지층(110) 및 제1 씨드층(20)이 차례로 적층된다.

여기서, 제1 및 제3 수지층(110, 130) 각각은, 제2 수지층(120)과 마찬가지로, 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, RCC(resin coated copper), PID(Photo-Image able Dielectric) 등에서 선택된 어느 하나 이상의 재질이 이용될 수 있다.

도 8에 도시된 바와 같이, 제1 및 제2 씨드층(20, 30)과 제1 및 제3 수지층(110, 130)의 가장자리 부분 및 중앙 부분을 각각 제거하여, 제2 비아 전극(122)의 상부 및 하부를 각각 노출시키는 제1 비아 홀(V1) 및 제3 비아 홀(V3)과 관통 홀(T)을 형성한다.

이때, 제1 비아 홀(V1)은 제2 비아 홀(V2)과 대응되는 위치에 배치되어, 제2 비아 전극(V2) 하부를 노출시키고, 제3 비아 홀(V3)은 제1 및 제2 비아 홀(V1, V2)과 대응되는 위치에 배치되어, 제2 비아 전극(V2)의 상부를 노출시킨다.

또한, 관통 전극(114)은 제1 수지층(110)의 중앙 부분에 적어도 하나가 배치되어, 더미 패턴(124)의 일부를 노출시킨다.

이에 따라, 제1 및 제3 비아 홀(V1, V3)에 의해 제2 비아 전극(122)의 양측 일부가 외부로 각각 노출되고, 관통 홀(T)에 의해 더미 패턴(124)의 일부가 외부로 노출된다.

여기서, 제1 및 제3 비아 홀(V1, V3)과 관통 홀(T)은 레이저 드릴링 방식, 펀칭 방식, 식각 방식 등에서 선택된 어느 하나의 방식에 의해 형성될 수 있다.

다음으로, 도 9에 도시된 바와 같이, 제1 및 제2 씨드층(도 8의 20, 30)을 매개로 금속 도금층을 형성한 후, 선택적으로 패터닝하여 제1 및 제3 비아홀(V1, V3) 내에 각각 배치되어, 제2 비아 전극(122)과 각각 연결되는 제1 비아 전극(112) 및 제3 비아 전극(132)과, 관통 홀(T) 내에 배치되는 관통 전극(114)을 형성한다.

이에 따라, 제1 및 제3 비아 전극(112, 132)은 제1 및 제3 비아 홀(V1, V3) 내에 각각 배치되고, 관통 전극(114)은 관통 홀(T) 내에 배치된다. 여기서, 제1 및 제3 비아 전극(112, 132) 및 관통 전극(114)은 전도성이 우수한 구리(Cu)로 각각 형성되는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.

이러한 제1 비아 전극(112)은 제1 비아 홀(V1)의 내부 및 제1 수지층(110)의 하면에 배치되어, 제2 비아 전극(122)과 전기적으로 연결되고, 제3 비아 전극(132)은 제3 비아 홀(V3)의 내부 및 제3 수지층(130)의 상면에 배치되어, 제2 비아 전극(122)과 전기적으로 연결된다. 이에 따라, 제1 비아 전극(112), 제2 비아 전극(122) 및 제3 비아 전극(132) 상호 간이 동일 선상에서 전기적으로 연결되는 구조이므로, 전기적 연결 경로가 단축되어 고속 동작에도 효율적으로 대처하는 것이 가능해질 수 있다.

도 10에 도시된 바와 같이, 제1 비아 전극(112) 및 관통 전극(114)의 일부를 제외한 제1 수지층(110)의 하면을 덮는 제1 솔더 마스크(140)와, 제3 비아 전극(132)의 일부를 제외한 제3 수지층(130)의 상면을 덮는 제2 솔더 마스크(142)를 형성한다.

이때, 본 발명에서는 제1 및 제2 솔더 마스크(140, 142)가 캐비티를 형성하기 전 단계에 형성되는 것으로 도시하였으나, 이는 예시적인 것으로 캐비티를 형성한 후에 형성될 수도 있다.

여기서, 제1 및 제2 솔더 마스크(140, 142)는 포토 솔더 레지스트(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택된 하나의 재질이 이용될 수 있다.

다음으로, 도 11에 도시된 바와 같이, 제1 및 제2 솔더 마스크(140, 142)가 형성된 제1 수지층(110)의 하면과 제3 수지층(130)의 상면 가장자리 부분을 덮는 마스크 패턴(150)을 형성한다.

이에 따라, 제1 및 제2 솔더 마스크(140, 142)와 제1 내지 제3 비아 전극(112, 122, 132)과 관통 전극(114)은 마스크 패턴(150)에 의해 보호되고, 제3 수지층(130)의 상면 중앙 부분이 외부로 노출된다.

도 12에 도시된 바와 같이, 마스크 패턴(150)의 외측으로 노출된 제3 수지층(130) 및 제2 수지층(120)을 차례로 레이저 드릴링으로 제거하여 캐비티(C)를 형성한다.

이와 같이, 본 발명에서는 딥 캐비티(C)를 형성하기 위해 캐비티 형성 공정시 마스크 패턴(150)을 형성한 후 레이저를 국부적으로 조사하는 레이저 드릴링 방식으로 캐비티(C)를 형성하는 것에 의해 딥 캐비티(deep cavity)를 구현하는 것이 가능해질 수 있다.

다음으로, 도 13에 도시된 바와 같이, 캐비티(C)에 의해 노출된 더미 패턴(도 12의 124) 및 마스크 패턴(도 12의 150)을 제거한다.

여기서, 더미 패턴과 마스크 패턴은 습식 식각으로 제거한다. 이러한 더미 패턴의 제거로, 캐비티(C)에 의해 노출되는 내벽에는 제2 및 제3 수지층(120, 130)의 내측으로 제1 수지층(110)의 측벽 일부가 제거된 언더컷(U)이 형성된다. 즉, 언더컷(U)은 캐비티(C)에 의해 노출되는 제1 수지층(110)의 상면에 배치되어 있던 더미 패턴이 마스크 패턴을 습식 식각으로 제거하는 과정에서 함께 제거되어 형성된다.

이 결과, 관통 전극(114)은 관통 홀(T)의 내부에 매립되며, 제1 수지층(110)의 상면과 동일 선상에 배치된 일부가 캐비티(C)에 의해 외부로 노출된다.

이와 같이, 본 발명에서는 캐비티(C)를 형성하고자 하는 수지층에 마스크 패턴을 형성한 후, 레이저 드릴링을 통하여 일괄적으로 다수의 수지층을 제거하여 캐비티(C)를 형성하고 나서 마스크 패턴과 더미 패턴을 습식 식각으로 함께 제거하여 캐비티(C) 내에 전극 패드가 존재하지 않는 패드 프리 딥 캐비티(Pad Free Deep Cavity)를 구현한 것이다.

이 결과, 본 발명에서는 레이저 드릴링을 통하여 다층의 수지층에 대해서도 캐비티(C)를 구현하는 것이 가능하고, 수지층들에 대한 재질에도 제한 없이 사용 가능할 뿐만 아니라, 캐비티(C) 내에 전극 패드가 없어 디자인에 대한 자유도를 높일 수 있는 효과를 발휘할 수 있다.

상기의 과정에 의해, 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판(100)이 제조될 수 있다.

이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형은 본 발명이 제공하는 기술 사상의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.

100 : 다층 인쇄회로기판 110 : 제1 수지층
112 : 제1 비아 전극 114 : 관통 전극
120 : 제2 수지층 122 : 제2 비아 전극
130 : 제3 수지층 132 : 제3 비아 전극
140 : 제1 솔더 마스크 142 : 제2 솔더 마스크
V1, V2, V3 : 제1, 제2, 제3 비아 홀 T : 관통 홀
C : 캐비티 U : 언더컷

Claims (2)

1. (a) 양면에 동박을 갖는 제2 수지층의 가장자리 부분을 관통하는 제2 비아 홀을 형성하는 단계;
   (b) 상기 동박을 매개로 금속층을 형성한 후, 선택적으로 패터닝하여 상기 제2 비아 홀 내에 배치되는 제2 비아 전극과, 상기 제2 수지층의 하면 중앙 부분에 배치되는 더미 패턴을 형성하는 단계;
   (c) 상기 제2 비아 전극 및 더미 패턴이 형성된 제2 수지층의 양면에 제1 씨드층을 갖는 제1 수지층과, 제2 씨드층을 갖는 제3 수지층을 적층하는 단계;
   (d) 상기 제1 및 제2 씨드층과 제1 및 제3 수지층의 가장자리 부분 및 중앙 부분을 각각 제거하여, 상기 제2 비아 전극의 상부 및 하부를 각각 노출시키는 제1 비아 홀 및 제3 비아 홀과 관통 홀을 형성하는 단계;
   (e) 상기 제1 및 제2 씨드층을 매개로 금속 도금층을 형성한 후, 선택적으로 패터닝하여 상기 제1 및 제3 비아홀 내에 각각 배치되어, 상기 제2 비아 전극과 각각 연결되는 제1 비아 전극 및 제3 비아 전극과, 상기 관통 홀 내에 배치되는 관통 전극을 형성한 후, 상기 제1 비아 전극 및 관통 전극의 일부를 제외한 제1 수지층의 하면을 덮는 제1 솔더 마스크과, 상기 제3 비아 전극의 일부를 제외한 제3 수지층의 상면을 덮는 제2 솔더 마스크를 형성하는 단계;
   (f) 상기 제1 및 제2 솔더 마스크가 형성된 제1 수지층의 하면과 제3 수지층의 상면 가장자리 부분을 덮는 마스크 패턴을 형성하는 단계;
   (g) 상기 마스크 패턴의 외측으로 노출된 제3 수지층 및 제2 수지층을 차례로 레이저 드릴링으로 제거하여 캐비티를 형성하는 단계; 및
   (h) 상기 캐비티에 의해 노출된 더미 패턴 및 마스크 패턴을 제거하는 단계;를 포함하며,
   상기 관통 전극은 상기 관통 홀의 내부 및 제1 수지층의 하면에 배치되고, 상기 관통 전극은 상기 관통 홀의 내부에 매립되며, 상기 제1 수지층의 상면과 동일 선상에 배치된 일부가 캐비티에 의해 외부로 노출되고,
   상기 캐비티에 의해 노출되는 내벽에는, 상기 제2 및 제3 수지층의 내측으로 상기 제1 수지층의 측벽 일부가 제거된 언더컷이 더 형성되어 있고,
   상기 제1 수지층의 중앙 부분은 제1 두께를 갖고, 상기 제1 수지층의 가장자리 부분은 상기 제1 두께보다 두꺼운 제2 두께를 갖되,
   상기 제2 두께에서 제1 두께를 뺀 값은 상기 제2 비아 전극의 전체 두께 중 상기 제2 수지층의 하면으로부터 상기 제1 수지층의 하면 방향으로 돌출된 두께와 동일한 값을 가지며,
   상기 (h) 단계에서, 상기 더미 패턴과 마스크 패턴은 습식 식각으로 제거하는 것에 의해, 상기 제2 두께에서 제1 두께를 뺀 값은 상기 더미 패턴과 동일한 두께를 갖고,
   상기 (g) 단계에서, 상기 캐비티는 레이저 드릴링을 통하여 다층 구조의 제3 수지층 및 제2 수지층을 차례로 제거하는 것에 의해, 상기 제2 및 제3 수지층의 중앙 부분을 관통하도록 형성되고,
   상기 (h) 단계에서, 상기 언더컷은 캐비티에 의해 노출된 더미 패턴 및 마스크 패턴을 습식 식각으로 함께 제거하는 것에 의해, 상기 제1 수지층의 일부 두께가 제거되어 형성된 것을 특징으로 하는 딥 캐비티 구조의 다층 인쇄회로기판 제조 방법.
   
2. 제1항에 있어서,
   상기 (d) 단계에서,
   상기 제1 비아 홀은 제2 비아 홀과 대응되는 위치에 배치되어, 상기 제2 비아 전극의 하부를 노출시키고,
   상기 제3 비아 홀은 제1 및 제2 비아 홀과 대응되는 위치에 배치되어, 상기 제2 비아 전극의 상부를 노출시키며,
   상기 관통 홀은 제1 수지층의 중앙 부분에 적어도 하나가 배치되어, 상기 더미 패턴의 일부를 노출시키는 것을 특징으로 하는 딥 캐비티 구조의 다층 인쇄회로기판 제조 방법.

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