WO2023096462A1 - 회로 기판 - Google Patents

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WO2023096462A1
WO2023096462A1 PCT/KR2022/019076 KR2022019076W WO2023096462A1 WO 2023096462 A1 WO2023096462 A1 WO 2023096462A1 KR 2022019076 W KR2022019076 W KR 2022019076W WO 2023096462 A1 WO2023096462 A1 WO 2023096462A1
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WO
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layer
pattern
insulating layer
thickness
cavity
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Application number
PCT/KR2022/019076
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English (en)
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신종배
이수민
정재훈
정지철
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엘지이노텍 주식회사
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
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    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits

Definitions

  • the embodiment relates to a circuit board, and particularly relates to a circuit board, a semiconductor package, and an antenna device including the circuit board.
  • a circuit board applied to a conventional 5G communication system has a structure in which a plurality of boards are integrated. As a result, the conventional circuit board has a relatively large thickness. Accordingly, the overall thickness of the conventional circuit board is reduced by reducing the thickness of the insulating layer.
  • the circuit board when the circuit board is applied to an antenna device, the circuit board includes an antenna part corresponding to the antenna board or the antenna power supply board, and a driving part corresponding to the transceiver board.
  • the antenna unit and the driving unit have a structure in which they are arranged and coupled in a mutually perpendicular direction.
  • the antenna pattern included in the antenna unit may radiate a signal in a vertical direction. Accordingly, when the thickness of the substrate corresponding to the antenna unit is reduced, mutual signal interference between the antenna unit and the driving unit may occur. As a result, there is a problem in that radiation characteristics of the antenna pattern are degraded or communication performance by the driving unit is reduced.
  • the embodiment provides a circuit board with a new structure, a semiconductor package, and an antenna device including the same.
  • the embodiment provides a slim circuit board, a semiconductor package, and an antenna device including the slim circuit board and minimizing signal interference.
  • embodiments provide a circuit board capable of minimizing a distance of a signal line between a driving element and an antenna pattern, a semiconductor package, and an antenna device including the same.
  • the embodiment is intended to provide a circuit board, a semiconductor package, and an antenna device including the same, which can increase the depth of the cavity under the same conditions.
  • embodiments are intended to provide a circuit board, a semiconductor package, and an antenna device including the circuit board capable of minimizing the space occupied by the cavity.
  • embodiments provide a circuit board capable of preventing damage to a pad during a laser process, a semiconductor package, and an antenna device including the same.
  • the embodiment provides a circuit board, a semiconductor package, and an antenna device including the circuit board capable of securing adhesion between a plurality of insulating layers.
  • the embodiment provides a circuit board, a semiconductor package, and an antenna device including the circuit board capable of securing adhesion to a molding layer for molding a semiconductor element.
  • a circuit board includes a first insulating layer; a first pattern layer disposed on an upper surface of the first insulating layer; and a second insulating layer disposed on the upper surface of the first insulating layer and the upper surface of the first pattern layer and including a cavity, wherein the upper surface of the first insulating layer corresponds to the lower surface of the cavity.
  • An upper surface and a second upper surface having a step difference from the first upper surface and not vertically overlapping the lower surface of the cavity, wherein the first pattern layer includes a first pattern part disposed on the first upper surface; and a second pattern portion disposed on the second upper surface, wherein a thickness of the first pattern portion is smaller than a thickness of the second pattern portion.
  • the upper surface of the first pattern part is located lower than the upper surface of the second pattern part.
  • the lower surface of the first pattern part is located on the same plane as the lower surface of the second pattern part.
  • the first pattern layer includes a third pattern portion disposed in a boundary region between the first upper surface and the second upper surface of the first insulating layer, and the thickness of the third pattern portion is the thickness of the second pattern portion. smaller than
  • an upper surface of the first pattern part does not contact the second insulating layer, and upper surfaces of the second and third pattern parts contact the second insulating layer.
  • the upper surface of the third pattern part is located higher than the upper surface of the first pattern part, and the lower surface of the third pattern part is located higher than the lower surface of the second pattern part.
  • the upper surface of the third pattern part is located on the same plane as the upper surface of the second pattern part, and the lower surface of the third pattern part is located on the same plane as or higher than the upper surface of the first pattern part.
  • the second pattern part may include a first metal layer horizontally overlapping the first pattern part; and a second metal layer disposed on the first metal layer and in contact with the second upper surface of the first insulating layer.
  • a thickness of the first metal layer of the second pattern part corresponds to a thickness of the first pattern part
  • a thickness of the second metal layer of the second pattern part corresponds to a thickness of the third pattern part
  • the first upper surface of the first insulating layer is located lower than the second upper surface.
  • first upper surface of the first insulating layer is positioned lower than the upper surfaces of the second pattern part and the third pattern part, and the second upper surface of the first insulating layer comprises the second pattern part and the third pattern part. 3 It is located on the same plane as the upper surface of the pattern part.
  • the first upper surface of the first insulating layer is positioned on the same plane as the upper surface of the first pattern part or the lower surface of the third pattern part.
  • the first upper surface of the first insulating layer has a step with the upper surface of the first pattern part.
  • the first pattern part satisfies a range of 51% to 85% of the thickness of the second pattern part
  • the third pattern part satisfies a range of 15% to 49% of the thickness of the second pattern part.
  • the circuit board includes a second pattern layer disposed on the other surface of the first insulating layer, and the number of layers of the second pattern layer is different from the number of layers of the second pattern part of the first pattern layer.
  • the thickness of the second pattern portion of the first pattern layer is the same as the thickness of the second pattern layer.
  • a first through-electrode penetrating the first insulating layer and connecting between any one of the first pattern part and the second pattern part of the first pattern layer and the second pattern layer, wherein the first through-electrode The thickness of the through electrode is less than or equal to the thickness of the second pattern portion of the first pattern layer or the thickness of the second pattern layer.
  • the cavity is adjacent to the upper surface of the second insulating layer, adjacent to the first part having a first slope whose width changes toward the first insulating layer, and adjacent to the lower surface of the second insulating layer, A second part whose width changes toward the first insulating layer and has a second inclination different from the first inclination, wherein the first inclination with respect to the upper surface of the first pattern part is relative to the upper surface of the first pattern part. greater than the second slope.
  • the vertical length of the first part is smaller than the vertical length of the second part.
  • a semiconductor package includes a first insulating layer; a second insulating layer disposed on one surface of the first insulating layer and including a cavity; A first pattern part disposed between the first insulating layer and the second insulating layer and disposed in a first region vertically overlapping the cavity, and a first pattern portion disposed in a second region not vertically overlapping the cavity.
  • a first pattern layer including two pattern parts and a third pattern part disposed in a boundary area between the first and second areas; a second pattern layer disposed on the other surface of the first insulating layer; a third pattern layer disposed on an upper surface of the second insulating layer; a connection part disposed on the first pattern part of the first pattern layer; and an element mounted on the connection part, wherein the upper surface of the first pattern part is positioned lower than the upper surfaces of the second and third pattern parts, and the upper surface of the second pattern part is positioned on the same plane as the upper surface of the third pattern part.
  • the lower surface of the third pattern part is located higher than the lower surfaces of the first and second pattern parts, and the lower surface of the first pattern part is located on the same plane as the lower surface of the second pattern part.
  • the first to third pattern layers include a first circuit part disposed in an area that does not vertically overlap the cavity, and a second circuit part disposed in an area that vertically overlaps the cavity,
  • the first circuit unit is an antenna unit including an antenna pattern
  • the second circuit unit is a driving unit that drives the antenna unit
  • the element provides a transmission signal to the antenna unit or transmits a received signal received through the antenna unit. It includes a driving element for processing.
  • a circuit board includes a first insulating layer; a first pattern layer disposed on an upper surface of the first insulating layer; and a second insulating layer disposed on the upper surface of the first insulating layer and the upper surface of the first pattern layer and including a cavity, wherein the thickness of the first insulating layer is different from that of the second insulating layer, The thickness of any one of the first and second insulating layers satisfies a range of 110% to 220% of the thickness of the other insulating layer.
  • the first pattern layer is disposed under the lower surface of the second insulating layer and is buried in the first insulating layer, and the thickness of the first insulating layer is greater than the thickness of the second insulating layer.
  • the first pattern layer is disposed on the upper surface of the first insulating layer and is buried in the second insulating layer, and the thickness of the second insulating layer is greater than the thickness of the first insulating layer.
  • a third insulating layer is disposed under the first insulating layer, and the thickness of the third insulating layer is smaller than that of the first insulating layer.
  • the thickness of the third insulating layer corresponds to the thickness of the second insulating layer.
  • a fourth insulating layer is disposed on the second insulating layer, and the fourth insulating layer has a thickness smaller than that of the second insulating layer.
  • the thickness of the fourth insulating layer corresponds to the thickness of the first insulating layer.
  • the first pattern layer includes a pattern portion having an upper surface in contact with the second insulating layer and a side surface exposed through the cavity, and a width of a lower surface of the pattern portion is greater than a width of an upper surface of the pattern portion.
  • the pattern unit includes a side surface having an inclination in which a width decreases from a lower surface of the pattern unit toward an upper surface of the pattern unit, and the side surface of the pattern unit includes a curved surface.
  • the pattern part includes a recessed part in an inward direction, and at least a part of the lower surface of the second insulating layer vertically overlaps the recessed part, and does not contact the first pattern layer and the first insulating layer.
  • one of the first and second insulating layers has a thickness ranging from 10 ⁇ m to 60 ⁇ m, and the other one of the first and second insulating layers has a thickness ranging from 11 ⁇ m to 132 ⁇ m.
  • the package substrate according to the embodiment includes a first insulating layer; a second insulating layer disposed on an upper surface of the first insulating layer and including a cavity; and a first pattern part disposed between the first insulating layer and the second insulating layer and disposed in a first region vertically overlapping the cavity, and disposed in a second region not vertically overlapping the cavity.
  • a first pattern layer including a second pattern part and a third pattern part disposed in a boundary region between the first and second regions; a connection part disposed on the first pattern part; an element mounted on the connection part; and a molding layer molding the element and disposed within the cavity, wherein the third pattern part includes a recessed part inwardly, and at least a part of a lower surface of the second insulating layer, It vertically overlaps the recess and contacts the molding layer.
  • the third pattern part includes a side surface having an inclination in which a width decreases from a lower surface of the third pattern part toward an upper surface of the third pattern part, and the side surface of the third pattern part includes a curved surface.
  • the first pattern layer is disposed below the lower surface of the second insulating layer and is buried in the first insulating layer, and the thickness of the first insulating layer is 110% to 220% of the thickness of the second insulating layer. % range is satisfied.
  • the first pattern layer is disposed on the upper surface of the first insulating layer and is buried in the second insulating layer, and the thickness of the second insulating layer is 110% to 220% of the thickness of the first insulating layer. satisfies the range of
  • the circuit board of the embodiment may include a first substrate layer and a second substrate layer.
  • the second substrate layer may have a cavity.
  • the first substrate layer may include a 1-1 insulating layer disposed most adjacent to the first substrate layer and a first pattern layer disposed on an upper surface of the 1-1 insulating layer.
  • the first pattern layer may include a first pattern part disposed in a first area vertically overlapping with the cavity, a second pattern part disposed in a second area not vertically overlapping with the cavity, and the first and second patterns.
  • a third pattern portion formed in a boundary area between the two areas may be included.
  • a thickness of at least one of the first to third pattern portions may be different from a thickness of at least another one.
  • an upper or lower surface of at least one of the first to third pattern parts may be located on a different plane from the upper or lower surface of at least another one.
  • the embodiment may have a structure in which the first pattern layers disposed in an area adjacent to the cavity have different thicknesses or surfaces are disposed in different positions, thereby improving cavity formation processability. Therefore, the embodiment can solve the reliability problem that may occur during the cavity process.
  • the first pattern layer may have a two-layer structure including a first metal layer and a second metal layer through two-step plating.
  • either one of the first metal layer and the second metal layer may be used as a first pattern part as a mounting pad, and the other may be used as a third pattern part as a laser stopper.
  • the second pattern unit may include both the first and second metal layers. Therefore, the embodiment can solve the reliability problem caused by the arrangement of the mounting pad and the stopper on the same plane. For example, in the comparative example, a process of forming and removing a separate protective layer (not shown) was performed on the mounting pad to prevent damage to the mounting pad in a laser process for forming a cavity.
  • a part of the third pattern part used as the laser stopper may be used as a protective part of the first pattern part, which is the mounting pad. Accordingly, the embodiment can prevent damage to the first pattern part, which is the mounting pad, in the process of forming the cavity.
  • a process of forming an additional protective layer for protecting the first pattern portion may be omitted.
  • the first substrate layer may include a first region vertically overlapping the cavity and a second region excluding the first region.
  • the second substrate layer may include a third region corresponding to the cavity and a fourth region excluding the third region.
  • the third area of the second substrate layer according to the embodiment may be an area where a driving element is disposed
  • the fourth area may be an area where an antenna pattern layer is disposed. Accordingly, while disposing the driving element using the cavity of the second substrate layer, the antenna pattern layer may be disposed in the fourth region of the second substrate layer horizontally adjacent to the driving element. Therefore, the embodiment can minimize the signal transmission distance between the antenna pattern layer and the driving element, thereby minimizing the signal transmission loss.
  • the embodiment can reduce the signal transmission distance compared to the structure provided with the connection means of the comparative example, and thus reduce the signal transmission loss caused by the separate connection means.
  • the embodiment may have a structure in which the antenna pattern layer and the driving element are disposed in a horizontal direction. Therefore, in the embodiment, the second area of the first substrate layer vertically overlapping with the fourth area of the second substrate layer may be used as the second antenna pattern layer. Accordingly, it is possible to radiate antenna patterns and receive signals in different directions in one circuit pattern.
  • a driving element may be disposed in the cavity of the second substrate layer, and through this, the thickness of the circuit board may be reduced to correspond to the depth of the cavity.
  • the cavity of the embodiment may include a first part having a first slope and a second part having a second slope different from the first slope.
  • the second inclination may have a smaller inclination angle than the first inclination with respect to the bottom surface of the cavity.
  • the vertical length of the second part having the second slant in the embodiment may be longer than the vertical length of the first part having the first slant. Accordingly, the embodiment can reduce the space occupied by the cavity compared to the comparative example, and thus improve circuit integration. For example, the embodiment may increase the length of the antenna pattern layer within the same volume of the circuit board as the comparative example, thereby improving communication performance.
  • the thickness of the through electrode may be the same as or smaller than that of the circuit layer. Accordingly, the through electrode may have the same thickness as or a smaller thickness than the circuit layer, and accordingly, the thickness of the circuit board may be reduced.
  • the thickness of the through electrode by reducing the thickness of the through electrode, a signal transmission distance in a signal transmission path including the through electrode can be reduced, and thus signal transmission loss can be minimized.
  • the embodiment may increase the number of circuit layers by reducing the thickness of the insulating layer and the through electrode, thereby improving circuit integration and communication performance.
  • the first pattern layer may include a stopper layer for forming the cavity.
  • the stopper layer may be removed after the cavity is formed.
  • the stopper layer may be entirely disposed to correspond to an area where the cavity is to be formed before the cavity is formed.
  • the surface area of the first pattern layer during the manufacturing process of the circuit board may exceed 50% or 60% of the surface areas of the 1-1st insulating layer and the 2-1st insulating layer. Adhesion between the 1-1st insulating layer and the 2-1st insulating layer may decrease.
  • An embodiment may increase the thickness of the insulating layer in contact with the first pattern layer including the stopper layer. Therefore, the embodiment can improve adhesion between the insulating layer and the first pattern layer including the stopper layer.
  • the thickness of any one of the thicknesses of the 1-1st insulating layer and the 2-1st insulating layer of the embodiment may be greater than the thickness of the other insulating layers.
  • the embodiment can improve adhesion between the first pattern layer, the 1-1 insulating layer, and the 2-1 insulating layer, and through this, physical reliability of the circuit board can be improved.
  • FIG. 1 is a diagram showing a circuit board according to a first embodiment.
  • FIG. 2 is an enlarged view of a cavity area of FIG. 1 .
  • 3A is an enlarged view of a disposition area of the first pattern layer of the circuit board according to the first embodiment.
  • 3B is an enlarged view of a disposition area of a first pattern layer of a circuit board according to a second embodiment.
  • 3C is an enlarged view of a disposition area of a first pattern layer of a circuit board according to a third embodiment.
  • 4a and 4b are plan views of the second substrate layer viewed from above.
  • 5A is a diagram illustrating a circuit board according to a first modified example.
  • 5B is a diagram illustrating a circuit board according to a second modified example.
  • 5C is a diagram illustrating a circuit board according to a third modified example.
  • FIG. 6 is a diagram illustrating a circuit board according to a second embodiment.
  • FIG. 7 is an enlarged view in which a partial area of FIG. 6 is enlarged.
  • FIG. 8 is a diagram illustrating a semiconductor package according to an embodiment.
  • FIG. 9 is a diagram illustrating a circuit board according to a third embodiment.
  • FIG. 10 is a diagram illustrating a circuit board according to a fourth embodiment.
  • FIG. 11A to 11P are diagrams illustrating a manufacturing method of a circuit board according to the exemplary embodiment shown in FIG. 1 in a process order.
  • the technical idea of the present invention is not limited to some of the described embodiments, but may be implemented in a variety of different forms, and if it is within the scope of the technical idea of the present invention, one or more of the components among the embodiments can be selectively implemented. can be used by combining and substituting.
  • first, second, A, B, (a), and (b) may be used to describe components of an embodiment of the present invention. These terms are only used to distinguish the component from other components, and the term is not limited to the nature, order, or order of the corresponding component. And, when a component is described as being 'connected', 'coupled' or 'connected' to another component, the component is not only directly connected to, combined with, or connected to the other component, but also with the component. It may also include the case of being 'connected', 'combined', or 'connected' due to another component between the other components.
  • top (top) or bottom (bottom) is not only a case where two components are in direct contact with each other, but also one A case in which another component above is formed or disposed between two components is also included.
  • up (up) or down (down) it may include the meaning of not only the upward direction but also the downward direction based on one component.
  • the antenna device of the comparative example includes a first substrate and a second substrate manufactured through separate processes.
  • the first substrate and the second substrate are coupled through a connection member such as a solder ball.
  • the first substrate includes an antenna pattern functioning as an antenna
  • the second substrate includes a driving element for driving the antenna pattern.
  • the thickness of the antenna device may increase by the thickness of the connection member.
  • the first substrate and the second substrate are coupled in a vertical stacked structure, and thus, the signal transmission length between the antenna pattern and the driving element can be increased, and the signal transmission loss corresponding to the signal transmission length is reduced. can increase
  • the first board and the second board are connected by applying a connector structure using a flexible printed circuit board instead of the connection member.
  • the first substrate and the second substrate may have a horizontal arrangement structure.
  • a signal transmission distance may increase by the length of the flexible printed circuit board, and thus signal loss may increase.
  • an antenna device applied to a 5G communication system transmits and receives more data than an antenna device applied to a 4G or lower communication system.
  • the battery consumption of the antenna device may increase in proportion to the amount of data transmitted and received by the antenna device, and thus the battery capacity is increased.
  • the battery size may increase in proportion to the battery capacity, and the space occupied by the battery in the antenna device is increasing.
  • 5G or higher communication systems reduce the thickness of an insulating layer or antenna pattern provided on a circuit board in order to maintain the size of an antenna device (eg, a mobile terminal) while increasing a battery size.
  • the allowable current of the antenna pattern may decrease.
  • the allowable current means a limit value of a current through which a stable signal can flow corresponding to the cross-sectional area of the antenna pattern.
  • the thickness of the insulating layer decreases, the distance between the first substrate and the second substrate decreases, and signal interference between them may increase, which may cause communication performance problems such as communication errors.
  • a circuit board, a semiconductor package, and an antenna device including the circuit board according to an embodiment will be described in detail.
  • FIG. 1 is a diagram illustrating a circuit board according to a first embodiment
  • FIG. 2 is an enlarged view of a cavity area of FIG. 1 .
  • the circuit board 100 of the embodiment may be used as a substrate of an antenna device.
  • the circuit board according to the embodiment can be applied to other semiconductor packages other than the antenna device while enabling mounting of at least one semiconductor element.
  • a structured semiconductor package in which a semiconductor device is mounted on a circuit board according to the embodiment may be applied to an electronic device.
  • the electronic device may include a main board (not shown).
  • the main board may be physically and/or electrically connected to various components.
  • the main board may be connected to the semiconductor package of the embodiment.
  • the semiconductor package may include at least one semiconductor device.
  • a semiconductor package includes memory chips such as volatile memory (eg, DRAM), non-volatile memory (eg, ROM), and flash memory, a central processor (eg, CPU), a graphic processor (eg, GPU), It may include an application processor chip such as a digital signal processor, a cryptographic processor, a microprocessor, and a microcontroller, and a logic chip such as an analog-to-digital converter and an application-specific IC (ASIC).
  • volatile memory eg, DRAM
  • non-volatile memory eg, ROM
  • flash memory eg.
  • CPU central processor
  • graphic processor eg, GPU
  • ASIC application-specific IC
  • a circuit board may include a cavity and allow at least one or more semiconductor devices to be mounted in the cavity.
  • the semiconductor element may be an RFIC including a transmission chip and a reception chip of an antenna device, but is not limited thereto.
  • the electronic device includes a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, a computer, It may be a monitor, tablet, laptop, netbook, television, video game, smart watch, automotive, and the like. However, it is not limited thereto, and may be any other electronic device that processes data in addition to these.
  • circuit board of the embodiment will be described as being used as a semiconductor package applied to an antenna device.
  • the circuit board 100 of the embodiment may be provided for driving, feeding, and supporting the antenna unit.
  • the circuit board 100 may be a printed circuit board (PCB).
  • the circuit board 100 has a flat plate structure.
  • the circuit board 100 may have a multilayer structure in which a plurality of layers are stacked.
  • the circuit board 100 may include a ground layer (not shown) for grounding and a power supply unit (not shown) for power supply.
  • the circuit board 100 of the embodiment may be divided into an antenna unit on which a conductive antenna pattern layer is disposed, and a driving unit on which a driving element for driving the antenna unit is disposed.
  • the conductive antenna pattern layer may refer to any one of a plurality of circuit layers described below.
  • the conductive antenna pattern layer may be provided for signal transmission and reception in the circuit board of the embodiment.
  • the conductive antenna pattern layer may transmit and receive signals in a predetermined resonant frequency band.
  • the conductive antenna pattern layer may transmit and receive electromagnetic waves by operating in a resonant frequency band.
  • the conductive antenna pattern layer may operate as power is supplied from a power supply unit (not shown) of the circuit board 100 , and power supply operation of the power supply unit may be performed under control of the driving unit.
  • the circuit board 100 of the embodiment may include a first substrate layer 200 and a second substrate layer 300 .
  • the first substrate layer 200 and the second substrate layer 300 may be obtained by dividing one circuit board into a plurality of areas in a thickness direction.
  • the first substrate layer 200 and the second substrate layer 300 are formed on the circuit board based on the first substrate area where the cavity C is formed and the second substrate area other than the first substrate area. (100) may be distinguished.
  • the first substrate layer 200 may include one insulating layer and may include two or more insulating layers.
  • the second substrate layer 300 may be disposed on the first substrate layer 200 .
  • the second substrate layer 300 may include two or more insulating layers.
  • the second substrate layer 300 may include a circuit layer and a cavity (C).
  • the circuit layer of the second substrate layer 300 may be a conductive antenna pattern layer that functions as an antenna.
  • the depth of the cavity C provided in the second substrate layer 300 may not be sufficiently secured, and through this, the thickness of the semiconductor package The reduction effect may be insignificant. Also, when the second substrate layer 300 includes one insulating layer, communication performance due to the antenna pattern may deteriorate.
  • first substrate layer 200 and the second substrate layer 300 according to the embodiment will be described in detail.
  • the first substrate layer 200 may include an insulating layer, a circuit layer, and a through electrode.
  • the through electrode may also be referred to as a 'connection portion' or 'via' that functions to connect circuit patterns disposed on different layers.
  • the first substrate layer 200 may include a first insulating layer.
  • the first insulating layer may have a one-layer or two- or more-layered structure.
  • the first insulating layer of the first substrate layer 200 is shown as having a three-layer structure, but is not limited thereto.
  • the first insulating layer may include a 1-1 insulating layer 211 , a 1-2 insulating layer 212 , and a 1-3 insulating layer 213 .
  • the first insulating layer may include a 1-1 insulating layer 211 , a 1-2 insulating layer 212 , and a 1-3 insulating layer 213 from a region adjacent to the second substrate layer 300 . ) may be included.
  • the 1-1st insulating layer 211 may refer to a first uppermost insulating layer disposed most adjacent to the second substrate layer 300 among the first insulating layers.
  • the first to third insulating layers 213 may refer to a first lowermost insulating layer farthest from the second substrate layer 300 among the first insulating layers.
  • the first and second insulating layers 212 may refer to a first inner insulating layer disposed between the first uppermost insulating layer and the first lowermost insulating layer.
  • the first inner insulating layer may be composed of a plurality of layers.
  • the first insulating layer may include prepreg (PPG), but is not limited thereto.
  • the first insulating layer includes a plurality of layers
  • some of the plurality of layers may include prepreg
  • the remaining part of the plurality of layers may include an insulating material other than prepreg. there is.
  • Each of the 1-1st insulating layer 211, the 1-2nd insulating layer 212 and the 1-3rd insulating layer 213 of the first insulating layer may have a thickness in the range of 10 ⁇ m to 60 ⁇ m. .
  • each of the 1-1st insulating layer 211 , the 1-2nd insulating layer 212 and the 1-3rd insulating layer 213 may have a thickness ranging from 12 ⁇ m to 45 ⁇ m.
  • each of the 1-1 insulating layer 211 , the 1-2 insulating layer 212 , and the 1-3 insulating layer 213 may have a thickness of 15 ⁇ m to 30 ⁇ m.
  • Each thickness of the 1-1st insulating layer 211, 1-2nd insulating layer 212, and 1-3rd insulating layer 213 may mean a vertical distance between neighboring different circuit layers. .
  • the thickness of each of the 1-1st insulating layer 211, 1-2nd insulating layer 212, and 1-3rd insulating layer 213 is less than 10 ⁇ m, correspondingly there is a gap between adjacent circuit layers. As the distance becomes shorter, it may be weak to noise due to mutual signal interference.
  • each thickness of the 1-1st insulating layer 211, 1-2nd insulating layer 212 and 1-3rd insulating layer 213 exceeds 60 ⁇ m, the thickness of the circuit board may increase. .
  • the thickness of each of the 1-1 insulating layer 211, the 1-2 insulating layer 212, and the 1-3 insulating layer 213 exceeds 60 ⁇ m
  • the thickness of the through electrode may also increase. Accordingly, a signal transmission distance may increase and thus signal transmission loss may increase.
  • the first substrate layer 200 of the embodiment may include a first circuit layer.
  • the first substrate layer 200 may include first circuit layers respectively disposed on a plurality of insulating layers of the first insulating layer.
  • the first substrate layer 200 may include a first pattern layer 221 disposed on an upper surface of the 1-1st insulating layer 211 .
  • the first substrate layer 200 includes a second pattern layer 222 disposed between the lower surface of the 1-1 insulating layer 211 and the upper surface of the 1-2 insulating layer 212.
  • the first substrate layer 200 includes a third pattern layer 223 disposed between the lower surface of the first-second insulating layer 212 and the upper surface of the first-third insulating layer 213.
  • the first substrate layer 200 may include a fourth pattern layer 224 disposed on a lower surface of the first to third insulating layers 213 .
  • the first pattern layer 221 may be disposed within the 1-1st insulating layer 211 .
  • at least a portion of a side surface of the first pattern layer 221 may be covered with the 1-1 insulating layer 211 .
  • the upper surface of the first pattern layer 221 is not in contact with the first insulating layer, and at least a part of the side surface and the lower surface of the first pattern layer 221 are covered with the 1-1 insulating layer 211.
  • the first pattern layer 221 may refer to a circuit layer disposed on an uppermost side among circuit layers of the first substrate layer.
  • the first pattern layer 221 may have different heights depending on positions.
  • the first pattern layer 221 may include a plurality of pattern parts.
  • a height of an upper surface of at least one of the plurality of pattern units may be different from a height of an upper surface of at least another one.
  • the upper surface of at least one of the plurality of pattern portions of the first pattern layer 221 may have a step with the upper surface of at least one other.
  • the lower surface of at least one of the plurality of pattern portions of the first pattern layer 221 may have a height or step different from that of at least one other lower surface.
  • the thickness of at least one of the plurality of pattern portions of the first pattern layer 221 may be different from the thickness of at least another one.
  • the first substrate layer 200 may be divided into a plurality of regions in a width direction or a length direction.
  • the first substrate layer 200 may include a first region RB1 vertically overlapping the cavity C and a second region RB2 other than the first region RB1.
  • the cavity C may include a region whose width changes in the thickness direction.
  • the first area RB1 may mean an area vertically overlapping an area having the largest width among all areas of the cavity C.
  • the first region RB1 may refer to a region vertically overlapping a region having the smallest width among all regions of the cavity C.
  • the first region RB1 may refer to a region vertically overlapping a region between an upper region and a lower region of the cavity C.
  • the first pattern layer 221 may include a plurality of pattern parts.
  • the first pattern layer 221 may include a first pattern portion 221 - 1 disposed on the upper surface of the first region RB1 of the 1-1 insulating layer 211 .
  • the first pattern layer 221 may include a second pattern portion 221 - 2 disposed on the upper surface of the second region RB2 of the 1-1st insulating layer 211 .
  • the first substrate layer 200 includes a boundary region between the first region RB1 and the second region RB2.
  • the boundary area may overlap at least a portion of the first area RB1 and/or the second area RB2.
  • the boundary region may refer to a region vertically overlapping at least a portion of an inner wall of the cavity C.
  • the first pattern layer 221 may include a third pattern portion 221 - 3 disposed in the boundary area.
  • the thickness of at least one of the first to third pattern portions 221-1, 221-2, and 221-3 of the first pattern layer 221 may be different from the thickness of at least another one.
  • the top surface of at least one of the first to third pattern portions 221-1, 221-2, and 221-3 of the first pattern layer 221 may be positioned on a different plane from the top surface of at least another one.
  • the lower surface of at least one of the first to third pattern portions 221-1, 221-2, and 221-3 of the first pattern layer 221 may be positioned on a different plane from the lower surface of at least one other surface. .
  • the upper surface of the first pattern part 221-1 may be located lower than the upper surface of the second pattern part 221-2 and the upper surface of the third pattern part 221-3.
  • the first pattern part 221-1 may function as a mounting pad on which a semiconductor device is mounted.
  • the first pattern part 221-1 may be located lower than the second pattern part 221-2 and the third pattern part 221-3, and thus for forming the cavity C. It is possible to prevent the first pattern part 221-1 from being damaged in the laser process. Accordingly, the embodiment may improve reliability in a mounting process of a semiconductor device.
  • the first circuit layer including the first pattern layer 221, the second pattern layer 222, the third pattern layer 223, and the fourth pattern layer 224 is made of gold (Au) or silver (Ag). ), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn).
  • the first circuit layers are at least one selected from gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn), which have excellent bonding strength. It may be formed of a paste containing a metal material or a solder paste.
  • the first circuit layer may be formed of copper (Cu), which has high electrical conductivity and is relatively inexpensive.
  • Each pattern layer of the first circuit layer may have a thickness ranging from 5 ⁇ m to 50 ⁇ m.
  • each pattern layer of the first circuit layer may have a thickness ranging from 10 ⁇ m to 40 ⁇ m.
  • each pattern layer of the first circuit layer may have a thickness ranging from 15 ⁇ m to 30 ⁇ m.
  • the thickness of each pattern layer of the first circuit layer is less than 5 ⁇ m, resistance of the circuit layer may increase, and thus signal transmission loss may increase. If the thickness of each pattern layer of the first circuit layer is less than 5 ⁇ m, the allowable current of a signal that can be transmitted to the first circuit layer may decrease, and thus communication performance such as a decrease in signal transmission speed may be deteriorated. there is.
  • the thickness of each pattern layer of the first circuit layer exceeds 50 ⁇ m
  • the line width of the pattern portion increases accordingly, making miniaturization difficult.
  • the thickness of the circuit board may increase.
  • the first substrate layer 200 may include a through portion.
  • the through portion may be formed through each insulating layer of the first substrate layer 200 .
  • the through part may include a first through electrode 231 penetrating the 1-1st insulating layer 211 .
  • the through portion may include a first through electrode 231 that penetrates the 1-1st insulating layer 211 and electrically connects the first pattern layer 221 and the second pattern layer 222.
  • the through portion may include a second through electrode 232 penetrating the first and second insulating layers 212 .
  • the through portion includes a second through electrode 232 that penetrates the first and second insulating layers 212 and connects between the second pattern layer 222 and the third pattern layer 223. can do.
  • the through portion may include a third through electrode 233 passing through the first to third insulating layers 213 .
  • the through portion may include a third penetration electrode 233 that penetrates the first to third insulating layers 213 and electrically connects the third pattern layer 223 and the fourth pattern layer 224.
  • the second substrate layer 300 may include a plurality of second insulating layers.
  • the second substrate layer 300 includes a 2-1 insulating layer 311, a 2-2 insulating layer 312, a 2-3 insulating layer 313, and a 2-4 insulating layer ( 314) may be included.
  • the second substrate layer 300 may include four insulating layers.
  • the embodiment is not limited thereto, and the second insulating layer of the second substrate layer 300 may include three or less insulating layers, and may include five or more insulating layers.
  • the 2-1 insulating layer 311 may be disposed on the first substrate layer 200 .
  • the 2-1 insulating layer 311 may be disposed on the upper surface of the 1-1 insulating layer 211 disposed on the uppermost side of the first substrate layer 200 .
  • the 2-2 insulating layer 312 may be disposed on the 2-1 insulating layer 311 .
  • the 2-3 insulating layer 313 may be disposed on the 2-2 insulating layer 312 .
  • the 2-4th insulating layer 314 may be disposed on the 2-3rd insulating layer 313 .
  • the second insulating layer of the fourth layer of the second substrate layer 300 may include the same insulating material as the first insulating layer of the first substrate layer 200, but is not limited thereto.
  • the second substrate layer 300 may include a second circuit layer.
  • the second circuit layer may include a fifth pattern layer 321 disposed on the upper surface of the 2-1 insulating layer 311 .
  • the second circuit layer may include a sixth pattern layer 322 disposed on the top surface of the 2-2 insulating layer 312 .
  • the second circuit layer may include a seventh pattern layer 323 disposed on the upper surface of the second-third insulating layer 313 .
  • the second circuit layer may include an eighth pattern layer 324 disposed on the upper surface of the second-fourth insulating layer 314 .
  • the second circuit layer of the second substrate layer 300 may be a conductive antenna pattern layer that functions as an antenna.
  • the fifth pattern layer 321 , the sixth pattern layer 322 , the seventh pattern layer 323 , and the eighth pattern layer 324 are the first circuit layers of the first substrate layer 200 .
  • the fifth pattern layer 321, the sixth pattern layer 322, the seventh pattern layer 323, and the eighth pattern layer 324 are antennas for transmitting a transmission signal to the outside or receiving a signal transmitted from the outside. It may be a functioning antenna unit.
  • the second substrate layer 300 may include a second through portion.
  • the second substrate layer 300 may include a plurality of through electrodes respectively penetrating the second insulating layer.
  • the second through-portion may include a fourth through-electrode 331 passing through the 2-1 insulating layer 311 .
  • the fourth through electrode 331 may electrically connect the first pattern layer 221 of the first substrate layer 200 and the fifth pattern layer 321 .
  • the second through-portion may include a fifth through-electrode 332 penetrating the 2-2 insulating layer 312 .
  • the fifth through electrode 332 may electrically connect the fifth pattern layer 321 and the sixth pattern layer 322 to each other.
  • the second through-portion may include a sixth through-electrode 333 penetrating the second-third insulating layer 313 .
  • the sixth through electrode 333 may electrically connect the sixth pattern layer 322 and the seventh pattern layer 323 .
  • the second through-portion may include a seventh through-electrode 334 passing through the second-fourth insulating layer 314 .
  • the seventh through electrode 334 may electrically connect the seventh pattern layer 323 and the eighth pattern layer 334 to each other
  • the second substrate layer 300 may include a cavity (C).
  • the second substrate layer 300 may include a third region RT1 vertically overlapping the cavity C and a fourth region RT2 other than the third region RT1.
  • the third region RT1 may be a region vertically overlapping the first region RB1 of the first substrate layer 200 .
  • the fourth region RT2 may be a region vertically overlapping the second region RB2 of the first substrate layer 200 .
  • a cavity C in which a semiconductor device is mounted may be formed in the third region RT1 of the second substrate layer 300 .
  • a second circuit layer of an antenna pattern functioning as an antenna may be formed in the fourth region RT2 of the second substrate layer 300 .
  • the circuit board 100 of the present application is an antenna board applied to an antenna device
  • the circuit layers disposed on each layer of the circuit board may have different functions.
  • each of the first pattern layer 221, the second pattern layer 222, the third pattern layer 223, and the fourth pattern layer 224 of the first circuit layer of the first substrate layer 200 may include a first circuit part vertically overlapping the first region RB1.
  • the first circuit part may vertically overlap the cavity (C).
  • the first circuit unit may function as a mounting pad on which a chip such as a driving element or a passive element is mounted.
  • the first circuit unit may function as a terminal pad connecting between the circuit board of the embodiment and an external board (eg, the main board of the terminal).
  • each of the first pattern layer 221, the second pattern layer 222, the third pattern layer 223, and the fourth pattern layer 224 of the first circuit layer is perpendicular to the second region RB2. It may include a second circuit portion overlapping with. The second circuit part may vertically overlap the second circuit layers formed in the fourth region RT2 of the second substrate layer 300 .
  • the second circuit parts of the first circuit layer may function as terminal pads together with the first circuit part.
  • the circuit board according to the embodiment may function as an antenna only in the fourth region RT2 of the second substrate layer 300 .
  • the circuit board of the embodiment transmits a transmission signal to the upper side of the fourth region RT2 of the second substrate layer 300 or A signal received to the upper side of the fourth region RT2 may be received.
  • the second circuit unit may be connected to second circuit layers disposed in the fourth region RT2 of the second substrate layer 300 . Accordingly, the second circuit unit may function as an antenna pattern for transmitting or receiving a signal.
  • the second circuit layer in the fourth region RT2 of the second substrate layer 300 may be referred to as a first antenna pattern layer.
  • the second circuit part of the first circuit layer of the first substrate layer 200 may be a second antenna pattern layer connected to the first antenna pattern layer.
  • the embodiment may transmit signals in both directions of the circuit board or receive signals in both directions of the circuit board.
  • the embodiment may transmit signals to the upper side of the first antenna pattern layer and the lower side of the second antenna pattern layer.
  • the embodiment may receive signals from the upper side of the first antenna pattern layer and the lower side of the second antenna pattern layer.
  • the first circuit unit functions as a mounting pad or a terminal pad, it is not limited thereto.
  • some of the first circuit units disposed in the first region RB1 of the first substrate layer 200 may function as mounting pads or terminal pads, and the remaining parts may function together with the second antenna pattern layer. It can function as an antenna pattern.
  • the cavity C of the embodiment may pass through the second substrate layer 300 .
  • the cavity C may pass through the second insulating layer.
  • the cavity C may pass through the second insulating layers of the plurality of layers in common.
  • the cavity C may include a plurality of parts.
  • the cavity (C) may be divided into a plurality of parts in the thickness direction based on the inclination of the inner wall (IW) of the cavity (C).
  • the cavity C may include the first part P1 adjacent to the upper surface of the second substrate layer 300 .
  • the cavity (C) may include a second part (P2) located adjacent to the lower surface of the second substrate layer 300 and located under the first part (P1).
  • the first part P1 may include a region whose width decreases toward the lower surface of the second substrate layer 300 .
  • the inner wall IW1 of the first part P1 may have a first slope, the width of which decreases toward the first substrate layer 200 .
  • the first inclination of the inner wall IW of the first part P1 may mean an inner angle between a virtual straight line connected to the inner wall IW and the reference line BL.
  • the reference line BL may be parallel to the top surface of the first substrate layer 200 vertically overlapping the cavity C.
  • the first inclination ⁇ 1 of the inner wall IW1 of the first part P1 may have a range of 115 degrees to 150 degrees.
  • the first slope ⁇ 1 of the inner wall IW1 of the first part P1 may have a range of 118 degrees to 148 degrees.
  • the first slope ⁇ 1 of the inner wall IW1 of the first part P1 may have a range of 120 degrees to 145 degrees.
  • the process time required to form the cavity C according to the embodiment may increase.
  • the width of the upper portion of the cavity C may increase, and thus the degree of integration of circuits may decrease.
  • the width of the upper part of the cavity C is increased, space that is senselessly wasted may increase, and accordingly, the space for placing circuit layers may decrease as much as the width of the upper part of the cavity C is increased. there is.
  • the cavity (C) of the embodiment may include a second part (P2) located under the first part (P1).
  • the second part P2 may include a region whose width decreases toward the lower surface of the second substrate layer 300 .
  • the width of the second part P2 decreases toward the first substrate layer 200 and has a different first slope ⁇ 1 of the inner wall IW1 of the first part P1.
  • 2 may include an inner wall IW2 having an inclination ⁇ 2.
  • the second slope ⁇ 2 of the second part P2 may be smaller than the first slope ⁇ 1 of the first part P1.
  • the second inclination ⁇ 2 may mean an inclination of the inner wall IW2 of the second part P2.
  • the second slope ⁇ 2 may refer to an interior angle between an imaginary straight line extending from the inner wall IW2 of the second part P2 and the reference line BL.
  • the second inclination ⁇ 2 of the inner wall IW2 of the second part P2 may be smaller than the first inclination ⁇ 1 and may have a range of 91 degrees to 120 degrees.
  • the second inclination ⁇ 2 of the inner wall IW2 of the second part P2 may be smaller than the first inclination ⁇ 1 and may have a range of 95 degrees to 118 degrees.
  • the second inclination ⁇ 2 of the inner wall IW2 of the second part P2 may be smaller than the first inclination ⁇ 1 and may have a range of 98 degrees to 115 degrees.
  • the semiconductor device may not be stably disposed in the cavity C.
  • the second inclination ⁇ 2 of the inner wall IW2 of the second part P2 is greater than 120 degrees, the size of the cavity may be larger than the target size.
  • first length L1 may mean the depth of the first part P1 in the vertical direction.
  • first length L1 may mean a vertical distance or vertical length of the first part P1.
  • second length L2 may mean the depth of the second part P2.
  • the second length L2 may mean a vertical distance or vertical length of the second part P2 in a vertical direction.
  • the second length L2 may be 1.5 times, 3 times, 5 times, or 10 times the first length L1.
  • the second length L2 may satisfy a range between 1.5 and 30 times the first length L1.
  • the second length L2 may satisfy a range between 3 times and 28 times the first length L1.
  • the second length L2 may satisfy a range between 5 and 25 times the first length L1.
  • the second length L2 may satisfy a range between 10 and 20 times the first length L1.
  • the second length L2 is less than 1.5 times the first length L1, according to the difference between the first slope of the first part P1 and the second slope of the second part P2.
  • the resulting effect may be insignificant.
  • the second length L2 is 30 times or more than the first length L1, the thickness of the second substrate layer 300 to satisfy this increase may increase, and accordingly, the thickness of the circuit board may increase. there is.
  • the cavity (C) of the embodiment may include a third part (P3) under the second part (P2).
  • the third part P3 may be located lower than the second substrate layer 300 .
  • the third part P3 of the cavity C may be provided on the first substrate layer 200 instead of the second substrate layer 300 .
  • the third part P3 of the cavity C may overlap at least a portion of the first pattern layer 221 of the first substrate layer 200 in a horizontal direction. That is, the third part P3 may be provided by removing at least one pattern portion of the first pattern layer 221 by etching.
  • the third part P3 covers a portion of the first region RB1 of the 1-1st insulating layer 211 of the first substrate layer 200 together with a portion of the first pattern layer 221 .
  • the third part P3 is a laser stopper layer (eg, a laser stopper layer formed in a region vertically overlapping the cavity C) of the first pattern layer 221 of the first substrate layer 200. It may be provided by removing a part of the third pattern portion 221 - 3 of the first pattern layer 221 .
  • the total depth of the cavity C may be greater than the total thickness of the second insulating layer of the second substrate layer 300 .
  • the depth of the cavity C according to the first embodiment may be greater than the total thickness of the second insulating layer by the thickness of the third pattern portion 221-3.
  • the bottom surface of the cavity C may be positioned lower than the bottom surface of the second substrate layer 300 .
  • the third part P3 may have a third slope.
  • the third inclination may refer to an inclination of the inner wall IW3 of the third part P3.
  • the inner wall IW1 of the first part P1 and the inner wall IW2 of the second part P2 mean inner walls of the second insulating layer of the second substrate layer 300 .
  • the inner wall IW3 of the third part P3 of the first embodiment may refer to an inclination of a side surface of the third pattern portion 221 - 3 of the first pattern layer 221 .
  • the first pattern layer 221 of the first substrate layer 200 surrounds a boundary area between the first area RB1 and the second area RB2, and the third pattern portion ( 221-3) may be included.
  • the third pattern part 221 - 3 may be a part of a stopper layer used as a laser stopper in a laser process for forming the cavity (C).
  • a lower width of the cavity C may be smaller than a width of the stopper layer. If the cavity (C) having the same lower width as the width of the stopper layer is formed, the upper surface of the 1-1 insulating layer 211 adjacent to the edge of the stopper layer due to process deviation in the laser process A problem in which a part is processed with a laser may occur, and thus a reliability problem may occur.
  • the cavity C may have a lower width smaller than the width of the stopper layer. Accordingly, the top surface of a part of the stopper layer may be exposed through the cavity C, and the top surface of the other part may not be exposed through the cavity C.
  • the stopper layer, the upper surface of which is exposed through the cavity C may be removed by etching to form the third part P3 of the cavity C.
  • the stopper layer, the upper surface of which is not exposed through the cavity C, is not removed during the etching process, and thus the third pattern portion 221 - 3 of the first pattern layer 221 may be formed.
  • the inner wall IW3 of the third part P3 of the cavity C may refer to an inclination angle of a side surface of the third pattern part 221 - 3 .
  • a third inclination of the inner wall IW3 of the third part P3 may be determined by an etching condition of the stopper layer.
  • the third inclination of the inner wall IW3 of the third part P3 according to the first embodiment may be perpendicular to the reference line BL.
  • the top surface of the first substrate layer 200 in the embodiment may have a step.
  • the upper surface of the 1-1st insulating layer 211 may have a step.
  • the upper surface of the 1-1st insulating layer 211 may include a first upper surface 211T1 and a second upper surface 211T2 having a step difference with the first upper surface 211T1.
  • the first upper surface 211T1 of the 1-1st insulating layer 211 may form a lower surface or a bottom surface of the cavity C.
  • the upper surface of the 1-1st insulating layer 211 includes a first upper surface 211T1 vertically overlapping the cavity C and a second upper surface 211T1 vertically overlapping the cavity C ( 211T2). That is, the first upper surface 211T1 of the 1-1st insulating layer 211 corresponds to the first region RB1 of the first substrate layer 200, and The second upper surface 211T2 may correspond to the second region RB2 of the first substrate layer 200 .
  • the first upper surface 211T1 of the 1-1st insulating layer 211 may be a bottom surface of the cavity C and may be a portion that does not contact the second substrate layer 300 .
  • the second upper surface 211T2 of the 1-1st insulating layer 211 may mean a portion having a step with the lower surface of the cavity C and contacting the second substrate layer 300 .
  • the second upper surface 211T2 of the 1-1st insulating layer 211 may not vertically overlap the first upper surface 211T1 .
  • the first upper surface 211T1 includes a first overlapping area vertically overlapping the first pattern portion 221-1 and a first non-overlapping area not vertically overlapping the first pattern portion 221-1.
  • the second upper surface 211T2 includes a second overlapping area vertically overlapping the second pattern portion 221-2 and a third overlapping area perpendicularly overlapping the third pattern portion 221-3. , a second non-overlapping region that does not vertically overlap the second pattern portion 221-2 and the third pattern portion 221-3.
  • the first non-overlapping region of the first upper surface 211T1 of the 1-1st insulating layer 211 is positioned on the same plane as the second non-overlapping region of the second upper surface 211T2. do.
  • the first non-overlapping region of the first upper surface 211T1 of the 1-1st insulating layer 211 of the embodiment may be located on a different plane from the second non-overlapping region of the second upper surface 211T2.
  • the first non-overlapping region of the first upper surface 211T1 of the 1-1st insulating layer 211 may be located lower than the second non-overlapping region of the second upper surface 211T2 .
  • the first non-overlapping area of the first embodiment may be located lower than the second non-overlapping area by a thickness of the third pattern part 221-3.
  • the first upper surface 211T1 of the 1-1st insulating layer 211 may mean the first non-overlapping region
  • the second upper surface 211T2 of the 1-1st insulating layer 211 may mean the second non-overlapping region.
  • the first upper surface 211T1 of the 1-1st insulating layer 211 may be located higher than the lower surface of the second pattern portion 221 - 2 of the first pattern layer 221 .
  • the first upper surface 211T1 of the 1-1st insulating layer 211 may be positioned on the same plane as the lower surface of the third pattern portion 221 - 3 of the first pattern layer 221 .
  • being located on the same plane may mean that the height difference between them is 1 ⁇ m or less, or 0.5 ⁇ m or less, or 0.1 ⁇ m or less.
  • being located on the same plane may mean that the height difference between them is 5% or less, 3% or less, or 1% or less of the thickness of the third pattern portion 221-3.
  • the second upper surface 211T2 of the 1-1st insulating layer 211 may be positioned higher than the upper surface of the first pattern portion 221 - 1 of the first pattern layer 221 .
  • the second upper surface 211T2 of the 1-1st insulating layer 211 may be positioned on the same plane as the upper surface of the third pattern portion 221-3. At this time, being located on the same plane may mean that the height difference between them is 1 ⁇ m or less, or 0.5 ⁇ m or less, or 0.1 ⁇ m or less. Alternatively, being located on the same plane may mean that a height difference between them is 5% or less, 3% or less, or 1% or less of the thickness of the third pattern portion 221-3.
  • the first upper surface 211T1 and the second upper surface 211T2 of the 1-1st insulating layer 211 may have different surface roughness.
  • the first upper surface 211T1 of the 1-1st insulating layer 211 may have a surface roughness corresponding to the surface roughness of the lower surface of the first pattern layer 221 formed through a plating process.
  • the second upper surface 211T2 of the 1-1st insulating layer 211 may have a surface roughness corresponding to that of the lower surface of the 2-1st insulating layer 311 .
  • the first pattern portion 221 - 1 of the first pattern layer 221 of the first embodiment may be disposed in a first region RB1 vertically overlapping the cavity C.
  • the second pattern portion 221 - 2 of the first pattern layer 221 may be disposed in a second area RB2 that does not vertically overlap the cavity C.
  • the third pattern portion 221 - 3 of the first pattern layer 221 may be disposed in a boundary area between the first area RB1 and the second area RB2 .
  • any one of the first pattern part 221-1, the second pattern part 221-2, and the third pattern part 221-3 may have a different thickness from the other one.
  • An upper surface of any one of the first pattern part 221-1, the second pattern part 221-2, and the third pattern part 221-3 may be positioned on a different plane from the upper surface of the other one.
  • the lower surface of any one of the first pattern part 221-1, the second pattern part 221-2, and the third pattern part 221-3 may be located on a different plane than the lower surface of the other one.
  • FIG. 3A is an enlarged view of a disposition area of the first pattern layer of the circuit board according to the first embodiment
  • FIG. 3B is an enlarged view of the disposition area of the first pattern layer of the circuit board according to the second embodiment
  • 3C is an enlarged view of a disposition area of the first pattern layer of the circuit board according to the third embodiment.
  • the first pattern layer 221 may include a first pattern portion 221-1, a second pattern portion 221-2, and a third pattern portion 221-3.
  • the first pattern portion 221 - 1 may be disposed in the first region RB1 of the 1-1st insulating layer 211 . That is, the first pattern part 221-1 may vertically overlap the cavity (C).
  • a top surface of the first pattern portion 221-1 may be positioned lower than top surfaces of the second pattern portion 221-2 and the third pattern portion 221-3 of the first pattern layer 221.
  • the upper surface of the first pattern portion 221-1 may be positioned lower than the second upper surface 211T2 of the 1-1st insulating layer 211.
  • an upper surface of the first pattern portion 221-1 may be positioned lower than a lowermost side of the second substrate layer 300.
  • the first pattern portion 221-1 may have a first thickness T1. Specific characteristics of the first thickness T1 will be described below.
  • the second pattern portion 221 - 2 may be disposed in the second region RB2 of the 1-1st insulating layer 211 .
  • the second pattern part 221-2 may not vertically overlap the cavity C.
  • a top surface of the second pattern portion 221-2 may be positioned higher than a top surface of the first pattern portion 221-1.
  • An upper surface of the second pattern portion 221 - 2 may be positioned higher than the first upper surface 211T1 of the 1-1st insulating layer 211 .
  • a top surface of the second pattern portion 221-2 may be positioned on the same plane as a top surface of the third pattern portion 221-3.
  • An upper surface of the second pattern portion 221 - 2 may be positioned on the same plane as the second upper surface 211T2 of the 1-1 insulating layer 211 .
  • a lower surface of the second pattern portion 221 - 2 may be positioned lower than a first upper surface 211T1 of the 1-1st insulating layer 211 .
  • a lower surface of the second pattern portion 221-2 may be positioned lower than an upper surface of the first pattern portion 221-1.
  • the lower surface of the second pattern part 221-2 may be positioned on the same plane as the lower surface of the first pattern part 221-1.
  • a lower surface of the second pattern portion 221-2 may be positioned lower than a lower surface of the third pattern portion 221-3.
  • the second pattern part 221-2 may have a multi-layer structure.
  • the second pattern portion 221-2 may have a two-layer structure formed through a two-step plating process.
  • the two-layer structure of the second pattern part 221-2 is an electrolytic plating layer excluding the copper foil layer and the chemical copper plating layer used as the seed layer. This may mean that it can be provided in two layers.
  • the second pattern portion 221-2 may have a second thickness T2 greater than the first thickness T1.
  • being located on the same plane may mean that the height difference between them is 1 ⁇ m or less, or 0.5 ⁇ m or less, or 0.1 ⁇ m or less.
  • being located on the same plane means that the height difference between them is 5% of the thickness of the first pattern part 221-1, the second pattern part 221-2 or the third pattern part 221-3. or less, or 3% or less, or 1% or less.
  • the third pattern portion 221 - 3 may be formed in a boundary area between the first area RB1 and the second area RB2 . Accordingly, a portion of the third pattern portion 221-3 may vertically overlap the cavity C, and may not vertically overlap otherwise. Preferably, at least a portion of the third pattern portion 221-3 may vertically overlap at least a portion of the inner wall IW of the cavity C.
  • a top surface of the third pattern portion 221-3 may be positioned higher than a top surface of the first pattern portion 221-1.
  • An upper surface of the third pattern portion 221 - 3 may be located higher than the first upper surface 211T1 of the 1-1 insulating layer 211 .
  • An upper surface of the third pattern portion 221-3 may be positioned on the same plane as an upper surface of the second pattern portion 221-2.
  • An upper surface of the third pattern portion 221 - 3 may be positioned on the same plane as the second upper surface 211T2 of the 1-1 insulating layer 211 .
  • the lower surface of the third pattern portion 221-3 may be positioned on the same plane as the upper surface of the 1-1 insulating layer 211 or the upper surface of the first pattern portion 221-1.
  • a lower surface of the third pattern portion 221-3 may be positioned higher than a lower surface of the first pattern portion 221-1 and a lower surface of the second pattern portion 221-2.
  • the third pattern portion 221-3 may have a third thickness T3 smaller than the second thickness T2 of the second pattern portion 221-2.
  • being located on the same plane may mean that the height difference between them is 1 ⁇ m or less, or 0.5 ⁇ m or less, or 0.1 ⁇ m or less.
  • being located on the same plane means that the height difference between them is 5% of the thickness of the first pattern part 221-1, the second pattern part 221-2 or the third pattern part 221-3. or less, or 3% or less, or 1% or less.
  • the first thickness T1 of the first pattern portion 221-1 may be determined based on the second thickness T2 of the second pattern portion 221-2.
  • the second thickness T2 of the second pattern portion 221-2 may correspond to the thicknesses of other pattern layers except for the first pattern portion 221-1 and the third pattern portion 221-3. there is. At this time, being able to correspond to the thickness means that the difference between the second thickness T2 of the second pattern portion 221-2 and the thickness of the other pattern layers is 10% or less, 5% or less of the thickness of the other pattern layers. , 3% or less, or 1% or less.
  • the second thickness T2 of the second pattern portion 221-2 may satisfy a range of 5 ⁇ m to 50 ⁇ m.
  • the second thickness T2 of the second pattern portion 221-2 may satisfy a range of 10 ⁇ m to 40 ⁇ m.
  • the second thickness T2 of the second pattern portion 221-2 may have a thickness ranging from 15 ⁇ m to 30 ⁇ m.
  • the sum (T1+T3) of the first thickness T1 of the first pattern portion 221-1 and the third thickness T3 of the third pattern portion 221-3 of the first embodiment is 2 may correspond to the second thickness T2 of the pattern portion 221-2.
  • the first pattern layer 221 may include a first metal layer and a second metal layer through a two-step plating process.
  • the first metal layer formed in the two-step plating process may be used as the first pattern portion 221-1 and the third pattern portion 221-3, and the second metal layer may be used as the second pattern portion 221-3. 2) and the third pattern portion 221-3.
  • the first pattern portion 221-1 of the embodiment may include only the first metal layer
  • the third pattern portion 221-3 may include only the second metal layer.
  • the second pattern portion 221-2 may include both the first metal layer 221-21 and the second metal layer 221-22.
  • the first metal layer 221 - 21 of the second pattern portion 221 - 2 may have a first thickness T1 corresponding to the first pattern portion 221 - 1 .
  • the fact that the thickness can correspond means that the difference between the thickness of the first metal layer 221-21 of the second pattern part 221-2 and the first thickness T1 is 10% of the first thickness T1. or less, 5% or less, 3% or less, or 1% or less.
  • the second metal layer 221 - 22 of the second pattern portion 221 - 2 may have a third thickness T3 corresponding to that of the third pattern portion 221 - 3 .
  • being able to correspond to the thickness means that the difference between the thickness of the second metal layer 221-22 and the third thickness T3 is 10% or less, 5% or less, or 3% or less of the third thickness T3. , or 1% or less.
  • the first pattern layer 221 may be provided in two layers and may be used as a mounting pad and a laser stopper layer, respectively. Accordingly, the embodiment may have a structure in which the first pattern part 221-1 corresponding to the mounting pad and the third pattern part 221-3 corresponding to the stopper layer are disposed on different planes. Through this, the embodiment can prevent the first pattern portion 221-1, which is a mounting pad, from being damaged in the process of forming the cavity C.
  • the first thickness T1 of the first pattern portion 221-1 may satisfy 51% to 85% of the second thickness T2 of the second pattern portion 221-2.
  • the first thickness T1 of the first pattern portion 221-1 may satisfy a range of 53% to 83% of the second thickness T2 of the second pattern portion 221-2.
  • the first thickness T1 of the first pattern portion 221-1 may satisfy a range of 55% to 80% of the second thickness T2 of the second pattern portion 221-2. there is.
  • the third pattern portion corresponds thereto.
  • the third thickness T3 of (221-3) may increase.
  • the third thickness T3 of the third pattern portion 221-3 increases, after the formation of the cavity C is completed, the third pattern portion 221-3 is formed in a region vertically overlapping the cavity C.
  • the time required to remove the 3-pattern portion 221-3 by etching increases, and accordingly, processability may deteriorate.
  • the third thickness T3 of the third pattern portion 221-3 increases, the third pattern portion 221-3 in a region vertically overlapping the cavity C in the etching process.
  • a part of may not be removed, and through this, a reliability problem such as a short circuit due to electrical connection of the first pattern part 221-1 to the third pattern part 221-3 may occur.
  • the first thickness T1 of the first pattern portion 221-1 is less than 51% of the second thickness T2 of the second pattern portion 221-2, the first pattern portion ( The allowable current of 221-1) is reduced, and thus communication performance may be deteriorated.
  • the third A third thickness T3 of the pattern portion 221-3 may decrease.
  • the first thickness T1 of the first pattern portion 221-1 may satisfy a range of 2.7 ⁇ m to 42.5 ⁇ m.
  • the first thickness T1 of the first pattern portion 221-1 may satisfy a range of 5.1 ⁇ m to 33.2 ⁇ m.
  • the first thickness T1 of the first pattern portion 221-1 may satisfy a range of 7.65 ⁇ m to 25.5 ⁇ m.
  • the third thickness T3 of the third pattern portion 221-3 may satisfy 15% to 49% of the second thickness T2 of the second pattern portion 221-2.
  • the third thickness T3 of the third pattern portion 221-3 may satisfy a range of 17% to 47% of the second thickness T2 of the second pattern portion 221-2.
  • the third thickness T3 of the third pattern portion 221-3 may satisfy a range of 20% to 45% of the second thickness T2 of the second pattern portion 221-2. there is.
  • the cavity C is formed.
  • a laser may pass through the third pattern portion 221-3, and thus the upper surface of the 1-1 insulating layer 211 may be damaged in the process of forming the cavity C. problems can arise.
  • the third thickness T3 of the third pattern portion 221-3 When the third thickness T3 of the third pattern portion 221-3 is greater than 49% of the second thickness T2 of the second pattern portion 221-2, it vertically overlaps the cavity C. The time required to remove the third pattern part 221 - 3 by etching in the area where it is formed increases, and thus processability may deteriorate.
  • the cavity A portion of the third pattern portion 221-3 in an area vertically overlapping C
  • the first pattern portion 221-1 may be formed by the third pattern portion 221-3.
  • reliability problems such as shorts may occur due to electrical connection.
  • the third thickness T3 of the third pattern portion 221-3 is greater than 49% of the second thickness T2 of the second pattern portion 221-2, the first pattern layer 221 In the first metal layer and the second metal layer, it may be difficult to perform etching as precise as the thickness corresponding to the second metal layer, and accordingly, as the second metal layer is partially etched in the etching process, the first pattern portion 221- As the thickness of 1) decreases, communication performance problems may occur.
  • the thickness T1 of the first pattern portion 221-1 is greater than the thickness T3 of the third pattern portion 221-3, but the thickness of the first pattern portion 221-1
  • the thickness and the thickness of the third pattern portion 221-3 may be the same.
  • the first metal layer 221 - 21 and the second metal layer 221 - 22 of the second pattern portion 221 - 2 may have the same thickness.
  • the communication performance of the circuit board improves as the thickness of the first pattern part 221-1 increases, and accordingly, in the embodiment, the thickness of the third pattern part 221-3 is compared to the first pattern part ( 221-1) increases the thickness. Through this, the embodiment can reduce the time required for the etching process of the third pattern part 221-3, while maximizing the communication performance according to the increase in the thickness of the first pattern part 221-1.
  • the first pattern layer 221 may have a two-layer structure including a first metal layer and a second metal layer through two-step plating.
  • one of the first metal layer and the second metal layer may be used as a mounting pad, and the other may be used as a stopper.
  • the second pattern part may include both the first and second metal layers.
  • a portion of the third pattern portion 221-3 used as the laser stopper may be utilized as a protective portion of the first pattern portion 221-1, which is the mounting pad. Accordingly, the embodiment can prevent the first pattern part 221-1, which is the mounting pad, from being damaged in the process of forming the cavity. Furthermore, in the embodiment, a process of forming an additional protective layer for protecting the first pattern part 221-1 may be omitted.
  • the first pattern part 221-1, the second pattern part 221-2, and the third pattern part 221-3 are the first insulating layer (more specifically, the 1-1 insulating layer). (211)), but is not limited thereto.
  • the entire area of each side surface of the first pattern portion 221-1, the second pattern portion 221-2, and the third pattern portion 221-3 is the first insulating layer (more clearly defined). Although it is illustrated as being covered with the 1-1st insulating layer 211), it is not limited thereto.
  • the first pattern portion 221-1. 1 can be embedded in the insulating layer.
  • a remaining area other than the partial area may protrude above the first upper surface 211T1.
  • the remaining area except for the partial area is the second insulating layer (specifically, the second- 1 may be buried in the insulating layer 311 .
  • the first pattern unit ( 221-1), the second pattern portion 221-2, and the third pattern portion 221-3 may have a thickness greater than that of the remaining portions.
  • each of the first pattern part 221-1, the second pattern part 221-2, and the third pattern part 221-3 has an area of 80% or more of the total area in the thickness direction of the first pattern part 221-1. It may be embedded in an insulating layer.
  • 90% or more of the total area in the thickness direction is the first pattern part 221-1.
  • each of the first pattern part 221-1, the second pattern part 221-2, and the third pattern part 221-3 has an area of 98% or more of the total area in the thickness direction of the first pattern part 221-1. It may be embedded in an insulating layer.
  • other pattern layers other than the first pattern layer 221 may have a second thickness T2 that the second pattern portion 221 - 2 of the first pattern layer 221 has.
  • the second pattern layer 222, the third pattern layer 223, the fourth pattern layer 224, the fifth pattern layer 321, the sixth pattern layer 322, and the seventh pattern layer 323 ) and the eighth pattern layer 324 may have the same second thickness T2 as that of the second pattern portion 221 - 2 of the first pattern layer 221 .
  • having the same thickness may mean that the difference from the second thickness T2 is 10% or less, 5% or less, 3% or less, or 1% or less of the second thickness T2.
  • the eighth pattern layer 324 may have a layer structure different from that of the second pattern portion 221 - 2 of the first pattern layer 221 .
  • the second pattern portion 221 - 2 of the first pattern layer 221 may have the second thickness T2 by a two-step plating process to distinguish a stopper and a mounting pad.
  • the second pattern layer 222, the third pattern layer 223, the fourth pattern layer 224, the fifth pattern layer 321, the sixth pattern layer 322, the seventh pattern layer 323, and the The 8-pattern layer 324 may not require layer division, and thus may be formed through a single plating process.
  • the second pattern layer 222, the third pattern layer 223, the fourth pattern layer 224, the fifth pattern layer 321, the sixth pattern layer 322, and the seventh pattern layer ( 323) and the eighth pattern layer 324 may have a one-layer structure based on the electrolytic plating layer.
  • embodiments are not limited thereto.
  • the second pattern layer 222, the third pattern layer 223, the fourth pattern layer 224, the fifth pattern layer 321, the sixth pattern layer 322, and the seventh pattern layer ( 323) and the eighth pattern layer 324 may also be formed by performing two-step plating, and thus may have a two-layer structure based on the electrolytic plating layer.
  • the first through electrode 231 of the first embodiment may have a fourth thickness T4.
  • the thickness of the first through electrode 231 may be the same as that of the 1-1st insulating layer 211 in a region vertically overlapping the first circuit layer.
  • each of the first through electrodes 231 may have a fourth thickness T4 ranging from 10 ⁇ m to 60 ⁇ m.
  • each of the first through electrodes 231 may have a thickness T4 ranging from 12 ⁇ m to 45 ⁇ m.
  • the first through electrode 231 may have a thickness of 15 ⁇ m to 30 ⁇ m.
  • one side surface 221 - 3S1 of the third pattern portion 221 - 3 may face the cavity C while overlapping the cavity C horizontally.
  • One side surface 221-3S1 of the third pattern portion 221-3 may be an inner wall IW3 of the third part P3 of the cavity C.
  • one side surface 221-3S1 of the third pattern part 221-3 is connected to the inner wall IW2 of the second part P2 and is perpendicular to the reference line BL. It may have a third slope.
  • the inclination and shape of one side of the third pattern portion 221-3 may vary depending on etching conditions in the etching process.
  • one side surface 221-3S2 of the third pattern portion 221-3 may have a certain inclination with respect to the reference line.
  • the width of the third pattern portion 221-3 may decrease from the lower surface to the upper surface. That is, the third part P3 of the cavity C may have an inclination in which a width decreases as it approaches the 1-1 insulating layer 211 .
  • the third pattern portion 221-3 may include a recessed portion 221-3U. This is achieved by adjusting etching conditions in a process of removing a part of the third pattern portion 221-3 vertically overlapping the cavity C by etching after the formation of the cavity C is completed. It can be.
  • the side surface of the third pattern part 221-3 may be spaced apart from the lower end of the inner wall IW2 of the second part P2 of the cavity C in a horizontal direction away from the cavity C. there is. Through this, the width of the third part P3 of the cavity C may be greater than the width of the lower region of the second part P2 by an area corresponding to the recess 221 - 3U.
  • the horizontal distance of the recess 221-3U may range from 1 ⁇ m to 12 ⁇ m.
  • the horizontal distance of the recess 221-3U may range from 2 ⁇ m to 10 ⁇ m.
  • a horizontal distance of the recess 221 - 3U may range from 3 ⁇ m to 8 ⁇ m.
  • the horizontal distance may mean a horizontal distance from an inner wall of the cavity C adjacent to the recessed portion 221-3U to one side surface of the third pattern portion 221-3.
  • the third pattern portion 221 - 3 may include a region whose width changes (eg, increases or decreases) from the lower surface to the upper surface according to etching conditions.
  • the horizontal distance means any one of the maximum horizontal distance of the most depressed area, the minimum horizontal distance of the least depressed area, and the average distance of the horizontal distances of the entire area of the recess 221-3U.
  • 4a and 4b are plan views of the second substrate layer viewed from above.
  • the second substrate layer 300 may include a third region RT1 and a fourth region RT2.
  • the third region RT1 may be a region in which a cavity C penetrating the second substrate layer 300 is formed.
  • the third region RT1 and the fourth region RT2 may be respectively formed in the width direction or the length direction of the second substrate layer 300 .
  • the third region RT1 may be disposed on one side of the fourth region RT2.
  • the third region RT1 may be disposed at the center of the second substrate layer 300 .
  • the fourth region RT2 may be formed surrounding the third region RT1.
  • FIG. 5A is a diagram showing a circuit board according to a first modification
  • FIG. 5B is a diagram showing a circuit board according to a second modification
  • FIG. 5C is a diagram showing a circuit board according to a third modification.
  • the third pattern part 221-3 is formed on the first pattern part 221-1 before the cavity C is formed, and the first region RB1 vertically overlapping the cavity C and the first region RB1 are formed. It can be entirely disposed in the boundary area.
  • the first area RB1 vertically overlapping the cavity C among the entire area of the third pattern portion 221-3 is etched after the cavity C is formed through a laser process. It can be. At this time, under ideal process conditions, only the third pattern portion 221-3 disposed on the first pattern portion 221-1 may be selectively removed. Accordingly, the first pattern portion 221-1 and the third pattern portion 221-3 may have a positional relationship and a thickness relationship as shown in FIG. 3A.
  • the etching process of removing the third pattern portion 221-3 may be performed to a thickness greater than or equal to the thickness of the third pattern portion 221-3 according to etching conditions.
  • the first pattern portion 221 - 1 may have a first 'thickness T1a smaller than the first thickness T1 compared to the first pattern portion of FIG. 3A . That is, in the embodiment, in the process of etching the third pattern portion 221-3, a portion of the first pattern portion 221-1 may also be nicked. Accordingly, the first pattern portion 221-1 may have a 1' thickness T1a.
  • the upper surface of the first pattern portion 221-1 may be positioned lower than the first upper surface 211T1 of the 1-1 insulating layer 211.
  • the upper surface of the first pattern part 221-1 may be positioned lower than the lower surface of the third pattern part 221-3.
  • a top surface of the first pattern portion 221-1 may be positioned lower than a top surface of the first metal layer 221-21 of the second pattern portion 221-2.
  • the thickness T1 of the first pattern portion 221-1 in FIG. 3A corresponds to the thickness of the first metal layer 221-21 of the second pattern portion 221-2.
  • the 1'th thickness T1a of the first pattern portion 221-1 in the first modified example is the thickness of the first metal layer 221-21 of the second pattern portion 221-2 ( T1) may be smaller.
  • the third pattern portion 221 - 3 prior to the etching process may be entirely formed in the first region RB1 vertically overlapping the cavity C.
  • the third pattern portion 221-3 may be etched on the first area RB1.
  • Part of the pattern portion 221-3 may remain.
  • an electrical short may occur.
  • the embodiment adjusts etching conditions so that part of the first pattern portion 221-1 is etched together with the third pattern portion 221-3 on the first region RB1. .
  • the embodiment can solve the electrical reliability problem due to the remaining part of the third pattern portion 221-3, and through this, product reliability can be improved.
  • a step may be provided between the upper surface of the first pattern portion 221 - 1 in the first modified example and the first upper surface 211T1 of the 1-1 insulating layer 211 .
  • a depression (not shown) is depressed downward with respect to the first upper surface 211T1 of the 1-1 insulating layer 211. ) may be provided.
  • the recessed portion of the first pattern portion 221-1 may function as a dam to support a connection portion such as a solder ball connected to a chip while being stably disposed.
  • the vertical distance may satisfy a range of 2% to 10% of the first thickness T1.
  • the vertical distance between the lower surface of the third pattern portion 221-3 or the first upper surface 211T1 of the 1-1 insulating layer 211 and the upper surface of the first pattern portion 221-1 may satisfy a range of 3% to 9% of the first thickness T1.
  • T1-T1a) may satisfy a range of 3.5% to 8% of the first thickness T1.
  • the vertical distance between the lower surface of the third pattern portion 221-3 or the first upper surface 211T1 of the 1-1 insulating layer 211 and the upper surface of the first pattern portion 221-1 For example, when T1-T1a) is less than 2% of the first thickness T1, the effect of the dam function may be insufficient as the depth of the depression of the first pattern part 221-1 is small.
  • the vertical distance between the lower surface of the third pattern portion 221-3 or the first upper surface 211T1 of the 1-1 insulating layer 211 and the upper surface of the first pattern portion 221-1 (for example, when T1-T1a exceeds 10% of the first thickness T1, the first pattern portion 221-1 according to the decrease in the thickness T1a of the first pattern portion 221-1 ) is reduced, and communication performance may deteriorate accordingly.
  • an additional etching process may be performed on the first region RB1 of the 1-1 insulating layer 211a. Accordingly, the first upper surface 211T1 of the 1-1st insulating layer 211a may be located lower than the upper surface of the first pattern portion 221-1.
  • the first upper surface 211T1 of the 1-1st insulating layer 211a may be positioned lower than the lower surface of the third pattern portion 221-3.
  • the first upper surface 211T1 of the 1-1st insulating layer 211a may be positioned lower than the upper surface of the first metal layer 221-21 of the second pattern portion 221-2.
  • the first pattern portion 221-1 vertically overlaps the first region RB1 without solving the remaining problem of the third pattern portion 221-3 by etching a portion of the first pattern portion 221-1.
  • the remaining problem may be solved by etching a portion of the first upper surface 211T1 of the insulating layer 211a.
  • the vertical distance between the lower surface of the third pattern portion 221-3 or the upper surface of the first pattern portion 221-1 and the first upper surface 211T1 of the 1-1 insulating layer 211a may satisfy a range of 2% to 10% of the first thickness T1.
  • the vertical distance between the lower surface of the third pattern portion 221-3 or the upper surface of the first pattern portion 221-1 and the first upper surface 211T1 of the 1-1 insulating layer 211a is The distance T5 may satisfy a range of 3% to 9% of the first thickness T1.
  • the vertical distance between the lower surface of the third pattern portion 221-3 or the upper surface of the first pattern portion 221-1 and the first upper surface 211T1 of the 1-1 insulating layer 211a is The distance T5 may satisfy a range of 3.5% to 8% of the first thickness T1.
  • T5 Vertical distance (T5) between the lower surface of the third pattern part 221-3 or the upper surface of the first pattern part 221-1 and the first upper surface 211T1 of the 1-1 insulating layer 211a If is less than 2% of the first thickness T1, the remaining problem may not be completely solved. In addition, the vertical distance between the lower surface of the third pattern portion 221-3 or the upper surface of the first pattern portion 221-1 and the first upper surface 211T1 of the 1-1 insulating layer 211a ( When T5) exceeds 10% of the first thickness T1, a region not covered by the 1-1st insulating layer 211a on the side of the first pattern portion 221-1 (eg , exposed area) increases, and thus, a physical reliability problem for the first pattern part 221-1 may occur.
  • T5 When T5) exceeds 10% of the first thickness T1, a region not covered by the 1-1st insulating layer 211a on the side of the first pattern portion 221-1 (eg , exposed area) increases, and thus, a physical reliability problem
  • the third modification may apply both the first modification and the second modification, and accordingly, the upper surface of the first pattern part 221-1 and the first modification
  • the first upper surface 211T1 of the first insulating layer 211a may be positioned on the same plane.
  • the upper surface of the first pattern part 221-1 and the first upper surface 211T1 of the 1-1 insulating layer 211a are the lower surface of the third pattern part 221-3 and the second pattern part 221-3.
  • the upper surface of the first metal layer 221-21 of the portion 221-2 may be positioned lower than the lower surface of the second metal layer 221-22 of the second pattern portion 221-2.
  • FIG. 6 is a diagram illustrating a circuit board according to a second embodiment
  • FIG. 7 is an enlarged view of a partial area of FIG. 6 .
  • the circuit board according to FIGS. 6 and 7 may correspond to the structure of the circuit board of FIG. 2, and the thicknesses of the through electrodes of the first substrate layer and the second substrate layer and the thicknesses of the first insulating layer and the second insulating layer are shown. It may be different from the circuit board in 2.
  • the circuit board 1100 may include a first substrate layer 1200 and a second substrate layer 1300 .
  • the first substrate layer 1200 and the second substrate layer 1300 are the same as the first substrate layer 200 and the second substrate layer 300 of FIG. 1 , and detailed description thereof will be omitted.
  • the thickness of the through electrode in the circuit board in FIG. 1 is greater than the thickness of the circuit layer.
  • the thickness of the through electrode in the circuit board of the second embodiment may be equal to or smaller than the thickness of the circuit layer.
  • a cavity C may be formed in the second substrate layer and a semiconductor device may be disposed in the cavity C.
  • the driving unit of the antenna device of the embodiment may be disposed in a horizontal direction rather than a vertical direction of the antenna unit.
  • the driving unit is disposed in a direction different from a signal radiation direction of the antenna pattern layer of the antenna unit (eg, a vertical direction thereof).
  • the embodiment can solve signal interference between the antenna unit and the driving unit.
  • the embodiment may increase the thickness of the insulating layer and the thickness of the through electrode so that the communication performance may not be affected even if the distance between the antenna and the driver is not sufficiently maintained.
  • the embodiment can reduce the thickness of each insulating layer of the first substrate layer and the second substrate layer, thereby reducing the thickness of the penetration electrode penetrating the insulating layer.
  • the first substrate layer 1200 according to the second embodiment and the 1-1 insulating layer 1211 of the second substrate layer 1300 and the first through electrode disposed on the 1-1 insulating layer 1211 (1231) will be described.
  • other insulating layers and through electrodes other than the 1-1st insulating layer 1211 and the first through electrode 1231 may also have the thickness described below.
  • the first substrate layer 1200 may include a 1-1st insulating layer 1211 , a first pattern layer 1221 , a second pattern layer 1222 , and a first through electrode 1231 .
  • the first pattern layer 1221 may include a first pattern portion 1221-1, a second pattern portion 1221-2, and a third pattern portion 1221-3.
  • the first pattern part 1221-1, the second pattern part 1221-2, and the third pattern part 1221-3 of the first pattern layer 1221 are the first pattern part 221 described in the first embodiment. -1), the second pattern portion 221-2 and the third pattern portion 221-3 are substantially the same, and thus detailed description thereof will be omitted.
  • the second pattern layer 1222 is substantially the same as the second pattern layer 222 described in the first embodiment, and therefore, a description thereof will be omitted.
  • the first through electrode 1231 may be disposed in the 1-1st insulating layer 1211 .
  • the first through electrode 1231 may connect the first pattern layer 1221 and the second pattern layer 1222 .
  • the first through electrode 1231 may have a 4'th thickness T4a smaller than the fourth thickness T4 of the first through electrode 231 of the first embodiment.
  • the first penetration electrode 1231 may have the same thickness as at least one of pattern portions of the first pattern layer 1221 of the first pattern layer 1221 .
  • the first through electrode 1231 may have the same thickness as the first pattern layer 1221 of the first pattern layer 1221 .
  • the first through electrode 1231 may have the same thickness as the second pattern portion 1221 - 2 of the first pattern layer 1221 .
  • the 4'th thickness T4a of the first through electrode 1231 may be less than or equal to the second thickness T2 of the second pattern portion 1221-2 of the first pattern layer 1221. That is, the 4'th thickness T4a of the first through electrode 1231 may be equal to or smaller than the second thickness T2 of the second pattern portion 1221-2.
  • the 4'th thickness T4a of the first through electrode 1231 may satisfy a range of 51% to 100% of the second thickness T2 of the second pattern portion 1221-2.
  • the 4'th thickness T4a of the first through electrode 1231 may satisfy a range of 60% to 95% of the second thickness T2 of the second pattern portion 1221-2.
  • the 4'th thickness T4a of the first through electrode 1231 may satisfy a range of 65% to 90% of the second thickness T2 of the second pattern portion 1221-2.
  • the 4'th thickness T4a of the first through electrode 1231 is less than 51% of the second thickness T2 of the second pattern portion 1221-2, the first pattern layer 1221 and the second As the distance between the two pattern layers 1222 becomes too close, mutual signal interference may occur, resulting in increased signal transmission loss.
  • the 4'th thickness T4a of the first through electrode 1231 exceeds 100% of the second thickness T2 of the second pattern portion 1221-2, the thickness of the circuit board according to the embodiment is reduced. effect may be negligible.
  • the 4′ thickness T4a of the first through electrode 1231 may have the same thickness as or a smaller thickness than the first circuit layer, and thus the thickness of the circuit board. can reduce
  • a signal transmission distance in a signal transmission path including the first through electrode can be reduced, thereby minimizing signal transmission loss.
  • the embodiment may include a semiconductor device mounted on the cavity (C), and accordingly, the thickness of the through electrode disposed in an area adjacent to the cavity (C) may be reduced. Accordingly, according to the exemplary embodiment, a transmission path of a signal transferred from the semiconductor device or a signal provided to the semiconductor device may be minimized, and consequently, signal transmission loss may be minimized.
  • the first through electrode 1231 disposed closest to the cavity C among the through electrodes disposed on each insulating layer may have the 4' thickness T4a.
  • the remaining through electrodes except for the first through electrode 1231 may have a thickness (eg, T4) greater than the 4'th thickness T4a of the first through electrode 1231 .
  • through-electrodes disposed in the second insulating layer overlapping the cavity C in the horizontal direction may transmit or receive signals through an antenna pattern.
  • the transmission strength or reception strength of the signal through the antenna pattern may increase in proportion to the signal transmission path.
  • the through electrodes disposed in the second insulating layer excluding the first through electrode 1231, the through electrodes disposed in the first-second insulating layer, and the through-electrodes disposed in the first-third insulating layer, respectively. may have a fourth thickness T4, and thus communication performance may be maximized.
  • the embodiment may increase the number of circuit layers by reducing the thickness of the insulating layer and the through electrode on the circuit board having the same thickness as the comparative example, thereby improving circuit integration and communication performance.
  • FIG. 8 is a diagram illustrating a circuit board according to a third embodiment.
  • circuit boards of the third embodiment descriptions of substantially the same parts as those of the first and second embodiments will be omitted.
  • At least one of the plurality of insulating layers of the first insulating layer of the first substrate layer of the circuit board according to the third embodiment may have a thickness different from that of at least one other insulating layer.
  • the 1-1st insulating layer 2211 disposed closest to the cavity C may have a thickness different from that of the 1-2nd insulating layer 2212 and the 1-3rd insulating layer 2213. .
  • the thickness T14 of the 1-1st insulating layer 2211 may be greater than the respective thicknesses T15 of the 1-2nd insulating layer 2212 and the 1-3rd insulating layer 2213 .
  • each thickness T15 of the first-second insulating layer 2212 and the first-third insulating layer 2213 may satisfy a range of 10 ⁇ m to 60 ⁇ m.
  • each thickness T15 of the first-second insulating layer 2212 and the first-third insulating layer 2213 may satisfy a range of 12 ⁇ m to 45 ⁇ m.
  • each thickness T15 of the first-second insulating layer 2212 and the first-third insulating layer 2213 may satisfy a range of 15 ⁇ m to 30 ⁇ m.
  • the 1-2nd insulating layer 2212 and the 1-3rd insulating layer 2213 have the same thickness T15, it is not limited thereto.
  • the 1-2nd insulating layer 2212 and the 1-3rd insulating layer 2213 each have different thicknesses while having a smaller thickness than the thickness T14 of the 1-1st insulating layer 2211. can have
  • the first-second insulating layer 2212 may be smaller than the thickness T14 of the first-first insulating layer 2211 and may satisfy a range of 10 ⁇ m to 60 ⁇ m.
  • the 1-3 insulating layer 2213 is smaller than the thickness T14 of the 1-1 insulating layer 2211 and within the range of 10 ⁇ m to 60 ⁇ m described above, the 1-2 insulating layer 2212 ) may have a thickness less than or greater than the thickness of
  • the thickness T14 of the 1-1st insulating layer 2211 may be greater than the thickness T15 of the 1-2nd insulating layer 2212 and the 1-3rd insulating layer 2213 .
  • the thickness T14 of the 1-1st insulating layer 2211 is 110% to 220% of the thickness T15 of the 1-2nd insulating layer 2212 and the 1-3rd insulating layer 2213. % can be satisfied.
  • the thickness T14 of the 1-1st insulating layer 2211 is 120% to 210% of the thickness T15 of the 1-2nd insulating layer 2212 and the 1-3rd insulating layer 2213. % can be satisfied.
  • the thickness T14 of the 1-1st insulating layer 2211 is 130% to 200% of the thickness T15 of the 1-2nd insulating layer 2212 and the 1-3rd insulating layer 2213. % can be satisfied.
  • the thickness T14 of the 1-1st insulating layer 2211 is less than 110% of the respective thicknesses T15 of the 1-2nd insulating layer 2212 and the 1-3rd insulating layer 2213, the Adhesion between the 1-1st insulating layer 2211 and the second substrate layer 2300 is reduced, and thus the 1-1st insulating layer 2211 is separated from the second substrate layer 2300. Problems can arise.
  • the thickness T14 of the 1-1st insulating layer 2211 exceeds 220% of the thickness T15 of each of the 1-2nd insulating layer 2212 and the 1-3rd insulating layer 2213. Then, the thickness of the circuit board can be increased by the thickness (T14) of the 1-1st insulating layer 2211, and the signal transmission distance between the first substrate layer 2200 and the second substrate layer 2300 is increased. can increase
  • the thickness T14 of the 1-1st insulating layer 2211 may satisfy a range of 11 ⁇ m to 132 ⁇ m.
  • the thickness T14 of the 1-1st insulating layer 2211 may satisfy a range of 14.5 ⁇ m to 94.5 ⁇ m.
  • the thickness T14 of the 1-1st insulating layer 2211 may satisfy a range of 19.5 ⁇ m to 60 ⁇ m.
  • the 1-1st insulating layer 2211 may be disposed most adjacent to the cavity (C) without including the cavity (C). Also, the thickness of the 1-1st insulating layer 2211 may be greater than that of each of the other insulating layers.
  • the thickness of the insulating layer may change based on the position of the first pattern layer 2221 . That is, the first pattern layer 2221 may include a pattern used as a stopper in the process of forming the cavity (C). Accordingly, in the embodiment, the thickness of the insulating layer contacting the first pattern layer 2221 including the pattern used as the stopper may be increased. At this time, the insulating layer in contact with the first pattern layer 2221 is the 1-1st insulating layer 2211 disposed on the uppermost side of the first substrate layer 2200 and the lowermost portion of the second substrate layer 2300. It may include a 2-1st insulating layer 2311 disposed on the side.
  • the embodiment may increase the thickness of the 1-1 insulating layer 2211 while maintaining the thickness of the 2-1 insulating layer 2311 .
  • the adhesion between the 1-1st insulating layer 2211 and the first pattern layer 2221 and the 1-1st insulating layer 2211 affect the 2-1st insulating layer 2311. The adhesion between them can be improved.
  • the reason for increasing the thickness of the 1-1st insulating layer 2211 among the 1-1st insulating layer 2211 and the 2-1st insulating layer 2311 contacting the first pattern layer 2221 is , It may be due to a process sequence for manufacturing the circuit board.
  • one of the 1-1 insulating layer 2211 and the 2-1 insulating layer 2311 is stacked before the first pattern layer 2221 is formed, and the other is the first insulating layer 2211. After the first pattern layer 2221 is formed, it may be stacked.
  • the 2-1st insulating layer 2311 may be stacked before the first pattern layer 2221 is formed.
  • the 1-1 insulating layer 2211 may be stacked on the 2-1 insulating layer 2311 and the first pattern layer 2221 after the first pattern layer 2221 is formed. .
  • the thickness T14 of the 1-1st insulating layer 2211 stacked after the first pattern layer 2221 is formed is greater than the thicknesses T15 of the other insulating layers.
  • the surface area (surface area before etching in the cavity region) of the first pattern layer 2221 including the stopper may exceed 60%, and through this, the 1-1 insulating layer 2211 ) and the first pattern layer 2221 and/or the 2-1st insulating layer 2311, the decrease in adhesion can be solved, and through this, physical reliability of the circuit board can be improved.
  • each second insulating layer of the second substrate layer 2300 has a thickness (T15) of the first-second insulating layer 2212 and the first-third insulating layer 2213 of the first substrate layer 2200. ) and may have the same thickness T16.
  • the 2-1st insulating layer 2311, the 2-2nd insulating layer 2312, the 2-3rd insulating layer 2313, and the 2-4th insulating layer 2314 each have the first-2nd insulating layer 2314. It may have the same thickness T16 as the thickness T15 of the insulating layer 2212 and the first through third insulating layers 2213 .
  • the 2-1st insulating layer 2311, the 2-2nd insulating layer 2312, the 2-3rd insulating layer 2313, and the 2-4th insulating layer 2314 each of the first-1st insulating layer 2314. It may have a thickness T16 different from the thickness T14 of the insulating layer 2211 .
  • the 2-2nd insulating layer 2312, the 2-3rd insulating layer 2313, and the 2-4th insulating layer 2314 are respectively the 1-2nd insulating layer 2212 and the 1st-
  • Each of the three insulating layers 2213 may have the same thickness T16 as the thickness T15.
  • the 2-1st insulating layer 2311 may have the same thickness T16 as the thickness T14 of the 1-1st insulating layer 2211 .
  • the thickness (T16) of at least one of the 2-1st insulating layer 2311, 2-2nd insulating layer 2312, 2-3rd insulating layer 2313, and 2-4th insulating layer 2314 Is smaller than the thickness of the 1-1 insulating layer 2211 and has a thickness different from the thickness of the 1-2 insulating layer 2212 or the 1-3 insulating layer 2213 (eg, large thickness or small thickness) thickness).
  • the thickness T14 of the 1-1st insulating layer 2211 stacked after the first pattern layer 2221 is formed is other insulating layers except for the thickness T14. should be greater than the thickness of
  • the embodiment makes it possible to fundamentally solve the problem of adhesion according to the area of the first pattern layer 2221 used as the stopper layer for forming the cavity.
  • the third slope of the inner wall IW3 of the third part P3 of the cavity C may have a curved surface.
  • etching may be performed under an over-etching condition. Accordingly, at least a portion of the stopper layer covered with the second substrate layer may be removed.
  • the recess 2221 - 3U may vertically overlap the 2-1 insulating layer 2311 .
  • at least a portion of the lower surface of the 2-1 insulating layer 2311 may be exposed through the recessed portion 2221-3U.
  • the recess 221 - 3U may be filled with a molding layer in a chip molding process. Accordingly, the molding layer may contact at least a portion of the lower surface of the 2-1st insulating layer 2311 while filling the recessed portion 2221-3U. Through this, the embodiment can further improve adhesion between the molding layer and the circuit board.
  • FIG. 9 is a diagram illustrating a circuit board according to a fourth embodiment.
  • the circuit board of FIG. 9 has only a difference in the position of the first pattern layer 3221 compared to the circuit board of FIG. 8 , but other structures other than this may be substantially the same.
  • the first pattern layer according to the third embodiment has a structure buried in the 1-1 insulating layer 2211 of the first substrate layer 2200 .
  • the first pattern layer 3221 of the fourth embodiment may have a structure buried in the 2-1 insulating layer 3311 of the second substrate layer 3300 .
  • the first pattern layer 3221 of the fourth embodiment may have a structure protruding above the top surface of the 1-1 insulating layer 3211 .
  • the first pattern layer 3221 of the fourth embodiment may have the same thickness for each region.
  • the first pattern layers of the first to third embodiments include first to third pattern portions having different thicknesses for each region.
  • the first to third pattern units of the fourth embodiment may have the same thickness and be disposed on the same layer.
  • the 1-1 insulating layer may be stacked after the first pattern layer is formed.
  • the lamination process of the 2-1 insulating layer 3311 may proceed. there is. Accordingly, the 1-1 insulating layer 3211 of the fourth embodiment has the same thickness T15 as other first insulating layers except for the 2-1 insulating layer 3311 .
  • the 2-1st insulating layer 3311 may have a thickness T14 greater than the thickness T15 of other insulating layers including the 1-1st insulating layer 3211 .
  • second insulating layers other than the 2-1st insulating layer 3311 may have a thickness T16 smaller than the thickness T14 of the 2-1st insulating layer 3311 .
  • FIG. 10 is a diagram illustrating a semiconductor package according to an embodiment.
  • the semiconductor package may include the circuit board 100 shown in FIG. 1 .
  • the embodiment is not limited thereto, and the semiconductor package of the embodiment may include a circuit board shown in other drawings than FIG. 1 .
  • the semiconductor package may include a first protective layer 340 disposed on the upper surface of the second substrate layer 300 of the circuit board 100 .
  • the semiconductor package may include a second protective layer 240 disposed on the lower surface of the first substrate layer 200 of the circuit board 100 .
  • the semiconductor package includes a first pattern part 221 - 1 disposed in a region vertically overlapping the cavity C among the first pattern layer 221 of the first substrate layer 200 .
  • a connection part 410 may be included.
  • a planar shape of the first connector 410 may be circular.
  • the planar shape of the first connector 410 may be a quadrangle.
  • the first connection part 410 may be disposed on the first pattern part 221-1 to connect the first pattern part 221-1 and the terminal 425 of the element 420.
  • the first connection part 410 may be a solder ball.
  • solder may contain materials of different components.
  • the solder may be composed of at least one of SnCu, SnPb, and SnAgCu.
  • the material of the heterogeneous component may include any one of Al, Sb, Bi, Cu, Ni, In, Pb, Ag, Sn, Zn, Ga, Cd, and Fe.
  • a semiconductor device 420 may be disposed on the first connection part 410.
  • the semiconductor device 420 may be a driver device.
  • the semiconductor element 420 may be a driving element that drives an antenna pattern layer included in the circuit board.
  • a passive element (not shown) for operating the semiconductor element 420 may be additionally mounted in the cavity C, in addition to the semiconductor element 420 .
  • a molding layer 430 may be formed in the cavity C to cover the semiconductor element 420 .
  • the molding layer 430 may be EMC (Epoxy Molding Compound), but is not limited thereto.
  • the molding layer 430 may be provided while filling the concave portion of the third pattern portion.
  • the second connector 440 may be disposed on the lower surface of the pattern layer disposed on the lower surface of the first region RB1 of the first substrate layer 200 .
  • the second connector 440 may connect the semiconductor package and an external substrate (eg, a main board of a terminal).
  • 11A to 11P are diagrams illustrating a manufacturing method of the circuit board according to the first embodiment shown in FIG. 1 in process order.
  • circuit boards of other embodiments other than the first embodiment may be manufactured using a process described below.
  • the manufacturing process of the circuit board according to the embodiment of the present application includes a first process of manufacturing a part of the first substrate layer and a part of the second substrate layer using a carrier board, and the top and bottom of the substrate layer manufactured through the first process, respectively.
  • a process of manufacturing the remaining part of the first substrate layer and the remaining part of the second substrate layer, a process of forming a cavity in the second substrate layer, and a process of removing the stopper layer in a region perpendicularly overlapping the cavity. can include
  • a carrier board which is a basic material for manufacturing a circuit board according to an embodiment, may be prepared.
  • the carrier board may include a carrier insulating layer 510 and a carrier copper foil layer 520 disposed on one surface of the carrier insulating layer 510 .
  • the carrier copper foil layer 520 may be disposed on one side of the carrier insulating layer 510, or may be disposed on both sides differently. When the carrier copper foil layer 520 is disposed on both sides of the carrier insulating layer 510, the circuit board manufacturing process may be performed on both sides of the carrier board until the carrier board is removed.
  • the carrier copper foil layer 520 may be formed by performing electroless plating on the surface of the carrier insulating layer 510 .
  • the carrier insulation layer 510 and the carrier copper foil layer 520 may be CCL (copper clad laminate).
  • the carrier board may be divided into a plurality of regions corresponding to the first region RB1 and the second region RB2 of the first substrate layer 200 .
  • a process of forming a mask 530 on the lower surface of the carrier copper foil layer 520 may be performed.
  • a process of forming the opening 540 in the mask 530 may be performed.
  • the opening 540 of the mask 530 may vertically overlap a region of the lower surface of the carrier copper foil layer 520 where the fifth pattern layer 321 is to be formed.
  • electrolytic plating is performed on the carrier copper foil layer 520 as a seed layer to form a fifth pattern layer 321 filling the opening 540 of the mask 530. process can proceed.
  • a process of removing the mask 530 may be performed.
  • the second insulating layer of the second substrate layer 300 is formed on the lower surface of the carrier copper foil layer 520 and the lower surface of the fifth pattern layer 321.
  • a process of forming a part of the 2-1st insulating layer 311 may be performed.
  • a process of forming a through hole (not shown) penetrating the 2-1 insulating layer 311 may be performed.
  • a process of forming a first dry film DF1 on the lower surface of the 2-1 insulating layer 311 may be performed.
  • the first dry film DF1 may include an opening (not shown) vertically overlapping the region where the first pattern layer 221 is to be formed.
  • the embodiment forms a part of the fourth through electrode 331 filling the through hole of the 2-1 insulating layer 311 and the first pattern layer 221 of the first substrate layer 200. process can proceed.
  • the first pattern layer 221 is processed through a two-step plating process.
  • the two-step plating may mean that the plating process of the electrolytic plating layer excluding the seed layer is performed twice.
  • electroplating is performed on a seed layer to form a pattern layer.
  • the electrolytic plating layer of the pattern layer has a one-layer structure.
  • the first pattern layer 221 is formed through two-step plating. Accordingly, the electrolytic plating layer of the first pattern layer 221 may have a two-layer structure.
  • a process of forming the first electrolytic plating layer 221a filling at least a part of the opening of the first dry film DF1 on the lower surface of the 2-1st insulating layer 311 may be performed.
  • the first electrolytic plating layer 221a corresponds to the second metal layer 221-22 and the third pattern portion 221-3 of the second pattern portion 221-2 of the first pattern layer 221.
  • a process of forming a second dry film DF2 on at least a part of the lower surface of the first electrolytic plating layer 221a may be performed.
  • the second dry film DF2 is formed to cover at least a portion of the first electrolytic plating layer 221a.
  • the second dry film DF2 includes an opening (not shown) vertically overlapping at least a portion of the lower surface of the first electrolytic plating layer 221a.
  • secondary electroplating is performed on the lower surface of the first electrolytic plating layer 221a to fill at least a part of the opening of the second dry film DF2.
  • a process of forming 221b may proceed.
  • the second electrolytic plating layer 221b corresponds to the first pattern portion 221-1 of the first pattern layer 221 and the first metal layer 221-21 of the second pattern portion 221-2.
  • the planar area of the first electrolytic plating layer 221a may be different from the planar area of the second electroplating layer 221b.
  • the planar area of the first electrolytic plating layer 221a may be larger than the planar area of the second electroplating layer 221b.
  • the entire area of the second electrolytic plating layer 221b may vertically overlap the first electrolytic plating layer 221a.
  • the first electrolytic plating layer 221a may include an overlapping area vertically overlapping the second electrolytic plating layer 221b and a non-overlapping area not vertically overlapping the second electrolytic plating layer 221b.
  • the first electrolytic plating layer 221a corresponds to a laser stopper and protects the upper surface of the second electrolytic plating layer 221b corresponding to the first pattern portion 221-1 during a laser process. function can be Accordingly, the planar area of the first electrolytic plating layer 221a may be larger than the planar area of the second electrolytic plating layer 221b to correspond to the planar area of the region where the cavity C is to be formed.
  • a process of removing the first dry film DF1 and the second dry film DF2 may be performed.
  • a process of removing the carrier insulating layer 510 and the carrier copper foil layer 520 may be performed.
  • a process of manufacturing a part of the second substrate layer 300 and a part of the first substrate layer 200 may be performed at the upper and lower portions of the 2-1 insulating layer 311, respectively.
  • the embodiment forms the 1-1 insulating layer 211 on the lower surface of the 2-1 insulating layer 311, and the 1-1 insulating layer 211 ), and a process of forming the second pattern layer 222 on the lower surface of the 1-1 insulating layer 211 may be performed.
  • the embodiment forms the 2-2 insulating layer 312 on the upper surface of the 2-1 insulating layer 311, and the fifth through electrode 332 penetrating the 2-2 insulating layer 312. ) and a process of forming the sixth pattern layer 322 on the upper surface of the 2-2 insulating layer 312 may proceed.
  • the embodiment may proceed with a process of forming a 1-2 insulating layer 212 on the lower surface of the 1-1 insulating layer 211.
  • the embodiment is a process of forming the second through electrode 232 penetrating the 1-2 insulating layer 212 and the third pattern layer 223 on the lower surface of the 1-2 insulating layer 212. can proceed.
  • the embodiment may proceed with a process of forming the 2-3 insulating layer 313 on the upper surface of the 2-2 insulating layer 312 .
  • the embodiment is a process of forming the sixth through electrode 333 penetrating the 2-3 insulating layer 313 and the seventh pattern layer 323 on the upper surface of the 2-3 insulating layer 313. can proceed.
  • the embodiment may proceed with a process of forming the 1-3 insulating layer 213 on the lower surface of the 1-2 insulating layer 212.
  • the embodiment is a process of forming the third through electrode 233 penetrating the first-third insulating layer 213 and the fourth pattern layer 224 on the lower surface of the first-third insulating layer 213. can proceed.
  • a process of forming the 2-4th insulating layer 314 on the upper surface of the 2-3rd insulating layer 313 may be performed.
  • the embodiment is a process of forming the seventh through electrode 334 penetrating the 2-4th insulating layer 314 and the 8th pattern layer 324 on the 2-4th insulating layer 314. can proceed.
  • manufacturing of the circuit board 100 including the first substrate layer 200 and the second substrate layer 300 before the cavity C is formed may be completed.
  • the seed layer of the eighth pattern layer 324 is partially left without being removed, and the cavity is formed using this. It can be used as a mask in the process of forming (C).
  • the eighth pattern layer 324 is electrolytically plated on the upper surface of the second-fourth insulating layer 314.
  • a seed layer 324-1 for forming is located.
  • the seed layer 324 - 1 may be used as a seed layer for electroplating the eighth pattern layer 324 .
  • the eighth pattern layer 324 As the eighth pattern layer 324 is formed, a region of the seed layer 324-1 that does not vertically overlap with the eighth pattern layer 324 You can proceed with the process of removing the .
  • the region 324-1a adjacent to the region where the cavity C is to be formed in the seed layer 324-1 is left without being removed.
  • the cavity formation process may be performed only on a portion corresponding to the third region RT1 by using the region 324-1a of the seed layer 324-1 as a laser mask in the cavity formation process.
  • the region RB1 of the seed layer 324 - 1 may cover a portion of the third region RT1 , which is the region where the cavity C is to be formed. This may be due to undercut due to process variation occurring in the laser forming process.
  • the embodiment utilizes the region RB1 of the seed layer 324-1 to form a first cavity penetrating the second insulating layers of the second substrate layer 300.
  • the process of forming (C1) may proceed.
  • the first cavity C1 is a top surface (for example, the third pattern portion 221-3 of the first electrolytic plating layer 221a, which is a part of the first pattern layer 221 of the first substrate layer 200). ) may be formed up to the upper surface of).
  • the inner wall IW1 of the first cavity C1 may have a first slope.
  • the embodiment may proceed with a first cavity process.
  • the width of the laser mask in the first cavity process may have a first width.
  • the laser mask determines the width of a laser beam in a laser device.
  • the first cavity process may be performed by using a first laser beam having a relatively large width in order to open the entire region where the cavity is to be formed. Accordingly, the inner wall IW1 of the first cavity C1 formed by the first cavity process has a first slope corresponding to the first laser beam as a whole.
  • a process of forming a second cavity C2 may be performed by performing a secondary cavity process on the first cavity C1.
  • the width of the laser mask in the second cavity process may have a second width smaller than the first width.
  • the second cavity process may be performed only in a portion corresponding to the inner wall of the first cavity C1 formed in the first cavity process.
  • the inner wall of the second cavity C2 may have a plurality of slopes.
  • the inner wall of the second cavity C2 may include a first slope formed by the first cavity process and a second slope formed by the second cavity process.
  • the embodiment includes a process of forming the first cavity C1 by irradiating a first laser beam L1 corresponding thereto using a mask having a first width of about 280 ⁇ m. can proceed Thereafter, in the embodiment, a process of forming the second cavity C2 may be performed by irradiating a second laser beam L2 corresponding thereto using a mask having a second width smaller than the first width of about 100 ⁇ m. there is. Accordingly, the cavity of the embodiment includes a first slant corresponding to the first laser beam L1 and a second slant corresponding to the second laser beam L2.
  • the overall inclination of the cavity may have the second inclination, but in the first cavity forming process, the first laser beam L1 is applied to the lower surface of the region RB1 of the seed layer 324-1. penetrates into, and thus includes an undercut region. A portion of the cavity C corresponding to the first slope may correspond to an undercut region formed in the first cavity process.
  • a process of removing a portion of the third pattern portion 221 - 3 exposed through the secondary cavity process may be performed.
  • the third pattern part 221 - 3 may be removed from an area vertically overlapping the cavity C after the process of forming the cavity C is completed.
  • the third pattern part 221 - 3 may have an area larger than that of the lower area of the cavity C. Accordingly, in the etching process, at least a portion of the third pattern portion 221-3 may remain without being removed.
  • the third pattern portion 221-3 in the boundary area of the first area RB1 vertically overlapping the cavity C and the second area RB2 excluding the first area RB1. may not be removed.
  • a third part of the cavity C may be formed by removing a portion of the third pattern portion 221-3.
  • the inner wall of the third part may be a side surface of the third pattern part 221-3.

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Abstract

실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층의 상면에 배치된 제1 패턴층; 및 상기 제1 절연층의 상면 및 상기 제1 패턴층의 상면에 배치되고, 캐비티를 포함하는 제2 절연층을 포함하고, 상기 제1 절연층의 상면은, 상기 캐비티의 하면에 대응하는 제1 상면과, 상기 제1 상면과 단차를 가지며, 상기 캐비티의 하면과 수직으로 중첩되지 않는 제2 상면을 포함하고, 상기 제1 패턴층은, 상기 제1 상면에 배치된 제1 패턴부와, 상기 제2 상면에 배치된 제2 패턴부를 포함하고, 상기 제1 패턴부의 두께는 상기 제2 패턴부의 두께보다 작다.

Description

회로 기판
실시 예는 회로 기판에 관한 것으로, 특히 회로 기판, 반도체 패키지 및 이를 포함하는 안테나 장치에 관한 것이다.
종래의 5G 통신 시스템에 적용되는 회로 기판은 다수의 기판이 집적화된 구조를 가졌다. 이에 의해, 종래의 회로 기판은 상대적으로 두꺼운 두께를 가졌다. 따라서, 종래의 회로 기판은 절연층의 두께를 줄이는 것에 의해 전체적인 두께를 줄이고 있다.
다만, 상기 회로 기판의 절연층의 두께를 줄이는 데에는 한계가 있다.
또한, 상기 회로 기판이 안테나 장치에 적용되는 경우, 상기 회로 기판은 안테나 기판이나 안테나 급전 기판에 대응하는 안테나부와, 송수신기 기판에 대응하는 구동부를 포함한다. 또한, 상기 안테나부와 구동부는 상호 수직 방향으로 배열되어 결합되는 구조를 가진다. 이때, 상기 안테나부에 포함된 안테나 패턴은 수직 방향으로 신호를 방사할 수 있다. 이에 따라, 상기 안테나부에 대응하는 기판의 두께를 줄이는 경우, 상기 안테나부와 상기 구동부 사이의 상호 신호 간섭이 발생할 수 있다. 이에 의해, 안테나 패턴의 방사 특성이 저하되거나, 구동부에 의한 통신 성능이 감소하는 문제가 있다.
실시 예는 새로운 구조의 회로 기판, 반도체 패키지 및 이를 포함하는 안테나 장치를 제공한다.
또한, 실시 예는 슬림화되고 신호 간섭이 최소화된 슬림화된 회로 기판, 반도체 패키지 및 이를 포함하는 안테나 장치를 제공한다.
또한, 실시 예는 구동소자와 안테나 패턴 사이의 신호 라인의 거리를 최소화할 수 있는 회로 기판, 반도체 패키지 및 이를 포함하는 안테나 장치를 제공한다.
또한, 실시 예는 동일 조건에서 캐비티의 깊이를 증가시킬 수 있는 회로 기판, 반도체 패키지 및 이를 포함하는 안테나 장치를 제공하고자 한다.
또한, 실시 예는 캐비티가 차지하는 공간을 최소화할 수 있는 회로 기판, 반도체 패키지 및 이를 포함하는 안테나 장치를 제공하고자 한다.
또한, 실시 예는 레이저 공정 시에 패드의 손상을 방지할 수 있는 회로 기판, 반도체 패키지 및 이를 포함하는 안테나 장치를 제공한다.
또한, 실시 예는 복수의 절연층 사이의 밀착력을 확보할 수 있는 회로 기판, 반도체 패키지 및 이를 포함하는 안테나 장치를 제공한다.
또한, 실시 예는 반도체 소자를 몰딩하는 몰딩층과의 밀착력을 확보할 수 있는 회로 기판, 반도체 패키지 및 이를 포함하는 안테나 장치를 제공한다.
실시 예에서 해결하고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제는 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층의 상면에 배치된 제1 패턴층; 및 상기 제1 절연층의 상면 및 상기 제1 패턴층의 상면에 배치되고, 캐비티를 포함하는 제2 절연층을 포함하고, 상기 제1 절연층의 상면은, 상기 캐비티의 하면에 대응하는 제1 상면과, 상기 제1 상면과 단차를 가지며, 상기 캐비티의 하면과 수직으로 중첩되지 않는 제2 상면을 포함하고, 상기 제1 패턴층은, 상기 제1 상면에 배치된 제1 패턴부와, 상기 제2 상면에 배치된 제2 패턴부를 포함하고, 상기 제1 패턴부의 두께는 상기 제2 패턴부의 두께보다 작다.
또한, 상기 제1 패턴부의 상면은 상기 제2 패턴부의 상면보다 낮게 위치한다.
또한, 상기 제1 패턴부의 하면은 상기 제2 패턴부의 하면과 동일 평면상에 위치한다.
또한, 상기 제1 패턴층은 상기 제1 절연층의 상기 제1 상면과 상기 제2 상면 사이의 경계 영역에 배치된 제3 패턴부를 포함하고, 상기 제3 패턴부의 두께는 상기 제2 패턴부의 두께보다 작다.
또한, 상기 제1 패턴부의 상면은 상기 제2 절연층과 접하지 않고, 상기 제2 및 제3 패턴부의 상면은 상기 제2 절연층과 접한다.
또한, 상기 제3 패턴부의 상면은, 상기 제1 패턴부의 상면보다 높게 위치하고, 상기 제3 패턴부의 하면은, 상기 제2 패턴부의 하면보다 높게 위치한다.
또한, 상기 제3 패턴부의 상면은, 상기 제2 패턴부의 상면과 동일 평면상에 위치하고, 상기 제3 패턴부의 하면은, 상기 제1 패턴부의 상면과 동일 평면상에 위치하거나 높게 위치한다.
또한, 상기 제2 패턴부는, 상기 제1 패턴부와 수평으로 중첩되는 제1 금속층; 및 상기 제1 금속층 상에 배치되고 상기 제1 절연층의 상기 제2 상면에 접하는 제2 금속층을 포함한다.
또한, 상기 제2 패턴부의 상기 제1 금속층의 두께는 상기 제1 패턴부의 두께에 대응되고, 상기 제2 패턴부의 상기 제2 금속층의 두께는 상기 제3 패턴부의 두께에 대응된다.
또한, 상기 제1 절연층의 상기 제1 상면은 상기 제2 상면보다 낮게 위치한다.
또한, 상기 제1 절연층의 상기 제1 상면은, 상기 제2 패턴부 및 상기 제3 패턴부의 상면보다 낮게 위치하고, 상기 제1 절연층의 상기 제2 상면은, 상기 제2 패턴부 및 상기 제3 패턴부의 상면과 동일 평면상에 위치한다.
또한, 상기 제1 절연층의 상기 제1 상면은, 상기 제1 패턴부의 상면 또는 상기 제3 패턴부의 하면과 동일 평면상에 위치한다.
또한, 상기 제1 절연층의 상기 제1 상면은, 상기 제1 패턴부의 상면과 단차를 가진다.
또한, 상기 제1 패턴부는 상기 제2 패턴부의 두께의 51% 내지 85%의 범위를 만족하고, 상기 제3 패턴부는 상기 제2 패턴부의 두께의 15% 내지 49%의 범위를 만족한다.
또한, 상기 회로 기판은 상기 제1 절연층의 타면에 배치된 제2 패턴층을 포함하고, 상기 제2 패턴층의 층수는, 상기 제1 패턴층의 상기 제2 패턴부의 층수와 다르다.
또한, 상기 제1 패턴층의 상기 제2 패턴부의 두께는, 상기 제2 패턴층의 두께와 동일하다.
또한, 상기 제1 절연층을 관통하며, 상기 제1 패턴층의 제1 패턴부 및 제2 패턴부 중 어느 하나와 상기 제2 패턴층 사이를 연결하는 제1 관통 전극을 포함하고, 상기 제1 관통 전극의 두께는, 상기 제1 패턴층의 제2 패턴부의 두께 또는 상기 제2 패턴층의 두께 이하이다.
또한, 상기 캐비티는, 상기 제2 절연층의 상면에 인접하고, 상기 제1 절연층을 향하여 폭이 변화하는 제1 경사를 갖는 제1 파트와, 상기 제2 절연층의 하면에 인접하고, 상기 제1 절연층을 향하여 폭이 변화하며, 상기 제1 경사와 다른 제2 경사를 갖는 제2 파트를 포함하고, 상기 제1 패턴부의 상면에 대한 상기 제1 경사는 상기 제1 패턴부의 상면에 대한 상기 제2 경사보다 크다.
또한, 상기 제1 파트의 수직 길이는 상기 제2 파트의 수직 길이보다 작다.
한편, 실시 예에 따른 반도체 패키지는 제1 절연층; 상기 제1 절연층의 일면에 배치되고, 캐비티를 포함하는 제2 절연층; 상기 제1 절연층과 상기 제2 절연층 사이에 배치되고, 상기 캐비티와 수직으로 중첩되는 제1 영역에 배치된 제1 패턴부와, 상기 캐비티와 수직으로 중첩되지 않는 제2 영역에 배치된 제2 패턴부와, 상기 제1 및 제2 영역 사이의 경계 영역에 배치된 제3 패턴부를 포함하는 제1 패턴층; 상기 제1 절연층의 타면에 배치된 제2 패턴층; 상기 제2 절연층의 상면에 배치된 제3 패턴층; 상기 제1 패턴층의 상기 제1 패턴부에 배치된 접속부; 및 상기 접속부에 실장된 소자를 포함하고, 상기 제1 패턴부의 상면은 상기 제2 및 제3 패턴부의 상면보다 낮게 위치하고, 상기 제2 패턴부의 상면은 상기 제3 패턴부의 상면과 동일 평면상에 위치하며, 상기 제3 패턴부의 하면은 상기 제1 및 제2 패턴부의 하면보다 높게 위치하고, 상기 제1 패턴부의 하면은 상기 제2 패턴부의 하면과 동일 평면상에 위치한다.
또한, 상기 반도체 패키지에서, 상기 제1 내지 제3 패턴층은 상기 캐비티와 수직으로 중첩되지 않는 영역에 배치된 제1 회로부와, 상기 캐비티와 수직으로 중첩되는 영역에 배치된 제2 회로부를 포함하고, 상기 제1 회로부는 안테나 패턴을 포함하는 안테나부이고, 상기 제2 회로부는 상기 안테나부를 구동하는 구동부이며, 상기 소자는, 상기 안테나부로 송신 신호를 제공하거나, 상기 안테나부를 통해 수신된 수신 신호를 처리하는 구동 소자를 포함한다.
실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층의 상면에 배치된 제1 패턴층; 및 상기 제1 절연층의 상면 및 상기 제1 패턴층의 상면에 배치되고, 캐비티를 포함하는 제2 절연층을 포함하고, 상기 제1 절연층의 두께는 상기 제2 절연층의 두께와 다르고, 상기 제1 및 제2 절연층 중 어느 하나의 절연층의 두께는 다른 하나의 절연층의 두께의 110% 내지 220%의 범위를 만족한다.
또한, 상기 제1 패턴층은, 상기 제2 절연층의 하면 아래에 배치되고, 상기 제1 절연층 내에 매립되며, 상기 제1 절연층의 두께는, 상기 제2 절연층의 두께보다 크다.
또한, 상기 제1 패턴층은, 상기 제1 절연층의 상면 위에 배치되고, 상기 제2 절연층 내에 매립되며, 상기 제2 절연층의 두께는 상기 제1 절연층의 두께보다 크다.
또한, 상기 제1 절연층 아래에 배치된 제3 절연층을 포함하고, 상기 제3 절연층의 두께는 상기 제1 절연층의 두께보다 작다.
또한, 상기 제3 절연층의 두께는 상기 제2 절연층의 두께에 대응된다.
또한, 상기 제2 절연층 위에 배치된 제4 절연층을 포함하고, 상기 제4 절연층의 두께는 상기 제2 절연층의 두께보다 작다.
또한, 상기 제4 절연층의 두께는 상기 제1 절연층의 두께에 대응된다.
또한, 상기 제1 패턴층은, 상면이 상기 제2 절연층과 접하고, 측면이 상기 캐비티를 통해 노출되는 패턴부를 포함하고, 상기 패턴부의 하면의 폭은 상기 패턴부의 상면의 폭보다 크다.
또한, 상기 패턴부는, 상기 패턴부의 하면에서 상기 패턴부의 상면을 향할수록 폭이 감소하는 경사를 가지는 측면을 포함하고, 상기 패턴부의 측면은 곡면을 포함한다.
또한, 상기 패턴부는 내측 방향으로 패인 패임부를 포함하고, 상기 제2 절연층의 하면의 적어도 일부는, 상기 패임부와 수직으로 중첩되며, 상기 제1 패턴층 및 상기 제1 절연층과 접하지 않는다.
또한, 상기 제1 및 제2 절연층 중 어느 하나는 10㎛ 내지 60㎛의 범위의 두께를 가지고, 상기 제1 및 제2 절연층 중 다른 하나는 11㎛ 내지 132㎛의 범위의 두께를 가진다.
한편, 실시 예에 따른 패키지 기판은 제1 절연층; 상기 제1 절연층의 상면에 배치되고, 캐비티를 포함하는 제2 절연층; 및 상기 제1 절연층과 상기 제2 절연층 사이에 배치되고, 상기 캐비티와 수직으로 중첩되는 제1 영역에 배치된 제1 패턴부와, 상기 캐비티와 수직으로 중첩되지 않는 제2 영역에 배치된 제2 패턴부와, 상기 제1 및 제2 영역 사이의 경계 영역에 배치된 제3 패턴부를 포함하는 제1 패턴층; 상기 제1 패턴부 상에 배치된 접속부; 상기 접속부에 실장된 소자; 및 상기 소자를 몰딩하며 상기 캐비티 내에 배치되는 몰딩층을 포함하고, 상기 제3 패턴부는, 상기 제3 패턴부는 내측 방향으로 패인 패임부를 포함하고, 상기 제2 절연층의 하면의 적어도 일부는, 상기 패임부와 수직으로 중첩되며, 상기 몰딩층과 접촉한다.
또한, 상기 제3 패턴부는, 상기 제3 패턴부의 하면에서 상기 제3 패턴부의 상면을 향할수록 폭이 감소하는 경사를 가지는 측면을 포함하고, 상기 제3 패턴부의 측면은 곡면을 포함한다.
또한, 상기 제1 패턴층은, 상기 제2 절연층의 하면 아래에 배치되고, 상기 제1 절연층 내에 매립되며, 상기 제1 절연층의 두께는 상기 제2 절연층의 두께의 110% 내지 220%의 범위를 만족한다.
또한, 상기 제1 패턴층은, 상기 제1 절연층의 상면 위에 배치되고, 상기 제2 절연층 내에 매립되며, 상기 제2 절연층의 두께는 상기 제1 절연층의 두께의 110% 내지 220%의 범위를 만족한다.
실시 예의 회로 기판은 제1 기판층과 제2 기판층을 포함할 수 있다. 상기 제2 기판층은 캐비티를 구비할 수 있다. 상기 제1 기판층은 상기 제1 기판층과 가장 인접하게 배치된 제1-1 절연층 및 상기 제1-1 절연층의 상면에 배치된 제1 패턴층을 포함할 수 있다. 상기 제1 패턴층은, 상기 캐비티와 수직으로 중첩된 제1 영역에 배치된 제1 패턴부, 상기 캐비티와 수직으로 중첩되지 않는 제2 영역에 배치된 제2 패턴부, 및 상기 제1 및 제2 영역 사이의 경계 영역에 형성된 제3 패턴부를 포함할 수 있다. 상기 제1 내지 제3 패턴부 중 적어도 하나의 두께는 적어도 다른 하나의 두께와 다를 수 있다. 또한, 상기 제1 내지 제3 패턴부 중 적어도 하나의 상면 또는 하면은 적어도 다른 하나의 상면 또는 하면과 다른 평면상에 위치할 수 있다. 실시 예는 캐비티와 인접한 영역에 배치된 제1 패턴층이 서로 다른 두께 또는 표면이 서로 다른 위치에 배치되는 구조를 가질 수 있고, 이를 통해 캐비티 형성 공정성을 향상시킬 수 있다. 따라서, 실시 예는 캐비티 공정 시에 발생할 수 있는 신뢰성 문제를 해결할 수 있다.
구체적으로, 상기 제1 패턴층은 2단 도금을 통해 제1 금속층 및 제2 금속층을 포함하는 2층 구조를 가질 수 있다. 이때, 상기 제1 금속층 및 제2 금속층 중 어느 하나를 실장 패드인 제1 패턴부로 이용하고, 다른 하나를 레이저 스토퍼인 제3 패턴부로 이용할 수 있다. 또한, 제2 패턴부는 상기 제1 및 제2 금속층을 모두 포함할 수 있다. 따라서, 실시 예는 실장 패드와 스토퍼가 동일 평면상에 배치됨에 따라 발생하는 신뢰성 문제를 해결할 수 있다. 예를 들어, 비교 예는 캐비티를 형성하는 레이저 공정에서 상기 실장 패드의 손상을 방지하기 위해 상기 실장 패드 상에 별도의 보호층(미도시)의 형성 및 제거 공정을 진행하였다. 이에 반하여, 실시 예는 상기 레이저 스토퍼로 이용되는 제3 패턴부의 일부를 상기 실장 패드인 제1 패턴부의 보호부로 활용 가능할 수 있다. 따라서, 실시 예는 상기 캐비티를 형성하는 공정에서 상기 실장 패드인 제1 패턴부가 손상되는 것을 방지할 수 있다. 또한, 실시 예는 상기 제1 패턴부를 보호하기 위한 추가적인 보호층의 형성 공정을 생략할 수 있다.
또한, 상기 제1 기판층은 상기 캐비티와 수직으로 중첩된 제1 영역과 상기 제1 영역을 제외한 제2 영역을 포함할 수 있다. 또한, 상기 제2 기판층은 상기 캐비티에 대응하는 제3 영역 및 상기 제3 영역을 제외한 제4 영역을 포함할 수 있다. 이때, 실시 예의 상기 제2 기판층의 제3 영역은 구동 소자가 배치되는 영역일 수 있고, 상기 제4 영역은 안테나 패턴층이 배치되는 영역일 수 있다. 따라서, 제2 기판층의 캐비티를 이용하여 구동 소자를 배치하면서 상기 구동 소자와 수평 방향으로 인접한 제2 기판층의 제4 영역에 안테나 패턴층을 배치할 수 있다. 따라서, 실시 예는 상기 안테나 패턴층과 상기 구동 소자 사이의 신호 전송 거리를 최소화할 수 있으며, 이에 따른 신호 전송 손실을 최소화할 수 있다. 예를 들어, 실시 예는 비교 예의 접속 수단이 구비된 구조 대비 신호 전송 거리를 줄일 수 있고, 이에 따른 별도의 접속 수단에 의해 발생하는 신호 전송 손실을 감소시킬 수 있다. 또한, 실시 예는 상기 안테나 패턴층과 구동소자가 수평 방향으로 배치되는 구조를 가질 수 있다. 따라서, 실시 예는 상기 제2 기판층의 제4 영역과 수직으로 중첩되는 제1 기판층의 제2 영역을 제2 안테나 패턴층으로 활용할 수 있다. 이에 따라 하나의 회로 패턴에서 서로 다른 방향으로의 안테나 패턴 방사 및 신호 수신이 가능하도록 할 수 있다.
또한, 실시 예는 제2 기판층의 캐비티 내에 구동 소자를 배치할 수 있고, 이를 통해 캐비티가 가지는 깊이에 대응하게 회로 기판의 두께를 줄일 수 있다.
또한, 실시 예의 캐비티는 제1 경사를 갖는 제1 파트와 상기 제1 경사와 다른 제2 경사를 갖는 제2 파트를 포함할 수 있다. 이때, 상기 제2 경사는 상기 캐비티의 바닥면에 대하여 상기 제1 경사보다 작은 경사각을 가질 수 있다. 또한, 실시 예의 상기 제2 경사를 가지는 제2 파트의 수직 길이는 상기 제1 경사를 가지는 제1 파트의 수직 길이보다 길 수 있다. 이에 따라, 실시 예는 상기 비교 예 대비 상기 캐비티가 차지하는 공간을 줄일 수 있으며, 이에 따라 회로 집적도를 향상시킬 수 있다. 예를 들어, 실시 예는 비교 예와 동일한 회로 기판의 볼륨 내에서 안테나 패턴층의 길이를 증가시킬 수 있으며, 이에 따른 통신 성능을 향상시킬 수 있다.
또한, 실시 예는 관통 전극의 두께를 회로층과 동일한 두께 또는 이보다 작은 두께를 가지도록 할 수 있다. 이에 따라, 는 관통 전극의 두께를 회로층과 동일한 두께 또는 회로층보다 작은 두께를 가지도록 할 수 있으며, 이에 따라 회로 기판의 두께를 줄일 수 있다. 또한, 실시 예는 상기 관통 전극의 두께를 줄임에 따라 상기 관통 전극을 포함하는 신호 전송 경로에서의 신호 전송 거리를 줄일 수 있고, 이에 따른 신호 전송 손실을 최소화할 수 있다.
또한, 실시 예는 절연층 및 관통 전극의 두께를 줄임에 따라 회로층의 층수를 증가시킬 수 있고, 이를 통해 회로 집적도 및 통신 성능을 향상시킬 수 있다.
또한, 상기 제1 패턴층은 상기 캐비티를 형성하기 위한 스토퍼층을 포함할 수 있다. 상기 스토퍼층은 상기 캐비티가 형성된 이후에 제거될 수 있다. 다만, 상기 스토퍼층은 상기 캐비티가 형성되기 이전에 상기 캐비가 형성될 영역에 대응하게 전체적으로 배치될 수 있다. 이때, 상기 회로 기판의 제조 공정 중에서의 상기 제1 패턴층의 표면적은 상기 제1-1 절연층 및 제2-1 절연층의 표면적의 50%, 또는 60%를 초과할 수 있고, 이에 따라 상기 제1-1 절연층과 제2-1 절연층 사이의 밀착력이 저하될 수 있다. 실시 예는 상기 스토퍼층을 포함하는 제1 패턴층과 접하는 절연층의 두께를 증가시킬 수 있다. 따라서, 실시 예는 상기 스토퍼층을 포함하는 제1 패턴층과 접하는 절연층과의 밀착력을 향상킬 수 있다. 구체적으로, 실시 예의 제1-1 절연층 및 제2-1 절연층의 두께 중 어느 하나의 절연층의 두께를 다른 절연층들의 두께보다 크게 할 수 있다. 이를 통해 실시 예는 상기 제1 패턴층, 상기 제1-1 절연층 및 상기 제2-1 절연층 사이의 밀착력을 향상시킬 수 있고, 이를 통해 회로 기판의 물리적 신뢰성을 향상시킬 수 있다.
도 1은 제1 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 2는 도 1의 캐비티 영역을 확대한 확대도이다.
도 3a는 제1 실시 예에 따른 회로 기판의 제1 패턴층의 배치 영역을 확대한 확대도이다.
도 3b는 제2 실시 예에 따른 회로 기판의 제1 패턴층의 배치 영역을 확대한 확대도이다.
도 3c는 제3 실시 예에 따른 회로 기판의 제1 패턴층의 배치 영역을 확대한 확대도이다.
도 4a 및 도 4b는 제2 기판층을 상측에서 바라본 평면도를 나타낸 것이다.
도 5a는 제1 변형 예에 따른 회로 기판을 나타낸 도면이다.
도 5b는 제2 변형 예에 따른 회로 기판을 나타낸 도면이다.
도 5c는 제3 변형 예에 따른 회로 기판을 나타낸 도면이다.
도 6은 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 7은 도 6의 일부 영역을 확대한 확대도이다.
도 8은 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 9는 제3 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 10은 제4 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 11a 내지 11p는 도 1에 도시된 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한 "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
실시 예를 설명하기 이전에 비교 예의 안테나 장치에 대해 간단히 설명한다.
비교 예의 안테나 장치는 서로 별개의 공정을 통해 제조된 제1 기판과 제2 기판을 포함한다. 상기 제1 기판과 제2 기판은 솔더 볼과 같은 접속 부재를 통해 결합된다. 상기 제1 기판은 안테나 기능을 하는 안테나 패턴을 구비하고, 상기 제2 기판은 안테나 패턴을 구동하는 구동 소자를 포함한다.
비교 예는 상기 접속 부재의 두께만큼 안테나 장치의 두께가 증가할 수 있다.
또한, 비교 예는 제1 기판과 제2 기판이 수직 적층 구조를 가지고 결합하며, 이에 따라 안테나 패턴과 구동 소자 사이의 신호 전송 길이가 증가할 수 있고, 상기 신호 전송 길이에 대응하게 신호 전송 손실이 증가할 수 있다.
또한, 비교 예는 상기 접속 부재 대신에 연성회로기판을 이용한 커넥터 구조를 적용하여 상기 제1 기판과 제2 기판을 연결한다. 상기 연성회로기판이 사용되는 경우, 상기 제1 기판과 제2 기판이 수평 배치 구조를 가질 수 있다. 다만, 상기 연성회로기판의 길이만큼 신호 전송 거리가 증가할 수 있고, 이에 따른 신호 손실이 증가할 수 있다.
한편, 5G 통신 시스템에 적용되는 안테나 장치는 4G 이하의 통신 시스템에 적용되는 안테나 장치 대비 많은 데이터를 송수신하고 있다. 이때, 안테나 장치의 배터리 소모량은 상기 안테나 장치에서 송수신하는 데이터의 양에 비례하여 증가할 수 있고, 이에 따라 배터리 용량이 증가하고 있다. 또한, 배터리 사이즈는 배터리 용량에 비례하여 커질 수 있고, 상기 안테나 장치에서 배터리가 차지하는 공간이 증가하고 있다.
한편, 5G 이상의 통신 시스템은 배터리 사이즈를 증가시키면서 안테나 장치(예를 들어, 이동 단말기)의 사이즈를 유지하기 위해 회로 기판에 구비된 절연층의 두께 또는 안테나 패턴의 두께를 감소시키고 있다. 이때, 상기 안테나 패턴의 두께가 감소하는 경우, 상기 안테나 패턴의 허용 전류가 감소할 수 있다. 여기에서, 상기 허용 전류는 상기 안테나 패턴의 단면적에 대응하게 안정적인 신호가 흐를 수 있는 전류의 한계 값을 의미한다. 상기 안테나 패턴의 두께가 감소하는 경우, 상기 허용 전류가 감소하여 통신 성능(예를 들어, 통신 속도, 송신 신호 세기, 수신 신호 세기)가 감소하는 문제가 있다.
또한, 상기 절연층의 두께가 감소하면, 제1 기판과 제2 기판이 사이의 거리가 감소하여 상호 간의 신호 간섭이 증가할 수 있고, 이로 인해 통신 오류와 같은 통신 성능 문제가 발생할 수 있다.
실시 예에 따른 회로 기판, 반도체 패키지 및 이를 포함하는 안테나 장치에 대해 구체적으로 설명하기로 한다.
도 1은 제1 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 2는 도 1의 캐비티 영역을 확대한 확대도이다.
이하에서는, 도 1 및 도 2를 참조하여 실시 예에 따른 회로 기판의 전체적인 구조를 설명하기로 한다.
먼저, 실시 예의 회로 기판(100)은 안테나 장치의 기판으로 사용될 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 실시 예의 회로 기판은 적어도 하나의 반도체 소자의 실장이 가능하면서 안테나 장치 이외의 다른 반도체 패키지에 적용될 수 있다. 예를 들어, 실시 예의 회로 기판에 반도체 소자가 실장된 구조반도체 패키지는 전자 디바이스에 적용될 수 있다. 이때, 전자 디바이스는 메인 보드(미도시)를 포함할 수 있다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지는 적어도 하나의 반도체 소자를 포함할 수 있다. 예를 들어, 반도체 패키지는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등을 포함할 수 있다.
실시 예의 회로 기판은 캐비티를 포함하면서 상기 캐비티 내에 적어도 1개 이상의 반도체 소자가 실장될 수 있도록 할 수 있다. 일 예로, 상기 반도체 소자는 안테나 장치의 송신 칩 및 수신 칩을 포함하는 RFIC일 수 있으나, 이에 한정되는 것은 아니다.
상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는, 실시 예의 회로 기판이 안테나 장치에 적용되는 반도체 패키지로 사용되는 것으로 하여 설명하기로 한다.
실시 예의 회로 기판(100)은 안테나부의 구동, 급전 및 지지를 위해 제공될 수 있다. 예를 들어, 상기 회로 기판(100)은 인쇄회로기판(Printed Circuit Board; PCB)일 수 있다. 이러한, 회로 기판(100)은 평판 구조를 갖는다. 이러한 회로 기판(100)은 다수의 층이 적층된 다층 구조를 가질 수 있다.
상기 회로 기판(100)은 접지를 위한 접지층(미도시) 및 급전을 위한 급전부(미도시)를 포함할 수 있다.
실시 예의 회로 기판(100)은 도전성 안테나 패턴층이 배치되는 안테나부와, 상기 안테나부의 구동을 위한 구동소가 배치되는 구동부로 구분될 수 있다. 상기 도전성 안테나 패턴층은 이하에서 설명되는 복수의 회로층 중 어느 하나를 의미할 수 있다. 상기 도전성 안테나 패턴층은 실시 예의 회로 기판에서, 신호 송수신을 위해 제공될 수 있다. 예를 들어, 도전성 안테나 패턴층은 미리 정해진 공진 주파수 대역에서 신호를 송수신할 수 있다. 예를 들어, 상기 도전성 안테나 패턴층은 공진 주파수 대역에서 동작하여 전자기파를 송수신할 수 있다. 상기 도전성 안테나 패턴층은 상기 회로 기판(100)의 급전부(미도시)에서 전원이 공급됨에 따라 동작할 수 있고, 상기 급전부의 전원 공급 동작은 상기 구동부의 제어에 의해 이루어질 수 있다.
실시 예의 회로 기판(100)은 제1 기판층(200) 및 제2 기판층(300)을 포함할 수 있다. 상기 제1 기판층(200) 및 제2 기판층(300)은 두께 방향을 기준으로 하나의 회로 기판을 복수의 영역으로 구분한 것일 수 있다. 예를 들어, 상기 제1 기판층(200) 및 제2 기판층(300)은 캐비티(C)가 형성되는 제1 기판 영역과 상기 제1 기판 영역 이외의 제2 기판 영역을 기준으로 상기 회로 기판(100)을 구분한 것일 수 있다.
상기 제1 기판층(200)은 1층의 절연층을 포함할 수 있고, 2층 이상의 절연층을 포함할 수 있다.
제2 기판층(300)은 상기 제1 기판층(200) 상에 배치될 수 있다. 상기 제2 기판층(300)은 2층 이상의 절연층을 포함할 수 있다. 상기 제2 기판층(300)은 회로층 및 캐비티(C)를 포함할 수 있다. 상기 제2 기판층(300)의 회로층은 안테나 기능을 하는 도전성 안테나 패턴층일 수 있다.
상기 제2 기판층(300)이 1층의 절연층을 포함하는 경우, 상기 제2 기판층(300)에 구비되는 캐비티(C)의 깊이가 충분히 확보되지 않을 수 있고, 이를 통해 반도체 패키지의 두께 감소 효과가 미비할 수 있다. 또한, 상기 제2 기판층(300)이 1층의 절연층을 포함하는 경우, 안테나 패턴에 의한 통신성능이 저하될 수 있다.
이하에서는 실시 예에 따른 제1 기판층(200) 및 제2 기판층(300)에 대해 구체적으로 설명하기로 한다.
제1 기판층(200)은 절연층, 회로층 및 관통 전극을 포함할 수 있다. 상기 관통 전극은 서로 다른 층에 배치된 회로 패턴 사이를 연결하는 기능을 하는 '연결부' 또는 '비아'라고도 칭할 수 있다.
상기 제1 기판층(200)은 제1 절연층을 포함할 수 있다. 상기 제1 절연층은 1층 또는 2층 이상의 층 구조를 가질 수 있다. 도면상에는 상기 제1 기판층(200)의 제1 절연층이 3층 구조를 가지는 것으로 도시하였으나, 이에 한정되는 것은 아니다.
상기 제1 절연층은 제1-1 절연층(211), 제1-2 절연층(212) 및 제1-3 절연층(213)을 포함할 수 있다. 예를 들어, 상기 제1 절연층은 상기 제2 기판층(300)에 인접한 영역에서부터 제1-1 절연층(211), 제1-2 절연층(212) 및 제1-3 절연층(213)을 포함할 수 있다.
상기 제1-1 절연층(211)은 상기 제1 절연층 중 상기 제2 기판층(300)과 가장 인접하게 배치된 제1 최상측 절연층을 의미할 수 있다. 또한, 상기 제1-3 절연층(213)은 상기 제1 절연층 중 상기 제2 기판층(300)과 가장 멀리 떨어진 제1 최하측 절연층을 의미할 수 있다. 또한, 상기 제1-2 절연층(212)은 상기 제1 최상측 절연층 및 제1 최하측 절연층 사이에 배치되는 제1 내측 절연층을 의미할 수 있다. 그리고, 상기 제1 기판층(200)이 4층 이상의 절연층 구조를 가지는 경우, 상기 제1 내측 절연층은 복수의 층으로 구성될 수 있을 것이다.
상기 제1 절연층은 프리프레그(PPG, prepreg)를 포함할 수 있으나, 이에 한정되는 것은 아니다.
예를 들어, 제1 절연층이 복수의 층을 포함하는 경우, 상기 복수의 층의 일부는 프리프레그를 포함할 수 있고, 상기 복수의 층의 나머지 일부는 프리프레그 이외의 절연물질을 포함할 수 있다.
상기 제1 절연층의 제1-1 절연층(211), 제1-2 절연층(212) 및 제1-3 절연층(213) 각각은 10㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 예를 들어, 제1-1 절연층(211), 제1-2 절연층(212) 및 제1-3 절연층(213) 각각은 12㎛ 내지 45㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1-1 절연층(211), 제1-2 절연층(212) 및 제1-3 절연층(213) 각각은 15㎛ 내지 30㎛의 두께를 가질 수 있다.
상기 제1-1 절연층(211), 제1-2 절연층(212) 및 제1-3 절연층(213)의 각각의 두께는 이웃하는 서로 다른 회로층 사이의 수직 거리를 의미할 수 있다. 상기 제1-1 절연층(211), 제1-2 절연층(212) 및 제1-3 절연층(213) 각각의 두께가 10㎛ 미만이면, 이에 대응하게 이웃하는 서로 다른 회로층 사이의 거리가 가까워지고, 이에 따라 상호 간의 신호 간섭에 의해 잡음에 약할 수 있다. 상기 제1-1 절연층(211), 제1-2 절연층(212) 및 제1-3 절연층(213)의 각각의 두께가 60㎛를 초과하면, 회로 기판의 두께가 증가할 수 있다. 또한, 상기 제1-1 절연층(211), 제1-2 절연층(212) 및 제1-3 절연층(213)의 각각의 두께가 60㎛를 초과하면, 관통 전극의 두께도 증가할 수 있고, 이에 따른 신호 전송 거리가 증가하여 신호 전송 손실이 증가할 수 있다.
실시 예의 제1 기판층(200)은 제1 회로층을 포함할 수 있다. 예를 들어, 상기 제1 기판층(200)은 제1 절연층의 복수의 절연층에 각각 배치된 제1 회로층을 포함할 수 있다.
예를 들어, 상기 제1 기판층(200)은 제1-1 절연층(211)의 상면에 배치된 제1 패턴층(221)을 포함할 수 있다. 예를 들어, 상기 제1 기판층(200)은 상기 제1-1 절연층(211)의 하면 및 상기 제1-2 절연층(212)의 상면 사이에 배치되는 제2 패턴층(222)을 포함할 수 있다. 예를 들어, 상기 제1 기판층(200)은 상기 제1-2 절연층(212)의 하면 및 상기 제1-3 절연층(213)의 상면 사이에 배치되는 제3 패턴층(223)을 포함할 수 있다. 예를 들어, 상기 제1 기판층(200)은 상기 제1-3 절연층(213)의 하면에 배치되는 제4 패턴층(224)을 포함할 수 있다.
상기 제1 패턴층(221)은 제1-1 절연층(211) 내에 배치될 수 있다. 예를 들어, 상기 제1 패턴층(221)의 측면의 적어도 일부는 상기 제1-1 절연층(211)으로 덮일 수 있다. 바람직하게, 상기 제1 패턴층(221)의 상면은 제1 절연층과 접촉하지 않으면서 제1 패턴층(221)의 측면의 적어도 일부 및 하면은 상기 제1-1 절연층(211)으로 덮일 수 있다.
상기 제1 패턴층(221)은 상기 제1 기판층의 회로층들 중 최상측에 배치된 회로층을 의미할 수 있다.
상기 제1 패턴층(221)은 위치에 따라 서로 다른 높이를 가질 수 있다. 예를 들어, 상기 제1 패턴층(221)은 복수의 패턴부를 포함할 수 있다. 상기 복수의 패턴부 중 적어도 하나의 상면의 높이는 적어도 다른 하나의 상면의 높이와 다를 수 있다. 예를 들어, 상기 제1 패턴층(221)의 복수의 패턴부 중 적어도 하나의 상면은 적어도 다른 하나의 상면과 단차를 가질 수 있다. 또한, 상기 제1 패턴층(221)의 복수의 패턴부 중 적어도 하나의 하면은 적어도 다른 하나의 하면과 서로 다른 높이 또는 단차를 가질 수 있다. 또한, 상기 제1 패턴층(221)의 복수의 패턴부 중 적어도 하나의 두께는 적어도 다른 하나의 두께와 다를 수 있다.
예를 들어, 상기 제1 기판층(200)은 폭 방향 또는 길이 방향으로 복수의 영역으로 구분될 수 있다.
상기 제1 기판층(200)은 캐비티(C)와 수직으로 중첩되는 제1 영역(RB1) 및 상기 제1 영역(RB1) 이외의 제2 영역(RB2)을 포함할 수 있다. 이때, 상기 캐비티(C)는 두께 방향으로 폭이 변화하는 영역을 포함할 수 있다. 상기 제1 영역(RB1)은 상기 캐비티(C)의 전체 영역 중 가장 큰 폭을 가지는 영역과 수직으로 중첩된 영역을 의미할 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제1 영역(RB1)은 상기 캐비티(C)의 전체 영역 중 가장 작은 폭을 가지는 영역과 수직으로 중첩된 영역을 의미할 수 있다. 예를 들어, 상기 제1 영역(RB1)은 상기 캐비티(C)의 상부 영역과 하부 영역 사이의 일 영역과 수직으로 중첩된 영역을 의미할 수 있다.
상기 제1 패턴층(221)은 복수의 패턴부를 포함할 수 있다. 예를 들어, 상기 제1 패턴층(221)은 상기 제1-1 절연층(211)의 제1 영역(RB1)의 상면에 배치되는 제1 패턴부(221-1)를 포함할 수 있다. 예를 들어, 상기 제1 패턴층(221)은 상기 제1-1 절연층(211)의 제2 영역(RB2)의 상면에 배치된 제2 패턴부(221-2)를 포함할 수 있다. 또한, 상기 제1 기판층(200)은 상기 제1 영역(RB1)과 제2 영역(RB2) 사이의 경계 영역을 포함한다. 상기 경계 영역은 상기 제1 영역(RB1) 및/또는 제2 영역(RB2)의 적어도 일부와 중첩될 수 있다. 상기 경계 영역은 상기 캐비티(C)의 내벽의 적어도 일부와 수직으로 중첩되는 영역을 의미할 수 있다. 상기 제1 패턴층(221)은 상기 경계 영역에 배치되는 제3 패턴부(221-3)를 포함할 수 있다.
이때, 상기 제1 패턴층(221)의 제1 내지 제3 패턴부(221-1, 221-2, 221-3) 중 적어도 하나의 두께는 적어도 다른 하나의 두께와 다를 수 있다. 또한, 상기 제1 패턴층(221)의 제1 내지 제3 패턴부(221-1, 221-2, 221-3) 중 적어도 하나의 상면은 적어도 다른 하나의 상면과 다른 평면에 위치할 수 있다. 또한, 상기 제1 패턴층(221)의 제1 내지 제3 패턴부(221-1, 221-2, 221-3) 중 적어도 하나의 하면은 적어도 다른 하나의 하면과 다른 평면에 위치할 수 있다.
바람직하게, 상기 제1 패턴부(221-1)의 상면은, 상기 제2 패턴부(221-2)의 상면 및 제3 패턴부(221-3)의 상면보다 낮게 위치할 수 있다. 상기 제1 패턴부(221-1)는 반도체 소자가 실장되는 실장 패드로 기능할 수 있다. 이때, 상기 제1 패턴부(221-1)는 상기 제2 패턴부(221-2) 및 제3 패턴부(221-3)보다 낮게 위치할 수 있고, 이에 따라 캐비티(C)의 형성을 위한 레이저 공정에서 상기 제1 패턴부(221-1)가 손상되는 것을 방지할 수 있다. 이에 따라, 실시 예는 반도체 소자의 실장 공정에서의 신뢰성을 향상시킬 수 있다.
한편, 상기 제1 패턴층(221), 제2 패턴층(222), 제3 패턴층(223) 및 제4 패턴층(224)을 포함하는 제1 회로층은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 상기 제1 회로층들은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 제1 회로층은 전기 전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로층의 각각의 패턴층은 5㎛ 내지 50㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 회로층의 각각의 패턴층은 10㎛ 내지 40㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 회로층의 각각의 패턴층은 15㎛ 내지 30㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로층의 각각의 패턴층의 두께가 5㎛ 미만이면, 회로층의 저항이 증가하고, 이에 따른 신호 전송 손실이 증가할 수 있다. 상기 제1 회로층의 각각의 패턴층의 두께가 5㎛ 미만이면, 상기 제1 회로층으로 전달할 수 있는 신호의 허용 전류가 감소하고, 이에 따른 신호 전송 속도가 감소 등의 통신 성능이 저하될 수 있다. 또한, 상기 제1 회로층의 각각의 패턴층의 두께가 50㎛를 초과하면, 이에 따른 패턴부의 선폭이 증가하여 미세화가 어려울 수 있다. 또한, 상기 제1 회로층의 각각의 패턴층의 두께가 50㎛을 초과하면, 회로 기판의 두께가 증가할 수 있다.
한편, 상기 제1 기판층(200)은 관통부를 포함할 수 있다. 예를 들어, 상기 관통부는 상기 제1 기판층(200)의 각각의 절연층을 관통하며 형성될 수 있다.
예를 들어, 상기 관통부는, 상기 제1-1 절연층(211)을 관통하는 제1 관통 전극(231)을 포함할 수 있다. 예를 들어, 상기 관통부는 상기 제1-1 절연층(211)을 관통하며 상기 제1 패턴층(221)과 제2 패턴층(222) 사이를 전기적으로 연결하는 제1 관통 전극(231)을 포함할 수 있다.
또한, 상기 관통부는 상기 제1-2 절연층(212)을 관통하는 제2 관통 전극(232)을 포함할 수 있다. 예를 들어, 상기 관통부는 상기 제1-2 절연층(212)을 관통하며 상기 제2 패턴층(222)과 상기 제3 패턴층(223) 사이를 연결하는 제2 관통 전극(232)을 포함할 수 있다.
상기 관통부는 제1-3 절연층(213)을 관통하는 제3 관통 전극(233)을 포함할 수 있다. 예를 들어, 상기 관통부는 상기 제1-3 절연층(213)을 관통하며 상기 제3 패턴층(223)과 제4 패턴층(224) 사이를 전기적으로 연결하는 제3 관통 전극(233)을 포함할 수 있다.
제2 기판층(300)은 복수의 제2 절연층을 포함할 수 있다. 예를 들어, 상기 제2 기판층(300)은 제2-1 절연층(311), 제2-2 절연층(312), 제2-3 절연층(313) 및 제2-4 절연층(314)을 포함할 수 있다.
예를 들어, 제2 기판층(300)은 4층의 절연층을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제2 기판층(300)의 제2 절연층은 3층 이하의 절연층을 포함할 수 있고, 5층 이상의 절연층을 포함할 수도 있을 것이다.
상기 제2-1 절연층(311)은 상기 제1 기판층(200) 상에 배치될 수 있다. 예를 들어, 제2-1 절연층(311)은 상기 제1 기판층(200) 중 최상측에 배치된 제1-1 절연층(211)의 상면에 배치될 수 있다.
제2-2 절연층(312)은 상기 제2-1 절연층(311) 위에 배치될 수 있다. 또한, 제2-3 절연층(313)은 제2-2 절연층(312) 위에 배치될 수 있다. 또한, 제2-4 절연층(314)은 제2-3 절연층(313) 위에 배치될 수 있다.
상기 제2 기판층(300)의 4층의 제2 절연층은 상기 제1 기판층(200)의 제1 절연층과 동일한 절연 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 기판층(300)은 제2 회로층을 포함할 수 있다.
예를 들어, 상기 제2 회로층은 제2-1 절연층(311)의 상면에 배치된 제5 패턴층(321)을 포함할 수 있다. 예를 들어, 상기 제2 회로층은 상기 제2-2 절연층(312)의 상면에 배치된 제6 패턴층(322)을 포함할 수 있다. 예를 들어, 상기 제2 회로층은 상기 제2-3 절연층(313)의 상면에 배치된 제7 패턴층(323)을 포함할 수 있다. 예를 들어, 상기 제2 회로층은 상기 제2-4 절연층(314)의 상면에 배치된 제8 패턴층(324)을 포함할 수 있다.
이때, 상기 제2 기판층(300)의 제2 회로층은 안테나 기능을 하는 도전성 안테나 패턴층일 수 있다. 예를 들어, 상기 제5 패턴층(321), 제6 패턴층(322), 제7 패턴층(323) 및 제8 패턴층(324)은 상기 제1 기판층(200)의 제1 회로층과 연결되ㄷ될 수 있다. 상기 제5 패턴층(321), 제6 패턴층(322), 제7 패턴층(323) 및 제8 패턴층(324)은 외부로 송신 신호를 송신하거나, 외부로부터 송신되는 신호를 수신하는 안테나 기능을 하는 안테나부일 수 있다.
상기 제2 기판층(300)은 제2 관통부를 포함할 수 있다. 예를 들어, 상기 제2 기판층(300)은 상기 제2 절연층을 각각 관통하는 복수의 관통 전극을 포함할 수 있다.
예를 들어, 상기 제2 관통부는 상기 제2-1 절연층(311)을 관통하는 제4 관통 전극(331)을 포함할 수 있다. 상기 제4 관통 전극(331)은 상기 제1 기판층(200)의 제1 패턴층(221)과 상기 제5 패턴층(321) 사이를 전기적으로 연결할 수 있다. 예를 들어, 제2 관통부는 제2-2 절연층(312)을 관통하는 제5 관통 전극(332)을 포함할 수 있다. 상기 제5 관통 전극(332)은 상기 제5 패턴층(321)과 제6 패턴층(322) 사이를 전기적으로 연결할 수 있다. 예를 들어, 제2 관통부는 제2-3 절연층(313)을 관통하는 제6 관통 전극(333)을 포함할 수 있다. 상기 제6 관통 전극(333)은 상기 제6 패턴층(322)과 제7 패턴층(323) 사이를 전기적으로 연결할 수 있다. 예를 들어, 제2 관통부는 제2-4 절연층(314)을 관통하는 제7 관통 전극(334)을 포함할 수 있다. 상기 제7 관통 전극(334)은 상기 제7 패턴층(323)과 제8 패턴층(334) 사이를 전기적으로 연결할 수 있다.
한편, 상기 제2 기판층(300)은 캐비티(C)를 포함할 수 있다.
이에 따라, 상기 제2 기판층(300)은 상기 캐비티(C)와 수직으로 중첩되는 제3 영역(RT1) 및 상기 제3 영역(RT1) 이외의 제4 영역(RT2)을 포함할 수 있다.
상기 제3 영역(RT1)은 제1 기판층(200)의 제1 영역(RB1)과 수직으로 중첩되는 영역일 수 있다. 상기 제4 영역(RT2)은 상기 제1 기판층(200)의 제2 영역(RB2)과 수직으로 중첩되는 영역일 수 있다.
상기 제2 기판층(300)의 제3 영역(RT1)에는 반도체 소자가 실장되는 공간의 캐비티(C)가 형성될 수 있다. 상기 제2 기판층(300)의 제4 영역(RT2)에는 안테나 기능을 하는 안테나 패턴의 제2 회로층이 형성될 수 있다.
이때, 본원의 회로 기판(100)이 안테나 장치에 적용되는 안테나 기판일 경우, 회로 기판의 각각의 층에 배치된 회로층들은 서로 다른 기능을 할 수 있다.
예를 들어, 상기 제1 기판층(200)의 제1 회로층의 제1 패턴층(221), 제2 패턴층(222), 제3 패턴층(223) 및 제4 패턴층(224) 각각은 제1 영역(RB1)과 수직으로 중첩되는 제1 회로부를 포함할 수 있다. 상기 제1 회로부는 상기 캐비티(C)와 수직으로 중첩될 수 있다. 상기 제1 회로부는 구동 소자나 수동 소자와 같은 칩이 실장되는 실장 패드로 기능할 수 있다. 또는 상기 제1 회로부는 실시 예의 회로 기판과 외부 기판(예를 들어, 단말기의 메인 보드) 사이를 연결하는 단자 패드로 기능할 수 있다.
또한, 상기 제1 회로층의 제1 패턴층(221), 제2 패턴층(222), 제3 패턴층(223) 및 제4 패턴층(224) 각각은 상기 제2 영역(RB2)과 수직으로 중첩되는 제2 회로부를 포함할 수 있다. 상기 제2 회로부는 상기 제2 기판층(300)의 제4 영역(RT2)에 형성된 제2 회로층들과 수직으로 중첩될 수 있다.
이때, 일 실시 예 상기 제1 회로층의 제2 회로부들은 상기 제1 회로부와 함께 단자 패드로 기능할 수 있다. 상기 제2 회로부가 상기 제1 회로부와 함께 단자 패드로 기능하는 경우, 실시 예의 회로 기판은 제2 기판층(300)의 제4 영역(RT2)에서만 안테나 기능을 할 수 있다. 예를 들어, 상기 제1 회로층의 제2 회로부가 안테나 패턴으로 기능하지 않을 경우, 실시 예의 회로 기판은 상기 제2 기판층(300)의 제4 영역(RT2)의 상측으로 송신 신호를 송신하거나 상기 제4 영역(RT2)의 상측으로 수신되는 신호를 수신할 수 있다.
또한, 다른 실시 예 상기 제2 회로부는 상기 제2 기판층(300)의 제4 영역(RT2)에 배치된 제2 회로층들과 연결될 수 있다. 따라서, 상기 제2 회로부는 신호 송신 또는 신호 수신 기능을 하는 안테나 패턴으로 기능할 수 있다.
예를 들어, 상기 제2 기판층(300)의 제4 영역(RT2)에 제2 회로층을 제1 안테나 패턴층이라고 할 수 있다. 또한, 상기 제1 기판층(200)의 제1 회로층의 제2 회로부는 상기 제1 안테나 패턴층과 연결되는 제2 안테나 패턴층일 수 있다.
따라서, 실시 예는 회로 기판의 양측 방향으로 신호를 송신 또는 상기 회로기판의 양측 방향에서 신호를 수신할 수 있다. 예를 들어, 실시 예는 제1 안테나 패턴층의 상측 및 제2 안테나 패턴층의 하측으로 신호를 송신할 수 있다. 예를 들어, 실시 예는 제1 안테나 패턴층의 상측 및 제2 안테나 패턴층의 하측으로부터 신호를 수신할 수 있다.
한편, 상기 제1 회로부는 실장 패드 또는 단자 패드로 기능한다고 하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 기판층(200)의 제1 영역(RB1)에 배치된 제1 회로부 중 일부는 실장 패드 또는 단자 패드로 기능할 수 있고, 나머지 일부는 상기 제2 안테나 패턴층과 함께 안테나 패턴으로 기능할 수 있다.
이하에서는 실시 예의 캐비티(C) 및 제1 패턴층(221)의 각각의 패턴부의 두께 및 위치 관계에 대해 구체적으로 설명하기로 한다.
도 3을 참조하면, 실시 예의 캐비티(C)는 상기 제2 기판층(300)을 관통할 수 있다. 예를 들어, 상기 캐비티(C)는 제2 절연층을 관통할 수 있다. 상기 제2 절연층이 복수의 층을 포함하는 경우, 상기 캐비티(C)는 상기 복수의 층의 제2 절연층을 공통으로 관통할 수 있다.
상기 캐비티(C)는 복수의 파트를 포함할 수 있다. 예를 들어, 상기 캐비티(C)는 상기 캐비티(C)의 내벽(IW)의 경사를 기준으로 두께 방향으로 복수의 파트로 구분될 수 있다.
예를 들어, 캐비티(C)는 상기 제2 기판층(300)의 상면에 인접한 제1 파트(P1)를 포함할 수 있다. 또한, 상기 캐비티(C)는 상기 제2 기판층(300)의 하면에 인접하고 상기 제1 파트(P1) 아래에 위치한 제2 파트(P2)를 포함할 수 있다.
이때, 상기 제1 파트(P1)는 상기 제2 기판층(300)의 하면으로 갈수록 폭이 감소하는 영역을 포함할 수 있다. 예를 들어, 상기 제1 파트(P1)의 내벽(IW1)은 상기 제1 기판층(200)을 향할수록 폭이 감소하는 제1 경사를 가질 수 있다. 상기 제1 파트(P1)의 내벽(IW)이 가지는 제1 경사는 상기 내벽(IW)과 연결되는 가상의 직선과 기준선(BL) 사이의 내각을 의미할 수 있다. 상기 기준선(BL)은 상기 캐비티(C)와 수직으로 중첩되는 제1 기판층(200)의 상면과 평행할 수 있다.
한편, 상기 제1 파트(P1)의 내벽(IW1)이 가지는 제1 경사(θ1)는 115도 내지 150도 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 파트(P1)의 내벽(IW1)의 제1 경사(θ1)는 118도 내지 148도 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 파트(P1)의 내벽(IW1)의 제1 경사(θ1)는 120도 내지 145도 사이의 범위를 가질 수 있다.
상기 제1 파트(P1)의 내벽(IW1)의 제1 경사(θ1)가 115도보다 작은 경우, 실시 예에 따른 상기 캐비티(C)를 형성하는데 소요되는 공정 시간이 증가할 수 있다.
또한, 상기 제1 파트(P1)의 내벽(IW1)의 제1 경사(θ1)가 150보다 크면, 상기 캐비티(C)의 상부의 폭이 증가할 수 있고, 이에 따라 회로 집적도가 감소할 수 있다. 예를 들어, 상기 캐비티(C)의 상부 폭이 증가하는 경우, 무의미하게 낭비되는 공간이 증가할 수 있고, 이에 따라 상기 캐비티(C)의 상부 폭이 증가한 만큼 회로층의 배치 공간이 감소할 수 있다.
한편, 실시 예의 캐비티(C)는 상기 제1 파트(P1) 아래에 위치한 제2 파트(P2)를 포함할 수 있다. 상기 제2 파트(P2)는 상기 제2 기판층(300)의 하면으로 갈수록 폭이 감소하는 영역을 포함할 수 있다. 예를 들어, 상기 제2 파트(P2)는 상기 제1 기판층(200)을 향할수록 폭이 감소하면서 상기 제1 파트(P1)의 내벽(IW1)이 가지는 제1 경사(θ1)와는 다른 제2 경사(θ2)를 가지는 내벽(IW2)을 포함할 수 있다. 예를 들어, 상기 제2 파트(P2)의 제2 경사(θ2)는 상기 제1 파트(P1)의 제1 경사(θ1)보다 작을 수 있다.
이때, 상기 제2 경사(θ2)는 상기 제2 파트(P2)의 내벽(IW2)이 가지는 경사를 의미할 수 있다. 예를 들어, 상기 제2 경사(θ2)는 상기 제2 파트(P2)의 내벽(IW2)으로부터 연장되는 가상의 직선과 기준선(BL) 사이의 내각을 의미할 수 있다.
상기 제2 파트(P2)의 내벽(IW2)의 제2 경사(θ2)는 상기 제1 경사(θ1)보다 작으면서 91도 내지 120도 사이의 범위를 가질 수 있다. 예를 들어, 상기 제2 파트(P2)의 내벽(IW2)의 제2 경사(θ2)는 상기 제1 경사(θ1)보다 작으면서 95도 내지 118도 사이의 범위를 가질 수 있다. 예를 들어, 상기 제2 파트(P2)의 내벽(IW2)의 제2 경사(θ2)는 상기 제1 경사(θ1)보다 작으면서 98도 내지 115도 사이의 범위를 가질 수 있다.
상기 제2 파트(P2)의 내벽(IW2)의 제2 경사(θ2)가 91도보다 작으면, 상기 캐비티(C) 내에 반도체 소자가 안정적으로 배치되지 못할 수 있다. 또한, 상기 제2 파트(P2)의 내벽(IW2)의 제2 경사(θ2)가 120도보다 크면, 상기 캐비티의 사이즈가 목표 사이즈 대비 커질 수 있다.
한편, 상기 캐비티(C)의 제1 파트(P1) 및 제2 파트(P2)의 수직 길이는 서로 상이할 수 있다. 예를 들어, 상기 캐비티(C)의 제1 파트(P1)는 제1 길이(L1)를 가지고, 상기 제2 파트(P2)는 상기 제1 길이(L1)보다 긴 제2 길이(L2)를 가질 수 있다. 이때, 상기 제1 길이(L1)는 상기 제1 파트(P1)의 수직 방향으로의 깊이를 의미할 수 있다. 예를 들어, 상기 제1 길이(L1)는 상기 제1 파트(P1)의 수직 거리 또는 수직 길이를 의미할 수 있다. 또한, 상기 제2 길이(L2)는 상기 제2 파트(P2)의 깊이를 의미할 수 있다. 예를 들어, 상기 제2 길이(L2)는 상기 제2 파트(P2)의 수직 방향으로의 수직 거리 또는 수직 길이를 의미할 수 있다.
이때, 상기 제2 길이(L2)는 상기 제1 길이(L1)의 1.5배 이상, 3배 이상, 5배 이상 또는 10배 이상일 수 있다. 예를 들어, 상기 제2 길이(L2)는 상기 제1 길이(L1)의 1.5배 내지 30배 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제2 길이(L2)는 상기 제1 길이(L1)의 3배 내지 28배 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제2 길이(L2)는 상기 제1 길이(L1)의 5배 내지 25배 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제2 길이(L2)는 상기 제1 길이(L1)의 10배 내지 20배 사이의 범위를 만족할 수 있다.
이때, 상기 제2 길이(L2)가 상기 제1 길이(L1)의 1.5배 미만이면, 상기 제1 파트(P1)의 제1 경사 및 상기 제2 파트(P2)의 제2 경사의 차이에 따라 발생하는 효과가 미비할 수 있다. 또한, 상기 제2 길이(L2)가 상기 제1 길이(L1)의 30배 이상이면, 이를 만족하기 위한 제2 기판층(300)의 두께가 증가하고, 이에 따른 회로 기판의 두께가 증가할 수 있다.
한편, 실시 예의 캐비티(C)는 상기 제2 파트(P2) 아래의 제3 파트(P3)를 포함할 수 있다. 상기 제3 파트(P3)는 상기 제2 기판층(300)보다 낮게 위치할 수 있다. 상기 캐비티(C)의 제3 파트(P3)는 상기 제2 기판층(300)이 아닌 상기 제1 기판층(200)에 구비될 수 있다. 예를 들어, 상기 캐비티(C)의 제3 파트(P3)는 상기 제1 기판층(200)의 제1 패턴층(221)의 적어도 일부와 수평 방향으로 중첩될 수 있다. 즉, 상기 제3 파트(P3)는 상기 제1 패턴층(221)의 적어도 하나의 패턴부를 에칭으로 제거하는 것에 의해 구비될 수 있다. 나아가, 상기 제3 파트(P3)는 상기 제1 패턴층(221)의 일부와 함께 상기 제1 기판층(200)의 제1-1 절연층(211)의 제1 영역(RB1)의 일부를 제거하는 것에 의해 구비될 수 있다. 구체적으로, 상기 제3 파트(P3)는 상기 제1 기판층(200)의 제1 패턴층(221) 중 캐비티(C)와 수직으로 중첩된 영역에 형성되었던 레이저 스토퍼층(예를 들어, 제1 패턴층(221)의 제3 패턴부(221-3)의 일부)을 제거하는 것에 의해 구비될 수 있다.
예를 들어, 상기 캐비티(C)의 전체 깊이는 상기 제2 기판층(300)의 제2 절연층의 전체 두께보다 클 수 있다. 예를 들어, 제1 실시 예의 상기 캐비티(C)의 깊이는 상기 제2 절연층의 전체 두께 대비 상기 제3 패턴부(221-3)의 두께만큼 클 수 있다.
이에 따라, 상기 캐비티(C)의 바닥면은 상기 제2 기판층(300)의 하면보다 낮게 위치할 수 있다.
상기 제3 파트(P3)는 제3 경사를 가질 수 있다. 상기 제3 경사는 상기 제3 파트(P3)의 내벽(IW3)이 가지는 경사를 의미할 수 있다. 이때, 상기 제1 파트(P1)의 내벽(IW1) 및 상기 제2 파트(P2)의 내벽(IW2)은 상기 제2 기판층(300)의 제2 절연층의 내벽을 의미한다. 이와 다르게 제1 실시 예의 상기 제3 파트(P3)의 내벽(IW3)은 상기 제1 패턴층(221)의 제3 패턴부(221-3)의 측면이 가지는 경사를 의미할 수 있다.
구체적으로, 상기 제1 기판층(200)의 제1 패턴층(221)은, 상기 제1 영역(RB1)과 상기 제2 영역(RB2) 사이의 경계 영역을 둘러싸며 배치되는 제3 패턴부(221-3)를 포함할 수 있다. 상기 제3 패턴부(221-3)는 캐비티(C)를 형성하는 레이저 공정에서 레이저 스토퍼로 사용된 스토퍼층의 일부일 수 있다. 캐비티(C)의 하부 폭은 상기 스토퍼층이 가지는 폭보다 작을 수 있다. 만약, 상기 스토퍼층의 폭과 동일한 하부 폭을 가지는 캐비티(C)를 형성하는 경우, 레이저 공정에서의 공정 편차에 의해 상기 스토퍼층의 가장자리에 인접한 상기 제1-1 절연층(211)의 상면의 일부가 레이저로 가공되는 문제가 발생할 수 있고, 이로 인한 신뢰성 문제가 발생할 수 있다. 이에 따라, 상기 캐비티(C)는 상기 스토퍼층의 폭보다 작은 하부 폭을 가질 수 있다. 따라서, 상기 스토퍼층의 일부는 상기 캐비티(C)를 통해 상면이 노출될 수 있고, 나머지 일부는 상기 캐비티(C)를 통해 상면이 노출되지 않을 수 있다. 이때, 상기 캐비티(C)를 통해 상면이 노출되는 스토퍼층은 에칭에 의해 제거되어 상기 캐비티(C)의 제3 파트(P3)를 형성할 수 있다. 상기 캐비티(C)를 통해 상면이 노출되지 않는 스토퍼층은 상기 에칭 공정 시에 제거되지 않고, 이에 따라 상기 제1 패턴층(221)의 제3 패턴부(221-3)를 구성할 수 있다. 상기 캐비티(C)의 제3 파트(P3)의 내벽(IW3)은 상기 제3 패턴부(221-3)의 측면의 경사각을 의미할 수 있다. 상기 제3 파트(P3)의 내벽(IW3)의 제3 경사는 상기 스토퍼층의 에칭 조건에 의해 결정될 수 있다.
예를 들어, 제1 실시 예 상기 제3 파트(P3)의 내벽(IW3)의 제3 경사는 상기 기준선(BL)에 대해 직각일 수 있다.
한편, 실시 예 상기 제1 기판층(200)의 상면은 단차를 가질 수 있다. 예를 들어, 제1-1 절연층(211)의 상면은 단차를 가질 수 있다. 구체적으로, 상기 제1-1 절연층(211)의 상면은 제1 상면(211T1) 및 상기 제1 상면(211T1)과 단차를 갖는 제2 상면(211T2)을 포함할 수 있다. 상기 제1-1 절연층(211)의 상기 제1 상면(211T1)은 캐비티(C)의 하면 또는 바닥면을 형성할 수 있다.
예를 들어, 상기 제1-1 절연층(211)의 상면은 상기 캐비티(C)와 수직으로 중첩되는 제1 상면(211T1)과, 상기 캐비티(C)와 수직으로 중첩되지 않는 제2 상면(211T2)을 포함할 수 있다. 즉, 상기 제1-1 절연층(211)의 제1 상면(211T1)은 상기 제1 기판층(200)의 제1 영역(RB1)에 대응되고, 상기 제1-1 절연층(211)의 제2 상면(211T2)은 상기 제1 기판층(200)의 제2 영역(RB2)에 대응될 수 있다. 또한, 상기 제1-1 절연층(211)의 제1 상면(211T1)은 상기 캐비티(C)의 바닥면일 수 있고, 상기 제2 기판층(300)에 접하지 않는 부분일 수 있다. 또한, 상기 제1-1 절연층(211)의 제2 상면(211T2)은 상기 캐비티(C)의 하면과 단차를 가지며 상기 제2 기판층(300)에 접하는 부분을 의미할 수 있다. 상기 제1-1 절연층(211)의 제2 상면(211T2)은 제1 상면(211T1)과 수직으로 중첩되지 않을 수 있다.
이때, 상기 제1 상면(211T1)은 제1 패턴부(221-1)와 수직으로 중첩된 제1 중첩 영역 및 상기 제1 패턴부(221-1)와 수직으로 중첩되지 않는 제1 비중첩 영역을 포함할 수 있다.
또한, 상기 제2 상면(211T2)은 상기 제2 패턴부(221-2)와 수직으로 중첩된 제2 중첩 영역과, 제3 패턴부(221-3)와 수직으로 중첩된 제3 중첩 영역과, 상기 제2 패턴부(221-2) 및 제3 패턴부(221-3)와 수직으로 중첩되지 않는 제2 비중첩 영역을 포함할 수 있다.
이때, 비교 예의 회로 기판에서, 상기 제1-1 절연층(211)의 제1 상면(211T1)의 제1 비중첩 영역은 상기 제2 상면(211T2)의 제2 비중첩 영역과 동일 평면에 위치한다. 이와 다르게, 실시 예의 제1-1 절연층(211)의 제1 상면(211T1)의 제1 비중첩 영역은 상기 제2 상면(211T2)의 제2 비중첩 영역과 서로 다른 평면에 위치할 수 있다. 예를 들어, 상기 제1-1 절연층(211)의 제1 상면(211T1)의 제1 비중첩 영역은, 상기 제2 상면(211T2)의 제2 비중첩 영역보다 낮게 위치할 수 있다. 예를 들어, 제1 실시 예의 상기 제1 비중첩 영역은 상기 제2 비중첩 영역 대비 상기 제3 패턴부(221-3)의 두께만큼 낮게 위치할 수 있다. 이하에서의 상기 제1-1 절연층(211)의 제1 상면(211T1)은 상기 제1 비중첩 영역을 의미할 수 있고, 상기 제1-1 절연층(211)의 제2 상면(211T2)은 상기 제2 비중첩 영역을 의미할 수 있다.
상기 제1-1 절연층(211)의 제1 상면(211T1)은 상기 제1 패턴층(221)의 제2 패턴부(221-2)의 하면보다 높게 위치할 수 있다. 상기 제1-1 절연층(211)의 제1 상면(211T1)은 상기 제1 패턴층(221)의 제3 패턴부(221-3)의 하면과 동일 평면상에 위치할 수 있다. 이때, 상기 동일 평면상에 위치한다는 것은, 상호 간의 높이 차이가 1㎛ 이하, 또는 0.5㎛ 이하, 또는 0.1㎛ 이하인 것을 의미할 수 있다. 또는, 상기 동일 평면 상에 위치한다는 것은 상호 간의 높이 차이가 상기 제3 패턴부(221-3)의 두께의 5% 이하, 또는 3% 이하, 또는 1% 이하인 것을 의미할 수 있다.
상기 제1-1 절연층(211)의 제2 상면(211T2)은 상기 제1 패턴층(221)의 제1 패턴부(221-1)의 상면보다 높게 위치할 수 있다. 상기 제1-1 절연층(211)의 제2 상면(211T2)은 상기 제3 패턴부(221-3)의 상면과 동일 평면상에 위치할 수 있다. 이때, 상기 동일 평면상에 위치한다는 것은, 상호 간의 높이 차이가 1㎛ 이하, 또는 0.5㎛ 이하, 또는 0.1㎛ 이하인 것을 의미할 수 있다. 또는 상기 동일 평면상에 위치한다는 것은, 상호 간의 높이 차이가 상기 제3 패턴부(221-3)의 두께의 5% 이하, 또는 3% 이하, 또는 1% 이하인 것을 의미할 수 있다.
상기 제1-1 절연층(211)의 제1 상면(211T1)과 제2 상면(211T2)은 서로 다른 표면 거칠기를 가질 수 있다. 예를 들어, 상기 제1-1 절연층(211)의 제1 상면(211T1)은 도금 공정을 통해 형성된 상기 제1 패턴층(221)의 하면의 표면 거칠기에 대응하는 표면 거칠기를 가질 수 있다. 이와 다르게, 상기 제1-1 절연층(211)의 제2 상면(211T2)은 상기 제2-1 절연층(311)의 하면의 표면 거칠기에 대응하는 표면거칠기를 가질 수 있다.
제1 실시 예의 제1 패턴층(221)의 상기 제1 패턴부(221-1)는 상기 캐비티(C)와 수직으로 중첩되는 제1 영역(RB1)에 배치될 수 있다. 또한, 상기 제1 패턴층(221)의 제2 패턴부(221-2)는 상기 캐비티(C)와 수직으로 중첩되지 않는 제2 영역(RB2)에 배치될 수 있다. 또한, 제1 패턴층(221)의 제3 패턴부(221-3)는 상기 제1 영역(RB1)과 제2 영역(RB2) 사이의 경계 영역에 배치될 수 있다.
상기 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3) 중 어느 하나는 다른 하나와 다른 두께를 가질 수 있다. 상기 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3) 중 어느 하나의 상면은 다른 하나의 상면과 다른 평면에 위치할 수 있다. 예를 들어, 상기 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3) 중 어느 하나의 하면은 다른 하나의 하면과 다른 평면에 위치할 수 있다.
도 3a는 제1 실시 예에 따른 회로 기판의 제1 패턴층의 배치 영역을 확대한 확대도이고, 도 3b는 제2 실시 예에 따른 회로 기판의 제1 패턴층의 배치 영역을 확대한 확대도이고, 도 3c는 제3 실시 예에 따른 회로 기판의 제1 패턴층의 배치 영역을 확대한 확대도이다.
도 3a를 참조하면, 상기 제1 패턴층(221)은 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3)를 포함할 수 있다.
상기 제1 패턴부(221-1)는 상기 제1-1 절연층(211)의 제1 영역(RB1)에 배치될 수 있다. 즉, 상기 제1 패턴부(221-1)는 상기 캐비티(C)와 수직으로 중첩될 수 있다. 상기 제1 패턴부(221-1)의 상면은 상기 제1 패턴층(221)의 제2 패턴부(221-2) 및 제3 패턴부(221-3)의 상면보다 낮게 위치할 수 있다. 예를 들어, 상기 제1 패턴부(221-1)의 상면은 상기 제1-1 절연층(211)의 제2 상면(211T2)보다 낮게 위치할 수 있다. 예를 들어, 상기 제1 패턴부(221-1)의 상면은 상기 제2 기판층(300)의 최하측보다 낮게 위치할 수 있다. 상기 제1 패턴부(221-1)는 제1 두께(T1)를 가질 수 있다. 상기 제1 두께(T1)에 대한 구체적은 특징은 하기에서 설명하기로 한다.
상기 제2 패턴부(221-2)는 상기 제1-1 절연층(211)의 제2 영역(RB2)에 배치될 수 있다. 상기 제2 패턴부(221-2)는 캐비티(C)와 수직으로 중첩되지 않을 수 있다. 제2 패턴부(221-2)의 상면은 상기 제1 패턴부(221-1)의 상면보다 높게 위치할 수 있다. 상기 제2 패턴부(221-2)의 상면은 상기 제1-1 절연층(211)의 제1 상면(211T1)보다 높게 위치할 수 있다. 상기 제2 패턴부(221-2)의 상면은 상기 제3 패턴부(221-3)의 상면과 동일 평면상에 위치할 수 있다. 상기 제2 패턴부(221-2)의 상면은 상기 제1-1 절연층(211)의 제2 상면(211T2)과 동일 평면상에 위치할 수 있다. 상기 제2 패턴부(221-2)의 하면은 상기 제1-1 절연층(211)의 제1 상면(211T1)보다 낮게 위치할 수 있다. 상기 제2 패턴부(221-2)의 하면은 상기 제1 패턴부(221-1)의 상면보다 낮게 위치할 수 있다. 상기 제2 패턴부(221-2)의 하면은 상기 제1 패턴부(221-1)의 하면과 동일 평면상에 위치할 수 있다. 상기 제2 패턴부(221-2)의 하면은 상기 제3 패턴부(221-3)의 하면보다 낮게 위치할 수 있다. 상기 제2 패턴부(221-2)는 복수의 층 구조를 가질 수 있다. 예를 들어, 상기 제2 패턴부(221-2)는 2단 도금 공정을 통해 형성된 2층 구조를 가질 수 있다. 상기 제2 패턴부(221-2)가 SAP 또는 MSAP공정으로 형성하는 경우, 상기 제2 패턴부(221-2)의 2층 구조는 시드층으로 사용된 동박층 및 화학동도금층을 제외한 전해 도금층이 2층으로 구비될 수 있음을 의미할 수 있다. 이때, 상기 제2 패턴부(221-2)는 상기 제1 두께(T1)보다 큰 제2 두께(T2)를 가질 수 있다. 이때, 상기 동일 평면상에 위치한다는 것은, 상호 간의 높이 차이가 1㎛ 이하, 또는 0.5㎛ 이하, 또는 0.1㎛ 이하인 것을 의미할 수 있다. 또는 상기 동일 평면상에 위치한다는 것은, 상호 간의 높이 차이가 상기 제1 패턴부(221-1), 제2 패턴부(221-2) 또는 제3 패턴부(221-3)의 두께의 5% 이하, 또는 3% 이하, 또는 1% 이하인 것을 의미할 수 있다.
상기 제3 패턴부(221-3)는 상기 제1 영역(RB1)과 제2 영역(RB2) 사이의 경계 영역에 형성될 수 있다. 이에 따라, 상기 제3 패턴부(221-3)는 일부가 상기 캐비티(C)와 수직으로 중첩될 수 있고, 이와 다르게 수직으로 중첩되지 않을 수 있다. 바람직하게, 상기 제3 패턴부(221-3)의 적어도 일부는 상기 캐비티(C)의 내벽(IW)의 적어도 일부과 수직으로 중첩될 수 있다.
상기 제3 패턴부(221-3)의 상면은 상기 제1 패턴부(221-1)의 상면보다 높게 위치할 수 있다. 상기 제3 패턴부(221-3)의 상면은 상기 제1-1 절연층(211)의 제1 상면(211T1)보다 높게 위치할 수 있다. 상기 제3 패턴부(221-3)의 상면은 상기 제2 패턴부(221-2)의 상면과 동일 평면상에 위치할 수 있다. 상기 제3 패턴부(221-3)의 상면은 상기 제1-1 절연층(211)의 제2 상면(211T2)과 동일 평면상에 위치할 수 있다. 상기 제3 패턴부(221-3)의 하면은 상기 제1-1 절연층(211)의 상면 또는 제1 패턴부(221-1)의 상면과 동일 평면상에 위치할 수 있다. 상기 제3 패턴부(221-3)의 하면은 상기 제1 패턴부(221-1)의 하면 및 상기 제2 패턴부(221-2)의 하면보다 높게 위치할 수 있다. 상기 제3 패턴부(221-3)는 상기 제2 패턴부(221-2)의 제2 두께(T2)보다 작은 제3 두께(T3)를 가질 수 있다. 이때, 상기 동일 평면상에 위치한다는 것은, 상호 간의 높이 차이가 1㎛ 이하, 또는 0.5㎛ 이하, 또는 0.1㎛ 이하인 것을 의미할 수 있다. 또는 상기 동일 평면상에 위치한다는 것은, 상호 간의 높이 차이가 상기 제1 패턴부(221-1), 제2 패턴부(221-2) 또는 제3 패턴부(221-3)의 두께의 5% 이하, 또는 3% 이하, 또는 1% 이하인 것을 의미할 수 있다.
상기 제1 패턴부(221-1)의 제1 두께(T1)는 상기 제2 패턴부(221-2)의 제2 두께(T2)를 기준으로 결정될 수 있다.
즉, 상기 제2 패턴부(221-2)의 제2 두께(T2)는 제1 패턴부(221-1) 및 제3 패턴부(221-3)를 제외한 다른 패턴층들이 가지는 두께에 대응할 수 있다. 이때, 두께에 대응할 수 있다는 것은, 상기 제2 패턴부(221-2)의 제2 두께(T2)와 다른 패턴층들이 가지는 두께의 차이가 다른 패턴층들이 가지는 두께의 10% 이하, 5% 이하, 3%이하, 또는 1%이하인 것을 의미할 수 있다.
예를 들어, 상기 제2 패턴부(221-2)의 제2 두께(T2)는 5㎛ 내지 50㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2 패턴부(221-2)의 제2 두께(T2)는 10㎛ 내지 40㎛의 범위를 만족할 수 있다. 예를 들어, 제2 패턴부(221-2)의 제2 두께(T2)는 15㎛ 내지 30㎛의 범위의 두께를 가질 수 있다.
그리고, 제1 실시 예의 제1 패턴부(221-1)의 제1 두께(T1)와 제3 패턴부(221-3)의 제3 두께(T3)의 합(T1+T3)은, 상기 제2 패턴부(221-2)의 제2 두께(T2)에 대응할 수 있다.
즉, 실시 예는 2단 도금 공정을 통해 상기 제1 패턴층(221)이 제1 금속층 및 제2 금속층을 포함하도록 할 수 있다. 상기 2단 도금 공정에서 형성된 제1 금속층은 상기 제1 패턴부(221-1)와 제3 패턴부(221-3)로 이용될 수 있고, 상기 제2 금속층은 상기 제2 패턴부(221-2)와 제3 패턴부(221-3)로 이용될 수 있다.
이에 따라, 실시 예의 상기 제1 패턴부(221-1)는 상기 제1 금속층만을 포함할 수 있고, 상기 제3 패턴부(221-3)는 상기 제2 금속층만을 포함할 수 있다. 상기 제2 패턴부(221-2)는 상기 제1 금속층(221-21) 및 제2 금속층(221-22)을 모두 포함할 수 있다. 이에 따라, 상기 제2 패턴부(221-2)의 제1 금속층(221-21)은 상기 제1 패턴부(221-1)에 대응하는 제1 두께(T1)를 가질 수 있다. 이때 두께에 대응할 수 있다는 것은, 상기 제2 패턴부(221-2)의 제1 금속층(221-21)의 두께와 상기 제1 두께(T1)의 차이가 상기 제1 두께(T1)의 10% 이하, 5% 이하, 3% 이하, 또는 1% 이하인 것을 의미할 수 있다. 상기 제2 패턴부(221-2)의 제2 금속층(221-22)은 상기 제3 패턴부(221-3)에 대응하는 제3 두께(T3)를 가질 수 있다. 이때, 두께에 대응할 수 있다는 것은, 상기 제2 금속층(221-22)의 두께와 상기 제3 두께(T3)의 차이가 상기 제3 두께(T3)의 10% 이하, 5% 이하, 3% 이하, 또는 1% 이하인 것을 의미할 수 있다.
상기와 같이, 상기 제1 패턴층(221)은 2층으로 구비될 수 있고, 이를 각각 실장 패드와 레이저 스토퍼층으로 활용할 수 있다. 이에 따라, 실시 예는 상기 실장 패드에 대응하는 제1 패턴부(221-1)와 상기 스토퍼층에 대응하는 제3 패턴부(221-3)가 서로 다른 평면에 배치되는 구조를 가질 수 있다. 이를 통해, 실시 예는 캐비티(C)를 형성하는 공정에서 실장 패드인 상기 제1 패턴부(221-1)가 손상되는 것을 방지할 수 있다.
상기 제1 패턴부(221-1)의 제1 두께(T1)는 상기 제2 패턴부(221-2)의 제2 두께(T2)의 51% 내지 85%의 두께를 만족할 수 있다. 상기 제1 패턴부(221-1)의 제1 두께(T1)는 상기 제2 패턴부(221-2)의 제2 두께(T2)의 53% 내지 83%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 패턴부(221-1)의 제1 두께(T1)는 상기 제2 패턴부(221-2)의 제2 두께(T2)의 55% 내지 80%의 범위를 만족할 수 있다.
상기 제1 패턴부(221-1)의 제1 두께(T1)가 상기 제2 패턴부(221-2)의 제2 두께(T2)의 51%보다 작으면, 이에 대응하게 상기 제3 패턴부(221-3)의 제3 두께(T3)가 증가할 수 있다. 그리고, 상기 제3 패턴부(221-3)의 제3 두께(T3)가 증가하는 경우, 상기 캐비티(C)의 형성이 완료된 이후에, 상기 캐비티(C)와 수직으로 중첩되는 영역에서 상기 제3 패턴부(221-3)를 에칭으로 제거하기 위해 소요되는 시간이 증가하고, 이에 따른 공정성이 저하될 수 있다. 또한, 상기 제3 패턴부(221-3)의 제3 두께(T3)가 증가하는 경우, 상기 에칭 공정에서 상기 캐비티(C)와 수직으로 중첩되는 영역에서의 제3 패턴부(221-3)의 일부가 제거되지 않을 수 있고, 이를 통해 상기 제1 패턴부(221-1)가 상기 제3 패턴부(221-3)와 전기적으로 연결됨에 따른 쇼트와 같은 신뢰성 문제가 발생할 수 있다. 또한, 상기 제1 패턴부(221-1)의 제1 두께(T1)가 상기 제2 패턴부(221-2)의 제2 두께(T2)의 51%보다 작으면, 상기 제1 패턴부(221-1)의 허용 전류가 감소하고, 이에 따른 통신 성능이 저하될 수 있다. 한편, 상기 제1 패턴부(221-1)의 제1 두께(T1)가 상기 제2 패턴부(221-2)의 제2 두께(T2)의 85%를 초과하면, 이에 대응하게 상기 제3 패턴부(221-3)의 제3 두께(T3)가 감소할 수 있다. 이에 따라, 상기 캐비티(C)를 형성하는 레이저 공정에서, 레이저가 상기 제3 패턴부(221-3)를 관통하는 문제가 발생할 수 있고, 이에 따라 상기 캐비티(C)를 형성하는 공정에서 제1-1 절연층(211)의 상면이 손상되는 문제가 발생할 수 있다. 바람직하게, 상기 제1 패턴부(221-1)의 제1 두께(T1)는 2.7㎛ 내지 42.5㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 패턴부(221-1)의 제1 두께(T1)는 5.1㎛ 내지 33.2㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 패턴부(221-1)의 제1 두께(T1)는 7.65㎛ 내지 25.5㎛의 범위를 만족할 수 있다.
상기 제3 패턴부(221-3)의 제3 두께(T3)는 상기 제2 패턴부(221-2)의 제2 두께(T2)의 15% 내지 49%의 두께를 만족할 수 있다. 상기 제3 패턴부(221-3)의 제3 두께(T3)는 상기 제2 패턴부(221-2)의 제2 두께(T2)의 17% 내지 47%의 범위를 만족할 수 있다. 예를 들어, 상기 제3 패턴부(221-3)의 제3 두께(T3)는 상기 제2 패턴부(221-2)의 제2 두께(T2)의 20% 내지 45%의 범위를 만족할 수 있다.
상기 제3 패턴부(221-3)의 제3 두께(T3)가 상기 제2 패턴부(221-2)의 제2 두께(T2)의 15%보다 작으면, 상기 캐비티(C)를 형성하는 레이저 공정에서, 레이저가 상기 제3 패턴부(221-3)를 관통하는 문제가 발생할 수 있고, 이에 따라 상기 캐비티(C)를 형성하는 공정에서 제1-1 절연층(211)의 상면이 손상되는 문제가 발생할 수 있다.
상기 제3 패턴부(221-3)의 제3 두께(T3)가 상기 제2 패턴부(221-2)의 제2 두께(T2)의 49%보다 크면, 상기 캐비티(C)와 수직으로 중첩되는 영역에서 상기 제3 패턴부(221-3)를 에칭으로 제거하기 위해 소요되는 시간이 증가하고, 이에 따른 공정성이 저하될 수 있다. 또한, 상기 제3 패턴부(221-3)의 제3 두께(T3)가 상기 제2 패턴부(221-2)의 제2 두께(T2)의 49%보다 크면, 상기 에칭 공정에서 상기 캐비티(C)와 수직으로 중첩되는 영역에서의 제3 패턴부(221-3)의 일부가 제거되지 않을 수 있고, 이를 통해 상기 제1 패턴부(221-1)가 상기 제3 패턴부(221-3)와 전기적으로 연결됨에 따른 쇼트와 같은 신뢰성 문제가 발생할 수 있다. 상기 제3 패턴부(221-3)의 제3 두께(T3)가 상기 제2 패턴부(221-2)의 제2 두께(T2)의 49%보다 크면, 상기 제1 패턴층(221)의 제1 금속층 및 제2 금속층에서, 상기 제2 금속층에 대응하는 두께만큼 정밀한 에칭이 이루어지기 어려울 수 있고, 이에 따라 상기 에칭 공정에서 상기 제2 금속층도 일부 에칭됨에 따라 상기 제1 패턴부(221-1)의 두께가 감소함에 따른 통신 성능 문제가 발생할 수 있다.
한편, 상기에서는 제1 패턴부(221-1)의 두께(T1)가 제3 패턴부(221-3)의 두께(T3)보다 큰 것으로 설명하였으나, 상기 제1 패턴부(221-1)의 두께와 제3 패턴부(221-3)의 두께를 동일하게 할 수도 있다. 예를 들어, 상기 제2 패턴부(221-2)의 제1 금속층(221-21)과 제2 금속층(221-22)의 두께가 서로 동일할 수 있다. 다만, 회로 기판의 통신 성능은 상기 제1 패턴부(221-1)의 두께가 증가할수록 향상되며, 이에 따라 실시 예는 상기 제3 패턴부(221-3)의 두께 대비 상기 제1 패턴부(221-1)가 두께를 크게 한다. 이를 통해 실시 예는 상기 제3 패턴부(221-3)의 에칭 공정에서 소요되는 시간을 줄이면서, 상기 제1 패턴부(221-1)의 두께 증가에 따른 통신 성능을 극대화할 수 있도록 한다.
상기와 같이, 상기 제1 패턴층(221)은 2단 도금을 통해 제1 금속층 및 제2 금속층을 포함하는 2층 구조를 가질 수 있다. 이때, 상기 제1 금속층 및 제2 금속층 중 어느 하나는 실장 패드로 이용될 수 있고, 다른 하나는 스토퍼로 이용될 수 있다. 또한, 제2 패턴부는 상기 제1 및 제2 금속층을 모두 포함할 수 있다.이를 통해, 실시 예는 실장 패드와 스토퍼가 동일 평면상에 배치됨에 따라 발생하는 신뢰성 문제를 해결할 수 있다. 예를 들어, 비교 예는 캐비티를 형성하는 레이저 공정에서 상기 실장 패드의 손상을 방지하기 위해 상기 실장 패드 상에 별도의 보호층(미도시)을 형성한 후 이를 제거하는 공정을 진행한다. 이에 반하여, 실시 예는 상기 레이저 스토퍼로 이용되는 제3 패턴부(221-3)의 일부를 상기 실장 패드인 제1 패턴부(221-1)의 보호부로 활용 가능할 수 있다. 이에 따라 실시 예는 상기 캐비티를 형성하는 공정에서 상기 실장 패드인 제1 패턴부(221-1)가 손상되는 것을 방지할 수 있다. 나아가 실시 예는 상기 제1 패턴부(221-1)를 보호하기 위한 추가적인 보호층의 형성 공정을 생략할 수 있다.
한편, 도면상에는 상기 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3)가 제1 절연층(보다 명확하게, 제1-1 절연층(211))에 전체적으로 매립되는 것으로 도시하였으나, 이에 한정되지는 않는다. 구체적으로, 도면상에는 상기 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3)의 각각의 측면의 전체 영역이 제1 절연층(보다 명확하게, 제1-1 절연층(211))으로 덮이는 것으로 도시하였으나, 이에 한정되지는 않는다.
예를 들어, 상기 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3)의 각각의 두께 방향으로의 전체 영역 중 일부 영역만이 상기 제1 절연층에 매립될 수 있다. 상기 제1 패턴부(221-1)의 두께 방향으로의 전체 영역 중 상기 일부 영역을 제외한 나머지 영역은 상기 제1 상면(211T1) 위로 돌출될 수 있다. 그리고, 상기 제2 패턴부(221-2) 및 제3 패턴부(221-3)의 두께 방향으로의 전체 영역 중 상기 일부 영역을 제외한 나머지 영역은 상기 제2 절연층(명확하게, 제2-1 절연층(311) 내에 매립될 수 있다.
다만, 실시 예는 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3)의 물리적 신뢰성 및 전기적 신뢰성을 확보하기 위하여 상기 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3)의 각각의 상기 일부 영역의 두께가 상기 나머지 영역의 두께보다 크도록 할 수 있다. 예를 들어, 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3) 각각은 두께 방향으로의 전체 영역 중 80% 이상의 영역이 상기 제1 절연층 내에 매립될 수 있다. 예를 들어, 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3) 각각은 두께 방향으로의 전체 영역 중 90% 이상의 영역이 상기 제1 절연층 내에 매립될 수 있다. 예를 들어, 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3) 각각은 두께 방향으로의 전체 영역 중 98% 이상의 영역이 상기 제1 절연층 내에 매립될 수 있다.
한편, 상기 제1 패턴층(221)을 제외한 다른 패턴층들은 상기 제1 패턴층(221)의 제2 패턴부(221-2)가 가지는 제2 두께(T2)를 가질 수 있다.
구체적으로, 상기 제2 패턴층(222), 제3 패턴층(223), 제4 패턴층(224), 제5 패턴층(321), 제6 패턴층(322), 제7 패턴층(323) 및 제8 패턴층(324)은 상기 제1 패턴층(221)의 제2 패턴부(221-2)와 동일한 제2 두께(T2)를 가질 수 있다. 이때, 동일한 두께를 갖는다는 것은, 제2 두께(T2)와의 차이가 제2 두께(T2)의 10% 이하, 5% 이하, 3% 이하, 1% 이하인 것을 의미할 수 있다.
다만, 상기 제2 패턴층(222), 제3 패턴층(223), 제4 패턴층(224), 제5 패턴층(321), 제6 패턴층(322), 제7 패턴층(323) 및 제8 패턴층(324)은 상기 제1 패턴층(221)의 제2 패턴부(221-2)와 다른 층 구조를 가질 수 있다. 예를 들어, 상기 제1 패턴층(221)의 제2 패턴부(221-2)는 스토퍼 및 실장 패드의 구분을 위해 2단 도금 공정에 의해 상기 제2 두께(T2)를 가질 수 있다. 상기 제2 패턴층(222), 제3 패턴층(223), 제4 패턴층(224), 제5 패턴층(321), 제6 패턴층(322), 제7 패턴층(323) 및 제8 패턴층(324)은 층 구분이 불필요할 수 있고, 이에 따라 1회의 도금 공정을 통해 형성될 수 있다. 예를 들어, 상기 제2 패턴층(222), 제3 패턴층(223), 제4 패턴층(224), 제5 패턴층(321), 제6 패턴층(322), 제7 패턴층(323) 및 제8 패턴층(324)은 전해 도금층을 기준으로 1층 구조를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제2 패턴층(222), 제3 패턴층(223), 제4 패턴층(224), 제5 패턴층(321), 제6 패턴층(322), 제7 패턴층(323) 및 제8 패턴층(324)도 2단 도금을 진행하여 형성할 수 있고, 이에 따라 전해 도금층을 기준으로 2층 구조를 가질 수 있다.
제1 실시 예의 상기 제1 관통 전극(231)은 제4 두께(T4)를 가질 수 있다. 예를 들어, 상기 제1 관통 전극(231)은 제1 회로층과 수직으로 중첩되는 영역에서의 제1-1 절연층(211)의 두께와 동일할 수 있다.
예를 들어, 제1 관통 전극(231)은 각각 10㎛ 내지 60㎛의 범위의 제4 두께(T4)를 가질 수 있다. 예를 들어, 제1 관통 전극(231)은 각각 12㎛ 내지 45㎛의 범위의 두께(T4)를 가질 수 있다. 예를 들어, 제1 관통 전극(231)은 15㎛ 내지 30㎛의 두께를 가질 수 있다.
한편, 상기 제3 패턴부(221-3)의 일측면(221-3S1)은 상기 캐비티(C)와 수평으로 중첩되면서 상기 캐비티(C)와 마주볼 수 있다. 상기 제3 패턴부(221-3)의 일측면(221-3S1)은 상기 캐비티(C)의 제3 파트(P3)의 내벽(IW3)일 수 있다. 이때, 도 3a에서와 같이 상기 제3 패턴부(221-3)의 일측면(221-3S1)은 상기 제2 파트(P2)의 내벽(IW2)과 연결되면서 상기 기준선(BL)에 대해 수직한 제3 경사를 가질 수 있다.
이때, 상기 제3 패턴부(221-3)의 일측면의 경사 및 형상은 상기 에칭 공정에서의 에칭 조건에 따라 달라질 수 있다.
예를 들어, 도 3b에 도시된 바와 같이, 상기 제3 패턴부(221-3)의 일측면(221-3S2)은 기준선에 대해 기울어진 일정 경사를 가질 수 있다. 예를 들어, 상기 제3 패턴부(221-3)는 하면에서 상면으로 갈수록 폭이 감소할 수 있다. 즉, 상기 캐비티(C)의 제3 파트(P3)는 상기 제1-1 절연층(211)에 인접할수록 폭이 감소하는 경사를 가질 수 있다.
또한, 도 3c에 도시된 바와 같이, 실시 예는 상기 제3 패턴부(221-3)는 패임부(221-3U)를 포함할 수 있다. 이는, 상기 캐비티(C)의 형성이 완료된 이후에 상기 캐비티(C)와 수직으로 중첩되는 상기 제3 패턴부(221-3)의 일부를 에칭으로 제거하는 공정에서 에칭 조건을 조절하는 것에 의해 달성될 수 있다. 예를 들어, 상기 제3 패턴부(221-3)의 측면은 상기 캐비티(C)의 제2 파트(P2)의 내벽(IW2)의 하단으로부터 상기 캐비티(C)와 멀어지는 수평 방향으로 이격될 수 있다. 이를 통해 상기 캐비티(C)의 제3 파트(P3)는 상기 패임부(221-3U)에 대응하는 영역만큼 상기 제2 파트(P2)의 하부 영역의 폭보다 클 수 있다.
상기 패임부(221-3U)의 수평 거리는 1㎛ 내지 12㎛ 사이의 범위를 가질 수 있다. 상기 패임부(221-3U)의 수평 거리는 2㎛ 내지 10㎛ 사이의 범위를 가질 수 있다. 상기 패임부(221-3U)의 수평 거리를 3㎛ 내지 8㎛ 사이의 범위를 가질 수 있다.
여기에서, 상기 수평 거리는 상기 패임부(221-3U)와 인접한 상기 캐비티(C)의 내벽으로부터 상기 제3 패턴부(221-3)의 일측면까지의 수평 거리를 의미할 수 있다. 이때, 상기 제3 패턴부(221-3)는 에칭 조건에 따라 하면에서 상면으로 갈수록 폭이 변화(예를 들어, 증가 또는 감소)하는 영역을 포함할 수 있다. 그리고, 상기 수평 거리는 상기 패임부(221-3U)의 전체 영역 중 가장 많이 패인 영역의 최대 수평 거리, 가장 적게 패인 영역의 최소 수평 거리, 및 전체 영역의 수평 거리의 평균 거리 중 어느 하나를 의미할 수 있다.
도 4a 및 도 4b는 제2 기판층을 상측에서 바라본 평면도를 나타낸 것이다.
도 4a를 참조하면, 제2 기판층(300)은 제3 영역(RT1) 및 제4 영역(RT2)을 포함할 수 있다. 상기 제3 영역(RT1)은 상기 제2 기판층(300)을 관통하는 캐비티(C)가 형성된 영역일 수 있다. 이때, 상기 제3 영역(RT1)과 제4 영역(RT2)은 상기 제2 기판층(300)의 폭 방향 또는 길이 방향으로 각각 형성될 수 있다. 예를 들어, 상기 제3 영역(RT1)은 상기 제4 영역(RT2)의 일측에 배치될 수 있다.
도 4b를 참조하면, 상기 제3 영역(RT1)은 제2 기판층(300)의 중앙에 배치될 수 있다. 상기 제4 영역(RT2)은 상기 제3 영역(RT1)의 주위를 둘러싸며 형성될 수 있다.
이하에서는 실시 예에 따른 제1-1 절연층(211) 및 제1 패턴층(221)의 제1 패턴부의 변형 예에 대해 설명하기로 한다.
도 5a는 제1 변형 예에 따른 회로 기판을 나타낸 도면이고, 도 5b는 제2 변형 예에 따른 회로 기판을 나타낸 도면이며, 도 5c는 제3 변형 예에 따른 회로 기판을 나타낸 도면이다.
제1 내지 제3 변형 예를 설명하기 이전에, 실시 예의 제1 패턴층(221)의 제1 패턴부(221-1) 및 제3 패턴부(221-3)의 제조 공정에 대해 간략히 설명하기로 한다.
상기 제3 패턴부(221-3)는 상기 캐비티(C)가 형성되기 이전에 상기 제1 패턴부(221-1) 상에서 상기 캐비티(C)와 수직으로 중첩되는 제1 영역(RB1)과 상기 경계 영역에 전체적으로 배치될 수 있다.
그리고, 상기 제3 패턴부(221-3)의 전체 영역 중 상기 캐비티(C)와 수직으로 중첩된 상기 제1 영역(RB1)은 레이저 공정을 통해 진행하는 상기 캐비티(C)가 형성된 이후에 에칭될 수 있다. 이때, 이상적인 공정 조건일 때, 상기 제1 패턴부(221-1) 상에 배치된 상기 제3 패턴부(221-3)만을 선택적으로 제거할 수 있다. 이에 따라, 상기 제1 패턴부(221-1) 및 제3 패턴부(221-3)는 도 3a에 도시된 바와 같은 위치 관계 및 두께 관계를 가질 수 있다.
이때, 상기 제3 패턴부(221-3)를 제거하는 에칭 공정은 에칭 조건에 따라 상기 제3 패턴부(221-3)의 두께 이상으로 진행될 수 있다.
도 5a에 도시된 바와 같이, 제1 패턴부(221-1)는 도 3a의 제1 패턴부 대비 제1 두께(T1)보다 작은 제1'두께(T1a)를 가질 수 있다. 즉, 실시 예는 상기 제3 패턴부(221-3)를 에칭하는 공정에서 상기 제1 패턴부(221-1)의 일부도 함께 애칭을 진행할 수 있다. 이에 따라, 상기 제1 패턴부(221-1)는 제1'두께(T1a)를 가질 수 있다.
이에 따라, 상기 제1 패턴부(221-1)의 상면은 상기 제1-1 절연층(211)의 제1 상면(211T1)보다 낮게 위치할 수 있다. 또한, 상기 제1 패턴부(221-1)의 상면은 상기 제3 패턴부(221-3)의 하면보다 낮게 위치할 수 있다. 또한, 상기 제1 패턴부(221-1)의 상면은 상기 제2 패턴부(221-2)의 제1 금속층(221-21)의 상면보다 낮게 위치할 수 있다. 예를 들어, 도 3a에서의 제1 패턴부(221-1)의 두께(T1)는 상기 제2 패턴부(221-2)의 제1 금속층(221-21)의 두께에 대응되었다. 이와 다르게, 제1 변형 예에서의 상기 제1 패턴부(221-1)의 제1'두께(T1a)는 상기 제2 패턴부(221-2)의 제1 금속층(221-21)의 두께(T1)보다 작을 수 있다.
한편, 상기 에칭 공정 이전에서의 상기 제3 패턴부(221-3)는 상기 캐비티(C)와 수직으로 중첩된 제1 영역(RB1)에 전체적으로 형성될 수 있다. 이때, 상기 제3 패턴부(221-3)의 전체 영역 중 상기 제1 영역(RB1)과 수직으로 중첩된 영역의 에칭이 전체적으로 이루어지지 않는 경우, 상기 제1 영역(RB1) 상에 상기 제3 패턴부(221-3)의 일부가 잔존할 수 있다. 상기 잔존하는 제3 패턴부(221-3)의 일부에 의해 복수의 제1 패턴부(221-1) 사이가 연결됨에 따른 전기적 쇼트 문제가 발생할 수 있다. 이를 통해, 실시 예는 에칭 조건을 조절하여 상기 제1 영역(RB1) 상에서의 제3 패턴부(221-3)와 함께 상기 제1 패턴부(221-1)의 일부도 함께 에칭이 이루어지도록 한다. 이를 통해 실시 예는 상기 제3 패턴부(221-3)의 일부가 잔존함에 따른 전기적 신뢰성 문제를 해결할 수 있고, 이를 통해 제품 신뢰성을 향상시킬 수 있다.
또한, 제1 변형 예에서의 제1 패턴부(221-1)의 상면과 상기 제1-1 절연층(211)의 제1 상면(211T1) 사이에 단차가 구비될 수 있다. 예를 들어, 제1 변형 예의 제1 패턴부(221-1)의 상면에는 상기 제1-1 절연층(211)의 제1 상면(211T1)을 기준으로 하측 방향으로 함몰된 함몰부(미도시)가 구비될 수 있다. 상기 제1 패턴부(221-1)의 함몰부는 칩과 연결되는 솔더 볼과 같은 접속부가 안정적으로 배치되면서, 이를 지지하는 댐 기능을 할 수 있다.
한편, 상기 제3 패턴부(221-3)의 하면 또는 상기 제1-1 절연층(211)의 제1 상면(211T1)과 상기 제1 패턴부(221-1)의 상면 사이의 수직 거리(예를 들어, T1-T1a)는 상기 제1 두께(T1)의 2% 내지 10%의 범위를 만족할 수 있다. 상기 제3 패턴부(221-3)의 하면 또는 상기 제1-1 절연층(211)의 제1 상면(211T1)과 상기 제1 패턴부(221-1)의 상면 사이의 수직 거리(예를 들어, T1-T1a)는 상기 제1 두께(T1)의 3% 내지 9%의 범위를 만족할 수 있다. 상기 제3 패턴부(221-3)의 하면 또는 상기 제1-1 절연층(211)의 제1 상면(211T1)과 상기 제1 패턴부(221-1)의 상면 사이의 수직 거리(예를 들어, T1-T1a)는 상기 제1 두께(T1)의 3.5% 내지 8%의 범위를 만족할 수 있다. 상기 제3 패턴부(221-3)의 하면 또는 상기 제1-1 절연층(211)의 제1 상면(211T1)과 상기 제1 패턴부(221-1)의 상면 사이의 수직 거리(예를 들어, T1-T1a)가 상기 제1 두께(T1)의 2% 미만이면, 상기 제1 패턴부(221-1)의 함몰부의 깊이가 작음에 따라 상기 댐 기능에 따른 효과가 미비할 수 있다. 또한, 상기 제3 패턴부(221-3)의 하면 또는 상기 제1-1 절연층(211)의 제1 상면(211T1)과 상기 제1 패턴부(221-1)의 상면 사이의 수직 거리(예를 들어, T1-T1a)가 상기 제1 두께(T1)의 10%를 초과하면, 상기 제1 패턴부(221-1)의 두께(T1a)의 감소에 따른 제1 패턴부(221-1)의 허용 전류가 감소하고, 이에 따른 통신 성능이 저하될 수 있다.
한편, 도 5b에 도시된 바와 같이, 제2 변형 예는 도 3a의 회로 기판 대비 제1-1 절연층(211)의 제1 상면(211T1a)의 높이에 차이가 있을 수 있다.
즉, 상기 제3 패턴부(221-3)를 에칭한 이후에 상기 제1-1 절연층(211a)의 제1 영역(RB1)에 대한 추가 에칭 공정을 진행할 수 있다. 이에 따라, 상기 제1-1 절연층(211a)의 제1 상면(211T1)은 상기 제1 패턴부(221-1)의 상면보다 낮게 위치할 수 있다.
즉, 제1-1 절연층(211a)의 제1 상면(211T1)은 상기 제3 패턴부(221-3)의 하면보다 낮게 위치할 수 있다. 예를 들어, 상기 제1-1 절연층(211a)의 제1 상면(211T1)은 상기 제2 패턴부(221-2)의 제1 금속층(221-21)의 상면보다 낮게 위치할 수 있다.
즉, 상기 제1 패턴부(221-1)의 일부를 에칭하여 상기 제3 패턴부(221-3)의 잔존 문제를 해결하지 않고, 상기 제1 영역(RB1)과 수직으로 중첩되는 상기 제1-1 절연층(211a)의 제1 상면(211T1)의 일부를 에칭하여 상기 잔존 문제를 해결할 수 있다.
한편, 상기 제3 패턴부(221-3)의 하면 또는 상기 제1 패턴부(221-1)의 상면과 상기 제1-1 절연층(211a)의 제1 상면(211T1) 사이의 수직 거리(T5)는 상기 제1 두께(T1)의 2% 내지 10%의 범위를 만족할 수 있다. 예를 들어, 상기 제3 패턴부(221-3)의 하면 또는 상기 제1 패턴부(221-1)의 상면과 상기 제1-1 절연층(211a)의 제1 상면(211T1) 사이의 수직 거리(T5)는 상기 제1 두께(T1)의 3% 내지 9%의 범위를 만족할 수 있다. 예를 들어, 상기 제3 패턴부(221-3)의 하면 또는 상기 제1 패턴부(221-1)의 상면과 상기 제1-1 절연층(211a)의 제1 상면(211T1) 사이의 수직 거리(T5)는 상기 제1 두께(T1)의 3.5% 내지 8%의 범위를 만족할 수 있다.
상기 제3 패턴부(221-3)의 하면 또는 상기 제1 패턴부(221-1)의 상면과 상기 제1-1 절연층(211a)의 제1 상면(211T1) 사이의 수직 거리(T5)가 상기 제1 두께(T1)의 2% 미만이면, 상기 잔존 문제의 해결이 완전히 이루어지지 않을 수 있다. 또한, 상기 제3 패턴부(221-3)의 하면 또는 상기 제1 패턴부(221-1)의 상면과 상기 제1-1 절연층(211a)의 제1 상면(211T1) 사이의 수직 거리(T5)가 상기 제1 두께(T1)의 10%를 초과하면, 상기 제1 패턴부(221-1)의 측면에서 상기 제1-1 절연층(211a)에 의해 덮이지 않는 영역(예를 들어, 노출되는 영역)이 증가하고, 이에 따라 상기 제1 패턴부(221-1)에 대한 물리적 신뢰성 문제가 발생할 수 있다.
한편, 도 3c에 도시된 바와 같이, 제3 변형 예는 제1 변형 예와 제2 변형 예를 모두 적용할 수 있고, 이에 따라 상기 제1 패턴부(221-1)의 상면과 상기 제1-1 절연층(211a)의 제1 상면(211T1)이 동일 평면상에 위치하도록 할 수 있다.
이에 따라, 상기 제1 패턴부(221-1)의 상면 및 상기 제1-1 절연층(211a)의 제1 상면(211T1)은 상기 제3 패턴부(221-3)의 하면, 제2 패턴부(221-2)의 제1 금속층(221-21)의 상면 및 상기 제2 패턴부(221-2)의 제2 금속층(221-22)의 하면보다 낮게 위치할 수 있다.
도 6은 제2 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 7은 도 6의 일부 영역을 확대한 확대도이다.
도 6 및 도 7에 따른 회로 기판은 도 2의 회로 기판의 구조에 대응할 수 있고, 제1 기판층과 제2 기판층의 관통 전극의 두께 및 제1 절연층과 제2 절연층의 두께가 도 2의 회로 기판과 상이할 수 있다.
도 6 및 도 7을 참조하면, 회로 기판(1100)은 제1 기판층(1200) 및 제2 기판층(1300)을 포함할 수 있다.
제1 기판층(1200) 및 제2 기판층(1300)은 도 1의 제1 기판층(200) 및 제2 기판층(300)과 동일하며, 이에 대한 상세한 설명은 생략한다.
한편, 도 1에서의 회로 기판에서의 관통 전극의 두께는 회로층의 두께보다 크다.
이와 다르게, 제2 실시 예의 회로 기판에서의 관통 전극의 두께는 상기 회로층의 두께와 동일하거나, 이보다 작을 수 있다.
이는, 도 1에서의 회로 기판의 회로층의 두께는 그대로 유지하면서, 절연층의 두께 및 이에 따른 관통 전극의 두께를 줄임에 의해 달성될 수 있다.
즉, 제2 기판층에 캐비티(C)를 형성하고 상기 캐비티(C)에 반도체 소자를 배치할 수 있다. 이에 따라, 실시 예의 안테나 장치의 구동부는 안테나부의 수직 방향이 아닌 수평 방향으로 배치될 수 있다. 예를 들어, 상기 구동부는 안테나부의 안테나 패턴층의 신호 방사 방향과 다른 방향(예를 들어, 이의 수직 방향)에 배치된다. 이에 따라, 실시 예는 안테나부와 구동부 사이의 신호 간섭을 해결할 수 있다. 이를 통해 실시 예는 절연층의 두께 및 관통 전극의 두께를 증가시켜 안테나와 구동부 사이의 간격을 충분히 유지하지 않아도 통신 성능에 영향을 주지 않을 수 있다. 이에 따라, 실시 예는 제1 기판층 및 제2 기판층의 각각의 절연층의 두께를 줄이고, 이를 통해 상기 절연층을 관통하는 관통 전극의 두께를 줄일 수 있다.
이하에서는 제2 실시 예의 제1 기판층(1200) 및 제2 기판층(1300)에서의 제1-1 절연층(1211) 및 상기 제1-1 절연층(1211)에 배치되는 제1 관통 전극(1231)에 대해 설명하기로 한다. 다만, 제1-1 절연층(1211) 및 제1 관통 전극(1231)을 제외한 다른 절연층 및 관통전극도 이하에서 설명되는 두께를 가질 수 있을 것이다.
제1 기판층(1200)은 제1-1 절연층(1211), 제1 패턴층(1221), 제2 패턴층(1222) 및 제1 관통 전극(1231)을 포함할 수 있다.
상기 제1 패턴층(1221)은 제1 패턴부(1221-1), 제2 패턴부(1221-2) 및 제3 패턴부(1221-3)를 포함할 수 있다.
상기 제1 패턴층(1221)의 제1 패턴부(1221-1), 제2 패턴부(1221-2) 및 제3 패턴부(1221-3)는 제1 실시 예 설명한 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3)와 실질적으로 동일하며, 이에 따라 이에 대한 상세한 설명은 생략하기로 한다. 또한, 제2 패턴층(1222)은 제1 실시 예 설명한 제2 패턴층(222)과 실질적으로 동일하며, 이에 따라 이에 대한 설명은 생략기로 한다.
한편, 제1 관통 전극(1231)은 제1-1 절연층(1211) 내에 배치될 수 있다. 상기 제1관통 전극(1231)은 상기 제1 패턴층(1221)과 상기 제2 패턴층(1222) 사이를 연결할 수 있다.
제1 관통 전극(1231)은 제1 실시 예의 제1 관통 전극(231)의 제4 두께(T4)보다 작은 제4' 두께(T4a)를 가질 수 있다.
예를 들어, 상기 제1 관통 전극(1231)은 상기 제1 패턴층(1221)의 제1 패턴층(1221)의 패턴부들 중 적어도 하나의 두께와 동일할 수 있다.
예를 들어, 상기 제1 관통 전극(1231)은 제1 패턴층(1221)의 제1 패턴층(1221)와 동일한 두께를 가질 수 있다. 예를 들어, 제1 관통 전극(1231)은 제1 패턴층(1221)의 제2 패턴부(1221-2)와 동일한 두께를 가질 수 있다.
바람직하게, 상기 제1 관통 전극(1231)의 제4' 두께(T4a)는 상기 제1 패턴층(1221)의 제2 패턴부(1221-2)의 제2 두께(T2) 이하일 수 있다. 즉, 상기 제1 관통 전극(1231)의 제4' 두께(T4a)는 상기 제2 패턴부(1221-2)의 제2 두께(T2)와 같거나, 이보다 작을 수 있다.
상기 제1 관통 전극(1231)의 제4' 두께(T4a)는 상기 제2 패턴부(1221-2)의 제2 두께(T2)의 51% 내지 100%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 관통 전극(1231)의 제4' 두께(T4a)는 상기 제2 패턴부(1221-2)의 제2 두께(T2)의 60% 내지 95%의 범위를 만족할 수 있다. 상기 제1 관통 전극(1231)의 제4' 두께(T4a)는 상기 제2 패턴부(1221-2)의 제2 두께(T2)의 65% 내지 90%의 범위를 만족할 수 있다.
상기 제1 관통 전극(1231)의 제4' 두께(T4a)가 상기 제2 패턴부(1221-2)의 제2 두께(T2)의 51% 미만이면, 상기 제1 패턴층(1221)과 제2 패턴층(1222) 사이의 거리가 너무 가까워짐에 따라 상호 간의 신호 간섭이 발생할 수 있고, 이에 따른 신호 전송 손실이 증가할 수 있다. 상기 제1 관통 전극(1231)의 제4' 두께(T4a)가 상기 제2 패턴부(1221-2)의 제2 두께(T2)의 100%를 초과하면, 실시 예에 따른 회로 기판의 두께 감소 효과가 미비할 수 있다.
상기와 같이 실시 예는 제1 관통 전극(1231)의 제4' 두께(T4a)를 제1 회로층과 동일한 두께 또는 제1 회로층보다 작은 두께를 가지도록 할 수 있으며, 이에 따라 회로 기판의 두께를 줄일 수 있다. 또한, 실시 예는 상기 제1 관통 전극의 두께를 줄임에 따라 상기 제1 관통 전극을 포함하는 신호 전송 경로에서의 신호 전송 거리를 줄일 수 있고, 이에 따른 신호 전송 손실을 최소화할 수 있다.
한편, 실시 예는 상기 캐비티(C) 상에 실장된 반도체 소자를 포함할 수 있고, 이에 따라 상기 캐비티(C)와 인접한 영역에 배치된 관통 전극의 두께를 줄일 수 있다. 따라서, 실시 예는 상기 반도체 소자로부터 전달되는 신호 또는 상기 반도체 소자로 제공되는 신호의 전송 경로를 최소화할 수 있고, 이에 따른 신호 전송 손실을 최소화할 수 있다.
이에 따라, 각각의 절연층에 배치된 관통 전극 중 상기 캐비티(C)와 가장 인접하게 배치된 제1 관통 전극(1231)에 대해서만 상기 제4' 두께(T4a)를 가지도록 할 수 있다. 상기 제1 관통 전극(1231)을 제외한 나머지 관통 전극(예를 들어, 제2 절연층 내에 각각 배치된 관통 전극, 제1-2 절연층 내에 배치된 관통 전극, 제1-3 절연층에 배치된 관통 전극)은 상기 제1 관통 전극(1231)이 가지는 제4' 두께(T4a)보다 큰 두께(예를 들어, T4)를 가질 수 있다. 특히, 상기 캐비티(C)와 수평 방향으로 중첩된 제2 절연층 내에 배치되는 관통 전극들은 안테나 패턴을 통해 신호의 송신 또는 수신할 수 있다. 이때, 안테나 패턴을 통한 신호의 송신 세기나 수신 세기는 신호 전송 경로에 비례하게 증가할 수 있다. 이에 따라, 실시 예는 상기 제1 관통 전극(1231)을 제외한 제2 절연층 내에 각각 배치된 관통 전극, 제1-2 절연층 내에 배치된 관통 전극 및 제1-3 절연층에 배치된 관통 전극은 제4 두께(T4)를 가질 수 있고, 이에 따른 통신 성능을 극대화할 수 있다.
또한, 실시 예는 비교 예와 동일한 두께를 가지는 회로 기판에서 절연층 및 관통 전극의 두께를 줄임에 따라 회로층의 층수를 증가시킬 수 있고, 이를 통해 회로 집적도 및 통신 성능을 향상시킬 수 있다.
도 8은 제3 실시 예에 따른 회로 기판을 나타낸 도면이다.
제3 실시 예의 회로 기판 중 제1 및 제2 실시 예의 회로 기판과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
제3 실시 예의 회로 기판의 제1 기판층의 제1 절연층의 복수의 절연층 중 적어도 하나는 적어도 다른 하나의 절연층과 다른 두께를 가질 수 있다. 예를 들어, 캐비티(C)와 가장 인접하게 배치된 제1-1 절연층(2211)은 제1-2 절연층(2212) 및 제1-3 절연층(2213)과 다른 두께를 가질 수 있다.
예를 들어, 제1-1 절연층(2211)의 두께(T14)은 제1-2 절연층(2212) 및 제1-3 절연층(2213)의 각각의 두께(T15)보다 클 수 있다.
예를 들어, 제1-2 절연층(2212) 및 제1-3 절연층(2213)의 각각의 두께(T15)는 10㎛ 내지 60㎛의 범위를 만족할 수 있다. 예를 들어, 제1-2 절연층(2212) 및 제1-3 절연층(2213)의 각각의 두께(T15)는 12㎛ 내지 45㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1-2 절연층(2212) 및 제1-3 절연층(2213)의 각각의 두께(T15)는 15㎛ 내지 30㎛의 범위를 만족할 수 있다.
다만, 제1-2 절연층(2212) 및 제1-3 절연층(2213)가 서로 동일한 두께(T15)를 가지는 것으로 설명하였지만 이에 한정되지는 않는다. 예를 들어, 제1-2 절연층(2212) 및 제1-3 절연층(2213) 각각은 상기 제1-1 절연층(2211)의 두께(T14)보다는 작은 두께를 가지면서 서로 상이한 두께를 가질 수 있다.
예를 들어, 제1-2 절연층(2212)은 상기 제1-1 절연층(2211)의 두께(T14)보다 작으면서 10㎛ 내지 60㎛의 범위를 만족할 수 있다. 상기 제1-3 절연층(2213)은 상기 제1-1 절연층(2211)의 두께(T14)보다 작으면서 상기 기재한 10㎛ 내지 60㎛의 범위 내에서 상기 제1-2 절연층(2212)의 두께보다 작은 또는 큰 두께를 가질 수 있다.
한편, 상기 제1-1 절연층(2211)의 두께(T14)는 상기 제1-2 절연층(2212) 및 제1-3 절연층(2213)의 두께(T15)보다 클 수 있다. 예를 들어, 상기 제1-1 절연층(2211)의 두께(T14)는 상기 제1-2 절연층(2212) 및 제1-3 절연층(2213)의 두께(T15)의 110% 내지 220%의 범위를 만족할 수 있다. 예를 들어, 상기 제1-1 절연층(2211)의 두께(T14)는 상기 제1-2 절연층(2212) 및 제1-3 절연층(2213)의 두께(T15)의 120% 내지 210%의 범위를 만족할 수 있다. 예를 들어, 상기 제1-1 절연층(2211)의 두께(T14)는 상기 제1-2 절연층(2212) 및 제1-3 절연층(2213)의 두께(T15)의 130% 내지 200%의 범위를 만족할 수 있다.
상기 제1-1 절연층(2211)의 두께(T14)가 상기 제1-2 절연층(2212) 및 제1-3 절연층(2213)의 각각의 두께(T15)의 110% 미만이면, 상기 제1-1 절연층(2211)과 상기 제2 기판층(2300) 사이의 밀착력이 저하되고, 이에 따라 상기 제1-1 절연층(2211)이 상기 제2 기판층(2300)으로부터 분리되는 탈막 문제가 발생할 수 있다. 또한, 상기 제1-1 절연층(2211)의 두께(T14)가 상기 제1-2 절연층(2212) 및 제1-3 절연층(2213)의 각각의 두께(T15)의 220%를 초과하면, 상기 제1-1 절연층(2211)의 두께(T14)에 의해 회로 기판의 두께가 증가할 수 있고, 제1 기판층(2200)과 제2 기판층(2300) 사이의 신호 전송 거리가 증가할 수 있다.
예를 들어, 상기 제1-1 절연층(2211)의 두께(T14)는 11㎛ 내지 132㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1-1 절연층(2211)의 두께(T14)는 14.5㎛ 내지 94.5㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1-1 절연층(2211)의 두께(T14)는 19.5㎛ 내지 60㎛의 범위를 만족할 수 있다.
즉, 제1-1 절연층(2211)은 캐비티(C)를 구비하지 않으면서 상기 캐비티(C)와 가장 인접하게 배치될 수 있다. 그리고 제1-1 절연층(2211)은 다른 절연층들의 각각의 두께보다 클 수 있다.
바람직하게, 제1 패턴층(2221)의 위치를 기준으로 절연층의 두께 변화가 발생할 수 있다. 즉, 상기 제1 패턴층(2221)은 캐비티(C)를 형성하는 공정에서 스토퍼로 사용되는 패턴을 포함할 수 있다. 이에 따라, 실시 예는 상기 스토퍼로 사용되는 패턴을 포함한 상기 제1 패턴층(2221)과 접촉하는 절연층의 두께를 증가시킬 수 있다. 이때, 상기 제1 패턴층(2221)과 접촉하는 절연층은 상기 제1 기판층(2200)의 최상측에 배치된 제1-1 절연층(2211) 및 상기 제2 기판층(2300)의 최하측에 배치된 제2-1 절연층(2311)을 포함할 수 있다. 이때, 실시 예는 상기 제2-1 절연층(2311)의 두께를 유지하면서 상기 제1-1 절연층(2211)의 두께를 증가시킬 수 있다. 이를 통해, 실시 예는 상기 제1-1 절연층(2211)과 상기 제1 패턴층(2221) 사이의 밀착력 및 상기 제1-1 절연층(2211)가 상기 제2-1 절연층(2311) 사이의 밀착력을 향상시킬 수 있다.
이때, 상기 제1 패턴층(2221)과 접촉하는 제1-1 절연층(2211) 및 제2-1 절연층(2311) 중 상기 제1-1 절연층(2211)의 두께를 증가시키는 이유는, 상기 회로 기판을 제조하는 공정 순서에 의한 것일 수 있다.
예를 들어, 상기 제1-1 절연층(2211) 및 제2-1 절연층(2311) 중 어느 하나는, 상기 제1 패턴층(2221)이 형성되기 이전에 적층되고, 다른 하나는 상기 제1 패턴층(2221)이 형성된 이후에 적층될 수 있다. 바람직하게, 상기 제2-1 절연층(2311)은 상기 제1 패턴층(2221)이 형성되기 이전에 적층될 수 있다. 또한, 상기 제1-1 절연층(2211)은 상기 제1 패턴층(2221)이 형성된 이후에 상기 제2-1 절연층(2311)과 상기 제1 패턴층(2221) 상에 적층될 수 있다.
따라서, 실시 예는 상기 제1 패턴층(2221)이 형성된 이후에 적층되는 상기 제1-1 절연층(2211)의 두께(T14)를 다른 절연층들의 두께(T15)보다 크도록 한다. 이를 통해, 상기 스토퍼를 포함하는 제1 패턴층(2221)의 표면적(캐비티 영역에서의 에칭이 이루어지기 이전의 표면적)이 60%를 초과할 수 있고, 이를 통해 상기 제1-1 절연층(2211)과 상기 제1 패턴층(2221) 및/또는 상기 제2-1 절연층(2311) 사이의 밀착력이 저하되는 것을 해결할 수 있고, 이를 통해 회로 기판의 물리적 신뢰성을 향상시킬 수 있다.
한편, 상기 제2 기판층(2300)의 각각의 제2 절연층은 상기 제1 기판층(2200)의 제1-2 절연층(2212) 및 제1-3 절연층(2213)의 두께(T15)와 동일한 두께(T16)를 가질 수 있다.
예를 들어, 제2-1 절연층(2311), 제2-2 절연층(2312), 제2-3 절연층(2313) 및 제2-4 절연층(2314) 각각은 상기 제1-2 절연층(2212) 및 제1-3 절연층(2213)의 두께(T15)와 동일한 두께(T16)를 가질 수 있다. 예를 들어, 제2-1 절연층(2311), 제2-2 절연층(2312), 제2-3 절연층(2313) 및 제2-4 절연층(2314) 각각은 상기 제1-1 절연층(2211)의 두께(T14)와 다른 두께(T16)를 가질 수 있다.
다만, 실시 예는 이에 한정되지 않는다.
예를 들어, 상기 제2-2 절연층(2312), 제2-3 절연층(2313) 및 제2-4 절연층(2314) 각각은 상기 제1-2 절연층(2212) 및 제1-3 절연층(2213) 각각의 두께(T15)와 동일한 두께(T16)를 가질 수 있다. 또한, 상기 제2-1 절연층(2311)은 상기 제1-1 절연층(2211)의 두께(T14)와 동일한 두께(T16)를 가질 수 있다.
또한, 제2-1 절연층(2311), 제2-2 절연층(2312), 제2-3 절연층(2313) 및, 제2-4 절연층(2314) 중 적어도 하나의 두께(T16)는 상기 제1-1 절연층(2211)의 두께보다는 작으면서 상기 제1-2 절연층(2212) 또는 제1-3 절연층(2213)의 두께와 다른 두께(예를 들어, 큰 두께 또는 작은 두께)를 가질 수도 있다.
결론적으로, 상기 제1 패턴층(2221)의 위치를 기준으로 상기 제1 패턴층(2221)이 형성된 이후에 적층되는 제1-1 절연층(2211)의 두께(T14)를 이를 제외한 다른 절연층의 두께보다 크도록 한다. 이를 통해, 실시 예는 캐비티 형성을 위한 스토퍼층으로 이용되는 제1 패턴층(2221)의 면적에 따른 밀착력 문제를 근본적으로 해결할 수 있도록 한다.
한편, 상기 캐비티(C)의 상기 제3 파트(P3)의 내벽(IW3)의 제3 경사는 곡면을 가질 수 있다. 예를 들어, 실시 예는 상기 스토퍼층을 에칭하는 공정에서 과에칭 조건으로 에칭을 진행할 수 있다. 이에 따라, 제2 기판층으로 덮인 스토퍼층의 적어도 일부는 제거될 수 있다.
즉, 상기 패임부(2221-3U)는 상기 제2-1 절연층(2311)과 수직으로 중첩될 수 있다. 예를 들어, 실시 예는 상기 패임부(2221-3U)를 통해 상기 제2-1 절연층(2311)의 하면의 적어도 일부가 노출될 수 있다. 그리고, 상기 패임부(221-3U)는 칩의 몰딩 공정에서 몰딩층으로 채워질 수 있다. 이에 따라, 상기 몰딩층은 상기 패임부(2221-3U)를 채우면서, 상기 제2-1 절연층(2311)의 하면의 적어도 일부도 접촉할 수 있다. 이를 통해, 실시 예는 상기 몰딩층과 회로 기판 사이의 밀착력을 더욱 향상시킬 수 있다.
도 9는 제4 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 9의 회로 기판은 도 8의 회로 기판과 비교하여 제1 패턴층(3221)의 위치에 차이가 있을 뿐, 이를 제외한 다른 구조는 실질적으로 동일할 수 있다.
제3 실시 예의 상기 제1 패턴층은 제1 기판층(2200)의 제1-1 절연층(2211)에 매립된 구조를 가졌다.
제4 실시 예의 상기 제1 패턴층(3221)은 상기 제2 기판층(3300)의 제2-1 절연층(3311)에 매립된 구조를 가질 수 있다.
다시 말해서, 제4 실시 예의 제1 패턴층(3221)은 상기 제1-1 절연층(3211)의 상면 위로 돌출된 구조를 가질 수 있다.
이에 따라, 제4 실시 예의 상기 제1 패턴층(3221)이 영역별로 서로 동일한 두께를 가질 수 있다. 예를 들어, 제1 내지 제3 실시 예의 제1 패턴층은 영역별로 서로 다른 두께를 가지는 제1 내지 제3 패턴부를 포함하였다. 이와 다르게, 제4 실시 예의 제1 내지 제3 패턴부는 서로 동일한 두께를 가지면서 서로 동일한 층에 배치될 수 있다.
이는, 제4 실시 예의 회로 기판의 제조 공정과, 제1 내지 제3 실시 예의 회로 기판의 제조 공정의 차이에 의해 나타날 수 있다.
한편, 제1 내지 제3 실시 예의 제조 공정은 상기 제1 패턴층이 형성된 이후에 제1-1 절연층이 적층될 수 있다.
이와 다르게, 제4 실시 예의 제조 공정은 상기 제1-1 절연층(3211) 상에 제1 패턴층(3221)이 배치된 이후에 상기 제2-1 절연층(3311)의 적층 공정이 진행될 수 있다. 이에 따라, 제4 실시 예의 상기 제1-1 절연층(3211)은 상기 제2-1 절연층(3311)을 제외한 다른 제1 절연층들과 동일한 두께(T15)를 가지도록 한다.
상기 제2-1 절연층(3311)은 상기 제1-1 절연층(3211)을 포함한 다른 절연층들의 두께(T15)보다 큰 두께(T14)를 가질 수 있다.
또한, 상기 제2-1 절연층(3311)을 제외한 다른 제2 절연층들은 상기 제2-1 절연층(3311)의 두께(T14)보다 작은 두께(T16)를 가질 수 있다.
도 10은 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 10을 참조하면, 반도체 패키지는 도 1에 도시된 회로 기판(100)을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 실시 예의 반도체 패키지는 도 1 이외의 다른 도면에 도시된 회로 기판을 포함할 수도 있을 것이다.
반도체 패키지는 회로 기판(100)의 제2 기판층(300)의 상면에 배치되는 제1 보호층(340)을 포함할 수 있다. 또한, 반도체 패키지는 회로 기판(100)의 제1 기판층(200)의 하면에 배치되는 제2 보호층(240)을 포함할 수 있다.
또한, 반도체 패키지는 제1 기판층(200)의 제1 패턴층(221) 중 상기 캐비티(C)와 수직으로 중첩된 영역에 배치된 제1 패턴부(221-1) 상에 배치되는 제1 접속부(410)를 포함할 수 있다. 상기 제1 접속부(410)의 평면 형상은 원형일 수 있다. 이와 다르게, 상기 제1 접속부(410)의 평면 형상은 사각형일 수 있다. 상기 제1 접속부(410)은 상기 제1 패턴부(221-1) 상에 배치되어 상기 제1 패턴부(221-1)와 소자(420)의 단자(425) 사이를 연결할 수 있다. 상기 제1 접속부(410)는 솔더 볼일 수 있다. 상기 제1 접속부(410)는 솔더에 이종 성분의 물질이 함유될 수 있다. 상기 솔더는 SnCu, SnPb, SnAgCu 중 적어도 어느 하나로 구성될 수 있다. 그리고, 상기 이종 성분의 물질은 Al, Sb, Bi, Cu, Ni, In, Pb, Ag, Sn, Zn, Ga, Cd 및 Fe 중 어느 하나를 포함할 수 있다.
상기 제1 접속부(410) 상에는 반도체 소자(420)가 배치될 수 있다, 상기 반도체 소자(420)는 드라이버 소자일 수 있다. 예를 들어, 상기 반도체 소자(420)는 상기 회로 기판에 포함된 안테나 패턴층을 구동하는 구동 소자일 수 있다. 또한, 도면에서의 상기 캐비티(C) 내에는 1개의 반도체 소자만이 실장되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 캐비티(C) 내에는 상기 반도체 소자(420) 이외에도 상기 반도체 소자(420)의 동작을 위한 수동 소자(미도시)가 추가로 실장될 수 있을 것이다.
한편, 상기 캐비티(C) 내에는 상기 반도체 소자(420)를 덮으며 몰딩층(430)이 형성될 수 있다. 상기 몰딩층(430)은 EMC(Epoxy Molding Compound)일 수 있으나, 이에 한정되는 것은 아니다. 상기 몰딩층(430)은 상기 제3 패턴부의 패임부를 채우며 구비될 수 있다.
또한, 제1 기판층(200)의 제1 영역(RB1)의 하면에 배치된 패턴층의 하면에 배치된 제2 접속부(440)를 포함할 수 있다. 상기 제2 접속부(440)는 상기 반도체 패키지와 외부의 기판(예를 들어, 단말기의 메인 보드) 사이를 연결할 수 있다.
이하에서는 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 설명하기로 한다.
도 11a 내지 11p는 도 1에 도시된 제1 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
이하에서는 도 11a 내지 11p를 참조하여, 도 1의 제1 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다. 다만, 이하에서 설명되는 공정을 이용하여 제1 실시 예를 제외한 다른 실시 예의 회로 기판을 제조할 수도 있을 것이다.
본원의 실시 예의 회로 기판의 제조 공정은 캐리어 보드를 이용하여 제1 기판층의 일부 및 제2 기판층의 일부를 제조하는 제1 공정과, 상기 제1 공정을 통해 제조된 기판층의 상하에서 각각 제1 기판층의 나머지 일부 및 제2 기판층의 나머지 일부를 제조하는 공정 및 상기 제2 기판층에 캐비티를 형성하는 공정, 및 상기 캐비티와 수직으로 중첩된 영역에서의 스토퍼층을 제거하는 공정을 포함할 수 있다.
먼저, 도 11a를 참조하면, 실시 예에 따른 회로 기판을 제조하기 위한 기초 자재인 캐리어 보드를 준비할 수 있다.
상기 캐리어 보드는 캐리어 절연층(510) 및 상기 캐리어 절연층(510)의 일면에 배치된 캐리어 동박층(520)을 포함할 수 있다.
상기 캐리어 동박층(520)은 상기 캐리어 절연층(510)의 일면에 배치될 수 있고, 이와 다르게 양면에 모두 배치될 수 있다. 상기 캐리어 절연층(510)의 양면에 상기 캐리어 동박층(520)이 모두 배치되는 경우, 상기 캐리어 보드가 제거되기 전까지 상기 캐리어 보드의 양측에서 각각 회로 기판의 제조 공정이 진행될 수 있을 것이다.
상기 캐리어 동박층(520)은 상기 캐리어 절연층(510)의 표면에 무전해 도금을 진행하여 형성될 수 있다. 이와 다르게, 캐리어 절연층(510) 및 상기 캐리어 동박층(520)은 CCL(copper clad laminate)일 수 있다.
이때, 상기 캐리어 보드는 제1 기판층(200)의 제1 영역(RB1) 및 제2 영역(RB2)에 대응하게 복수의 영역으로 구분될 수 있다.
다음으로, 실시 예는 상기 캐리어 동박층(520)의 하면에 마스크(530)를 형성하는 공정을 진행할 수 있다. 이때, 상기 마스크(530)에 개구부(540)를 형성하는 공정을 진행할 수 있다. 상기 마스크(530)의 개구부(540)는 상기 캐리어 동박층(520)의 하면 중 제5 패턴층(321)이 형성될 영역과 수직으로 중첩될 수 있다.
다음으로, 도 11b에 도시된 바와 같이, 상기 캐리어 동박층(520)을 시드층으로 전해 도금을 진행하여, 상기 마스크(530)의 개구부(540)를 채우는 제5 패턴층(321)을 형성하는 공정을 진행할 수 있다.
그리고, 실시 예는 상기 제5 패턴층(321)이 형성되면, 상기 마스크(530)를 제거하는 공정을 진행할 수 있다. 다음으로, 실시 예는 상기 마스크(530)가 제거됨에 따라, 상기 캐리어 동박층(520)의 하면 및 상기 제5 패턴층(321)의 하면에 제2 기판층(300)의 제2 절연층의 일부인 제2-1 절연층(311)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 11c에 도시된 바와 같이, 실시 예는 상기 제2-1 절연층(311)을 관통하는 관통 홀(미도시)을 형성하는 공정을 진행할 수 있다. 다음으로, 실시 예는 상기 제2-1 절연층(311)의 하면에 제1 드라이 필름(DF1)을형성하는 공정을 진행할 수 있다. 상기 제1 드라이 필름(DF1)은 제1 패턴층(221)이 형성될 영역과 수직으로 중첩되는 개구(미도시)를 포함할 수 있다. 다음으로, 실시 예는 상기 제2-1 절연층(311)의 상기 관통 홀을 채우는 제4 관통 전극(331) 및 제1 기판층(200)의 제1 패턴층(221)의 일부를 형성하는 공정을 진행할 수 있다.
바람직하게, 상기 제1 패턴층(221)은 2단 도금 공정을 통해 진행된다. 여기에서, 2단 도금이라는 것은, 시드층을 제외한 전해 도금층의 도금 공정이 2회 진행되는 것을 의미할 수 있다. 예를 들어, 일반적인 회로 기판의 제조 공정에서는, 시드층 상에 전해 도금을 진행하여 패턴층을 형성하고 있으며, 이에 따라 상기 패턴층이 가지는 전해 도금층은 1층 구조를 가진다. 이와 다르게, 실시 예는 상기 제1 패턴층(221)의 영역별 기능이 서로 다름에 따라, 각각의 기능에 맞는 패턴부를 형성하기 위하여, 상기 제1 패턴층(221)을 2단 도금을 통해 형성하여, 이에 따라 상기 제1 패턴층(221)의 전해 도금층이 2층 구조를 가지도록 할 수 있다.
예를 들어, 실시 예는 상기 제2-1 절연층(311)의 하면에 상기 제1 드라이 필름(DF1)의 개구의 적어도 일부를 채우는 제1 전해 도금층(221a)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제1 전해 도금층(221a)은 제1 패턴층(221)의 제2 패턴부(221-2)의 제2 금속층(221-22) 및 제3 패턴부(221-3)에 대응될 수 있다.
다음으로, 도 11d에 도시된 바와 같이, 실시 예는 상기 제1 전해 도금층(221a)의 하면의 적어도 일부에 제2 드라이 필름(DF2)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 드라이 필름(DF2)은 상기 제1 전해 도금층(221a)의 적어도 일부를 덮으며 형성된다. 다시 말해서, 상기 제2 드라이 필름(DF2)은 상기 제1 전해 도금층(221a)의 하면의 적어도 일부와 수직으로 중첩되는 개구(미도시)를 포함한다.
다음으로, 도 11e에 도시된 바와 같이, 실시 예는 상기 제1 전해 도금층(221a) 하면에 2차 전해 도금을 진행하여 상기 제2 드라이 필름(DF2)의 개구의 적어도 일부를 채우는 제2 전해 도금층(221b)을 형성하는 공정을 진행할 수 있다.
이때, 상기 제2 전해 도금층(221b)은 제1 패턴층(221)의 제1 패턴부(221-1) 및 제2 패턴부(221-2)의 제1 금속층(221-21)에 대응될 수 있다. 이에 따라, 상기 제1 전해 도금층(221a)의 평면 면적은 제2 전해 도금층(221b)의 평면 면적과 다를 수 있다. 예를 들어, 상기 제1 전해 도금층(221a)의 평면 면적은 제2 전해 도금층(221b)의 평면 면적보다 클 수 있다. 구체적으로, 상기 제2 전해 도금층(221b)의 전체 영역은 상기 제1 전해 도금층(221a)과 수직으로 중첩될 수 있다. 다만, 상기 제1 전해 도금층(221a)은 상기 제2 전해 도금층(221b)과 수직으로 중첩되는 중첩 영역과, 상기 제2 전해 도금층(221b)과 수직으로 중첩되지 않는 비중첩 영역을 포함할 수 있다. 예를 들어, 실시 예는 상기 제1 전해 도금층(221a)은 레이저 스토퍼에 대응하면서, 레이저 공정 시에 제1 패턴부(221-1)에 대응하는 제2 전해 도금층(221b)의 상면을 보호하는 기능을 할 수 있다. 이에 따라, 상기 제1 전해 도금층(221a)의 평면 면적은 상기 제2 전해 도금층(221b)의 평면 면적 대비, 캐비티(C)가 형성될 영역의 평면 면적에 대응하게 클 수 있다.
다음으로, 도 11f에 도시된 바와 같이, 실시 예는 상기 제1 드라이 필름(DF1) 및 제2 드라이 필름(DF2)을 제거하는 공정을 진행할 수 있다. 또한, 실시 예는 상기 캐리어 절연층(510)과 상기 캐리어 동박층(520)을 제거하는 공정을 진행할 수 있다.
이후, 실시 예는 상기 제2-1 절연층(311)의 상부 및 하부에서 각각 제2 기판층(300)의 일부 및 제1 기판층(200)의 일부를 제조하는 공정을 진행할 수 있다.
예를 들어, 도 11g에 도시된 바와 같이, 실시 예는 상기 제2-1 절연층(311)의 하면에 제1-1 절연층(211)을 형성하고, 상기 제1-1 절연층(211)을 관통하는 제1 관통 전극(231)과, 상기 제1-1 절연층(211)의 하면에 제2 패턴층(222)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 상기 제2-1 절연층(311)의 상면에 제2-2 절연층(312)을 형성하고, 상기 제2-2 절연층(312)을 관통하는 제5 관통 전극(332) 및 상기 제2-2 절연층(312)의 상면에 제6 패턴층(322)을 형성하는 공정을 진행할 수 있다.
또한, 도 11h에 도시된 바와 같이, 실시 예는 상기 제1-1 절연층(211)의 하면에 제1-2 절연층(212)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 상기 제1-2 절연층(212)을 관통하는 제2 관통 전극(232) 및 상기 제1-2 절연층(212)의 하면에 제3 패턴층(223)을 형성하는 공정을 진행할 수 있다.
또한, 실시 예는 상기 제2-2 절연층(312)의 상면에 제2-3 절연층(313)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 상기 제2-3 절연층(313)을 관통하는 제6 관통 전극(333) 및 상기 제2-3 절연층(313)의 상면에 제7 패턴층(323)을 형성하는 공정을 진행할 수 있다.
다음으로, 실시 예는 도 11i에 도시된 바와 같이, 실시 예는 제1-2 절연층(212)의 하면에 제1-3 절연층(213)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 상기 제1-3 절연층(213)을 관통하는 제3 관통 전극(233) 및 상기 제1-3 절연층(213)의 하면에 제4 패턴층(224)을 형성하는 공정을 진행할 수 있다.
또한, 실시 예는 상기 제2-3 절연층(313)의 상면에 제2-4 절연층(314)을 형성하는 공정을 진행할 수 있다. 다음으로, 실시 예는 상기 제2-4 절연층(314)을 관통하는 제7 관통 전극(334) 및 상기 제2-4 절연층(314) 상에 제8 패턴층(324)을 형성하는 공정을 진행할 수 있다.
이를 통해, 실시 예는 캐비티(C)가 형성되기 전의 제1 기판층(200) 및 제2 기판층(300)을 포함하는 회로 기판(100)의 제조가 완료될 수 있다.
한편, 실시 예는 도 11j에 도시된 바와 같이, 상기 제8 패턴층(324)을 형성하는 공정에서, 상기 제8 패턴층(324)의 시드층을 일부 제거하지 않고 남겨 놓으며, 이를 이용하여 캐비티(C)를 형성하는 공정에서 마스크로 활용할 수 있도록 한다.
예를 들어, 도 11k에 도시된 바와 같이, 상기 제8 패턴층(324)의 제조 공정을 살펴보면, 상기 제2-4 절연층(314)의 상면에는 상기 제8 패턴층(324)을 전해 도금으로 형성하기 위한 시드층(324-1)이 위치한다. 그리고, 상기 시드층(324-1)은 상기 제8 패턴층(324)을 전해 도금하기 위한 시드층으로 이용될 수 있다.
다음으로, 도 11l에 도시된 바와 같이, 실시 예는 상기 제8 패턴층(324)이 형성됨에 따라 상기 시드층(324-1) 중 상기 제8 패턴층(324)과 수직으로 중첩되지 않는 영역을 제거하는 공정을 진행할 수 있다. 이때, 실시 예는 상기 시드층(324-1) 중 상기 캐비티(C)가 형성될 영역과 인접한 영역(324-1a)은 제거하지 않고 남겨둔다. 실시 예는 캐비티 형성 공정에서 상기 시드층(324-1)의 상기 영역(324-1a)을 레이저 마스크로 이용하여 상기 제3 영역(RT1)에 대응하는 부분에만 캐비티 형성 공정을 진행할 수 있다. 이때, 상기 시드층(324-1)의 영역(RB1)은 상기 캐비티(C)가 형성될 영역인 제3 영역(RT1)의 일부를 덮을 수 있다. 이는, 레이저 형성 공정에서 발생하는 공정 편차에 의한 언더컷을 감안한 것일 수 있다.
다음으로, 도 11m에 도시된 바와 같이, 실시 예는 상기 시드층(324-1)의 영역(RB1)을 활용하여, 상기 제2 기판층(300)의 제2 절연층들을 관통하는 제1 캐비티(C1)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제1 캐비티(C1)는 상기 제1 기판층(200)의 제1 패턴층(221)의 일부인 제1 전해 도금층(221a)의 상면(예를 들어, 제3 패턴부(221-3)의 상면)의 상면까지 형성될 수 있다. 이때, 상기 제1 캐비티(C1)의 내벽(IW1)은 제1 경사를 가질 수 있다. 예를 들어, 실시 예는 1차 캐비티 공정을 진행할 수 있다. 이때, 상기 1차 캐비티 공정에서의 레이저 마스크의 폭은 제1폭을 가질 수 있다. 상기 레이저 마스크는 레이저 장비에서 레이저 빔의 폭을 결정한다. 이때, 실시 예는 캐비티가 형성될 영역을 전체적으로 개방하기 위해, 상대적으로 큰 폭을 가지는 제1 레이저 빔을 이용하여 상기 1차 캐비티 공정을 진행할 수 있다. 이에 따라, 상기 1차 캐비티 공정에 의해 형성된 제1 캐비티(C1)의 내벽(IW1)은 전체적으로 상기 제1 레이저 빔에 대응하는 제1 경사를 가지게 된다.
다음으로, 도 11n에 도시된 바와 같이 실시 예는, 상기 제1 캐비티(C1) 상에 2차 캐비티 공정을 진행하여 제2 캐비티(C2)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 캐비티 공정에서의 레이저 마스크의 폭은 상기 제1폭보다 작은 제2폭을 가질 수 있다. 그리고, 상기 제2 캐비티 공정은 상기 제1 캐비티 공정에서 형성된 제1 캐비티(C1)의 내벽에 대응하는 부분에서만 진행될 수 있다. 상기 2차 캐비티 공정에서의 레이저 마스크의 폭은 상기 제1폭보다 작은 제2폭을 가짐에 따라, 상기 제2 캐비티(C2)의 내벽은 복수의 경사를 가질 수 있다. 예를 들어, 상기 제2 캐비티(C2)의 내벽은 상기 1차 캐비티 공정에 의해 형성된 제1 경사와, 상기 2차 캐비티 공정에 의해 형성된 제2 경사를 포함할 수 있다.
예를 들어, 도 11o을 참조하면, 실시 예는 280um 정도의 제1폭을 가지는 마스크를 이용하여 이에 대응하는 제1 레이저 빔(L1)을 조사하여 상기 제1 캐비티(C1)를 형성하는 공정을 진행할 수 있다. 이후, 실시 예는 상기 제1폭보다 작은 100um 정도의 제2폭을 가지는 마스크를 이용하여 이에 대응하는 제2 레이저 빔(L2)을 조사하여 상기 제2 캐비티(C2)를 형성하는 공정을 진행할 수 있다. 이에 따라, 실시 예의 캐비티는 상기 제1 레이저 빔(L1)에 대응하는 제1 경사 및 제2 레이저 빔(L2)에 대응하는 제2 경사를 포함하고 있다. 이때, 캐비티의 전체적인 경사가 상기 제2 경사를 가지도록 할 수 있지만, 상기 제1 캐비티 형성 공정에서, 상기 제1 레이저 빔(L1)이 상기 시드층(324-1)의 영역(RB1)의 하면으로 침투하게 되고, 이에 따른 언더컷 영역을 포함하게 된다. 그리고, 상기 캐비티(C)에서 상기 제1 경사에 대응하는 부분은 상기 제1 캐비티 공정에서 형성된 언더컷 영역에 대응할 수 있다.
다음으로, 도 11p에 도시된 바와 같이, 상기 2차 캐비티 공정을 통해 노출된 제3 패턴부(221-3)의 일부를 제거하는 공정을 진행할 수 있다. 예를 들어, 상기 제3 패턴부(221-3)는 상기 캐비티(C)의 형성 공정이 완료된 이후에, 상기 캐비티(C)와 수직으로 중첩되는 영역에서 제거될 수 있다. 다만, 상기 제3 패턴부(221-3)는 상기 캐비티(C)의 하부 영역의 면적보다 큰 면적을 가질 수 있다. 이에 따라, 상기 에칭 공정에서, 상기 제3 패턴부(221-3)의 적어도 일부는 제거되지 않고 남을 수 있다. 예를 들어, 상기 캐비티(C)와 수직으로 중첩되는 제1 영역(RB1) 및 상기 제1 영역(RB1)을 제외한 제2 영역(RB2)의 경계 영역에서의 제3 패턴부(221-3)는 제거되지 않을 수 있다. 그리고, 실시 예는 상기 제3 패턴부(221-3)의 일부가 제거됨에 따라, 캐비티(C)의 제3 파트를 형성할 수 있다. 이때, 상기 제3 파트의 내벽은 제3 패턴부(221-3)의 측면일 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 제1 절연층;
    상기 제1 절연층의 상면에 배치된 제1 패턴층; 및
    상기 제1 절연층의 상면 및 상기 제1 패턴층의 상면에 배치되고, 캐비티를 포함하는 제2 절연층을 포함하고,
    상기 제1 절연층의 상면은,
    상기 캐비티의 하면에 대응하는 제1 상면과,
    상기 제1 상면과 단차를 가지며 상기 캐비티의 하면과 수직으로 중첩되지 않는 제2 상면을 포함하고,
    상기 제1 패턴층은,
    상기 제1 상면에 배치된 제1 패턴부와,
    상기 제2 상면에 배치된 제2 패턴부를 포함하고,
    상기 제1 패턴부의 두께는 상기 제2 패턴부의 두께보다 작은,
    회로 기판.
  2. 제1항에 있어서,
    상기 제1 패턴부의 상면은 상기 제2 패턴부의 상면보다 낮게 위치하는,
    회로 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 패턴부의 하면은 상기 제2 패턴부의 하면과 동일 평면상에 위치하는,
    회로 기판.
  4. 제1항에 있어서,
    상기 제1 패턴층은,
    상기 제1 절연층의 상기 제1 상면과 상기 제2 상면 사이의 경계 영역에 배치된 제3 패턴부를 포함하고,
    상기 제3 패턴부의 두께는 상기 제2 패턴부의 두께보다 작은,
    회로 기판.
  5. 제4항에 있어서,
    상기 제1 패턴부의 상면은 상기 제2 절연층과 접하지 않고,
    상기 제2 및 제3 패턴부의 상면은 상기 제2 절연층과 접하는,
    회로 기판.
  6. 제4항에 있어서,
    상기 제3 패턴부의 상면은,
    상기 제1 패턴부의 상면보다 높게 위치하고,
    상기 제3 패턴부의 하면은,
    상기 제2 패턴부의 하면보다 높게 위치하는,
    회로 기판.
  7. 제4항에 있어서,
    상기 제3 패턴부의 상면은,
    상기 제2 패턴부의 상면과 동일 평면상에 위치하고,
    상기 제3 패턴부의 하면은,
    상기 제1 패턴부의 상면과 동일 평면상에 위치하거나 높게 위치하는,
    회로 기판.
  8. 제4항에 있어서,
    상기 제2 패턴부는,
    상기 제1 패턴부와 수평으로 중첩되는 제1 금속층; 및
    상기 제1 금속층 상에 배치되고, 상기 제1 절연층의 상기 제2 상면에 접하는 제2 금속층을 포함하는,
    회로 기판.
  9. 제8항에 있어서,
    상기 제2 패턴부의 상기 제1 금속층의 두께는 상기 제1 패턴부의 두께에 대응되고,
    상기 제2 패턴부의 상기 제2 금속층의 두께는 상기 제3 패턴부의 두께에 대응되는,
    회로 기판.
  10. 제6항에 있어서,
    상기 제1 절연층의 상기 제1 상면은 상기 제2 상면보다 낮게 위치하는,
    회로 기판.
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