WO2019027278A1 - 칩 패키지 및 그 제조방법 - Google Patents

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WO2019027278A1
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권용태
이응주
여용운
박윤묵
김효영
이준규
천석휘
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    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Definitions

  • the present invention relates to a chip package and a manufacturing method thereof, and more particularly, to a chip package that can improve the strength of a package and simplify a manufacturing process, and a manufacturing method thereof.
  • biometrics authentication technology has been applied to identity control in access control of general households and apartments, ATMs and mobile phones of financial institutions, as well as industrial and research institutes for security and confidentiality.
  • fingerprint sensing is most commercially available for various reasons such as convenience and security.
  • a sensor package for fingerprint sensing it is sealed by a resin material such as EMC, as in the case of a general semiconductor chip, and assembled to a main board of an electronic device as a sensor package.
  • a resin material such as EMC, as in the case of a general semiconductor chip
  • the fingerprint recognition sensor package As the electronic devices on which the fingerprint recognition sensor package is mounted become smaller and thinner in recent years, the fingerprint recognition sensor package also needs to be miniaturized and thinned.
  • a first object of the present invention is to provide a chip package capable of improving the strength of a package and simplifying a manufacturing process.
  • a semiconductor device comprising: a chip having an active surface on which a pad is formed and a corresponding inactive surface; a first surface formed in the same direction as an active surface of the chip; And a wiring portion electrically connected to the pad and the external connection terminal.
  • the external connection terminal is electrically connected to the external connection terminal.
  • the wiring portion may further include an upper wiring portion formed on a first surface of the sealing portion and extending beyond a region of the chip.
  • the upper wiring portion may include an upper insulating layer formed on the active surface of the chip and the first surface of the sealing portion, and an upper wiring layer formed on the upper insulating layer and electrically connected to the pad.
  • a light-transmitting insulating layer may be formed on the active region of the chip.
  • the encapsulation may include a first mold via and a second mold via formed in the encapsulation.
  • the upper wiring portion may include an upper wiring layer formed to contact the first surface of the sealing portion and electrically connecting the first mold via and the second mold via and an upper insulating layer formed on the upper wiring layer.
  • the wiring portion may include a lower wiring portion formed on the second surface of the sealing portion and a connection portion electrically connecting the upper wiring portion and the lower wiring portion.
  • the lower wiring portion may include a lower insulating layer formed on a second surface of the sealing portion and a lower wiring layer formed on the lower insulating layer.
  • connection portion may be formed through the sealing portion.
  • connection portion may include a body portion, at least one penetration portion penetrating at least a part of the body portion, and a conductive connection portion provided in the penetration portion.
  • the conductive connection portion may be formed on the side of the penetration portion, or on the side of the penetration portion.
  • connection portion may include a via-hole protruding upward from the body portion and electrically connecting the conductive connection portion.
  • the diameter of the via post may be greater than or equal to the diameter of the conductive connection.
  • connection pad provided on the conductive connection portion.
  • the body portion may have a plate shape extending to an inactive region of the chip, and the lower wiring portion may be formed inside the plate shape.
  • the height of the solder ball may be flush with the active surface of the chip.
  • an inactive surface of the chip may be adhered to the body portion.
  • the connecting portion may be formed to penetrate the sealing portion, and the width of the connecting portion may be narrowed in the vertical direction with respect to the center point of the vertical section of the connecting portion.
  • the body may have a ring shape having an internal through hole, and the chip may be disposed in the through hole.
  • connection portion may be disposed on one side region of the chip, or on both side regions of the chip.
  • connection portion may be arranged to surround the chip.
  • the sealing portion may cover at least a side surface of the body portion.
  • the active surface of the chip may be disposed on the same plane as the upper surface of the body, or the active surface of the chip may protrude from the upper surface of the body.
  • the thickness of the body portion may be greater than the thickness of the chip.
  • the reinforcing layer may be formed of one of SUS, Cu, Ag, Au, W, Pt, Cr, epoxy and urethane.
  • the reinforcing layer may have a plate shape and may expose at least a part of the connecting portion.
  • the reinforcing layer may include an insertion hole formed to insert the connection portion and an injection hole formed in the sealing portion so as to be embedded into the lower portion of the reinforcing layer to embed the chip.
  • the external connection terminal may be formed on the first surface region of the sealing portion and may be electrically connected to the upper wiring portion.
  • the external connection terminal may be formed in a second surface region of the sealing portion and may be electrically connected to the connection portion and the lower wiring portion.
  • the external connection terminal may include an LGA pad.
  • the durability of the package can be improved by further forming a reinforcing layer on the chip using an adhesive layer, and molding the chip and the reinforcing layer to be integrated by using a molding layer.
  • the wiring layer can be formed directly on the molding layer without consuming a separate insulating layer. Therefore, the step of forming a separate insulating layer under the wiring layer can be omitted, so that the consumption of the insulating layer can be reduced, the process time can be shortened, and the thickness of the package due to the decrease in the insulating layer can be reduced.
  • the chip and the external connection terminal can be electrically connected to each other by forming the redistribution layers on the upper and lower portions of the via-frame, the thickness of the package can be effectively reduced.
  • FIG. 1 is a cross-sectional view showing a first embodiment according to a chip package of the present invention.
  • FIG 2 and 3 are views showing another embodiment of the frame arrangement according to the first embodiment of the present invention.
  • FIG 4 to 6 are views showing another embodiment of the reinforcing layer according to the present invention.
  • FIGS. 7 to 16 are cross-sectional views illustrating a method of manufacturing the chip package shown in FIGS. 1 and 3 according to the first embodiment of the present invention.
  • 17 is a cross-sectional view showing a second embodiment according to the chip package of the present invention.
  • 18 to 20 are views showing solder ball placement around a chip of the chip package of the present invention.
  • 21 is a cross-sectional view showing a third embodiment according to the chip package of the present invention.
  • 22 to 32 are cross-sectional views illustrating a method of manufacturing a chip package according to a second embodiment of the present invention.
  • 33 to 43 are sectional views for explaining a method of manufacturing a chip package according to a third embodiment of the present invention.
  • 44 to 50 are cross-sectional views for explaining another manufacturing method of the chip package according to the third embodiment of the present invention.
  • 51 is a cross-sectional view showing a fourth embodiment according to the chip package of the present invention.
  • 52 to 54 are plan views showing a via post arrangement according to a fourth embodiment of the present invention.
  • 55 is a cross-sectional view showing a fifth embodiment according to the chip package of the present invention.
  • 56 to 66 are sectional views for explaining a method of manufacturing a chip package according to a fourth embodiment of the present invention.
  • 67 to 76 are sectional views for explaining a method of manufacturing a chip package according to the fifth embodiment of the present invention.
  • 77 is a cross-sectional view showing a sixth embodiment according to the chip package of the present invention.
  • 78 to 80 are plan views showing structures of a via frame and a chip according to a sixth embodiment of the present invention.
  • 81 is a view showing another embodiment of the via hole according to the sixth embodiment of the present invention.
  • 82 is a cross-sectional view showing a seventh embodiment according to the chip package of the present invention.
  • FIGS. 83 to 91 are cross-sectional views illustrating a method of manufacturing a chip package according to a sixth embodiment of the present invention.
  • 92 to 100 are sectional views for explaining a method of manufacturing a chip package according to a seventh embodiment of the present invention.
  • FIG. 1 is a cross-sectional view showing a first embodiment according to a chip package of the present invention.
  • FIG 2 and 3 are views showing another embodiment of the frame arrangement according to the first embodiment of the present invention.
  • a chip package 1000 according to a first embodiment of the present invention includes a frame 1100, a chip 1200, a reinforcing layer 1300, a molding layer 1400, an external connection terminal 1500 And a re-wiring layer 1600.
  • the frame 1100 is preferably an insulating material or a semiconductor material. Further, the frame 1100 preferably has a thermal expansion coefficient similar to that of the carrier substrate 1110 or the molding layer 1400 described above. Accordingly, the frame 1100 may be an insulating ceramic or a ceramic material.
  • the insulating ceramics may have various materials such as metal oxides or metal nitrides, and soda lime glass or sapphire may be used.
  • the ceramics of the semiconductor material may have a silicon material, and ZnO, GaN, GaAs, or the like may be used.
  • the frame 1100 may be variously selected depending on the material of the carrier substrate 1110 or the molding layer 1400 to be used.
  • the frame 1100 has a through hole 1101 and a via hole 1102 formed around the through hole 1101. If the frame 1100 has a semiconductor material, a separate insulating layer may be formed on the inner circumferential surface of the through hole 1101. The insulating layer may be provided to block the electrical connection between the semiconductor chip 1100 and the chip 1200. Further, when the frame 1100 has a semiconductor material, a separate insulating layer may be formed on the inner peripheral surface of the via hole 1102.
  • the through hole 1101 of the frame 1100 may be provided so as to penetrate through the frame 1100 and may be located at the center of the frame 1100.
  • the through hole 1101 may be provided to be wider than the width of the chip 1200 to accommodate the chip 1200. Further, the thickness of the frame 1100 may be equal to or greater than the thickness of the chip 1200.
  • the frame 1100 can be arranged on one side of the chip 1200 or on both sides. Therefore, the wiring layer 1620 connected to the via hole 1102 of the frame 1100 can be changed according to the arrangement of the frame 1100.
  • the via hole 1102 is formed to penetrate through the frame 1100 and may be provided in plurality along the outline of the chip 1200.
  • a via contact 1700 for transmitting an electrical signal in the vertical direction may be provided in the via hole 1102.
  • the via contact 1700 electrically connects an electrical signal transmitted from the redistribution layer 1600 provided on the first face 1103 of the frame 1100 to a second face 1103 opposite to the first face 1103 of the frame 1100 104).
  • the first surface 1103 of the via contact 1700 is connected to the rewiring layer 1600 and is electrically connected to the chip 1200 through the wiring layer 1620 and the second surface 1104 is electrically connected to the external connection terminal 1600. [ And may be connected to an external substrate or the like.
  • the via contact 1700 may be a conductive material filled in the via hole 1102 and may be a metal layer coated on the via hole 1102.
  • the via contact 1700 may be provided in a cylindrical shape.
  • the via contact 1700 may be a solder resist ink which is provided in the form of a solder ball or the like and penetrates the via hole 1102 or is filled in the via hole 1102.
  • the external connection terminal 1500 may be further formed on the second surface 1104 of the frame 1100 and electrically connected to the upper portion of the via contact 1700 and partially exposed from the molding layer 1400.
  • the external connection terminal 1500 may be electrically connected to the via contact 1700 to electrically connect the chip package to an external substrate or another semiconductor package.
  • the surface of the external connection terminal 1500 can be prevented from being oxidized by performing surface treatment such as organic coating or metal plating.
  • the organic material may be an OSP (Organic Solder Preservation) coating, and the metal plating may be treated with gold (Au), nickel (Ni), lead (Pb), silver (Ag) plating or the like.
  • a chip 1200 is disposed in the through hole 1101 of the frame 1100.
  • One surface of the chip 1200 may be an active surface including an active region where a circuit is formed.
  • the back surface of the chip 1200 may be an inactive surface.
  • both sides of the chip 1200 are provided with active surfaces.
  • a plurality of pads 1210 for exchanging signals with the outside may be provided on the active surface of the chip 1200.
  • the pads 1210 may be formed of a conductive material layer such as aluminum (Al).
  • the pad 1210 includes one formed integrally with the chip 1200.
  • the pads 1210 of the chip 1200 may be disposed to face the redistribution layer 1600.
  • the active surface of the chip 1200 is preferably flush with the first surface 1103 of the frame 1100.
  • the chip 1200 of the chip 1200 package according to the present invention when applied as a fingerprint sensor, it may include a sensing unit 201 for sensing a fingerprint on the active surface of the chip 1200.
  • the sensing unit 1201 may be formed in various shapes, for example, using a conductive material.
  • the sensing unit 1201 can find a difference in capacitance due to a height difference according to the shape of the mountain and the valley of the fingerprint of the user's finger, and can scan the image of the fingerprint to produce a fingerprint image.
  • the active surface of the chip 1200 according to the present invention may be formed in an open form with respect to an upper redistribution layer 1600, which will be described later, Fingerprint information can be collected.
  • the sensing unit 1201 of the chip 1200 according to the present invention is described as a fingerprint sensor, the chip 1200 may be a chip 1200 such as an electromagnetic sensing, It is applicable.
  • the thickness of the chip 1200 may be equal to or different from the thickness of the frame 1100 but may be less than the thickness of the frame 1100 in consideration of the reinforcing layer 1300 laminated on the chip 1200, It is preferable to have a thin thickness.
  • the stiffening layer 1300 may be formed on the chip 1200.
  • a reinforcing layer 1300 is formed on the chip 1200 and may be laminated on the chip 1200 using an adhesive layer between the chip 1200 and the reinforcing layer 1300. That is, the reinforcing layer 1300 may be laminated using the adhesive layer 1310 on the inactive surface of the chip 1200.
  • FIG 4 to 6 are views showing another embodiment of the reinforcing layer according to the present invention.
  • the width of the reinforcing layer 1300 may be equal to or less than the width of the chip 1200. 4 and 5, the reinforcing layer 1300 may have a width greater than the width of the chip 1200 and may have a width smaller than the width of the frame 1100, 1100) of the frame 1100, as shown in Fig.
  • the frame 1100 and the reinforcing layer 1300 may include insertion holes 1301 through which the frame 1100 is inserted to both sides of the reinforcing layer 1300 so as not to interfere with each other.
  • an injection hole 1302 for injecting the molding layer 1400 into the package after inserting the reinforcing layer 1300 into the frame 1100 may be included.
  • the reinforcing layer 1300 may include at least one of a metal, a metal alloy, and a ceramic material.
  • the reinforcing layer 1300 may be formed of a material selected from the group consisting of stainless steel (SUS), silver (Ag), copper (Cu), gold (Au), aluminum (Al), tungsten (W), platinum (Pt), chromium Alloy.
  • SUS stainless steel
  • the reinforcing layer 1300 may include a material having improved rigidity such as epoxy or urethane.
  • the reinforcing layer 1300 on the chip 1200, it is possible to correct warpage of the chip 1200 when the molding layer 1400 is sealed and thermally cured, and to keep the wafer flat after the molding process And the durability of the package can be improved.
  • the reinforcing layer 1300 according to the present invention plays a role of reinforcing the chip 1200, and almost all processes can be flowed with the chip 1200 reinforced, so that it is suitable for realizing thinning of the wafer level package , It is possible to prevent cracking of the chip 1200, which has conventionally occurred.
  • the molding layer 1400 may be molded to integrate the chip 1200 and the frame 1100 disposed in the through hole 1101. [ The molding layer 1400 may be formed to fill the side surface of the chip 1200 with the reinforcing layer 1300 stacked on the chip 1200 and the second surface 1104 of the frame 1100, The external connection terminal 1500 may be formed to be buried. At this time, the molding layer 1400 may be provided to expose an end of the external connection terminal 1500. That is, the molding layer 1400 is formed to a degree that covers the frame 1100 and the reinforcing layer 1300 so as not to be exposed to the outside, and has a lower height than the end of the external connection terminal 1500 so that the end of the external connection terminal 1500 is exposed. .
  • the molding layer 1400 has an ordinary epoxy molding compound (EMC) material and can be supplied in liquid or powder form. When supplied in the form of a liquid, it is formed into a molding layer 1400 through volatilization of a solvent.
  • EMC epoxy molding compound
  • the molding layer 1400 may include an insulating polymer as a main component and silica particles.
  • the redistribution layer 1600 may be provided to electrically connect one side of the via contact 1700 with the pad 1210 of the chip 1200.
  • the re-distribution layer 1600 may include a first insulation layer 1610, a wiring layer 1620, and a second insulation layer 1630.
  • the first insulating layer 1610 and the second insulating layer 1630 are formed of an insulating material so as to insulate the wiring layer 1620.
  • the first insulating layer 1610 may be formed to be stacked on the active surface of the chip 1200, the molding layer 1400 and the first surface 1103 of the frame 1100.
  • the first insulating layer 1610 is formed by exposing the pads 1210 of the chip 1200 and the via contacts 1700 so that the wiring layer 1620 stacked on the first insulating layer 1610 is electrically connected to the pad 1210 and the via And may be connected to the contact 1700.
  • the wiring layer 1620 includes a conductive material and may be stacked on the first insulating layer 1610 through a rearrangement process. However, when the chip 1200 of the present invention performs a function as a fingerprint sensor, the wiring layer 1620 is formed so that the active surface of the chip 1200 is opened so that the sensing portion 1201 of the chip 1200 Is open.
  • the wiring layer 1620 may include a metal as a conductive material and may include, for example, copper, a copper alloy, aluminum, or an aluminum alloy.
  • the second insulating layer 1630 may be formed on the first insulating layer 1610 and the wiring layer 1620 to isolate the wiring layer 1620 from the outside. Although the second insulating layer 1630 seals the wiring layer 1620 in the figure, the second insulating layer 1630 may be provided to expose a part of the wiring layer 1620, And may be electrically connected to the outside (main substrate, chip, package, or the like) by forming an additional wiring line through the wiring layer 1620. That is, a POP (Package On Package) structure or a SIP (System in Package) structure in which a package is stacked on a package can be adopted. Further, a plurality of chips may be disposed adjacent to or in contact with each other in the width direction.
  • POP Package On Package
  • SIP System in Package
  • the external connection terminal 1500 may be electrically connected to the opposite surface of the molding layer 1400 in which the redistribution layer 1600 is formed
  • a lower re-wiring layer may be formed.
  • FIGS. 7 to 16 are cross-sectional views illustrating a method of manufacturing the chip package shown in FIGS. 1 and 3 according to the first embodiment of the present invention.
  • a method of manufacturing a chip package 1000 according to the first embodiment of the present invention includes a through hole 1101 and a frame 1100 having a via hole 1102 formed around the through hole 1101
  • the frame 1100 is placed on the carrier substrate 1110 and the pad 1210 formed on the active surface of the chip 1200 is placed in the through hole 1101 so as to face the carrier substrate 1110
  • the frame 1100 may have a through hole 1101 at the center thereof and a plurality of via holes 1102 may be formed around the through hole 1101 formed at the center.
  • the via holes 1102 formed around one through hole 1101 are formed only on the right and left sides of the through hole 1101, but the via holes 1102 may be formed at various positions around the through hole 1101 .
  • the surface of the frame 1100 may be coated with an insulating layer of oxide or nitride. Therefore, an insulating layer can be applied to the inner circumferential surface of the through hole 1101 formed in the frame 1100 and the inner circumferential surface of the via hole 1102.
  • Figs. 8 and 9 illustrate the steps of disposing the frame 1100 and the chip 1200 on the carrier substrate 1110.
  • a bonding portion 1120 is formed on the carrier substrate 1110, and a frame 1100 is disposed on the bonding portion 1120.
  • the first surface 1103 of the frame 1100 is disposed toward the carrier substrate 1110, and the surface of the carrier substrate 1110 is exposed through the through hole 1101 and the via hole 1102.
  • the carrier substrate 1110 is for supporting the frame 1100 and the chip 1200.
  • the carrier substrate 1110 may be made of a material having a significant rigidity and less thermal deformation.
  • the carrier substrate 1110 may be a rigid type material.
  • a material such as a molded product or a molyimide tape may be used.
  • the adhesive portion 1120 may be a double-sided adhesive film, and one side thereof may be attached and fixed on the carrier substrate 1110, and the frame 1100 may be attached to the other side thereof.
  • the chip 1200 is disposed on the carrier substrate 1110 as shown in FIG. More specifically, the chip 1200 may be disposed in the through hole 1101 located at the center of the frame 1100, and both sides of the chip 1200 may be disposed apart from the frame 1100. Further, the chip 1200 can be disposed with its active surface facing the carrier substrate 1110.
  • FIG. 10 shows the step of forming a stiffening layer 1300 on the chip 1200.
  • a reinforcing layer 1300 may be formed on the chip 1200.
  • a stiffening layer 1300 is formed on the chip 1200 and may be stacked on the chip 1200 using an adhesive layer 1310 between the chip 1200 and the stiffening layer 1300. That is, the reinforcing layer 1300 may be laminated using the adhesive layer 1310 on the inactive surface of the chip 1200.
  • the reinforcing layer 1300 may include at least one of a metal, a metal alloy, and a ceramic material.
  • the reinforcing layer 1300 may be formed of a material selected from the group consisting of stainless steel (SUS), silver (Ag), copper (Cu), gold (Au), aluminum (Al), tungsten (W), platinum (Pt), chromium Alloy. Preferably SUS or Cu.
  • the reinforcing layer 1300 may include a material having improved rigidity such as epoxy or urethane. When the reinforcing layer 1300 is formed of epoxy or urethane, it may be formed on the chip 1200 through a deposition process or a coating process.
  • the reinforcing layer 1300 on the chip 1200, it is possible to correct warpage of the chip 1200 when the molding layer 1400 is sealed and thermally cured, and to keep the wafer flat after the molding process And the durability of the package can be improved.
  • the reinforcing layer 1300 according to the present invention plays a role of reinforcing the chip 1200, and almost all processes can be flowed with the chip 1200 reinforced, so that it is suitable for realizing thinning of the wafer level package , It is possible to prevent cracking of the chip 1200, which has conventionally occurred.
  • the reinforcing layer 1300 is described as being stacked on the chip 1200 after the chips 1200 are stacked on the carrier substrate 1110, the reinforcing layer 1300 may be formed on the back surface of the wafer- The reinforcing layer 1300 may be laminated on the carrier substrate 1110 by attaching the reinforcing layer 1300 to the chip 1200 using a sawing process.
  • a via contact 1700 may be provided in the frame 1100.
  • the via contact 1700 is filled in the via hole 1102, so that both sides of the frame 1100 can be electrically connected.
  • a connection pad 1701 may be provided on the second surface 1104 of the frame 1100 in which the via contact 1700 is formed and connected to the via contact 1700.
  • the connection pad 1701 may be a signal lead- have.
  • the via contact 1700 and the connection pad 1701 may be formed by a single process.
  • an external connection terminal 1500 may be formed on the upper surface of the via contact 1700.
  • the external connection terminal 1500 is attached to one surface of the via contact 1700 to electrically connect the chip package to the outside.
  • the exterior can be a circuit board or other semiconductor package.
  • solder ball is shown as an example of the external connection terminal 1500 in the drawing, it may include a solder bump or the like.
  • FIG. 11 shows a process of embedding the frame 1100 and the chip 1200 in the molding layer 1400.
  • the molding layer 1400 may be injected in a fluid state between the carrier substrate 1110 and an upper mold (not shown) to be provided on the carrier substrate 1110, and may be pressed and cured at a high temperature by the upper mold .
  • the molding layer 1400 is poured into the mold and molded so as to cover the frame 1100, the chip 1200, and the reinforcing layer 1300.
  • the molding layer 1400 is cured with the lapse of time, and the frame 1100 is integrated with the chip 1200 and the reinforcing layer 1300 in this process.
  • the molding layer 1400 is injected in a fluid state by a method of sealing the molding layer 1400, a method such as coating or printing may be used instead.
  • various techniques commonly used in the related art can be used as a molding method of the molding layer 1400.
  • the molding layer 1400 may be formed to expose the end of the external connection terminal 1500.
  • the thickness of the molding layer 1400 may be adjusted to expose the external connection terminal 1500 in the process of molding the molding layer 1400.
  • a masking member (not shown) may be brought into contact with the exposed portion of the external connection terminal 1500 to adjust the thickness of the molding layer 1400.
  • the masking member may be a film for preventing the upper mold (not shown) and the molding layer 1400 from sticking to each other, and may be a release film as an example. Further, it includes a member separately inserted into the lower portion of the upper mold.
  • the masking member may have elasticity, thereby allowing the exposed portion of the external connection terminal 1500 to be accommodated.
  • the exposed portion of the external connection terminal 1500 may not be sealed by the molding layer 1400 when the molding layer 1400 is filled between the carrier substrate 1110 and the masking member.
  • an upper portion of the molding layer 1400 may be grinded or sandblasted to expose the external connection terminal 1500 after molding. The exposed portion of the external connection terminal 1500 may be exposed.
  • the external connection terminal 1500 is formed before the molding layer 1400 is embedded.
  • 1700 may be formed on the upper surface external connection terminal 1500.
  • FIG. 12 and 13 are views for explaining a method of manufacturing a reinforcing layer according to another embodiment shown in FIG.
  • a reinforcing layer formed in a plate shape may be formed on the adhesive layer 1310.
  • the reinforcing layer can be laminated on the adhesive layer and bonded to the chip.
  • the molding layer 1400 is molded in a mold so as to cover the frame 1100, the chip 1200, and the reinforcing layer 1300.
  • the molding layer can be injected into the lower part of the reinforcing layer through the injection hole formed on the reinforcing layer, the molding layer can be molded so as to cover the chip disposed under the reinforcing layer.
  • the frame 1100 on which the molding layer 1400 is formed is separated from the carrier substrate 1110.
  • the pads 1210 of the chip 1200 and the first surface 1103 of the frame 1100 are exposed through separation from the carrier substrate 1110.
  • a redistribution layer 1600 is also formed on the pads 1210 of the chip 1200 and on the first side 1103 of the frame 1100.
  • the re-distribution layer 1600 may include a first insulation layer 1610, a wiring layer 1620, and a second insulation layer 1630.
  • the first insulating layer 1610 may be stacked to cover the chip 1200, the frame 1100, and the molding layer 1400. At this time, the first insulating layer 1610 may be formed to expose the pads 1210 of the via contacts 1700 and the chip 1200. The process of removing a part of the first insulating layer 1610 may use an etching process or a laser removal process.
  • the first insulating layer 1610 may include an insulating material, and may include, for example, an oxide, a nitride, or an epoxy molding compound.
  • a wiring layer 1620 may be formed after the first insulating layer 1610 is formed.
  • the wiring layer 1620 may be stacked on the first insulating layer 1610 to form a wiring pattern for electrically connecting the pad 1210 of the chip 1200 and the via contact 1700.
  • the wiring layer 1620 may fill the open portion of the first insulating layer 1610 and may be connected to the pad 1210 and the via contact 1700 of the chip 1200 during this process.
  • the wiring layer 1620 is formed so that the active surface of the chip 1200 is opened, It is preferable that the sensing unit 201 of the display unit 1200 is opened.
  • the wiring layer 1620 may include a metal as a conductive material and may include, for example, copper, a copper alloy, aluminum, or an aluminum alloy.
  • a second insulating layer 1630 may be formed.
  • the second insulating layer 1630 may be stacked on the exposed surfaces of the first insulating layer 1610 and the wiring layer 1620. Although the second insulating layer 1630 covers the wiring layer 1620 so that the wiring layer 1620 is not exposed to the outside, a part of the second insulating layer 1630 may be removed to expose the wiring layer 1620 to the outside . At this time, the exposed wiring layer 1620 can be used as a path that can be electrically connected to the outside.
  • the second insulating layer 1630 may include an insulating material, and may include, for example, an oxide, a nitride, or an epoxy molding compound.
  • the chip 1200 is mounted in the through hole 1101 of the frame 1100 and the reinforcing layer 1300 is stacked on the chip 1200 through the above process.
  • the via contact 1700 is formed in the via hole 1102
  • the chip 1200 and the frame 1100 in which the reinforcing layer 1300 is stacked are integrated by the molding layer 1400.
  • a re-wiring layer 1600 is formed on the active surface of the chip 1200 and the first surface 1103 of the frame 1100.
  • 17 is a cross-sectional view showing a second embodiment according to the chip package of the present invention.
  • a chip package 2100 includes a base substrate 2110, a solder ball 2120, a chip 2130, a molding layer 2140, and a re-wiring layer 2150 do.
  • the base substrate 2110 may be formed in a flat plate shape.
  • the upper and lower surfaces of the base substrate 2110 may have a rectangular shape, but are not limited thereto.
  • the base substrate 2110 has a first surface 2112 formed with a metal pad 2111 and a second surface 2113 opposed to the first surface 2112.
  • the metal pad 2111 formed on the first surface 2112 may be used for inputting or outputting a signal or supplying power.
  • the material of the metal pad 2111 may include electroless nickel gold plating Electronic Nickel Immersion gold, ENIG).
  • a solder ball 2120 to be described later may be formed on the second surface 2113 of the base substrate 2110.
  • the solder ball 2120 may be electrically connected to the metal pad 2111 formed on the first surface 2112 through the internal wiring 2114 or the like inside the base substrate 2110.
  • the base substrate 2110 may be a printed circuit board (PCB) or a flexible printed circuit board (FPCB) on which circuits are printed, preferably a single-side PCB, Lt; / RTI >
  • the printed circuit board includes a thin film, glass, or tape.
  • the solder ball 2120 may be fused to the second surface 2113 of the base substrate 2110.
  • a solder ball pad 2121 may be formed on the internal wiring 2114 exposed on the second surface 2113 of the base substrate 2110 to fuse the solder ball 2120 to the base substrate 2110. That is, the solder ball 2120 can be fused to the upper portion of the base substrate 2110 by the solder ball pads 2121.
  • the solder ball 2120 functions to electrically connect the rewiring layer 2150 and a base substrate 2110 to be described later.
  • the chip 2130 may be disposed between the solder balls 2120 formed on the base substrate 2110.
  • One surface of the chip 2130 may be an active surface including an active region where a circuit is formed.
  • the back surface opposed to the active surface of the chip 2130 may be an inactive surface.
  • both sides of the chip 2130 may be provided with active surfaces.
  • a plurality of pads 2131 for exchanging signals with the outside may be provided on the active surface of the chip 2130 and the pads 2131 may be formed of a conductive material film such as aluminum (Al).
  • the pad 2131 includes one formed integrally with the chip 2130.
  • the active surface on which the pads 2131 of the chip 2130 are formed may be disposed to face the redistribution layer 2150. That is, the inactive surface of the chip 2130 may be disposed to face the base substrate 2110.
  • the thickness of the chip 2130 may be smaller than the thickness of the solder ball 2120 formed on the base substrate 2110. [ For example, when the height of the solder ball 2120 is 1, it is preferable that the thickness of the chip 2130 is less than 0.8 times the height of the solder ball 2120. More preferably, the thickness of the chip 2130 is less than 0.5 times the height of the solder ball 2120. If the thickness of the chip 2130 in relation to the height of the solder ball 2120 is 0.8 or more, interference occurs between the base substrate 2110 and the chip 2130 when the base substrate 2110 is laminated on the chip 2130 .
  • solder ball 2120 may be disposed around the chip 2130.
  • 18 to 20 are views showing solder ball placement around a chip of the chip package of the present invention.
  • the solder ball 2120 may be disposed to surround the chip 2130 as shown in FIG. 18, or may be disposed on one side of the chip 2130 as shown in FIGS. 19 and 20, .
  • the structure of the rewiring layer 2150 that electrically connects the pads 2131 of the chip 2130 and the solder balls 2120 according to the arrangement of the solder balls 2120 around the chip 2130 is also the same as the arrangement of the solder balls 2120 .
  • a molding layer 2140 may be formed on the side surface and the inactive surface of the chip 2130.
  • the molding layer 2140 may be formed to appreciate the solder ball 2120 and the second side 2113 and the side surface of the base substrate 2110. That is, the upper and side surfaces of the base substrate 2110 except the first surface 2112 on which the metal pad 2111 is formed may be filled with the molding layer 2140.
  • the molding layer 2140 has an epoxy molding compound (EMC) or an encapsulant material, and may be supplied in a liquid or powder form. When supplied in the form of a liquid, it is formed into a molding layer 2140 through volatilization of a solvent.
  • EMC epoxy molding compound
  • the re-distribution layer 2150 may be provided to electrically connect the pad 2131 of the chip 2130 and the upper portion of the solder ball 2120.
  • the re-distribution layer 2150 may include a first insulation layer 2151, a wiring layer 2152, and a second insulation layer 2153.
  • the first insulating layer 2151 and the second insulating layer 2153 are formed of an insulating material so as to insulate the wiring layer 2152.
  • the first insulating layer 2151 may be formed on the active surface of the chip 2130, the molding layer 2140, and one side of the solder ball 2120.
  • the first insulating layer 2151 exposes the pad 2131 of the chip 2130 and the upper portion of the solder ball 2120 so that the wiring layer 2152 stacked on the first insulating layer 2151 is electrically connected to the pad 2131, (Not shown).
  • the wiring layer 2152 includes a conductive material and may be stacked on the first insulating layer 2151 through a rearrangement process. However, when the chip 2130 of the chip package according to the present invention functions as a fingerprint sensor, the wiring layer 2152 may be formed so that the active surface of the chip 2130 is opened, as in the first embodiment 1000 So that the sensing portion 2132 of the chip 2130 is opened.
  • the second insulating layer 2153 may be formed on the first insulating layer 2151 and the wiring layer 2152 to insulate the wiring layer 2152 from the outside. However, as in the first embodiment 1000, although the second insulating layer 2153 seals the wiring layer 2152 in the drawing, the second insulating layer 2153 may be provided to expose a part of the wiring layer 2152 according to the embodiment, (Main substrate, chip, package, or the like) by forming an additional wiring line through the wiring layer 2152.
  • a POP (Package On Package) structure or a SIP (System in Package) structure in which a package is stacked on a package can be adopted. Further, a plurality of chips may be disposed adjacent to or in contact with each other in the width direction.
  • 21 is a cross-sectional view showing a third embodiment according to the chip package of the present invention.
  • a chip package 2200 includes a base substrate 2210, a solder ball 2220, a chip 2230, a molding layer 2230, A rewiring layer 2240 and a rewiring layer 2250.
  • the chip 2230 in the second embodiment 2100 may be formed with an adhesive layer 260 on the inactive surface. That is, the chip 2230 in the third embodiment 2200 is different from the chip 2130 in the second embodiment 2100 by the adhesive layer 2260 formed on the inactive surface of the chip 2230, As shown in Fig.
  • the adhesive layer 2260 may adhere the base substrate 2210 and the chip 2130 in the form of a film, or alternatively may be applied in the form of a resin on the base substrate 2210, May be mounted on the base substrate 2210.
  • the chip package 2200 of the third embodiment is similar to the chip package 2100 of the second embodiment 2100 since the chip 2230 can be adhered and fixed to the base substrate 2210 by the adhesive layer 2260 as described above. ) Structure. ≪ / RTI >
  • the molding layer 2240 is filled to fill the solder ball 2220 and the chip 2230 on the base substrate 2210 while the molding layer 2240 in the third embodiment 2200 is filled in the second embodiment
  • the side surface of the chip substrate 2110 and the second surface 2113 of the base substrate 2110 can be filled only on the side surface of the chip 2230. [ That is, since the inactive surface of the chip 2230 is bonded to the base substrate 2210 by the adhesive layer 2260, the molding layer 2240 may be formed to surround the side surface of the chip 2230 and the solder ball 2220. Thus, the side and first side 2212 of the base substrate 2210 can be exposed from the molding layer 2240.
  • solder ball 2220 formed on the second surface 2213 of the base substrate 2210 and the rewiring layer 2250 formed on the active surface of the chip 2230 have the same structure as the second embodiment 2100 .
  • 22 to 32 are cross-sectional views illustrating a method of manufacturing a chip package according to a second embodiment of the present invention.
  • a method of manufacturing a chip package 2100 according to the second embodiment of the present invention includes a first surface 2112 on which a metal pad 2111 is formed and a second surface 2112 on the first surface 2112, Forming a solder ball 2120 on the second surface 2113 of the base substrate 2110 by forming a solder ball 2120 on the second surface 2113 of the base substrate 2110; A step of cutting the base substrate 2110, a step of laminating the cut base substrate 2110 and the chip 2130 on the carrier substrate 2101, the step of bonding the chip 2130 and the solder ball 2120 to the molding layer And a rewiring layer 2150 formed on the active surface of the chip 2130 for electrically connecting the pad 2131 of the chip 2130 and the solder ball 2120 .
  • FIG. 22-24 illustrate the step of forming a solder ball 2120 on a base substrate 2110.
  • a base substrate 2110 having a first surface 2112 having a metal pad 2111 and a second surface 2113 facing the first surface 2112 is prepared.
  • the metal pad 2111 formed on the first surface 2112 may be used for inputting or outputting a signal or supplying power.
  • the material of the metal pad 2111 may include electroless nickel gold plating Electronic Nickel Immersion gold, ENIG).
  • the base substrate 2110 may be a printed circuit board (PCB) or a flexible printed circuit board (FPCB) on which circuits are printed, preferably a single-side PCB, Lt; / RTI >
  • the printed circuit board includes a thin film, glass, or tape.
  • An internal wiring 2114 electrically connected to the metal pad 2111 and exposed to the second surface 2113 may be formed in the base substrate 2110.
  • a solder ball 2120 may be formed on the second surface 2113 where the internal wiring 2114 is exposed and the solder ball 2120 may be fused to the base substrate 2110 through the solder ball pad 2121. [ At this time, the height of the solder ball 2120 is preferably higher than the height of the chip 2130, which will be described later.
  • the base substrate 2110 is cut to obtain the base substrate 2110 of the individual chip package as shown in Fig.
  • a chip 2130 is laminated on a carrier substrate 101 on which a first bonding portion 2102 is formed.
  • the carrier substrate 101 may include silicon, glass, ceramic, plastic, or polymer.
  • the first bonding portion 2102 may be a liquid adhesive or an adhesive tape.
  • the chip 2130 is preferably stacked on the carrier substrate 2101 so that the active surface of the chip 2130 is in contact with the carrier substrate 2101.
  • the base substrate 2110 is stacked on the carrier substrate 2101. [ At this time, the base substrate 2110 is stacked on the chip 2130 so that the second surface 2113 of the base substrate 2110 faces the inactive surface of the chip 2130, It is preferable that a base substrate 2110 is laminated on the carrier substrate 2101 so as to be in contact with the substrate 2101.
  • the thickness of the chip 2130 may be smaller than the thickness of the solder ball 2120 formed on the base substrate 2110.
  • the thickness of the chip 2130 is less than 0.8 times the height of the solder ball 2120. More preferably, the thickness of the chip 2130 is less than 0.5 times the height of the solder ball 2120. If the thickness of the chip 2130 in relation to the height of the solder ball 2120 is 0.8 or more, interference occurs between the base substrate 2110 and the chip 2130 when the base substrate 2110 is laminated on the chip 2130 .
  • the molding layer 2140 may be formed to appreciate the solder ball 2120 and the second surface 2113 and the side surface of the base substrate 2110.
  • the molding layer 2140 may fill the side surface of the chip 2130 and between the chip 2130 and the second surface 2113 of the base substrate 2110.
  • the molding layer 2140 has an epoxy molding compound (EMC) or an encapsulant material, and may be supplied in a liquid or powder form. When supplied in the form of a liquid, it is formed into a molding layer 2140 through volatilization of a solvent. Also, the molding layer 2140 may be formed using a printing method or a compression molding method.
  • Figs. 28 to 31 show steps of forming the re-wiring layer 2150.
  • the redistribution layer 2150 is formed on the active surface of the chip 2130 and can electrically connect the pad 2131 of the chip 2130 and the solder ball 2120.
  • the re-distribution layer 2150 is formed on the first insulation layer 2151 and the first insulation layer 2151 formed on one side of the active surface of the chip 2130 and the solder ball 2120, A wiring layer 2152 for electrically connecting the solder ball 2131 and the solder ball 2120 and a second insulating layer 2153 formed on the wiring layer 2152.
  • the first insulating layer 2151 may be stacked to cover the chip 2130, one side of the solder ball 2120 and the molding layer 2140 as shown in FIG.
  • the first insulating layer 2151 may be formed to expose one end of the solder ball 2120 and the pads 2131 of the chip 2130.
  • the process of removing a part of the first insulating layer 2151 may use an etching process or a laser removal process.
  • the first insulating layer 2151 may include an insulating material, and may include, for example, an oxide, a nitride, or an epoxy molding compound.
  • the wiring layer 2152 may be formed on the first insulating layer 2151 as shown in FIG.
  • the wiring layer 2152 may be formed on the first insulating layer 2151 so as to form a wiring pattern for electrically connecting the pad 2131 of the chip 2130 and the solder ball 2120.
  • the wiring layer 2152 can fill the open portion of the first insulating layer 2151 and can be connected to the pads 2131 of the chip 2130 and the solder ball 2120 in this process. Since the chip 2130 of the chip package according to the present invention functions as a fingerprint sensor, the wiring layer 2152 is formed so that the active surface of the chip 2130 is opened so that the sensing portion 2132 of the chip 2130 Is open.
  • the wiring layer 2152 may include a conductive material, for example, a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy.
  • the wiring layer 2152 can be formed using various methods such as vapor deposition, plating, and printing.
  • the second insulating layer 2153 may be stacked on the exposed surface of the first insulating layer 2151 and the wiring layer 2152 as shown in FIG.
  • the second insulating layer 2153 may include an insulating material, and may include, for example, an oxide, a nitride, or an epoxy molding compound.
  • an individualized chip package can be obtained by cutting along the cutting line.
  • 33 to 43 are sectional views for explaining a method of manufacturing a chip package according to a third embodiment of the present invention.
  • FIG. 33 to 35 illustrate the step of forming the solder ball 2220 on the prepared base substrate 2210.
  • a base substrate 2210 having a first surface 2212 having a metal pad 2211 and a second surface 2213 facing the first surface 2212 is prepared.
  • the base substrate 2210 may be a single-sided printed circuit board, as in the second embodiment 2100.
  • the prepared base substrate 2210 is stacked on the first bonding portion 2202 formed on the first carrier substrate 2201 so that the first surface 2212 of the base substrate 2210 is bonded to the first bonding portion 2202, .
  • a solder ball 2220 may be formed on the second surface 2213 on which the internal wiring 2214 of the base substrate 2210 is exposed after the base substrate 2210 is laminated on the first carrier substrate 2201 .
  • a solder ball pad 221 may be formed on the exposed inner wiring 2214 and the solder ball 2220 may be fused to the base substrate 2210 through the solder ball pad 221.
  • the upper portion of the solder ball 2220 may be subjected to a grinding process. This is to make the height of the active surface of the chip 2230 and the height of the solder ball 2220 the same when the chip 2230 is stacked on the base substrate 2210 in the step of stacking the chips 2230 to be described later.
  • the thickness of the chip 2230 is less than 0.8 times the height of the solder ball 2220 It is preferable to grind the upper portion of the solder ball 2220 such that the height of the second surface 2213 of the base substrate 2210 and the upper portion of the solder ball 2220 is 180 ⁇ .
  • FIG. 36 and 37 illustrate the step of laminating the chips 2230 on the base substrate 2210.
  • FIG. An adhesive layer 2260 is formed on the inactive surface of the chip 2230 before the chip 2230 is laminated on the base substrate 2210 and the chip 2230 on which the adhesive layer 2260 is formed is,
  • the chips 2230 are stacked on the second carrier substrate 2203 on which the bonding portion 2204 is formed. At this time, it is preferable that the chip 2230 is laminated such that the active surface of the chip 2230 contacts the second carrier substrate 2203.
  • the second carrier substrate 2203 may include silicon, glass, ceramic, plastic, or polymer
  • the second bonding portion 2204 may include a liquid phase Adhesive or adhesive tape.
  • the chips 2230 stacked on the second carrier substrate 2203 may be stacked with the chips 2230 so that the adhesive layer 2260 is bonded onto the base substrate 2210 as shown in FIG.
  • the solder ball 2220 can contact the second bonding portion 2204 of the second carrier substrate 2203 so that the active surface of the chip 2230 is located in the same plane as the upper portion of the solder ball 2220.
  • Figs. 38 and 39 illustrate the step of forming the molding layer 2240.
  • the molding layer 2240 may be formed after the second carrier substrate 2203 is removed as shown in Figure 38 to embed the chip 2230 and the solder ball 2220 in the molding layer 2240.
  • the redistribution layer 2250 is formed on the active surface of the chip 2230 and can electrically connect the pad 231 of the chip 2230 and the solder ball 2220.
  • the redistribution layer 2250 is formed on the first insulating layer 2251 and the first insulating layer 2251 formed on one side of the active surface of the chip 2230 and the solder ball 2220, A wiring layer 2252 electrically connecting the solder ball 2220 and the solder ball 2220 and a second insulating layer 2253 formed on the wiring layer 2252.
  • the process of forming the re-distribution layer 2250 may be the same as that of the second embodiment 2100.
  • the first carrier substrate 2201 is removed to expose the metal pads 2211 of the base substrate 2210, and the individual chip packages can be obtained by cutting along the cut lines.
  • 44 to 50 are cross-sectional views for explaining another manufacturing method of the chip package according to the third embodiment of the present invention.
  • FIGS. 44 to 50 another manufacturing method of the chip package 2200 according to the third embodiment of the present invention is the same as that shown in FIGS. 44 and 45, except that a solder ball (not shown) is formed on the first carrier substrate 2201, 2220 are formed is the same as before.
  • the chip 2230 on which the adhesive layer 2260 is formed may be directly bonded to the base substrate 2210 using the adhesive layer 2260 without using the second carrier substrate 2203, Can be stacked. Therefore, a planarization and bonding hardening step for planarizing the solder ball 2220 and the chip 2230 is further included as shown in Fig. 47 to provide the active surface of the chip 2230 and the top of the solder ball 2220 on the same plane .
  • the solder ball 2220 and the chip 2230 are buried using the molding layer 2240 and the re-wiring layer 2250 is transferred onto the planarized solder ball 2220 and the chip 2230 It is possible to obtain an individualized chip package formed by the same process.
  • 51 is a cross-sectional view showing a fourth embodiment according to the chip package of the present invention.
  • a chip package 3100 includes a base substrate 3110, a chip 3120, a molding layer 3130, and a wiring portion 3140.
  • the base substrate 3110 may be formed of the substrate used in the second embodiment 2100 and the third embodiment 2200.
  • the base substrate 3110 may be formed in a flat plate shape.
  • the upper and lower surfaces of the base substrate 3110 may have a rectangular shape, but are not limited thereto.
  • the base substrate 3110 has a first surface 3112 formed with a metal pad 3111 and a second surface 2113 opposed to the first surface 3112.
  • the metal pad 3111 formed on the first surface 3112 may be used for inputting or outputting a signal or supplying power.
  • the material of the metal pad 3111 may be an electroless nickel gold plating Electronic Nickel Immersion gold, ENIG).
  • a via post 3114 and a seating groove 3115 may be formed on the second surface 3113 of the base substrate 3110.
  • the via hole 3114 is formed to protrude from the second surface 3113 and can be formed higher or lower than the height of the chip 3120 and is electrically connected to the metal pad 3111 by the internal wiring 3116 formed therein.
  • the diameter of the via post 3114 may be formed to be equal to or larger than the diameter of the internal wiring 3116.
  • 52 to 54 are plan views showing a via post arrangement according to a fourth embodiment of the present invention.
  • the via posts 3114 may be formed to surround the chip 3120, or may be formed on one side or both sides of the chip 3120, as in Figs. 53 and 54, as in Fig.
  • the wiring layer 3141 connected to the internal wiring 3116 of the via post 3114 can be changed in accordance with the arrangement of the via posts 3114 shown in Figs.
  • the inner wiring 3116 includes a via contact 3117, a via 3118 and a lower wiring 3119.
  • the via contact 3117 and the lower wiring 3119 can be electrically connected by a via 3118.
  • the via contact 3117 and the lower wiring 3119 are integrated with the via 3118 and are preferably provided from the same material.
  • the lower wiring 3119 may be provided in a form elongated from the via 3118 by a predetermined distance and may be electrically connected to the metal pad 3111.
  • the via post 3114 can be electrically connected to the chip 3120 by a first molded via 3131 and a wiring portion 3140 described later.
  • the seating groove 3115 may be formed in a groove shape between the via posts 3114 on the second surface 3113 of the base substrate 3110. [ A chip 3120 is disposed in the seating groove 3115 and a size of the seating groove 3115 may be larger than a size of the chip 3120.
  • the printed circuit board used in the second embodiment 2100 and the third embodiment 2200 may be applied to the base board 3110.
  • the chip 3120 may be disposed using the adhesive layer 3150 in the seating groove 3115 of the base substrate 3110.
  • One surface of the chip 3120 may be an active surface including an active region where a circuit is formed.
  • the back surface opposed to the active surface of the chip 3120 may be an inactive surface.
  • both sides of the chip 3120 may be provided with active surfaces.
  • a plurality of pads 3121 for exchanging signals with the outside may be provided on the active surface of the chip 3120.
  • the pad 3121 may be formed of a conductive material film such as aluminum (Al).
  • the pad 3121 includes one formed integrally with the chip 3120.
  • the active surface on which the pads 3121 of the chip 3120 are formed may be disposed to face the wiring portion 3140. That is, the inactive surface of the chip 3120 may be disposed to face the base substrate 3110 through an adhesive layer 3150 formed below the inactive surface.
  • the chip 3120 of the chip package according to the present invention when applied to a fingerprint sensor, it may include a sensing unit 3122 for sensing a fingerprint on the active surface of the chip 3120.
  • the sensing portion 3122 may be formed in various shapes, for example, using a conductor.
  • the sensing unit 3122 can find a difference in capacitance due to a height difference according to the shape of the mountain and the valley of the fingerprint of the user's finger and can scan the image of the fingerprint to produce a fingerprint image.
  • the active surface of the chip 3120 according to the present invention may be formed in an open form with respect to the wiring portion 3140, and the external active surface, e.g., fingerprint information by the user's finger, Can be collected.
  • the sensing unit 3122 of the chip 3120 in the present invention is described as a fingerprint sensor, the chip 3120 can be applied to chips such as electromagnetic sensing, optical sensing, and medical sensing in addition to sensing of a fingerprint sensor Do.
  • a molding layer 3130 may be formed on the base substrate 3110 and the chip 3120.
  • the molding layer 3130 may be formed to cover upper and side surfaces of the active surface of the chip 3120 and the upper portion of the base substrate 3110 and the via posts 3114. That is, the first surface 3112 on which the metal pad 3111 of the base substrate 3110 is formed may be exposed from the molding layer 3130.
  • the molding layer 3130 may include a first mold via 3131 and a second mold via 3132.
  • a first mold via 3131 may be formed on the via post 3114 and a second mold via 3132 may be formed on the pad 3121 of the chip 3120.
  • the first mold via 3131 and the second mold via 3132 may be filled with a conductive material.
  • the first molded vias 3131 may be formed to have a narrow width downward with respect to the central point of the vertical section of the vias 3131.
  • the molding layer 3130 may be formed of polyimide (PI), which is an insulating film, not an epoxy mold compound (EMC) or an encapsulant used in the related art. Therefore, the wiring layer 3141 can be formed directly on the molding layer 3130 by omitting the insulating layer formed under the conventional wiring layer 3141 in the wiring portion 3140 described later. That is, since the wiring layer 3141 can be formed directly on the molding layer 3130 without consuming a separate insulating layer on the molding layer 3130, a process of forming a separate insulating layer under the wiring layer 3141 It is possible to reduce the consumption of the insulating layer and shorten the process time, and it is possible to reduce the thickness of the package due to the decrease of the insulating layer.
  • PI polyimide
  • EMC epoxy mold compound
  • the molding layer 3130 according to the present invention may have transparency.
  • the conventional chip package does not require the molding layer to be transparent because the molding layer is formed by molding compound (EMC) and the insulating layer is formed on the active layer of the chip.
  • EMC molding compound
  • the insulating layer 3142 is embedded in the molding layer 3130 formed of polyimide (PI) and the wiring layer 3141 is formed on the molding layer 3130. Therefore, the package according to the present invention functions as a sensor package
  • the molding layer 3130 may have transparency.
  • the wiring portion 3140 may be provided to electrically connect the pad 3121 of the chip 3120 and the via post 3114.
  • the wiring portion 3140 may include a wiring layer 3141 and an insulating layer 3142.
  • the insulating layer 3142 is formed of an insulating material so as to insulate the wiring layer 3141.
  • the wiring layer 3141 includes a conductive material and may be formed on the molding layer 3130 through a rearrangement process. However, when the chip package chip 3120 according to the present invention functions as a fingerprint sensor, the wiring layer 3141 is formed so that the active surface of the chip 3120 is opened so that the sensing portion 3122 of the chip 3120 Is open.
  • the chip 3120 may be electrically connected to the base substrate 3110 through the first mold via 3131, the wiring layer 3141, the second mold via 3132, and the via post 3114.
  • the insulating layer 3142 may be formed on the wiring layer 3141 to insulate the wiring layer 3141 from the outside. That is, the insulating layer 3142 may be laminated on the exposed surface of the molding layer 3130 and the wiring portion 3140. The insulating layer 3142 may be provided to expose a part of the wiring layer 3141 and the exposed wiring layer 3141 may be formed to cover the exposed wiring layer 3141. However, (Such as a main board, a chip, or a package) through the through-hole. That is, a POP (Package On Package) structure or a SIP (System in Package) structure in which a package is stacked on a package can be adopted. Further, a plurality of chips may be disposed adjacent to or in contact with each other in the width direction.
  • POP Package On Package
  • SIP System in Package
  • 55 is a cross-sectional view showing a fifth embodiment according to the chip package of the present invention.
  • a chip package 3200 includes a base substrate 3210, a chip 3220, a molding layer 3230, and a wiring portion 3240.
  • the base substrate 3210 according to the fifth embodiment 3200 has a first surface 3212 formed with the metal pad 3211 and a second surface 3212 facing the first surface 3212, And has a second surface 3213.
  • the base substrate 3210 may have a through hole 3215.
  • the through hole 3215 may be formed to penetrate the base substrate 3210 between the metal pads 3211 of the base substrate 3210.
  • An internal wiring 3216 may be formed on the metal pad 3211 to extend to the second surface 3213 of the base substrate 3210 and be exposed to the outside.
  • Inner wire 3216 includes via contact 3217, via 3218 and lower wire 3219 and via contact 3217 and lower wire 3219 can be electrically connected by via 3218.
  • the via contact 3217 and the lower wiring 3219 are integrated with the via 3218 and are preferably provided in the same material.
  • the lower wiring 3219 may be electrically connected to the metal pad 3211 formed on the first surface 3212 of the base substrate 3210.
  • a chip 3220 may be disposed in the through hole 3215 formed in the base substrate 3210.
  • the chip 3220 may be formed such that the active surface on which the pad 3221 is formed faces the wiring portion 3240.
  • the inactive surface of the chip 3220 may be formed to be flush with the first surface 3212 of the base substrate 3210 where the metal pad 3211 is formed.
  • a molding layer 3230 may be formed on the base substrate 3210 and the chip 3220.
  • the molding layer 3230 may be filled in the upper and side of the active surface of the chip 3220, the upper portion of the base substrate 3210, and the through hole 3215, as in the fourth embodiment.
  • the first surface 3212 on which the metal pad 3211 of the base substrate 3210 is formed and the inactive surface of the semiconductor substrate may be exposed from the molding layer 3230.
  • the molding layer 3230 may include a first mold via 3231 and a second mold via 3232.
  • a first mold via 3231 may be formed on the exposed internal wiring 3216 of the base substrate 3210 and a second mold via 3232 may be formed on the pad 3221 of the chip 3220 .
  • the first mold via 3231 and the second mold via 3232 may be filled with a conductive material.
  • the molding layer 3230 may be formed to fill the top and sides of the active surface of the chip 3220, the top of the base substrate 3210, and the inside of the through hole 3215. That is, the first surface 3212 on which the metal pad 3211 of the base substrate 3210 is formed and the inactive surface of the chip 3220 may be exposed from the molding layer 3230.
  • the molding layer 3230 may be formed of polyimide (PI), which is an insulating film as in the fourth embodiment 3100. Therefore, the wiring layer 3241 can be formed directly on the molding layer 3230 by omitting the insulating layer formed under the wiring layer 3241 in the wiring portion 3240 process to be described later.
  • PI polyimide
  • the wiring portion 3240 may be provided to electrically connect the pad 3221 of the chip 3220 and the internal wiring 3216 of the base substrate 3210.
  • the wiring portion 3240 may include a wiring layer 3241 and an insulating layer 3242 as in the fourth embodiment 3100.
  • the insulating layer 3242 is formed of an insulating material so as to insulate the wiring layer 3241.
  • the chip package 3200 according to the fifth embodiment also uses polyimide (PI) as the molding layer 3230 like the chip package 3100 according to the fourth embodiment, Since the insulating layer formed under the wiring layer 3241 of the first wiring layer 3241 is unnecessary, the manufacturing process can be simplified and the cost can be reduced.
  • PI polyimide
  • 56 to 66 are sectional views for explaining a method of manufacturing a chip package according to a fourth embodiment of the present invention.
  • a method of manufacturing a chip package according to a fourth embodiment 3100 of the present invention includes a first surface 3112 having a metal pad 3111 formed thereon, and a second surface 3112 facing the first surface 3112, Preparing a base substrate 3110 having a first surface 3112 and a second surface 3113 on the first carrier substrate 3102 so that the first surface 3112 of the base substrate 3110 contacts the base substrate 3110; Placing a chip 3120 on the base substrate 3110, embedding the base substrate 3110 and the chip 3120 with a molding layer 3130, Forming a first mold via 3131 and a second mold via 3132 on the molding layer 3130 and forming a wiring portion 3140 on the molding layer 3130, And electrically connecting the via posts 3114.
  • the via post 3114 and the chip 3120 are formed on the base substrate 3110 in the step of preparing the base substrate 3110 Thereby forming a seating groove 3115 to be disposed.
  • the inner wiring 3116 formed in the base substrate 3110 includes a via contact 3117, a via 3118 and a lower wiring 3119 and the via contact 3117 and the lower wiring 3119 are connected to the via 3118 As shown in Fig.
  • the via contact 3117 and the lower wiring 3119 are integrated with the via 3118 and are preferably provided from the same material.
  • the lower wiring 3119 may be provided in a form elongated from the via 3118 by a predetermined distance and may be electrically connected to the metal pad 3111 formed on the first surface 3112 of the base substrate 3110.
  • the via contact 3117 exposed in the base substrate 3110 is masked using the mask 3101.
  • the second surface 3113 of the base substrate 3110 is subjected to a blasting process to form a via post 3114 and a seating groove 3115 on the second surface 3113.
  • the base substrate 3110 may be, for example, a printed circuit board (PCB) or a flexible printed circuit board (FPCB) on which circuits are printed, preferably a double-sided printed circuit board double-side PCB).
  • the printed circuit board includes a thin film, glass, or tape.
  • the 60 to 62 show a process of disposing the chip 3120 on the base substrate 3110.
  • An adhesive layer 3150 is formed.
  • the first adhesive portion 3103 may be a liquid adhesive or an adhesive tape.
  • the chip 3120 can be adhered onto the second carrier substrate 3104 using the second adhesive portion 3105.
  • the active surface on which the pads 3121 of the chip 3120 are formed can be adhered to the second carrier substrate 3104.
  • the second carrier substrate 3104 may include silicon, glass, ceramic, plastic, polymer, or the like as the first carrier substrate 3102,
  • the second adhesive portion 3105 may be a liquid adhesive or an adhesive tape.
  • the chips 3120 stacked on the second carrier substrate 3104 may be stacked in the seating grooves 3115 in which the adhesive layer 3150 is formed. That is, the inactive surface of the chip 3120 is laminated so as to be placed on the base substrate 3110 in contact with the adhesive layer 3150, and can be hardened through the curing process.
  • the molding layer 3130 may be formed of polyimide (PI), which is an insulating film, not an epoxy mold compound (EMC) or an encapsulant used in the related art.
  • PI polyimide
  • EMC epoxy mold compound
  • the wiring layer 3141 can be formed directly on the molding layer 3130 by omitting the insulating layer formed under the conventional wiring layer 3141 in the wiring portion 3140 described later.
  • the molding layer 3130 may be formed to cover upper and side surfaces of the active surface of the chip 3120 and the upper portion of the base substrate 3110 and the via posts 3114. That is, the first surface 3112 on which the metal pad 3111 of the base substrate 3110 is formed may be exposed from the molding layer 3130.
  • the first mold via 3131 and the second mold via 3132 may be formed in the molding layer 3130 through a patterning process.
  • a first mold via 3131 may be formed on the via post 3114 and a second mold via 3132 may be formed on the pad 3121 of the chip 3120.
  • Figs. 64 and 65 show the process of forming the wiring portion 3140 on the molding layer 3130.
  • the wiring portion 3140 may be formed on the molding layer 3130.
  • the first mold via 3131 and the second mold via 3132 may be filled with a conductive material before the wiring portion 3140 is formed.
  • a conductive material for example, copper, a copper alloy, aluminum, or an aluminum alloy, and another example may be a conductive paste or a solder resist ink.
  • the wiring portion 3140 may be provided to electrically connect the pad 3121 of the chip 3120 and the via post 3114.
  • the wiring portion 3140 may include a wiring layer 3141 and an insulating layer 3142.
  • the insulating layer 3142 is formed of an insulating material so as to insulate the wiring layer 3141.
  • a wiring layer 3141 is formed on the molding layer 3130 and may be formed to electrically connect the first mold via 3131 and the second mold via 3132. [ That is, the chip 3120 is electrically connected to the base substrate 3110 through the first mold via 3131, the wiring layer 3141, the second mold via 3132, and the via post 3114 by the wiring layer 3141 .
  • the wiring layer 3141 is formed so that the active surface of the chip 3120 is opened so that the sensing portion 3122 of the chip 3120 Is open.
  • the wiring layer 3141 may include a metal as a conductive material and may include, for example, copper, a copper alloy, aluminum, or an aluminum alloy, and may be formed using various methods such as vapor deposition, plating, .
  • the wiring layer 3141 can be formed directly on the molding layer 3130 without consuming a separate insulating layer on the molding layer 3130 as in the conventional art . Accordingly, since the step of forming an additional insulating layer under the wiring layer 3141 can be omitted, it is possible to reduce the consumption of the insulating layer, shorten the process time, and reduce the thickness of the package due to the decrease of the insulating layer .
  • an insulating layer 3142 may be formed.
  • the insulating layer 3142 may be laminated on the exposed surfaces of the molding layer 3130 and the wiring layer 3141. Although the insulating layer 3142 covers the wiring layer 3141 so as not to be exposed to the outside, a part of the insulating layer 3142 may be removed to expose the wiring layer 3141 to the outside. At this time, the exposed wiring layer 3141 can be used as a path that can be electrically connected to the outside.
  • the insulating layer 3142 may include an insulating material, and may include, for example, an oxide, a nitride, or an epoxy molding compound.
  • the first carrier substrate 3102 is removed so that the metal pad 3111 of the base substrate 3110 is exposed.
  • 67 to 76 are sectional views for explaining a method of manufacturing a chip package according to the fifth embodiment of the present invention.
  • a method of manufacturing a chip package 3200 includes a first surface 3212 having a metal pad 3211 formed thereon and a second surface 3212 facing the first surface 3212 Preparing a base substrate 3210 having a first surface 3212 and a second surface 3213 on the first carrier substrate 3202 so that the first surface 3212 of the base substrate 3210 contacts the base substrate 3210, Placing the chip 3220 on the base substrate 3210; embedding the base substrate 3210 and the chip 3220 with a molding layer 3230; Forming a first mold via 3231 and a second mold via 3232 on the molding layer 3230 and forming a wiring portion 3240 on the molding layer 3230, And electrically connecting the via posts 3214.
  • the step of forming the through hole 3215 in the base substrate 3210 in the step of preparing the base substrate 3210 and the step of forming the chip 3220 in the base substrate 3210, The step of stacking the chips 3220 on the first carrier substrate 202 may be further included.
  • FIGS. 67 to 70 show a process of forming the through holes 3215 in the base substrate 3210.
  • the base substrate 3210 on which the internal wiring 3216 is formed is prepared.
  • the inner interconnect 3216 formed in the base substrate 3210 includes a via contact 3217, a via 3218 and a lower interconnect 3219, and the via contact 3217 and the lower interconnect 3219 are connected to the via 3218 As shown in Fig.
  • the via contact 3217 and the lower wiring 3219 are integrated with the via 3218 and are preferably provided in the same material.
  • the lower wiring 3219 may be electrically connected to the metal pad 3211 formed on the first surface 3212 of the base substrate 3210. [
  • the via contact 3217 exposed in the base substrate 3210 is masked by using the mask 3201.
  • the second surface 3213 of the base substrate 3210 is subjected to a blasting process to form a through hole 3215 on the base substrate 3210.
  • FIG. 71 and 72 show the step of disposing the chip 3220 on the base substrate 3210.
  • FIG. A base substrate 3210 having a through hole 3215 formed on a first carrier substrate 3202 on which a first bonding portion 3203 is formed is laminated and a chip 3220 is inserted into the through hole 3215 to form a first bonding portion 3203 on the first carrier substrate 3202. That is, in the fourth embodiment 3100, the chips 3220 are stacked on the second carrier substrate 3204 and then stacked in the seating grooves 3215 of the base substrate 3210.
  • the manufacturing process can be shortened.
  • the inactive surface of the chip 3220 is laminated so as to be in contact with the first carrier substrate 3202.
  • FIG. 73 shows the embedding step of the molding layer 3230 according to the fifth embodiment 3200. That is, the base substrate 3210 and the chip 3220 stacked on the first carrier substrate 3202 can be filled with the molding layer 3230. Since the chip 3220 is adhered to the second carrier substrate 3104 in the fourth embodiment 3100, there is a step of removing the second carrier substrate 3104 before the molding layer 3230 is formed, Since the second carrier substrate 3104 is not used in the embodiment 3200, the step of removing the second carrier substrate 3104 can be omitted.
  • the molding layer 3230 may be formed so as to fill the top and side surfaces of the active surface of the chip 3220, the top of the base substrate 3210, and the inside of the through hole 3215.
  • the molding layer 3230 may be formed with a first mold via 3231 and a second mold via 3232 through a patterning process.
  • the first mold via 3231 may be formed on the exposed upper portion of the internal wiring of the base substrate 3210 and the second mold via 3232 may be formed on the pad 3221 of the chip 3220.
  • the wiring part 3240 can be formed by the same process as the wiring part 3240 of the fourth embodiment 3100.
  • the first mold via 3232 and the second mold via 3232 are filled with the conductive material before the wiring portion 3240 is formed, and then the wiring layer 3241 is formed on the molding layer 3230 using the wiring layer 3241, And may be formed to electrically connect the via 3231 and the second mold via 3232.
  • the chip 3220 can be electrically connected to the base substrate 3210 through the first mold via 3231, the wiring layer 3241 and the second mold via 3232 by the wiring layer 3241.
  • the metal pad 3211 of the base substrate 3210 and the chip 3220 are removed,
  • the first carrier substrate 3202 may be removed so that the inactive surface of the first carrier substrate 3202 is exposed.
  • 77 is a cross-sectional view showing a sixth embodiment according to the chip package of the present invention.
  • a chip package 4100 includes a via frame 4110, a chip 4120, a molding layer 4130, an upper redistribution layer 4140, and a lower redistribution layer 4150 ).
  • the via frame 4110 may be provided as an insulating substrate.
  • the via frame 4110 may comprise an insulating material and may include, for example, silicon, glass, ceramic, plastic, or polymer.
  • the via frame 4110 may be an insulating ceramic or a ceramic material.
  • the insulating ceramics may have various materials such as metal oxides or metal nitrides, and soda lime glass or sapphire may be used.
  • Semiconductor ceramics may have a silicon material, and ZnO, GaN, GaAs, or the like may be used.
  • the via frame 4110 may be selected variously depending on the material of the carrier substrate or the molding layer 4130 used.
  • the via frame 4110 may be formed in a flat plate shape, or may be formed in various shapes such as a circular shape or a polygonal shape.
  • the via hole 4110 may include a first via hole 4111 which penetrates vertically.
  • the first via hole 4111 is used as a path for transmitting an electrical signal in the up and down direction of the chip 4120, and may be formed in plural or different positions as necessary.
  • the first via hole 4111 may be filled with a conductive filler such as a conductive paste.
  • a separate insulating layer may be formed on the outer circumferential surface of the via frame 4110. The insulating layer may be provided to block the electrical connection between the via-frame 4110 and the chip 4120.
  • a separate insulating layer may be formed on the inner circumferential surface of the first via hole 4111.
  • a first via contact pad 4112 and a second via contact pad 4113 may be formed at both ends of the first via hole 4111.
  • the first via contact pad 4112 and the second via contact pad 4113 may be made of a conductive material including a metal and may be used to more easily transmit an electrical signal through the first via hole 4111.
  • the chip 4120 is disposed adjacent to the via frame 4110.
  • One surface of the chip 4120 may be an active surface including an active region where a circuit is formed.
  • the back surface of the chip 4120 may be an inactive surface.
  • both sides of the chip 4120 are provided with active surfaces.
  • a plurality of pads 4121 for exchanging signals with the outside may be provided on the active surface of the chip 4120.
  • the pad 4121 may be formed of a conductive material film such as aluminum (Al).
  • the pad 4121 includes one formed integrally with the chip 4120.
  • the pads 4121 of the chip 4120 may be disposed to face the redistribution layer. And may be disposed to face the upper redistribution layer 4140. And may be disposed to face the upper redistribution layer 4140.
  • the active surface of the chip 4120 is preferably flush with one surface of the first via contact pad 4112.
  • the chip 4120 of the chip package according to the present invention when applied to a fingerprint sensor, it may include a sensing unit 4122 for sensing a fingerprint on the active surface of the chip 4120.
  • the sensing portion 4122 may be formed in various shapes, for example, using a conductor.
  • the sensing unit 4122 can find the difference in capacitance due to the difference in height between the finger and the finger of the user according to the height and shape of the fingerprint, and can scan the image of the fingerprint to generate a fingerprint image.
  • the active surface of the chip 4120 according to the present invention may be formed in an open form with respect to the upper redistribution layer 4140, which will be described later, and may be formed by the open active surface by external information, Fingerprint information can be collected.
  • the sensing unit 4122 of the chip 4120 in the present invention is described as a fingerprint sensor, the chip 4120 may be applied to a chip 4120 such as electromagnetic sensing, optical sensing, and medical sensing in addition to sensing of a fingerprint sensor It is possible.
  • chip 4120 and the via frame 4110 shown in FIG. 1 may be formed in various structures.
  • 78 to 80 are plan views showing structures of a via frame and a chip according to a sixth embodiment of the present invention.
  • the via frame 4110 includes a through hole 4010 therein, and the chip 4120 may be disposed inside the through hole 4010, as shown in FIG. That is, the via frame 4110 may be formed so as to surround the chip 4120. Accordingly, the molding layer 4130 can fill the inside of the through hole 4010 and integrate the via frame 4110 and the chip 4120.
  • 79 and 80 show a structure in which the via frame 4110 is disposed on one side or both sides of the chip 4120. [ 79, the via frame 4110 may be disposed on one side of the chip 4120, or, as in Fig. 80, the via frame 4110 may be disposed on both sides of the chip 4120.
  • the chip package 4100 according to the sixth embodiment of the present invention may have a structure in which the via frame 4110 is disposed on one side of the chip 4120 as shown in FIG.
  • the molding layer 4130 may be molded to integrate the chip 4120 and the via frame 4110. [ That is, the molding layer 4130 can fill the space between the via frame 4110 and the chip 4120.
  • the molding layer 4130 has a common epoxy molding compound (EMC) material and may be supplied in a liquid or powder form. When supplied in the form of a liquid, it is formed into a molding layer 4130 through volatilization of a solvent.
  • the molding layer 4130 may include an insulating polymer as a main component and silica particles.
  • the molding layer 4130 may have a first surface 4131 located on the same plane as the active surface of the chip 4120 and a second surface 4132 facing the first surface 4131.
  • the molding layer 4130 may include a second via hole 4133.
  • the second via hole 4133 may be formed in the molding layer 4130 by forming a via to extend from the second surface 4132 of the molding layer 4130 to the second via contact pad 4113.
  • the width of the second via hole 4133 may be narrower or wider than the width of the first via hole 4111, and the width of the second via hole 4133 may gradually increase and decrease again.
  • the inside of the second via hole 4133 may be filled with a conductive filler such as a conductive paste or the like and may be electrically connected to the first via hole 4111 through the second via contact pad 4113 as in the case of the first via hole 4111 .
  • a conductive filler such as a conductive paste or the like
  • a third via contact pad 4160 may be formed under the second via hole 4133. That is, one side of the second via hole 4133 may be in contact with the second via contact pad 4113, and the other side may be in contact with the third via contact pad 4160.
  • the third via contact pad 4160 may be formed on the second surface 4132 of the molding layer 4130 and may be electrically connected to the lower re-wiring layer 4150, which will be described later.
  • 81 is a view showing another embodiment of the via hole according to the sixth embodiment of the present invention.
  • a through-hole wiring 4114 may be included in the first via hole 4111 and the second via hole 4133.
  • the through wiring 4114 may be a conductive material provided along the inner peripheral surfaces of the first via hole 4111 and the second via hole 4133 and may be a metal layer coated on the first via hole 4111 and the second via hole 4133 have.
  • the through wiring 4114 may be formed in the via hole 4111 or 4133 with two or more through wirings 4114, or may be formed only in one of the first via hole 4111 and the second via hole 4133 have.
  • the penetrating wiring 4114 may be provided in a cylindrical shape, and the penetrating member 4115 may be accommodated in the hollow portion of the penetrating wiring 4114.
  • the penetrating member 4115 may be a non-conductive resin and may be formed to be filled in the hollow portion of the through wiring 4114.
  • the penetrating member 4115 includes a conductive material.
  • the through wiring 4114 may be a solder resist ink which is provided in the form of a solder ball or the like and penetrates the via holes 4111 and 4113 or is filled in the via holes 4111 and 4133.
  • Methods for forming the through wiring 4114 include electroless plating, electrolytic plating, sputtering, printing, and the like.
  • the through wiring 4114 may be formed on both the first via hole 4111 and the second via hole 4133 or only on one of the first via hole 4111 and the second via hole 4133.
  • the chip package 4100 may include an upper redistribution layer 4140 and a lower redistribution layer 4150.
  • the upper redistribution layer 4140 may be formed on the first side 4131 of the molding layer 4130 and the lower redistribution layer 4150 may be formed on the second side 4132 of the molding layer 4130 have.
  • the upper redistribution layer 4140 is formed on the active surface of the chip 4120, on the first side 4131 of the molding layer 4130, and on the via frame 4110 to form the pad 4120 of the chip 4120 4121 and the first via contact pad 4112.
  • the upper redistribution layer 4140 may include an upper first insulation layer 4141, an upper wiring layer 4142, and an upper second insulation layer 4143.
  • the upper first insulating layer 4141 is made of an insulating material and may be provided in the form of a film.
  • the upper first insulating layer 4141 also exposes the pads 4121 of the chip 4120 and opens the first via contact pads 4112 of the via frame 4110, .
  • the upper wiring layer 4142 includes a conductive material and may be formed on the upper first insulating layer 4141 through a rearrangement process. A part of the upper wiring layer 4142 is buried in the open space of the upper first insulating layer 4141 which exposes the pad 4121 of the chip 4120 and is connected to the pad 4121 of the chip 4120. In addition, the upper wiring layer 4142 is electrically connected to the first via contact pad 4112 of the via frame 4110.
  • the upper wiring layer 4142 is formed to open the active surface of the chip 4120, 4122 are open.
  • the upper wiring layer 4142 may include a metal as the conductive material, and may include, for example, copper, a copper alloy, aluminum, or an aluminum alloy.
  • the upper second insulating layer 4143 may be formed on the upper first insulating layer 4141 and the upper wiring layer 4142 to isolate the upper wiring layer 4142 from the outside. Although the upper second insulating layer 4143 seals the upper wiring layer 4142 in the figure, the upper second insulating layer 4143 may be provided to expose a part of the upper wiring layer 4142 And may be electrically connected to the outside (main substrate, chip, package, or the like) by forming an additional wiring line through the exposed upper wiring layer 4142. That is, a POP (Package On Package) structure or a SIP (System in Package) structure in which a package is stacked on a package can be adopted. In addition, a plurality of chips 4120 may be disposed adjacent to or in contact with each other in the width direction.
  • POP Package On Package
  • SIP System in Package
  • the lower rewiring layer 4150 may be formed on the second surface 4132 of the molding layer 4130 and the third via contact pad 4160 to electrically connect the third via contact pad 4160.
  • the lower re-wiring layer 4150 may include a lower insulating layer 4151 and a lower wiring layer 4152.
  • the lower insulating layer 4151 is made of an insulating material such as an upper insulating layer, and may be provided in the form of a film.
  • the lower insulating layer 4151 also exposes the third via contact pad 4160 and shields the second side 4132 of the molding layer 4130.
  • the lower wiring layer 4152 includes a conductive material and may be formed on the lower insulating layer 4151 through a rearrangement process. A part of the lower wiring layer 4152 is buried in the open space of the lower insulating layer 4151 which exposes the third via contact pad 4160 and is connected to the third via contact pad 4160.
  • the chip 4120 can be electrically connected through the pad 4121 of the chip 4120, the upper redistribution layer 4140, the first via hole 4111, the second via hole 4133 and the lower redistribution layer 4150 have.
  • 82 is a cross-sectional view showing a seventh embodiment according to the chip package of the present invention.
  • a chip package 4200 includes a via frame 4210, a chip 4220, a molding layer 4230, an upper redistribution layer 4240, a lower redistribution layer 4250 ), A protective layer 4260 and an LGA pad 4270.
  • the via frame 4210, the chip 4220, the molding layer 4230 and the upper redistribution layer 4240 are the same in structure and material as the chip package 4100 of the sixth embodiment shown in FIG.
  • a protective layer 4260 may be formed on the upper redistribution layer 4240.
  • the protective layer 4260 is formed to cover the upper redistribution layer 4240, thereby preventing the upper redistribution layer 4240 from being exposed from the outside.
  • the protective layer 4260 can be an epoxy film, a thermal epoxy, an epoxy resin, a B-stage epoxy film, an ultraviolet (UV) B-stage film with optional acrylic polymer, a dielectric film, or other suitable material.
  • the lower re-wiring layer 4250 may include a lower first insulating layer 4251, a lower wiring layer 4252, and a lower second insulating layer 4253.
  • the lower first insulating layer 4251 may be formed on the second surface 4232 of the molding layer 4230 and the second via hole 4233 may be formed on the molding layer 4230 and the lower first insulating layer 4251 .
  • the second via hole 4233 may be formed to expose the second via hole 4213.
  • the second via hole 4233 may be filled with a conductive filler such as a conductive paste to be electrically connected to the second via contact pad 4213.
  • a lower wiring layer 4252 may be formed on the lower first insulating layer 4251 and the second via hole 4233.
  • the lower wiring layer 4252 may be formed in a plurality of spaces, unlike the sixth embodiment 4100.
  • the lower wiring layer 4252 may be connected to a plurality of pads of the chip 4220, respectively.
  • the lower second insulation layer 4253 is formed on the lower first insulation layer 4251 and the lower wiring layer 4252 and may be formed to expose a part of the lower wiring layer 4252.
  • An LGA (Land Grid Array) pad 4270 is formed on the exposed lower wiring layer 4252. That is, the LGA pad 4270 may be formed on the lower wiring layer 4252 exposed to the lower second insulating layer 4253, and may be formed to be spaced apart from the lower wiring layer 4252, such as the lower wiring layer 4252.
  • the LGA pad 4270 forms a path through which the chip 4220 can be electrically connected to an external circuit.
  • the LGA pad 4270 and the lower wiring layer 4252 can be electrically insulated from each other by the lower second insulating layer 4253. That is, the thickness of the package can be effectively reduced by forming the LGA pad 4270 on the lower wiring layer 4252 instead of the conventional solder ball type.
  • the first via hole 4211 and the second via hole 4233 of the chip package 4200 according to the seventh embodiment may include the through wiring 4114 and the penetrating member 4115 shown in FIG.
  • the through wiring 4114 may be formed on both the first via hole 4211 and the second via hole 4233 or may be formed on only one of the first via hole 4211 and the second via hole 4233.
  • FIGS. 83 to 91 are cross-sectional views illustrating a method of manufacturing a chip package according to a sixth embodiment of the present invention.
  • FIG. 83 shows the step of stacking the via frame 4110 and the chip 4120 on the carrier substrate 4101.
  • the via frame 4110 may be provided as an insulating substrate.
  • the via frame 4110 may comprise an insulating material and may include, for example, silicon, glass, ceramic, plastic, or polymer.
  • the via frame 4110 may be provided in a flat plate shape, but may be provided in a circular or polygonal shape.
  • the via frame 4110 may have a structure in which a through hole is formed to surround the chip 4120 or may be disposed on one side or both sides of the chip 4120.
  • a first via hole 4111 may be formed on the via frame 4110 before being stacked on the carrier substrate 4101.
  • the first via hole 4111 may be formed to penetrate the via frame 4110 up and down, and may have a plurality of or different positions as required.
  • the first via hole 4111 may be filled with a conductive filler such as a conductive paste.
  • first via contact pad 4112 and a second via contact pad 4113 may be formed at both ends of the first via hole 4111, respectively.
  • the first via contact pad 4112 and the second via contact pad 4113 may be formed of a conductive material including a metal.
  • the via frame 4110 and the chip 4120 are formed on the carrier substrate Can be stacked.
  • the first adhesive layer may be adhered to the upper surface of the carrier substrate, and the first via contact pad 4112 of the via frame 4110 may be laminated on the first adhesive layer.
  • the chip 4120 may also be stacked on the first adhesive layer so as to be adjacent to the via frame 4110 such that the active surface of the chip 4120 contacts the first adhesive layer.
  • FIG. 84 shows the step of embedding the via frame 4110 and the chip 4120 in the molding layer 4130. Fig.
  • the molding layer 4130 may fill the side surfaces and the inactive surface of the chip 4120 and may be filled on the carrier substrate such that one side of the via frame 4110 and the second via contact pad 4113 are buried.
  • the via frame 4110 and the chip 4120 can be integrated by the molding layer 4130 and the molding layer 4130 can protect the via frame 4110 and the chip 4120 from the outside.
  • the molding layer 4130 may have a first surface 4131 located on the same plane as the active surface of the chip 4120 and a second surface 4132 facing the first surface 4131.
  • the molding layer 4130 may comprise an insulator and may include, for example, an epoxy mold compound (EMC) or an encapsulant.
  • EMC epoxy mold compound
  • the molding layer 4130 may be formed using a printing method or a compression molding method.
  • Figs. 85 and 86 illustrate the step of forming the second via hole 4133 and the third via contact pad 4160 in the molding layer 4130.
  • the second via hole 4133 is formed in the molding layer 4130 by forming a via to extend from the second surface 4132 of the molding layer 4130 to the second via contact pad 4113, .
  • the second via contact pad 4113 may be exposed on the second via contact pad 4113 of the via frame 4110.
  • a conductive filler such as a conductive paste may be filled in the second via hole 4133.
  • a third via contact pad 4160 may be formed on the second via hole 4133 as shown in FIG. That is, the third via contact pad 4160 may be formed on one side of the second via hole 4133 and on the second side 4132 of the molding layer 4130.
  • the third via contact pad 4160 may be formed of a conductive material including a metal like the first via contact pad 4112 and the second via contact pad 4113.
  • FIG. A lower redistribution layer 4150 may be formed on the second surface 4132 of the molding layer 4130 and the third via contact pad 4160.
  • the lower re-wiring layer 4150 may include a lower insulating layer 4151 and a lower wiring layer 4152.
  • the lower insulating layer 4151 may be stacked to cover the second surface 4132 of the molding layer 4130 and stacked to expose the third via contact pad 4160 as shown in FIG.
  • the process of exposing the third via contact pad 4160 may use an etching process or a laser removal process.
  • the lower insulating layer 4151 may include an insulating material, and may include, for example, an oxide, a nitride, or an epoxy molding compound.
  • a lower wiring layer 4152 may be formed as shown in FIG.
  • the lower wiring layer 4152 includes a conductive material and may be formed on the lower insulating layer 4151 through a rearrangement process. A part of the lower wiring layer 4152 is buried in the open space of the lower insulating layer 4151 which exposes the third via contact pad 4160 and is connected to the third via contact pad 4160.
  • the lower wiring layer 4152 may include a conductive material, for example, a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy.
  • the lower wiring layer 4152 may be formed using various methods such as vapor deposition, plating, and printing.
  • Figs. 89 to 91 show the step of forming the upper redistribution layer 4140. Fig.
  • the carrier substrate is removed before the upper redistribution layer 4140 is formed.
  • the active area of the chip 4120, the via frame 4110 and the first surface 4131 of the molding layer 4130 can be exposed by removing the carrier substrate.
  • the upper rewiring layer 4140 may be formed on the exposed surface to electrically connect the pad 4121 of the chip 4120 and the first via contact pad 4112.
  • the upper wiring layer 4140 may include an upper first insulating layer 4141, an upper wiring layer 4142, and an upper second insulating layer 4143.
  • the upper first insulating layer 4141 is formed on the active region of the chip 4120, the via frame 4110 and the first side 4131 of the molding layer 4130. More specifically, the upper first insulating layer 4141 exposes the pads 4121 of the chip 4120, opens the first via contact pads 4112 of the via frame 4110, May cover the active region.
  • the upper first insulating layer 4141 may be formed of an insulating material, and may be provided in the form of a film.
  • the process of exposing the pad 4121 of the chip 4120 and the first via contact pad 4112 may use an etching process or a laser removal process.
  • the upper first insulating layer 4141 may include an insulating material, and may include, for example, an oxide, a nitride, or an epoxy molding compound.
  • the upper wiring layer 4142 includes a conductive material and may be formed on the upper first insulating layer 4141 through a rearrangement process. A part of the upper wiring layer 4142 is buried in the open space of the upper first insulating layer 4141 which exposes the pad 4121 of the chip 4120 and is connected to the pad 4121 of the chip 4120. In addition, the upper wiring layer 4142 is electrically connected to the first via contact pad 4112 of the via frame 4110.
  • the upper wiring layer 4142 is formed to open the active surface of the chip 4120, 4122 are open.
  • the upper wiring layer 4142 may include a metal as the conductive material, and may include, for example, copper, a copper alloy, aluminum, or an aluminum alloy.
  • the upper second insulating layer 4143 is stacked on the exposed surfaces of the upper first insulating layer 4141 and the upper wiring layer 4142 so as to insulate the upper first insulating layer 4141 and the upper wiring layer 4142 from the outside. .
  • the upper second insulating layer 4143 seals the upper wiring layer 4142 in the figure, the upper second insulating layer 4143 may be provided to expose a part of the upper wiring layer 4142 And may be electrically connected to the outside (main substrate, chip, package, or the like) by forming an additional wiring line through the exposed upper wiring layer 4142. That is, a POP (Package On Package) structure or a SIP (System in Package) structure in which a package is stacked on a package can be adopted.
  • the upper second insulating layer 4143 may include an insulating material, and may include, for example, an oxide, a nitride, or an epoxy molding compound.
  • 92 to 100 are sectional views for explaining a method of manufacturing a chip package according to a seventh embodiment of the present invention.
  • 92 shows a step in which a via frame 4210 and a chip 4220 are laminated on a carrier substrate and Fig. 93 shows a step in which a via frame 4210 and a chip 4220 are laminated on the molding layer 4210.
  • Fig. (4230). 92 and 93 are the same as those in the sixth embodiment 4100, detailed description thereof will be omitted.
  • the lower first insulating layer 4251 may be laminated to cover the molding layer 4230 on the second side of the molding layer 4230.
  • the second via hole 4233 may extend from the lower first insulating layer 4251 to the second via contact pad. That is, the second via hole 4233 may be formed to expose the second via contact pad by forming a via in the lower first insulating layer 4251 and the molding layer 4230.
  • FIG. 96 shows the step of forming the lower wiring layer 4252 of the lower redistribution layer 4250.
  • a conductive filler such as a conductive paste may be filled in the second via hole 4233 before the lower wiring layer 4252 is formed.
  • the lower wiring layer 4252 may be formed on the lower first insulating layer 4251 and the second via hole 4233 through a rearrangement process.
  • the lower wiring layer 4252 may be electrically connected to the second via hole 4233 and spaced apart from the lower first insulating layer 4251. That is, the lower wiring layer 4252 may be connected to a plurality of pads of the chip 4220, respectively.
  • the lower wiring layer 4252 may include a metal such as a conductive material, for example, copper, a copper alloy, aluminum, or an aluminum alloy, as in the case of the upper wiring layer.
  • the lower second insulating layer 4253 is formed on the lower first insulating layer 4251 and the lower wiring layer 4252 and may be formed to expose a portion of the lower wiring layer 4252.
  • a photoresist may be formed in a region of the lower wiring layer 4252 to be exposed to expose the lower wiring layer 4252 and then the lower second insulating layer 4253 may be filled in the region where the porter resist is not formed.
  • the lower second insulation layer 4253 is formed to cover a part of the lower wiring layer 4252 and the lower first insulation layer 4251, so that the plurality of lower wiring layers 4252 formed apart from each other can be electrically insulated from each other .
  • FIG 98 shows the step of forming LGA pad 4270.
  • the LGA pad 4270 may be formed on the lower wiring layer 4252 exposed through the lower second insulating layer 4253. That is, on the plurality of lower wiring layers 4252 exposed through the lower second insulating layer 4253, respectively.
  • the plurality of LGA pads 4270 are electrically connected to the lower wiring layer 4252, and may be electrically insulated from each other by the lower second insulating layer 4253.
  • the thickness of the package can be effectively reduced as compared with the conventional solder ball type external connection terminal type.
  • the process of forming the upper redistribution layer 4240 is the same as the process of the sixth embodiment 4100, and thus a detailed description thereof will be omitted.
  • the protection layer 4260 may be formed on the upper redistribution layer 4240, more specifically, on the upper second insulation layer.
  • the protective layer 4260 can be an epoxy film, a thermal epoxy, an epoxy resin, a B-stage epoxy film, an ultraviolet (UV) B-stage film with optional acrylic polymer, a dielectric film, or other suitable material.
  • the chip package according to the present invention further includes a reinforcing layer 1300 by using an adhesive layer 1310 on the chip 1200, and the chip 1200 and the reinforcing layer 1300 are bonded to the molding layer 1400, So that the durability of the package can be improved.
  • the solder ball 2120 is formed between the base substrate 2110 and the rewiring layer 2150 and integrated with the molding layer 2140 to improve the strength of the package.
  • the wiring layer 3141 can be formed directly on the molding layer 3130 without consuming a separate insulating layer formed on the molding layer as in the conventional method. Accordingly, since the step of forming an additional insulating layer under the wiring layer 3141 can be omitted, it is possible to reduce the consumption of the insulating layer, shorten the process time, and reduce the thickness of the package due to the decrease of the insulating layer .
  • the re-wiring layers 4140 and 4150 are formed on the upper and lower portions of the via frame 4110, the chip 4120 and the external connection terminal can be electrically connected to each other, thereby effectively reducing the thickness of the package.

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Abstract

패키지의 강도를 향상시키고, 제조 공정을 단순화할 수 있는 칩 패키지 및 이의 제조방법이 개시된다. 이는 칩 상에 접착층을 이용하여 보강층을 추가로 형성하고, 칩과 보강층을 몰딩층을 이용하여 일체화하도록 몰딩함으로써 패키지의 내구성을 향상시킬 수 있다. 또한, 베이스 기판과 재배선층 사이에 솔더볼을 형성하여 몰딩층으로 일체화하는 구조를 취함으로써 패키지의 강도를 향상시킬 수 있으며, 몰딩층으로 폴리이미드(PI)를 사용함으로써 종래와 같이 몰딩층 상에 형성된 별도의 절연층을 소모하지 않고 몰딩층 상에 바로 배선층을 형성할 수 있다.

Description

칩 패키지 및 그 제조방법
본 발명은 칩 패키지 및 이의 제조방법에 관한 것으로, 더욱 상세하게는 패키지의 강도를 향상시키고, 제조 공정을 단순화할 수 있는 칩 패키지 및 이의 제조방법에 관한 것이다.
최근, 보안 및 기밀 유지를 위한 산업체 및 연구소를 비롯하여, 일반 가정 및 아파트 등의 출입통제, 금융권의 ATM 및 모바일 폰 등에서는 신원 확인을 위해 생체인식에 의한 인증기술이 적용되고 있다.
보안 인증을 위한 생체인식의 종류로서, 사람마다 서로 다른 지문, 홍채, 목소리, 얼굴, 혈관 등을 사용하고 있지만, 그 중에서도 지문 센싱은 편의성이나 보안성 등 여러 가지 이유로 현재 가장 많이 상용화되어 있다.
지문 센싱을 위한 센서 패키지의 경우, 일반적인 반도체 칩과 마찬가지로 EMC등의 수지재에 의해 밀봉되어, 센서 패키지로서 전자기기의 메인보드에 조립된다.
허나, 최근 지문인식 센서 패키지가 탑재되는 전자 장치가 소형화 및 박형화 됨에 따라 지문인식 센서 패키지도 소형화 및 박형화 될 필요가 있다.
본 발명이 이루고자 하는 제1 기술적 과제는 패키지의 강도를 향상시키고, 제조 공정을 단순화할 수 있는 칩 패키지를 제공하는데 있다.
또한, 본 발명이 이루고자 하는 제2 기술적 과제는 상기 제1 기술적 과제를 달성하기 위한 칩 패키지의 제조방법을 제공하는데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명은, 패드가 형성된 활성면과 이에 대응하는 비활성면을 갖는 칩, 상기 칩을 매립하고, 상기 칩의 활성면과 동일 방향으로 형성된 제1면 및 상기 제1면과 대응하는 면인 제2면을 갖는 봉지부, 상기 칩과 연결되고, 외부와 전기적으로 접속되는 외부연결단자 및 상기 패드 및 상기 외부연결단자와 전기적으로 연결된 배선부를 포함한다.
상기 배선부는, 상기 봉지부의 제1면에 형성되고, 상기 칩의 영역을 벗어나 연장 형성된 상부 배선부을 더 포함할 수 있다.
상기 상부 배선부는, 상기 칩의 활성면 및 상기 봉지부의 제1면 상에 형성된 상부 절연층 및 상기 상부 절연층 상에 형성되고, 상기 패드와 전기적으로 연결된 상부 배선층을 포함할 수 있다.
상기 칩의 활성 영역 상에 투광성 절연층이 형성될 수 있다.
봉지부는, 상기 봉지부 내에 형성된 제1 몰드 비아 및 제2 몰드 비아를 포함할 수 있다.
상부 배선부는, 상기 봉지부의 제1면과 접하도록 형성되고, 상기 제1 몰드 비아 및 제2 몰드 비아를 전기적으로 연결하는 상부 배선층 및 상기 상부 배선층 상에 형성된 상부 절연층을 포함할 수 있다.
상기 배선부는, 상기 봉지부의 제2면에 형성된 하부 배선부 및 상기 상부 배선부와 상기 하부 배선부를 전기적으로 연결하는 연결부를 포함할 수 있다.
상기 하부 배선부는, 상기 봉지부의 제2면 상에 형성된 하부 절연층 및 상기 하부 절연층 상에 형성된 하부 배선층을 포함할 수 있다.
상기 연결부는 상기 봉지부를 관통하여 형성될 수 있다.
상기 연결부는, 몸체부, 상기 몸체부의 적어도 일부를 관통하는 적어도 하나의 관통부 및 상기 관통부에 마련된 도전성 연결부를 포함할 수 있다.
상기 도전성 연결부는 상기 관통부를 매립하거나, 또는 상기 관통부의 측면에 형성될 수 있다.
상기 연결부는, 상기 몸체부의 상측으로 돌출되고, 상기 도전성 연결부를 전기적으로 연결하는 비아 포스트를 포함할 수 있다.
상기 비아 포스트의 직경은 상기 도전성 연결부의 직경보다 크거나 같을 수 있다.
상기 도전성 연결부 상에 마련된 접속 패드를 포함할 수 있다.
상기 몸체부는 상기 칩의 비활성 영역으로 연장된 판 형상을 가지며, 상기 판 형상 내측에는 상기 하부 배선부가 형성될 수 있다.
상기 몸체부 상측에 상기 상부 배선부와 접촉된 솔더볼을 포함할 수 있다.
상기 솔더볼의 높이는 상기 칩의 활성면과 동일 평면이 되도록 형성될 수 있다.
상기 칩의 비활성면이 상기 몸체부에 접착될 수 있다.
상기 연결부는 상기 봉지부를 관통하여 형성되고, 상기 연결부의 수직 단면의 중심점을 기준으로 상하 방향으로 연결부의 폭이 좁아질 수 있다.
상기 몸체부는 내부 관통공을 갖는 링 형상을 가지며, 상기 관통공 내에 상기 칩이 배치될 수 있다.
상기 봉지부의 제2면에는 상기 도전성 연결부와 상기 하부 배선부를 전기적으로 연결하는 몰드 비아를 포함할 수 있다.
상기 연결부는, 상기 칩의 일측 영역에 배치되거나, 또는 상기 칩의 양측 영역에 배치될 수 있다.
상기 연결부는, 상기 칩 주위를 둘러싸도록 배치될 수 있다.
상기 봉지부는 상기 몸체부의 적어도 측면을 감쌀 수 있다.
상기 칩의 활성면은 상기 몸체부의 상측면과 동일 평면상에 배치되거나, 또는 상기 칩의 활성면이 상기 몸체부의 상측면보다 돌출되도록 배치될 수 있다.
상기 몸체부의 두께가 상기 칩의 두께보다 두꺼울 수 있다.
상기 칩의 비활성면에 마련된 보강층을 더 포함할 수 있다.
상기 보강층은 SUS, Cu, Ag, Au, W, Pt, Cr, 에폭시 및 우레탄 중 어느 하나로 형성될 수 있다.
상기 보강층은 판 형상을 가지되, 상기 연결부의 적어도 일부를 노출시킬 수 있다.
상기 보강층은, 상기 연결부가 삽입되도록 형성된 삽입홀 및 상기 봉지부가 상기 보강층 하부로 주입되어 상기 칩을 매립하도록 형성된 주입홀을 포함할 수 있다.
상기 외부연결단자는 상기 봉지부의 제1면 영역에 형성되고, 상기 상부 배선부와 전기적으로 접속될 수 있다.
상기 외부연결단자는 상기 봉지부의 제2면 영역에 형성되고, 상기 연결부와 상기 하부 배선부에 전기적으로 접속될 수 있다.
상기 외부연결단자는 LGA패드를 포함할 수 있다.
상기 상부 배선부 상에 상기 상부 배선부를 커버하도록 하는 보호층을 더 포함할 수 있다.
상술한 본 발명에 따르면, 칩 상에 접착층을 이용하여 보강층을 추가로 형성하고, 칩과 보강층을 몰딩층을 이용하여 일체화하도록 몰딩함으로써 패키지의 내구성을 향상시킬 수 있다.
또한, 베이스 기판과 재배선층 사이에 솔더볼을 형성하여 몰딩층으로 일체화하는 구조를 취함으로써 패키지의 강도를 향상시킬 수 있으며, 몰딩층으로 폴리이미드(PI)를 사용함으로써 종래와 같이 몰딩층 상에 형성된 별도의 절연층을 소모하지 않고 몰딩층 상에 바로 배선층을 형성할 수 있다. 따라서, 배선층 하부에 별도의 절연층을 형성하는 공정이 생략될 수 있으므로 절연층의 소모를 감소시키고 공정시간을 단축시킬 수 있으며, 절연층 감소에 따른 패키지의 두께를 감소시킬 수 있는 효과가 있다.
더 나아가, 비아 프레임의 상부 및 하부에 각각 재배선층을 형성함으로써 칩과 외부연결단자를 전기적으로 연결시킬 수 있기 때문에 패키지의 두께를 효과적으로 감소시킬 수 있다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 칩 패키지에 따른 제1 실시예를 도시한 단면도이다.
도 2 및 도 3은 본 발명의 제1 실시예에 따른 프레임 배치의 다른 실시예를 나타내는 도면이다.
도 4 내지 도 6은 본 발명에 따른 보강층의 다른 실시예를 나타내는 도면이다.
도 7 내지 도 16은 본 발명의 제1 실시예에 따라 상기 도 1 및 도 3 에 도시된 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 17은 본 발명의 칩 패키지에 따른 제2 실시예를 도시한 단면도이다.
도 18 내지 도 20은 본 발명의 칩 패키지의 칩 주위의 솔더볼 배치를 나타내는 도면이다.
도 21은 본 발명의 칩 패키지에 따른 제3 실시예를 도시한 단면도이다.
도 22 내지 도 32는 본 발명의 제2 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 33 내지 도 43은 본 발명의 제3 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 44 내지 도 50은 본 발명의 제3 실시예에 따른 칩 패키지의 다른 제조방법을 설명하기 위한 단면도들이다.
도 51은 본 발명의 칩 패키지에 따른 제4 실시예를 도시한 단면도이다.
도 52 내지 도 54는 본 발명의 제4 실시예에 따른 비아 포스트 배치를 나타내는 평면도이다.
도 55는 본 발명의 칩 패키지에 따른 제5 실시예를 도시한 단면도이다.
도 56 내지 도 66은 본 발명의 제4 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 67 내지 도 76은 본 발명의 제5 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 77은 본 발명의 칩 패키지에 따른 제6 실시예를 도시한 단면도이다.
도 78 내지 도 80은 본 발명의 제6 실시예에 따른 비아 프레임과 칩의 구조를 나타내는 평면도이다.
도 81은 본 발명의 제6 실시예에 따른 비아홀의 다른 실시예를 나타내는 도면이다.
도 82는 본 발명의 칩 패키지에 따른 제7 실시예를 도시한 단면도이다.
도 83 내지 도 91은 본 발명의 제6 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 92 내지 도 100은 본 발명의 제7 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
실시예
도 1은 본 발명의 칩 패키지에 따른 제1 실시예를 도시한 단면도이다.
도 2 및 도 3은 본 발명의 제1 실시예에 따른 프레임 배치의 다른 실시예를 나타내는 도면이다.
도 1 내지 도 3을 참조하면, 본 발명의 제1 실시예에 따른 칩 패키지(1000)는 프레임(1100), 칩(1200), 보강층(1300), 몰딩층(1400), 외부연결단자(1500) 및 재배선층(1600)을 포함한다.
프레임(1100)은 절연성 재질 또는 반도체 재질임이 바람직하다. 또한, 상기 프레임(1100)은 이후에 개시되는 캐리어 기판(1110) 또는 상술한 몰딩층(1400)과 유사한 열팽창 계수를 가짐이 바람직하다. 따라서, 상기 프레임(1100)은 절연 세라믹 또는 반도체 재질의 세라믹일 수 있다. 상기 절연 세라믹은 다양한 재질을 가지는 바, 금속 산화물 또는 금속 질화물 등이 사용될 수 있으며, 소다라임 글라스 또는 사파이어 등이 사용될 수 있다.
또한, 반도체 재질의 세라믹은 실리콘 재질을 가질 수 있으며, 이외에 ZnO, GaN 및 GaAs 등이 사용될 수도 있다. 다만, 상기 프레임(1100)은 사용되는 캐리어 기판(1110) 또는 몰딩층(1400)의 재질에 따라 다양하게 선택될 수 있다.
상기 프레임(1100)은 관통공(1101)과 관통공(1101) 주변에 형성된 비아홀(1102)을 가진다. 만일, 상기 프레임(1100)이 반도체 재질을 가지는 경우, 관통공(1101)의 내주면 상에는 별도의 절연층이 형성될 수 있다. 상기 절연층은 반도체 재질의 프레임(1100)과 칩(1200) 사이의 전기적 연결을 차단하기 위해 구비될 수 있다. 또한, 프레임(1100)이 반도체 재질을 가지는 경우, 비아홀(1102)의 내주면에도 별도의 절연층이 형성될 수 있다.
프레임(1100)의 관통공(1101)은 프레임(1100)을 관통하도록 마련될 수 있으며, 프레임(1100)의 중앙부에 위치할 수 있다. 관통공(1101)은 칩(1200)의 너비보다 넓게 마련되어 칩(1200)을 수용할 수 있다. 또한, 프레임(1100)의 두께는 칩(1200)의 두께와 같거나, 칩(1200)의 두께보다 두꺼울 수 있다.
다만, 도 2 및 도 3에서와 같이, 실시의 형태에 따라 프레임(1100)이 칩(1200)의 일측에 배치되거나, 또는 양측에 배치되는 구조를 취할 수 있다. 따라서, 프레임(1100)의 비아홀(1102)과 연결되는 배선층(1620)은 프레임(1100)의 배치에 따라 변경될 수 있다.
비아홀(1102)은 프레임(1100)을 관통하도록 형성되며, 칩(1200)의 외곽을 따라 복수로 마련될 수 있다. 또한, 비아홀(1102) 내에는 상하 방향으로 전기적 신호를 전달하는 비아 컨택(1700)이 마련될 수 있다. 비아 컨택(1700)은 프레임(1100)의 제1면(1103)에 마련되는 재배선층(1600)에서 전달되는 전기적 신호를 프레임(1100)의 제1면(1103)과 대향되는 면인 제2면(104)으로 전달 할 수 있다. 일예로, 비아 컨택(1700)의 제1면(1103)은 재배선층(1600)과 접속되되 배선층(1620)을 통해 칩(1200)과 전기적으로 연결되고, 제2면(1104)은 외부연결단자(1500)와 전기적으로 연결되어 외부의 기판 등에 접속 될 수 있다.
또한, 비아 컨택(1700)은 비아홀(1102)에 충진되는 도전성 물질일 수 있으며, 비아홀(1102)에 코팅되는 금속층일 수 있다. 일예로, 비아 컨택(1700)은 원기둥 형상으로 마련될 수 있다. 또는 비아 컨택(1700)은 솔더볼 등의 형태로 마련되어 비아홀(1102)을 관통하거나, 비아홀(1102)에 충진되는 솔더 레지스트 잉크일 수 있다.
프레임(1100)의 제2면(1104) 상에는 비아 컨택(1700) 상부와 전기적으로 연결되고, 몰딩층(1400)으로부터 일부가 노출되는 외부연결단자(1500)를 더 포함할 수 있다. 외부연결단자(1500)는 비아 컨택(1700)과 전기적으로 연결됨으로써 칩 패키지와 외부 기판 또는 다른 반도체 패키지 등을 전기적으로 연결시킬 수 있다. 또한, 외부연결단자(1500)의 표면에는 유기물 코팅 또는 금속도금 등의 표면처리가 수행되어 표면이 산화되는 것을 방지할 수 있다. 예를 들면, 유기물은 OSP(Organic Solder Preservation) 코팅일 수 있으며, 금속도금은 금(Au), 니켈(Ni), 납(Pb), 또는 실버(Ag) 도금 등으로 처리될 수 있다.
프레임(1100)의 관통공(1101) 내에는 칩(1200)이 배치된다. 칩(1200)의 일면은 회로가 형성되는 활성영역을 포함하는 활성면일 수 있다. 한편, 칩(1200)의 배면은 비활성면일 수 있다. 이와 달리, 칩(1200)의 양면이 모두 활성면으로 마련되는 경우를 포함한다. 칩(1200)의 활성면에는 외부와 신호를 교환하기 위한 패드(1210)가 복수로 마련될 수 있으며, 패드(1210)는 알루미늄(Al)과 같은 도전성 물질막으로 형성될 수 있다. 패드(1210)는 칩(1200)과 일체로 형성되는 것을 포함한다.
상기 칩(1200)의 패드(1210)는 재배선층(1600)을 향하도록 배치될 수 있다. 또한, 상기 칩(1200)의 활성면은 프레임(1100)의 제1면(1103)과 동일 평면을 이룸이 바람직하다.
또한, 본 발명에 따른 칩(1200) 패키지의 칩(1200)이 지문센서로 적용시에는 칩(1200) 활성면에 지문을 감지하는 센싱부(201)를 포함할 수 있다. 센싱부(1201)는 다양한 형태로 이루어질 수 있으며, 일예로, 도전체를 이용하여 형성될 수 있다. 센싱부(1201)는 사용자의 손가락의 지문의 산과 골의 형상에 따른 높이 차에 의한 정전용량의 차이를 찾을 수 있으며, 지문의 이미지를 스캐닝(Scanning)하여 지문 이미지를 만들어 낼 수 있다. 따라서, 본 발명에 따른 칩(1200)의 활성면은 후술할 상부 재배선층(1600)에 대해 개방된 형태로 형성될 수 있으며, 개방된 활성면에 의해 외부 정보, 일예로, 사용자의 손가락에 의한 지문 정보를 수집할 수 있다. 또한, 본 발명에서의 칩(1200)의 센싱부(1201)는 지문센서로써 설명되나, 상기 칩(1200)은 지문센서의 센싱 외에 전자기 센싱, 광 센싱 및 의료 센싱 등의 칩(1200)으로도 적용이 가능하다.
칩(1200)의 두께는 상기 프레임(1100)의 두께와 같거나, 다른 값을 가질 수 있으나, 후술할 칩(1200) 상에 적층되는 보강층(1300)을 고려하여 상기 프레임(1100)의 두께보다 얇은 두께를 갖는 것이 바람직하다.
보강층(1300)은 칩(1200) 상에 형성될 수 있다. 보강층(1300)은 칩(1200) 상에 형성되되, 칩(1200)과 보강층(1300) 사이에 접착층을 이용하여 칩(1200) 상에 적층될 수 있다. 즉, 보강층(1300)은 칩(1200)의 비활성면 상에 접착층(1310)을 이용하여 적층될 수 있다.
도 4 내지 도 6은 본 발명에 따른 보강층의 다른 실시예를 나타내는 도면이다.
도 4 내지 도 6을 참조하면, 본 발명에 따른 보강층(1300)의 다른 실시예로써, 보강층(1300)의 폭은 칩(1200)의 폭과 같거나, 작을 수 있다. 또한, 다른 실시예로써, 도 4 및 도 5에서와 같이 보강층(1300)은 칩(1200)의 폭보다 큰 폭을 가지되, 프레임(1100)의 폭보다는 작은 폭을 갖거나, 또는, 프레임(1100)을 감싸도록 프레임(1100)의 전체 폭보다 큰 폭을 갖을 수 있다. 보강층(1300)이 프레임(1100)의 폭보다 큰 폭을 가질 경우, 도 6에 도시한 바와 같이, 판 형상으로 형성된 보강층(1300)을 칩(1200)에 부착시 프레임(1100)과 보강층(1300)이 간섭 되지 않도록, 보강층(1300) 양 측에 프레임(1100)을 관통하여 삽입하기 위한 삽입홀(1301)을 포함할 수 있다. 또한, 보강층(1300)을 프레임(1100)에 삽입 후 몰딩층(1400)을 패키지 내에 주입하여 형성하기 위한 주입홀(1302)이 포함될 수 있다.
보강층(1300)은 금속, 금속 합금 및 세라믹 물질 중 적어도 어느 하나를 포함할 수 있다. 일예로, 보강층(1300)은 스테인레스(SUS), 은(Ag), 구리(Cu), 금(Au), 알루미늄(Al), 텅스텐(W), 백금(Pt), 크롬(Cr) 및 이들의 합금일수 있다. 바람직하게는 SUS 또는 Cu로 형성될 수 있다. 다른 예로써, 보강층(1300)은 에폭시(epoxy) 또는 우레탄(urethane) 등의 강성이 향상된 물질을 포함할 수 있다. 즉, 칩(1200) 상에 보강층(1300)을 적층함으로써, 몰딩층(1400)의 밀봉 및 열경화를 행했을 때 칩(1200)의 휘어짐을 교정하고, 몰딩공정이후 웨이퍼를 평탄하게 유지할 수 있으므로 패키지의 내구성을 향상시킬 수 있는 효과를 가진다.
따라서, 본 발명에 따른 보강층(1300)은 칩(1200)을 보강하는 역할을 다하고, 거의 모든 공정을 칩(1200)을 보강한 상태로 유동시킬 수 있으므로, 웨이퍼 레벨 패키지의 박형화를 실현시키는데 적합하고, 종래에 발생되던 칩(1200)의 크랙을 방지할 수 있다.
몰딩층(1400)은 관통공(1101) 내에 배치된 칩(1200) 및 프레임(1100)을 일체화하도록 몰딩할 수 있다. 즉, 몰딩층(1400)은 칩(1200)의 측면과 칩(1200) 상에 적층된 보강층(1300)을 매립하도록 형성될 수 있으며, 프레임(1100)과 프레임(1100)의 제2면(1104) 상에 형성된 외부연결단자(1500)를 매립하도록 형성될 수 있다. 이때, 몰딩층(1400)은 외부연결단자(1500)의 단부를 노출하도록 마련될 수 있다. 즉, 몰딩층(1400)은 프레임(1100) 및 보강층(1300)이 외부로 노출되지 않도록 덮는 정도로 마련되되, 외부연결단자(1500)의 단부가 노출되도록 외부연결단자(1500)의 단부보다 낮은 높이로 마련될 수 있다.
몰딩층(1400)은 통상의 에폭시 몰딩 컴파운드(EMC) 재질을 가지며, 액상 또는 분말상으로 공급될 수 있다. 액상으로 공급되는 경우, 용매의 휘발을 통해 몰딩층(1400)으로 형성된다. 또한, 상기 몰딩층(1400)은 절연성 고분자를 주성분으로 하고, 실리카 입자 등이 포함될 수 있다.
재배선층(1600)은 칩(1200)의 패드(1210)와 비아 컨택(1700)의 일 측을 전기적으로 연결하도록 마련될 수 있다. 일예로, 재배선층(1600)은 제1 절연층(1610), 배선층(1620) 및 제2 절연층(1630)을 포함할 수 있다. 제1 절연층(1610)과 제2 절연층(1630)은 절연물질로 형성되어 배선층(1620)을 절연하도록 마련된다.
제1 절연층(1610)은 칩(1200)의 활성면, 몰딩층(1400) 및 프레임(1100)의 제1면(1103) 상에 적층되도록 형성될 수 있다. 또한, 제1 절연층(1610)은 칩(1200)의 패드(1210)와 비아 컨택(1700)을 노출하여 제1 절연층(1610) 상에 적층되는 배선층(1620)이 패드(1210) 및 비아 컨택(1700)과 접속되도록 할 수 있다.
배선층(1620)은 도전성 물질을 포함하는 것으로, 재배치 공정을 통해 제1 절연층(1610) 상에 적층될 수 있다. 다만, 본 발명에 따른 칩 패키지의 칩(1200)이 지문센서로써 기능을 수행시에는, 상기 배선층(1620)을 칩(1200)의 활성면이 개방되도록 형성함으로써 칩(1200)의 센싱부(1201)가 개방된 형태를 취하도록 하는 것이 바람직하다.
배선층(1620)은 도전성 물질로 금속을 포함할 수 있고, 예를 들어, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다.
제2 절연층(1630)은 제1 절연층(1610)과 배선층(1620) 상에 적층되어 배선층(1620)을 외부로부터 절연시키도록 형성될 수 있다. 다만, 도면에는 제2 절연층(1630)이 배선층(1620)을 밀봉하는 것을 도시하였지만, 이와 달리 제2 절연층(1630)이 배선층(1620)의 일부를 노출시키도록 마련될 수 있으며, 노출된 배선층(1620)을 통해 추가적인 배선라인을 형성함으로써 외부(메인 기판, 칩, 또는 패키지 등)와 전기적으로 접속될 수 있다. 즉, 패키지 상에 패키지가 적층되는 POP(Package On Package)구조나 SIP(System in Package)구조를 취할 수 있다. 또한, 복수의 칩이 너비 방향으로 인접하여 또는 접촉하여 배치될 수도 있다.
상기 실시예에서는 칩(1200) 상에 형성된 재배선층(1600)만이 도시되었으나, 실시예에 따라 재배선층(1600)이 형성되는 몰딩층(1400)의 대향되는 면에 외부연결단자(1500)를 전기적으로 연결시키는 하부 재배선층이 형성될 수 있다.
도 7 내지 도 16은 본 발명의 제1 실시예에 따라 상기 도 1 및 도 3 에 도시된 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 7 내지 도 16을 참조하면, 본 발명의 제1 실시예에 따른 칩 패키지(1000)의 제조방법은 관통공(1101)과 관통공(1101) 주위에 형성된 비아홀(1102)을 가지는 프레임(1100)을 준비하는 단계, 프레임(1100)을 캐리어 기판(1110) 상에 배치하고, 칩(1200)의 활성면 상에 형성된 패드(1210)가 캐리어 기판(1110)을 향하도록 관통공(1101)에 상기 칩(1200)을 배치하는 단계, 칩(1200)의 비활성면 상에 보강층(1300)을 형성하는 단계, 프레임(1100)과 칩(1200)을 몰딩층(1400)으로 매립하는 단계 및 칩(1200)의 패드(1210) 상에 재배선층(1600)을 형성하고, 재배선층(1600)을 비아 컨택(1700)과 전기적으로 연결시키는 단계를 포함한다.
도 7은 관통공(1101)과 비아홀(1102)을 가지는 프레임(1100)을 준비하는 단계를 도시한다. 즉, 프레임(1100)은 중앙에 관통공(1101)을 형성하고, 중앙에 형성된 관통공(1101) 주위에 복수의 비아홀(1102)을 형성할 수 있다. 도 4에는 하나의 관통공(1101) 주변에 형성된 비아홀(1102)들은 관통공(1101)의 좌우측에만 형성된 것으로 도시되나, 비아홀(1102)들은 관통공(1101) 주변의 다양한 위치에 형성될 수 있다.
만일, 프레임(1100)이 반도체 재질을 가지는 경우, 프레임(1100)의 표면은 산화물 또는 질화물의 절연층으로 도포될 수 있다. 따라서, 프레임(1100)에 형성된 관통공(1101)의 내주면 및 비아홀(1102)의 내주면에는 절연층이 도포될 수 있다.
도 8 및 도 9는 캐리어 기판(1110) 상에 프레임(1100) 및 칩(1200)을 배치하는 단계를 도시한다. 도 8에 도시된 바와 같이, 캐리어 기판(1110) 상에는 접착부(1120)가 형성되고, 접착부(1120) 상에 프레임(1100)이 배치된다. 이때 프레임(1100)의 제1면(1103)은 캐리어 기판(1110)을 향하여 배치되고, 관통공(1101) 및 비아홀(1102)을 통해 캐리어 기판(1110)의 표면은 노출된다.
캐리어 기판(1110)은 프레임(1100)과 칩(1200)을 지지하기위한 것으로 강성이 상당하고 열변형이 적은 재질로 마련될 수 있다. 캐리어 기판(1110)은 고형(rigid type)의 재료일 수 있으며, 예를 들어, 몰드 성형물 내지 몰리이미드 테이프등의 재료를 사용할 수 있다.
접착부(1120)는 양면 접착필름을 사용할 수 있으며, 일면이 캐리어 기판(1110) 상에 부착되어 고정되고 타 면에 프레임(1100)이 부착될 수 있다.
캐리어 기판(1110) 상에 프레임(1100)이 배치되면, 도 9에서와 같이, 캐리어 기판(1110)상에 칩(1200)이 배치된다. 좀 더 상세하게는, 칩(1200)은 프레임(1100)의 중앙에 위치하는 관통공(1101) 내에 배치될 수 있으며, 칩(1200)의 양 측면은 프레임(1100)과 떨어져 배치될 수 있다. 또한, 칩(1200)은 활성면이 캐리어 기판(1110)을 향하도록 하여 배치될 수 있다.
도 10은 칩(1200) 상에 보강층(1300)을 형성하는 단계를 도시한다. 도 10에 도시한 바와 같이, 보강층(1300)은 칩(1200) 상에 형성될 수 있다. 보강층(1300)은 칩(1200) 상에 형성되되, 칩(1200)과 보강층(1300) 사이에 접착층(1310)을 이용하여 칩(1200) 상에 적층될 수 있다. 즉, 보강층(1300)은 칩(1200)의 비활성면 상에 접착층(1310)을 이용하여 적층될 수 있다.
보강층(1300)은 금속, 금속 합금 및 세라믹 물질 중 적어도 어느 하나를 포함할 수 있다. 일예로, 보강층(1300)은 스테인레스(SUS), 은(Ag), 구리(Cu), 금(Au), 알루미늄(Al), 텅스텐(W), 백금(Pt), 크롬(Cr) 및 이들의 합금일수 있다. 바람직하게는 SUS 또는 Cu로 형성될 수 있다. 다른 예로써, 보강층(1300)은 에폭시(epoxy) 또는 우레탄(urethane) 등의 강성이 향상된 물질을 포함할 수 있다. 보강층(1300)으로 에폭시 또는 우레탄으로 형성되는 경우 칩(1200) 상에 증착 공정이나 도포 공정을 통해 형성될 수 있다.
즉, 칩(1200) 상에 보강층(1300)을 적층함으로써, 몰딩층(1400)의 밀봉 및 열경화를 행했을 때 칩(1200)의 휘어짐을 교정하고, 몰딩공정이후 웨이퍼를 평탄하게 유지할 수 있으므로 패키지의 내구성을 향상시킬 수 있는 효과를 가진다.
따라서, 본 발명에 따른 보강층(1300)은 칩(1200)을 보강하는 역할을 다하고, 거의 모든 공정을 칩(1200)을 보강한 상태로 유동 시킬 수 있으므로, 웨이퍼 레벨 패키지의 박형화를 실현시키는데 적합하고, 종래에 발생되던 칩(1200)의 크랙을 방지할 수 있다.
또한, 상기 보강층(1300)은 캐리어 기판(1110) 상에 칩(1200)이 적층된 후에 칩(1200) 상에 적층되는 것으로 설명되었으나, 칩(1200)의 웨이퍼 레벨 단계에서 웨이퍼 레벨의 칩의 배면에 보강층(1300)을 부착한 후 쏘잉(sawing) 공정을 이용하여 칩(1200) 상에 보강층(1300)이 적층된 형태로 캐리어 기판(1110)에 적층될 수도 있다.
계속해서, 프레임(1100)에는 비아 컨택(1700)이 마련될 수 있다. 즉, 비아홀(1102) 내부에 비아 컨택(1700)이 충진되어 프레임(1100)의 양 면을 전기적으로 연결할 수 있다. 또한, 비아 컨택(1700)이 형성된 프레임(1100)의 제2면(1104)에는 비아 컨택(1700)과 연결되는 접속패드(1701)가 마련될 수 있으며, 접속패드(1701)는 신호 리드일 수 있다. 비아 컨택(1700)과 접속패드(1701)는 하나의 공정으로 형성될 수 있다.
또한, 비아 컨택(1700)의 상부면에는 외부연결단자(1500)가 형성될 수 있다. 외부연결단자(1500)는 비아 컨택(1700)의 일면에 부착되어 칩 패키지를 외부와 전기적으로 연결한다. 외부는 회로기판 또는 다른 반도체 패키지가 될 수 있다.
한편, 도면에는 외부연결단자(1500)의 일예로 솔더볼을 나타내었지만 솔더범프 등을 포함할 수 있다.
도 11은 프레임(1100)과 칩(1200)을 몰딩층(1400)으로 매립하는 과정을 도시한다. 몰딩층(1400)은 캐리어 기판(1110)과 상부 금형(미도시) 사이에 유동성이 있는 상태로 주입되어 캐리어 기판(1110) 상에 제공될 수 있으며, 상부 금형에 의해 고온 상태에서 압착되어 경화될 수 있다.
몰딩층(1400)은 금형 안에 부어져 프레임(1100)과 칩(1200) 및 보강층(1300)을 덮도록 몰딩한다. 시간의 경과에 따라 몰딩층(1400)이 경화되고, 이 과정에서 프레임(1100)과 칩(1200) 및 보강층(1300)이 일체화된다.
몰딩층(1400)을 밀봉하는 방법으로 몰딩층(1400)이 유동성 있는 상태로 주입되는 것을 설명하였지만, 이와 달리 도포되거나 인쇄되는 등의 방법을 사용할 수 있다. 또한, 몰딩층(1400)의 몰딩 방법으로 관련 기술분야에서 통상적으로 사용되는 다양한 기술들이 사용될 수 있다.
몰딩층(1400)은 외부연결단자(1500)의 단부를 노출시키도록 형성될 수 있다. 몰딩층(1400)을 몰딩하는 과정에서 외부연결단자(1500)를 노출하기 위해 몰딩층(1400)의 두께를 조절할 수 있다. 몰딩층(1400)의 두께를 조절하기 위해 외부연결단자(1500)의 노출부에 마스킹 부재(미도시)를 접촉시킬 수 있다. 마스킹 부재는 상부 금형(미도시)과 몰딩층(1400)이 들러붙는 것을 방지하기 위한 필름일 수 있으며, 일예로 이형필름(Release Film)일 수 있다. 또한, 상부 금형의 하부에 별도로 삽입되는 부재를 포함한다.
마스킹 부재는 신축성을 가질 수 있으며, 이에 의해 외부연결단자(1500)의 노출부를 수용할 수 있다. 따라서 몰딩층(1400)이 캐리어 기판(1110)과 마스킹 부재 사이에 충진될 때 외부연결단자(1500)의 노출부는 몰딩층(1400)에 의해 밀봉되지 않을 수 있다. 또한, 외부연결단자(1500)를 노출시키기 위한 다른 실시예로써, 몰딩 이후에 외부연결단자(1500)가 노출되도록 몰딩층(1400) 상부를 그라인드(Grind) 또는 샌드 블러스트(sand blast) 등의 공정을 이용하여 외부연결단자(1500)의 노출부가 노출되도록 할 수 있다.
본 발명의 제1 실시예(1000)에서 외부연결단자(1500)는 몰딩층(1400)이 매립되기 전에 형성되는 것으로 설명되었으나, 다른 실시예로써, 몰딩층(1400)이 형성된 이후에 비아 컨택(1700)의 상부면 외부연결단자(1500)를 형성하는 것도 가능하다.
도 12 및 도 13은 도 3에 도시된 다른 실시예에 따른 보강층의 제조방법을 설명하기 위한 도면이다.
도 12에서와 같이, 판 형상으로 형성된 보강층이 접착층(1310) 상에 형성될 수 있다. 이때, 프레임은 보강층에 형성된 삽입홀에 삽입되어 보강층에 장착되기 때문에 보강층은 접착층에 적층되어 칩과 접착될 수 있다. 또한, 도 13에서와 같이, 몰딩층(1400)은 금형 안에 부어져 프레임(1100)과 칩(1200) 및 보강층(1300)을 덮도록 몰딩된다. 이때, 몰딩층은 보강층 상에 형성된 주입홀을 통해 보강층 하부로 주입될 수 있기 때문에 몰딩층은 보강층 하부에 배치된 칩을 덮도록 몰딩될 수 있다.
계속해서, 도 14 내지 도 16은 캐리어 기판(1110)이 제거되고, 칩(1200)의 활성면 및 프레임(1100)의 제1면(1103) 상에 재배선층(1600)이 형성되는 과정을 도시한다.
먼저, 몰딩층(1400)이 형성된 프레임(1100)은 캐리어 기판(1110)으로부터 분리된다. 캐리어 기판(1110)과의 분리를 통해 칩(1200)의 패드(1210) 및 프레임(1100)의 제1면(1103)은 노출된다. 또한, 칩(1200)의 패드(1210) 및 프레임(1100)의 제1면(1103) 상에 재배선층(1600)이 형성된다. 재배선층(1600)은 제1 절연층(1610), 배선층(1620) 및 제2 절연층(1630)을 포함할 수 있다.
제1 절연층(1610)은 칩(1200)과 프레임(1100)과 몰딩층(1400)를 덥도록 적층될 수 있다. 이 때, 제1 절연층(1610)은 비아 컨택(1700)과 칩(1200)의 패드(1210)를 노출하도록 형성 될 수 있다. 제1 절연층(1610)의 일부를 제거하는 과정은 식각 공정 또는 레이저 제거 공정을 이용할 수 있다. 제1 절연층(1610)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.
제1 절연층(1610)이 형성된 후 배선층(1620)이 형성될 수 있다. 배선층(1620)은 제1 절연층(1610) 상에 적층되고, 칩(1200)의 패드(1210)와 비아 컨택(1700)을 전기적으로 연결하는 재배선 패턴을 형성할 수 있다. 배선층(1620)은 제1 절연층(1610)의 개구된 부분을 충진할 수 있고, 이 과정에서 칩(1200)의 패드(1210) 및 비아 컨택(1700)과 접속될 수 있다. 다만, 본 발명의 제1 실시예 따른 칩 패키지(1000)의 칩(1200)이 지문센서로써 기능을 수행시에는, 상기 배선층(1620)을 칩(1200)의 활성면이 개방되도록 형성함으로써 칩(1200)의 센싱부(201)가 개방된 형태를 취하도록 하는 것이 바람직하다. 배선층(1620)은 도전성 물질로 금속을 포함할 수 있고, 예를 들어, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다.
배선층(1620)이 형성된 후 제2 절연층(1630)이 형성될 수 있다. 제2 절연층(1630)은 제1 절연층(1610)과 배선층(1620)의 노출된 면에 적층될 수 있다. 도면에는 제2 절연층(1630)이 배선층(1620)이 외부로 노출되지 않도록 덥는 것을 도시하였지만, 이와 달리 제2 절연층(1630)의 일부가 제거되어 배선층(1620)을 외부로 노출할 수 있다. 이 때, 노출된 배선층(1620)은 외부와 전기적으로 접속될 수 있는 통로로 사용될 수 있다. 제2 절연층(1630)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.
상술한 과정을 통해 프레임(1100)의 관통공(1101) 내에 칩(1200)이 실장되고, 칩(1200) 상에 보강층(1300)이 적층된다. 또한, 비아홀(1102)에 비아 컨택(1700)이 형성된 이후, 보강층(1300)이 적층된 칩(1200)과 프레임(1100)은 몰딩층(1400)에 의해 일체화된다. 몰딩층(1400)이 형성되면 칩(1200)의 활성면 및 프레임(1100)의 제1면(1103) 상에는 재배선층(1600)이 형성된다.
도 17은 본 발명의 칩 패키지에 따른 제2 실시예를 도시한 단면도이다.
도 17을 참조하면, 본 발명의 제2 실시예에 따른 칩 패키지(2100)는 베이스 기판(2110), 솔더볼(2120), 칩(2130), 몰딩층(2140) 및 재배선층(2150)을 포함한다.
베이스 기판(2110)은 평판 형태로 형성될 수 있다. 또한, 베이스 기판(2110)은 상하면이 직사각형 형태일 수 있으나, 이에 한정하지는 않는다. 베이스 기판(2110)은 금속 패드(2111)가 형성된 제1면(2112)과 제1면(2112)과 대향되는 제2면(2113)을 갖는다. 제1면(2112)에 형성된 금속 패드(2111)는 신호가 입출력되거나 전원이 공급되는데 사용될 수 있으며, 금속 패드(2111)의 재질로는 접촉부의 부식을 막고 접촉 성능을 높이기 위해 무전해 니켈금도금(Electronic Nickel Immersion gold, ENIG)으로 형성될 수 있다.
베이스 기판(2110)의 제2면(2113) 상에는 후술할 솔더볼(2120)이 형성될 수 있다. 솔더볼(2120)은 베이스 기판(2110) 내부의 내부 배선(2114) 등을 통해 제1면(2112)에 형성된 금속 패드(2111)와 전기적으로 연결될 수 있다.
베이스 기판(2110)은 회로가 인쇄된 인쇄회로기판(printed circuit board, PCB) 또는 연성인쇄회로기판(flexible printed circuit board, FPCB) 일 수 있으며, 바람직하게는 단면 인쇄회로기판(single-side PCB) 일 수 있다. 또한, 인쇄회로기판은 박형의 필름(Film), 글래스(Glass), 또는 테이프(Tape) 등을 포함한다. 상기와 같이 베이스 기판(2110)으로 단면 인쇄회로기판을 사용함으로써 패키지의 두께를 감소시킬 수 있기 때문에 초박형 패키지 구현이 가능하다.
솔더볼(2120)은 베이스 기판(2110)의 제2면(2113)에 융착될 수 있다. 또한, 베이스 기판(2110)에 솔더볼(2120)을 융착시키기 위해 베이스 기판(2110)의 제2면(2113) 상에 노출된 내부 배선(2114)에는 솔더볼 패드(2121)가 형성될 수 있다. 즉, 솔더볼(2120)은 솔더볼 패드(2121)에 의해 베이스 기판(2110) 상부에 융착될 수 있다. 솔더볼(2120)은 후술할 재배선층(2150)과 베이스 기판(2110)을 전기적으로 연결하는 기능한다.
칩(2130)은 베이스 기판(2110)에 형성된 솔더볼(2120) 사이에 배치될 수 있다.
칩(2130)의 일면은 회로가 형성되는 활성영역을 포함하는 활성면일 수 있다. 한편, 칩(2130)의 활성면과 대향되는 배면은 비활성면일 수 있다. 이와 달리, 칩(2130)의 양면이 모두 활성면으로 마련되는 경우를 포함한다. 칩(2130)의 활성면에는 외부와 신호를 교환하기 위한 패드(2131)가 복수로 마련될 수 있으며, 패드(2131)는 알루미늄(Al)과 같은 도전성 물질막으로 형성될 수 있다. 패드(2131)는 칩(2130)과 일체로 형성되는 것을 포함한다.
상기 칩(2130)의 패드(2131)가 형성된 활성면은 재배선층(2150)을 향하도록 배치될 수 있다. 즉, 칩(2130)의 비활성면은 베이스 기판(2110)과 마주보도록 배치될 수 있다.
칩(2130)의 두께는 베이스 기판(2110) 상에 형성된 솔더볼(2120)의 두께보다 작은 두께를 갖을 수 있다. 일예로써, 솔더볼(2120)의 높이를 1이라 했을 때, 솔더볼(2120)의 높이 대비 칩(2130)의 두께가 0.8 이내인 것이 바람직하다. 더욱 바람직하게는 솔더볼(2120)의 높이 대비 칩(2130)의 두께가 0.5 이내인 것이 바람직하다. 만약, 솔더볼(2120) 높이 대비 칩(2130)의 두께가 0.8 이상의 두께를 가지면, 베이스 기판(2110)을 칩(2130)에 적층시, 베이스 기판(2110)과 칩(2130) 간에 간섭이 발생될 수 있다.
또한, 칩(2130) 주위에는 솔더볼(2120)이 배치될 수 있다.
도 18 내지 도 20은 본 발명의 칩 패키지의 칩 주위의 솔더볼 배치를 나타내는 도면이다.
도 18 내지 도 20을 참조하면, 솔더볼(2120)은 도 18에서와 같이 칩(2130) 주위를 둘러싸도록 배치되거나, 도 19 및 도 20에서와 같이 칩(2130) 일측에 배치되거나, 또는 양측에 배치될 수 있다. 상기와 같이, 칩(2130) 주위의 솔더볼(2120) 배치에 따라 칩(2130)의 패드(2131)와 솔더볼(2120)을 전기적으로 연결하는 재배선층(2150)의 구조도 솔더볼(2120)의 배치에 맞게 변경가능하다.
칩(2130)의 측면과 비활성면에는 몰딩층(2140)이 형성될 수 있다. 또한, 몰딩층(2140)은 솔더볼(2120)과 베이스 기판(2110)의 제2면(2113) 및 측면을 감사도록 형성될 수 있다. 즉, 베이스 기판(2110)은 금속 패드(2111)가 형성된 제1면(2112)을 제외한 상부 및 측면이 모두 몰딩층(2140)에 의해 충진될 수 있다. 상기 몰딩층(2140)은 통상의 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC) 또는 엔캡슐런트(encapsulant) 재질을 가지며, 액상 또는 분말상으로 공급될 수 있다. 액상으로 공급되는 경우, 용매의 휘발을 통해 몰딩층(2140)으로 형성된다.
재배선층(2150)은 칩(2130)의 패드(2131)와 솔더볼(2120)의 상부를 전기적으로 연결하도록 마련될 수 있다. 일예로, 재배선층(2150)은 제1 절연층(2151), 배선층(2152) 및 제2 절연층(2153)을 포함할 수 있다. 제1 절연층(2151)과 제2 절연층(2153)은 절연물질로 형성되어 배선층(2152)을 절연하도록 마련된다.
제1 절연층(2151)은 칩(2130)의 활성면, 몰딩층(2140) 및 솔더볼(2120) 일측에 적층되도록 형성될 수 있다. 또한, 제1 절연층(2151)은 칩(2130)의 패드(2131)와 솔더볼(2120) 상부를 노출하여 제1 절연층(2151) 상에 적층되는 배선층(2152)이 패드(2131) 및 솔더볼(2120)과 접속될 수 있도록 할 수 있다.
배선층(2152)은 도전성 물질을 포함하는 것으로, 재배치 공정을 통해 제1 절연층(2151) 상에 적층될 수 있다. 다만, 본 발명에 따른 칩 패키지의 칩(2130)이 지문센서로써 기능을 수행시에는, 제1 실시예(1000)에서와 같이, 상기 배선층(2152)을 칩(2130)의 활성면이 개방되도록 형성함으로써 칩(2130)의 센싱부(2132)가 개방된 형태를 취하도록 하는 것이 바람직하다.
제2 절연층(2153)은 제1 절연층(2151)과 배선층(2152) 상에 적층되어 배선층(2152)을 외부로부터 절연시키도록 형성될 수 있다. 다만, 제1 실시예(1000)에서와 같이, 도면에는 제2 절연층(2153)이 배선층(2152)을 밀봉하는 것을 도시하였지만, 실시의 형태에 따라 제2 절연층(2153)이 배선층(2152)의 일부를 노출시키도록 마련될 수 있으며, 노출된 배선층(2152)을 통해 추가적인 배선라인을 형성함으로써 외부(메인 기판, 칩, 또는 패키지 등)와 전기적으로 접속될 수 있다. 즉, 패키지 상에 패키지가 적층되는 POP(Package On Package)구조나 SIP(System in Package)구조를 취할 수 있다. 또한, 복수의 칩이 너비 방향으로 인접하여 또는 접촉하여 배치될 수도 있다.
도 21은 본 발명의 칩 패키지에 따른 제3 실시예를 도시한 단면도이다.
도 21을 참조하면, 본 발명의 제3 실시예에 따른 칩 패키지(2200)는 제2 실시예(2100)에서와 같이, 베이스 기판(2210), 솔더볼(2220), 칩(2230), 몰딩층(2240) 및 재배선층(2250)을 포함할 수 있다.
다만, 제2 실시예(2100)에서의 칩(2230)은 비활성면에 접착층(260)이 형성될 수 있다. 즉, 제3 실시예(2200)에서의 칩(2230)은 제2 실시예(2100)에서의 칩(2130)과 달리 칩(2230)의 비활성면에 형성된 접착층(2260)에 의해 베이스 기판(2210)에 접착될 수 있다.
예를 들어, 접착층(2260)은 필름의 형태로 베이스 기판(2210)과 칩(2130)을 부착시킬 수 있으며, 이와 달리, 베이스 기판(2210) 상에 수지의 형태로 도포한 후 칩(2230)을 베이스 기판(2210) 상에 부착할 수 있다.
상기와 같이 칩(2230)이 접착층(2260)에 의해 베이스 기판(2210)과 접착되어 고정될 수 있기 때문에 제3 실시예의 칩 패키지(2200)는 제2 실시예(2100)에서의 칩 패키지(2100) 구조보다 패키지 강도를 향상시킬 수 있다.
또한, 몰딩층(2240)은 베이스 기판(2210) 상에 솔더볼(2220)과 칩(2230)을 매립하도록 충진되되, 제3 실시예(2200)에서의 몰딩층(2240)은 제2 실시예(2100)에서 베이스 기판(2110)의 측면 및 칩(2130)과 베이스 기판(2110)의 제2면(2113) 사이를 충진하는 것과는 달리 칩(2230)의 측면만이 충진될 수 있다. 즉, 칩(2230)의 비활성면이 접착층(2260)에 의해 베이스 기판(2210)과 접착되므로 몰딩층(2240)은 칩(2230)의 측면과 솔더볼(2220)을 감싸도록 형성될 수 있다. 따라서, 베이스 기판(2210)의 측면 및 제1면(2212)은 몰딩층(2240)으로부터 노출될 수 있다.
이외에, 베이스 기판(2210)의 제2면(2213)에 형성된 솔더볼(2220) 및 칩(2230)의 활성면 상에 형성된 재배선층(2250)은 제2 실시예(2100)와 동일한 구조를 취한다.
도 22 내지 도 32는 본 발명의 제2 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 22 내지 도 32를 참조하면, 본 발명의 제2 실시예에 따른 칩 패키지(2100)의 제조방법은 금속 패드(2111)가 형성된 제1면(2112)과 상기 제1면(2112)에 대향되는 제2면(2113)을 갖는 베이스 기판(2110)을 준비하는 단계, 상기 베이스 기판(2110)의 제2면(2113) 상에 솔더볼(2120)을 형성하는 단계, 상기 솔더볼(2120)이 형성된 베이스 기판(2110)을 커팅하는 단계, 상기 커팅된 베이스 기판(2110)과 칩(2130)을 캐리어 기판(2101) 상에 적층하는 단계, 상기 칩(2130)과 상기 솔더볼(2120)을 몰딩층(2140)으로 매립하는 단계 및 상기 칩(2130)의 활성면 상에 형성되고, 상기 칩(2130)의 패드(2131)와 상기 솔더볼(2120)을 전기적으로 연결시키기 위한 재배선층(2150)을 형성하는 단계를 포함한다.
도 22 내지 도 24는 베이스 기판(2110) 상에 솔더볼(2120)을 형성하는 단계를 도시한다. 즉, 도 22에서와 같이, 금속 패드(2111)가 형성된 제1면(2112)과 제1면(2112)과 대향되는 제2면(2113)을 갖는 베이스 기판(2110)을 준비한다. 제1면(2112)에 형성된 금속 패드(2111)는 신호가 입출력되거나 전원이 공급되는데 사용될 수 있으며, 금속 패드(2111)의 재질로는 접촉부의 부식을 막고 접촉 성능을 높이기 위해 무전해 니켈금도금(Electronic Nickel Immersion gold, ENIG)으로 형성될 수 있다.
베이스 기판(2110)은 회로가 인쇄된 인쇄회로기판(printed circuit board, PCB) 또는 연성인쇄회로기판(flexible printed circuit board, FPCB) 일 수 있으며, 바람직하게는 단면 인쇄회로기판(single-side PCB) 일 수 있다. 또한, 인쇄회로기판은 박형의 필름(Film), 글래스(Glass), 또는 테이프(Tape) 등을 포함한다. 상기와 같이 베이스 기판(2110)으로 단면 인쇄회로기판을 사용함으로써 패키지의 두께를 감소시킬 수 있기 때문에 초박형 패키지 구현이 가능하다.
베이스 기판(2110) 내부에는 금속 패드(2111)와 전기적으로 연결되고, 제2면(2113)에 노출된 내부 배선(2114)이 형성될 수 있다. 내부 배선(2114)이 노출된 제2면(2113) 상에는 솔더볼(2120)이 형성될 수 있으며, 솔더볼(2120)은 솔더볼 패드(2121)를 통해 베이스 기판(2110)에 융착될 수 있다. 이때, 솔더볼(2120)의 높이는 후술할 칩(2130)의 높이보다 높게 형성하는 것이 바람직하다.
베이스 기판(2110) 상에 솔더볼(2120)을 융착시킨 후에는 도 24에 도시한 바와 같이, 개별화된 칩 패키지의 베이스 기판(2110)을 얻기 위해 베이스 기판(2110)을 컷팅한다.
도 25 및 도 26은 캐리어 기판(2101) 상에 칩(2130)과 베이스 기판(2110)을 적층하는 단계를 도시한다. 우선, 도 25에서와 같이, 제1 접착부(2102)가 형성된 캐리어 기판(101) 상에 칩(2130)을 적층한다. 일 예로, 상기 캐리어 기판(101)은 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer) 등을 포함할 수 있다. 또한, 상기 제1 접착부(2102)는 액상 접착제 또는 접착 테이프일 수 있다.
칩(2130)은 캐리어 기판(2101) 상에 적층되되, 칩(2130)의 활성면이 캐리어 기판(2101)과 접하도록 적층하는 것이 바람직하다.
캐리어 기판(2101) 상에 칩(2130)을 적층한 후에는 베이스 기판(2110)을 캐리어 기판(2101) 상에 적층한다. 이때, 베이스 기판(2110)은 칩(2130) 상부에 위치하도록 적층되되, 베이스 기판(2110)의 제2면(2113)과 칩(2130)의 비활성면이 마주하고, 솔더볼(2120)이 상기 캐리어 기판(2101)과 접하도록 베이스 기판(2110)을 상기 캐리어 기판(2101) 상에 적층하는 것이 바람직하다.
이때, 칩(2130)의 두께는 베이스 기판(2110) 상에 형성된 솔더볼(2120)의 두께보다 작은 두께를 갖을 수 있다. 일예로써, 솔더볼(2120)의 높이를 1이라 했을 때, 솔더볼(2120)의 높이 대비 칩(2130)의 두께가 0.8 이내인 것이 바람직하다. 더욱 바람직하게는 솔더볼(2120)의 높이 대비 칩(2130)의 두께가 0.5 이내인 것이 바람직하다. 만약, 솔더볼(2120) 높이 대비 칩(2130)의 두께가 0.8 이상의 두께를 가지면, 베이스 기판(2110)을 칩(2130)에 적층시, 베이스 기판(2110)과 칩(2130) 간에 간섭이 발생될 수 있다.
도 27은 칩(2130)과 솔더볼(2120)을 몰딩층(2140)으로 매립하는 단계를 도시한다. 몰딩층(2140)은 솔더볼(2120)과 베이스 기판(2110)의 제2면(2113) 및 측면을 감사도록 형성될 수 있다. 또한, 몰딩층(2140)은 칩(2130)의 측면 및 칩(2130)과 베이스 기판(2110)의 제2면(2113) 사이를 충진할 수 있다. 상기 몰딩층(2140)은 통상의 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC) 또는 엔캡슐런트(encapsulant) 재질을 가지며, 액상 또는 분말상으로 공급될 수 있다. 액상으로 공급되는 경우, 용매의 휘발을 통해 몰딩층(2140)으로 형성된다. 또한, 몰딩층(2140)은 인쇄(printing) 방식이나 압축 몰딩(compression molding)방식을 이용하여 형성될 수 있다.
도 28 내지 도 31은 재배선층(2150)을 형성하는 단계를 도시한다. 재배선층(2150)은 칩(2130)의 활성면 상에 형성되고, 칩(2130)의 패드(2131)와 솔더볼(2120)을 전기적으로 연결시킬 수 있다. 또한, 재배선층(2150)은 칩(2130)의 활성면과 솔더볼(2120)의 일측에 형성된 제1 절연층(2151), 제1 절연층(2151) 상에 형성되고, 칩(2130)의 패드(2131)와 솔더볼(2120)을 전기적으로 연결시키는 배선층(2152) 및 배선층(2152) 상에 형성된 제2 절연층(2153)을 포함한다.
우선, 재배선층(2150)을 형성하기 위해 도 28에서와 같이 캐리어 기판(2101)이 제거된다. 제1 절연층(2151)은 도 29에서와 같이, 칩(2130), 솔더볼(2120)의 일측면 및 몰딩층(2140)을 덥도록 적층될 수 있다. 이때, 제1 절연층(2151)은 칩(2130)의 패드(2131)와 솔더볼(2120) 일단이 노출되도록 형성될 수 있다. 제1 절연층(2151)의 일부를 제거하는 과정은 식각 공정 또는 레이저 제거 공정을 이용할 수 있다. 제1 절연층(2151)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.
배선층(2152)은 도 30에서와 같이, 제1 절연층(2151) 상에 형성될 수 있다. 배선층(2152)은 제1 절연층(2151) 상에 적층되되, 칩(2130)의 패드(2131)와 솔더볼(2120)을 전기적으로 연결하는 재배선 패턴을 형성할 수 있다. 배선층(2152)은 제1 절연층(2151)의 개구된 부분을 충진할 수 있고, 이 과정에서 칩(2130)의 패드(2131) 및 솔더볼(2120)과 접속될 수 있다. 다만, 본 발명에 따른 칩 패키지의 칩(2130)은 지문센서로써 기능을 수행하기 때문에, 상기 배선층(2152)을 칩(2130)의 활성면이 개방되도록 형성함으로써 칩(2130)의 센싱부(2132)가 개방된 형태를 취하도록 하는 것이 바람직하다.
배선층(2152)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있으며, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 배선층(2152)은 증착, 도금, 프린팅 등 다양한 방법을 이용하여 형성될 수 있다.
제2 절연층(2153)은 도 31에서와 같이, 제1 절연층(2151)과 배선층(2152)이 노출된 면에 적층될 수 있다. 제2 절연층(2153)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.
이어서, 도 32에서와 같이, 컷팅 라인을 따라 컷팅하여 개별화된 칩 패키지를 얻을 수 있다.
도 33 내지 도 43은 본 발명의 제3 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 33 내지 도 35는 준비된 베이스 기판(2210) 상에 솔더볼(2220)을 형성하는 단계를 도시한다. 도 33을 참조하면, 금속 패드(2211)가 형성된 제1면(2212)과 상기 제1면(2212)에 대향되는 제2면(2213)을 갖는 베이스 기판(2210)을 준비한다. 베이스 기판(2210)은 제2 실시예(2100)에서와 같이 단면 인쇄회로기판일 수 있다. 준비된 베이스 기판(2210)은 제1 캐리어 기판(2201) 상에 형성된 제1 접착부(2202)에 적층되되, 베이스 기판(2210)의 제1면(2212)이 제1 접착부(2202)와 접착되도록 적층될 수 있다.
제1 캐리어 기판(2201) 상에 베이스 기판(2210)이 적층된 후에는 베이스 기판(2210)의 내부 배선(2214)이 노출된 제2면(2213) 상에 솔더볼(2220)이 형성될 수 있다. 이때, 노출된 내부 배선(2214) 상에 솔더볼 패드(221)를 형성하고, 솔더볼 패드(221)를 통해 솔더볼(2220)이 베이스 기판(2210)에 융착될 수 있다.
솔더볼(2220)이 형성된 후에는 솔더볼(2220) 상부를 그라인딩(grinding) 처리 할 수 있다. 이는, 후술할 칩(2230) 적층단계에서 칩(2230)을 베이스 기판(2210) 상에 적층시, 칩(2230)의 활성면 높이와 솔더볼(2220) 높이를 동일 평면이 되도록 하기 위함이다.
일예로, 칩(2230)을 베이스 기판(2210) 상에 적층했을 때, 솔더볼(2220)의 높이를 1이라 가정하면, 솔더볼(2220)의 높이 대비 칩(2230)의 두께가 0.8 이내가 되도록 형성하는 것이 바람직하며, 실시예로써, 베이스 기판(2210)의 제2면(2213)과 솔더볼(2220) 상부까지의 높이가 180μ가 되도록 솔더볼(2220) 상부를 그라인딩 처리하는 것이 바람직하다.
도 36 및 도 37은 베이스 기판(2210) 상에 칩(2230)을 적층하는 단계를 도시한다. 칩(2230)을 베이스 기판(2210) 상에 적층하기 전에 칩(2230)의 비활성면에 접착층(2260)을 형성하고, 접착층(2260)이 형성된 칩(2230)은 도 36에서와 같이, 제2 접착부(2204)가 형성된 제2 캐리어 기판(2203) 상에 칩(2230)을 적층한다. 이때, 칩(2230)은 칩(2230)의 활성면이 제2 캐리어 기판(2203)과 접하도록 적층하는 것이 바람직하다. 여기서, 제2 캐리어 기판(2203)은 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer) 등을 포함할 수 있으며, 제2 접착부(2204)는 액상 접착제 또는 접착 테이프일 수 있다.
제2 캐리어 기판(2203) 상에 적층된 칩(2230)은 도 37에서와 같이, 베이스 기판(2210) 상에 접착층(2260)이 접착되도록 칩(2230)을 적층할 수 있다. 이때 솔더볼(2220)은 칩(2230)의 활성면이 솔더볼(2220) 상부와 동일 평면에 위치하도록 제2 캐리어 기판(2203)의 제2 접착부(2204)에 접할 수 있다.
도 38 및 도 39는 몰딩층(2240)을 형성하는 단계를 도시한다. 칩(2230)과 솔더볼(2220)을 몰딩층(2240)으로 매립하기 위해 도 38에서와 같이, 제2 캐리어 기판(2203)이 제거된 후에 몰딩층(2240)이 형성될 수 있다.
도 40 내지 도 41은 재배선층(2250)을 형성하는 단계를 도시한다. 재배선층(2250)은 칩(2230)의 활성면 상에 형성되고, 칩(2230)의 패드(231)와 솔더볼(2220)을 전기적으로 연결시킬 수 있다. 또한, 재배선층(2250)은 칩(2230)의 활성면과 솔더볼(2220)의 일측에 형성된 제1 절연층(2251), 제1 절연층(2251) 상에 형성되고, 칩(2230)의 패드(231)와 솔더볼(2220)을 전기적으로 연결시키는 배선층(2252) 및 배선층(2252) 상에 형성된 제2 절연층(2253)을 포함한다. 재배선층(2250)이 형성되는 과정은 제2 실시예(2100)와 동일 할 수 있다.
재배선층(2250)이 형성된 후에는 베이스 기판(2210)의 금속 패드(2211)가 노출되도록 제1 캐리어 기판(2201)이 제거되고, 컷팅 라인을 따라 컷팅하여 개별화된 칩 패키지를 얻을 수 있다.
도 44 내지 도 50은 본 발명의 제3 실시예에 따른 칩 패키지의 다른 제조방법을 설명하기 위한 단면도들이다.
도 44 내지 도 50을 참조하면, 본 발명의 제3 실시예에 따른 칩 패키지(2200)의 다른 제조방법은 도 44 및 도 45에 도시한 바와 같이, 제1 캐리어 기판(2201) 상에 솔더볼(2220)이 형성된 베이스 기판(2210)을 적층하는 과정은 전과 동일하다. 다만, 다른 실시예에서는 접착층(2260)이 형성된 칩(2230)을 제2 캐리어 기판(2203)을 사용하지 않고, 도 46에서와 같이, 베이스 기판(2210) 상에 접착층(2260)을 이용하여 바로 적층될 수 있다. 따라서, 칩(2230)의 활성면과 솔더볼(2220)의 상부를 동일 평면 상에 마련하기 위해 도 47에서와 같이, 솔더볼(2220)과 칩(2230)을 평탄화 하는 평탄화 및 본딩경화 단계가 더 포함될 수 있다.
평탄화 및 본딩경화 단계가 완료되면, 솔더볼(2220)과 칩(2230)을 몰딩층(2240)을 이용하여 매립하고, 평탄화된 솔더볼(2220)과 칩(2230) 상에 재배선층(2250)이 전과 동일한 과정으로 형성되어 개별화된 칩 패키지를 얻을 수 있다.
도 51은 본 발명의 칩 패키지에 따른 제4 실시예를 도시한 단면도이다.
도 51을 참조하면, 본 발명의 제4 실시예에 따른 칩 패키지(3100)는 베이스 기판(3110), 칩(3120), 몰딩층(3130) 및 배선부(3140)를 포함한다.
베이스 기판은(3110)은 제2 실시예(2100) 및 제3 실시예(2200)에서 사용된 기판으로 형성될 수 있다.
베이스 기판(3110)은 평판 형태로 형성될 수 있다. 또한, 베이스 기판(3110)은 상하면이 직사각형 형태일 수 있으나, 이에 한정하지는 않는다. 베이스 기판(3110)은 금속 패드(3111)가 형성된 제1면(3112)과 제1면(3112)과 대향되는 제2면(2113)을 갖는다. 제1면(3112)에 형성된 금속 패드(3111)는 신호가 입출력되거나 전원이 공급되는데 사용될 수 있으며, 금속 패드(3111)의 재질로는 접촉부의 부식을 막고 접촉 성능을 높이기 위해 무전해 니켈금도금(Electronic Nickel Immersion gold, ENIG)으로 형성될 수 있다.
베이스 기판(3110)의 제2면(3113)에는 비아 포스트(3114)와 안착홈(3115)이 형성될 수 있다. 비아 포스트(3114)는 제2면(3113)에 돌출되도록 형성되되, 칩(3120)의 높이보다 높거나, 또는 낮게 형성될 수 있으며, 내부에 형성된 내부 배선(3116)에 의해 금속 패드(3111)와 전기적으로 연결될 수 있다. 또한, 비아 포스트(3114)의 직경은 내부 배선(3116)의 직경보다 크거나 같게 형성될 수 있다.
도 52 내지 도 54는 본 발명의 제4 실시예에 따른 비아 포스트 배치를 나타내는 평면도이다.
비아 포스트(3114)는 도 52에서와 같이, 칩(3120)을 둘러싸도록 형성되거나, 도 53 및 도 54에서와 같이, 칩(3120)의 일측 또는 양측에 형성될 수 있다. 따라서, 비아 포스트(3114)의 내부 배선(3116)과 연결되는 배선층(3141)은 도 52 내지 도 54에 도시한 비아 포스트(3114)의 배치에 따라 변경될 수 있다.
내부 배선(3116)은 비아컨택(3117), 비아(3118) 및 하부 배선(3119)을 포함하며, 비아컨택(3117)과 하부 배선(3119)은 비아(3118)에 의해 전기적으로 연결될 수 있다. 비아컨택(3117) 및 하부 배선(3119)은 비아(3118)와 일체화며, 동일 재질로 제공됨이 바람직하다. 하부 배선(3119)은 비아(3118)로부터 일정 거리 신장된 형태로 제공될 수 있으며 금속 패드(3111)와 전기적으로 연결될 수 있다.
또한, 비아 포스트(3114)는 후술할 제1 몰드 비아(3131)와 배선부(3140)에 의해 칩(3120)과 전기적으로 연결될 수 있다. 안착홈(3115)은 베이스 기판(3110)의 제2면(3113) 상에 비아 포스트(3114) 사이에 홈 형태로 형성될 수 있다. 안착홈(3115) 내에는 칩(3120)이 배치되되, 안착홈(3115)의 크기는 칩(3120)의 크기보다 더 크게 형성될 수 있다.
베이스 기판(3110)은 제2 실시예(2100) 및 제3 실시예(2200)에서 사용된 인쇄회로기판이 적용될 수 있다.
베이스 기판(3110)의 안착홈(3115)에는 접착층(3150)을 이용하여 칩(3120)이 배치될 수 있다. 칩(3120)의 일면은 회로가 형성되는 활성영역을 포함하는 활성면일 수 있다. 한편, 칩(3120)의 활성면과 대향되는 배면은 비활성면일 수 있다. 이와 달리, 칩(3120)의 양면이 모두 활성면으로 마련되는 경우를 포함한다. 칩(3120)의 활성면에는 외부와 신호를 교환하기 위한 패드(3121)가 복수로 마련될 수 있으며, 패드(3121)는 알루미늄(Al)과 같은 도전성 물질막으로 형성될 수 있다. 패드(3121)는 칩(3120)과 일체로 형성되는 것을 포함한다.
상기 칩(3120)의 패드(3121)가 형성된 활성면은 배선부(3140)를 향하도록 배치될 수 있다. 즉, 칩(3120)의 비활성면은 비활성면 하부에 형성된 접착층(3150)을 통해 베이스 기판(3110)과 마주하도록 배치될 수 있다.
또한, 본 발명에 따른 칩 패키지의 칩(3120)이 지문센서로 적용시에는 칩(3120) 활성면에 지문을 감지하는 센싱부(3122)를 포함할 수 있다. 센싱부(3122)는 다양한 형태로 이루어질 수 있으며, 일예로, 도전체를 이용하여 형성될 수 있다. 센싱부(3122)는 사용자의 손가락의 지문의 산과 골의 형상에 따른 높이 차에 의한 정전용량의 차이를 찾을 수 있으며, 지문의 이미지를 스캐닝(Scanning)하여 지문 이미지를 만들어 낼 수 있다. 따라서, 본 발명에 따른 칩(3120)의 활성면은 배선부(3140)에 대해 개방된 형태로 형성될 수 있으며, 개방된 활성면에 의해 외부 정보, 일예로, 사용자의 손가락에 의한 지문 정보를 수집할 수 있다. 또한, 본 발명에서의 칩(3120)의 센싱부(3122)는 지문센서로써 설명되나, 상기 칩(3120)은 지문센서의 센싱 외에 전자기 센싱, 광 센싱 및 의료 센싱 등의 칩으로도 적용이 가능하다.
베이스 기판(3110)과 칩(3120) 상에는 몰딩층(3130)이 형성될 수 있다. 또한, 몰딩층(3130)은 칩(3120)의 활성면 상부와 측면 및 베이스 기판(3110) 상부와 비아 포스트(3114)를 감싸도록 형성될 수 있다. 즉, 베이스 기판(3110)의 금속 패드(3111)가 형성된 제1면(3112)은 몰딩층(3130)으로부터 노출될 수 있다.
또한, 몰딩층(3130)에는 제1 몰드 비아(3131) 및 제2 몰드 비아(3132)가 포함될 수 있다. 제1 몰드 비아(3131)는 상기 비아 포스트(3114) 상부에 형성될 수 있고, 제2 몰드 비아(3132)는 칩(3120)의 패드(3121) 상에 형성될 수 있다. 제1 몰드 비아(3131)와 제2 몰드 비아(3132)는 도전성 물질로 충진될 수 있다. 여기서, 제1 몰드 비아(3131)는 비아(3131)의 수직 단면의 중심점을 기준으로 하부 방향으로 폭이 좁아지도록 형성될 수 있다.
몰딩층(3130)은 종래에 사용되는 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)나 엔캡슐런트(encapsulant) 등이 아닌 절연막인 폴리이미드(polyimide, PI)로 형성될 수 있다. 따라서, 후술할 배선부(3140) 공정에서 종래의 배선층(3141) 하부에 형성되는 절연층을 생략하고 몰딩층(3130) 상에 바로 배선층(3141) 형성이 가능하다. 즉, 몰딩층(3130) 상에 별도의 절연층을 소모하지 않고 몰딩층(3130) 상에 바로 배선층(3141)을 형성할 수 있기 때문에 배선층(3141) 하부에 별도의 절연층을 형성하는 공정이 생략될 수 있으므로 절연층의 소모를 감소시키고 공정시간을 단축시킬 수 있으며, 절연층 감소에 따른 패키지의 두께를 감소시킬 수 있는 효과를 가진다.
또한, 본 발명에 따른 몰딩층(3130)은 투광성을 가질 수 있다. 종래의 칩 패키지는 몰딩 컴파운드(EMC)로 몰딩층을 형성하고 칩의 활성층 상에 절연층이 형성되기 때문에 몰딩층이 투광일 필요가 없으나, 본 발명에 따른 칩 패키지는 칩(3120)의 활성면이 폴리이미드(PI)로 형성된 몰딩층(3130)으로 매립되고, 몰딩층(3130) 상에 배선층(3141)을 감싸는 절연층(3142)이 형성되기 때문에, 본 발명에 따른 패키지는 센서 패키지로써 기능하기 위해 몰딩층(3130)이 투광성을 가질 수 있다.
배선부(3140)는 칩(3120)의 패드(3121)와 비아 포스트(3114)를 전기적으로 연결하도록 마련될 수 있다. 일예로, 배선부(3140)는 배선층(3141) 및 절연층(3142)을 포함할 수 있다. 절연층(3142)은 절연물질로 형성되어 배선층(3141)을 절연하도록 마련된다.
배선층(3141)은 도전성 물질을 포함하는 것으로, 재배치 공정을 통해 몰딩층(3130) 상에 형성될 수 있다. 다만, 본 발명에 따른 칩 패키지의 칩(3120)이 지문센서로써 기능을 수행시에는, 상기 배선층(3141)을 칩(3120)의 활성면이 개방되도록 형성함으로써 칩(3120)의 센싱부(3122)가 개방된 형태를 취하도록 하는 것이 바람직하다. 칩(3120)은 제1 몰드 비아(3131), 배선층(3141), 제2 몰드 비아(3132) 및 비아 포스트(3114)를 통해 베이스 기판(3110)과 전기적으로 연결될 수 있다.
절연층(3142)은 배선층(3141) 상에 형성되어 배선층(3141)을 외부로부터 절연시키도록 형성될 수 있다. 즉, 절연층(3142)은 몰딩층(3130)과 배선부(3140)의 노출된 면에 적층될 수 있다. 다만, 도면에는 절연층(3142)이 배선층(3141)을 밀봉하는 것을 도시하였지만, 이와 달리 절연층(3142)이 배선층(3141)의 일부를 노출시키도록 마련될 수 있으며, 노출된 배선층(3141)을 통해 외부(메인 기판, 칩, 또는 패키지 등)와 전기적으로 접속될 수 있다. 즉, 패키지 상에 패키지가 적층되는 POP(Package On Package)구조나 SIP(System in Package)구조를 취할 수 있다. 또한, 복수의 칩이 너비 방향으로 인접하여 또는 접촉하여 배치될 수도 있다.
도 55는 본 발명의 칩 패키지에 따른 제5 실시예를 도시한 단면도이다.
도 55를 참조하면, 본 발명의 제5 실시예에 따른 칩 패키지(3200)는 베이스 기판(3210), 칩(3220), 몰딩층(3230) 및 배선부(3240)를 포함한다.
제5 실시예(3200)에 따른 베이스 기판(3210)은 제4 실시예(3100)에서와 같이, 금속 패드(3211)가 형성된 제1면(3212)과 제1면(3212)과 대향되는 제2면(3213)을 갖는다. 다만, 제5 실시예(3200)에 베이스 기판(3210)은 관통홀(3215)을 가질 수 있다. 관통홀(3215)은 베이스 기판(3210)의 금속 패드(3211) 사이에 베이스 기판(3210)을 관통하도록 형성될 수 있다. 금속 패드(3211) 상에는 베이스 기판(3210)의 제2면(3213)까지 연장되어, 외부로 노출되도록 내부 배선(3216)이 형성될 수 있다.
내부 배선(3216)은 비아컨택(3217), 비아(3218) 및 하부 배선(3219)을 포함하며, 비아컨택(3217)과 하부 배선(3219)은 비아(3218)에 의해 전기적으로 연결될 수 있다. 비아컨택(3217) 및 하부 배선(3219)은 비아(3218)와 일체화며, 동일 재질로 제공됨이 바람직하다. 하부 배선(3219)은 베이스 기판(3210)의 제1면(3212)에 형성된 금속 패드(3211)와 전기적으로 연결될 수 있다.
베이스 기판(3210)에 형성된 관통홀(3215) 내에는 칩(3220)이 배치될 수 있다. 칩(3220)은 패드(3221)가 형성된 활성면이 배선부(3240)와 마주하도록 형성될 수 있다. 또한, 칩(3220)의 비활성면은 베이스 기판(3210)의 금속 패드(3211)가 형성된 제1면(3212)과 동일 평면이 되도록 형성될 수 있다.
베이스 기판(3210)과 칩(3220)의 상에는 몰딩층(3230)이 형성될 수 있다. 또한, 몰딩층(3230)은 제4 실시에서와 같이, 칩(3220)의 활성면 상부와 측면 및 베이스 기판(3210) 상부와 관통홀(3215) 내에 충진될 수 있다. 다만, 베이스 기판(3210)의 금속 패드(3211)가 형성된 제1면(3212) 및 반도체 기판의 비활성면은 몰딩층(3230)으로부터 노출될 수 있다.
몰딩층(3230)은 제1 몰드 비아(3231) 및 제2 몰드 비아(3232)를 포함할 수 있다. 제1 몰드 비아(3231)는 상기 베이스 기판(3210)의 노출된 내부 배선(3216) 상에 형성될 수 있고, 제2 몰드 비아(3232)는 칩(3220)의 패드(3221) 상에 형성될 수 있다. 제1 몰드 비아(3231)와 제2 몰드 비아(3232)는 도전성 물질로 충진될 수 있다.
몰딩층(3230)은 칩(3220)의 활성면 상부와 측면 및 베이스 기판(3210) 상부와 관통홀(3215) 내부가 충진되도록 형성될 수 있다. 즉, 베이스 기판(3210)의 금속 패드(3211)가 형성된 제1면(3212)과 칩(3220)의 비활성면은 몰딩층(3230)으로부터 노출될 수 있다.
또한, 몰딩층(3230)은 제4 실시예(3100)에서와 같이 절연막인 폴리이미드(polyimide, PI)로 형성될 수 있다. 따라서, 후술할 배선부(3240) 공정에서 배선층(3241) 하부에 형성되는 절연층을 생략하고 몰딩층(3230) 상에 바로 배선층(3241) 형성이 가능하다.
배선부(3240)는 칩(3220)의 패드(3221)와 베이스 기판(3210)의 내부 배선(3216)을 전기적으로 연결하도록 마련될 수 있다. 일예로, 배선부(3240)는 제4 실시예(3100)에서와 같이 배선층(3241) 및 절연층(3242)을 포함할 수 있다. 절연층(3242)은 절연물질로 형성되어 배선층(3241)을 절연하도록 마련된다.
따라서, 제5 실시예에 따른 칩 패키지(3200)도 제4 실시예에 따른 칩 패키지(3100)와 같이 몰딩층(3230)으로 폴리이미드(PI)를 사용함으로써, 배선부(3240) 형성시 종래의 배선층(3241) 하부에 형성된 절연층이 불필요하기 때문에 제조 공정을 단순화 할 수 있고, 원가를 절감할 수 있는 효과가 있다.
도 56 내지 도 66은 본 발명의 제4 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 56 내지 도 66을 참조하면, 본 발명의 제4 실시예(3100)에 따른 칩 패키지의 제조방법은 금속 패드(3111)가 형성된 제1면(3112)과 상기 제1면(3112)에 대향되는 제2면(3113)을 갖는 베이스 기판(3110)을 준비하는 단계, 상기 베이스 기판(3110)의 제1면(3112)이 접하도록 제1 캐리어 기판(3102) 상에 상기 베이스 기판(3110)을 적층하고, 상기 베이스 기판(3110)에 칩(3120)을 배치하는 단계, 상기 베이스 기판(3110)과 상기 칩(3120)을 몰딩층(3130)으로 매립하는 단계, 상기 몰딩층(3130) 상에 제1 몰드 비아(3131) 및 제2 몰드 비아(3132)를 형성하는 단계 및 상기 몰딩층(3130) 상에 배선부(3140)를 형성하고, 상기 칩(3120)의 패드(3121)와 상기 비아 포스트(3114)를 전기적으로 연결시키는 단계를 포함한다.
단, 본 발명의 제4 실시예(3100)에 따른 칩 패키지의 제조방법은 베이스 기판(3110)을 준비하는 단계에서 상기 베이스 기판(3110) 상에 비아 포스트(3114)와 상기 칩(3120)이 배치되는 안착홈(3115)을 형성하는 단계를 더 포함할 수 있다.
도 56 내지 도 59는 베이스 기판(3110)에 비아 포스트(3114) 및 안착홈(3115)을 형성하는 과정을 도시한다. 즉, 내부 배선(3116)이 형성된 베이스 기판(3110)을 준비한다. 베이스 기판(3110) 내에 형성된 내부 배선(3116)은 비아컨택(3117), 비아(3118) 및 하부 배선(3119)을 포함하며, 비아컨택(3117)과 하부 배선(3119)은 비아(3118)에 의해 전기적으로 연결될 수 있다. 비아컨택(3117) 및 하부 배선(3119)은 비아(3118)와 일체화며, 동일 재질로 제공됨이 바람직하다. 하부 배선(3119)은 비아(3118)로부터 일정 거리 신장된 형태로 제공될 수 있으며 베이스 기판(3110)의 제1면(3112)에 형성된 금속 패드(3111)와 전기적으로 연결될 수 있다.
베이스 기판(3110)이 준비되면, 베이스 기판(3110)에서 노출된 비아컨택(3117)을 마스크(3101)를 이용하여 마스킹 한다. 마스킹 후 베이스 기판(3110)의 제2면(3113)을 블라스팅(Blasting) 공정을 수행하여, 제2면(3113) 상에 비아 포스트(3114) 및 안착홈(3115)을 형성한다. 여기서, 베이스 기판(3110)은 일예로, 회로가 인쇄된 인쇄회로기판(printed circuit board, PCB) 또는 연성인쇄회로기판(flexible printed circuit board, FPCB) 일 수 있으며, 바람직하게는 양면 인쇄회로기판(double-side PCB) 일 수 있다. 또한, 인쇄회로기판은 박형의 필름(Film), 글래스(Glass), 또는 테이프(Tape) 등을 포함한다.
도 60 내지 도 62는 베이스 기판(3110)에 칩(3120)을 배치하는 과정을 도시한다. 즉, 베이스 기판(3110)을 제1 캐리어 기판(3102) 상에 형성된 제1 접착부(3103)에 적층하고, 적층된 베이스 기판(3110)의 안착홈(3115) 바닥에 칩(3120)을 접착시키기 위한 접착층(3150)을 형성한다. 상기 제1 접착부(3103)는 액상 접착제 또는 접착 테이프일 수 있다.
접착층(3150)을 형성한 후에는 칩(3120)이 제2 캐리어 기판(3104) 상에 제2 접착부(3105)를 이용하여 접착될 수 있다. 이때, 칩(3120)의 패드(3121)가 형성된 활성면이 제2 캐리어 기판(3104)과 마주하도록 접착될 수 있다. 상기 제2 캐리어 기판(3104)은 제1 캐리어 기판(3102)과 같이 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer) 등을 포함할 수 있으며, 상기 제2 접착부(3105)는 액상 접착제 또는 접착 테이프일 수 있다.
제2 캐리어 기판(3104) 상에 적층된 칩(3120)은 상기 접착층(3150)이 형성된 안착홈(3115) 내에 적층될 수 있다. 즉, 칩(3120)의 비활성면이 접착층(3150)과 접하여 베이스 기판(3110) 상에 배치되도록 적층되고, 경화공정을 통해 경화될 수 있다.
도 63은 베이스 기판(3110)과 칩(3120)을 몰딩층(3130)으로 매립하는 단계를 도시한다. 즉, 제2 접착부(3105)를 포함한 제2 캐리어 기판(3104)을 제거하고, 베이스 기판(3110)과 칩(3120)을 몰딩층(3130)으로 매립할 수 있다. 몰딩층(3130)은 종래에 사용되는 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)나 엔캡슐런트(encapsulant) 등이 아닌 절연막인 폴리이미드(polyimide, PI)로 형성될 수 있다. 따라서, 후술할 배선부(3140) 공정에서 종래의 배선층(3141) 하부에 형성된 절연층을 생략하고 몰딩층(3130) 상에 바로 배선층(3141) 형성이 가능하다.
몰딩층(3130)은 칩(3120)의 활성면 상부와 측면 및 베이스 기판(3110) 상부와 비아 포스트(3114)를 감싸도록 형성될 수 있다. 즉, 베이스 기판(3110)의 금속 패드(3111)가 형성된 제1면(3112)은 몰딩층(3130)으로부터 노출될 수 있다.
또한, 몰딩층(3130)에는 패터닝(patterning) 공정을 통해 제1 몰드 비아(3131) 및 제2 몰드 비아(3132)를 형성할 수 있다. 제1 몰드 비아(3131)는 상기 비아 포스트(3114) 상부에 형성될 수 있고, 제2 몰드 비아(3132)는 칩(3120)의 패드(3121) 상에 형성될 수 있다.
도 64 및 도 65는 몰딩층(3130) 상에 배선부(3140)를 형성하는 과정을 도시한다. 즉, 몰딩층(3130)에 제1 몰드 비아(3131) 및 제2 몰드 비아(3132)를 형성한 후에 몰딩층(3130) 상에 배선부(3140)를 형성할 수 있다. 배선부(3140)가 형성되기 전에 제1 몰드 비아(3131)와 제2 몰드 비아(3132)는 도전성 물질로 충진될 수 있다. 예를 들어 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있으며, 다른 예로는 도전성 페이스트 또는 솔더 레지스트 잉크(solder resist ink)일 수 있다.
배선부(3140)는 칩(3120)의 패드(3121)와 비아 포스트(3114)를 전기적으로 연결하도록 마련될 수 있다. 일예로, 배선부(3140)는 배선층(3141) 및 절연층(3142)을 포함할 수 있다. 절연층(3142)은 절연물질로 형성되어 배선층(3141)을 절연하도록 마련된다.
배선층(3141)은 몰딩층(3130) 상에 형성되되, 제1 몰드 비아(3131)와 제2 몰드 비아(3132)를 전기적으로 연결하도록 형성될 수 있다. 즉, 배선층(3141)에 의해 칩(3120)은 제1 몰드 비아(3131), 배선층(3141), 제2 몰드 비아(3132) 및 비아 포스트(3114)를 통해 베이스 기판(3110)과 전기적으로 연결시킬 수 있다.
다만, 본 발명에 따른 칩 패키지의 칩(3120)이 지문센서로써 기능을 수행시에는, 상기 배선층(3141)을 칩(3120)의 활성면이 개방되도록 형성함으로써 칩(3120)의 센싱부(3122)가 개방된 형태를 취하도록 하는 것이 바람직하다.
배선층(3141)은 도전성 물질로 금속을 포함할 수 있고, 예를 들어, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있으며, 증착, 도금, 프린팅 등 다양한 방법을 이용하여 형성될 수 있다.
상기한 바와 같이, 몰딩층(3130)으로 PI를 사용함으로써 종래와 같이 몰딩층(3130) 상에 별도의 절연층을 소모하지 않고 몰딩층(3130) 상에 바로 배선층(3141)을 형성할 수 있다. 따라서, 배선층(3141) 하부에 별도의 절연층을 형성하는 공정이 생략될 수 있으므로 절연층의 소모를 감소시키고 공정시간을 단축시킬 수 있으며, 절연층 감소에 따른 패키지의 두께를 감소시킬 수 있는 효과가 있다.
배선층(3141)이 형성된 후 절연층(3142)이 형성될 수 있다. 절연층(3142)은 몰딩층(3130)과 배선층(3141)의 노출된 면에 적층될 수 있다. 도면에는 절연층(3142)이 배선층(3141)을 외부로 노출되지 않도록 덮는 것을 도시하였지만, 이와 달리 절연층(3142)의 일부가 제거되어 배선층(3141)을 외부로 노출할 수 있다. 이 때, 노출된 배선층(3141)은 외부와 전기적으로 접속될 수 있는 통로로 사용될 수 있다. 절연층(3142)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.
배선부(3140)가 형성된 후에는 베이스 기판(3110)의 금속 패드(3111)가 노출되도록 제1 캐리어 기판(3102)을 제거한다.
도 67 내지 도 76은 본 발명의 제5 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 67 내지 도 76을 참조하면, 본 발명의 제5 실시예에 따른 칩 패키지(3200)의 제조방법은 금속 패드(3211)가 형성된 제1면(3212)과 상기 제1면(3212)에 대향되는 제2면(3213)을 갖는 베이스 기판(3210)을 준비하는 단계, 상기 베이스 기판(3210)의 제1면(3212)이 접하도록 제1 캐리어 기판(3202) 상에 상기 베이스 기판(3210)을 적층하고, 상기 베이스 기판(3210)에 칩(3220)을 배치하는 단계, 상기 베이스 기판(3210)과 상기 칩(3220)을 몰딩층(3230)으로 매립하는 단계, 상기 몰딩층(3230) 상에 제1 몰드 비아(3231) 및 제2 몰드 비아(3232)를 형성하는 단계 및 상기 몰딩층(3230) 상에 배선부(3240)를 형성하고, 상기 칩(3220)의 패드(3221)와 상기 비아 포스트(3214)를 전기적으로 연결시키는 단계를 포함한다.
또한, 제5 실시예(3200)에 따른 제조방법에서는 베이스 기판(3210)을 준비하는 단계에서 베이스 기판(3210)에 관통홀(3215)을 형성하는 단계와 베이스 기판(3210)에 칩(3220)을 배치하는 단계에서 칩(3220)을 제1 캐리어 기판(202) 상에 적층하는 단계가 더 포함될 수 있다.
도 67 내지 도 70은 베이스 기판(3210)에 관통홀(3215)을 형성하는 과정을 도시한다. 즉, 내부 배선(3216)이 형성된 베이스 기판(3210)을 준비한다. 베이스 기판(3210) 내에 형성된 내부 배선(3216)은 비아컨택(3217), 비아(3218) 및 하부 배선(3219)을 포함하며, 비아컨택(3217)과 하부 배선(3219)은 비아(3218)에 의해 전기적으로 연결될 수 있다. 비아컨택(3217) 및 하부 배선(3219)은 비아(3218)와 일체화며, 동일 재질로 제공됨이 바람직하다. 하부 배선(3219)은 베이스 기판(3210)의 제1면(3212)에 형성된 금속 패드(3211)와 전기적으로 연결될 수 있다.
베이스 기판(3210)이 준비되면, 베이스 기판(3210)에서 노출된 비아컨택(3217)을 마스크(3201)를 이용하여 마스킹 한다. 마스킹 후 베이스 기판(3210)의 제2면(3213)을 블라스팅 공정을 수행하여 베이스 기판(3210) 상에 관통홀(3215)을 형성한다.
도 71 및 도 72에서는 베이스 기판(3210)에 칩(3220)을 배치하는 단계를 도시한다. 제1 접착부(3203)가 형성된 제1 캐리어 기판(3202) 상에 관통홀(3215)이 형성된 베이스 기판(3210)을 적층하고, 칩(3220)을 관통홀(3215) 내에 삽입하여 제1 접착부(3203)를 통해 제1 캐리어 기판(3202) 상에 적층한다. 즉, 제4 실시예(3100)에서 칩(3220)은 제2 캐리어 기판(3204)에 적층된 후 베이스 기판(3210)의 안착홈(3215)에 적층되는 단계를 가지나, 본 발명의 제5 실시예(3200)에서는 칩(3220)이 제1 캐리어 기판(3202) 상에 바로 적층될 수 있기 때문에 제조공정을 단축할 수 있다. 칩(3220)이 제1 캐리어 기판(3202) 상에 적층될 때는 칩(3220)의 비활성면이 제1 캐리어 기판(3202)에 접하도록 적층하는 것이 바람직하다.
도 73은 제5 실시예(3200)에 따른 몰딩층(3230) 매립단계를 도시한다. 즉, 제1 캐리어 기판(3202) 상에 적층된 베이스 기판(3210)과 칩(3220)을 몰딩층(3230)으로 매립할 수 있다. 제4 실시예(3100)에서는 칩(3220)이 제2 캐리어 기판(3104)에 접착되어 있기 때문에 몰딩층(3230)을 형성하기 전에 제2 캐리어 기판(3104)을 제거하는 단계를 가지나, 제5 실시예(3200)에서는 별도의 제2 캐리어 기판(3104)이 사용되지 않기 때문에 제2 캐리어 기판(3104)를 제거하는 단계가 생략될 수 있다. 몰딩층(3230)은 칩(3220)의 활성면 상부와 측면 및 베이스 기판(3210) 상부와 관통홀(3215) 내부가 채워지도록 형성될 수 있다.
또한, 몰딩층(3230)에는 패터닝(patterning) 공정을 통해 제1 몰드 비아(3231) 및 제2 몰드 비아(3232)를 형성할 수 있다. 제1 몰드 비아(3231)는 베이스 기판(3210)의 내부 배선이 노출된 상부에 형성될 수 있고, 제2 몰드 비아(3232)는 칩(3220)의 패드(3221) 상에 형성될 수 있다.
도 74 및 도 75는 배선부(3240) 형성 단계를 도시하며, 이는 제4 실시예(3100)의 배선부(3240) 실시예와 동일한 과정으로 배선부(3240)가 형성될 수 있다. 즉, 배선부(3240)가 형성되기 전에 제1 몰드 비아(3231)와 제2 몰드 비아(3232)에 도전성 물질로 충진한 후 몰딩층(3230) 상에 배선층(3241)을 이용하여 제1 몰드 비아(3231)와 제2 몰드 비아(3232)를 전기적으로 연결하도록 형성될 수 있다. 따라서, 배선층(3241)에 의해 칩(3220)은 제1 몰드 비아(3231), 배선층(3241) 및 제2 몰드 비아(3232)를 통해 베이스 기판(3210)과 전기적으로 연결될 수 있다.
몰딩층(3230)과 배선층(3241)의 노출된 면에 절연층(3242)을 적층하여 배선부(3240) 공정을 완료한 후에는 베이스 기판(3210)의 금속 패드(3211)와 칩(3220)의 비활성면이 노출되도록 제1 캐리어 기판(3202)이 제거될 수 있다.
도 77은 본 발명의 칩 패키지에 따른 제6 실시예를 도시한 단면도이다.
도 77을 참조하면, 본 발명의 제6 실시예에 따른 칩 패키지(4100)는 비아 프레임(4110), 칩(4120), 몰딩층(4130), 상부 재배선층(4140) 및 하부 재배선층(4150)을 포함한다.
비아 프레임(4110)은 절연기판으로 마련될 수 있다. 비아 프레임(4110)은 절연 물질을 포함할 수 있으며, 예를 들어 실리콘(silicon), 글래스(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer)를 포함할 수 있다.
또한, 상기 비아 프레임(4110)은 절연 세라믹 또는 반도체 재질의 세라믹일 수 있다. 상기 절연 세라믹은 다양한 재질을 가지는 바, 금속 산화물 또는 금속 질화물 등이 사용될 수 있으며, 소다라임 글라스 또는 사파이어 등이 사용될 수 있다. 반도체 재질의 세라믹은 실리콘 재질을 가질 수 있으며, 이외에 ZnO, GaN 및 GaAs 등이 사용될 수도 있다. 다만, 상기 비아 프레임(4110)은 사용되는 캐리어 기판 또는 몰딩층(4130)의 재질에 따라 다양하게 선택될 수 있다.
비아 프레임(4110)은 평판 형상으로 마련될 수 있으며, 원형 또는 다각형 등 다양한 형상으로 마련될 수 있다.
비아 프레임(4110) 내에는 상하로 관통된 제1 비아홀(4111)을 포함할 수 있다. 제1 비아홀(4111)은 칩(4120)의 상하 방향으로 전기 신호를 전달하기 위한 통로로 사용되고, 필요에 따라 복수가 형성되거나 그 위치를 달리할 수도 있다. 제1 비아홀(4111)에는 도전성 페이스트 등의 도전성 충진재가 충진될 수 있다. 만일, 상기 비아 프레임(4110)이 반도체 재질을 가지는 경우, 비아 프레임(4110) 외주면 상에는 별도의 절연층이 형성될 수 있다. 상기 절연층은 반도체 재질의 비아 프레임(4110)과 칩(4120) 사이의 전기적 연결을 차단하기 위해 구비될 수 있다. 또한, 비아 프레임(4110)이 반도체 재질을 가지는 경우, 제1 비아홀(4111)의 내주면에도 별도의 절연층이 형성될 수 있다.
제1 비아홀(4111)의 양 단에는 제1 비아 컨택 패드(4112) 및 제2 비아 컨택 패드(4113)가 각각 형성될 수 있다. 제1 비아 컨택 패드(4112) 및 제2 비아 컨택 패드(4113)는 금속을 포함하는 도전성 물질을 사용할 수 있으며, 제1 비아홀(4111)을 통한 전기적 신호를 보다 용이하게 전달하기 위해 사용될 수 있다.
칩(4120)은 비아 프레임(4110)과 인접하도록 배치된다. 칩(4120)의 일면은 회로가 형성되는 활성영역을 포함하는 활성면일 수 있다. 한편, 칩(4120)의 배면은 비활성면일 수 있다. 이와 달리, 칩(4120)의 양면이 모두 활성면으로 마련되는 경우를 포함한다. 칩(4120)의 활성면에는 외부와 신호를 교환하기 위한 패드(4121)가 복수로 마련될 수 있으며, 패드(4121)는 알루미늄(Al)과 같은 도전성 물질막으로 형성될 수 있다. 패드(4121)는 칩(4120)과 일체로 형성되는 것을 포함한다.
상기 칩(4120)의 패드(4121)는 재배선층을 향하도록 배치될 수 있다. 바람직하게는 상부 재배선층(4140)을 향하도록 배치될 수 있다. 바람직하게는 상부 재배선층(4140)을 향하도록 배치될 수 있다. 상기 칩(4120)의 활성면은 제1 비아 컨택 패드(4112)의 일면과 동일 평면을 이룸이 바람직하다.
또한, 본 발명에 따른 칩 패키지의 칩(4120)이 지문센서로 적용시에는 칩(4120) 활성면에 지문을 감지하는 센싱부(4122)를 포함할 수 있다. 센싱부(4122)는 다양한 형태로 이루어질 수 있으며, 일예로, 도전체를 이용하여 형성될 수 있다. 센싱부(4122)는 사용자의 손가락의 지문의 산과 골의 형상에 따른 높이 차에 의한 정전용량의 차이를 찾을 수 있으며, 지문의 이미지를 스캐닝(Scanning)하여 지문 이미지를 만들어 낼 수 있다.
따라서, 본 발명에 따른 칩(4120)의 활성면은 후술할 상부 재배선층(4140)에 대해 개방된 형태로 형성될 수 있으며, 개방된 활성면에 의해 외부 정보, 일예로, 사용자의 손가락에 의한 지문 정보를 수집할 수 있다. 본 발명에서의 칩(4120)의 센싱부(4122)는 지문센서로써 설명되나, 상기 칩(4120)은 지문센서의 센싱 외에 전자기 센싱, 광 센싱 및 의료 센싱 등의 칩(4120)으로도 적용이 가능하다.
또한, 도 1에서 도시한 칩(4120)과 비아 프레임(4110)은 다양한 구조로 형성될 수 있다.
도 78 내지 도 80은 본 발명의 제6 실시예에 따른 비아 프레임과 칩의 구조를 나타내는 평면도이다.
도 78 내지 도 80를 참조하면, 비아 프레임(4110)은 도 78에서와 같이, 내부에 관통홀(4010)을 포함하며, 관통홀(4010) 내부에 칩(4120)이 배치될 수 있다. 즉, 칩(4120) 주위를 둘러싸도록 비아 프레임(4110)이 형성될 수 있다. 따라서, 몰딩층(4130)은 관통홀(4010) 내부를 매립하여 비아 프레임(4110)과 칩(4120)을 일체화 할 수 있다. 또한, 도 79 및 도 80은 칩(4120)의 일측 또는 양측에 비아 프레임(4110)이 배치되는 구조를 나타낸다. 즉, 도 79에서와 같이, 비아 프레임(4110)이 칩(4120)의 일측에 배치되거나, 도 80에서와 같이, 비아 프레임(4110)이 칩(4120)의 양측에 배치될 수 있다. 본 발명의 제6 실시예에 따른 칩 패키지(4100)는 도 79에서와 같이 비아 프레임(4110)이 칩(4120)의 일측에 배치되는 구조를 취할 수 있다.
상기와 같이, 칩(4120) 주위의 비아 프레임(4110)의 배치에 따라 칩(4120)의 패드(4121)와 비아를 전기적으로 연결하는 상부 재배선층(4140)의 배선 구조도 비아 프레임(4110)의 구조에 맞게 변경될 수 있다.
계속해서 도 77을 참조하면, 몰딩층(4130)은 칩(4120) 및 비아 프레임(4110)을 일체화하도록 몰딩될 수 있다. 즉, 몰딩층(4130)은 비아 프레임(4110)과 칩(4120)사이의 공간을 충진할 수 있다.
상기 몰딩층(4130)은 통상의 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 재질을 가지며, 액상 또는 분말상으로 공급될 수 있다. 액상으로 공급되는 경우, 용매의 휘발을 통해 몰딩층(4130)으로 형성된다. 또한, 상기 몰딩층(4130)은 절연성 고분자를 주성분으로 하고, 실리카 입자 등이 포함될 수 있다.
몰딩층(4130)은 칩(4120)의 활성면과 동일 평면에 위치하는 제1 면(4131)과 상기 제1 면(4131)과 대향되는 면인 제2 면(4132)을 가질 수 있다.
또한, 몰딩층(4130)은 제2 비아홀(4133)을 포함할 수 있다. 제2 비아홀(4133)은 몰딩층(4130)의 제2 면(4132)에서부터 상기 제2 비아 컨택 패드(4113)까지 연장되도록 비아를 형성함으로써 몰딩층(4130) 내에 형성될 수 있다. 일예로, 제2 비아홀(4133)의 폭은 상기 제1 비아홀(4111)의 폭보다 좁거나 또는, 넓은 폭을 가질 수 있으며, 폭이 점차 증가하다 다시 감소하는 솔더볼 형태를 가질 수 있다.
제2 비아홀(4133) 내부는 제1 비아홀(4111)과 같이 도전성 페이스트 등의 도전성 충진재가 충진될 수 있으며, 제2 비아 컨택 패드(4113)를 통해 제1 비아홀(4111)과 전기적으로 연결될 수 있다.
또한, 제2 비아홀(4133) 하부에는 제3 비아 컨택 패드(4160)가 형성될 수 있다. 즉, 제2 비아홀(4133) 일측은 제2 비아 컨택 패드(4113)와 접하고, 타측은 제3 비아 컨택 패드(4160)와 접할 수 있다. 제3 비아 컨택 패드(4160)는 몰딩층(4130)의 제2 면(4132) 상에 형성될 수 있으며, 후술할 하부 재배선층(4150)과 전기적으로 연결될 수 있다.
도 81은 본 발명의 제6 실시예에 따른 비아홀의 다른 실시예를 나타내는 도면이다.
도 81을 참조하면, 제1 비아홀(4111)과 제2 비아홀(4133) 내에 관통배선(4114)이 포함될 수 있다. 관통배선(4114)은 제1 비아홀(4111) 및 제2 비아홀(4133)의 내주면을 따라 마련되는 도전성 물질일 수 있으며, 제1 비아홀(4111) 및 제2 비아홀(4133)에 코팅되는 금속층일 수 있다. 또한, 관통배선(4114)은 이와 달리 비아홀(4111,4133) 내에 2열 이상의 관통배선(4114)이 마련되거나 제1 비아홀(4111) 또는 제2 비아홀(4133) 중 어느 하나의 비아홀에만 형성될 수도 있다.
관통배선(4114)은 원기둥 형상으로 마련될 수 있으며, 관통배선(4114)의 중공부에는 관통부재(4115)가 수용될 수 있다. 관통부재(4115)는 비도전성 레진(resin)일 수 있으며, 관통배선(4114)의 중공부에 충전되도록 형성될 수 있다. 한편, 관통부재(4115)가 도전성 물질로 마련되는 것을 포함한다.
또한, 관통배선(4114)은 솔더볼 등의 형태로 마련되어 비아홀(4111,4113)을 관통하거나, 비아홀(4111,4133)에 충진되는 솔더레지스트 잉크(Solder resist ink)일 수 있다. 관통배선(4114)의 형성 방법은 무전해 도금, 전해 도금, 스퍼터링, 또는 프린팅 등을 포함한다.
관통배선(4114)은 제1 비아홀(4111) 및 제2 비아홀(4133) 모두에 형성되거나, 제1 비아홀(4111) 또는 제2 비아홀(4133) 중 어느 하나의 비아홀에만 형성될 수도 있다.
계속해서 도 77을 참조하면, 본 발명에 따른 칩 패키지(4100)는 상부 재배선층(4140) 및 하부 재배선층(4150)을 포함할 수 있다.
상부 재배선층(4140)은 몰딩층(4130)의 제1 면(4131) 상에 형성될 수 있으며, 하부 재배선층(4150)은 몰딩층(4130)의 제2 면(4132) 상에 형성될 수 있다.
좀 더 상세하게는, 상부 재배선층(4140)은 칩(4120)의 활성면, 몰딩층(4130)의 제1 면(4131) 및 비아 프레임(4110) 상에 형성되어 칩(4120)의 패드(4121)와 제1 비아 컨택 패드(4112)를 전기적으로 연결하도록 마련될 수 있다. 일예로, 상부 재배선층(4140)은 상부 제1 절연층(4141), 상부 배선층(4142) 및 상부 제2 절연층(4143)을 포함할 수 있다.
상부 제1 절연층(4141)은 절연성 물질로 구성되며, 필름의 형태로 제공될 수 있다. 또한, 상부 제1 절연층(4141)은 칩(4120)의 패드(4121)를 노출하고, 상기 비아 프레임(4110)의 제1 비아 컨택 패드(4112)를 오픈하며, 칩(4120)이 활성영역을 차폐한다.
상부 배선층(4142)은 도전성 물질을 포함하는 것으로, 재배치 공정을 통해 상부 제1 절연층(4141) 상에 형성될 수 있다. 상부 배선층(4142)의 일부는 칩(4120)의 패드(4121)를 노출하는 상부 제1 절연층(4141)의 개방 공간을 매립하여 칩(4120)의 패드(4121)와 연결된다. 또한, 상기 상부 배선층(4142)은 비아 프레임(4110)의 제1 비아 컨택 패드(4112)와 전기적으로 연결된다.
다만, 본 발명에 따른 칩 패키지의 칩(4120)이 지문센서로써 기능을 수행시에는, 상기 상부 배선층(4142)을 칩(4120)의 활성면이 개방되도록 형성함으로써 칩(4120)의 센싱부(4122)가 개방된 형태를 취하도록 하는 것이 바람직하다.
상부 배선층(4142)은 도전성 물질로 금속을 포함할 수 있고, 예를 들어, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다.
상부 제2 절연층(4143)은 상부 제1 절연층(4141)과 상부 배선층(4142) 상에 적층되어 상부 배선층(4142)을 외부로부터 절연시키도록 형성될 수 있다. 다만, 도면에는 상부 제2 절연층(4143)이 상부 배선층(4142)을 밀봉하는 것을 도시하였지만, 이와 달리 상부 제2 절연층(4143)이 상부 배선층(4142)의 일부를 노출시키도록 마련될 수 있으며, 노출된 상부 배선층(4142)을 통해 추가적인 배선라인을 형성함으로써 외부(메인 기판, 칩, 또는 패키지 등)와 전기적으로 접속될 수 있다. 즉, 패키지 상에 패키지가 적층되는 POP(Package On Package)구조나 SIP(System in Package)구조를 취할 수 있다. 또한, 복수의 칩(4120)이 너비 방향으로 인접하여 또는 접촉하여 배치될 수도 있다.
하부 재배선층(4150)은 몰딩층(4130)의 제2 면(4132)과 제3 비아 컨택 패드(4160) 상에 형성되어 제3 비아 컨택 패드(4160)를 전기적으로 연결시킬 수 있다. 또한, 하부 재배선층(4150)은 하부 절연층(4151) 및 하부 배선층(4152)을 포함할 수 있다.
하부 절연층(4151)은 상부 절연층과 같이 절연성 물질로 구성되며, 필름의 형태로 제공될 수 있다. 또한, 하부 절연층(4151)은 제3 비아 컨택 패드(4160)를 노출하고, 몰딩층(4130)의 제2 면(4132)을 차폐한다.
하부 배선층(4152)은 도전성 물질을 포함하는 것으로, 재배치 공정을 통해 하부 절연층(4151) 상에 형성될 수 있다. 하부 배선층(4152)의 일부는 제3 비아 컨택 패드(4160)를 노출하는 하부 절연층(4151)의 개방 공간을 매립하여 제3 비아 컨택 패드(4160)와 연결된다.
따라서, 칩(4120)은 칩(4120)의 패드(4121), 상부 재배선층(4140), 제1 비아홀(4111), 제2 비아홀(4133) 및 하부 재배선층(4150)을 통해 전기적으로 연결될 수 있다.
도 82는 본 발명의 칩 패키지에 따른 제7 실시예를 도시한 단면도이다.
도 82를 참조하면, 본 발명의 제7 실시예에 따른 칩 패키지(4200)는 비아 프레임(4210), 칩(4220), 몰딩층(4230), 상부 재배선층(4240), 하부 재배선층(4250), 보호층(4260) 및 LGA 패드(4270)를 포함한다.
비아 프레임(4210), 칩(4220), 몰딩층(4230) 및 상부 재배선층(4240)은 도 77에 도시한 제6 실시예의 칩 패키지(4100)와 구조 및 재질이 동일하다.
상부 재배선층(4240) 상에는 보호층(4260)이 형성될 수 있다. 보호층(4260)은 상부 재배선층(4240)을 커버하도록 형성함으로써 외부로부터 상부 재배선층(4240)이 노출되는 것을 방지할 수 있다. 보호층(4260)은 에폭시 필름, 열 에폭시, 에폭시 수지, B-스테이지 에폭시 필름, 선택적 아크릴 폴리머를 갖는 자외선(UV) B-스테이지 필름, 유전체 필름, 또는 다른 적합한 재료일 수 있다.
하부 재배선층(4250)은 하부 제1 절연층(4251), 하부 배선층(4252) 및 하부 제2 절연층(4253)을 포함할 수 있다.
하부 제1 절연층(4251)은 몰딩층(4230)의 제2 면(4232) 상에 형성될 수 있으며, 몰딩층(4230)과 하부 제1 절연층(4251) 상에는 제2 비아홀(4233)을 포함할 수 있다. 몰딩층(4230) 내에만 형성되었던 제6 실시예(4100)와 달리 제7 실시예(4200)에서는 몰딩층(4230)과 하부 제1 절연층(4251)에 비아를 형성하여 제2 비아 컨택 패드(4213)가 노출되도록 제2 비아홀(4233)이 형성될 수 있다. 제2 비아홀(4233) 내에는 도전성 페이스트 등의 도전성 충진재가 충진되어 제2 비아 컨택 패드(4213)와 전기적으로 연결될 수 있다.
하부 제1 절연층(4251) 및 제2 비아홀(4233) 상에는 하부 배선층(4252)이 형성될 수 있다. 하부 배선층(4252)은 제6 실시예(4100)와 달리 여러 개로 이격되어 형성될 수 있다. 또한, 하부 배선층(4252)은 칩(4220)의 다수의 패드와 각각 연결될 수 있다.
하부 제2 절연층(4253)은 상기 하부 제1 절연층(4251) 및 하부 배선층(4252) 상에 형성되되, 하부 배선층(4252)의 일부가 노출되도록 형성될 수 있다.
노출된 하부 배선층(4252) 상에는 LGA(Land Grid Array) 패드(4270)가 형성된다. 즉, LGA 패드(4270)는 하부 제2 절연층(4253)에 노출된 하부 배선층(4252) 상에 형성될 수 있으며, 하부 배선층(4252)과 같이 여러 개로 이격되어 형성될 수 있다.
LGA 패드(4270)는 칩(4220)이 외부의 회로와 전기적으로 연결될 수 있는 경로를 형성한다. 또한, LGA 패드(4270)와 하부 배선층(4252)은 하부 제2 절연층(4253)에 의해 서로 전기적으로 절연될 수 있다. 즉, 하부 배선층(4252) 상에 종래의 솔더볼 형태가 아닌 LGA 패드(4270)로 형성함으로써 패키지의 두께를 효과적으로 감소시킬 수 있다.
또한, 제7 실시예에 따른 칩 패키지(4200)의 제1 비아홀(4211) 및 제2 비아홀(4233)에도 도 81에 도시한 관통배선(4114) 및 관통부재(4115)가 포함될 수 있다. 관통배선(4114)은 제1 비아홀(4211) 및 제2 비아홀(4233) 모두에 형성되거나, 제1 비아홀(4211) 또는 제2 비아홀(4233) 중 어느 하나의 비아홀에만 형성될 수도 있다.
도 83 내지 도 91은 본 발명의 제6 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 83 내지 도 91을 참조하면, 도 83에서는 캐리어 기판(4101) 상에 비아 프레임(4110) 및 칩(4120)이 적층되는 단계를 도시한다. 비아 프레임(4110)은 절연기판으로 마련될 수 있다. 비아 프레임(4110)은 절연 물질을 포함할 수 있으며, 예를 들어 실리콘(silicon), 글래스(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer)를 포함할 수 있다. 비아 프레임(4110)은 평판 형상으로 마련될 수 있으나, 원형 또는 다각형 형상으로 마련되는 것도 가능하다.
또한, 비아 프레임(4110)은 칩(4120) 주위를 둘러싸도록 관통홀이 형성된 형태이거나, 칩(4120)의 일측 또는 양측에 배치되는 구조를 취할 수 있다.
비아 프레임(4110) 상에는 캐리어 기판(4101)에 적층되기 전에 제1 비아홀(4111)이 형성될 수 있다. 제1 비아홀(4111)은 비아 프레임(4110)을 상하로 관통하도록 마련될 수 있으며, 필요에 따라 복수가 형성되거나 그 위치를 달리할 수도 있다. 제1 비아홀(4111)에는 도전성 페이스트 등의 도전성 충진재가 충진될 수 있다.
또한, 제1 비아홀(4111)의 양 단에는 제1 비아 컨택 패드(4112) 및 제2 비아 컨택 패드(4113)가 각각 형성될 수 있다. 제1 비아 컨택 패드(4112) 및 제2 비아 컨택 패드(4113)는 금속을 포함하는 도전성 물질이 사용될 수 있다.
비아 프레임(4110) 상에 제1 비아홀(4111)과 제1 비아 컨택 패드(4112) 및 제2 비아 컨택 패드(4113)가 형성되면, 캐리어 기판 상에 비아 프레임(4110)과 칩(4120)이 적층될 수 있다. 일예로, 캐리어 기판 상면에는 제1 접착층이 접착되어 제1 접착층 상에 비아 프레임(4110)의 제1 비아 컨택 패드(4112)가 접하도록 적층될 수 있다. 또한, 칩(4120)은 비아 프레임(4110)과 인접하도록 제1 접착층 상에 적층되되, 칩(4120)의 활성면이 제1 접착층에 접하도록 적층될 수 있다.
도 84는 비아 프레임(4110)과 칩(4120)을 몰딩층(4130)으로 매립하는 단계를 도시한다.
몰딩층(4130)은 칩(4120)의 측면 및 비활성면을 매립할 수 있으며, 비아 프레임(4110)의 일 측면 및 제2 비아 컨택 패드(4113)가 매립되도록 캐리어 기판 상에 충진될 수 있다. 따라서, 비아 프레임(4110)과 칩(4120)은 몰딩층(4130)에 의해 일체화 될 수 있으며, 몰딩층(4130)은 비아 프레임(4110)과 칩(4120)을 외부로부터 보호할 수 있다. 또한, 몰딩층(4130)은 칩(4120)의 활성면과 동일 평면에 위치하는 제1 면(4131)과 상기 제1 면(4131)과 대향되는 면인 제2 면(4132)을 가질 수 있다. 몰딩층(4130)은 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 또는 엔캡슐런트(encapsulant)를 포함할 수 있다. 몰딩층(4130)은 인쇄(printing) 방식이나 압축 몰딩(compression molding) 방식을 이용하여 형성될 수 있다.
도 85 및 도 86은 몰딩층(4130)에 제2 비아홀(4133) 및 제3 비아 컨택 패드(4160)를 형성하는 단계를 도시한다.
제2 비아홀(4133)은 도 85에 도시한 바와 같이, 몰딩층(4130)의 제2 면(4132)에서부터 제2 비아 컨택 패드(4113)까지 연장되도록 비아를 형성함으로써 몰딩층(4130) 내에 형성될 수 있다. 바람직하게는 비아 프레임(4110)의 제2 비아 컨택 패드(4113) 상에 제2 비아 컨택 패드(4113)가 노출되도록 형성될 수 있다. 몰딩층(4130) 내에 제2 비아홀(4133)이 형성되면 제2 비아홀(4133) 내에는 도전성 페이스트 등의 도전성 충진재가 충진될 수 있다.
또한, 제2 비아홀(4133) 상에는 도 86에 도시한 바와 같이, 제3 비아 컨택 패드(4160)가 형성될 수 있다. 즉, 제3 비아 컨택 패드(4160)는 제2 비아홀(4133)의 일측과 몰딩층(4130)의 제2 면(4132) 상에 형성될 수 있다. 제3 비아 컨택 패드(4160)는 제1 비아 컨택 패드(4112) 및 제2 비아 컨택 패드(4113)와 동일하게 금속을 포함하는 도전성 물질이 사용될 수 있다.
도 87 및 도 88은 하부 재배선층(4150)을 형성하는 단계를 도시한다. 하부 재배선층(4150)은 몰딩층(4130)의 제2 면(4132) 및 제3 비아 컨택 패드(4160) 상에 형성될 수 있다. 또한, 하부 재배선층(4150)은 하부 절연층(4151) 및 하부 배선층(4152)을 포함할 수 있다.
하부 절연층(4151)은 도 87에 도시한 바와 같이, 몰딩층(4130)의 제2 면(4132)을 덮도록 적층되되, 제3 비아 컨택 패드(4160)를 노출하도록 적층될 수 있다. 제3 비아 컨택 패드(4160)를 노출하는 과정은 식각 공정 또는 레이저 제거 공정을 이용할 수 있다. 하부 절연층(4151)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.
하부 절연층(4151) 상에는 도 88에 도시한 바와 같이, 하부 배선층(4152)이 형성될 수 있다. 하부 배선층(4152)은 도전성 물질을 포함하는 것으로, 재배치 공정을 통해 하부 절연층(4151) 상에 형성될 수 있다. 하부 배선층(4152)의 일부는 제3 비아 컨택 패드(4160)를 노출하는 하부 절연층(4151)의 개방 공간을 매립하여 제3 비아 컨택 패드(4160)와 연결된다. 하부 배선층(4152)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 하부 배선층(4152)은 증착, 도금, 프린팅 등 다양한 방법을 이용하여 형성될 수 있다.
도 89 내지 도 91은 상부 재배선층(4140)을 형성하는 단계를 도시한다.
상부 재배선층(4140)을 형성하기 전에 캐리어 기판이 제거된다. 캐리어 기판이 제거됨으로써 칩(4120)의 활성영역, 비아 프레임(4110) 및 몰딩층(4130)의 제1 면(4131)이 노출될 수 있다. 상부 재배선층(4140)은 상기 노출된 면 상에 형성되어 칩(4120)의 패드(4121)와 제1 비아 컨택 패드(4112)를 전기적으로 연결하도록 형성될 수 있다. 또한, 상부 재배선층(4140)은 상부 제1 절연층(4141), 상부 배선층(4142) 및 상부 제2 절연층(4143)을 포함할 수 있다.
상부 제1 절연층(4141)은 칩(4120)의 활성영역, 비아 프레임(4110) 및 몰딩층(4130)의 제1 면(4131) 상에 형성된다. 좀 더 상세하게는, 상부 제1 절연층(4141)은 칩(4120)의 패드(4121)를 노출하고, 상기 비아 프레임(4110)의 제1 비아 컨택 패드(4112)를 오픈하고, 칩(4120)이 활성영역을 덮도록 형성될 수 있다. 또한, 상부 제1 절연층(4141)은 절연성 물질로 구성되며, 필름의 형태로 제공될 수 있다.
상기 칩(4120)의 패드(4121) 및 상기 제1 비아 컨택 패드(4112)를 노출하는 과정은 식각 공정 또는 레이저 제거 공정을 이용할 수 있다. 상부 제1 절연층(4141)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.
상부 배선층(4142)은 도전성 물질을 포함하는 것으로, 재배치 공정을 통해 상부 제1 절연층(4141) 상에 형성될 수 있다. 상부 배선층(4142)의 일부는 칩(4120)의 패드(4121)를 노출하는 상부 제1 절연층(4141)의 개방 공간을 매립하여 칩(4120)의 패드(4121)와 연결된다. 또한, 상기 상부 배선층(4142)은 비아 프레임(4110)의 제1 비아 컨택 패드(4112)와 전기적으로 연결된다.
다만, 본 발명에 따른 칩 패키지의 칩(4120)이 지문센서로써 기능을 수행시에는, 상기 상부 배선층(4142)을 칩(4120)의 활성면이 개방되도록 형성함으로써 칩(4120)의 센싱부(4122)가 개방된 형태를 취하도록 하는 것이 바람직하다. 상부 배선층(4142)은 도전성 물질로 금속을 포함할 수 있고, 예를 들어, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다.
상부 제2 절연층(4143)은 상부 제1 절연층(4141)과 상부 배선층(4142)의 노출된 면에 적층되어 상부 제1 절연층(4141)과 상부 배선층(4142)을 외부로부터 절연시키도록 형성될 수 있다. 다만, 도면에는 상부 제2 절연층(4143)이 상부 배선층(4142)을 밀봉하는 것을 도시하였지만, 이와 달리 상부 제2 절연층(4143)이 상부 배선층(4142)의 일부를 노출시키도록 마련될 수 있으며, 노출된 상부 배선층(4142)을 통해 추가적인 배선라인을 형성함으로써 외부(메인 기판, 칩, 또는 패키지 등)와 전기적으로 접속될 수 있다. 즉, 패키지 상에 패키지가 적층되는 POP(Package On Package)구조나 SIP(System in Package)구조를 취할 수 있다. 상부 제2 절연층(4143)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.
도 92 내지 도 100은 본 발명의 제7 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 92 내지 도 100을 참조하면, 도 92는 캐리어 기판 상에 비아 프레임(4210) 및 칩(4220)이 적층되는 단계를 도시하고, 도 93은 비아 프레임(4210)과 칩(4220)을 몰딩층(4230)으로 매립하는 단계를 도시한다. 도 92 및 도 93에 도시한 과정은 제6 실시예(4100)와 동일한 과정이므로 상세한 설명은 생략한다.
도 94는 하부 재배선층(4250)의 하부 제1 절연층(4251)을 형성하는 단계를 도시한다. 하부 제1 절연층(4251)은 몰딩층(4230)의 제2 면 상에 몰딩층(4230)을 덮도록 적층될 수 있다.
도 95는 제2 비아홀(4233)을 형성하는 단계를 도시한다. 제2 비아홀(4233)은 하부 제1 절연층(4251)에서부터 제2 비아 컨택 패드까지 연장되도록 형성될 수 있다. 즉, 제2 비아홀(4233)은 하부 제1 절연층(4251)과 몰딩층(4230)에 비아를 형성하여 제2 비아 컨택 패드가 노출되도록 형성될 수 있다.
도 96은 하부 재배선층(4250)의 하부 배선층(4252)을 형성하는 단계를 도시한다. 하부 배선층(4252)이 형성되기 전에 제2 비아홀(4233) 내에는 도전성 페이스트 등의 도전성 충진재가 충진될 수 있다.
도전성 충진재가 충진된 후에는 하부 배선층(4252)이 재배치 공정을 통해 하부 제1 절연층(4251) 및 제2 비아홀(4233) 상에 형성될 수 있다. 하부 배선층(4252)은 제2 비아홀(4233)과 전기적으로 연결되며, 하부 제1 절연층(4251) 상에서 여러 개로 이격되어 형성될 수 있다. 즉, 하부 배선층(4252)은 칩(4220)의 다수의 패드와 각각 연결될 수 있다. 하부 배선층(4252)은 상부 배선층과 마찬가지로 도전성 물질인 금속을 포함할 수 있고, 예를 들어, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다.
도 97은 하부 재배선층(4250)의 하부 제2 절연층(4253)을 형성하는 단계를 도시한다. 하부 제2 절연층(4253)은 하부 제1 절연층(4251) 및 하부 배선층(4252) 상에 형성되되, 하부 배선층(4252)의 일부가 노출되도록 형성될 수 있다. 하부 배선층(4252)을 노출시키기 위해 노출시킬 하부 배선층(4252) 영역에 포토 레지스트를 형성한 후, 상기 포터레지스트가 형성되지 않은 영역에 하부 제2 절연층(4253)을 채움으로써 형성될 수 있다. 따라서, 하부 제2 절연층(4253)은 하부 배선층(4252)의 일부 및 하부 제1 절연층(4251)을 덮도록 형성함으로써 이격되어 형성된 다수의 하부 배선층(4252)은 서로 전기적으로 절연될 수 있다.
도 98은 LGA 패드(4270)를 형성하는 단계를 도시한다. LGA 패드(4270)는 하부 제2 절연층(4253)을 통해 노출된 하부 배선층(4252) 상에 형성될 수 있다. 즉, 하부 제2 절연층(4253)을 통해 노출된 다수의 하부 배선층(4252) 상에 각각 형성될 수 있다. 또한, 다수의 LGA 패드(4270)는 하부 배선층(4252)과 전기적으로 연결되되, 하부 제2 절연층(4253)에 의해 서로 전기적으로 절연될 수 있다.
상기와 같이, 하부 배선층(4252) 상에 LGA 패드(4270)를 형성함으로써 종래의 솔더볼 형태의 외부접속단자 형태보다 패키지의 두께를 효과적으로 감소시킬 수 있다.
도 99는 상부 재배선층(4240)을 형성하는 단계를 도시한다. 상부 재배선층(4240)의 형성 과정은 제6 실시예(4100)와 동일한 과정이므로 상세한 설명은 생략한다.
도 100은 보호층(4260)을 형성하는 단계를 도시한다. 보호층(4260)은 상기 상부 재배선층(4240), 좀 더 상세하게는 상부 제2 절연층 상에 형성될 수 있다. 보호층(4260)을 상부 재배선층(4240)을 커버하도록 형성함으로써 외부로부터 상부 재배선층(4240)이 노출되는 것을 방지할 수 있다. 보호층(4260)은 에폭시 필름, 열 에폭시, 에폭시 수지, B-스테이지 에폭시 필름, 선택적 아크릴 폴리머를 갖는 자외선(UV) B-스테이지 필름, 유전체 필름, 또는 다른 적합한 재료일 수 있다.
상술한 바와 같이, 본 발명에 따른 칩 패키지는 칩(1200) 상에 접착층(1310)을 이용하여 보강층(1300)을 추가로 형성하고, 칩(1200)과 보강층(1300)을 몰딩층(1400)을 이용하여 일체화하도록 몰딩함으로써 패키지의 내구성을 향상시킬 수 있다.
또한, 베이스 기판(2110)과 재배선층(2150) 사이에 솔더볼(2120)을 형성하여 몰딩층(2140)으로 일체화하는 구조를 취함으로써 패키지의 강도를 향상시킬 수 있으며, 몰딩층(3130)으로 폴리이미드(PI)를 사용함으로써 종래와 같이 몰딩층 상에 형성된 별도의 절연층을 소모하지 않고 몰딩층(3130) 상에 바로 배선층(3141)을 형성할 수 있다. 따라서, 배선층(3141) 하부에 별도의 절연층을 형성하는 공정이 생략될 수 있으므로 절연층의 소모를 감소시키고 공정시간을 단축시킬 수 있으며, 절연층 감소에 따른 패키지의 두께를 감소시킬 수 있는 효과가 있다.
더 나아가, 비아 프레임(4110)의 상부 및 하부에 각각 재배선층(4140,4150)을 형성함으로써 칩(4120)과 외부연결단자를 전기적으로 연결시킬 수 있기 때문에 패키지의 두께를 효과적으로 감소시킬 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (36)

  1. 패드가 형성된 활성면과 이에 대응하는 비활성면을 갖는 칩;
    상기 칩을 매립하고, 상기 칩의 활성면과 동일 방향으로 형성된 제1면 및 상기 제1면과 대응하는 면인 제2면을 갖는 봉지부;
    상기 칩과 연결되고, 외부와 전기적으로 접속되는 외부연결단자; 및
    상기 패드 및 상기 외부연결단자와 전기적으로 연결된 배선부를 포함하는 칩 패키지.
  2. 제1항에 있어서, 상기 배선부는,
    상기 봉지부의 제1면에 형성되고, 상기 칩의 영역을 벗어나 연장 형성된 상부 배선부을 더 포함하는 칩 패키지.
  3. 제2항에 있어서, 상기 상부 배선부는,
    상기 칩의 활성면 및 상기 봉지부의 제1면 상에 형성된 상부 절연층; 및
    상기 상부 절연층 상에 형성되고, 상기 패드와 전기적으로 연결된 상부 배선층을 포함하는 칩 패키지.
  4. 제2항에 있어서, 상기 배선부는,
    상기 봉지부의 제2면에 형성된 하부 배선부; 및
    상기 상부 배선부와 상기 하부 배선부를 전기적으로 연결하는 연결부를 포함하는 칩 패키지.
  5. 제4항에 있어서, 상기 하부 배선부는,
    상기 봉지부의 제2면 상에 형성된 하부 절연층; 및
    상기 하부 절연층 상에 형성된 하부 배선층을 포함하는 칩 패키지.
  6. 제4항에 있어서,
    상기 연결부는 상기 봉지부를 관통하여 형성되는 것인 칩 패키지.
  7. 제4항에 있어서, 상기 연결부는,
    몸체부;
    상기 몸체부의 적어도 일부를 관통하는 적어도 하나의 관통부; 및
    상기 관통부에 마련된 도전성 연결부를 포함하는 칩 패키지.
  8. 제7항에 있어서,
    상기 도전성 연결부는 상기 관통부를 매립하거나, 또는 상기 관통부의 측면에 형성되는 것인 칩 패키지.
  9. 제7항에 있어서, 상기 연결부는,
    상기 몸체부의 상측으로 돌출되고, 상기 도전성 연결부를 전기적으로 연결하는 비아 포스트를 포함하는 칩 패키지.
  10. 제9항에 있어서,
    상기 비아 포스트의 직경은 상기 도전성 연결부의 직경보다 크거나 같은 것인 칩 패키지.
  11. 제9항에 있어서,
    상기 칩의 활성 영역 상에 투광성 절연층이 형성된 것인 칩 패키지.
  12. 제1제11항에 있어서, 연결부는,
    상기 봉지부 내에 형성된 제1 몰드 비아 및 제2 몰드 비아를 포함하는 칩 패키지.
  13. 제12항에 있어서, 상부 배선부는,
    상기 봉지부의 제1면과 접하도록 형성되고, 상기 제1 몰드 비아 및 상기 제2 몰드 비아를 전기적으로 연결하는 상부 배선층; 및
    상기 상부 배선층 상에 형성된 상부 절연층을 포함하는 칩 패키지.
  14. 제12항에 있어서,
    상기 제1 몰드 비아는 상기 비아 포스트와 연결되고, 상기 제2 몰드 비아는 상기 패드와 연결되는 것인 칩 패키지.
  15. 제14항에 있어서, 상기 도전성 연결부는,
    상기 제1 몰드 비아와 연결되는 비아컨택;
    상기 비아컨택과 연결되고, 수직으로 연장된 비아; 및
    상기 비아로부터 소정거리 신장되어 상기 외부연결단자와 연결되는 하부 배선을 포함하는 칩 패키지.
  16. 제7항에 있어서,
    상기 도전성 연결부 상에 마련된 접속 패드를 포함하는 칩 패키지.
  17. 제7항에 있어서,
    상기 몸체부는 상기 칩의 비활성 영역으로 연장된 판 형상을 가지며, 상기 판 형상 내측에는 상기 하부 배선부가 형성된 것인 칩 패키지.
  18. 제7항에 있어서,
    상기 몸체부 상측에 상기 상부 배선부와 접촉된 솔더볼을 포함하는 칩 패키지.
  19. 제18항에 있어서,
    상기 솔더볼의 높이는 상기 칩의 활성면과 동일 평면이 되도록 형성되는 것인 칩 패키지.
  20. 제7항에 있어서,
    상기 칩의 비활성면이 상기 몸체부에 접착되는 것인 칩 패키지.
  21. 제4항에 있어서,
    상기 연결부는 상기 봉지부를 관통하여 형성되고, 상기 연결부의 수직 단면의 중심점을 기준으로 상하 방향으로 상기 연결부의 폭이 좁아지는 것인 칩 패키지.
  22. 제7항에 있어서,
    상기 몸체부는 내부 관통공을 갖는 링 형상을 가지며, 상기 관통공 내에 상기 칩이 배치되는 것인 칩 패키지.
  23. 제22항에 있어서,
    상기 봉지부의 제2면에는 상기 도전성 연결부와 상기 하부 배선부를 전기적으로 연결하는 몰드 비아를 포함하는 칩 패키지.
  24. 제4항에 있어서, 상기 연결부는,
    상기 칩의 일측 영역에 배치되거나, 또는 상기 칩의 양측 영역에 배치되는 것인 칩 패키지.
  25. 제4항에 있어서, 상기 연결부는,
    상기 칩 주위를 둘러싸도록 배치되는 것인 칩 패키지.
  26. 제7항에 있어서,
    상기 봉지부는 상기 몸체부의 적어도 측면을 감싸는 것인 칩 패키지.
  27. 제7항에 있어서,
    상기 칩의 활성면은 상기 몸체부의 상측면과 동일 평면상에 배치되거나, 또는 상기 칩의 활성면이 상기 몸체부의 상측면보다 돌출되도록 배치되는 것인 칩 패키지.
  28. 제7항에 있어서,
    상기 몸체부의 두께가 상기 칩의 두께보다 두꺼운 것인 칩 패키지.
  29. 제4항에 있어서,
    상기 칩의 비활성면에 마련된 보강층을 더 포함하는 칩 패키지.
  30. 제29항에 있어서,
    상기 보강층은 SUS, Cu, Ag, Au, W, Pt, Cr, 에폭시 및 우레탄 중 어느 하나로 형성되는 것인 칩 패키지.
  31. 제29항에 있어서,
    상기 보강층은 판 형상을 가지되, 상기 연결부의 적어도 일부를 노출시키는 것인 칩 패키지.
  32. 제29항에 있어서, 상기 보강층은,
    상기 연결부가 삽입되도록 형성된 삽입홀; 및
    상기 봉지부가 상기 보강층 하부로 주입되어 상기 칩을 매립하도록 형성된 주입홀을 포함하는 칩 패키지.
  33. 제4항에 있어서,
    상기 외부연결단자는 상기 봉지부의 제1면 영역에 형성되고, 상기 상부 배선부와 전기적으로 접속되는 것인 칩 패키지.
  34. 제4항에 있어서,
    상기 외부연결단자는 상기 봉지부의 제2면 영역에 형성되고, 상기 연결부와 상기 하부 배선부에 전기적으로 접속되는 것인 칩 패키지.
  35. 제34항에 있어서,
    상기 외부연결단자는 LGA패드를 포함하는 칩 패키지.
  36. 제2항에 있어서,
    상기 상부 배선부 상에 상기 상부 배선부를 커버하도록 하는 보호층을 더 포함하는 칩 패키지.
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