WO2019124715A1 - 지문 인식 모듈 및 이를 포함하는 전자 디바이스 - Google Patents

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WO2019124715A1
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임성환
민정명
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엘지이노텍 주식회사
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Definitions

  • the present invention relates to a fingerprint recognition module, and more particularly, to a fingerprint recognition module having a bending structure and an electronic device including the fingerprint recognition module.
  • a fingerprint sensor is a sensor for detecting fingerprints of a human finger, and is recently widely used as a means for enhancing security in portable electronic devices such as smart phones and tablet computers. That is, by performing the user registration or the security authentication procedure through the fingerprint recognition sensor, the data stored in the portable electronic device can be protected and the security incident can be prevented in advance.
  • the smartphone has a home key at the bottom front. The home key realizes various functions of the smart phone in a one-touch manner, thereby improving usability.
  • the tablet computer has a home key on the bottom front of the main body, similar to the smart phone described above. In this way, on smartphones and tablet computers, the home key allows the portable device to perform the set operation. For example, when using a portable electronic device, pressing the home key or touching it will return the initial screen to provide.
  • the fingerprint recognition module has a structure in which a fingerprint recognition sensor and an ASIC (Application Specific Integrated Circuit) are mounted on a substrate.
  • the fingerprint recognition module can not be directly connected to the main board. That is, a printed circuit board is required between the fingerprint recognition module and the main board.
  • An electronic device having a display portion has a problem in that the thickness thereof increases as a plurality of printed circuit boards are required.
  • the size of a plurality of printed circuit boards may be a limitation to miniaturization of electronic devices.
  • poor bonding of a plurality of printed circuit boards may lower the reliability of the electronic device.
  • Embodiments provide a fingerprint recognition module including a chip-on-film flexible circuit board that can be directly connected to a main board of an electronic device while a fingerprint recognition sensor and an ASIC are mounted on a single board, and an electronic device including the fingerprint recognition module.
  • a fingerprint recognition module includes a substrate; A conductive pattern portion disposed on the substrate; A protective layer partially disposed on one region of the conductive pattern portion; A first chip disposed over the exposed conductive pattern portion through a first open region of the passivation layer; And a second chip disposed on the conductive pattern portion exposed through the second open region of the protective layer, wherein the first chip is a fingerprint sensor and the second chip is an application-specific integrated circuit, Includes a first non-bending region located at one end, a second non-bending region located at the other end opposite to the one end, and a bending region located between the first and second non-bending regions, The open region is located on the first non-bending region, and the second open region is located on the second non-bending region.
  • the conductive pattern portion may include an upper conductive pattern portion disposed on an upper surface of the substrate, a lower conductive pattern portion disposed on a lower surface of the substrate, and a conductive pattern portion passing through the substrate, wherein each of the upper and lower conductive pattern portions includes a wiring pattern layer disposed on the substrate, a first plating layer disposed on the wiring pattern layer and including tin, and a second plating layer disposed on the first plating layer, And includes a second plated layer containing tin.
  • the conductive pattern portion exposed through the first open region has a thickness ranging from 7 ⁇ to 10 ⁇ .
  • the bent region is a region between the first open region and the second open region.
  • the area between the first open area and the second open area has an interval in the range of 3.2 ⁇ to 10 mm.
  • the area between the second open area and the third open area has an interval in the range of 1.0 mm to 2 mm.
  • first non-bending region further includes an adhesive layer disposed opposite the second non-bending region and disposed between the first and second non-bending regions.
  • the apparatus further includes an outer lead pattern portion located on the second non-bend region and exposed through the fourth open region of the protective layer and connected to the main board.
  • the conductive pattern portion located on the first non-bent region is covered with the protective layer except for the first open region.
  • the semiconductor device further includes a side molding portion disposed around the first chip, the side molding portion surrounding the space existing between the first chip and the substrate.
  • an electronic device includes a substrate; A conductive pattern portion disposed on the substrate; A protective layer partially disposed on one region of the conductive pattern portion; A first chip disposed over the exposed conductive pattern portion through a first open region of the passivation layer; And a second chip disposed on the conductive pattern portion exposed through the second open region of the protective layer, wherein the first chip is a fingerprint sensor and the second chip is an application-specific integrated circuit, Includes a first non-bending region located at one end, a second non-bending region located at the other end opposite to the one end, and a bending region located between the first and second non-bending regions, A fingerprint recognition module in which an open area is located on the first non-bending area and the second open area is located on the second non-bending area; A display attached to the first chip; And a main board connected to the conductive pattern part located on the second non-bend area of the fingerprint recognition module.
  • the display unit may further include: a display panel; And a cover window positioned on the display panel, wherein the first chip is attached to a lower surface of the display panel or a bottom surface of the cover window.
  • a flexible circuit board for a chip-on-film having a two-layer structure is applied to a substrate of a fingerprint recognition module, and the substrate area can be drastically reduced corresponding to the fine pitch.
  • the vibration space of the fingerprint sensor can be ensured, Can be improved.
  • the fingerprint recognition module and the main board can be directly connected. Accordingly, the size and thickness of the flexible circuit board for transmitting the signal sensed by the fingerprint recognition module to the main board can be reduced. In addition, it is possible to shorten the signal distance transmitted from the fingerprint recognition chip to the main board, thereby speeding up fingerprint recognition.
  • the flexible circuit board for an all-in-one chip-on-film, the chip package including the same, and the electronic device including the same can expand the space and / or the battery space of other components.
  • connection of a plurality of printed circuit boards is not required, the convenience of the process and the reliability of the electrical connection can be improved.
  • the fingerprint recognition module and the electronic device including the fingerprint recognition module according to the embodiments can be suitable for an electronic device having a high-resolution display portion.
  • the embodiment of the present invention it is possible to protect the first chip and the second chip from invasion or impact by adding a side molding part to the periphery of the first chip and the second chip, Can be improved.
  • the respective distances from the first chip to the second chip are set to be at least 1.6 ⁇ around the bending line. Therefore, when bending the fingerprint recognition module, it is possible to prevent the bonding portion from cracking due to the bending external force.
  • the distance between the second chip and the third chip is made as close as possible to be at least 1.0 mm or more. Therefore, the signal loss caused by the distance between the second chip and the third chip can be minimized. In addition, it is possible to prevent the third chip from being displaced due to the distance between the second chip and the third chip being closer to 1.0 mm.
  • the flexible circuit board constituting the fingerprint recognition module has a bending structure. Accordingly, the total length of the fingerprint recognition module can be reduced.
  • 1A is a cross-sectional view of an electronic device having a display portion including a conventional printed circuit board.
  • 1B is a plan view of the printed circuit board according to FIG.
  • FIG. 2A is a cross-sectional view of an electronic device having a display unit including a fingerprint recognition module according to an embodiment.
  • FIG. 2B is a cross-sectional view of the flexible circuit board for a chip-on-film of the fingerprint recognition module according to FIG.
  • FIG. 2C is a plan view of the flexible circuit board for a chip-on-film of the fingerprint recognition module according to FIG.
  • 3A is a cross-sectional view of a flexible circuit board of a fingerprint recognition module according to an embodiment of the present invention.
  • FIG. 3B is a cross-sectional view illustrating a fingerprint recognition module including the flexible circuit board of FIG. 3A.
  • FIG. 4 is a view showing a bending form of the fingerprint recognition module of FIG. 3b.
  • FIG. 5 is another cross-sectional view of a flexible circuit board for a chip-on film according to an embodiment.
  • FIG 6 is another cross-sectional view of the fingerprint recognition module including the on-film flexible circuit board according to the embodiment.
  • FIG. 7 is an enlarged cross-sectional view of one area of a flexible circuit board for a chip-on film according to an embodiment.
  • 8A is a cross-sectional view of an electronic device including a fingerprint recognition module according to an embodiment.
  • 8B is another cross-sectional view of an electronic device including a fingerprint recognition module according to an embodiment.
  • 8C is another cross-sectional view of an electronic device including a fingerprint recognition module according to an embodiment.
  • FIGS 9 through 13 are illustrations of various electronic devices including a fingerprint recognition module.
  • each layer (film), area, pattern or structure may be referred to as being "on” or “under / under” Quot; includes all that is formed directly or through another layer.
  • the criteria for top / bottom or bottom / bottom of each layer are described with reference to the drawings.
  • a printed circuit board according to a comparative example will be described with reference to Figs. 1A to 1B.
  • the electronic device having the display portion requires at least two boards in addition to the main board 40.
  • the substrate included in the electronic device including the display portion according to the comparative example may be at least two.
  • the electronic device including the display unit according to the comparative example may include the first substrate 10 and the second substrate 20.
  • the first substrate 10 may be an FPCB or a silicon wafer.
  • the second substrate 20 is a flexible printed circuit board (FPCB).
  • FPCB flexible printed circuit board
  • the overall thickness of the electronic device can be increased.
  • the electronic device having the display portion according to the comparative example since the first and second substrates are required between the display panel and the main board, the overall thickness of the electronic device can be increased.
  • the electronic device having the display portion according to the comparative example requires the first and second substrates stacked up and down, the overall thickness of the electronic device can be increased.
  • the first substrate 10 and the second substrate 20 are formed by different processes.
  • the first substrate 10 is manufactured by a general lamination process
  • the second substrate 20 is manufactured by a sheet process.
  • the process efficiency may be lowered.
  • the chip package including the substrate according to the comparative example has a difficulty in arranging different kinds of chips on one substrate, separate first and second substrates are required.
  • the chip package including the substrate according to the comparative example has a problem that it is difficult to connect different types of chips on one substrate.
  • the first substrate 10 is connected to the second substrate 20 and the second substrate 20 is connected to the main board 40 in order to recognize or process the fingerprint from the object approaching the upper part of the display panel 30, Lt; / RTI >
  • the electronic device having the display unit according to the comparative example is disposed between the cover window 70 and the first substrate 10, between the first substrate 10 and the second substrate 20, 20 and the main board 40 may be separately required. That is, since the electronic device having the display unit according to the comparative example requires a plurality of adhesive layers, the reliability of the electronic device may deteriorate due to poor connection of the adhesive layer.
  • the adhesive layer disposed between the first printed circuit board 10 and the second printed circuit board 20 connected in an up-and-down direction can increase the thickness of the electronic device.
  • the length L1 in one direction is the sum of the lengths of the first substrate 10 and the second substrate 20, respectively.
  • the normal length L1 is about 300 mm.
  • the electronic device according to the comparative example requires a plurality of substrates, the space for mounting other components or the space for disposing the battery 60 can be reduced. Further, since the fingerprint recognition part is mounted outside the display part, there is a problem that the size of the entire device must be increased.
  • various electronic devices including a wearable device are required to have an expanded battery space for the convenience of the user.
  • the first chip, the second chip and the third chip of different kinds may be disposed on the first substrate 10 and the second substrate 30, respectively. Accordingly, the thickness of the adhesive layer 50 between the first substrate 10 and the second substrate 30 and the thickness of the second substrate 30 increase the thickness of the electronic device.
  • the defective bonding of the first and second substrates has a problem of lowering the reliability of the electronic device.
  • the embodiment can provide a fingerprint recognition module including a flexible circuit board for a chip-on-film having a novel structure in which a plurality of chips can be mounted on one substrate, and an electronic device including the fingerprint recognition module.
  • the electronic device can use one printed circuit board to transmit the fingerprint recognition signal obtained from the object approaching one side of the display panel to the main board.
  • the printed circuit board included in the electronic device including the display unit according to the embodiment may be one flexible printed circuit board. Accordingly, the fingerprint recognition module 100 including the flexible circuit board for the chip on film according to the embodiment is bended between the display part and the main board facing each other and connected to the display part and the main board .
  • the fingerprint recognition module 100 including the flexible circuit board for a chip on film according to the embodiment may be a single substrate for arranging a plurality of chips of different kinds.
  • a fingerprint recognition module 100 including a flexible circuit board for a chip on film includes a first chip c1, a second chip c2 and a third chip c3 of different types And may be a substrate for disposing.
  • the thickness t2 of the flexible circuit board for the chip on film of the fingerprint recognition module 100 according to the embodiment may be 20 to 100 ⁇ ⁇ before bending.
  • the thickness t2 of the flexible circuit board for a chip on film according to the embodiment before bending may be 30 to 80 ⁇ ⁇ .
  • the thickness t2 of the flexible circuit board for a chip on film according to the embodiment before folding may be 70 to 75 mu m.
  • the thickness t2 of the flexible circuit board for chip on film of the fingerprint recognition module 100 according to the embodiment before folding is 1/5 to 1/10 of the total thickness t1 of the plurality of substrates according to the comparative example / 2 < / RTI > That is, the thickness t2 of the flexible circuit board for chip on film according to the embodiment before folding has a thickness of 20% to 50% of the thickness t1 of the plurality of substrates according to the comparative example .
  • the thickness t2 of the flexible circuit board for a chip on film according to the embodiment before bending may be 25% to 40% of the thickness t1 of the plurality of substrates according to the comparative example.
  • Level thickness For example, the thickness t2 of the flexible circuit board for chip on film according to the embodiment before bending may be 25% to 35% of the thickness t1 of the plurality of substrates according to the comparative example.
  • Level thickness is 1/5 to 1/10 of the total thickness t1 of the plurality of substrates according to the comparative
  • the electronic device having the display unit according to the embodiment can reduce the overall thickness of the electronic device because only one chip-on-film flexible circuit board is required between the display panel and the main board.
  • the embodiment can omit the adhesive layer 50 between the first substrate and the second substrate included in the comparative example, so that the chip package including the all-in-one chip-on-film flexible circuit board and the overall The thickness can be reduced.
  • the embodiment can omit the adhesive layer 50 between the first substrate and the second substrate, thereby solving the problem caused by poor adhesion, and thus improving the reliability of the electronic device.
  • the step of adhering a plurality of substrates can be omitted, the process efficiency can be increased, and the process cost can be reduced.
  • the flexible circuit board for the chip on film of the fingerprint recognition module 100 may include a bending region and a non-bending region.
  • the fingerprint recognition module 100 including the flexible circuit board for a chip on film according to the embodiment includes the display panel 30 and the main board 40 which are disposed to face each other, A fingerprint recognition module 100 including a flexible circuit board for a chip on film may be disposed between the fingerprint recognition module 100 and the fingerprint recognition module 100.
  • the non-bending region of the fingerprint recognition module 100 including the flexible circuit board for a chip on film according to the embodiment can be disposed facing the display panel 30 with respect to each other.
  • the first chip C1 may be disposed on the non-bending region of the fingerprint recognition module 100 including the flexible circuit board for the chip on film according to the embodiment. Accordingly, the fingerprint recognition module 100 including the flexible circuit board for a chip on film according to the embodiment can be stably mounted on the first chip c1.
  • the second chip C2 and the third chip C3 may be disposed on the non-bending region of the fingerprint recognition module 100 including the flexible circuit board for the chip on film according to the embodiment. Accordingly, the second chip (c2) and the third chip (C3) can be stably mounted in the fingerprint recognition module (100) including the flexible circuit board for the chip on film according to the embodiment.
  • FIG. 2C is a plan view of the bottom of FIG. 2B.
  • the length L2 in one direction may be the length of one substrate.
  • the length L2 in one direction of the fingerprint recognition module 100 including the flexible circuit board for a chip on film according to the embodiment may be determined according to the length L2 of the flexible circuit board for a chip on film May be the length of the fingerprint recognition module 100 including the fingerprint recognition module 100.
  • the length L2 in one direction of the fingerprint recognition module 100 including the flexible circuit board for a chip on film according to the embodiment may be 10 mm to 50 mm.
  • the length L2 in one direction of the fingerprint recognition module 100 including the flexible circuit board for a chip on film according to the embodiment may be 10 mm to 30 mm.
  • the length L2 in one direction of the fingerprint recognition module 100 including the flexible circuit board for a chip on film according to the embodiment may be 15 mm to 25 mm.
  • the embodiment is not limited thereto, and it is of course possible to design various sizes according to the type and / or number of chips to be arranged and the type of electronic device.
  • the display area is formed so as to be overlapped with the display part, the display area can be widely used in all the devices, and the user convenience can be improved
  • the length L2 in one direction of the fingerprint recognition module 100 including the flexible circuit board for an all-in-one chip on film according to the embodiment is set so that the length L2 in one direction of the substrate according to the comparative example And may have a length of 10% to 70%.
  • the embodiment can reduce the size of the fingerprint recognition module 100 including the flexible circuit board for the chip on film in the electronic device, and eliminate the need for a separate fingerprint food space of the comparative example Not only the entire display area can be enlarged, but also the space for disposing the battery 60 can be enlarged.
  • the fingerprint recognition module 100 including the flexible circuit board for a chip on film according to the embodiment can be reduced in planarity, it is possible to secure a space for mounting other components.
  • FIG. 3A is a cross-sectional view showing a flexible circuit board of the fingerprint recognition module according to an embodiment of the present invention
  • FIG. 3B is a cross-sectional view illustrating a fingerprint recognition module including the flexible circuit board of FIG.
  • the flexible circuit board for a chip on film includes a substrate 110, a wiring pattern layer 120 disposed on the substrate 110, a plating layer 130, and a protective layer 140 ).
  • the flexible circuit board for the chip-on film (All in one chip on film) has a structure in which the first chip C1, the second chip C2, and the third chip C3 constituting the fingerprint recognition module 100 are mounted .
  • the substrate 110 may be a supporting substrate for supporting the wiring pattern layer 120, the plating layer 130, and the protective layer 140.
  • the substrate 110 may include regions other than the bending region and the bending region. That is, the substrate 110 may include a bending region where bending is performed and a non-bending region other than the bending region.
  • the bending region may be a region between the first chip C1 and the second chip C2 on the upper surface of the substrate 110. [ The bending region may be a region excluding the chip arrangement region where the first chip C1, the second chip C2, and the third chip C3 are disposed.
  • the non-bending region may be a region other than the bending region.
  • the non-bending area is formed by a first chip placement area where the first chip (C1) is disposed, a second chip placement area where the second chip (C2) is placed, and a third chip placement area where the third chip Chip placement area.
  • the substrate 110 may be a flexible substrate. Accordingly, the substrate 110 may be partially bendable. That is, the substrate 110 may include a soft plastic.
  • the substrate 110 may be a polyimide (PI) substrate.
  • the present invention is not limited thereto, and the substrate may be a substrate made of a polymer material such as polyethylene terephthalate (PET) or polyethylene naphthalate (PEN).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • the flexible circuit board including the substrate 110 can be used in various electronic devices having a curved display device.
  • the flexible circuit board including the substrate 110 may be suitable for mounting a semiconductor chip of a wearable electronic device because of its excellent flexibility characteristics.
  • embodiments may be suitable for electronic devices including a curved display.
  • the substrate 110 may be an insulating substrate. That is, the substrate 110 may be an insulating substrate supporting various wiring patterns.
  • the substrate 110 may have a thickness of 20 ⁇ to 100 ⁇ .
  • the substrate 110 may have a thickness of 25 [mu] m to 50 [mu] m.
  • the substrate 100 may have a thickness of 30 [mu] m to 40 [mu] m.
  • the thickness of the substrate 100 is more than 100 mu m, the thickness of the entire flexible circuit board may increase. If the thickness of the substrate 100 is less than 20 mu m, it may be difficult to arrange the first chip C1, the second chip C2 and the third chip C3 at the same time. When the thickness of the substrate 110 is less than 20 ⁇ m, the substrate 110 may be vulnerable to heat / pressure during a process of mounting a plurality of chips, and it may be difficult to arrange a plurality of chips at the same time.
  • Wiring may be disposed on the substrate 110.
  • the wiring may be a plurality of patterned wirings.
  • the plurality of wirings on the substrate 110 may be disposed apart from each other. That is, the wiring pattern layer 120 may be disposed on one surface of the substrate 110.
  • wirings may be disposed on both sides of the substrate 110. That is, the upper wiring pattern layer may be disposed on the upper surface of the substrate 110, and the lower wiring pattern layer may be disposed on the lower surface.
  • An upper plating layer may be disposed on the upper wiring pattern layer.
  • An upper protective layer may be disposed on the upper wiring pattern layer.
  • a lower plating layer may be disposed under the lower wiring pattern layer.
  • a lower protective layer may be disposed under the lower wiring pattern layer.
  • the wiring pattern layer 120 may include a conductive material.
  • the wiring pattern layer 120 may include a metal material having excellent electrical conductivity. More specifically, the wiring pattern layer 120 may include copper (Cu). However, the embodiment is not limited thereto, and copper, aluminum, chromium, nickel, silver and molybdenum may be used. And may include at least one of gold (Au), titanium (Ti), and alloys thereof.
  • the wiring pattern layer 120 may be arranged to have a thickness of 1 ⁇ to 15 ⁇ .
  • the wiring pattern layer 120 may be arranged to have a thickness of 4 ⁇ to 10 ⁇ .
  • the wiring pattern layer 120 may be arranged to have a thickness of 6 to 9 ⁇ .
  • the thickness of the wiring pattern layer 120 is less than 1 ⁇ ⁇ , the resistance of the wiring pattern layer may increase.
  • the thickness of the wiring pattern layer 120 is more than 15 ⁇ m, it is difficult to use the mask when the side etching or printing method is used when the lithography method is used, and when the sputtering method requires the deposition for a long time, It can be difficult.
  • a plating layer 130 may be disposed on the wiring pattern layer 120.
  • the plating layer 130 may include a first plating layer 131 and a second plating layer 132.
  • a first plating layer 131 may be disposed on the wiring pattern layer 120 and the second plating layer 132 may be disposed on the first plating layer 131.
  • the first plating layer 131 and the second plating layer 132 may be formed in two layers on the wiring pattern layer 120 to prevent formation of whiskers. Thus, a short circuit between the patterns of the wiring pattern layer 120 can be prevented. Further, since the two plating layers are disposed on the wiring pattern layer 120, the bonding characteristics with the chip can be improved. In the case where the wiring pattern layer contains copper (Cu), the wiring pattern layer can not be directly bonded to the first chip (C1), and separate bonding processing may be required.
  • Cu copper
  • the plating layer disposed on the wiring pattern layer is formed as a single layer, copper (cu) of the wiring pattern layer may diffuse into the plating layer in the plating process, resulting in defective bonding with the chip.
  • the amount of copper (Cu) on the surface to be bonded to the chip is reduced or reduced, thereby facilitating chip bonding.
  • the surface of the plating layer may be a pure tin layer, so bonding with the first chip C1 may be facilitated.
  • the region where the first plating layer 131 is disposed may correspond to the region where the second plating layer 132 is disposed. That is, the area where the first plating layer 131 is disposed may correspond to the area where the second plating layer 132 is disposed.
  • the area where the first plating layer 131 is disposed may be larger than the area where the second plating layer 132 is disposed. Even if the second plating layer 132 is formed on the first plating layer on which the protection layer is not formed after the first plating layer 131 is formed, the whisker phenomenon and the Cu diffusion can be prevented have.
  • the plating layer 130 may include tin (Sn).
  • the first plating layer 131 and the second plating layer 132 may include tin (Sn).
  • the wiring pattern layer 120 may be formed of copper (Cu), and the first plating layer 131 and the second plating layer 132 may be formed of tin (Sn).
  • the plating layer 130 contains tin, oxidation of the wiring pattern layer 120 can be prevented because tin (Sn) has excellent corrosion resistance.
  • the material of the plating layer 130 may be lower in electrical conductivity than the material of the wiring electrode layer 120.
  • the plating layer 130 may be electrically connected to the wiring electrode layer 120.
  • the first plating layer 131 and the second plating layer 132 are formed of the same tin (Sn), but they may be formed by a separate process.
  • the manufacturing process of the flexible circuit board according to the embodiment includes a heat treatment process such as thermal curing
  • the diffusion action of copper (Cu) of the wiring pattern layer 120 or tin (Sn) of the plating layer 130 Can happen.
  • diffusion of copper (Cu) of the wiring pattern layer 120 or tin (Sn) of the plating layer 130 may occur through the curing of the protective layer 140.
  • the uppermost portion of the plating layer 130 may include pure tin.
  • the plating layer 130 may be an alloy of tin and copper due to a chemical action at the lamination interface of the wiring pattern layer 120 and the plating layer 130.
  • the protective layer 140 is cured on the plating layer 130 to a thickness of the tin and copper alloy after the plating layer 130 is formed on the wiring pattern layer 120, The thickness can be increased.
  • the alloy of tin and copper contained in at least a part of the plating layer 130 has a chemical formula of CuxSny and 0 ⁇ x + y ⁇
  • the sum of x and y may be 4? X + y? 11.
  • the tin and copper alloy contained in the plating layer 130 may include at least one of Cu 3 Sn and Cu 6 Sn 5.
  • the first plating layer 131 may be an alloy layer of tin and copper.
  • the content of tin and copper in the first plating layer 131 and the second plating layer 132 may be different from each other.
  • the first plating layer 131 directly contacting the copper wiring pattern layer may have a copper content greater than that of the second plating layer 132.
  • the second plating layer 132 may have a tin content greater than that of the first plating layer 131.
  • the second plating layer 132 may include pure tin.
  • pure tin may mean that the content of tin (Sn) is 50 atomic% or more, 70 atomic% or more, and 90 atomic% or more.
  • the element other than tin may be copper.
  • the content of tin (Sn) in the second plating layer 132 may be 50 atomic% or more.
  • the second plating layer 132 may have a tin (Sn) content of 70 atomic% or more.
  • the content of tin (Sn) in the second plating layer 132 may be 90 atomic% or more.
  • the content of tin (Sn) in the second plating layer 132 may be 95 atomic% or more.
  • the second plating layer 132 may have a tin (Sn) content of 98 atomic% or more.
  • the plating layer according to the embodiment can prevent electrochemical migration resistance due to the diffusion phenomenon of Cu / Sn, and can prevent short-circuit defects due to metal growth.
  • the plating layer 130 may be formed of Ni / Au alloy, Au, electroless nickel immersion gold (ENIG), Ni / Pd alloy, Solderability Preservative, OSP).
  • the first plating layer 131 may have a thickness corresponding to the second plating layer 132 or may have different thicknesses.
  • the total thickness of the first plating layer 131 and the second plating layer 132 may be 0.07 ⁇ to 1 ⁇ .
  • the total thickness of the first plating layer 131 and the second plating layer 132 may be 0.15 mu m to 0.7 mu m.
  • the total thickness of the first plating layer 131 and the second plating layer 132 may be 0.3 ⁇ to 0.5 ⁇ .
  • the plating layer of any one of the first plating layer 131 and the second plating layer 132 may have a thickness of 0.05 ⁇ to 0.15 ⁇ or less.
  • the plating layer of any one of the first plating layer 131 and the second plating layer 132 may have a thickness of 0.07 ⁇ m to 0.13 ⁇ m or less.
  • the protective layer 140 may be partially disposed on the wiring pattern layer 120.
  • the protective layer 140 may be disposed on the plating layer 130 on the wiring pattern layer 120.
  • the protective layer 140 may cover the plating layer 130 to prevent damage or de-filming due to oxidation of the wiring pattern layer 120 and the plating layer 130.
  • the protective layer 140 is formed on the wiring pattern layer 120 and / or the plated layer 130 on the main board 40, the first chip C1 or the second chip C2 or the third chip C3, And may be partially disposed in an area except an area to be electrically connected.
  • the protective layer 140 may be partially overlapped with the wiring pattern layer 120 and / or the plating layer 130.
  • the area of the protective layer 140 may be smaller than the area of the substrate 110.
  • the protective layer 140 may be disposed in a region other than an end of the substrate, and may include a plurality of open regions.
  • the passivation layer 140 may include a first open region OA1 having the same shape as a hole.
  • the first open area OA1 may be a non-disposition region of the protection layer 140 in which the wiring pattern layer 120 and / or the plating layer 130 are electrically connected to the first chip C1.
  • the passivation layer 140 may include a second open region OA2 having the same shape as a hole.
  • the second open region OA2 may be a non-disposition region of the protection layer 140 for electrically connecting the wiring pattern layer 120 and / or the plating layer 130 to the second chip C2 . Accordingly, in the second open area OA2, the plating layer 130 may be exposed to the outside.
  • the content of copper in the plating layer 130 may be 50 atomic% or more.
  • the content of copper in the plating layer 130 may be 60 atomic% or more.
  • the content of copper in the plating layer 130 may be 60 atom% to 80 atom%.
  • the content of copper in the first plating layer 131 measured in the second open area OA2 may be 60 atom% to 80 atom%.
  • the passivation layer 140 may include a third open region OA3 having the same shape as a hole.
  • the third open region OA3 may be a non-disposition region of the protection layer 140 for electrically connecting the wiring pattern layer 120 and / or the plating layer 130 to the third chip C3 . Accordingly, in the third open area OA3, the plating layer 130 may be exposed to the outside.
  • the protective layer 140 may not be disposed on the conductive pattern portion to be electrically connected to the main board 40.
  • the embodiment may include a fourth open area OA4 that is a non-layout area of the protection layer 140 on the conductive pattern part to be electrically connected to the main board 40. [ Accordingly, in the fourth open area OA4, the plating layer 130 may be exposed to the outside.
  • the content of copper in the plating layer 130 may be 50 atomic% or more. Alternatively, in the third open area OA3, the content of copper in the plating layer 130 may be less than 50 atomic%.
  • the fourth open area OA3 may be located outside the first open area OA1. Also, the fourth open area OA4 may be located on the outer side of the substrate than the second open area OA2. In addition, the fourth open area OA4 may be located on the outer side of the substrate than the third open area OA3.
  • the first open area OA1, the second open area OA2 and the third open area OA3 may be located in a central area of the substrate than the fourth open area OA4.
  • the substrate 110 may include a first outer region and a second outer region.
  • the first outer region may be the left end region of the substrate 110.
  • the second outer region may be the right end region of the substrate 110.
  • a fourth open area OA4 for connecting to the main board is located in the second outer area as described above.
  • the first outer region does not have an open region.
  • the first outer region may include a protection portion PP on which the protection layer 140 is formed.
  • the passivation layer 140 may be disposed on a bending part (BP). Accordingly, the protective layer 140 can disperse stress that may occur during bending. Therefore, the reliability of the all-in-one chip-on-film flexible circuit board according to the embodiment can be improved.
  • BP bending part
  • the protective layer is formed on the first outer region, wear of the first outer region of the fingerprint recognition module 100 including the flexible circuit board for chip on film can be prevented.
  • a terminal connected to a display is formed at a portion corresponding to the first outer region, And the exposed portion of the first outer region is protected by the adhesive material such as ACF to prevent the wear of the first outer region.
  • the first outer region since there is no portion connected to the first outer region, the first outer region may be formed with a separate protective portion PP to prevent wear.
  • the passivation layer 140 may include an insulating material.
  • the protective layer 140 may include various materials that can be applied to protect the surface of the conductive pattern portion and then cured by heating.
  • the protective layer 140 may be a resist layer.
  • the protective layer 140 may be a solder resist layer containing an organic polymer material.
  • the protective layer 140 may include an epoxy acrylate resin.
  • the protective layer 140 may include a resin, a curing agent, a photoinitiator, a pigment, a solvent, a filler, an additive, an acrylic based monomer, or the like.
  • the present invention is not limited thereto, and the protective layer 140 may be a photo-solder resist layer, a cover-lay, or a polymer material.
  • the thickness of the protective layer 140 may be in the range of 1 ⁇ to 20 ⁇ .
  • the thickness of the protective layer 140 may be between 5 ⁇ and 15 ⁇ .
  • the thickness of the protective layer 140 may be 7 to 12 ⁇ ⁇ . If the thickness of the protective layer 140 is more than 20 ⁇ ⁇ , the thickness of the all-in-one chip-on-film flexible circuit board may increase. If the thickness of the protective layer 140 is less than 1 ⁇ , the reliability of the conductive pattern portion included in the all-in-one chip-on-film flexible circuit board may be reduced.
  • the wiring pattern layer 120, the plating layer 130, and the protective layer 140 are disposed on one surface of the substrate 110 according to the embodiment, and then the wiring pattern layer 120, the plating layer 130, A protective layer 130 and a protective layer 140 may be disposed.
  • the upper wiring pattern layer, the upper plating layer, and the upper protective layer may be disposed on one surface of the substrate 110 according to the embodiment, and the lower wiring pattern layer, the lower plating layer, Can be arranged.
  • the upper wiring pattern layer may include a metal material corresponding to the lower wiring pattern layer.
  • the process efficiency can be improved.
  • the embodiments are not limited thereto and may include other conductive materials.
  • the thickness of the upper wiring pattern layer may correspond to the thickness of the lower wiring pattern layer.
  • the process efficiency can be improved.
  • the upper plating layer may include a metal material corresponding to the lower plating layer.
  • the process efficiency can be improved.
  • the embodiments are not limited thereto and may include other conductive materials.
  • the thickness of the upper plating layer may correspond to the thickness of the lower plating layer.
  • the process efficiency can be improved.
  • the substrate 110 may include through holes.
  • the substrate 110 may include a plurality of through holes.
  • the plurality of through holes of the substrate 110 may be formed individually or simultaneously by a mechanical process or a chemical process.
  • the plurality of through holes of the substrate 110 may be formed by a drilling process or an etching process.
  • the through-holes of the substrate may be formed through laser punching and desmearing processes.
  • the desmearing step may be a step of removing the polyimide smear attached to the inner surface of the through hole. By the desmearing process, the inner surface of the polyimide substrate may have a slope similar to a straight line.
  • the wiring pattern layer 120, the plating layer 130, and the protective layer 140 may be disposed on the substrate 110.
  • the wiring pattern layer 120, the plating layer 130, and the protective layer 140 may be sequentially arranged on the both surfaces of the substrate 110.
  • the wiring pattern layer 120 may be formed by at least one of evaporation, plating, and sputtering.
  • a wiring layer for forming a circuit can be formed by electrolytic plating after sputtering.
  • the wiring layer for forming the circuit may be a copper plated layer formed by electroless plating.
  • the wiring layer may be a copper-plated layer formed by electroless plating and electrolytic plating.
  • a patterned wiring layer can be formed on both sides of the flexible circuit board, that is, on the upper and lower surfaces of the flexible circuit board through lamination of a dry film on the wiring layer, and exposure, development and etching.
  • the wiring pattern layer 120 can be formed.
  • the inside of the via holes V1, V2, V3, and V4 passing through the substrate 110 may be filled with a conductive material.
  • the conductive material filled in the via hole may be a conductive material corresponding to or different from the wiring pattern layer 120.
  • the conductive material filled in the via hole may be copper (Cu), aluminum (Al), chromium (Cr), nickel (Ni), silver (Ag), molybdenum (Mo). Gold (Au), titanium (Ti), and alloys thereof.
  • the electrical signal of the conductive pattern CP on the upper surface of the substrate 110 may be transmitted to the conductive pattern CP of the lower surface of the substrate 110 through the conductive material filled in the via hole.
  • the same material as the wiring can be formed in the same process in the via.
  • a plating layer 130 may be formed on the wiring pattern layer 120.
  • the protective portion PP can be screen printed on the conductive pattern portion CP.
  • the conductive pattern portion CP may include the wiring pattern layer 120 and the plating layer 130.
  • the area of the wiring pattern layer 120 may correspond to or different from that of the plating layer 130.
  • the area of the first plating layer 131 may correspond to the area of the second plating layer 132 or may be different from each other.
  • the area of the wiring pattern layer 120 may correspond to the plating layer 130.
  • the area of the first plating layer 131 may correspond to the area of the second plating layer 132.
  • the area of the wiring pattern layer 120 may be different from that of the plating layer 130.
  • the area of the wiring pattern layer 120 may correspond to the area of the first plating layer 131.
  • the area of the first plating layer 131 may be different from the area of the second plating layer 132.
  • the area of the first plating layer 131 may be larger than the area of the second plating layer 132.
  • the area of the wiring pattern layer 120 may be different from that of the plating layer 130.
  • an area of the wiring pattern layer 120 on one side of the substrate 110 is different from that of the plating layer 130 and an area of the wiring pattern layer 120 on the other side of the substrate 110 May correspond to the plating layer (130).
  • the protective layer 140 may be disposed in direct contact with the substrate 110 or in direct contact with the wiring pattern layer 120 or in direct contact with the first plating layer 131, And may be disposed in direct contact with the second plating layer 132.
  • the first plating layer 131 is disposed on the wiring pattern layer 120
  • the second plating layer 132 is formed on the first plating layer 131
  • the protective layer 140 may be partially disposed on the second plating layer 132.
  • the first plating layer 131 may be disposed on the wiring pattern layer 120, and the protective layer 140 may be partially disposed on the first plating layer 131.
  • the second plating layer 132 may be disposed in a region other than the region where the protective layer 140 is disposed on the plating layer 131.
  • the first plating layer 131 contacting the lower surface of the protective layer 140 may be an alloy layer of copper and tin.
  • the second plating layer 132 contacting the side surface of the protective layer 140 may include pure tin. Accordingly, it is possible to prevent the formation of a whisker from the protective layer due to the formation of the cavity between the protective layer 140 and the first plating layer 131, to increase the adhesion of the protective layer have. Therefore, the embodiment can include a two-layer plated layer, thereby providing an electronic device with high reliability.
  • the plating layer 130 When a single tin plating layer 131 is disposed on the wiring pattern layer 120 and the protective layer 140 is disposed on one tin plating layer 131, The copper may be diffused into the tin plating layer 131 as the tin plating layer 131 is heated. Accordingly, since the tin plating layer 131 can be an alloy layer of tin and copper, the first chip having gold bumps can not be mounted firmly. Therefore, the plating layer 130 according to the embodiment requires a first plating layer 131 and a second plating layer 132 which can increase the concentration of tin continuously as the distance from the substrate increases.
  • the first plating layer 131 may be disposed on the wiring pattern layer 120, and the protective layer 140 may be partially disposed on the first plating layer 131 .
  • the second plating layer 132 may be disposed in a region other than the region where the protective layer 140 is disposed on the plating layer 131.
  • the wiring pattern layer 120 may include a first wiring pattern layer 121 and a second wiring pattern layer 122. That is, a plurality of wiring pattern layers may be disposed on the substrate.
  • a metal seed layer for improving the adhesion between the substrate 110 and the first wiring pattern layer 121 is formed between the substrate 110 and the first wiring pattern layer 121, .
  • the metal seed layer can be formed by sputtering.
  • the metal seed layer may comprise copper.
  • the first wiring pattern layer 121 and the second wiring pattern layer 122 may correspond to each other or may be formed in different processes.
  • the first wiring pattern layer 121 may be formed by sputtering copper to a thickness of 1 ⁇ to 15 ⁇ .
  • the first wiring pattern layer 121 may be disposed on the top, bottom, and inner surfaces of the through holes. At this time, since the thickness of the first wiring pattern layer 121 is thin, the inner surfaces of the through holes can be spaced apart from each other.
  • the second wiring pattern layer 122 may be disposed on the first wiring pattern layer 121.
  • the second wiring pattern layer 122 may be entirely filled in the through hole by plating.
  • the first wiring pattern layer 121 Since the first wiring pattern layer 121 is formed by sputtering, the first wiring pattern layer 121 has an excellent adhesion to the substrate 110 or the metal seed layer. However, since the manufacturing cost is high, The second wiring pattern layer 122 by plating is formed on the second wiring pattern layer 121, thereby reducing the manufacturing cost. Since the second wiring pattern layer 122 can be disposed on the first wiring pattern layer 121 and copper can be filled in the via hole without filling the through hole of the substrate separately with the conductive material, Can be improved. In addition, it is possible to prevent formation of voids in the via hole, thereby providing a highly reliable all-in-one flexible circuit board for chip-on-film and an electronic device including the same.
  • a plurality of protective layers 140 may be disposed on one surface of the substrate.
  • the protective layer may include a first protective layer 141 and a second protective layer 142.
  • the first passivation layer 141 may be partially disposed on one side of the substrate, and the wiring pattern layer 120 may be disposed on a region other than the region where the passivation layer 141 is disposed .
  • the second passivation layer 142 may be disposed on the passivation layer 141.
  • the second passivation layer 142 covers the first passivation layer 141 and the wiring pattern layer 120 and may be disposed in a region larger than the first passivation layer 141.
  • the protective layer 142 may be disposed on a region corresponding to the protective layer 141 while covering an upper surface of the first protective layer 141.
  • the width of the second protective layer 142 may be greater than the protective layer 141. Accordingly, the lower surface of the second passivation layer 142 may contact the wiring pattern layer 120 and the first passivation layer 141. Accordingly, the second protective layer 142 can relieve stress concentration at the interface between the first passivation layer 141 and the wiring pattern layer 120. Therefore, it is possible to reduce the occurrence of a film or crack that may occur when the flexible circuit board for an all-in-one chip-on-film according to the embodiment is bent.
  • the first and second protective layers may be formed of the same material.
  • the protective layer may be formed to have a step on the plating layer. It is possible to prevent the formation of whiskers and to prevent the formation of whiskers, thereby preventing the adhesion of the protective layer 140 and the adhesion between the protective layer 140 and the first plating layer 131. As a result, .
  • the plating layer 130 may be disposed in a region other than a region where the second protective layer 142 is disposed.
  • the first plating layer 131 is disposed on the wiring pattern layer 120 in a region other than the region where the second protective layer 142 is disposed and the first plating layer 131 is formed on the first plating layer 131
  • the second plating layer 132 may be disposed in order.
  • the wiring pattern layer 120 may be disposed on the other surface opposite to the one surface of the substrate.
  • the plating layer 130 may be disposed on the wiring pattern layer 120.
  • a protective layer 140 may be partially disposed on the plating layer 130.
  • the widths of the protective layer disposed on one side of the substrate and the protective layer disposed on the other side of the substrate may correspond to each other or may be different from each other.
  • the embodiments are not limited thereto and may include a plurality of protection layers on both sides of the substrate. It goes without saying that a plurality of or only one protective layer may be disposed on only one side of the substrate.
  • the flexible circuit board for a chip-on-film includes a substrate 110, a conductive pattern portion CP disposed on one side of the substrate, and a conductive pattern portion CP formed on one side of the conductive pattern portion CP, And a protective portion PP formed by disposing a protective layer 140 thereon.
  • the conductive pattern part CP may include the wiring pattern layer 120 and the plating layer 130.
  • the protective portion PP may not be disposed on a region other than one region on the conductive pattern portion CP. Accordingly, the substrate 110 between the conductive pattern CP and the conductive pattern CP spaced apart from the conductive pattern CP may be exposed on a region other than the one region on the conductive pattern CP.
  • the first connection part 150, the second connection part 160, and the third connection part 170 may be respectively disposed on a region other than the one area on the conductive pattern part CP.
  • the first connection part 150, the second connection part 160 and the third connection part 170 may be respectively arranged on the upper surface of the conductive pattern part CP in which the protection part PP is not disposed.
  • first connection part 150 may have a hexahedral shape.
  • the cross section of the first connection part 150 may include a rectangular shape. More specifically, the cross section of the first connection part 150 may include a rectangular or square shape.
  • the second connection portion 160 may include a spherical shape.
  • the cross section of the second connection part 160 may include a circular shape.
  • the second connection portion 160 may include a partially or entirely rounded shape.
  • the cross-sectional shape of the second connection part 160 may be a flat surface on one side and a curved surface on the other side opposite to the one side surface.
  • the third connection part 170 may include a spherical shape.
  • the cross section of the third connection part 170 may include a circular shape.
  • the third connection portion 170 may include a partially or entirely rounded shape.
  • the cross-sectional shape of the third connection part 170 may be a flat surface on one side and a curved surface on the other side opposite to the one side surface.
  • the first connection part 150, the second connection part 160, and the third connection part 170 may have different sizes. The widths of the first connection part 150, the second connection part 160, and the third connection part 170 may be different from each other.
  • the first chip C1 may be disposed on the first connection unit 150.
  • the first connection part 150 may include a conductive material.
  • the first connection part 150 may include the first chip C1 disposed on the upper surface of the first connection part 150 and the conductive pattern part CP disposed on the lower surface of the first connection part 150, Can be electrically connected.
  • the second connection portion 160 may include a conductive material.
  • the second connection part 160 is electrically connected to the conductive pattern part CP disposed on the lower surface of the second chip C2 and the second connection part 160 disposed on the upper surface of the second connection part 160, Can be electrically connected.
  • the third chip (C3) may be disposed on the third connection part (170).
  • the third connection part 170 may include a conductive material.
  • the third connection part 170 is electrically connected to the conductive pattern part CP disposed on the lower surface of the third chip C3 and the third connection part 170 disposed on the upper surface of the third connection part 170, Can be electrically connected.
  • the first chip C1, the second chip C2, and the third chip C3 of different types may be disposed on the same surface of the flexible circuit board for a chip-on-film according to the embodiment.
  • one first chip (C1), one second chip (C2), and a plurality of third chips (C3) may be disposed on the same surface of the flexible circuit board for a chip on film according to the embodiment.
  • the efficiency of the chip packaging process can be improved.
  • the first chip C1 may include a fingerprint recognition sensor.
  • the first chip C1 may include an ultrasonic fingerprint recognition sensor.
  • the first chip Cl may comprise a transducer.
  • the transducer constitutes an ultrasonic fingerprint sensor, which is a type of fingerprint recognition sensor. The principle of the transducer is to project ultrasonic waves to fingers placed on a contact surface and convert reflected sound waves into electrical signals to obtain a fingerprint image. Therefore, the first chip C1 may include a transducer that converts the sound wave reflected from the finger into an electrical signal.
  • the second chip C2 may comprise an application specific integrated circuit (ASIC).
  • ASIC receives the control signal transmitted through the main board 40 and transmits the control signal to the first chip C1 or analog processes the signal obtained through the first chip C1, To the main board 40.
  • the third chip C3 may include at least one of a diode chip, an MLCC chip, a BGA chip, and a chip capacitor.
  • the plurality of third chips (C3) disposed on the flexible circuit board for chip on film may mean that at least one of a diode chip, an MLCC chip, a BGA chip, and a chip capacitor is disposed.
  • a plurality of MLCC chips may be disposed on a flexible circuit board for a chip-on film.
  • the third chip C3 may include at least two of a diode chip, an MLCC chip, a BGA chip, and a chip capacitor. That is, a plurality of third chips (C3a, C3b) of different kinds may be arranged on the flexible circuit board for the chip-on film.
  • the type of the third chip is not limited thereto, and various subchips for reliability of operation of the first chip C1 and the second chip C2 may all be included here.
  • the first chip C1 may be mounted on the first connection part 150.
  • the first connection part 150 may include gold (Au).
  • the first connection part 150 may be a gold bump.
  • a plurality of the first connection portions 150 are formed between the first chip C1 and the second plating layer 132 As shown in FIG.
  • the second plating layer 132 of the first open area OA1 has a tin (Sn) content of 50 atomic% or more and is excellent in adhesiveness to the first connection part 150 including gold (Au) can do.
  • the fingerprint recognition module 100 including the chip-on-film flexible circuit board may have excellent electrical connection between the first chip C1 and the conductive pattern through the first connection part 150, .
  • the first connection part 150 may include an anisotropic conductive paste (ACP), thereby electrically connecting the terminal of the first chip C1 and the conductive pattern part exposed through the first open area OA1 Can be electrically connected.
  • ACP anisotropic conductive paste
  • the first side molding part 155 may be disposed around the first chip C1.
  • the first side molding part 155 can ensure the operation reliability of the first chip C1 from various pollution factors in the use environment of the fingerprint recognition module.
  • the first side molding part 155 is not disposed in a lower area of the first chip C1.
  • the first side molding part 155 surrounds an outer area of the terminal of the first chip C1, thereby sealing the periphery of the lower area of the first chip C1. Therefore, a space is formed between the substrate 110 and the first chip C1 in a lower region of the first chip C1.
  • the space is formed for vibration generated during operation of the first chip (C1). That is, the first chip C1 is an ultrasonic fingerprint sensor, and thus vibration occurs during operation. Accordingly, the space secures a space in which the vibration of the first chip C1 can be stably generated.
  • the entire volume of the fingerprint recognition module becomes large. If the space is too narrow, the first chip C1 and the substrate 110 may be damaged during operation of the fingerprint sensor, There is a problem in the operation reliability of the first chip C1 due to the contact between the first chip C1 and the second chip C1.
  • the height of the space is set to be between 7 mu m and 12 mu m. Further, the height of the space is set to be between 8 ⁇ and 10 ⁇ . Preferably, the height of the space is at least 7 ⁇ . That is, if the height of the space is smaller than 7 mu m, a problem may arise that the vibration space of the first chip C1 is not sufficiently secured. Accordingly, in the present invention, the thickness of the wiring pattern layer 120, the thickness of the first plating layer 131, and the thickness of the second plating layer 132 are adjusted so that the height of the conductive pattern portion is at least 7 ⁇ m or more do.
  • a chip protection layer is disposed on the lower surface of the first chip C1.
  • the chip protection layer is formed between the first chip (C1) and the substrate to protect the first chip (C1) due to the contact between the first chip (C1) and the substrate.
  • the second connection part 160 is disposed in the second open area OA2 of the chip-on-film flexible circuit board.
  • the embodiment can selectively supply heat to an area where the second connection part 160 for connecting the second chip C2 is disposed through a selective reflow process.
  • the flexible circuit board for a chip-on-film according to the embodiment can be formed by a selective reflow process, Heat supply can be possible.
  • the fabrication process according to the embodiment can prevent heat from being exposed to the first open region OA through the mask. Accordingly, the second plating layer disposed in the first open area OA1 can be prevented from being transformed from pure tin into an alloy layer of tin and copper by heat supply. Accordingly, even when the first chip C1 and the second chip C2, which are different from each other, are mounted on the single chip-on-film flexible circuit board 100, the second plating layer 132a ) Can be 50 atomic% or more, so that the assembly of the first chip C1 can be excellent.
  • the second connection unit 160 may include gold (Au), but may include a metal other than gold (Au) of the second connection unit 160. Therefore, even when the second plating layer 132 located below the second connection part 160 is not pure tin, the second connection part 160 can be easily assembled with the second chip C2, can do.
  • the second connection portion 160 may include a metal other than gold (Au), thereby reducing manufacturing costs.
  • the second connection unit 160 may include at least one of Cu, Sn, Al, Zn, In, Pb, Sb, Bi, ), Silver (Ag), and nickel (Ni).
  • the second connection part 160 may be a solder bump.
  • the second connection part 160 may be a solder ball.
  • the solder ball can be melted at the temperature of the reflow process.
  • a plurality of the second connection portions 160 may be provided between the second chip C2 and the second plating layer 132 As shown in FIG.
  • the second chip C2 can be bonded to the second plating layer 132 on the second open area OA2 through the second connection part 160 with good bonding.
  • the flexible circuit board for a chip on film according to the embodiment is excellent in the connection of the first chip C1 through the first connection part 150 in the first open area and the second connection part 160 in the second open area,
  • the connection of the second chip C2 may be excellent.
  • a second side molding part 164 may be disposed around the second chip C2.
  • the second side molding part 164 can secure the operation reliability of the second chip C2 from various pollution factors.
  • the second side molding part 164 may not be disposed in a lower region of the second chip C2.
  • the second side molding part 164 may be disposed to fill the lower area of the second chip C2. Therefore, the second side molding part 164 can improve the mounting rigidity of the second chip C2.
  • the third connection part 170 is disposed in the third open area OA3 of the chip-on-film flexible circuit board.
  • the embodiment can selectively supply heat to a region where the third connection part 170 for connecting the third chip C3 is disposed through an optional reflow process.
  • the third connection part 170 may include a metal other than Au. Therefore, even when the second plating layer 132 located below the third connection part 170 is not pure tin, the third connection part 170 can be easily assembled with the third chip C3, can do.
  • the third connection part 170 may include a metal other than gold (Au), so that the manufacturing cost can be reduced.
  • the third connection part 170 may be formed of at least one of copper (Cu), tin (Sn), aluminum (Al), zinc (Zn), indium (In), lead (Pb), antimony (Sb), bismuth ), Silver (Ag), and nickel (Ni).
  • the first chip C1 and the second chip C2 are spaced apart from each other by a first distance W1 and the second chip C2 and the third chip C3 are spaced apart from each other by a second distance W2). That is, the first chip C1 and the second chip C2 are spaced apart from each other by the first distance W1, thereby minimizing the possibility of cracking during bending.
  • a bend region is formed between the first chip C1 and the second chip C2. More specifically, between the first chip C1 and the second chip C2, a first non-bending region adjacent to the first chip C1 and a second non-bending region adjacent to the second chip C2, A bending region, and a bending region between the first non-bending region and the second non-bending region.
  • the width of the bending region may be determined by the thickness of the substrate 110 and the thickness of the conductive pattern CP.
  • the widths of the first and second non-bending regions may be narrowed.
  • the mounted first chip (C1) or the second chip (C2) may be damaged, thereby causing a crack in the bonding portion. Therefore, the distance between the first chip C1 and the second chip C2 should have a minimum distance at which the cracks may not occur.
  • the distance W3 between the bent end portion and the first chip C1 should be at least 1.6 mu m to prevent the occurrence of the crack.
  • the distance between the bent end portion and the second chip (C2) must be at least 1.6 mu m to prevent the occurrence of the crack. Therefore, the distance W1 between the first chip C1 and the second chip C2 is set to a minimum of 3.2 ⁇ ⁇ .
  • the distance between the bent end portion and the first chip C1 may mean the distance from the end of the substrate positioned at the rightmost position to the right end of the first chip C1 after bending the substrate have.
  • the distance between the bent end portion and the second chip C2 may mean the distance from the end of the substrate positioned at the rightmost position to the left end of the second chip C2 after bending the substrate have.
  • the distance (W1) between the first chip (C1) and the second chip (C2) ranges from 3.2 ⁇ to 10 mm.
  • the distance W1 may be between 3.2 ⁇ m and 5 mm.
  • the distance W1 may be between 3.2 m and 3.6 mm.
  • the distance between the second chip and the third chip (C3) is too close to each other, a reliability problem may occur in the mounting process between the second chip (C2) and the third chip (C3). That is, generally, after the second chip C2 is mounted, the mounting process of the third chip C3 is performed.
  • the distance W2 between the second chip C2 and the third chip C3 is set to be at least 1.0 mm, thereby solving the above-described problems. If the distance W2 between the second chip C2 and the third chip C3 exceeds 5 mm, a loss in the signal between the second chip C2 and the third chip C3 Lt; / RTI > The distance (W2) between the second chip (C2) and the third chip (C3) is in the range of 1.0 mm to 5 mm.
  • the distance W2 may be between 1.0 mm and 3 mm.
  • the distance W2 may be between 1.0 mm and 1.5 mm.
  • the distance W2 may be smaller than the distance W1 between the first chip C1 and the second chip C2. This makes it possible to form a flexible circuit board capable of bending while minimizing signal loss.
  • the flexible circuit board includes a bending region. Accordingly, the flexible circuit board includes a first non-bending region of the flexible circuit board located at one side of the bending region and a second non-bending region of the flexible circuit substrate located at the other side of the bending region. At this time, an adhesive layer 180 may be disposed between the first non-bending region and the second non-bending region. The adhesive layer 180 maintains the folded shape of the flexible circuit board.
  • a shielding film (not shown) for shielding electromagnetic waves may be disposed on the surface of the adhesive layer 180. The shielding film may be formed so that signal interference between the first chip (C1) arranged in the first non-bending region and the second chip (C2) and the third chip (C3) arranged in the second non- The electromagnetic wave can be shielded while suppressing the electromagnetic wave.
  • the first chip (C1) mounted on the flexible circuit board for the chip-on-film may contact the display panel (30).
  • the adhesive layer 50 may be disposed on the upper surface of the first chip C1.
  • the first chip C1 may be attached to the lower surface of the display panel 30 by the adhesive layer 50.
  • the first chip C1 mounted on the flexible circuit board for the chip-on-film may be in contact with the cover window 70 located above the display panel 30.
  • the cover window 70 may not be vertically overlapped with the display panel 30.
  • at least one region of the cover window 70 may include an ineffective region in which no image is displayed, so that the first chip C1 is located below the ineffective region of the cover window 70 .
  • the display panel 30 or the curve window 70 and the flexible circuit board for the chip-on film (specifically, the first chip) can be bonded up and down with the adhesive layer 50 interposed therebetween have.
  • distortion of the fingerprint signal transmitted through the display can be minimized.
  • the cover window 70 may be a glass film.
  • One end of the flexible circuit board 100 for a chip-on-film may include a protective portion PP.
  • the one end since one end of the flexible circuit board 100 for chip on film does not need to be connected to an external substrate or chip, the one end can be covered with the protective layer, and the conductive pattern portion is not exposed to the outside.
  • the length of the flexible circuit board 100 for a chip-on-film can be minimized and a space for mounting other components such as a battery can be ensured because a terminal for exposing the conductive pattern portion at the one end is not required.
  • the other end opposite to the one end of the FPCB 100 may be connected to the main board 40.
  • the other end opposite to the one end of the chip-on-film flexible circuit board 100 may be connected to the main board 40 by an adhesive layer 50.
  • the main board 40 is disposed on the upper surface of the adhesive layer 50, and the flexible circuit board for the chip-on film is disposed on the lower surface of the adhesive layer 50. Accordingly, the main board 40 and the flexible circuit board for the all-in-one chip-on-film can be bonded up and down with the adhesive layer 50 interposed therebetween.
  • the adhesive layer 50 positioned between the main board 40 and the all-in-one chip-on-film flexible circuit board may include a conductive material.
  • the adhesive layer 50 may be one in which the conductive particles are dispersed in the adhesive material.
  • the adhesive layer 50 may be an anisotropic conductive film (ACF). Accordingly, the adhesive layer 50 can transmit electric signals between the flexible circuit board for the chip-on-film and the main board 40 and can stably connect the components other than the electric signal.
  • ACF anisotropic conductive film
  • the adhesive layer 50 disposed on the first chip C1 may include a PET-based transparent adhesive layer as OCA (optical clear adhesive).
  • OCA optical clear adhesive
  • a second substrate 20 may be additionally disposed between the chip-on-film flexible circuit board and the main board 40.
  • the second substrate 20 may be provided with additional functions other than the fingerprint recognition function such as additional signal processing, a stylus pen on the display, a function of recognizing a touch signal according to movement of a hand, or a drive IC for processing a signal of a display And may be disposed between the main board and the flexible circuit board for the chip-on film.
  • the second substrate 20 may have a configuration including an insulating substrate 21, a conductive pattern portion 22, a protective layer 23, and a reinforcing portion 24 for securing strength. This makes it possible to process a fingerprint recognition signal and a touch tone signal on a single substrate without separately configuring a substrate for processing the touch tone signal or the display signal.
  • the flexible circuit board 100 for a both-side all-in-one chip-on-film includes a substrate 100 including through-holes; A wiring pattern layer 120 disposed on both surfaces of the substrate including the through holes; A first plating layer 131 disposed on the wiring pattern layer 120; A second plating layer 132 disposed on the first plating layer 131; And a protective layer 140 partially disposed on the wiring pattern layer.
  • the wiring pattern layer 120 is formed on both sides of the substrate, a substrate having substantially the same size as the fingerprint recognition chip can be formed.
  • the protection layer 140 may be formed of a protection layer (PP).
  • the conductive pattern CP may be exposed to the outside in a region other than the protective portion PP where the protective layer is not formed. That is, in the region where the protective portion is not disposed on the open region or the conductive pattern portion of the protective layer, the conductive pattern portion CP is formed on the first chip C1, the second chip C2, the third chip C3, And may be electrically connected to the main board 40.
  • the lead pattern portion and the test pattern portion of the all-in-one chip-on-film flexible circuit board according to the embodiment may not overlap with the protection portion. That is, the lead pattern portion and the test pattern portion may refer to a conductive pattern portion located in an open region that is not covered by the protective layer, and may be distinguished as a lead pattern portion and a test pattern portion according to functions.
  • the lead pattern part may mean a conductive pattern part for connecting the first chip, the second chip, the third chip (C3), and the main board.
  • the test pattern part TP may be a conductive pattern part for confirming the defect of the chip-on-film flexible circuit board and the fingerprint recognition module including the same.
  • the lead pattern portion can be distinguished as an inner lead pattern portion and an outer lead pattern portion depending on the position.
  • One region of the conductive pattern portion lying relatively close to the first chip (C1) and not overlapped by the protective layer can be expressed as the inner lead pattern portion.
  • One region of the conductive pattern portion that is relatively far from the first chip C1 and is not overlapped by the protective layer may be represented by an outer lead pattern portion.
  • the flexible circuit board for chip-on-film has a first inner lead pattern portion I1, a second inner lead pattern portion I2, a third inner lead pattern portion I3, a fourth inner lead pattern portion I4, An inner lead pattern portion I5 and a sixth inner lead pattern portion I6.
  • the flexible circuit board for a chip on film may include an outer lead pattern portion OP.
  • the flexible circuit board for a chip on film may include a test pattern portion TP.
  • the first inner lead pattern portion I1, the second inner lead pattern portion I2, the third inner lead pattern portion I3, The fourth inner lead pattern portion I4, the fifth inner lead pattern portion I5, the sixth inner lead pattern portion I6, and the outer lead portion OP may be disposed.
  • the test pattern portion TP may be disposed on the other surface of the flexible circuit board for all-in-one chip-on-film according to the embodiment.
  • the position of the outer lead portion OP and the position of the test pattern portion TP may be interchanged. That is, the test pattern portion TP can be positioned at the position of the outer lead portion OP and the outer lead portion OP can be positioned at the position of the test pattern portion TP.
  • test pattern portion TP and the outer lead pattern portion OP are formed on the lower surface and the upper surface of the substrate in the drawing, a part or all of the plurality of patterns may be formed on the upper surface and the lower surface .
  • the upper surface is formed of the outer lead pattern portion OP and the lower surface of the flexible circuit board is formed of the test pattern portion TP, Constraints can be solved.
  • the first chip C1 disposed on one surface of the chip-on-film flexible printed circuit board according to the embodiment is connected to the first inner lead pattern portion I1 and the second inner lead And may be connected to the pattern portion 12.
  • the first connection unit 150 may include a first sub first connection unit 151 and a second sub first connection unit 152 depending on the position and / or function.
  • the first chip C1 disposed on one surface of the flexible circuit board 100 for a chip on film according to the embodiment is connected to the first inner lead pattern portion I1 through the first sub first connection portion 151, As shown in FIG.
  • the first inner lead pattern portion I1 may transmit an electrical signal to the first via hole V1 along the upper surface of the substrate 110. [ The first via hole V1 and the first inner lead pattern portion I1 may be electrically connected to each other.
  • the first inner lead pattern portion I1 is electrically connected to the first via hole V1 along the upper surface of the substrate 110 and electrically connected to the substrate via the conductive material filled in the first via hole V1. (V3) along the lower surface of the first via hole (110).
  • a signal transmitted through the first via hole V1 and the third via hole V3 may be a signal transmitted between the second chip C2 and the first chip C1.
  • the signal transmitted through the first via hole V1 and the third via hole V3 may be a control signal of the first chip C1 transmitted through the main board 40.
  • the signal transmission line from the first chip C1 may be disposed on the lower surface of the substrate 110 through the via hole.
  • the transmission signal Tx for fingerprint recognition is formed on the lower surface of the flexible circuit board 100 for chip-on-film, so that the signal transmission line is relatively long, and the reception signal Rx, which is returned after the fingerprint is recognized, So that it is possible to realize a clearer fingerprint than the originating signal transmission line.
  • the number of source signal (Tx) signal transmission lines may be greater than the number of reception signal (Rx) signal transmission lines on the lower surface of the chip-on-film flexible circuit board 100.
  • the first chip C1 disposed on one surface of the flexible circuit board 100 for a chip on film according to the embodiment is connected to the second inner lead pattern portion I2 through the second sub first connection portion 152, As shown in FIG.
  • the second inner lead pattern portion I2 disposed on the upper surface of the substrate 110 is electrically connected to the substrate via the conductive material filled in the second via hole V2 located under the second inner lead pattern portion 12, (V4) and the test pattern portion (TP) along the lower surface of the first via hole (110).
  • the test pattern portion TP can confirm the failure of an electrical signal that can be transmitted through the one via hole V1, V2, V3, and V4. For example, the accuracy of a signal transmitted to the first inner lead pattern portion I 1 can be confirmed through the test pattern portion TP.
  • the test pattern portion TP by measuring the voltage or current in the test pattern portion TP, it is possible to determine whether a short circuit or a short circuit occurs or a position where the conductive pattern portion located between the first chip and the second chip occurs, Reliability can be improved.
  • the second chip C2 is connected to the third inner lead pattern portion 13 through the first sub second connecting portion 161, the second sub second connecting portion 162 and the third sub second connecting portion 163, The fourth inner lead pattern portion I4, and the fifth inner lead pattern portion I5.
  • the third inner lead pattern portion I3 may be directly connected to the second inner lead pattern portion I2 through wiring located on the upper surface of the substrate without passing through the via hole.
  • a signal transmitted from the first chip C1 to the second chip C2 Line is connected to the third inner lead pattern portion 13 through the first sub second connecting portion 161, the second sub second connecting portion 162 and the third sub second connecting portion 163, The fourth inner lead pattern portion I4, and the fifth inner lead pattern portion I5.
  • the third inner lead pattern portion I3 may be directly connected to the second inner lead pattern portion I2 through wiring located on the upper surface of the substrate without passing through the via hole.
  • the second chip C2 performs analog signal processing, and the accuracy of the output signal is determined according to the accuracy of the received signal.
  • the degree of loss of the signal becomes larger, so that the accuracy of the signal received by the second chip C2 decreases.
  • the signal reception line of the second chip C2 is positioned on the upper surface of the substrate, and the length of the signal transmission line is set to Thereby minimizing the signal loss.
  • the display panel 30 may include a lower substrate and an upper substrate.
  • the display panel 30 When the display panel is a liquid crystal display panel, the display panel 30 includes a lower substrate including a thin film transistor (TFT) and a pixel electrode, and an upper substrate including color filter layers, . ≪ / RTI >
  • TFT thin film transistor
  • the display panel 30 includes a lower substrate including a thin film transistor (TFT) and a pixel electrode, and an upper substrate including color filter layers, . ≪ / RTI >
  • the display panel 30 may include a liquid crystal display (LCD) having a color filter on transistor (COT) structure in which a thin film transistor, a color filter, and a black matrix are formed on a lower substrate and an upper substrate is bonded to the lower substrate with a liquid crystal layer interposed therebetween.
  • LCD liquid crystal display
  • COT color filter on transistor
  • the display panel 30 when the display panel 30 is a liquid crystal display panel, the display panel 30 may further include a backlight unit for providing light under the display panel 30.
  • the display panel 30 When the display panel 30 is an organic light emitting display panel, the display panel 30 includes a self-luminous element that does not require a separate light source.
  • a thin film transistor is formed on a lower substrate, and an organic light emitting element that is in contact with the thin film transistor is formed.
  • the organic light emitting device may include an anode, a cathode, and an organic light emitting layer formed between the anode and the cathode.
  • the organic light emitting device may further include an upper substrate serving as an encapsulation substrate / barrier substrate for encapsulation.
  • the upper substrate may be rigid or flexible.
  • the cover window 70 may further include a polarizer.
  • the polarizing plate may be a linear polarizing plate or an external light reflection preventing polarizing plate.
  • the polarizer may be a linear polarizer.
  • the polarizing plate may be an external light reflection preventing polarizer.
  • the received signal may be weak. Therefore, the signal receiving line of the fingerprint recognition module is positioned on the upper surface of the substrate, and the length of the signal transmission line is minimized, so that the loss of the received signal can be minimized.
  • the third chip C3 is electrically connected to the sixth inner lead pattern portion I6 through the third connecting portion 170.
  • the sixth inner lead pattern portion I6 may be electrically connected to the fourth inner lead pattern portion I4 or the fourth inner lead pattern portion I5.
  • a flexible circuit board for a chip-on-film having a two-layer structure is applied to a substrate of a fingerprint recognition module, and the substrate area can be drastically reduced corresponding to the fine pitch.
  • the vibration space of the fingerprint sensor can be ensured, Can be improved.
  • the fingerprint recognition module and the main board can be directly connected. Accordingly, the size and thickness of the flexible circuit board for transmitting the signal sensed by the fingerprint recognition module to the main board can be reduced.
  • the flexible circuit board for an all-in-one chip-on-film, the chip package including the same, and the electronic device including the same can expand the space and / or the battery space of other components.
  • connection of a plurality of printed circuit boards is not required, the convenience of the process and the reliability of the electrical connection can be improved.
  • the fingerprint recognition module and the electronic device including the fingerprint recognition module according to the embodiments may be suitable for an electronic device having a high-resolution display portion.
  • the embodiment of the present invention it is possible to protect the first chip and the second chip from invasion or impact by adding a side molding part to the periphery of the first chip and the second chip, Can be improved.
  • the respective distances from the first chip to the second chip are set to be at least 1.6 ⁇ around the bending line. Therefore, when bending the fingerprint recognition module, it is possible to prevent the bonding portion from cracking due to the bending external force.
  • the distance between the second chip and the third chip is made as close as possible to be at least 1.0 mm or more. Therefore, the signal loss caused by the distance between the second chip and the third chip can be minimized. In addition, it is possible to prevent the third chip from being displaced due to the distance between the second chip and the third chip being closer to 1.0 mm.
  • the flexible circuit board constituting the fingerprint recognition module has a bending structure. Accordingly, the total length of the fingerprint recognition module can be reduced.
  • the fingerprint recognition module 100 including the flexible circuit board for a chip-on-film according to the embodiment can realize a conductive pattern portion with a minute pitch on both sides, and thus can be suitable for an electronic device having a display portion with a high resolution.
  • the fingerprint recognition module 100 including the flexible circuit board for a chip-on-film according to the embodiment is flexible, small in size, and thin in thickness, and thus can be used in various electronic devices.
  • a fingerprint recognition module 100 including a flexible circuit board for a chip-on-film can be used for an edge display since the bezel can be reduced.
  • a fingerprint recognition module 100 including a flexible circuit board for a chip-on-film may be included in a flexible flexible electronic device.
  • the touch device device including the same may be a flexible touch device device. Therefore, the user can bend or bend by hand.
  • a flexible touch window can be applied to a wearable touch or the like.
  • a fingerprint recognition module 100 including a flexible circuit board for a chip-on-film can be applied to various electronic devices to which a foldable display device is applied.
  • the foldable display device can fold the folder cover window.
  • Foldable display devices can be included in a variety of portable electronic products.
  • the folder-type display device can be included in a mobile terminal (mobile phone), a notebook (portable computer), and the like. Accordingly, while the display area of the portable electronic product is large, it is possible to reduce the size of the device when storing or moving the portable electronic device, thereby increasing the portability. Therefore, the convenience of the user of the portable electronic device can be improved.
  • the embodiment is not limited thereto, and it goes without saying that the folder-type display device can be used for various electronic products.
  • the foldable display device may include one folded area in the screen area.
  • the foldable display device may have a C-shape in a folded configuration. That is, the folder-type display device may have one end and the other end opposite to the end. At this time, the one end and the other end may be disposed close to each other. For example, the one end and the other end may be disposed facing each other.
  • the foldable display device may include two folding regions in the screen region.
  • the foldable display device may have a G shape in a folded form. That is, the foldable display device can be superposed on each other as the one end and the other end opposite to the one end are folded in the directions corresponding to each other. At this time, the one end and the other end may be spaced apart from each other. For example, the one end and the other end may be arranged parallel to each other.
  • the foldable display device may include two folding regions in the screen region.
  • the foldable display device may have an S-shaped configuration in a folded configuration. That is, the folder-type display device can be folded at one end and the other end opposite to the one end in different directions. At this time, the one end and the other end may be spaced apart from each other. For example, the one end and the other end may be arranged parallel to each other.
  • the fingerprint recognition module 100 including the flexible circuit board for a chip-on-film according to the embodiment can be applied to a rollerable display.
  • a fingerprint recognition module 100 including a flexible circuit board for a chip-on-film according to an embodiment may be included in various wearable touch devices including a curved display. Therefore, the electronic device including the fingerprint recognition module 100 including the flexible circuit board for a chip-on-film according to the embodiment can be made slimmer, smaller, or lighter.
  • the fingerprint recognition module 100 including the flexible circuit board for a chip-on-film according to the embodiment can be used in various electronic devices having a display portion such as a TV, a monitor, and a notebook.
  • the embodiment is not limited thereto, and that the fingerprint recognition module 100 including the flexible circuit board for a chip-on-film according to the embodiment can be used in various electronic devices having a flat or curved display portion.

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Abstract

실시 예에 따른 지문 인식 모듈은 기판; 상기 기판 상에 배치되는 전도성 패턴부; 상기 전도성 패턴부 상의 일 영역에 부분적으로 배치되는 보호층; 상기 보호층의 제1 오픈 영역을 통해 노출된 전도성 패턴부 위에 배치되는 제 1 칩; 및 상기 보호층의 제 2 오픈 영역을 통해 노출된 전도성 패턴부 위에 배치되는 제 2 칩을 포함하고, 상기 제 1 칩은, 지문 인식 센서이고, 상기 제 2 칩은, 주문형 집적 회로이며, 상기 기판은, 일단에 위치하는 제 1 비절곡 영역과, 상기 일단과 반대되는 타단에 위치하는 제 2 비절곡 영역과, 상기 제 1 및 2 비절곡 영역 사이에 위치하는 절곡 영역을 포함하고, 상기 제 1 오픈 영역은 상기 제 1 비절곡 영역 상에 위치하고, 상기 제 2 오픈 영역은 상기 제 2 비절곡 영역 상에 위치한다.

Description

지문 인식 모듈 및 이를 포함하는 전자 디바이스
본 발명은 지문 인식 모듈에 관한 것으로, 특히 벤딩 구조를 가지는 지문 인식 모듈 및 이를 포함하는 전자 디바이스에 관한 것이다.
지문인식센서는 인간의 손가락 지문을 감지하는 센서로서, 최근에는 스마트폰이나 태블릿 컴퓨터 등의 휴대용 전자기기에서 보안성을 강화하기 위한 수단으로 널리 사용되고 있다. 즉, 지문인식센서를 통해 사용자 등록이나 보안 인증 절차를 거치도록 함으로써, 휴대용 전자기기에 저장된 데이터를 보호하고, 보안 사고를 미연에 방지할 수 있다. 일반적으로 스마트폰의 전면 하단에는 홈 키가 마련되어 있다. 홈 키는 스마트폰의 다양한 기능을 원터치 방식으로 구현하여, 사용 편의성을 향상시킨다. 한편, 태블릿 컴퓨터는 전술한 스마트폰과 유사하게 본체의 전면 하단에 홈 키가 마련되어 있다. 이와 같이, 스마트폰 및 태블릿 컴퓨터에서 홈 키는 휴대용 전자기기를 통해 설정된 동작을 구현하도록 해주는데, 일 예로 휴대용 전자기기의 사용 중 홈 키를 누르거나 터치하면 초기 화면으로 복귀하는 것과 같은 편의적인 기능을 제공한다.
한편, 지문인식모듈은, 기판 위에 지문인식센서와 ASIC(Application Specific Integrated Circuit)이 장착되는 구조를 갖는다. 그러나, 상기와 같은 지문인식 모듈은 메인보드와 직접 연결될 수 없다. 즉, 상기 지문인식모듈과 상기 메인보드 사이에는 인쇄회로기판이 요구된다.
디스플레이부를 가지는 전자 디바이스는 복수의 인쇄회로기판이 요구됨에 따라, 두께가 증가되는 문제점이 있다. 또한, 복수의 인쇄회로기판의 크기는 전자 디바이스의 소형화에 제약이 될 수 있다. 또한, 복수의 인쇄회로기판의 접합 불량은 전자 디바이스의 신뢰성을 저하시킬 수 있다.
따라서, 이와 같은 문제를 해소할 수 있는 새로운 구조의 지문인식모듈이 요구된다.
실시 예는 지문인식 센서와 ASIC이 하나의 기판에 실장되면서, 전자디바이스의 메인보드와 직접 연결될 수 있는 칩 온 필름용 연성 회로기판을 포함하는 지문인식모듈 및 이를 포함하는 전자 디바이스를 제공하고자 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 지문 인식 모듈은 기판; 상기 기판 상에 배치되는 전도성 패턴부; 상기 전도성 패턴부 상의 일 영역에 부분적으로 배치되는 보호층; 상기 보호층의 제1 오픈 영역을 통해 노출된 전도성 패턴부 위에 배치되는 제 1 칩; 및 상기 보호층의 제 2 오픈 영역을 통해 노출된 전도성 패턴부 위에 배치되는 제 2 칩을 포함하고, 상기 제 1 칩은, 지문 인식 센서이고, 상기 제 2 칩은, 주문형 집적 회로이며, 상기 기판은, 일단에 위치하는 제 1 비절곡 영역과, 상기 일단과 반대되는 타단에 위치하는 제 2 비절곡 영역과, 상기 제 1 및 2 비절곡 영역 사이에 위치하는 절곡 영역을 포함하고, 상기 제 1 오픈 영역은 상기 제 1 비절곡 영역 상에 위치하고, 상기 제 2 오픈 영역은 상기 제 2 비절곡 영역 상에 위치한다.
또한, 상기 전도성 패턴부는, 상기 기판의 상면에 배치되는 상부 전도성 패턴부와, 상기 기판의 하면에 배치되는 하부 전도성 패턴부와, 상기 기판을 관통하며, 상기 상부 전도성 패턴부와 하부 전도성 패턴 사이를 연결하는 비아 홀을 포함하며, 상기 상부 및 하부 전도성 패턴부 각각은, 상기 기판 상에 배치되는 배선 패턴층과, 상기 배선 패턴층 상에 배치되며 주석을 포함하는 제 1 도금층과, 상기 제 1 도금층 상에 배치되며, 주석을 포함하는 제 2 도금층을 포함한다.
또한, 상기 보호층의 제 3 오픈 영역을 통해 노출된 전도성 패턴부 위에 배치되는 적어도 하나의 제 3 칩을 더 포함하며, 상기 적어도 하나의 제 3 칩은, 다이오드 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나를 포함한다.
또한, 상기 제 1 오픈 영역을 통해 노출된 상기 전도성 패턴부는, 7㎛ 내지 10㎛ 범위의 두께를 가진다.
또한, 상기 절곡 영역은, 상기 제 1 오픈 영역과 상기 제 2 오픈 영역의 사이 영역이다.
또한, 상기 제 1 오픈 영역과 상기 제 2 오픈 영역의 사이 영역은, 3.2㎛ 내지 10mm 범위의 간격을 가진다.
또한, 상기 제 2 오픈 영역과 상기 제 3 오픈 영역의 사이 영역은, 1.0mm 내지 2mm범위의 간격을 가진다.
또한, 상기 제 1 비절곡 영역은, 상기 제 2 비절곡 영역과 마주보며 배치되고, 상기 제 1 및 2 비절곡 영역 사이에 배치되는 접착층을 더 포함한다.
또한, 상기 제 2 비절곡 영역 상에 위치하고, 상기 보호층의 제 4 오픈 영역을 통해 노출되어 메인 보드와 연결되는 아우터 리드 패턴부를 더 포함한다.
또한, 상기 제 1 비절곡 영역 상에 위치한 상기 전도성 패턴부는, 상기 제 1 오픈 영역을 제외한 나머지 영역이 모두 상기 보호층에 덮인다.
또한, 상기 제 1 칩의 주위를 둘러싸며 배치되는 사이드 몰딩부를 더 포함하고, 상기 사이드 몰딩부는, 상기 제 1 칩과 상기 기판 사이에 존재하는 공간의 주위를 둘러싼다.
한편, 실시 예에 따른 전자 디바이스는 기판; 상기 기판 상에 배치되는 전도성 패턴부; 상기 전도성 패턴부 상의 일 영역에 부분적으로 배치되는 보호층; 상기 보호층의 제1 오픈 영역을 통해 노출된 전도성 패턴부 위에 배치되는 제 1 칩; 및 상기 보호층의 제 2 오픈 영역을 통해 노출된 전도성 패턴부 위에 배치되는 제 2 칩을 포함하고, 상기 제 1 칩은, 지문 인식 센서이고, 상기 제 2 칩은, 주문형 집적 회로이며, 상기 기판은, 일단에 위치하는 제 1 비절곡 영역과, 상기 일단과 반대되는 타단에 위치하는 제 2 비절곡 영역과, 상기 제 1 및 2 비절곡 영역 사이에 위치하는 절곡 영역을 포함하고, 상기 제 1 오픈 영역은 상기 제 1 비절곡 영역 상에 위치하고, 상기 제 2 오픈 영역은 상기 제 2 비절곡 영역 상에 위치하는 지문 인식 모듈; 상기 제 1 칩 상에 부착되는 디스플레이부; 및 상기 지문 인식 모듈의 상기 제 2 비절곡 영역 상에 위치한 상기 전도성 패턴부와 연결되는 메인 보드를 포함한다.
또한, 상기 디스플레이부는, 디스플레이 패널; 및 상기 디스플레이 패널 상에 위치하는 커버 윈도우를 포함하며, 상기 제 1 칩은 상기 디스플레이 패널의 하면 또는 상기 커버 윈도우 하면에 부착된다.
본 발명의 실시 예에 따르면, 지문 인식 모듈의 기판으로 2층 구조의 칩 온 필름용 연성회로기판이 적용되며, 이에 따른 파인 피치 대응으로 기판 면적을 획기적으로 감소시킬 수 있다. 뿐만 아니라 폴리 이미드 기판을 사용함으로 인해 Fine Pitch를 구현(라인 / Space = 10um 이하 / 15um이하) 할 수 있어 지문 인식 모듈의 크기를 감소 시킬 수 있다.
또한, 본 발명의 실시 예에 따르면, 하나의 기판 위에 서로 다른 종류의 제 1 칩, 제 2 칩 및 제 3 칩을 실장할 수 있어 향상된 신뢰성을 가지는 지문 인식 모듈을 제공할 수 있다.
또한, 본 발명에 따른 실시 예에 따르면, 지문 센서가 실장되는 이너리드 패턴부의 높이가 7㎛ 이상으로 형성되도록 함으로써, 상기 지문 센서의 진동 공간을 확보할 수 있으며, 이에 따른 상기 지문 센서의 동작 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 지문 인식 모듈과 메인보드를 직접 연결할 수 있다. 이에 따라, 지문 인식 모듈을 통해 감지된 신호를 메인보드까지 전달하기 위한 연성 회로기판의 크기 및 두께가 감소될 수 있다. 뿐만 아니라 지문인식용 칩에서 형성된 신호가 메인 보드 까지 전달되는 신호 거리를 줄일 수 있어 지문인식을 빠르게 할 수 있다.
이에 따라, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스는 다른 부품의 공간 및/또는 배터리 공간을 확장시킬 수 있다.
또한, 복수의 인쇄회로기판의 연결이 요구되지 않으므로, 공정의 편의성 및 전기적인 연결의 신뢰성이 향상될 수 있다.
이에 따라, 실시예에 따른 지문 인식 모듈 및 이를 포함하는 전자 디바이스는 고해상도의 디스플레이부를 가지는 전자디바이스에 적합할 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 제 1 칩과 제 2 칩의 주변에 사이드 몰딩부를 추가함으로써, 침습이나 충격으로부터 상기 제 1 칩과 제 2 칩을 보호할 수 있으며, 이에 따른 동작 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 벤딩 라인을 중심으로, 제 1 칩 및 제 2 칩까지의 각각의 거리가 최소 1.6㎛가 되도록 한다. 따라서, 지문 인식 모듈의 벤딩 시에, 벤딩 외력에 의한 본딩부의 크랙을 방지할 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 제 2 칩과 제 3 칩 사이의 거리를 최대한 가깝게 하면서, 최소 1.0mm 이상이 되도록 한다. 따라서, 상기 제 2 칩과 제 3 칩의 거리가 멀어짐에 따라 발생하는 신호 손실을 최소화할 수 있다. 또한, 상기 제 2 칩과 제 3 칩의 거리가 상기 1.0mm보다 가까워짐에 따라 발생하는 제 3 칩의 위치 틀어짐 현상을 방지할 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 지문 인식 모듈을 구성하는 연성 회로 기판이 벤딩 구조를 가지도록 한다. 이에 따라, 상기 지문 인식 모듈이 가지는 전체 길이를 감소할 수 있다.
도 1a는 기존의 인쇄회로기판을 포함하는 디스플레이부를 구비한 전자디바이스의 단면도이다.
도 1b는 도 1a에 따른 인쇄회로기판의 평면도이다.
도 2a는 실시예에 따른 지문 인식 모듈을 포함하는 디스플레이부를 구비한 전자디바이스의 단면도이다.
도 2b는 도 2a에 따른 지문 인식 모듈의 칩 온 필름용 연성 회로기판이 절곡된 형태에서의 단면도이다.
도 2c는 도 2a에 따른 지문 인식 모듈의 칩 온 필름용 연성 회로기판이 절곡된 형태에서의 평면도이다.
도 3a는 본 발명의 실시 예에 따른 지문 인식 모듈의 연성 회로 기판을 나타낸 단면도이다.
도 3b는 도 3a의 연성 회로 기판을 포함하는 지문 인식 모듈을 나타낸 단면도이다.
도 4는 도 3b의 지문 인식 모듈의 절곡 형태를 보여주는 도면이다.
도 5는 실시 예에 따른 칩 온 필름용 연성 회로기판의 다른 단면도이다.
도 6은 실시 예에 따른 온 필름용 연성 회로기판을 포함하는 지문 인식 모듈의 또 다른 단면도이다.
도 7은 실시 예에 따른 칩 온 필름용 연성 회로기판의 일 영역을 확대한 단면도이다.
도 8a는 실시 예에 따른 지문 인식 모듈을 포함하는 전자 디바이스의 단면도이다.
도 8b는 실시 예에 따른 지문 인식 모듈을 포함하는 전자 디바이스의 다른 단면도이다.
도 8c는 실시 예에 따른 지문 인식 모듈을 포함하는 전자 디바이스의 또 다른 단면도이다.
도 9은 내지 도 13은 지문 인식 모듈을 포함하는 다양한 전자 디바이스의 도면들이다.
실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 “상/위(on)”에 또는 “하/아래(under)”에 형성된다는 기재는, 직접(directly) 또는 다른 층을 개재하여 형성되는 것을 모두 포함한다. 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
또한, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 부재를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 구비할 수 있다는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.
도 1a 내지 도 1b를 참조하여, 비교 예에 따른 인쇄회로기판을 설명한다.
디스플레이부를 가지는 전자 디바이스는 지문 인식 기능을 구현하기 위해서, 메인보드(40) 이외에 적어도 2개의 기판이 요구된다.
비교 예에 따른 디스플레이부를 포함하는 전자디바이스에 포함되는 기판은 적어도 2개일 수 있다.
비교 예에 따른 디스플레이부를 포함하는 전자디바이스는 제 1 기판(10) 및 제 2 기판(20)을 포함할 수 있다.
상기 제 1 기판(10)은 FPCB 또는 실리콘 웨이퍼(silicon wafer)를 사용하였다.
상기 제 2 기판(20)은 연성 인쇄회로기판(FPCB, Flexible Printed Circuit Board)을 사용하였다.
비교예에 따른 디스플레이부를 구비한 전자 디바이스는 디스플레이 패널과 메인보드 사이에 제 1 및 제 2 기판이 요구되기 때문에, 전자 디바이스의 전체적인 두께가 증가할 수 있다. 자세하게, 비교 예에 따른 디스플레이부를 구비한 전자 디바이스는 상, 하로 적층되는 제 1 및 제 2 기판이 요구되기 때문에, 전자 디바이스의 전체적인 두께가 증가할 수 있다.
상기 제 1 기판(10) 및 상기 제 2 기판(20)은 서로 다른 공정으로 형성되었다. 예를 들어, 상기 제 1 기판(10)은 일반적인 적층 공정에 의해서 제조되고, 상기 제 2 기판(20)은 시트(sheet) 방식으로 제조되고 있다.
비교 예에 따른 제 1, 제 2 기판은 각각 서로 다른 공정으로 형성되므로, 공정 효율이 저하될 수 있다.
또한, 비교 예에 따른 기판을 포함하는 칩 패키지는 서로 다른 종류의 칩을 하나의 기판 상에 배치하는 공정의 난이성이 있으므로, 별도의 제 1 및 제 2 기판이 요구된다.
또한, 비교 예에 따른 기판을 포함하는 칩 패키지는 서로 다른 종류의 칩을 하나의 기판상에서 접속시키기 어려운 문제점이 있다.
디스플레이 패널(30)의 상부에 접근한 객체로부터 지문을 인식하여 처리 또는 전달하기 위하여 제 1 기판(10)은 제 2 기판(20)과 연결되고, 제 2 기판(20)은 메인보드(40)에 연결된다.
비교 예에 따른 디스플레이부를 구비한 전자 디바이스는 커버 윈도우(70)와 상기 제 1 기판(10)의 사이, 상기 제 1 기판(10)과 상기 제 2 기판(20)의 사이, 상기 제 2 기판(20)과 상기 메인보드(40)의 사이에 각각 별도의 접착층(50)이 요구될 수 있다. 즉, 비교 예에 따른 디스플레이부를 구비한 전자 디바이스는 다수 개의 접착층이 요구되므로, 접착층의 연결불량으로 인하여 전자 디바이스의 신뢰성이 저하될 수 있는 문제점을 가진다. 또한, 상, 하로 연결되는 상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판(20)의 사이에 배치되는 접착층은 전자 디바이스의 두께를 증가시킬 수 있다.
도 1b를 참조하면, 비교 예는 복수의 기판이 요구되므로, 일 방향에서의 길이(L1)는 각각의 상기 제 1 기판(10) 및 상기 제 2 기판(20)의 길이의 합이다. 통상 길이(L1)는 300mm 정도이다. 비교 예에 따른 전자 디바이스는 복수의 기판이 요구됨에 따라, 다른 부품을 실장하기 위한 공간 또는 배터리(60)를 배치하기 위한 공간이 축소될 수 있다. 또한 디스플레이부 외부에 지문인식 부품이 실장됨으로 전체 디바이스의 크기가 커져야 하는 문제가 있다.
최근 스마트폰과 같은 전자 디바이스는 사용자의 편의성 내지 보안을 강화하기 위하여 다양한 기능을 가지는 부품이 추가되고 있다. 예를 들어, 스마트 폰, 스마트 워치 등의 전자 디바이스에는 여러 개의 카메라 모듈(듀얼 카메라 모듈, dual camera module)이 탑재되거나, 홍채 인식, 가상현실(VR, Virtual Reality)과 같은 다양한 기능을 가지는 부품이 추가되고 있다. 이에 따라, 추가되는 부품을 실장하기 위한 공간의 확보가 중요하다.
또한, 웨어러블 디바이스를 비롯한 다양한 전자 디바이스는 사용자의 편의성 향상을 위해서, 배터리 공간의 확대가 요구된다.
따라서, 기존의 전자 디바이스에 사용된 복수의 인쇄회로기판을 하나의 인쇄회로기판으로 대체함에 따라, 새로운 부품을 실장하기 위한 공간 확보 또는 배터리 크기의 확대를 위한 공간 확보의 중요성이 대두된다.
비교 예에 따른 전자 디바이스는 서로 다른 종류의 제 1 칩, 제 2 칩 및 제 3 칩이 각각 별도의 제 1 기판(10) 및 제 2 기판(30)에 배치될 수 있다. 이에 따라, 제 1 기판(10) 및 제 2 기판(30)의 사이의 접착층(50)의 두께 및 상기 제 2 기판(30)의 두께는 전자 디바이스의 두께를 증가시키는 문제점이 있었다.
또한, 상기 제 2 기판(30)의 크기만큼 배터리 공간 내지 다른 부품을 실장하기 위한 공간이 축소되는 문제점이 있었다.
또한, 제 1 및 제 2 기판의 접합불량은 전자 디바이스의 신뢰성을 저하시키는 문제점이 있었다.
실시 예는 이러한 문제점을 해소하기 위해서, 복수의 칩을 하나의 기판에 실장할 수 있는 새로운 구조의 칩 온 필름용 연성 회로기판을 포함하는 지문 인식 모듈 및 이를 포함하는 전자 디바이스를 제공할 수 있다.
실시 예와 비교 예의 동일한 도면 부호는 동일한 구성요소를 나타내며, 앞서 설명한 비교 예와 중복되는 설명은 제외한다.
도 2a 내지 도 2c를 참조하여, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함하는 지문 인식 모듈이 장착된 전자 디바이스를 설명한다.
실시 예에 따른 전자 디바이스는 디스플레이 패널의 일측에 접근한 객체로부터 획득한 지문 인식 신호를 메인보드까지 전달하기 위해서 하나의 인쇄회로기판을 사용할 수 있다.
실시 예에 따른 디스플레이부를 포함하는 전자 디바이스에 포함되는 인쇄회로 기판은 하나의 연성 인쇄회로기판일 수 있다. 이에 따라, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)은 서로 대향되는 디스플레이부와 메인보드 사이에서 절곡(bending)되어 디스플레이부 및 메인보드와 연결될 수 있다.
자세하게, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)은 서로 다른 종류의 복수 개의 칩을 배치하기 위한 하나의 기판일 수 있다.
실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)은 서로 다른 종류의 제 1 칩(c1), 제 2 칩(c2) 및 제 3 칩(c3)을 배치하기 위한 기판일 수 있다.
실시예에 따른 지문 인식용 모듈(100)의 칩 온 필름(chip on film)용 연성 회로기판의 두께(t2)는 절곡(bending)되기 이전에 20㎛ 내지 100㎛일 수 있다. 예를 들어, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판의 절곡(bending) 전의 두께(t2)는 30㎛ 내지 80㎛일 수 있다. 예를 들어, 실시예에 따른 칩 온 필름(chip on film)용 연성 회로기판의 절곡 전의 두께(t2)는 70㎛ 내지 75㎛일 수 있다.
실시 예에 따른 지문 인식 모듈(100)의 칩 온 필름(chip on film)용 연성 회로기판의 절곡 전의 두께(t2)는 비교 예에 따른 복수의 기판의 총 두께(t1)의 1/5 내지 1/2 수준의 두께를 가질 수 있다. 즉, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판의 절곡 전의 두께(t2)는 비교 예에 따른 복수의 기판의 두께(t1)의 20% 내지 50%의 수준의 두께를 가질 수 있다. 예를 들어, 실시예에 따른 칩 온 필름(chip on film)용 연성 회로기판의 절곡(bending) 전의 두께(t2)는 비교 예에 따른 복수의 기판의 두께(t1)의 25% 내지 40%의 수준의 두께를 가질 수 있다. 예를 들어, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판의 절곡(bending) 전의 두께(t2)는 비교 예에 따른 복수의 기판의 두께(t1)의 25% 내지 35%의 수준의 두께를 가질 수 있다.
실시예에 따른 디스플레이부를 구비한 전자 디바이스는 디스플레이 패널과 메인보드 사이에 오직 하나의 칩 온 필름(chip on film)용 연성 회로기판이 요구되기 때문에, 전자 디바이스의 전체적인 두께를 감소시킬 수 있다.
또한, 실시예는 비교 예에 포함된 제 1 기판 및 제 2 기판 사이의 접착층(50)을 생략할 수 있어, 올인원 칩 온 필름용 연성회로기판을 포함하는 칩 패키지 및 이를 포함하는 전자 디바이스의 전체적인 두께를 감소시킬 수 있다.
또한, 실시 예는 제 1 기판과 제 2 기판 사이의 접착층(50)을 생략할 수 있어, 접착 불량에 의한 문제점을 해소할 수 있으므로, 전자 디바이스의 신뢰성을 향상시킬 수 있다.
또한, 복수 개의 기판의 접착 공정을 생략할 수 있어, 공정 효율이 증가되고, 공정 비용이 저감될 수 있다.
또한, 별도의 공정으로 관리되었던 기판을 하나의 공정으로 대체함에 따라, 공정 효율 및 제품 수율을 향상시킬 수 있다.
실시 예에 따른 지문 인식 모듈(100)의 칩 온 필름(chip on film)용 연성 회로기판은 절곡 영역 및 비절곡 영역을 포함할 수 있다. 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)은 절곡 영역을 포함함에 따라, 서로 마주보며 배치되는 상기 디스플레이 패널(30) 및 상기 메인보드(40) 사이에 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)이 배치될 수 있다.
실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 비절곡(non-bending) 영역은 디스플레이 패널(30)과 서로 마주보며 배치될 수 있다. 실시예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 비절곡 영역 상에는 제 1 칩(C1)이 배치될 수 있다. 이에 따라, 실시예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)은 상기 제 1 칩(c1)의 안정적인 실장이 가능할 수 있다. 또한, 실시예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 비절곡 영역 상에는 제 2 칩(C2) 및 제 3 칩(C3)이 배치될 수 있다. 이에 따라, 실시예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)은 상기 제 2 칩(c2) 및 제 3 칩(C3)의 안정적인 실장이 가능할 수 있다.
도 2c는 도 2b의 하면에서의 평면도이다.
도 2c를 참조하면, 실시 예는 하나의 기판이 요구되므로, 일 방향에서의 길이(L2)는 하나의 기판의 길이일 수 있다. 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 일 방향에서의 길이(L2)는 실시예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 길이일 수 있다. 일례로, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 일 방향에서의 길이(L2)는 10㎜ 내지 50㎜일 수 있다. 예를 들어, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 일 방향에서의 길이(L2)는 10㎜ 내지 30㎜ 일 수 있다. 예를 들어, 실시예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 일 방향에서의 길이(L2)는 15㎜ 내지 25㎜일 수 있다. 다만, 실시 예가 이에 제한되는 것은 아니며, 배치하기 위한 칩의 종류 및/또는 개수, 전자 디바이스의 종류에 따라 다양한 크기로 설계될 수 있음은 물론이다.
또한, 별도의 지문인식용 공간이 필요 없고, 디스플레이부와 중첩되도록 형성됨으로 전체 디바이스에서 디스플레이 영역을 넓게 사용할 수 있어 사용자 편의성을 높일 수 있다
실시예에 따른 올인원 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 일 방향에서의 길이(L2)는 비교예에 따른 기판의 일 방향에서의 길이(L1)의 10% 내지 70% 수준의 길이를 가질 수 있다.
이에 따라, 실시 예는 전자 디바이스 내의 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 크기가 감소될 수 있고, 비교 예의 별도의 지문인식용 공간이 필요했던 것을 제거함으로 인해 전체 디스플레이 영역을 확대할 수 있을 뿐만 아니라, 배터리(60)를 배치하기 위한 공간이 확대될 수 있다. 또한, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)은 평면적이 감소될 수 있어, 다른 부품을 탑재시키기 위한 공간 확보가 가능할 수 있다.
도 3a는 본 발명의 실시 예에 따른 지문 인식 모듈의 연성 회로 기판을 나타낸 단면도이고, 도 3b는 도 3a의 연성 회로 기판을 포함하는 지문 인식 모듈을 나타낸 단면도이다.
실시예에 따른 칩 온 필름(All in one chip on film)용 연성 회로기판은 기판(110), 상기 기판(110) 상에 배치되는 배선 패턴층(120), 도금층(130) 및 보호층(140)을 포함할 수 있다.
여기에서, 칩 온 필름(All in one chip on film)용 연성 회로기판은 지문 인식 모듈(100)을 구성하는 제 1 칩(C1), 제 2 칩(C2) 및 제 3 칩(C3)이 실장되기 전의 기판이다.
상기 기판(110)은 상기 배선 패턴층(120), 도금층(130) 및 보호층(140)을 지지하는 지지기판일 수 있다.
상기 기판(110)은 절곡 영역 및 절곡 영역 이외의 영역을 포함할 수 있다. 즉, 상기 기판(110)은 절곡이 이루어지는 절곡 영역 및 절곡 영역 이외의 비절곡 영역을 포함할 수 있다. 상기 절곡 영역은, 상기 기판(110)의 상면 중 제 1 칩(C1)과 제 2 칩(C2)의 사이 영역일 수 있다. 상기 절곡 영역은, 제 1 칩(C1), 제 2 칩(C2) 및 제 3 칩(C3)이 배치되는 칩 배치 영역을 제외한 영역일 수 있다. 그리고, 상기 비절곡 영역은, 상기 절곡 영역을 제외한 나머지 영역일 수 있다. 상기 비절곡 영역은, 상기 제 1 칩(C1)이 배치되는 제 1 칩 배치 영역, 상기 제 2 칩(C2)이 배치되는 제 2 칩 배치 영역 및 상기 제 3 칩(C3)이 배치되는 제 3 칩 배치 영역을 포함할 수 있다.
상기 기판(110)은 연성 기판일 수 있다. 이에 따라, 상기 기판(110)은 부분적인 절곡이 가능할 수 있다. 즉, 상기 기판(110)은 연성 플라스틱을 포함할 수 있다. 예를 들어, 상기 기판(110)은 폴리이미드(polyimide, PI) 기판일 수 있다. 다만, 실시예는 이에 재한되지 않고, 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN)과 같은 고분자 물질로 구성된 기판일 수 있다. 이에 따라, 상기 기판(110)을 포함하는 연성 회로기판은 곡선의 디스플레이 장치가 구비된 다양한 전자 디바이스에 사용될 수 있다. 예를 들어, 상기 기판(110)을 포함하는 연성 회로기판은 플렉서블 특성이 우수함에 따라, 웨어러블 전자 디바이스의 반도체 칩을 실장하는데 적합할 수 있다. 자세하게, 실시 예는 곡면 디스플레이를 포함하는 전자 디바이스에 적합할 수 있다.
상기 기판(110)은 절연 기판일 수 있다. 즉, 상기 기판(110)은 다양한 배선 패턴들을 지지하는 절연 기판일 수 있다.
상기 기판(110)은 20㎛ 내지 100㎛의 두께를 가질 수 있다. 예를 들어, 상기 기판(110)은 25㎛ 내지 50㎛의 두께를 가질 수 있다. 예를 들어, 상기 기판(100)은 30㎛ 내지 40㎛의 두께를 가질 수 있다. 상기 기판(100)의 두께가 100㎛ 초과인 경우에는 전체적인 연성 회로기판의 두께가 증가할 수 있다. 상기 기판(100)의 두께가 20㎛ 미만인 경우에는 제 1 칩(C1), 제 2 칩(C2) 및 제 3 칩(C3)을 동시에 배치하기 어려울 수 있다. 상기 기판(110)의 두께가 20um 미만인 경우에는, 다수의 칩을 실장 하는 공정에서 상기 기판(110)이 열/압력 등에 취약할 수 있어, 다수의 칩을 동시에 배치하기 어려울 수 있다.
상기 기판(110) 상에는 배선이 배치될 수 있다. 상기 배선은 패턴화된 복수 개의 배선일 수 있다. 예를 들어, 상기 기판(110) 상에서 상기 복수 개의 배선들은 서로 이격되어 배치될 수 있다. 즉, 상기 기판(110)의 일면 상에는 배선 패턴층(120)이 배치될 수 있다.
바람직하게, 상기 기판(110)의 양면에는 각각 배선이 배치될 수 있다. 즉, 기판(110)의 상면에는 상부 배선 패턴층이 배치될 수 있고, 하면에는 하부 배선 패턴층이 배치될 수 있다. 또한, 상부 배선 패턴층 위에는 상부 도금층이 배치될 수 있다. 또한, 상부 배선 패턴층 위에는 상부 보호층이 배치될 수 있다. 또한, 하부 배선 패턴층 아래에는 하부 도금층이 배치될 수 있다. 그리고, 상기 하부 배선 패턴층 아래에는 하부 보호층이 배치될 수 있다.
상기 배선 패턴층(120)은 전도성 물질을 포함할 수 있다.
예를 들어, 상기 배선 패턴층(120)은 전기 전도성이 우수한 금속 물질을 포함할 수 있다. 더 자세하게, 상기 배선 패턴층(120)은 구리(Cu)를 포함할 수 있다. 다만, 실시예가 이에 제한되는 것은 아니고, 구리(Cu), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 은(Ag), 몰리브덴(Mo). 금(Au), 티타튬(Ti) 및 이들의 합금 중 적어도 하나의 금속을 포함할 수 있음은 물론이다.
상기 배선 패턴층(120)은 1㎛ 내지 15㎛의 두께로 배치될 수 있다. 예를 들어, 상기 배선 패턴층(120)은 4㎛ 내지 10㎛의 두께로 배치될 수 있다. 예를 들어, 상기 배선 패턴층(120)은 6㎛ 내지 9㎛의 두께로 배치될 수 있다.
상기 배선 패턴층(120)의 두께가 1㎛ 미만인 경우에는 상기 배선 패턴층의 저항이 증가할 수 있다. 상기 배선 패턴층(120)의 두께가 15㎛ 초과인 경우에는 리소 그라피 공법을 사용할 경우 사이드 에칭, 프린팅 공법을 사용할 경우 마스크 사용이 어렵고, 스퍼터링 공법의 경우 장기간에 증착을 해야 함으로 미세패턴을 구현하기 어려울 수 있다.
상기 배선 패턴층(120) 상에는 도금층(130)이 배치될 수 있다. 상기 도금층(130)은 제 1 도금층(131) 및 제 2 도금층(132)을 포함할 수 있다.
상기 배선 패턴층(120) 상에는 제 1 도금층(131)이 배치되고, 상기 제 1 도금층(131) 상에는 상기 제 2 도금층(132)이 배치될 수 있다. 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)은 위스커(whisker) 형성의 방지를 위해, 상기 배선 패턴층(120) 상에 2층으로 형성될 수 있다. 이에 따라, 상기 배선 패턴층(120)의 패턴들 사이의 단락을 방지할 수 있다. 또한, 상기 배선 패턴층(120) 상에는 두 층의 도금층이 배치됨에 따라, 칩과의 본딩 특성이 향상될 수 있다. 상기 배선 패턴층이 구리(Cu)를 포함하는 경우에는, 상기 배선 패턴층이 제 1 칩(C1)과 직접 본딩될 수 없고, 별도로 접착을 위한 처리가 요구될 수 있다. 반면, 상기 배선 패턴층 상에 배치되는 상기 도금층을 단일층으로 형성하는 경우 도금공정에서 배선패턴층의 구리(cu)가 도금층으로 확산되어 칩과의 본딩시 불량을 초래 할 수 있다. 상기 1층의 도금층 상에 2층의 도금층을 추가로 형성함으로 인해 칩과의 본딩되는 표면에 구리(Cu)의 양이 없거나 감소시켜 칩 본딩이 용이해질 수 있다. 상기 도금층이 주석(Sn)을 포함하는 경우에는, 상기 도금층의 표면이 순수 주석층일 수 있어, 제 1 칩(C1)과 본딩이 용이할 수 있다.
상기 제 1 도금층(131)이 배치되는 영역은 상기 제 2 도금층(132)이 배치되는 영역과 대응될 수 있다. 즉, 상기 제 1 도금층(131)이 배치되는 면적은 상기 제 2 도금층(132)이 배치되는 면적과 대응될 수 있다.
뿐만 아니라 상기 제 1 도금층(131)이 배치되는 영역은 상기 제 2 도금층(132)이 배치되는 영역 보다 클수 있다. 상기 제 1 도금층(131)을 형성한 후 보호층 (140)을 형성하고 보호층이 형성되지 않은 1도금층 상에 상기 제 2 도금층(132)를 형성하여도 상기 위스커 현상 및 Cu 확산을 방지 할 수 있다.
상기 도금층(130)은 주석(Sn)을 포함할 수 있다. 예를 들어, 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)은 주석(Sn)을 포함할 수 있다.
일례로, 상기 배선 패턴층(120)을 구리(Cu)로 배치하고, 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)을 주석(Sn)으로 배치할 수 있다. 상기 도금층(130)이 주석을 포함하는 경우에는, 주석(Sn)의 내식성이 우수하기 때문에, 상기 배선 패턴층(120)의 산화를 방지할 수 있다.
한편, 상기 도금층(130)의 물질은 상기 배선 전극층(120)의 물질보다 전기 전도도가 낮을 수 있다. 상기 도금층(130)은 상기 배선 전극층(120)과 전기적인 접속이 가능할 수 있다.
상기 제 1 도금층(131) 및 상기 제 2 도금층(132)은 동일한 주석(Sn)으로 형성되나, 별도의 공정으로 형성될 수 있다.
실시 예에 따른 연성 회로기판의 제조 공정에 열경화와 같은 열처리 공정이 포함되는 경우에는, 상기 배선 패턴층(120)의 구리(Cu) 또는 상기 도금층(130)의 주석(Sn)의 확산 작용이 일어날 수 있다. 자세하게, 상기 보호층(140)의 경화를 통해, 상기 배선 패턴층(120)의 구리(Cu) 또는 상기 도금층(130)의 주석(Sn)의 확산 작용이 일어날 수 있다.
이에 따라, 상기 제 1 도금층(131)에서 상기 제 2 도금층(132)의 표면으로 갈수록 구리(Cu)의 확산 농도가 낮아짐에 따라, 구리(Cu)의 함량이 연속적으로 작아질 수 있다. 한편, 상기 제 1 도금층(131)에서 상기 제 2 도금층(132)의 표면으로 갈수록 주석(Sn)의 함량은 연속적으로 커질 수 있다. 이에 따라, 상기 도금층(130)의 최상부는 순수한 주석을 포함할 수 있다.
즉, 상기 배선 패턴층(120) 및 상기 도금층(130)은 적층 계면에서의 화학작용에 의해, 상기 도금층(130)의 적어도 일부는 주석 및 구리의 합금일 수 있다. 상기 배선 패턴층(120) 상에 상기 도금층(130)을 형성한 후의 주석 및 구리의 합금의 두께보다, 상기 도금층(130) 상에 상기 보호층(140)을 경화시킨 후에 주석 및 구리의 합금의 두께는 증가할 수 있다.
상기 도금층(130)의 적어도 일부에 포함된 주석 및 구리의 합금은 CuxSny의 화학식을 가지고, 0<x+y<12일 수 있다. 예를 들어, 상기 화학식에서, x와 y의 합은 4≤≤x+y≤≤11일 수 있다. 예를 들어, 상기 도금층(130)에 포함된 주석 및 구리의 합금은 Cu3Sn 및 Cu6Sn5 중 적어도 하나를 포함할 수 있다. 자세하게, 상기 제 1 도금층(131)은 주석 및 구리의 합금층일 수 있다.
또한, 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)은 주석 및 구리의 함량이 서로 다를 수 있다. 상기 구리 배선 패턴층과 직접 접촉하는 상기 제 1 도금층(131)은 상기 제 2 도금층(132)보다 구리의 함량이 클 수 있다.
상기 제 2 도금층(132)은 상기 제 1 도금층(131)보다 주석의 함량이 클 수 있다. 상기 제 2 도금층(132)은 순수 주석을 포함할 수 있다. 여기에서, 순수 주석이란 주석(Sn)의 함량이 50 원자% 이상인 것, 70 원자% 이상인 것, 90 원자% 이상인 것을 의미할 수 있다. 이때, 주석 이외의 원소는 구리일 수 있다. 예를 들어, 상기 제 2 도금층(132)은 주석(Sn)의 함량이 50 원자% 이상일 수 있다. 예를 들어, 상기 제 2 도금층(132)은 주석(Sn)의 함량이 70 원자% 이상일 수 있다. 예를 들어, 상기 제 2 도금층(132)은 주석(Sn)의 함량이 90 원자% 이상일 수 있다. 예를 들어, 상기 제 2 도금층(132)은 주석(Sn)의 함량이 95 원자% 이상일 수 있다. 예를 들어, 상기 제 2 도금층(132)은 주석(Sn)의 함량이 98 원자% 이상일 수 있다.
실시 예에 따른 도금층은 Cu/Sn의 확산현상으로 인해, 전기화학적 마이그레이션(Electrochemical Migration Resistance)을 방지하여, 금속 성장으로 인한 합선 불량을 차단할 수 있다.
다만, 실시 예는 이에 제한되지 않고, 상기 도금층(130)은 Ni/Au 합금, 금(Au), 무전해 니켈 금 도금(electroless nickel immersion gold, ENIG), Ni/Pd 합금, 유기화합물 도금(Organic Solderability Preservative, OSP) 중 어느 하나를 포함할 수 있음은 물론이다.
상기 제 1 도금층(131)은 상기 제 2 도금층(132)은 서로 대응되거나, 서로 다른 두께를 가질 수 있다. 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)의 전체 두께는 0.07㎛ 내지 1㎛일 수 있다. 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)의 전체 두께는 0.15㎛ 내지 0.7㎛일 수 있다. 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)의 전체 두께는 0.3㎛ 내지 0.5㎛일 수 있다. 상기 제 1 도금층(131) 및 상기 제 2 도금층(132) 중 어느 하나의 도금층은 0.05㎛ 내지 0.15㎛ 이하의 두께일 수 있다. 예를 들어, 상기 제 1 도금층(131) 및 상기 제 2 도금층(132) 중 어느 하나의 도금층은 0.07㎛ 내지 0.13㎛ 이하의 두께일 수 있다.
상기 보호층(140)은 상기 배선 패턴층(120) 상에 부분적으로 배치될 수 있다. 예를 들어, 상기 보호층(140)은 상기 배선 패턴층(120) 상의 상기 도금층(130) 상에 배치될 수 있다. 상기 보호층(140)은 상기 도금층(130)을 덮을 수 있어, 상기 배선 패턴층(120) 및 상기 도금층(130)의 산화에 의한 손상 또는 탈막을 방지할 수 있다.
상기 보호층(140)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)이 메인보드(40), 제 1 칩(C1) 또는 제 2 칩(C2) 또는 제 3 칩(C3)과 전기적으로 연결되기 위한 영역을 제외한 영역에 부분적으로 배치될 수 있다.
이에 따라, 상기 보호층(140)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)와 부분적으로 중첩될 수 있다.
상기 보호층(140)의 면적은 기판(110)의 면적보다 작을 수 있다. 상기 보호층(140)은 기판의 끝단을 제외한 영역에 배치되며, 복수 개의 오픈 영역을 포함할 수 있다.
상기 보호층(140)은 홀과 같은 형상의 제 1 오픈 영역(OA1)을 포함할 수 있다. 상기 제 1 오픈 영역(OA1)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)이 제 1 칩(C1)과 전기적으로 연결되기 상기 보호층(140)의 비배치 영역일 수 있다.
상기 보호층(140)은 홀과 같은 형상의 제 2 오픈 영역(OA2)을 포함할 수 있다. 상기 제 2 오픈 영역(OA2)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)이 제 2 칩(C2)과 전기적으로 연결되기 위한 상기 보호층(140)의 비배치 영역일 수 있다. 이에 따라, 상기 제 2 오픈 영역(OA2)에서, 상기 도금층(130)은 외부로 노출될 수 있다.
상기 제 2 오픈 영역(OA2)에서, 상기 도금층(130)의 구리의 함량은 50 원자% 이상일 수 있다. 예를 들어, 상기 도금층(130)에서의 구리의 함량은 60 원자% 이상일 수 있다. 예를 들어, 상기 도금층(130)에서의 구리의 함량은 60 원자% 내지 80 원자% 일 수 있다. 자세하게, 상기 제 2 오픈 영역(OA2)에서 측정된 상기 제 1 도금층(131)의 구리의 함량은 60 원자% 내지 80 원자% 일 수 있다.
상기 보호층(140)은 홀과 같은 형상의 제 3 오픈 영역(OA3)을 포함할 수 있다. 상기 제 3 오픈 영역(OA3)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)이 제 3 칩(C3)과 전기적으로 연결되기 위한 상기 보호층(140)의 비배치 영역일 수 있다. 이에 따라, 상기 제 3 오픈 영역(OA3)에서, 상기 도금층(130)은 외부로 노출될 수 있다.
상기 보호층(140)은 상기 메인보드(40)와 전기적으로 연결되기 위한 전도성 패턴부 상에 배치되지 않을 수 있다. 실시예는 상기 메인보드(40)와 전기적으로 연결되기 위한 전도성 패턴부 상의 상기 보호층(140)의 비배치 영역인 제 4 오픈 영역(OA4)을 포함할 수 있다. 이에 따라, 상기 제 4 오픈 영역(OA4)에서, 상기 도금층(130)은 외부로 노출될 수 있다.
상기 제 4 오픈 영역(OA4)에서, 상기 도금층(130)의 구리의 함량은 50 원자% 이상일 수 있다. 또는, 상기 제 3 오픈 영역(OA3)에서, 상기 도금층(130)의 구리의 함량은 50 원자% 미만일 수 있다. 상기 제 4 오픈 영역(OA3)은 상기 제 1 오픈 영역(OA1)보다 기판의 외곽에 위치할 수 있다. 또한, 상기 제 4 오픈 영역(OA4)은 상기 제 2 오픈 영역(OA2)보다 기판의 외곽에 위치할 수 있다. 또한, 상기 제 4 오픈 영역(OA4)은 상기 제 3 오픈 영역(OA3)보다 기판의 외곽에 위치할 수 있다.
상기 제 1 오픈 영역(OA1), 상기 제 2 오픈 영역(OA2) 및 상기 제 3 오픈 영역(OA3)은 상기 제 4 오픈 영역(OA4)보다 기판의 중앙 영역에 위치할 수 있다.
이때, 상기 기판의 길이 방향의 2개의 최외곽 영역 중 적어도 어느 하나의 영역은 보호층(140)에 의해 덮일 수 있다. 다시 말해서, 기판(110)은 제 1 외곽 영역 및 제 2 외곽 영역을 포함할 수 있다. 상기 제 1 외곽 영역은 기판(110)의 좌측 단부 영역일 수 있다. 상기 제 2 외곽 영역은 기판(110)의 우측 단부 영역일 수 있다. 그리고, 상기 제 2 외곽 영역에는 상기 설명한 바와 같이 메인 보드와 연결되기 위한 제 4 오픈 영역(OA4)이 위치한다. 이와 다르게, 제 1 외곽 영역은 오픈 영역을 가지지 않는다. 다시 말해서, 상기 제 1 외곽 영역은 보호층(140)이 형성되는 보호부(PP)를 포함할 수 있다.
상기 보호층(140)은 절곡 영역(BP, Bending part)에 배치될 수 있다. 이에 따라, 상기 보호층(140)은 절곡시 발생할 수 있는 응력을 분산시킬 수 있다. 따라서, 실시 예에 따른 올인원 칩 온 필름용 연성 회로기판의 신뢰성을 향상시킬 수 있다.
또한, 상기 제 1 외곽 영역에 보호층이 형성됨으로 인해 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 제 1 외곽 영역의 마모를 방지 할 수 있다. 종래 Drive IC를 실장하는 칩 온 필름(chip on film)용 연성 회로기판의 경우, 상기 제 1 외곽 영역에 대응하는 부분에 디스플레이와 연결되는 단자가 형성되었으며, 이에 따라 상기 제 1 회곽 영역은 디스플레이 패널과 접촉하고 ACF 등의 접착물질로 제 1 외곽영역의 노출된 부분이 보호되어 제 1 외곽 영역의 마모를 방지할 수 있었다. 그러나, 본 발명의 경우 제 1 외곽 영역에 연결되는 부분이 없기 때문에 제 1 외곽 영역은 별도의 보호부(PP)를 형성하여 마모를 방지할 수 있다.
상기 보호층(140)은 절연성 물질을 포함할 수 있다. 상기 보호층(140)은 전도성 패턴부의 표면을 보호하기 위해 도포된 후 가열하여 경화될 수 있는 다양한 물질을 포함할 수 있다. 상기 보호층(140)은 레지스트(resist) 층일 수 있다. 예를 들어, 상기 보호층(140)은 유기고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일례로, 상기 보호층(140)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 보호층(140)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 제한되지 않고, 상기 보호층(140)은 포토 솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 보호층(140)의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 보호층(140)의 두께는 5㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 보호층(140)의 두께는 7㎛ 내지 12㎛일 수 있다. 상기 보호층(140)의 두께가 20㎛ 초과인 경우에는 올인원 칩 온 필름용 연성 회로기판의 두께가 증가할 수 있다. 상기 보호층(140)의 두께가 1㎛ 미만인 경우에는 올인원 칩 온 필름용 연성 회로기판에 포함된 전도성 패턴부의 신뢰성이 저하될 수 있다.
실시 예에 따른 기판(110)의 일면 상에 배선 패턴층(120), 도금층(130) 및 보호층(140)을 배치한 후, 상기 일면과 반대되는 타면 상에 배선 패턴층(120), 도금층(130) 및 보호층(140)을 배치할 수 있다.
즉, 실시 예에 따른 기판(110)의 일면 상에 상부 배선 패턴층, 상부 도금층 및 상부 보호층이 배치될 수 있고, 상기 일면과 반대되는 타면 상에 하부 배선 패턴층, 하부 도금층 및 하부 보호층이 배치될 수 있다.
상부 배선 패턴층은 하부 배선 패턴층과 서로 대응되는 금속 물질을 포함할 수 있다. 이에 따라, 공정 효율이 향상될 수 있다. 다만, 실시 예는 이에 제한되지 않고, 다른 전도성 물질을 포함할 수 있음은 물론이다.
상부 배선 패턴층의 두께는 하부 배선 패턴층의 두께와 서로 대응될 수 있다. 이에 따라, 공정 효율이 향상될 수 있다.
상부 도금층은 하부 도금층과 서로 대응되는 금속 물질을 포함할 수 있다. 이에 따라, 공정 효율이 향상될 수 있다. 다만, 실시 예는 이에 제한되지 않고, 다른 전도성 물질을 포함할 수 있음은 물론이다.
상부 도금층의 두께는 하부 도금층의 두께와 서로 대응될 수 있다. 이에 따라, 공정 효율이 향상될 수 있다.
상기 기판(110)은 관통 홀을 포함할 수 있다. 상기 기판(110)은 복수 개의 관통 홀을 포함할 수 있다. 상기 기판(110)의 복수 개의 관통 홀은 기계적인 공정 또는 화학적인 공정에 의해서 각각 또는 동시에 형성될 수 있다. 예를 들어, 상기 기판(110)의 복수 개의 관통 홀은 드릴 공정 또는 식각 공정에 의해서 형성될 수 있다. 일례로, 상기 기판의 관통 홀은 레이저를 통한 펀칭 및 디스미어 공정을 통해 형성될 수 있다. 상기 디스미어 공정은 상기 관통홀의 내측면에 부착된 폴리이미드 스미어를 제거하는 공정일 수 있다. 상기 디스미어 공정에 의해, 상기 폴리이미드 기판의 내측면은 직선과 유사한 경사면을 가질 수 있다.
상기 기판(110) 상에는 배선 패턴층(120), 도금층(130), 및 보호층(140)이 배치될 수 있다. 자세하게, 상기 기판(110)의 양면 상에는 배선 패턴층(120), 도금층(130), 및 보호층(140)이 각각 차례대로 배치될 수 있다.
상기 배선 패턴층(120)은 증착(evaporation), 도금(plating), 스퍼터링(sputtering) 중 적어도 하나의 방법으로 형성될 수 있다.
일례로, 회로를 형성하기 위한 배선층은 스퍼터링 후 전해도금에 의하여 형성될 수 있다. 일례로, 회로를 형성하기 위한 배선층은 무전해 도금에 의해 형성된 구리 도금층일 수 있다. 또는, 상기 배선층은 무전해 도금에 및 전해 도금에 의해 형성된 구리 도금층일 수 있다.
다음으로, 상기 배선층 상에 드라이필름을 라미네이션한 다음, 노광, 현상 및 에칭 공정을 통해, 연성회로기판의 양면, 즉 상면과 하면에 패턴화된 배선층을 형성할 수 있다. 이에 따라, 상기 배선 패턴층(120)을 형성할 수 있다.
상기 기판(110)을 관통하는 비아 홀(V1, V2, V3, V4)의 내부에는 전도성 물질이 채워질 수 있다. 비아 홀의 내부에 채워지는 전도성 물질은 상기 배선 패턴층(120)과 서로 대응되거나 서로 다른 전도성 물질일 수 있다. 예를 들어, 비아 홀의 내부에 채워지는 전도성 물질은 구리(Cu), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 은(Ag), 몰리브덴(Mo). 금(Au), 티타튬(Ti) 및 이들의 합금 중 적어도 하나의 금속을 포함할 수 있다. 상기 기판(110)의 상면의 전도성 패턴부(CP)의 전기적인 신호는 상기 비아홀에 채워진 전도성 물질을 통해서 상기 기판(110)의 하면의 전도성 패턴부(CP)에 전달될 수 있다.
뿐만 아니라 상기 기판상에 비아를 형성하고 배선을 형성함으로 인해 상기 비아에 배선과 동일한 물질이 동일한 공정으로 형성될 수 있다. 이를 통해 별도로 비아에 전도성 물질을 채워 넣는 공정을 제거 할 수 있고, 또한, 비아와 배선의 물질 차이로 인한 신호 전달/왜곡 현상을 줄일 수 있다.
그 다음으로, 상기 배선 패턴층(120) 상에는 도금층(130)이 형성될 수 있다.
그 이후에는, 전도성 패턴부(CP) 상에 보호부(PP)을 스크린 인쇄할 수 있다.
전도성 패턴부(CP)는 상기 배선 패턴층(120) 및 상기 도금층(130)를 포함할 수 있다. 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 대응되거나 서롤 다를 수 있다. 상기 제 1 도금층(131)의 면적은 상기 제 2 도금층(132)의 면적과 서로 대응되거나 서로 다를 수 있다.
도 3a를 참조하면, 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 대응될 수 있다. 상기 제 1 도금층(131)의 면적은 상기 제 2 도금층(132)의 면적과 서로 대응될 수 있다.
도 5를 참조하면, 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 다를 수 있다. 상기 배선 패턴층(120)의 면적은 상기 제 1 도금층(131)의 면적과 대응될 수 있다. 상기 제 1 도금층(131)의 면적은 상기 제 2 도금층(132)의 면적과 서로 다를 수 있다. 예를 들어, 상기 제 1 도금층(131)의 면적은 상기 제 2 도금층(132)의 면적보다 클 수 있다.
도 6을 참조하면, 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 다를 수 있다.
도 7을 참조하면, 상기 기판(110)의 일면에서 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 다르고, 상기 기판(110)의 타면에서 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 대응될 수 있다.
상기 보호층(140)은 상기 기판(110) 상에 직접 접촉하며 배치되거나, 상기 배선 패턴층(120) 상에 직접 접촉하며 배치되거나, 상기 제 1 도금층(131) 상에 직접 접촉하며 배치되거나, 상기 제 2 도금층(132) 상에 직접 접촉하며 배치될 수 있다.
도 3a 및 도 3b를 참조하면, 상기 배선 패턴층(120) 상에 상기 제 1 도금층(131)이 배치되고, 상기 제 1 도금층(131) 상에 상기 제 2 도금층(132)이 형성되고, 상기 제 2 도금층(132) 상에 부분적으로 상기 보호층(140)이 배치될 수 있다.
도 5를 참조하면, 상기 배선 패턴층(120) 상에 상기 제 1 도금층(131)이 배치되고, 상기 제 1 도금층(131) 상에 부분적으로 상기 보호층(140)이 배치될 수 있다. 상기 제 2 도금층(132)은 상기 도금층(131) 상의 상기 보호층(140)이 배치된 영역 이외의 영역에 배치될 수 있다.
상기 보호층(140)의 하면이 접촉하는 상기 제 1 도금층(131)은 구리 및 주석의 합금층일 수 있다. 상기 보호층(140)의 측면과 접촉하는 상기 제 2 도금층(132)은 순수 주석을 포함할 수 있다. 이에 따라, 상기 보호층(140)과 상기 제 1 도금층(131) 사이에 공동부가 형성됨에 따른 보호층의 탈막을 방지할 수 있고, 위스커의 형성을 방지할 수 있어, 보호층의 밀착력을 높일 수 있다. 따라서, 실시예는 2층의 도금층을 포함할 수 있어, 신뢰성이 높은 전자 디바이스를 제공할 수 있다.
또한, 상기 배선 패턴층(120) 상에 단일층의 주석 도금층(131)만을 배치하고, 하나의 주석 도금층(131) 상에 보호층(140)을 배치하는 경우에는 보호층(140)의 열 경화시에 상기 주석 도금층(131)이 가열됨에 따라, 상기 주석 도금층(131) 내에 구리가 확산될 수 있다. 이에 따라, 상기 주석 도금층(131)은 주석 및 구리의 합금층이 될 수 있으므로, 골드 범프를 가지는 제 1 칩의 실장이 견고하게 이루어질 수 없는 문제점이 있다. 따라서, 실시예에 따른 도금층(130)은 기판으로부터 멀어질수록 주석의 농도가 연속적으로 증가할 수 있는 제 1 도금층(131) 및 제 2 도금층(132)이 요구된다.
도 5를 참조하면, 상기 배선 패턴층(120) 상에 상기 제 1 도금층(131)이 배치되고, 상에 상기 제 1 도금층(131) 상에 부분적으로 상기 보호층(140)이 배치될 수 있다. 상기 제 2 도금층(132)은 상기 도금층(131) 상의 상기 보호층(140)이 배치된 영역 이외의 영역에 배치될 수 있다.
이때, 상기 배선 패턴층(120)은 제 1 배선 패턴층(121) 및 제 2 배선 패턴층(122)을 포함할 수 있다. 즉, 상기 기판 상에는 복수 개의 배선 패턴층이 배치될 수 있다.
또한, 도면에는 도시하지 않았으나, 상기 기판(110)과 상기 제 1 배선 패턴층(121) 사이에는 상기 기판(110)과 상기 제 1 배선 패턴층(121)의 밀착력을 향상하기 위한 금속 시드층을 더 포함할 수 있다. 이때, 금속 시드층은 스퍼터링에 의해 형성할 수 있다. 금속 시드층은 구리를 포함할 수 있다.
상기 제 1 배선 배턴층(121) 및 상기 제 2 배선 패턴층(122)은 서로 대응되거나 서로 다른 공정으로 형성될 수 있다.
상기 제 1 배선 배턴층(121)은 1㎛ 내지 15㎛ 두께로 구리를 스퍼터링하여 형성될 수 있다. 상기 제 1 배선 배턴층(121)은 기판의 상부, 하부 및 관통홀의 내측면에 배치될 수 있다. 이때, 상기 제 1 배선 배턴층(121)의 두께가 얇기 때문에, 관통홀의 내측면은 서로 이격될 수 있다.
다음으로, 상기 제 2 배선 패턴층(122)은 상기 제 1 배선 패턴층(121) 상에 배치될 수 있다. 또한, 상기 제 2 배선 패턴층(122)은 도금에 의하여 관통홀의 내부에 전체적으로 채워질 수 있다.
상기 제 1 배선 패턴층(121)은 스퍼터링에 의하여 형성되기 때문에, 상기 기재(110) 또는 상기 금속 시드층과의 밀착력이 우수한 장점을 가지지만, 제조 비용이 높기 때문에, 상기 제 1 배선 패턴층(121) 상에 다시, 도금에 의한 상기 제 2 배선 패턴층(122)을 형성함으로써, 제조 비용을 저감시킬 수 있다. 또한, 별도로 기판의 관통홀에 전도성 물질을 채우지 않고, 상기 제 1 배선 패턴층(121) 상에 상기 제 2 배선 패턴층(122)을 배치함과 동시에 비아홀 내에 구리가 충진될 수 있으므로, 공정 효율이 향상될 수 있다. 또한, 비아홀 내에 보이드가 형성되는 것을 방지할 수 있어, 신뢰성이 높은 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 전자 디바이스를 제공할 수 있다.
도 7을 참조하면, 상기 기판의 일면에는 복수 개의 보호층(140)이 배치될 수 있다. 상기 보호층은 제 1 보호층(141) 및 제 2 보호층(142)을 포함할 수 있다.
예를 들어, 상기 기판의 일면 상에 제 1 보호층(141)이 부분적으로 배치되고, 상기 보호층(141)이 배치되는 영역 이외의 영역 상에 상기 배선 패턴층(120)이 배치될 수 있다.
상기 보호층(141) 상에는 상기 제 2 보호층(142)이 배치될 수 있다. 상기 제 2 보호층(142)은 상기 제 1 보호층(141) 및 상기 배선 패턴층(120)을 덮으며, 상기 제 1 보호층(141)보다 큰 영역에 배치될 수 있다.
상기 보호층(142)은 상기 제 1 보호층(141)의 상면을 감싸면서 상기 보호층(141)과 대응되는 영역 상에 배치될 수 있다. 상기 제 2 보호층(142)의 폭은 상기 보호층(141)보다 클 수 있다. 이에 따라, 상기 제 2 보호층(142)의 하면은 상기 배선 패턴층(120) 및 상기 제 1 보호층(141)과 접촉할 수 있다. 이에 따라, 상기 제 2 보호층(142)은 상기 제 1 보호층(141)과 상기 배선 패턴층(120)의 계면에서 응력이 집중되는 것을 완화할 수 있다. 따라서, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판의 벤딩시 발생할 수 있는 탈막 또는 크랙의 발생을 낮출 수 있다.
상기 1,2 보호층은 동일 물질을 사용할 수 있다, 이를 통해 상기 보호층은 상기 도금층상에서 단차를 가지도록 형성될 수 있다. 상기 단차가 형성됨으로 인해 상기 보호층(140)과 상기 제 1 도금층(131) 사이에 공동부가 형성됨에 따른 보호층의 탈막을 방지할 수 있고, 위스커의 형성을 방지할 수 있어, 보호층의 밀착력을 높일 수 있다.
상기 제 2 보호층(142)이 배치되는 영역 이외의 영역에는 상기 도금층(130)이 배치될 수 있다. 자세하게, 상기 제 2 보호층(142)이 배치되는 영역 이외의 영역에서, 상기 배선 패턴층(120) 상에 상기 제 1 도금층(131)이 배치되고, 상에 상기 제 1 도금층(131) 상에 상기 제 2 도금층(132)이 차례대로 배치될 수 있다.
상기 기판의 상기 일면과 반대되는 타면 상에는 배선 패턴층(120)이 배치될 수 있다. 배선 패턴층(120) 상에는 상기 도금층(130)이 배치될 수 있다. 상기 도금층(130) 상에는 부분적으로 보호층(140)이 배치될 수 있다.
상기 기판의 일면에 배치되는 보호층과 상기 기판의 타면에 배치되는 보호층의 폭은 서로 대응되거나 서로 다를 수 있다.
도면에서는 기판의 일면에만 복수 개의 보호층이 배치되는 것을 도시하였으나, 실시예는 이에 제한되지 않고, 상기 기판의 양면에 각각 복수 개의 보호층을 포함할 수 있음은 물론이다. 또한, 기판의 일면에만 복수 개 또는 하나의 보호층이 배치될 수 있음은 물론이다.
한편, 이와 같은 실시예에 따른 칩 온 필름용 연성 회로기판은 기판(110), 기판의 일면 상에 배치되는 전도성 패턴부(CP) 및 상기 전도성 패턴부(CP) 상의 일 영역에 부분적으로 보호층(140)이 배치되어 형성되는 보호부(PP)를 포함할 수 있다.
상기 전도성 패턴부(CP)는 상기 배선 패턴층(120) 및 상기 도금층(130)을 포함할 수 있다.
상기 전도성 패턴부(CP) 상의 일 영역과 다른 영역 상에는 상기 보호부(PP)가 배치되지 않을 수 있다. 이에 따라, 상기 전도성 패턴부(CP) 상의 일 영역과 다른 영역 상에는 상기 전도성 패턴부(CP) 및 이격된 상기 전도성 패턴부(CP)사이의 기판(110)이 노출될 수 있다. 상기 전도성 패턴부(CP) 상의 일 영역과 다른 영역 상에는 제 1 접속부(150), 제 2 접속부(160) 및 제 3 접속부(170)가 각각 배치될 수 있다. 자세하게, 상기 보호부(PP)가 배치되지 않는 상기 전도성 패턴부(CP)의 상면에는 제 1 접속부(150), 제 2 접속부(160) 및 제 3 접속부(170)가 각각 배치될 수 있다.
상기 제 1 접속부(150), 상기 제 2 접속부(160) 및 제 3 접속부(170) 각각은 서로 다른 형상을 가질 수 있다. 예를 들어, 상기 제 1 접속부(150)는 육면체 형상일 수 있다. 자세하게, 상기 제 1 접속부(150)의 단면은 사각형 형상을 포함할 수 있다. 더 자세하게, 상기 제 1 접속부(150)의 단면은 직사각형 또는 정사각형 형상을 포함할 수 있다. 예를 들어, 상기 제 2 접속부(160)는 구형 형상을 포함할 수 있다. 상기 제 2 접속부(160)의 단면은 원형 형상을 포함할 수 있다. 또는, 상기 제 2 접속부(160)는 부분적으로, 또는 전체적으로 라운드진 형상을 포함할 수 있다. 일례로, 상기 제 2 접속부(160)의 단면 형상은 일 측면에서 평면이고, 상기 일 측면과 반대되는 타 측면에서 곡면인 것을 포함할 수 있다.
상기 제 3 접속부(170)는 구형 형상을 포함할 수 있다. 상기 제 3 접속부(170)의 단면은 원형 형상을 포함할 수 있다. 또는, 상기 제 3 접속부(170)는 부분적으로, 또는 전체적으로 라운드진 형상을 포함할 수 있다. 일례로, 상기 제 3 접속부(170)의 단면 형상은 일 측면에서 평면이고, 상기 일 측면과 반대되는 타 측면에서 곡면인 것을 포함할 수 있다.
상기 제 1 접속부(150), 상기 제 2 접속부(160) 및 제 3 접속부(170)는 서로 다른 크기를 가질 수 있다. 상기 제 1 접속부(150), 상기 제 2 접속부(160) 및 제 3 접속부(170)의 폭은 서로 다를 수 있다. 상기 제 1 접속부(150) 상에는 상기 제 1 칩(C1)이 배치될 수 있다. 상기 제 1 접속부(150)는 전도성 물질을 포함할 수 있다. 이에 따라, 상기 제 1 접속부(150)는 상기 제 1 접속부(150)의 상면에 배치되는 상기 제 1 칩(C1) 및 상기 제 1 접속부(150)의 하면에 배치되는 상기 전도성 패턴부(CP)를 전기적으로 연결할 수 있다.
상기 제 2 접속부(160) 상에는 상기 제 2 칩(C2)이 배치될 수 있다. 상기 제 2 접속부(160)는 전도성 물질을 포함할 수 있다. 이에 따라, 상기 제 2 접속부(160)는 상기 제 2 접속부(160)의 상면에 배치되는 상기 제 2 칩(C2) 및 상기 제 2 접속부(160)의 하면에 배치되는 상기 전도성 패턴부(CP)를 전기적으로 연결할 수 있다.
상기 제 3 접속부(170) 상에는 상기 제 3 칩(C3)이 배치될 수 있다. 상기 제 3 접속부(170)는 전도성 물질을 포함할 수 있다. 이에 따라, 상기 제 3 접속부(170)는 상기 제 3 접속부(170)의 상면에 배치되는 상기 제 3 칩(C3) 및 상기 제 3 접속부(170)의 하면에 배치되는 상기 전도성 패턴부(CP)를 전기적으로 연결할 수 있다.
실시예에 따른 칩 온 필름용 연성 회로기판의 동일한 일면 상에는 서로 다른 종류의 제 1 칩(C1), 제 2 칩(C2) 및 제 3 칩(C3)이 배치될 수 있다. 자세하게, 실시예에 따른 칩 온 필름용 연성 회로기판의 동일한 일면 상에는 하나의 상기 제 1 칩(C1), 하나의 제 2 칩(C2) 및 복수 개의 제 3 칩(C3)이 배치될 수 있다. 이에 따라, 칩 패키징 공정의 효율을 향상시킬 수 있다.
상기 제 1 칩(C1)은 지문 인식 센서를 포함할 수 있다. 바람직하게, 제 1 칩(C1)은 초음파 지문 인식 센서를 포함할 수 있다. 바람직하게, 제 1 칩(C1)은 변환기(transducer)를 포함할 수 있다. 상기 변환기는 지문 인식 센서의 한 종류인 초음파 지문 센서를 구성하며, 이의 원리는 접촉 표면에 놓인 손가락에 초음파를 투사하여 반사되는 음파를 전기적 신호로 변환하여 지문 이미지를 취득한다. 따라서, 상기 제 1 칩(C1)은 손가락에 반사되는 음파를 전기적 신호로 변환하는 변환기(transducer)를 포함할 수 있다.
상기 제 2 칩(C2)은 주문형 집적 회로(ASIC)을 포함할 수 있다. 상기 주문형 집접 회로(ASIC)는 메인 보드(40)를 통해 전달되는 제어 신호를 수신하여 상기 제 1 칩(C1)에 전달하거나, 상기 제 1 칩(C1)을 통해 획득된 신호를 아날로그 처리하여 상기 메인 보드(40)로 전달할 수 있다.
제 3 칩(C3)은 다이오드 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나인 것을 포함할 수 있다.
칩 온 필름용 연성 회로기판 상에 배치되는 복수 개의 제 3 칩(C3)은 다이오드 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나가 여러 개 배치되는 것을 의미할 수 있다. 일례로, 칩 온 필름용 연성 회로기판 상에는 여러 개의 MLCC 칩이 배치될 수 있다.
또한, 상기 제 3 칩(C3)은 다이오드 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 둘을 포함할 수 있다. 즉, 칩 온 필름용 연성 회로기판 상에는 서로 다른 종류의 복수 개의 제 3 칩(C3a, C3b)이 배치될 수 있다. 예를 들어, 칩 온 필름용 연성 회로기판 상에는 다이오드 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 어느 하나의 제 3 칩(C3a) 및 다이오드 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 상기 어느 하나와 다른 하나의 제 3 칩(C3b)을 포함할 수 있다.
실시 예에서 상기 제 3 칩의 종류가 이에 제한되는 것은 아니며, 상기 제 1 칩(C1) 및 제 2 칩(C2)의 동작의 신뢰성을 위한 다양한 서브 칩들이 모두 여기에 포함될 수 있다.
한편, 상기 제 1 칩(C1)은 제 1 접속부(150) 위에 실장될 수 있다. 이때, 상기 제 1 접속부(150)는 금(Au)을 포함할 수 있다. 상기 제 1 접속부(150)는 골드 범프일 수 있다. 실시 예에 따른 칩 온 필름용 연성회로기판에 하나의 제 1 칩(C1)을 배치하기 위해서는 복수 개의 상기 제 1 접속부(150)가 상기 제 1 칩(C1) 및 상기 제 2 도금층(132) 사이에 배치될 수 있다.
상기 제 1 오픈 영역(OA1)의 상기 제 2 도금층(132)은 주석(Sn)의 함량이 50 원자% 이상임에 따라, 금(Au)을 포함하는 상기 제 1 접속부(150)와 밀착특성이 우수할 수 있다. 상기 칩 온 필름용 연성회로기판을 포함하는 지문 인식 모듈(100)은 상기 제 1 접속부(150)를 통해 상기 제 1 칩(C1)과 전도성 패턴의 전기적인 연결이 우수할 수 있어, 신뢰성이 향상될 수 있다.
이와 다르게, 상기 제 1 접속부(150)는 이방성 도전 페이스트(ACP)를 포함할 수 있으며, 그에 따라 상기 제 1 칩(C1)의 단자와 상기 제 1 오픈 영역(OA1)을 통해 노출된 전도성 패턴부를 전기적으로 연결할 수 있다.
한편, 상기 제 1 칩(C1)의 주위에는 제 1 사이드 몰딩부(155)가 배치될 수 있다. 상기 제 1 사이드 몰딩부(155)는 상기 지문 인식 모듈의 사용 환경에서, 다양한 오염 요인으로부터 상기 제 1 칩(C1)의 동작 신뢰성이 확보될 수 있도록 한다. 이때, 상기 제 1 사이드 몰딩부(155)는 상기 제 1 칩(C1)의 하부 영역에는 배치되지 않는다. 바람직하게, 상기 제 1 사이드 몰딩부(155)는 상기 제 1 칩(C1)의 단자의 외곽 영역을 둘러싸며 배치되고, 그에 따라 상기 제 1 칩(C1)의 하부 영역의 주위를 밀폐한다. 따라서, 상기 제 1 칩(C1)의 하부 영역에는 상기 기판(110)과 상기 제 1 칩(C1) 사이에 공간이 형성된다. 상기 공간은 상기 제 1 칩(C1)의 동작 중에 발생하는 진동을 위해 형성된다. 즉, 상기 제 1 칩(C1)은 초음파 지문 센서이며, 그에 따라 동작 중에 진동이 발생한다. 따라서, 상기 공간은 상기 제 1 칩(C1)의 진동이 안정적으로 발생할 수 있도록 하는 공간을 확보한다.
이때, 상기 공간이 너무 넓으면, 그에 따른 지문 인식 모듈의 전체 부피가 커지는 문제가 있으며, 상기 공간이 너무 좁으면, 상기 지문 인식 센서의 동작 중에 상기 제 1 칩(C1)과 상기 기판(110) 사이의 접촉에 따른 제 1 칩(C1)의 동작 신뢰성에 문제가 발생할 수 있다.
따라서, 상기 공간의 높이는 7㎛~12㎛ 사이를 가지도록 한다. 또한, 상기 공간의 높이는 8㎛~10㎛ 사이를 가지도록 한다. 바람직하게, 상기 공간의 높이는 최소 7㎛ 이상이 되도록 한다. 즉, 상기 공간의 높이가 7㎛보다 작으면, 상기 제 1 칩(C1)의 진동 공간이 충분히 확보되지 않음에 따른 문제가 발생할 수 있다. 이에 따라, 본 발명에서는 상기 전도성 패턴부의 높이가 최소 7㎛ 이상이 되도록 상기 기재한 배선 패턴층(120)의 두께, 제 1 도금층(131)의 두께 및 제 2 도금층(132)의 두께 범위를 조절한다.
한편, 상기 제 1 칩(C1)의 하면에는 칩 보호층이 배치된다. 상기 칩 보호층은 상기 제 1 칩(C1)과 상기 기판 사이에서, 상기 제 1 칩(C1)과 상기 기판 사이의 접촉에 따른 상기 제 1 칩(C1)을 보호하기 위해 형성된다.
한편, 칩 온 필름용 연성회로기판의 상기 제 2 오픈 영역(OA2)에는 제 2 접속부(160)가 배치된다.
실시 예에 따른 칩 온 필름용 연성회로기판에 제 2 칩(C2)을 배치하기 위해서는, 마스크(도시하지 않음)를 통해서 제 2 접속부(160)가 배치되는 영역과 대응되는 부분에만 선택적으로 열을 공급할 수 있다. 자세하게, 실시 예는 선택적인 리플로우(selective reflow) 공정을 통해서 제 2 칩(C2)을 연결하기 위한 제 2 접속부(160)가 배치되는 영역에 선택적으로 열의 공급을 할 수 있다. 자세하게, 실시 예에 따른 칩 온 필름용 연성회로기판은 상기 제 1 칩(C1)을 실장한 이후에 제 2 칩(C2)을 배치하는 경우에도, 선택적인 리플로우(selective reflow) 공정을 통한 부분적인 열공급이 가능할 수 있다.
즉, 실시 예에 따른 제조 공정은 마스크를 통해 상기 제 1 오픈 영역(OA)이 열이 노출되는 것을 방지할 수 있다. 이에 따라, 상기 제 1 오픈 영역(OA1)에 배치되는 상기 제 2 도금층이 열 공급에 의하여 순수 주석으로부터 주석 및 구리의 합금층으로 변성되는 것을 방지할 수 있다. 이에 따라, 하나의 칩 온 필름용 연성 회로기판(100) 상에 서로 다른 제 1 칩(C1) 및 제 2 칩(C2)을 실장하는 경우에도, 상기 제 1 오픈 영역에서 상기 제 2 도금층(132a)의 주석(Sn)의 함량은 50 원자% 이상일 수 있어, 제 1 칩(C1)의 조립(assembly)이 우수할 수 있다.
상기 제 2 접속부(160)는 금(Au)을 포함할 수 있으나, 바람직하게, 상기 제 2 접속부(160) 금(Au) 이외의 금속을 포함할 수 있다. 이에 따라, 상기 제 2 접속부(160)는 상기 제 2 접속부(160)의 하부에 위치한 상기 제 2 도금층(132)가 순수 주석이 아닌 경우에도, 상기 제 2 칩(C2)과의 조립 성능이 우수할 수 있다. 또한, 상기 제 2 접속부(160)는 금(Au) 이외의 금속을 포함할 수 있어, 제조 비용을 저감시킬 수 있다.
예를 들어, 상기 제 2 접속부(160)는 구리(Cu), 주석(Sn), 알루미늄(Al), 아연(Zn), 인듐(In), 납(Pb), 안티몬(Sb), 비스무트(bi), 은(Ag), 니켈(Ni) 중 적어도 하나를 포함할 수 있다.
상기 제 2 접속부(160)는 솔더 범프일 수 있다. 상기 제 2 접속부(160)는 솔더 볼일 수 있다. 상기 리플로우 공정의 온도에서 솔더볼은 용융될 수 있다.
실시 예에 따른 칩 온 필름용 연성회로기판에 하나의 제 2 칩(C2)을 배치하기 위해서는 복수 개의 상기 제 2 접속부(160)가 상기 제 2 칩(C2) 및 상기 제 2 도금층(132) 사이에 배치될 수 있다.
상기 리플로우 공정의 온도에서, 제 2 칩(C2)은 제 2 접속부(160)를 통해 상기 제 2 오픈 영역(OA2) 상의 제 2 도금층(132)과 우수한 본딩이 가능할 수 있다.
실시예에 따른 칩 온 필름용 연성회로기판은 상기 제 1 오픈 영역에서 제 1 접속부(150)를 통해 상기 제 1 칩(C1)의 연결이 우수한 동시에, 제 2 오픈 영역에서 제 2 접속부(160)를 통해 상기 제 2 칩(C2)의 연결이 우수할 수 있다.
한편, 상기 제 2 칩(C2)의 주위에는 제 2 사이드 몰딩부(164)가 배치될 수 있다. 상기 제 2 사이드 몰딩부(164)는 다양한 오염 요인으로부터 상기 제 2 칩(C2)의 동작 신뢰성이 확보될 수 있도록 한다. 이때, 상기 제 2 사이드 몰딩부(164)는 상기 제 2 칩(C2)의 하부 영역에 배치되지 않을 수 있다. 또한, 이와 다르게 상기 제 2 사이드 몰딩부(164)는 상기 제 2 칩(C2)의 하부 영역을 모두 채우며 배치될 수 있다. 따라서, 상기 제 2 사이드 몰딩부(164)는 상기 제 2 칩(C2)의 장착 견고성을 향상시킬 수 있다.
한편, 칩 온 필름용 연성회로기판의 상기 제 3 오픈 영역(OA3)에는 제 3 접속부(170)가 배치된다.
실시 예에 따른 칩 온 필름용 연성회로기판에 제 3 칩(C3)을 배치하기 위해서는, 마스크(도시하지 않음)를 통해서 제 3 접속부(170)가 배치되는 영역과 대응되는 부분에만 선택적으로 열을 공급할 수 있다. 자세하게, 실시 예는 선택적인 리플로우(selective reflow) 공정을 통해서 제 3 칩(C3)을 연결하기 위한 제 3 접속부(170)가 배치되는 영역에 선택적으로 열의 공급을 할 수 있다.
상기 제 3 접속부(170)는 금(Au) 이외의 금속을 포함할 수 있다. 이에 따라, 상기 제 3 접속부(170)는 상기 제 3 접속부(170)의 하부에 위치한 상기 제 2 도금층(132)이 순수 주석이 아닌 경우에도, 상기 제 3 칩(C3)과의 조립 성능이 우수할 수 있다. 또한, 상기 제 3 접속부(170)는 금(Au) 이외의 금속을 포함할 수 있어, 제조 비용을 저감시킬 수 있다.
예를 들어, 상기 제 3 접속부(170)는 구리(Cu), 주석(Sn), 알루미늄(Al), 아연(Zn), 인듐(In), 납(Pb), 안티몬(Sb), 비스무트(bi), 은(Ag), 니켈(Ni) 중 적어도 하나를 포함할 수 있다.
한편, 상기 제 1 칩(C1)과 상기 제 2 칩(C2) 사이는 제 1 거리(W1) 만큼 이격되고, 상기 제 2 칩(C2)과 상기 제 3 칩(C3) 사이는 제 2 거리(W2) 만큼 이격된다. 즉 상기 제 1 칩(C1)과 상기 제 2 칩(C2) 사이는 제 1 거리(W1) 만큼 이격되어 있으며, 이에 따라 벤딩 시에 발생하는 크랙 가능성을 최소화하도록 한다.
즉, 상기 제 1 칩(C1)과 상기 제 2 칩(C2) 사이에는 절곡 영역을 포함한다. 보다 명확하게는, 상기 제 1 칩(C1)과 상기 제 2 칩(C2) 사이는 상기 제 1 칩(C1)과 인접한 제 1 비절곡 영역과, 상기 제 2 칩(C2)가 인접한 제 2 비절곡 영역과, 상기 제 1 비절곡 영역 및 제 2 비절곡 영역 사이의 절곡 영역을 포함한다.
이때, 상기 절곡 영역의 폭은 상기 기판(110)의 두께나 전도성 패턴부(CP)의 두께에 의해 결정될 수 있다. 이때, 상기 제 1 칩(C1)과 상기 제 2 칩(C2) 사이의 간격이 너무 좁으면 상기 제 1 및 2 비절곡 영역의 폭이 좁아질 수 있다. 이와 같은 경우, 상기 기판의 절곡 시에 상기 실장된 제 1 칩(C1) 또는 제 2 칩(C2)에 데미지가 가해질 수 있으며, 이에 따른 본딩부의 크랙이 발생할 수 있다. 따라서, 상기 제 1 칩(C1)과 상기 제 2 칩(C2) 사이의 거리는 상기 크랙이 발생하지 않을 수 있는 최소 거리를 가져야 한다. 이때, 절곡 후에, 절곡된 단부로부터 상기 제 1 칩(C1) 사이의 거리(W3)는 최소 1.6㎛가 되어야 상기 크랙의 발생을 방지할 수 있다. 또한, 절곡 후에, 절곡된 단부로부터 상기 제 2 칩(C2) 사이의 거리는 최소 1.6㎛가 되어야 상기 크랙의 발생을 방지할 수 있다. 따라서, 제 1 칩(C1)과 상기 제 2 칩(C2) 사이의 거리(W1)는 최소 3.2㎛가 되도록 한다. 여기에서, 상기 절곡된 단부로부터 상기 제 1 칩(C1) 사이의 거리는, 상기 기판의 절곡 후에, 최 우측에 위치한 기판의 단부에서 상기 제 1 칩(C1)의 우측단 까지의 거리를 의미할 수 있다. 여기에서, 상기 절곡된 단부로부터 상기 제 2 칩(C2) 사이의 거리는, 상기 기판의 절곡 후에, 최 우측에 위치한 기판의 단부에서 상기 제 2 칩(C2)의 좌측 단 까지의 거리를 의미할 수 있다. 또한, 상기 제 1 칩(C1)과 상기 제 2 칩(C2) 사이의 거리(W1)가 10mm를 초과하는 경우, 상기 제 2 칩(C2)에서 수신되는 제 1 칩(C1)의 출력 신호에 손실이 발생할 수 있다. 상기 제 1 칩(C1)과 상기 제 2 칩(C2) 사이의 거리(W1)는 3.2㎛ 내지 10mm 사이의 범위를 가지도록 한다. 예를 들어 상기 거리(W1)는 3.2㎛ 내지 5mm 사이 일수 있다. 예를 들어 상기 거리(W1)는 3.2㎛ 내지 3.6mm 사이 일수 있다.
또한, 상기 제 2 칩(C2)과 상기 제 3 칩(C3) 사이의 거리를 가까울수록 신호 처리에 있어 유리하다. 즉, 상기 제 2 칩(C2)과 제 3 칩(C3) 사이의 거리가 멀어지면, 그만큼 신호 배선의 길이가 길어지고, 이에 따른 배선 저항의 상승으로 인해 신호 전달 손실이 발생하게 된다. 그러나, 상기 제 2 칩과 제 3 칩(C3) 사이의 거리가 너무 인접하는 경우, 상기 제 2 칩(C2)과 제 3 칩(C3) 사이의 실장 과정에서 신뢰성 문제가 발생할 수 있다. 즉 일반적으로 상기 제 2 칩(C2)이 실장된 이후에 상기 제 3 칩(C3)의 실장 공정을 진행한다. 이때, 상기 제 2 칩(C2)과 상기 제 3 칩(C3) 사이의 거리가 너무 인접한 경우, 상기 제 3 칩(C3)의 본딩 시에, 상기 본딩이 완료된 제 2 접속부(160)가 녹는 현상이 발생하며, 이에 따른 제 2 칩(C2)의 위치가 틀어지는 문제가 발생하게 된다. 따라서, 상기 제 2 칩(C2)과 상기 제 3 칩(C3) 사이의 거리(W2)는 최소 1.0mm가 되도록 하여, 상기 발생할 수 있는 문제점을 해결할 수 있도록 한다. 또한, 상기 제 2 칩(C2)과 상기 제 3 칩(C3) 사이의 거리(W2)가 5mm를 초과하는 경우, 상기 제 2 칩(C2)과 제 3 칩(C3) 사이의 신호에 손실이 발생할 수 있다. 상기 제 2 칩(C2)과 상기 제 3 칩(C3) 사이의 거리(W2)는 1.0mm 내지 5mm 사이의 범위를 가지도록 한다.
예를 들어 상기 거리(W2)는 1.0mm 내지 3mm 사이 일수 있다. 예를 들어 상기 거리(W2)는 1.0mm 내지 1.5mm 사이 일수 있다.
즉, 상기 거리(W2)는 상기 제 1 칩(C1)과 상기 제 2 칩(C2) 사이의 거리(W1)보다 작을 수 있다. 이를 통해 신호의 손실을 최소화 하면서 절곡이 가능한 연성회로 기판을 형성할 수 있다.
한편, 상기와 같이 연성 회로 기판은 절곡 영역을 포함한다. 이에 따라, 상기 연성 회로 기판은, 절곡 영역의 일측에 위치한 연성 회로 기판의 제 1 비절곡 영역과, 상기 절곡 영역의 타측에 위치한 상기 연성 회로 기판의 제 2 비절곡 영역을 포함한다. 이때, 상기 제 1 비절곡 영역과 상기 제 2 비절곡 영역의 사이에는 접착층(180)이 배치될 수 있다. 상기 접착층(180)은 상기 연성 회로 기판의 절곡 형태가 유지되도록 한다. 또한, 상기 접착층(180)의 표면에는 전자파를 차폐하는 차폐필름(도시하지 않음)이 배치될 수 있다. 상기 차폐 필름은, 상기 제 1 비절곡 영역에 배치된 제 1 칩(C1)과, 상기 제 2 비절곡 영역에 배치된 제 2 칩(C2) 및 제 3 칩(C3) 사이에서의 신호 간섭을 억제하면서 전자파를 차폐할 수 있다.
도 8a를 참조하면, 상기 칩 온 필름용 연성 회로기판에 실장된 제 1 칩(C1)은 디스플레이 패널(30)과 접촉할 수 있다. 바람직하게, 상기 제 1 칩(C1)의 상면에는 접착층(50)이 배치될 수 있다. 그리고, 상기 제 1 칩(C1)은 상기 접착층(50)에 의해 상기 디스플레이 패널(30)의 하면에 부착될 수 있다. 이를 통해 디스플레이의 유효 영역을 최대한 확보하는 디바이스를 제작 할 수 있다.
또한, 이와 다르게 도 8b를 참조하면, 상기 칩 온 필름용 연성 회로기판에 실장된 제 1 칩(C1)은 디스플레이 패널(30) 위에 위치한 커버 윈도우(70)와 접촉할 수 있다. 바람직하게, 상기 커버 윈도우(70)의 적어도 일 영역은 상기 디스플레이 패널(30)과 수직으로 중첩되지 않을 수 있다. 바람직하게, 상기 커버 윈도우(70)의 적어도 일 영역은 영상이 표시되지 않은 비유효 영역을 포함할 수 있으며, 이에 따라 상기 제 1 칩(C1)은 상기 커버 윈도우(70)의 비유효 영역 하부에 부착될 수 있다.
이에 따라, 상기 디스플레이 패널(30) 또는 상기 커브 윈도우(70) 및 상기 칩 온 필름용 연성 회로기판(명확하게는, 제 1 칩)은 상기 접착층(50)을 사이에 두고 상, 하로 합착될 수 있다. 이를 통해 디스플레이를 통해 전달되는 지문신호의 왜곡을 최소화 시킬 수 있다.
한편, 상기 커버 윈도우(70)는 글라스 필름일 수 있다.
상기 칩 온 필름용 연성 회로 기판(100)의 일단은 보호부(PP)를 포함할 수 있다. 다시 말해서, 상기 칩 온 필름용 연성 회로 기판(100)의 일단에는 외부 기판이나 칩과 연결될 필요가 없음으로 상기 일단은 보호층에 의해 모두 덮일 수 있으며, 이에 따른 전도성 패턴부가 외부로 노출되지 않는다. 상기 일단에 전도성 패턴부를 노출 시키는 단자가 필요 없음으로 인해 상기 칩 온 필름용 연성 회로기판(100)의 길이를 최소화 할 수 있고 배터리 등 다른 부품을 탑재시키기 위한 공간 확보가 가능할 수 있다.
상기 칩 온 필름용 연성 회로기판(100)의 상기 일단과 반대되는 타단은 메인보드(40)와 연결될 수 있다. 상기 칩 온 필름용 연성 회로기판(100)의 상기 일단과 반대되는 타단은 메인보드(40)와 접착층(50)에 의해서 연결될 수 있다. 자세하게, 상기 접착층(50)의 상면에는 메인보드(40)가 배치되고, 상기 접착층(50)의 하면에는 상기 칩 온 필름용 연성 회로기판이 배치될 수 있다. 이에 따라, 상기 메인보드(40) 및 상기 올인원 칩 온 필름용 연성 회로기판은 상기 접착층(50)을 사이에 두고 상, 하로 합착될 수 있다. 상기 메인보드(40) 및 상기 올인원 칩 온 필름용 연성 회로기판 사이에 위치한 접착층(50)은 전도성 물질을 포함할 수 있다. 상기 접착층(50)은 전도성 입자가 접착 물질 내에 분산된 것일 수 있다. 예를 들어, 상기 접착층(50)은 이방성 전도성 필름(ACF)일 수 있다. 이에 따라, 상기 접착층(50)은 상기 칩 온 필름용 연성 회로기판 및 상기 메인보드(40) 사이의 전기적인 신호를 전달함과 별도의 구성요소를 안정적으로 연결할 수 있다.
한편, 이와 다르게 상기 제 1 칩(C1) 위에 배치되는 접착층(50)은 OCA(Optical clear adhesive)로 PET기반의 투명 접착층을 포함할 수 있다.
한편, 도 8c와 같이, 상기 칩 온 필름용 연성 회로기판과 메인보드(40) 사이에는 제 2 기판(20)이 추가적으로 배치될 수도 있다. 상기 제 2 기판(20)은 추가적인 신호 처리나, 디스플레이상의 스타일러스 펜이나 손의 움직임에 따른 터치 신호를 인식하는 기능 또는 디스플레이의 신호를 처리 하는 Drive IC 등 상기 지문 인식 기능 이외의 추가 기능을 제공하기 위해서, 상기 메인 보드와 상기 칩 온 필름용 연성 회로기판 사이에 배치될 수 있다. 제 2 기판(20)은 절연기판(21)과, 전도성 패턴부(22)와 보호층(23)과 강도 확보를 위한 보강부(24)를 포함하는 구성을 가질 수 있다. 이를 통해서 지문인식용 신호와 터치 신화나 디스플레이신호를 처리하는 기판을 별도로 구성하지 않고 하나의 기판상에서 처리 할 수 있다.
한편, 도 3 내지 도 8을 참조하여, 메인보드(40)와의 연결관계를 설명한다.
실시 예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)은 관통홀을 포함하는 기판(100); 상기 관통 홀을 포함하는 기판의 양면 상에 각각 배치되는 배선 패턴층(120); 상기 배선 패턴층(120) 상에 배치되는 제 1 도금층(131); 상기 제 1 도금층(131) 상에 배치되는 제 2 도금층(132); 및 상기 배선 패턴층 상에 부분적으로 배치되는 보호층(140)을 포함할 수 있다.
상기 배선 패턴층(120)을 기판의 양면에 형성함으로 인해 지문인식용 칩과 거의 유사한 크기의 기판을 형성할 수 있다.
상기 보호층(140)이 형성되는 상기 보호층(140)의 배치 영역은 상기 보호부(PP)일 수 있다. 상기 보호층이 형성되지 않는 상기 보호부(PP) 이외의 영역에서 상기 전도성 패턴부(CP)는 외부로 노출될 수 있다. 즉, 보호층의 오픈 영역 내지 전도성 패턴부 상에 보호부가 배치되지 않는 영역에서 상기 전도성 패턴부(CP)는 상기 제 1 칩(C1), 제 2 칩(C2), 제 3 칩(C3) 및 메인보드(40)와 전기적으로 연결될 수 있다.
실시 예에 따른 올인원 칩 온 필름용 연성 회로기판의 리드 패턴부 및 테스트 패턴부는 보호부와 중첩되지 않을 수 있다. 즉, 상기 리드 패턴부 및 상기 테스트 패턴부는 보호층에 의해 덮여있지 않은 오픈 영역에 위치한 전도성 패턴부를 의미할 수 있고, 기능에 따라서 리드 패턴부 및 테스트 패턴부로 구별될 수 있다.
상기 리드 패턴부는 상기 제 1 칩, 상기 제 2 칩, 제 3 칩(C3), 상기 메인보드와 연결되기 위한 전도성 패턴부를 의미할 수 있다.
상기 테스트 패턴부(TP)는 실시예에 따른 칩 온 필름용 연성 회로기판 및 이를 포함하는 지문 인식 모듈의 불량여부를 확인하기 위한 전도성 패턴부를 의미할 수 있다.
상기 리드 패턴부는 위치에 따라서 이너 리드 패턴부 및 아우터 리드 패턴부로 구별될 수 있다. 상기 제 1 칩(C1)과 상대적으로 가까이 놓여있고, 보호층에 의해 중첩되지 않는 전도성 패턴부의 일 영역은 이너 리드 패턴부로 표현될 수 있다. 상기 제 1 칩(C1)과 상대적으로 멀리 놓여있고, 보호층에 의해 중첩되지 않는 전도성 패턴부의 일 영역은 아우터 리드 패턴부로 표현될 수 있다.
칩 온 필름용 연성 회로기판은 제 1 이너 리드 패턴부(I1), 제 2 이너 리드 패턴부(I2), 제 3 이너 리드 패턴부(I3), 제 4 이너 리드 패턴부(I4), 제 5 이너 리드 패턴부(I5) 및 제 6 이너 리드 패턴부(I6)를 포함할 수 있다.
실시 예에 따른 칩 온 필름용 연성 회로기판은 아우터 리드 패턴부(OP)를 포함할 수 있다.
실시예에 따른 칩 온 필름용 연성 회로기판은 테스트 패턴부(TP)를 포함할 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)의 일면 상에는 상기 제 1 이너 리드 패턴부(I1), 제 2 이너 리드 패턴부(I2), 제 3 이너 리드 패턴부(I3), 제 4 이너 리드 패턴부(I4), 제 5 이너 리드 패턴부(I5) 및 제 6 이너 리드 패턴부(I6), 그리고 아우터 리드부(OP)가 배치될 수 있다.
실시 예에 따른 올인원 칩 온 필름용 연성 회로기판의 상기 일면과 반대되는 타면 상에는 상기 테스트 패턴부(TP)가 배치될 수 있다.
한편, 상기 아우터 리드부(OP)의 위치와, 상기 테스트 패턴부(TP)의 위치를 서로 바뀔 수 있다. 즉, 도면 상에서, 아우터 리드부(OP)의 위치에 상기 테스트 패턴부(TP)가 위치할 수 있고, 상기 테스트 패턴부(TP)의 위치에 아우터 리드부(OP)가 위치할 수 있다.
도면에서의 상기 테스트 패턴부(TP)와 상기 아우터 리드 패턴부(OP)는 기판의 하면 및 상면에 형성되는 것으로 도식화 하였으나, 설계 효율성에 맞추어 다수의 상기 패턴들의 일부 또는 전부가 상면 및 하면 중 어디에 형성되어도 무방하다.
바람직하게는 상기 칩 온 필름용 연성 회로기판이 절곡 되어 메인 보드에 부착될 경우 상면이 아우터 리드 패턴부(OP)로 형성되고 하면이 테스트 패턴부(TP)를 형성함으로 인해 다수의 패턴부로 인한 공간 제약을 해결할 수 있다.
실시예에 따른 칩 온 필름용 연성 회로기판의 일면 상에 배치되는 상기 제 1 칩(C1)은 제 1 접속부(150)를 통해, 상기 제 1 이너 리드 패턴부(I1) 및 상기 제 2 이너 리드 패턴부(I2)와 연결될 수 있다.
상기 제 1 접속부(150)는 위치 및/또는 기능에 따라, 제 1 서브 제 1 접속부(151), 제 2 서브 제 1 접속부(152)를 포함할 수 있다.
실시 예에 따른 칩 온 필름용 연성 회로기판(100)의 일면 상에 배치되는 상기 제 1 칩(C1)은 상기 제 1 서브 제 1 접속부(151)를 통해 상기 제 1 이너 리드 패턴부(I1)와 전기적으로 연결될 수 있다.
상기 제 1 이너 리드 패턴부(I1)는 상기 기판(110)의 상면을 따라 제 1 비아홀(V1)로 전기적인 신호를 전달할 수 있다. 상기 제 1 비아홀(V1) 및 상기 제 1 이너 리드 패턴부(I1)는 전기적으로 연결될 수 있다.
또한, 상기 제 1 이너 리드 패턴부(I1)는 상기 기판(110)의 상면을 따라 제 1 비아홀(V1)까지 전기적으로 연결되고, 상기 제 1 비아홀(V1)에 충진된 전도성 물질을 통해 상기 기판(110)의 하면을 따라 상기 제 3 비아홀(V3)로 전기적인 신호를 전달 할 수 있다. 이때, 상기 제 1 비아 홀(V1) 및 제 3 비아 홀(V3)을 통해 전달되는 신호는, 상기 제 2 칩(C2)과 상기 제 1 칩(C1) 사이에 전송되는 신호일 수 있다. 바람직하게, 상기 제 1 비아 홀(V1) 및 상기 제 3 비아 홀(V3)을 통해 전달되는 신호는 메인 보드(40)를 통해 전달되는 상기 제 1 칩(C1)의 제어 신호일 수 있다.
다시 말해서, 상기 제 1 칩(C1)으로부터 신호 전송 라인은 상기와 같은 비아 홀을 통해 상기 기판(110)의 하면에 배치될 수 있다.
이를 통해 지문인식을 위한 발신 신호(Tx)는 칩 온 필름용 연성 회로기판(100)의 하면에 형성하여 신호 전송 라인이 상대적으로 길고, 지문이 인식된 후 되돌아 오는 수신 신호(Rx)는 상면에 형성하여 발신 신호 전송 라인보다 짧게 구현하여 좀더 명확한 지문을 인식 할 수 있다. 바람직하게는 발신 신호(Tx) 신호 전송 라인의 수가 수신 신호(Rx) 신호 전송 라인의 수보다 칩 온 필름용 연성 회로기판(100)의 하면에 더 많을 수 있다.
실시 예에 따른 칩 온 필름용 연성 회로기판(100)의 일면 상에 배치되는 상기 제 1 칩(C1)은 상기 제 2 서브 제 1 접속부(152)를 통해 상기 제 2 이너 리드 패턴부(I2)와 전기적으로 연결될 수 있다.
상기 기판(110)의 상면에 배치되는 상기 제 2 이너 리드 패턴부(I2)는 상기 제 2 이너 리드 패턴부(I2)의 하부에 위치한 제 2 비아홀(V2)에 충진된 전도성 물질을 통해 상기 기판(110)의 하면을 따라 상기 제 4 비아 홀(V4) 및 테스트 패턴부(TP)와 연결될 수 있다.
상기 테스트 패턴부(TP)는 상기 1 비아홀(V1, V2, V3, V4)을 통해 전달될 수 있는 전기적인 신호의 불량을 확인할 수 있다. 예를 들어, 상기 테스트 패턴부(TP)를 통해, 상기 제 1 이너 리드 패턴부(I1)에 전달되는 신호의 정확성을 확인할 수 있다. 자세하게, 상기 테스트 패턴부(TP)에서 전압 또는 전류를 측정함에 따라, 상기 제 1 칩과 상기 제 2 칩 사이에 위치하는 전도성 패턴부의 단락이나 쇼트의 발생여부 내지 발생 위치를 확인할 수 있어, 제품의 신뢰성을 향상시킬 수 있다.
또한, 제 2 칩(C2)은 제 1 서브 제 2 접속부(161), 제 2 서브 제 2 접속부(162) 및 제 3 서브 제 2 접속부(163)를 통해 각각 제 3 이너 리드 패턴부(I3), 제 4 이너 리드 패턴부(I4), 제 5 이너 리드 패턴부(I5)와 전기적으로 연결된다. 이때, 상기 제 3 이너 리드 패턴부(I3)는 상기 제 2 이너 리드 패턴부(I2)와 비아 홀을 거치지 않고, 상기 기판의 상면에 위치한 배선을 통해 직접 연결될 수 있다. 이때, 상기 제 3 이너 리드 패턴부(I3)와 상기 제 2 이너 리드 패턴부(I2)에는, 상기 제 1 칩(C1)에서 획득된 감지 신호가 상기 제 2 칩(C2)으로 전달되는 신호 전송라인일 수 있다.
즉, 상기 제 2 칩(C2)은 아날로그 신호 처리를 하며, 이에 따라 수신되는 신호의 정확도에 따라 출력되는 신호의 정확도가 결정된다. 이때, 상기 수신되는 신호의 전송 라인이 길어질수록 상기 신호의 손실 정도가 커지게 되며, 이에 따라 상기 제 2 칩(C2)에 수신되는 신호에 정확도가 감소하게 된다. 따라서, 본 발명에서는 상기 제 1 칩(C1)과 상기 제 2 칩(C2) 사이에서, 상기 제 2 칩(C2)의 신호 수신 라인은 상기 기판의 상면에 위치하도록 하여, 신호 전송 라인의 길이를 최소화하여 신호 손실을 최소화할 수 있다.
상기 디스플레이 패널(30)은 하부 기판 및 상부기판을 포함할 수 있다.
상기 디스플레이 패널이 액정표시패널인 경우, 상기 디스플레이 패널(30)은 박막트랜지스터(Thin Film Transistor, TFT)와 화소 전극을 포함하는 하부기판과 컬러 필터층들을 포함하는 상부 기판이 액정층을 사이에 두고 합착된 구조로 형성될 수 있다.
또한, 상기 디스플레이 패널(30)은 박막트랜지스터, 칼라필터 및 블랙매트릭스가 하부기판에 형성되고, 상부 기판이 액정층을 사이에 두고 상기 하부 기판과 합착되는 COT(color filter on transistor)구조의 액정표시패널일 수도 있다.
또한, 상기 디스플레이 패널(30)이 액정표시패널인 경우, 상기 디스플레이 패널(30) 하부에서 광을 제공하는 백라이트 유닛을 더 포함할 수 있다.
상기 디스플레이 패널(30)이 유기전계발광표시 패널인 경우, 상기 디스플레이 패널(30)은 별도의 광원이 필요하지 않은 자발광 소자를 포함한다. 상기 디스플레이 패널(30)은 하부기판 상에 박막트랜지스터가 형성되고, 상기 박막트랜지스터와 접촉하는 유기발광소자가 형성된다. 상기 유기발광소자는 양극, 음극 및 상기 양극과 음극 사이에 형성된 유기발광층을 포함할 수 있다. 또한, 상기 유기발광소자 상에 인캡슐레이션을 위한 봉지 기판 / 배리어 기판 역할을 하는 상부 기판을 더 포함할 수 있다. 상기 상부 기판은 Rigid 할 수도 있고 Flexible 할 수도 있다.
또한, 상기 커버 윈도우(70) 하부에 편광판을 더 포함할 수 있다. 상기 편광판은 선 편광판 또는 외광 반사 방지 편광판 일 수 있다. 예를 들면, 상기 디스플레이 패널(30)이 액정표시패널인 경우, 상기 편광판은 선 편광판일 수 있다. 또한, 상기 디스플레이 패널(30)이 유기전계발광표시패널인 경우, 상기 편광판은 외광 반사 방지 편광판 일 수 있다.
상기 지문인식 모듈과 지문을 제공하는 사람의 손 사이에 이처럼 많은 층들이 존재함으로 인해 수신 신호가 약할 수 있다. 그럼으로 상기 지문인식 모듈의 상기 신호 수신 라인은 상기 기판의 상면에 위치하도록 하여, 신호 전송 라인의 길이를 최소화하함으로 인해 수신 신호 손실 최소화 할 수 있다.
한편, 제 3 칩(C3)은 제 3 접속부(170)를 통해 상기 제 6 이너 리드 패턴부(I6)와 전기적으로 연결된다. 그리고, 상기 제 6 이너 리드 패턴부(I6)는 상기 제 4 이너 리드 패턴부(I4) 또는 제 4 이너 리드 패턴부(I5)와 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따르면, 지문 인식 모듈의 기판으로 2층 구조의 칩 온 필름용 연성회로기판이 적용되며, 이에 따른 파인 피치 대응으로 기판 면적을 획기적으로 감소시킬 수 있다.
또한, 본 발명의 실시 예에 따르면, 하나의 기판 위에 서로 다른 종류의 제 1 칩, 제 2 칩 및 제 3 칩을 실장할 수 있어 향상된 신뢰성을 가지는 지문 인식 모듈을 제공할 수 있다.
또한, 본 발명에 따른 실시 예에 따르면, 지문 센서가 실장되는 이너리드 패턴부의 높이가 7㎛ 이상으로 형성되도록 함으로써, 상기 지문 센서의 진동 공간을 확보할 수 있으며, 이에 따른 상기 지문 센서의 동작 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 지문 인식 모듈과 메인보드를 직접 연결할 수 있다. 이에 따라, 지문 인식 모듈을 통해 감지된 신호를 메인보드까지 전달하기 위한 연성 회로기판의 크기 및 두께가 감소될 수 있다.
이에 따라, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스는 다른 부품의 공간 및/또는 배터리 공간을 확장시킬 수 있다.
또한, 복수의 인쇄회로기판의 연결이 요구되지 않으므로, 공정의 편의성 및 전기적인 연결의 신뢰성이 향상될 수 있다.
이에 따라, 실시예에 따른 지문 인식 모듈 및 이를 포함하는 전자 디바이스는 고해상도의 디스플레이부 가지는 전자디바이스에 적합할 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 제 1 칩과 제 2 칩의 주변에 사이드 몰딩부를 추가함으로써, 침습이나 충격으로부터 상기 제 1 칩과 제 2 칩을 보호할 수 있으며, 이에 따른 동작 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 벤딩 라인을 중심으로, 제 1 칩 및 제 2 칩까지의 각각의 거리가 최소 1.6㎛가 되도록 한다. 따라서, 지문 인식 모듈의 벤딩 시에, 벤딩 외력에 의한 본딩부의 크랙을 방지할 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 제 2 칩과 제 3 칩 사이의 거리를 최대한 가깝게 하면서, 최소 1.0mm 이상이 되도록 한다. 따라서, 상기 제 2 칩과 제 3 칩의 거리가 멀어짐에 따라 발생하는 신호 손실을 최소화할 수 있다. 또한, 상기 제 2 칩과 제 3 칩의 거리가 상기 1.0mm보다 가까워짐에 따라 발생하는 제 3 칩의 위치 틀어짐 현상을 방지할 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 지문 인식 모듈을 구성하는 연성 회로 기판이 벤딩 구조를 가지도록 한다. 이에 따라, 상기 지문 인식 모듈이 가지는 전체 길이를 감소할 수 있다.
실시 예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 양면에 미세한 피치의 전도성 패턴부를 구현할 수 있어, 고해상도의 디스플레이부를 가지는 전자 디바이스에 적합할 수 있다.
또한, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 플렉서블 하며, 크기가 작고, 두께가 얇기 때문에, 다양한 전자 디바이스에 사용될 수 있다.
예를 들어, 도 9를 참조하면, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 베젤을 축소할 수 있으므로, 에지 디스플레이에 사용될 수 있다.
예를 들어, 도 10을 참조하면, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 휘어지는 플렉서블(flexible) 전자 디바이스에 포함될 수 있다. 따라서, 이를 포함하는 터치 디바이스 장치는 플렉서블 터치 디바이스 장치일 수 있다. 따라서, 사용자가 손으로 휘거나 구부릴 수 있다. 이러한 플렉서블 터치 윈도우는 웨어러블 터치 등에 적용될 수 있다.
예를 들어, 도 11을 참조하면, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 폴더블 디스플레이 장치가 적용되는 다양한 전자 디바이스에 적용될 수 있다. 도 11a 내지 도 11c를 참조하면, 폴더블 디스플레이 장치는 폴더블 커버 윈도우가 접힐 수 있다. 폴더블 디스플레이 장치는 다양한 휴대용 전자제품에 포함될 수 있다. 자세하게, 폴더블 디스플레이 장치는 이동식 단말기(휴대폰), 노트북(휴대용 컴퓨터) 등에 포함될 수 있다. 이에 따라, 휴대용 전자제품의 디스플레이 영역은 크게 하면서도, 보관이나 이동시에는 장치의 크기를 줄일 수 있어, 휴대성을 높일 수 있다. 따라서, 휴대용 전자제품 사용자의 편의를 향상시킬 수 있다. 그러나, 실시예가 이에 제한되는 것은 아니고, 폴더블 디스플레이 장치는 다양한 전자 제품에 사용될 수 있음은 물론이다.
도 11a를 참조하면, 폴더블 디스플레이 장치는 화면 영역에서 하나의 접힘 영역을 포함할 수 있다. 예를 들어, 폴더블 디스플레이 장치는 접힌 형태에서 C형 형상을 가질 수 있다. 즉, 폴더블 디스플레이 장치는 일단 및 상기 일단과 반대되는 타단이 서로 포개어질 수 있다. 이때, 상기 일단과 상기 타단은 서로 가까이 배치될 수 있다. 예를 들어, 상기 일단과 상기 타단은 서로 마주보며 배치될 수 있다.
도 11b를 참조하면, 폴더블 디스플레이 장치는 화면 영역에서 두 개의 접힘 영역을 포함할 수 있다. 예를 들어, 폴더블 디스플레이 장치는 접힌 형태에서 G형 형상을 가질 수 있다. 즉, 폴더블 디스플레이 장치는 일단 및 상기 일단과 반대되는 타단이 서로 대응되는 방향으로 접힘에 따라, 서로 포개어질 수 있다. 이때, 상기 일단과 상기 타단은 서로 이격하여 배치될 수 있다. 예를 들어, 상기 일단과 상기 타단은 서로 평행하게 배치될 수 있다.
도 11c를 참조하면, 폴더블 디스플레이 장치는 화면 영역에서 두 개의 접힘 영역을 포함할 수 있다. 예를 들어, 폴더블 디스플레이 장치는 접힌 형태에서 S형 형상을 가질 수 있다. 즉, 폴더블 디스플레이 장치는 일단 및 상기 일단과 반대되는 타단이 서로 다른 방향으로 접힐 수 있다. 이때, 상기 일단과 상기 타단은 서로 이격하여 배치될 수 있다. 예를 들어, 상기 일단과 상기 타단은 서로 평행하게 배치될 수 있다.
또한, 도면에는 도시하지 않았으나, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 롤러블 디스플레이에 적용될 수 있음은 물론이다.
도 12를 참조하면, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 곡면 디스플레이를 포함하는 다양한 웨어러블 터치 디바이스에 포함될 수 있다. 따라서, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)을 포함하는 전자 디바이스는 슬림화, 소형화 또는 경량화될 수 있다.
도 13을 참조하면, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 TV, 모니터, 노트북과 같은 디스플레이 부분을 가지는 다양한 전자 디바이스에 사용될 수 있다.
그러나, 실시예가 이에 한정되는 것은 아니고, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 평판 또는 곡선 형상의 디스플레이 부분을 가지는 다양한 전자 디바이스에 사용될 수 있음은 물론이다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (11)

  1. 기판;
    상기 기판 상에 배치되는 전도성 패턴부;
    상기 전도성 패턴부 상의 일 영역에 부분적으로 배치되는 보호층;
    상기 보호층의 제1 오픈 영역을 통해 노출된 전도성 패턴부 위에 배치되는 제 1 칩; 및
    상기 보호층의 제 2 오픈 영역을 통해 노출된 전도성 패턴부 위에 배치되는 제 2 칩을 포함하고,
    상기 제 1 칩은, 지문 인식 센서이고,
    상기 제 2 칩은, 주문형 집적 회로이며,
    상기 기판은,
    일단에 위치하는 제 1 비절곡 영역과,
    상기 일단과 반대되는 타단에 위치하는 제 2 비절곡 영역과,
    상기 제 1 및 2 비절곡 영역 사이에 위치하는 절곡 영역을 포함하고,
    상기 제 1 오픈 영역은 상기 제 1 비절곡 영역 상에 위치하고,
    상기 제 2 오픈 영역은 상기 제 2 비절곡 영역 상에 위치하며,
    상기 제 1 오픈 영역과 상기 제 2 오픈 영역의 사이 영역은,
    3.2㎛ 이상의 간격을 가지는
    지문 인식 모듈.
  2. 제 1항에 있어서,
    상기 전도성 패턴부는,
    상기 기판의 상면에 배치되는 상부 전도성 패턴부와,
    상기 기판의 하면에 배치되는 하부 전도성 패턴부와,
    상기 기판을 관통하며, 상기 상부 전도성 패턴부와 하부 전도성 패턴 사이를 연결하는 비아 홀을 포함하며,
    상기 상부 및 하부 전도성 패턴부 각각은,
    상기 기판 상에 배치되는 배선 패턴층과,
    상기 배선 패턴층 상에 배치되며 주석을 포함하는 제 1 도금층과,
    상기 제 1 도금층 상에 배치되며, 주석을 포함하는 제 2 도금층을 포함하는
    지문 인식 모듈.
  3. 제 1항에 있어서,
    상기 보호층의 제 3 오픈 영역을 통해 노출된 전도성 패턴부 위에 배치되는 적어도 하나의 제 3 칩을 더 포함하며,
    상기 적어도 하나의 제 3 칩은,
    다이오드 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나를 포함하는
    지문 인식 모듈.
  4. 제 1항에 있어서,
    상기 제 1 오픈 영역을 통해 노출된 상기 전도성 패턴부는,
    7㎛ 내지 10㎛ 범위의 두께를 가지는
    지문 인식 모듈.
  5. 제 4항에 있어서,
    상기 제 1 오픈 영역과 상기 제 2 오픈 영역의 사이 영역은,
    3.2㎛ 내지 10mm 범위의 간격을 가지는
    지문 인식 모듈.
  6. 제 3항에 있어서,
    상기 제 2 오픈 영역과 상기 제 3 오픈 영역의 사이 영역의 간격은,
    상기 제 1 오픈 영역과 상기 제 2 오픈 영역의 사이 영역의 간격보다 작은
    지문 인식 모듈.
  7. 제 1항에 있어서,
    상기 제 1 비절곡 영역은,
    상기 제 2 비절곡 영역과 마주보며 배치되고,
    상기 제 1 및 2 비절곡 영역 사이에 배치되는 접착층을 더 포함하는
    지문 인식 모듈.
  8. 제 7항에 있어서,
    상기 제 2 비절곡 영역 상에 위치하고, 상기 보호층의 제 4 오픈 영역을 통해 노출되어 메인 보드와 연결되는 아우터 리드 패턴부를 더 포함하는
    지문 인식 모듈.
  9. 제 1항에 있어서,
    상기 제 1 칩의 주위를 둘러싸며 배치되는 사이드 몰딩부를 더 포함하고,
    상기 사이드 몰딩부는,
    상기 제 1 칩과 상기 기판 사이에 존재하는 공간의 주위를 둘러싸는
    지문 인식 모듈.
  10. 기판;
    상기 기판 상에 배치되는 전도성 패턴부;
    상기 전도성 패턴부 상의 일 영역에 부분적으로 배치되는 보호층;
    상기 보호층의 제1 오픈 영역을 통해 노출된 전도성 패턴부 위에 배치되는 제 1 칩; 및
    상기 보호층의 제 2 오픈 영역을 통해 노출된 전도성 패턴부 위에 배치되는 제 2 칩을 포함하고,
    상기 제 1 칩은, 지문 인식 센서이고,
    상기 제 2 칩은, 주문형 집적 회로이며,
    상기 기판은,
    일단에 위치하는 제 1 비절곡 영역과,
    상기 일단과 반대되는 타단에 위치하는 제 2 비절곡 영역과,
    상기 제 1 및 2 비절곡 영역 사이에 위치하는 절곡 영역을 포함하고,
    상기 제 1 오픈 영역은 상기 제 1 비절곡 영역 상에 위치하고,
    상기 제 2 오픈 영역은 상기 제 2 비절곡 영역 상에 위치하고,
    상기 제 1 오픈 영역과 상기 제 2 오픈 영역의 사이 영역은,
    3.2㎛이상의 간격을 가지는 지문 인식 모듈;
    상기 제 1 칩 상에 부착되는 디스플레이부; 및
    상기 지문 인식 모듈의 상기 제 2 비절곡 영역 상에 위치한 상기 전도성 패턴부와 연결되는 메인 보드를 포함하는
    전자 디바이스.
  11. 제 10항에 있어서,
    상기 디스플레이부는,
    디스플레이 패널; 및
    상기 디스플레이 패널 상에 위치하는 커버 윈도우를 포함하며,
    상기 제 1 칩은 상기 디스플레이 패널의 하면 또는 상기 커버 윈도우 하면에 부착되는
    전자 디바이스.
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