WO2018212498A1 - 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스 - Google Patents

올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스 Download PDF

Info

Publication number
WO2018212498A1
WO2018212498A1 PCT/KR2018/005294 KR2018005294W WO2018212498A1 WO 2018212498 A1 WO2018212498 A1 WO 2018212498A1 KR 2018005294 W KR2018005294 W KR 2018005294W WO 2018212498 A1 WO2018212498 A1 WO 2018212498A1
Authority
WO
WIPO (PCT)
Prior art keywords
chip
pattern portion
circuit board
conductive pattern
disposed
Prior art date
Application number
PCT/KR2018/005294
Other languages
English (en)
French (fr)
Inventor
임준영
박종석
윤형규
임성환
양기욱
유대성
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020170060178A external-priority patent/KR102374299B1/ko
Priority claimed from KR1020170060056A external-priority patent/KR102438205B1/ko
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to CN201880032447.3A priority Critical patent/CN110637506B/zh
Priority to US16/614,192 priority patent/US10986726B2/en
Priority to JP2019562551A priority patent/JP6856777B2/ja
Publication of WO2018212498A1 publication Critical patent/WO2018212498A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0277—Bendability or stretchability details
    • H05K1/028—Bending or folding regions of flexible printed circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
    • H05K3/4691—Rigid-flexible multilayer circuits comprising rigid and flexible layers, e.g. having in the bending regions only flexible layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout

Definitions

  • Embodiments relate to a flexible circuit board for an all-in-one chip on film, a chip package including the same, and an electronic device including the same.
  • the flexible circuit board for all-in-one chip on film may be a flexible circuit board capable of mounting different types of chips on one substrate, a chip package thereof, and an electronic device including the same. have.
  • COF chip on film
  • the COF method can be applied to both flat panel displays and flexible displays. That is, the COF method has been in the spotlight in that it can be applied to various wearable electronic devices.
  • the COF method can implement a fine pitch, it can be used to implement a display of high resolution (QHD) according to an increase in the number of pixels.
  • COF Chip On Film
  • the semiconductor chip may be an integrated circuit (IC) chip or a large scale integrated circuit (LSI) chip.
  • IC integrated circuit
  • LSI large scale integrated circuit
  • the COF flexible circuit board cannot be directly connected between the display panel and the main board.
  • At least two printed circuit boards are required between the display panel and the main board.
  • An electronic device having a display unit has a problem that thickness is increased as a plurality of printed circuit boards are required.
  • the sizes of the plurality of printed circuit boards may be limited to the miniaturization of the electronic device.
  • poor bonding of a plurality of printed circuit boards can reduce the reliability of the electronic device.
  • Embodiments provide a flexible circuit board for an all-in-one chip-on film, a chip package including the same, and an electronic device including the same, in which a plurality of chips may be mounted on a single substrate.
  • An all-in-one chip on film flexible circuit board includes a substrate; A conductive pattern portion disposed on the substrate; And a protective layer partially disposed on the conductive pattern portion, wherein the conductive pattern portion includes a first conductive pattern portion and a second conductive pattern portion spaced apart from each other, wherein the first conductive pattern portion and the second conductive pattern portion are disposed.
  • Each of the conductive pattern portions includes a wiring pattern layer, a first plating layer, and a second plating layer sequentially disposed on the substrate, and the first conductive pattern portion includes a first open region in which the protective layer is opened, and the second conductive
  • the pattern portion may include a second open region in which the protective layer is opened, and the tin content of the second plating layer in the first open region may include more than the tin content of the second plating layer in the second open region.
  • a chip package including a flexible circuit board for an all-in-one chip on film may include a first chip disposed in a first open area of a flexible circuit board for all-in-one chip on film, and a second chip disposed in a second open area. It may include.
  • Electronic device is a flexible circuit board for all-in-one chip-on film; A display panel connected to one end of the flexible circuit board for the all-in-one chip on film; And a main board connected to the other end opposite to the one end of the flexible circuit board for the all-in-one chip on film.
  • the flexible circuit board for the all-in-one chip on film may include a substrate and a conductive pattern disposed on the substrate.
  • the conductive pattern part may include a first conductive pattern part and a second conductive pattern part spaced apart from each other on the substrate.
  • the first conductive pattern portion includes a first lead pattern portion positioned at one end and the other end of the first conductive pattern portion, and a first extension pattern portion connecting the one end and the other end of the first conductive pattern portion
  • the second The conductive pattern part may include a second lead pattern part positioned at one end and the other end of the second conductive pattern part, and a second extension pattern part connecting the one end and the other end of the second conductive pattern part.
  • the first lead pattern portion may have a different shape from the second lead pattern portion. Accordingly, the flexible circuit board for the all-in-one chip on film according to the embodiment may improve the adhesion between the first chip and the second chip of different types.
  • the conductive pattern part may include a wiring pattern layer, a first plating layer, and a second plating layer.
  • a protective layer may be disposed in one region of the conductive pattern portion to form a protective portion, and may be an open region in which the protective portion is not disposed in an area different from the one region.
  • the protection part may be disposed on the first extension pattern part and the second extension pattern part.
  • the protection part may not be disposed on the first lead pattern part and the second lead pattern part. That is, one surface of the first lead pattern portion may be exposed to the outside and may be a first open region in which the protective layer is opened.
  • One surface of the second lead pattern part may be exposed to the outside, and may be a second open area in which the protective layer is opened.
  • the content of tin (Sn) of the second plating layer of the first lead pattern part in the first open area is different from the content of tin (Sn) of the second plating layer of the second lead pattern part in the second open area.
  • the first lead pattern portion may be excellent in assembly with the first connection portion on the first lead pattern portion, and may be excellent in electrical connection with the first chip on the first connection portion.
  • the second lead pattern portion may be excellent in assembly with the second connection portion on the second lead pattern portion, and may be excellent in electrical connection with the second chip on the second connection portion. That is, the embodiment may mount different types of first and second chips on one flexible circuit board, thereby providing a flexible circuit board chip package for an all-in-one chip on film having improved reliability.
  • one flexible circuit board for all-in-one chip on film may directly connect the display panel and the main board. Accordingly, the size and thickness of the flexible circuit board for transmitting the signal generated from the display panel to the main board can be reduced.
  • the flexible circuit board for the all-in-one chip-on film according to the embodiment, the chip package including the same, and the electronic device including the same may expand the space and / or battery space of other components.
  • connection of the plurality of printed circuit boards is not required, the convenience of the process and the reliability of the electrical connection may be improved.
  • the flexible circuit board for the all-in-one chip on film and the chip package including the same, and the electronic device including the same may be suitable for an electronic device having a high resolution display unit.
  • 1A is a cross-sectional view of an electronic device having a display unit including a conventional printed circuit board.
  • FIG. 1B is a cross-sectional view of the printed circuit board of FIG. 1A in a bent form.
  • FIG. 1C is a plan view of the bent printed circuit board of FIG. 1A.
  • 2A is a cross-sectional view of an electronic device having a display unit including a flexible circuit board for all-in-one chip on film according to an embodiment.
  • FIG. 2B is a cross-sectional view of the flexible circuit board for the all-in-one chip on film according to FIG. 2A.
  • FIG. 2C is a plan view of the flexible circuit board for the all-in-one chip on film according to FIG. 2A.
  • 3A is a cross-sectional view of a flexible circuit board for a cross-section all-in-one chip-on film according to an embodiment.
  • 3B is a cross-sectional view of a chip package including a flexible circuit board for a cross-section all-in-one chip-on film according to an embodiment.
  • 4 to 6 are cross-sectional views illustrating a manufacturing process of a chip package including a flexible circuit board for an all-in-one chip on film according to an embodiment.
  • FIG. 7 is a cross-sectional view of a chip package including a flexible circuit board for a double-sided all-in-one chip on film according to an embodiment.
  • 8A is another cross-sectional view of a flexible circuit board for a double-sided all-in-one chip-on film according to an embodiment.
  • FIG. 8B is a cross-sectional view of the chip package including the flexible circuit board for the double-sided all-in-one chip on film according to FIG. 8A.
  • FIG. 9 is another cross-sectional view of a chip package including a flexible circuit board for a double-sided all-in-one chip on film according to an embodiment.
  • FIG. 10 is an enlarged cross-sectional view of a region of a flexible circuit board for a double-sided all-in-one chip-on film according to an embodiment.
  • FIG. 11 is a plan view of a flexible circuit board for a double-sided all-in-one chip-on film according to FIG. 8A.
  • FIG. 12 is a bottom view of the flexible circuit board for the double-sided all-in-one chip-on film according to FIG. 8A.
  • FIG. 13A and 13B are schematic plan views of a chip package including a flexible circuit board for a double-sided all-in-one chip on film according to FIG. 8B.
  • FIG. 14A is a cross-sectional view of the flexible circuit board for a double-sided all-in-one chip film according to FIG. 13.
  • FIG. 14B is a cross-sectional view of the chip package including the flexible circuit board for the double-sided all-in-one chip-on film of FIG. 14A.
  • FIG. 4 is a diagram illustrating a process of manufacturing a chip package including a flexible flexible circuit board.
  • 18 through 22 are diagrams of various electronic devices including flexible circuit boards for all-in-one chip on film.
  • each layer, region, pattern, or structure may be “on” or “under” the substrate, each layer, region, pad, or pattern.
  • Substrate formed in includes all formed directly or through another layer. Criteria for the top / bottom or bottom / bottom of each layer will be described with reference to the drawings.
  • each layer (film), region, pattern, or structure may be modified for clarity and convenience of description, and thus do not necessarily reflect the actual size.
  • Electronic devices having a display unit require at least two printed circuit boards to transmit signals from the display panel to the main board.
  • At least two printed circuit boards may be included in the electronic device including the display unit according to the comparative example.
  • An electronic device including a display unit according to a comparative example may include a first printed circuit board 10 and a second printed circuit board 20.
  • the first printed circuit board 10 may be a flexible printed circuit board.
  • the first printed circuit board 10 may be a flexible printed circuit board for a chip on film (COF).
  • the first printed circuit board 10 may be a flexible printed circuit board for a COF on which the first chip C1 is mounted.
  • the first printed circuit board 10 may be a flexible printed circuit board for a COF for arranging a drive IC chip.
  • the second printed circuit board 20 may be a flexible printed circuit board.
  • the second printed circuit board 20 may be a flexible printed circuit board (FPCB) for arranging different types of second chips C2 from the first chip C1.
  • the second chip (C2) is other than the drive IC chip (Chip IC), the electrical connection on the flexible printed circuit board, such as other chips, semiconductor devices, sockets, etc. except the drive IC chip (Drive IC chip). It may mean a variety of chips arranged for.
  • the second printed circuit board 20 may be a flexible printed circuit board (FPCB) for arranging a plurality of second chips C2.
  • the second printed circuit board 20 may be a flexible printed circuit board for arranging a plurality of different types of second chips C2a and C2b.
  • the first printed circuit board 10 and the second printed circuit board 20 may have different thicknesses.
  • the thickness of the second printed circuit board 20 may be smaller than the thickness of the first printed circuit board 10.
  • the first printed circuit board 10 may have a thickness of about 20 ⁇ m to 100 ⁇ m.
  • the second printed circuit board 20 may have a thickness of about 100 ⁇ m to 200 ⁇ m.
  • the total thickness t1 of the first printed circuit board 10 and the second printed circuit board may be 200 ⁇ m to 250 ⁇ m.
  • the overall thickness of the electronic device may increase.
  • the electronic device having the display unit according to the comparative example since the first and second printed circuit boards are required between the display panel and the main board, the overall thickness of the electronic device may increase.
  • the electronic device having the display unit according to the comparative example since the electronic device having the display unit according to the comparative example requires the first and second printed circuit boards stacked up and down, the overall thickness of the electronic device may increase.
  • the first printed circuit board 10 and the second printed circuit board 20 may be formed by different processes.
  • the first printed circuit board 10 may be manufactured by a roll to roll process.
  • the second printed circuit board 20 may be manufactured by a sheet method.
  • the first printed circuit board 10 having the conductive pattern portions disposed at minute intervals and the second printed circuit board 20 having the conductive pattern portions disposed at intervals of 100 ⁇ m or more are difficult to apply the same process to each other. It was common to manufacture by other processes.
  • the process efficiency may decrease.
  • the chip package including the flexible circuit board according to the comparative example has a difficulty in disposing different types of chips on one substrate, separate first and second printed circuit boards are required.
  • the chip package including the flexible circuit board according to the comparative example has a problem that it is difficult to connect different types of chips on one substrate.
  • first and second printed circuit boards may be disposed between the existing display panel and the main board.
  • the first printed circuit board 10 is connected to the display panel 30, and the first printed circuit board 10 is again connected.
  • the second printed circuit board 20 may be connected to the second printed circuit board 20, and the second printed circuit board 20 may be connected to the main board 40.
  • One end of the first printed circuit board 10 may be connected to the display panel 30.
  • the display panel 30 may be connected to the first printed circuit board 10 by an adhesive layer 50.
  • the other end opposite to the one end of the first printed circuit board 10 may be connected to the second printed circuit board 20.
  • the first printed circuit board 10 may be connected to the second printed circuit board 20 by the adhesive layer 50.
  • One end of the second printed circuit board 20 may be connected to the first printed circuit board 10, and the other end opposite to the one end of the second printed circuit board 20 may be connected to the main board 40. have.
  • the second printed circuit board 20 may be connected to the main board 40 by the adhesive layer 50.
  • An electronic device having a display unit according to a comparative example may include a space between the first printed circuit board 10 and the second printed circuit board 20 between the display panel 30 and the first printed circuit board 10.
  • a separate adhesive layer 50 may be required between the second printed circuit board 20 and the main board 40. That is, since the electronic device having the display unit according to the comparative example requires a plurality of adhesive layers, there is a problem that the reliability of the electronic device may be degraded due to the poor connection of the adhesive layers.
  • an adhesive layer disposed between the first printed circuit board 10 and the second printed circuit board 20 connected up and down may increase the thickness of the electronic device.
  • FIGS. 1B and 1C a first printed circuit board 10, a second printed circuit board 20, a display panel 30, and a main board 40 housed in an electronic device according to a comparative example are shown.
  • a first printed circuit board 10 a second printed circuit board 20, a display panel 30, and a main board 40 housed in an electronic device according to a comparative example are shown.
  • FIG. 1B is a cross-sectional view of the printed circuit board of FIG. 1A in a bent form
  • FIG. 1C is a plan view of the bottom surface of FIG.
  • the display panel 30 and the main board 40 may be disposed to face each other.
  • a first printed circuit board 10 including a bending area may be disposed between the display panel 30 and the main board 40 that face each other.
  • One area of the first printed circuit board 10 may be bent, and the first chip C1 may be disposed in an area that is not bent.
  • the second printed circuit board 20 may be disposed to face the display panel 30.
  • the second chip C2 may be disposed in an unbent area of the second printed circuit board 20.
  • the length A1 in one direction may be the sum of the lengths of the first printed circuit board 10 and the second printed circuit board 20, respectively.
  • the length A1 in one direction of the first printed circuit board 10 and the second printed circuit board 20 is the length of the short side of the first printed circuit board 10 and the second printed circuit board ( 20) may be the sum of the lengths of the short sides.
  • the length A1 in one direction of the first printed circuit board 10 and the second printed circuit board 20 may be 30 mm to 40 mm.
  • the length A1 in one direction of the first printed circuit board 10 and the second printed circuit board 20 may be various sizes according to the type of chip to be mounted and the type of the electronic device.
  • the electronic device according to the comparative example requires a plurality of printed circuit boards, a space for mounting other components or a space for arranging the battery 60 may be reduced.
  • an electronic device such as a smart phone or a smart watch may be equipped with a plurality of camera modules (dual camera module) or parts having various functions such as iris recognition and virtual reality (VR). Being added. Accordingly, it is important to secure space for mounting additional components.
  • camera modules dual camera module
  • VR virtual reality
  • first and second chips may be disposed on separate first printed circuit boards 10 and second printed circuit boards 30, respectively. Accordingly, the thickness of the adhesive layer 50 between the first printed circuit board 10 and the second printed circuit board 30 and the thickness of the second printed circuit board 30 increase the thickness of the electronic device. There was this.
  • Embodiments can provide a flexible circuit board for an all-in-one chip-on-film, a chip package including the same, and an electronic device including the same, in which a plurality of chips may be mounted on a single substrate to solve such problems.
  • the same reference numerals in the Examples and Comparative Examples represent the same components, except for the description overlapping with the Comparative Example described above.
  • the electronic device may use one printed circuit board to transmit a signal of the display panel to the main board.
  • the printed circuit board included in the electronic device including the display unit according to the embodiment may be one flexible printed circuit board. Accordingly, the flexible circuit board 100 for the all-in-one chip on film according to the embodiment may be bent between the display unit and the main board facing each other to connect the display unit and the main board. have.
  • the flexible circuit board 100 for the all-in-one chip on film may be one substrate for disposing a plurality of chips of different types.
  • the flexible circuit board 100 for the all-in-one chip on film may be a substrate for disposing different types of the first chip c1 and the second chip c2.
  • the thickness t2 of the flexible circuit board 100 for the all-in-one chip on film according to the embodiment may be 20 ⁇ m to 100 ⁇ m.
  • the thickness t2 of the flexible circuit board 100 for the all-in-one chip on film according to the embodiment may be 30 ⁇ m to 80 ⁇ m.
  • the thickness t2 of the flexible circuit board 100 for the all in one chip on film according to the embodiment may be 50 ⁇ m to 75 ⁇ m.
  • the thickness t2 of the flexible circuit board 100 for the all-in-one chip on film according to the embodiment may be from 20 ⁇ m to 100 ⁇ m, depending on the type of chip to be mounted and the type of device. Thickness of 30 ⁇ m to 80 ⁇ m, or thickness of 50 ⁇ m to 75 ⁇ m.
  • the thickness t2 of the flexible circuit board 100 for the all in one chip on film according to the embodiment is 1 of the thickness t1 of the plurality of first and second printed circuit boards according to the comparative example. It may have a thickness on the order of 1/2 to 1/2. That is, the thickness t2 of the flexible circuit board 100 for the all-in-one chip on film according to the embodiment is the thickness t1 of the plurality of first and second printed circuit boards according to the comparative example. It can have a thickness of 20% to 50% of the level.
  • the thickness t2 of the flexible circuit board 100 for the all-in-one chip on film according to the embodiment is the thickness of the plurality of first and second printed circuit boards according to the comparative example ( thickness of 25% to 40% of t1).
  • the thickness t2 of the flexible circuit board 100 for the all-in-one chip on film according to the embodiment is the thickness of the plurality of first and second printed circuit boards according to the comparative example ( thickness of 25% to 35% of t1).
  • the electronic device having the display unit according to the embodiment requires only one flexible circuit board 100 for the all in one chip on film between the display panel and the main board, and thus the overall thickness of the electronic device. Can be reduced. In detail, since the electronic device having the display unit according to the embodiment requires a single layer printed circuit board, the overall thickness of the electronic device can be reduced.
  • the embodiment may omit the adhesive layer 50 between the first printed circuit board and the second printed circuit board included in the comparative example, a chip package including a flexible circuit board for all-in-one chip-on film and the same It is possible to reduce the overall thickness of the electronic device.
  • the embodiment can omit the adhesive layer 50 between the first printed circuit board and the second printed circuit board, thereby solving the problem caused by poor adhesion, thereby improving the reliability of the electronic device.
  • the bonding process of the plurality of printed circuit boards can be omitted, the process efficiency can be increased and the process cost can be reduced.
  • the flexible circuit board 100 for the all-in-one chip on film according to the embodiment may include a bent region and a non-bended region.
  • the flexible circuit board 100 for an all-in-one chip on film according to the embodiment includes a bent region, so that the display panel 30 and the main board 40 that are disposed to face each other are disposed. Can be connected to each other.
  • Non-bending regions of the flexible circuit board 100 for the all-in-one chip on film may be disposed to face the display panel 30.
  • the first chip C1 and the second chip C2 may be disposed on the non-bended region of the flexible circuit board 100 for the all-in-one chip on film according to the embodiment. Accordingly, the flexible circuit board 100 for the all in one chip on film according to the embodiment may be capable of stably mounting the first chip c1 and the second chip c2.
  • FIG. 2C is a plan view from the bottom of FIG. 2B.
  • the length A2 in one direction may be the length of one substrate.
  • the length A2 in one direction of the flexible circuit board 100 for the all-in-one chip on film according to the embodiment is for the all-in-one chip on film according to the embodiment. It may be a length of the short side of the flexible circuit board 100.
  • the length A2 in one direction of the flexible circuit board 100 for the all-in-one chip on film according to the embodiment may be 10 mm to 50 mm.
  • the length A2 in one direction of the flexible circuit board 100 for the all in one chip on film may be 10 mm to 30 mm.
  • the length A2 in one direction of the flexible circuit board 100 for the all-in-one chip on film according to the embodiment may be 15 mm to 25 mm.
  • embodiments are not limited thereto and may be designed in various sizes according to the type and / or number of chips to be arranged and the type of electronic device.
  • the length L2 in one direction of the flexible circuit board 100 for the all in one chip on film according to the embodiment is one direction of the plurality of first and second printed circuit boards according to the comparative example. It may have a length of 50% to 70% of the length (L1) in the.
  • the length L2 in one direction of the flexible circuit board 100 for the all in one chip on film according to the embodiment is a plurality of first and second printed circuits according to the comparative example. It may have a length of 55% to 70% of the length (L1) in one direction of the substrate.
  • the length L2 in one direction of the flexible circuit board 100 for the all in one chip on film according to the embodiment is one direction of the plurality of first and second printed circuit boards according to the comparative example. It may have a length of 60% to 70% of the length (L1) in the.
  • the embodiment can reduce the size of the chip package including the flexible circuit board 100 for all in one chip on film in the electronic device, so that the space for placing the battery 60 This can be magnified.
  • the chip package including the flexible circuit board 100 for the all-in-one chip on film according to the embodiment can be reduced in planarity, it is possible to secure space for mounting other components .
  • the flexible circuit board 100 for an all in one chip on film is for a single-sided all-in-one chip on film having a conductive pattern portion CP on one surface thereof. It may be a flexible circuit board.
  • a plurality of conductive pattern parts CP disposed to be spaced apart from each other may be disposed on the substrate.
  • the conductive pattern portion CP may include a first conductive pattern portion CP1 and a second conductive pattern portion CP2 disposed to be spaced apart from each other.
  • the first conductive pattern portion CP1 and the second conductive pattern portion CP2 may be spaced apart from each other to transmit signals of different first and second chips, respectively.
  • the first conductive pattern portion CP1 may include first conductive pattern portions CP1 spaced apart from each other at a first pitch on a substrate.
  • the second conductive pattern portion CP2 may include second conductive pattern portions CP2 spaced apart from each other at a second pitch different from the first interval on the substrate.
  • the first conductive pattern parts CP1 spaced apart from each other at first intervals and at a second interval, respectively.
  • Spaced second conductive pattern portions CP2 may be disposed on one surface of the substrate.
  • the first conductive pattern part CP1 may include a first lead pattern part L1 positioned at one end and the other end of the first conductive pattern part, and a first extension pattern connecting the one end and the other end of the first conductive pattern part to each other. It may include a portion (E1).
  • the first conductive pattern portion CP1 may include a first inner lead pattern portion I1 positioned at one end of the first conductive pattern portion and a first outer lead pattern portion O1 positioned at the other end of the first conductive pattern portion. ), And a first extension pattern portion E1 connecting the one end and the other end of the first conductive pattern portion.
  • the second conductive pattern part CP2 may include a second lead pattern part L2 positioned at one end and the other end of the second conductive pattern part, and a second extension pattern connecting the one end and the other end of the second conductive pattern part.
  • Part E2 may be included.
  • the second conductive pattern portion CP2 includes a second inner lead pattern portion I2 positioned at one end of the second conductive pattern portion and a second outer lead pattern portion O2 positioned at the other end of the second conductive pattern portion. And a second extension pattern portion E2 connecting the one end and the other end of the second conductive pattern portion.
  • the conductive pattern part CP may include a wiring pattern layer 120 and a plating layer 130.
  • the first conductive pattern portion CP1 and the second conductive pattern portion CP2 are respectively disposed in the wiring pattern layer 120, the first plating layer 131, and the second plating layer 132. It may include. That is, the conductive pattern part CP may be a multilayer structure pattern for preventing whiskers and increasing reliability.
  • the protective layer 140 may be partially disposed on the conductive pattern portion.
  • the conductive pattern part may include a protective part PP covered by the protective layer and open areas OA1, OA2 and OA3 not covered by the protective layer.
  • one surface of the conductive pattern part CP is in direct contact with the protection layer 140, and the other surface opposite to the one surface of the conductive pattern part CP is formed on the substrate ( Direct contact with 110).
  • one surface of the conductive pattern part CP may not be exposed to the outside, thereby preventing corrosion of the conductive pattern part CP.
  • one surface of the conductive pattern part CP is exposed to the outside, and the other surface opposite to the one surface of the conductive pattern part CP is in direct contact with the substrate 110. can do.
  • one surface of the conductive pattern part CP is exposed to the outside, thereby electrically connecting to separate components such as a first chip, a second chip, a display panel, and a main board. This may be possible.
  • the protective layer 140 may be disposed on the first extension pattern portion E1 and the second extension pattern portion E2.
  • the protective layer 140 may be entirely disposed on the first extension pattern portion E1 and the second extension pattern portion E2. That is, the protective layer 140 may be disposed only on the first extension pattern portion E1 and the second extension pattern portion E2. Accordingly, one surface of the first lead pattern portion L1 and the second lead pattern portion L2 may be exposed to the outside.
  • the second plating layer 132 of the first inner lead pattern part I1 may be exposed to the outside.
  • the second plating layer 132 of the second inner lead pattern part I2 may be exposed to the outside.
  • the first connecting portion 70 may be disposed on the first inner lead pattern portion I1, and the first chip C1 may be disposed on the first connecting portion 70. That is, the second plating layer 132 of the first inner lead pattern part I1 may directly contact the first connection part 70.
  • the second plating layer 132a of the first inner lead pattern part I1 may be a pure tin layer. Accordingly, the second plating layer 132a of the first inner lead pattern part I1 may have improved assembly characteristics with the first connection part 70.
  • the second connecting portion 80 may be disposed on the second inner lead pattern portion I2, and the second chip C2 may be disposed on the second connecting portion 80. That is, the second plating layer 132 of the second inner lead pattern part I2 may directly contact the second connection part 80.
  • the second plating layer 132b of the second inner lead pattern part I2 may be a tin alloy layer.
  • the second plating layer 132b of the second inner lead pattern part I2 may be a copper and tin alloy layer. Accordingly, the second plating layer 132b of the first inner lead pattern part I1 may have improved assembly characteristics with the second connection part 80.
  • first inner lead pattern part I1 and the first connection part 70 may overlap up and down.
  • second inner lead pattern part I2 and the second connection part 80 may overlap up and down.
  • the area of the overlapping region of the first inner lead pattern portion I1 and the first connecting portion 70 may be different from the area of the overlapping region of the second inner lead pattern portion I2 and the second connecting portion 80. have.
  • an area of an overlapping region between one of the first inner lead pattern portions I1 and one of the first connecting portions 70 may be one of the second inner lead pattern portions I2 and one of the first portions. It may be smaller than the area of the overlapping region of the two connecting portion 80. Accordingly, the embodiment can provide a flexible circuit board for an all-in-one chip on film having high bonding strength when mounting different first and second chips.
  • the flexible circuit board 100 for an all-in-one chip on film may include a substrate 110, a wiring pattern layer 120, a plating layer 130 disposed on the substrate 110, and The protective layer 140 may be included.
  • the substrate 110 may be a support substrate supporting the wiring pattern layer 120, the plating layer 130, and the protective layer 140.
  • the substrate 110 may include a bent region and a region other than the bent region. That is, the substrate 110 may include a bending area where bending is performed and a non-bending area other than the bending area.
  • the substrate 110 may be a flexible substrate. Accordingly, the substrate 110 may be partially bent. That is, the substrate 110 may include a flexible plastic.
  • the substrate 110 may be a polyimide (PI) substrate.
  • the embodiment is not limited thereto and may be a substrate made of a polymer material such as polyethylene terephthalate (PET) and polyethylene naphthalate (PEN).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • the flexible circuit board including the substrate 110 may be used in various electronic devices having a curved display device.
  • the flexible circuit board including the substrate 110 may be suitable for mounting a semiconductor chip of a wearable electronic device because of its excellent flexibility.
  • embodiments may be suitable for electronic devices that include curved displays.
  • the substrate 110 may be an insulating substrate. That is, the substrate 110 may be an insulating substrate supporting various wiring patterns.
  • the substrate 110 may have a thickness of 20 ⁇ m to 100 ⁇ m.
  • the substrate 110 may have a thickness of 25 ⁇ m to 50 ⁇ m.
  • the substrate 100 may have a thickness of 30 ⁇ m to 40 ⁇ m.
  • the thickness of the substrate 100 is greater than 100 ⁇ m, the thickness of the entire flexible printed circuit board may increase.
  • the thickness of the substrate 100 is less than 20 ⁇ m, it may be difficult to simultaneously arrange the first chip C1 and the second chip C2.
  • the thickness of the substrate 110 is less than 20 ⁇ m, the substrate 110 may be vulnerable to heat / pressure in a process of mounting a plurality of chips, and thus it may be difficult to simultaneously arrange a plurality of chips.
  • Wiring may be disposed on the substrate 110.
  • the wiring may be a plurality of patterned wiring.
  • the plurality of wires may be spaced apart from each other on the substrate 110. That is, the wiring pattern layer 120 may be disposed on one surface of the substrate 110.
  • An area of the substrate 110 may be larger than an area of the wiring pattern layer 120.
  • the planar area of the substrate 110 may be larger than the planar area of the wiring pattern layer 120. That is, the wiring pattern layer 120 may be partially disposed on the substrate 110. For example, a bottom surface of the wiring pattern layer 120 may contact the substrate 110, and the substrate 110 may be exposed between the plurality of wirings.
  • the wiring pattern layer 120 may include a conductive material.
  • the wiring pattern layer 120 may include a metal material having excellent electrical conductivity.
  • the wiring pattern layer 120 may include copper (Cu).
  • Cu copper
  • embodiments are not limited thereto, and copper (Cu), aluminum (Al), chromium (Cr), nickel (Ni), silver (Ag), and molybdenum (Mo).
  • it may include at least one metal of gold (Au), titanium (Ti), and alloys thereof.
  • the wiring pattern layer 120 may be disposed to have a thickness of 1 ⁇ m to 15 ⁇ m.
  • the wiring pattern layer 120 may be disposed to have a thickness of 1 ⁇ m to 10 ⁇ m.
  • the wiring pattern layer 120 may be disposed to have a thickness of 2 ⁇ m to 10 ⁇ m.
  • the thickness of the wiring pattern layer 120 is less than 1 ⁇ m, the resistance of the wiring pattern layer may increase. When the thickness of the wiring pattern layer 120 is greater than 10 ⁇ m, it may be difficult to implement a fine pattern.
  • the plating layer 130 may be disposed on the wiring pattern layer 120.
  • the plating layer 130 may include a first plating layer 131 and a second plating layer 132.
  • the first plating layer 131 may be disposed on the wiring pattern layer 120, and the second plating layer 132 may be disposed on the first plating layer 131.
  • the first plating layer 131 and the second plating layer 132 may be formed in two layers on the wiring pattern layer 120 to prevent whisker formation. Accordingly, a short circuit between the patterns of the wiring pattern layer 120 may be prevented.
  • Korean Patent No. 10-0374075 also discloses a two-stage plating layer.
  • the wiring pattern layer 120 As two plating layers are disposed on the wiring pattern layer 120, bonding characteristics with a chip may be improved.
  • the wiring pattern layer includes copper (Cu)
  • the wiring pattern layer may not be directly bonded to the first chip C1, and a separate process for adhesion may be required.
  • the plating layer disposed on the wiring pattern layer includes tin (Sn)
  • the surface of the plating layer may be a pure tin layer, it may be easy to bond with the first chip (C1).
  • the wire connected to the first chip C1 may be easily connected to the pure tin layer only by heat and pressure, thereby improving the accuracy of the chip wire bonding and the convenience of the manufacturing process.
  • the region where the first plating layer 131 is disposed may correspond to the region where the second plating layer 132 is disposed. That is, an area in which the first plating layer 131 is disposed may correspond to an area in which the second plating layer 132 is disposed.
  • the plating layer 130 may include tin (Sn).
  • the first plating layer 131 and the second plating layer 132 may include tin (Sn).
  • the wiring pattern layer 120 may be disposed of copper (Cu), and the first plating layer 131 and the second plating layer 132 may be disposed of tin (Sn).
  • the plating layer 130 includes tin, since the corrosion resistance of tin (Sn) is excellent, oxidation of the wiring pattern layer 120 can be prevented.
  • the material of the plating layer 130 may have a lower electrical conductivity than the material of the wiring electrode layer 120.
  • the plating layer 130 may be electrically connected to the wiring electrode layer 120.
  • the first plating layer 131 and the second plating layer 132 are formed of the same tin (Sn), but may be formed by a separate process.
  • the manufacturing process of the flexible circuit board according to the embodiment includes a heat treatment process such as thermosetting, diffusion of copper (Cu) of the wiring pattern layer 120 or tin (Sn) of the plating layer 130 Can happen.
  • the hardening of the protective layer 140 may cause diffusion of copper (Cu) of the wiring pattern layer 120 or tin (Sn) of the plating layer 130.
  • the top of the plating layer 130 may include a pure tin layer.
  • the wiring pattern layer 120 and the plating layer 130 may be an alloy of tin and copper by at least a portion of the plating layer 130 by a chemical reaction at a laminated interface. After curing the protective layer 140 on the plating layer 130 than the thickness of the alloy of tin and copper after forming the plating layer 130 on the wiring pattern layer 120 of the alloy of tin and copper The thickness can increase.
  • An alloy of tin and copper included in at least a portion of the plating layer 130 may have a chemical formula of Cu x Sn y and may be 0 ⁇ x + y ⁇ 12.
  • the sum of x and y may be 4 ⁇ x + y ⁇ 11.
  • the alloy of tin and copper contained in the plating layer 130 is Cu 3 Sn and Cu 6 Sn 5 It may include at least one of.
  • the first plating layer 131 may be an alloy layer of tin and copper.
  • first plating layer 131 and the second plating layer 132 may have different contents of tin and copper.
  • the first plating layer 131 in direct contact with the copper wiring pattern layer may have a greater copper content than the second plating layer 132.
  • the second plating layer 132 may have a greater content of tin than the first plating layer 131.
  • the second plating layer 132 may include a pure tin layer.
  • pure tin may mean that the content of tin (Sn) is 50 atomic% or more, 70 atomic% or more, and 90 atomic% or more.
  • elements other than tin may be copper.
  • the second plating layer 132 may have a content of tin (Sn) of 50 atomic% or more.
  • the second plating layer 132 may have a content of tin (Sn) of 70 atomic% or more.
  • the second plating layer 132 may have a content of tin (Sn) of about 90 atomic% or more.
  • the second plating layer 132 may have a content of tin (Sn) of 95 atomic% or more.
  • the second plating layer 132 may have a content of tin (Sn) of 98 atomic% or more.
  • the plating layer according to the embodiment may prevent electrochemical migration resistance, thereby preventing short circuit defects due to metal growth.
  • the embodiment is not limited thereto, and the plating layer 130 may be formed of Ni / Au alloy, gold (Au), electroless nickel immersion gold (ENIG), Ni / Pd alloy, or organic compound plating (Organic). Of course, it may include any one of the Solderability Preservative (OSP).
  • OSP Solderability Preservative
  • the first plating layer 131 and the second plating layer 132 may correspond to each other or may have different thicknesses.
  • the overall thickness of the first plating layer 131 and the second plating layer 132 may be 0.3 ⁇ m to 1 ⁇ m.
  • the overall thickness of the first plating layer 131 and the second plating layer 132 may be 0.3 ⁇ m to 0.7 ⁇ m.
  • the overall thickness of the first plating layer 131 and the second plating layer 132 may be 0.3 ⁇ m to 0.5 ⁇ m.
  • the plating layer of any one of the first plating layer 131 and the second plating layer 132 may have a thickness of 0.05 ⁇ m to 0.15 ⁇ m or less.
  • the plating layer of any one of the first plating layer 131 and the second plating layer 132 may have a thickness of 0.07 ⁇ m to 0.13 ⁇ m or less.
  • the protective layer 140 may be partially disposed on the wiring pattern layer 120.
  • the protective layer 140 may be disposed on the plating layer 130 on the wiring pattern layer 120.
  • the protective layer 140 may cover the plating layer 130 to prevent damage or film removal due to oxidation of the wiring pattern layer 120 and the plating layer 130.
  • the protective layer 140 may have the wiring pattern layer 120 and / or the plating layer 130 electrically connected to the display panel 30, the main board 40, the first chip C1, or the second chip C2. It may be partially disposed in an area except for an area to be connected to.
  • the protective layer 140 may partially overlap the wiring pattern layer 120 and / or the plating layer 130.
  • the area of the protective layer 140 may be smaller than the area of the substrate 110.
  • the protective layer 140 may be disposed in an area excluding the end of the substrate, and may include a plurality of open areas.
  • the protective layer 140 may include a first open area OA1 having a hole-like shape.
  • the first open area OA1 may be a non-arranged area of the protective layer 140 in which the wiring pattern layer 120 and / or the plating layer 130 are electrically connected to the first chip C1.
  • the protective layer 140 may include a second open area OA2 having a hole-like shape.
  • the second open area OA2 may be a non-arranged area of the protective layer 140 for electrically connecting the wiring pattern layer 120 and / or the plating layer 130 to the second chip C2. . Accordingly, in the second open region OA2, the plating layer 130 may be exposed to the outside.
  • the copper content of the plating layer 130 may be 50 atomic% or more.
  • the copper content in the plating layer 130 may be 60 atomic% or more.
  • the copper content in the plating layer 130 may be 60 atomic% to 80 atomic%.
  • the copper content of the first plating layer 131 measured in the second open region OA2 may be 60 atomic% to 80 atomic%.
  • the protective layer 140 may not be disposed on the conductive pattern portion for electrically connecting the main board 40 or the display panel 30.
  • the embodiment may include a third open area OA3 which is a non-located area of the protective layer 140 on the conductive pattern part to be electrically connected to the main board 40 or the display panel 30. Accordingly, in the third open area OA3, the plating layer 130 may be exposed to the outside.
  • the copper content of the plating layer 130 may be 50 atomic% or more. Alternatively, in the third open region OA3, the copper content of the plating layer 130 may be less than 50 atomic%.
  • the third open area OA3 may be located outside the substrate than the first open area OA1. In addition, the third open area OA3 may be located outside the substrate than the second open area OA2.
  • the first open area OA1 and the second open area OA2 may be located in a central area of the substrate rather than the third open area OA3.
  • the protective layer 140 may be disposed in the bent region. Accordingly, the protective layer 140 may disperse the stress that may occur when bending. Therefore, the reliability of the flexible circuit board for the all-in-one chip on film according to the embodiment can be improved.
  • the protective layer 140 may include an insulating material.
  • the protective layer 140 may be coated to protect the surface of the conductive pattern portion, and may include various materials that may be cured by heating.
  • the protective layer 140 may be a resist layer.
  • the protective layer 140 may be a solder resist layer including an organic polymer material.
  • the protective layer 140 may include an epoxy acrylate-based resin.
  • the protective layer 140 may include a resin, a curing agent, a photoinitiator, a pigment, a solvent, a filler, an additive, an acrylic monomer, and the like.
  • the embodiment is not limited thereto, and the protective layer 140 may be any one of a photosolder resist layer, a cover-lay, and a polymer material.
  • the protective layer 140 may have a thickness of about 1 ⁇ m to about 20 ⁇ m.
  • the protective layer 140 may have a thickness of about 1 ⁇ m to about 15 ⁇ m.
  • the thickness of the protective layer 140 may be 5 ⁇ m to 20 ⁇ m.
  • the thickness of the protective layer 140 is greater than 20 ⁇ m, the thickness of the flexible circuit board for all-in-one chip-on film may increase.
  • the thickness of the protective layer 140 is less than 1 ⁇ m, the reliability of the conductive pattern part included in the flexible circuit board for the all-in-one chip on film may be reduced.
  • FIG. 3B a chip package including a flexible circuit board 100 for a single-sided all-in-one chip on film according to an embodiment will be described.
  • the flexible circuit board 100 for a single-sided all-in-one chip on film partially protects the substrate 110, a conductive pattern portion CP disposed on one surface of the substrate, and a region on the conductive pattern portion CP.
  • the layer 140 may include a protective part PP formed by being disposed.
  • the conductive pattern part CP may include the wiring pattern layer 120 and the plating layer 130.
  • the protection part PP may not be disposed on an area different from one area on the conductive pattern part CP. Accordingly, the substrate 110 between the conductive pattern portion CP and the spaced apart conductive pattern portion CP may be exposed on one region and the other region on the conductive pattern portion CP.
  • the first connection part 70 and the second connection part 80 may be disposed on one area different from the one area on the conductive pattern part CP. In detail, the first connection part 70 and the second connection part 80 may be disposed on an upper surface of the conductive pattern part CP on which the protection part PP is not disposed.
  • the first connecting portion 70 and the second connecting portion 80 may have different shapes.
  • the first connection part 70 may have a hexahedron shape.
  • the cross section of the first connector 70 may include a quadrangular shape.
  • the cross section of the first connector 70 may include a rectangular or square shape.
  • the second connector 80 may have a spherical shape.
  • a cross section of the second connection portion 80 may include a circular shape.
  • the second connection portion 80 may include a rounded shape partially or entirely.
  • the cross-sectional shape of the second connection portion 80 may include a flat surface on one side and a curved surface on the other side opposite to the one side.
  • the first connecting portion 70 and the second connecting portion 80 may have different sizes.
  • the first connector 70 may be smaller than the second connector 80.
  • Widths of the first connecting portion 70 and the second connecting portion 80 may be different from each other.
  • the width D1 between both sides of one first connector 70 may be smaller than the width D2 between both sides of one second connector 80.
  • the first chip C1 may be disposed on the first connector 70.
  • the first connector 70 may include a conductive material. Accordingly, the first connector 70 is disposed on the upper surface of the first connector 70 and the conductive pattern CP disposed on the lower surface of the first connector 70. Can be electrically connected.
  • the second chip C2 may be disposed on the second connection portion 80.
  • the second connector 80 may include a conductive material. Accordingly, the second connecting portion 80 is disposed on the upper surface of the second connecting portion 80 and the conductive pattern portion CP disposed on the lower surface of the second chip C2 and the second connecting portion 80. Can be electrically connected.
  • first chips C1 and second chips C2 may be disposed on the same surface of the flexible circuit board 100 for a single-sided all-in-one chip on film according to an exemplary embodiment.
  • one first chip C1 and a plurality of second chips C2 may be disposed on the same surface of the flexible circuit board 100 for a single-sided all-in-one chip on film according to the embodiment. Thereby, the efficiency of a chip packaging process can be improved.
  • the first chip C1 may include a drive IC chip.
  • the second chip C2 may mean a chip other than a driver IC chip.
  • the second chip C2 may refer to various chips including sockets or elements other than a driver IC chip.
  • the second chip C2 may include at least one of a diode chip, a power supply IC chip, a touch sensor IC chip, an MLCC chip, a BGA chip, and a chip capacitor.
  • the plurality of second chips C2 disposed on the flexible circuit board 100 for the all-in-one chip on film may include at least one of a diode chip, a power supply IC chip, a touch sensor IC chip, an MLCC chip, a BGA chip, and a chip capacitor. May mean deployed.
  • a diode chip a power supply IC chip
  • a touch sensor IC chip a touch sensor IC chip
  • an MLCC chip a BGA chip
  • a chip capacitor May mean deployed.
  • several MLCC chips may be disposed on the flexible circuit board 100 for all-in-one chip on film.
  • the second chip C2 may include at least two of a diode chip, a power IC chip, a touch sensor IC chip, an MLCC chip, a BGA chip, and a chip capacitor. That is, a plurality of different types of second chips C2a and C2b may be disposed on the flexible circuit board 100 for all-in-one chip on film.
  • the second chip C2a and the diode chip of any one of a diode chip, a power supply IC chip, a touch sensor IC chip, an MLCC chip, a BGA chip, and a chip capacitor A second chip C2b different from any one of the power supply IC chip, the touch sensor IC chip, the MLCC chip, the BGA chip, and the chip capacitor may be included.
  • a plurality of second chips C2a of any one of a diode chip, a power supply IC chip, a touch sensor IC chip, an MLCC chip, a BGA chip, and a chip capacitor may be disposed on the flexible circuit board 100 for all-in-one chip on film.
  • the flexible circuit board 100 for the all-in-one chip on film may include a plurality of MLCC chips C2a and a plurality of power supply IC chips C2b.
  • the flexible circuit board 100 for the all-in-one chip on film may include a plurality of MLCC chips C2a and a plurality of diode chips C2b.
  • the all-in-one chip on film flexible circuit board 100 may include a plurality of MLCC chips C2a and a plurality of BGA chips C2b.
  • the type of the second chip is not limited to two, and various chips except for the driving IC chip may be included in the second chip.
  • One end of the flexible circuit board 100 for the all-in-one chip on film may be connected to the display panel 30.
  • One end of the flexible circuit board 100 for the all-in-one chip on film may be connected by the display panel 30 and the adhesive layer 50.
  • the display panel 30 may be disposed on the top surface of the adhesive layer 50
  • the flexible circuit board 100 for the all-in-one chip on film may be disposed on the bottom surface of the adhesive layer 50. Accordingly, the display panel 30 and the flexible circuit board 100 for the all-in-one chip on film may be bonded up and down with the adhesive layer 50 interposed therebetween.
  • the other end opposite to the one end of the flexible circuit board 100 for the all-in-one chip on film may be connected to the main board 40.
  • the other end opposite to the one end of the flexible circuit board 100 for the all-in-one chip on film may be connected by the main board 40 and the adhesive layer 50.
  • the main board 40 may be disposed on the upper surface of the adhesive layer 50
  • the flexible circuit board 100 for the all-in-one chip on film may be disposed on the lower surface of the adhesive layer 50. Accordingly, the main board 40 and the flexible circuit board 100 for the all-in-one chip on film may be bonded up and down with the adhesive layer 50 interposed therebetween.
  • the adhesive layer 50 may include a conductive material.
  • the adhesive layer 50 may be one in which conductive particles are dispersed in an adhesive material.
  • the adhesive layer 50 may be an anisotropic conductive film (ACF).
  • the adhesive layer 50 transmits electrical signals between the display panel 30, the flexible circuit board 100 for the all-in-one chip-on film, and the main board 40, and stably maintains separate components.
  • the conductive pattern part CP including the pattern pattern layer 120, the first plating layer 131, and the second plating layer 132 on one surface of the substrate 100, and the protective layer 140 are provided.
  • a flexible circuit board for all-in-one chip-on film may be prepared.
  • the protective layer 140 may include a first open area OA1 and a second open area OA2.
  • the second plating layer 132 may be exposed in the first open area OA1. In addition, the second plating layer 132 may be exposed in the second open area OA2.
  • a first connection part 70 may be disposed in the first open area OA1 of the all-in-one chip on film flexible circuit board according to the embodiment.
  • the tin (Sn) content of the second plating layer 132a in the first open region OA1 may be 50 atomic% or more.
  • the second plating layer 132 a may include a pure tin layer.
  • the tin (Sn) content of the second plating layer 132a in the first open region OA1 may be 70 atomic% or more.
  • the tin (Sn) content of the second plating layer 132a in the first open region OA1 may be 90 atom% or more.
  • the content of tin (Sn) of the second plating layer 132a in the first open region OA1 may be 95 atomic% or more.
  • the tin (Sn) content of the second plating layer 132a in the first open region OA1 may be 98 atomic% or more.
  • the content of tin (Sn) of the second plating layer 132 is less than 50 atomic% in the first open region OA1, the second plating layer 132 and the first chip by the connection part 70 may be formed.
  • the connection of C1) can be difficult.
  • the content of tin (Sn) of the second plating layer 132 is less than 50 atomic% in the first open region OA1, the second plating layer 132 and the first by the connection part 70 are formed. Connection by bonding of the chip C1 may be difficult.
  • the first connector 70 may include gold (Au).
  • the first connector 70 may be a gold bump.
  • the plurality of first connection parts 70 may include the first chip C1 and the second plating layer 132a. It can be placed in between.
  • the second plating layer 132 of the first open region OA1 has a content of tin (Sn) of 50 atomic% or more, the second plating layer 132 has excellent adhesion property with the first connection portion 70 including gold (Au). can do.
  • the chip package including the flexible circuit board for all-in-one chip-on-film according to the embodiment may have excellent electrical connection between the first chip C1 and the conductive pattern through the first connection part 70, thereby improving reliability. Can be.
  • a second connection portion 80 is disposed in the second open area OA2 of the all-in-one chip on film flexible circuit board according to the embodiment.
  • heat H is selectively provided only to a portion corresponding to an area where the second connection portion 80 is disposed through the mask M.
  • FIG. ) Can be supplied.
  • the embodiment may selectively supply heat to a region in which the second connector 80 for connecting the second chip C2 is disposed through a selective reflow process.
  • the flexible circuit board for the all-in-one chip-on-film may have a selective reflow process even when the second chip C2 is disposed after the first chip C1 is mounted. Partial heat supply may be possible.
  • the manufacturing process according to the embodiment may prevent the heat of the first open region OA from being exposed through the mask. Accordingly, it is possible to prevent the second plating layer disposed in the first open region OA from being modified from the pure tin layer to the alloy layer of tin and copper by heat supply. Accordingly, even when different first chips C1 and second chips C2 are mounted on one all-in-one chip on film flexible circuit board 100, the second plating layer ( The content of tin (Sn) of 132a may be 50 atomic% or more, so that the assembly of the driving IC chip may be excellent.
  • the mask hole may be disposed in an area corresponding to the second open area OA2. Accordingly, the plating layer exposed by heat in the second open region OA2 may be modified into an alloy layer of tin and copper.
  • a portion of the second plating layer 132 exposed by heat through the hole of the mask may further diffuse tin / copper. Accordingly, the content of tin (Sn) of the second plating layer 132b in the second open region OA2 may be less than 50 atomic%.
  • the second plating layer 132b may be an alloy layer of copper (Cu) and tin (Sn).
  • the second connector 80 may include a metal other than Au. Accordingly, the second connecting portion 80 has an assembly performance with the second chip C2 even when the second plating layer 132b disposed below the second connecting portion 80 is not a pure tin layer. Can be excellent. In addition, since the second connection portion 80 may include a metal other than gold (Au), the manufacturing cost can be reduced.
  • the second connector 80 may include copper (Cu), tin (Sn), aluminum (Al), zinc (Zn), indium (In), lead (Pb), antimony (Sb), and bismuth (bi). ), Silver (Ag), and nickel (Ni).
  • the second connector 80 may be a solder bump.
  • the second connector 80 may be a solder ball. At the temperature of the reflow process, the solder ball may be melted.
  • the plurality of second connection parts 80 may include the second chip C2 and the second plating layer 132b. It can be placed in between.
  • the second chip C2 may be capable of excellent bonding with the second plating layer 132b on the second open area OA2 through the second connector 80.
  • connection of the first chip C1 is excellent through the first connection part 70 in the first open area, and the second connection part 80 in the second open area.
  • the connection between the second chip C2 may be excellent.
  • the all-in-one chip on film flexible circuit board according to the embodiment may include a plating layer having a different Sn content in the first open area OA1 and the second open area OA2, so that the first chip C1 may have a plating layer.
  • the assembly performance may be excellent, and the assembly performance of the second chip C2 may be excellent.
  • the first printed circuit board having the first chip and the second chip are provided.
  • a problem due to thermal modification of the first chip may not occur.
  • the inventor sequentially placed the first chip and the second chip on the flexible circuit board for the all-in-one chip-on film through a selective reflow process.
  • the flexible circuit board for the all-in-one chip on film and the chip package including the same according to the embodiment include the tin content of the second plating layer in the first open region and the tin of the second plating layer in the first open region. The content of may vary. Therefore, the chip package including the flexible circuit board for the all-in-one chip on film according to the embodiment may enable excellent electrical connection of the first chip (C1) and the second chip (C2) different from each other.
  • the second plating layer including the pure tin layer in the first open region may enable stable mounting of the first chip, which is the driving IC chip, through the first connection part including gold (Au).
  • the second plating layer including the copper and tin alloy layers in the second open region may include a diode chip, a power supply IC chip, a touch sensor IC chip, and a MLCC through a second connection part including a metal other than gold (Au). Stable mounting of a second chip, which is at least one of a chip, a BGA chip, and a chip capacitor, may be possible.
  • the flexible circuit board for the all-in-one chip-on-film and the chip package including the same may be possible to mount different types of the first chip and the second chip on one all-in-one flexible circuit board with excellent yield.
  • the electronic device including the flexible circuit board for the all-in-one chip on film of the embodiment may be easily mounted on various functional units such as a camera module, an iris recognition module, and the like.
  • the electronic device including the flexible circuit board for the all-in-one chip on film of the embodiment can expand the battery space.
  • the flexible circuit board for the all-in-one chip-on-film may be manufactured through a roll-to-roll process, and the mounting of the chip on the flexible circuit board for the all-in-one chip-on-film may be possible through a selective reflow process. Manufacturing yield can be improved.
  • the first chip, the second chip, the display panel, and the main board may all be connected to the same surface.
  • Such a flexible all-in-one chip board for a single-sided chip on film may be difficult to implement a circuit having a high resolution (QHD).
  • the flexible circuit board for all-in-one chip on film may include a flexible circuit board for all-in-one chip on film.
  • a conductive pattern layer may be located on both sides of the substrate to realize a high resolution display.
  • FIGS. 7, 8A, 8B, and 9 are various cross-sectional views of a flexible circuit board for a double-sided all-in-one chip-on film according to an embodiment showing the mounting of the first chip. That is, FIGS. 7, 8A, 8B, and 9 are diagrams for describing various cross-sectional structures of the first conductive pattern portion for mounting the first chip.
  • the flexible circuit board 100 for an all-in-one chip on film has a double-sided surface having electrode pattern portions on both sides. It may be a flexible circuit board for all-in-one chip-on film.
  • the flexible circuit board 100 for an all-in-one chip on film may include a substrate 110, a wiring pattern layer 120, a plating layer 130 disposed on the substrate 110, and The protective layer 140 may be included.
  • the wiring pattern layer 120, the plating layer 130, and the protective layer 140 are disposed on one surface of the substrate 110, the wiring pattern layer 120 and the plating layer are formed on the other surface opposite to the one surface. 130 and the protective layer 140 may be disposed.
  • the upper wiring pattern layer, the upper plating layer, and the upper protective layer may be disposed on one surface of the substrate 110 according to the embodiment, and the lower wiring pattern layer, the lower plating layer, and the lower protective layer on the other surface opposite to the one surface. This can be arranged.
  • the upper wiring pattern layer may include a lower wiring pattern layer and a metal material corresponding to each other. Accordingly, process efficiency can be improved.
  • the embodiment is not limited thereto and may include other conductive materials.
  • the thickness of the upper wiring pattern layer may correspond to the thickness of the lower wiring pattern layer. Accordingly, process efficiency can be improved.
  • the upper plating layer may include a metal material corresponding to the lower plating layer. Accordingly, process efficiency can be improved.
  • the embodiment is not limited thereto and may include other conductive materials.
  • the thickness of the upper plating layer may correspond to the thickness of the lower plating layer. Accordingly, process efficiency can be improved.
  • the substrate 110 may include a through hole.
  • the substrate 110 may include a plurality of through holes.
  • the plurality of through holes of the substrate 110 may be formed at the same time or individually by a mechanical process or a chemical process.
  • the plurality of through holes of the substrate 110 may be formed by a drill process or an etching process.
  • the through hole of the substrate may be formed through a punching and desmear process through a laser.
  • the desmear process may be a process of removing a polyimide smear attached to an inner side surface of the through hole. By the desmear process, the inner surface of the polyimide substrate may have an inclined surface similar to a straight line.
  • the wiring pattern layer 120, the plating layer 130, and the protective layer 140 may be disposed on the substrate 110.
  • the wiring pattern layer 120, the plating layer 130, and the protective layer 140 may be sequentially disposed on both surfaces of the substrate 110.
  • the wiring pattern layer 120 may be formed by at least one of evaporation, plating, and sputtering.
  • the wiring layer for forming the circuit may be formed by electroplating after sputtering.
  • the wiring layer for forming the circuit may be a copper plating layer formed by electroless plating.
  • the wiring layer may be a copper plating layer formed by electroless plating and by electrolytic plating.
  • a patterned wiring layer may be formed on both surfaces, that is, the upper and lower surfaces of the flexible circuit board, through an exposure, development, and etching process. Accordingly, the wiring pattern layer 120 may be formed.
  • a conductive material may be filled in the via holes V1, V2, and V3 penetrating the substrate 110.
  • the conductive material filled in the via hole may correspond to the wiring pattern layer 120 or may be different conductive materials from each other.
  • the conductive material filled in the via hole includes copper (Cu), aluminum (Al), chromium (Cr), nickel (Ni), silver (Ag), and molybdenum (Mo).
  • Gold (Au), titanium (Ti) and their alloys may include at least one metal.
  • the electrical signal of the conductive pattern portion CP of the upper surface of the substrate 110 may be transmitted to the conductive pattern portion CP of the lower surface of the substrate 110 through the conductive material filled in the via hole.
  • a plating layer 130 may be formed on the wiring pattern layer 120.
  • the protective part PP may be screen printed on the conductive pattern part CP.
  • the conductive pattern part CP may include the wiring pattern layer 120 and the plating layer 130.
  • the area of the wiring pattern layer 120 may correspond to or different from the plating layer 130.
  • An area of the first plating layer 131 may correspond to or different from an area of the second plating layer 132.
  • an area of the wiring pattern layer 120 may correspond to the plating layer 130.
  • An area of the first plating layer 131 may correspond to an area of the second plating layer 132.
  • an area of the wiring pattern layer 120 may be different from that of the plating layer 130.
  • An area of the wiring pattern layer 120 may correspond to an area of the first plating layer 131.
  • An area of the first plating layer 131 may be different from an area of the second plating layer 132.
  • an area of the first plating layer 131 may be larger than an area of the second plating layer 132.
  • an area of the wiring pattern layer 120 may be different from that of the plating layer 130.
  • an area of the wiring pattern layer 120 on one surface of the substrate 110 is different from that of the plating layer 130, and an area of the wiring pattern layer 120 on the other surface of the substrate 110.
  • Silver may correspond to the plating layer 130.
  • the protective layer 140 may be disposed in direct contact with the substrate 110, may be disposed in direct contact with the wiring pattern layer 120, or may be disposed in direct contact with the first plating layer 131.
  • the second plating layer 132 may be disposed in direct contact with each other.
  • the first plating layer 131 is disposed on the wiring pattern layer 120, the second plating layer 132 is formed on the first plating layer 131, and the second plating layer is formed.
  • the protective layer 140 may be partially disposed on the 132.
  • the first plating layer 131 may be disposed on the wiring pattern layer 120, and the protective layer 140 may be partially disposed on the first plating layer 131. have.
  • the second plating layer 132 may be disposed in a region other than the region where the protective layer 140 is disposed on the plating layer 131.
  • the first plating layer 131 contacted by the lower surface of the protective layer 140 may be an alloy layer of copper and tin.
  • the second plating layer 132 in contact with the side surface of the protective layer 140 may include a pure tin layer. Accordingly, it is possible to prevent the removal of the protective layer due to the cavity formed between the protective layer 140 and the first plating layer 131, to prevent the formation of a whisker, to increase the adhesion of the protective layer. have. Therefore, the embodiment can include two plating layers, thereby providing a highly reliable electronic device.
  • the plating layer 130 when only a single tin plating layer 131 is disposed on the wiring pattern layer 120, and the protective layer 140 is disposed on one tin plating layer 131, thermal curing of the protective layer 140 is performed. As the tin plating layer 131 is heated at the time, copper may be diffused in the tin plating layer 131. Accordingly, since the tin plating layer 131 may be an alloy layer of tin and copper, there is a problem in that the mounting of the first chip having gold bumps cannot be made firmly. Therefore, the plating layer 130 according to the embodiment requires the first plating layer 131 and the second plating layer 132 which can continuously increase the tin concentration as the distance from the substrate.
  • the first plating layer 131 may be disposed on the wiring pattern layer 120, and the protective layer 140 may be partially disposed on the first plating layer 131.
  • the second plating layer 132 may be disposed in a region other than the region where the protective layer 140 is disposed on the plating layer 131.
  • the wiring pattern layer 120 may include a first wiring pattern layer 121 and a second wiring pattern layer 122. That is, a plurality of wiring pattern layers may be disposed on the substrate.
  • a metal seed layer may be formed between the substrate 110 and the first wiring pattern layer 121 to improve adhesion between the substrate 110 and the first wiring pattern layer 121. It may further include. In this case, the metal seed layer may be formed by sputtering. The metal seed layer may comprise copper.
  • the first wiring baton layer 121 and the second wiring pattern layer 122 may be formed to correspond to each other or different processes.
  • the first wiring baton layer 121 may be formed by sputtering copper to a thickness of 0.1 ⁇ m to 0.5 ⁇ m.
  • the first wiring baton layer 121 may be disposed on upper, lower, and inner surfaces of the through hole of the substrate. At this time, since the thickness of the first wiring baton layer 121 is thin, the inner surfaces of the through holes may be spaced apart from each other.
  • the second wiring pattern layer 122 may be disposed on the first wiring pattern layer 121.
  • the second wiring pattern layer 122 may be entirely filled in the through hole by plating.
  • the first wiring pattern layer 121 Since the first wiring pattern layer 121 is formed by sputtering, the first wiring pattern layer 121 has an advantage of excellent adhesion to the substrate 110 or the metal seed layer. However, since the manufacturing cost is high, the first wiring pattern layer ( By forming the second wiring pattern layer 122 by plating again on 121, the manufacturing cost can be reduced. In addition, since the second wiring pattern layer 122 is disposed on the first wiring pattern layer 121 and copper is filled in the via hole without separately filling the through hole of the substrate, the process efficiency is improved. This can be improved. In addition, it is possible to prevent the formation of voids in the via hole, it is possible to provide a highly reliable flexible circuit board for all-in-one chip-on film and an electronic device including the same.
  • a plurality of protective layers 140 may be disposed on one surface of the substrate.
  • the protective layer may include a first protective layer 141 and a second protective layer 142.
  • the first protective layer 141 may be partially disposed on one surface of the substrate, and the wiring pattern layer 120 may be disposed on a region other than the region where the protective layer 141 is disposed. .
  • the second protective layer 142 may be disposed on the protective layer 141.
  • the second passivation layer 142 may cover the first passivation layer 141 and the wiring pattern layer 120 and may be disposed in an area larger than the first passivation layer 141.
  • the protective layer 142 may be disposed on an area corresponding to the protective layer 141 while surrounding the upper surface of the first protective layer 141.
  • the width of the second passivation layer 142 may be larger than the passivation layer 141. Accordingly, the lower surface of the second protective layer 142 may contact the wiring pattern layer 120 and the first protective layer 141. Accordingly, the second protective layer 142 may alleviate concentration of stress at an interface between the first protective layer 141 and the wiring pattern layer 120. Therefore, it is possible to reduce the occurrence of film removal or cracks that may occur when bending the flexible circuit board for the all-in-one chip on film according to the embodiment.
  • the plating layer 130 may be disposed in a region other than the region in which the second protective layer 142 is disposed.
  • the first plating layer 131 is disposed on the wiring pattern layer 120 and the first plating layer 131 on the wiring pattern layer 120 in a region other than the region where the second protective layer 142 is disposed.
  • the second plating layer 132 may be arranged in sequence.
  • the wiring pattern layer 120 may be disposed on the other surface opposite to the one surface of the substrate.
  • the plating layer 130 may be disposed on the wiring pattern layer 120.
  • the protective layer 140 may be partially disposed on the plating layer 130.
  • Widths of the protective layer disposed on one surface of the substrate and the protective layer disposed on the other surface of the substrate may correspond to each other or may be different from each other.
  • FIG. 1 shows that a plurality of protective layers are disposed only on one surface of the substrate, the embodiment is not limited thereto, and a plurality of protective layers may be included on both surfaces of the substrate, of course. In addition, a plurality or one protective layer may be disposed on only one surface of the substrate.
  • the structure of one surface or both surfaces of the substrate may be variously arranged by combining the structures of the conductive pattern portion and the protection portion according to at least one of FIGS. 7, 8A, 9, and 10.
  • a flexible circuit board 100 for a double-sided all-in-one chip-on film includes a substrate 100 including a through hole; Wiring pattern layers 120 disposed on both surfaces of the substrate including the through holes; A first plating layer 131 disposed on the wiring pattern layer 120; A second plating layer 132 disposed on the first plating layer 131; And a protective layer 140 partially disposed on the wiring pattern layer.
  • An area of the protective layer 140 on which the protective layer 140 is formed may be the protective part PP.
  • the conductive pattern part CP may be exposed to the outside in a region other than the protective part PP in which the protective layer is not formed. That is, in the open area of the protective layer or the area in which the protective part is not disposed on the conductive pattern part, the conductive pattern part CP is connected to the first chip C1, the display panel 30, and the main board 40. Can be electrically connected.
  • the lead pattern portion and the test pattern portion of the flexible circuit board for the all-in-one chip on film according to the embodiment may not overlap with the protection portion. That is, the lead pattern part and the test pattern part may mean a conductive pattern part located in an open area not covered by the protective layer, and may be classified into a lead pattern part and a test pattern part according to a function.
  • the lead pattern part may mean a conductive pattern part for connecting with the first chip, the second chip, the display panel, or the main board.
  • the test pattern part may refer to a flexible circuit board for an all-in-one chip on film and a conductive pattern part for checking whether a product of a chip package including the same is defective.
  • the lead pattern portion may be classified into an inner lead pattern portion and an outer lead pattern portion according to a position.
  • One region of the conductive pattern portion which is relatively close to the first chip C1 and is not overlapped by the protective layer may be represented as an inner lead pattern portion.
  • One region of the conductive pattern portion, which is relatively far from the first chip C1 and is not overlapped by the protective layer, may be represented by an outer lead pattern portion.
  • the flexible circuit board 100 for the all-in-one chip on film may include a first sub-inner lead pattern portion I1a, The second sub first inner lead pattern part I1b, the third sub first inner lead pattern part I1c, and the fourth sub first inner lead pattern part I1d may be included.
  • the flexible circuit board 100 for the all-in-one chip on film may include a first sub first outer lead pattern portion O1a, a second sub first outer lead pattern portion O1b, and a third sub first outer lead pattern.
  • a portion O1c and a fourth sub-first outer lead pattern portion O1d may be included.
  • the flexible circuit board 100 for the all-in-one chip on film may include a first test pattern portion T1 and a second test pattern portion T2.
  • the first inner lead pattern portion I1c, the first sub first outer lead pattern portion O1a, and the second sub first outer lead pattern portion O1b may be disposed.
  • the fourth sub-first inner lead pattern portion I1d and the third sub-first outer lead pattern portion O1c may be disposed on the other surface of the flexible circuit board 100 for all-in-one chip on film, which is opposite to the one surface.
  • the fourth sub first outer lead pattern part O1d may include the first test pattern part T1 and the second test pattern part T2.
  • the first chip C1 disposed on one surface of the flexible circuit board 100 for all-in-one chip-on-film according to the embodiment is connected to the first sub-inner lead pattern portion I1a through a first connection portion 70. ) May be connected to the second sub first inner lead pattern portion I1b or the third sub first inner lead pattern portion I1c.
  • the first connecting portion 70 may include a first sub second connecting portion 71, a second sub first connecting portion 72, and a third sub first connecting portion 73 according to a position and / or a function. .
  • the first chip C1 disposed on one surface of the flexible circuit board 100 for all-in-one chip on film according to the embodiment may be formed through the first sub-first connecting portion 71. It may be electrically connected to the portion I1a.
  • the first sub inner lead pattern part I1a may transmit an electrical signal along the upper surface of the substrate 110 to the first sub first outer lead pattern part O1a adjacent to the second via hole V2. have.
  • the second via hole V2 and the first sub first outer lead pattern portion O1a may be electrically connected to each other. That is, the first sub first inner lead pattern part I1a and the first sub first outer lead pattern part O1a may be one end and the other end of the conductive pattern part extending in one direction.
  • the main board 40 may be connected through the adhesive layer 50 on the first sub first outer lead pattern portion O1a. Accordingly, the signal transmitted from the first chip is transmitted to the main board 40 via the first sub first inner lead pattern portion I1a and the first sub first outer lead pattern portion O1a. Can be.
  • the first sub-inner lead pattern part I1a is electrically connected to the second via hole V2 along the upper surface of the substrate 110, and the conductive material filled in the second via hole V2 is formed. Through the lower surface of the substrate 110, an electrical signal may be transmitted to the third sub-first outer lead pattern portion O1c adjacent to the second via hole V2.
  • the second via hole V2 may be electrically connected to the third sub first outer lead pattern portion O1c. Therefore, although not shown in the drawing, the main board 40 may be electrically connected to the third sub-first outer lead pattern portion O1c through the adhesive layer 50.
  • the first chip C1 disposed on one surface of the flexible circuit board 100 for all-in-one chip-on-film according to the embodiment may be formed through the second sub-first inner lead pattern through the second sub-first connecting portion 72. It may be electrically connected to the portion I1b.
  • the second sub first inner lead pattern part I1b disposed on the upper surface of the substrate 110 is filled in the first via hole V1 disposed under the second sub first inner lead pattern part I1b.
  • An electrical signal may be transmitted to the fourth sub-first inner lead pattern portion I1d and the first test pattern portion T1 adjacent to the first via hole V1 along the lower surface of the substrate 110 through a conductive material.
  • the first via hole V1, the first test pattern part T1, and the fourth sub-inner lead pattern part I1d may be electrically connected to a bottom surface of the substrate.
  • the display panel 30 may be attached to the fourth sub first inner lead pattern portion I1d and the fourth sub first outer lead pattern portion O1d.
  • the first test pattern unit T1 may identify a failure of an electrical signal that may be transmitted through the first via hole V1. For example, the accuracy of the signal transmitted to the fourth sub-first inner lead pattern unit I1d may be confirmed through the first test pattern unit T1. In detail, as the voltage or current is measured by the first test pattern part T1, whether or not a short circuit or a short occurs in the conductive pattern part disposed between the first chip and the display panel, the occurrence or location of the product may be confirmed. Can improve the reliability.
  • the first chip C1 disposed on one surface of the flexible circuit board 100 for all-in-one chip on film according to the embodiment may be formed through the third sub-first inner lead pattern through the third sub-first connecting portion 73. It may be electrically connected to the portion I1c.
  • the third sub first inner lead pattern part I1c may transmit an electrical signal along the upper surface of the substrate 110 to the second sub first outer lead pattern part O1b adjacent to the third via hole V3. have.
  • the third via hole V3 and the second sub first outer lead pattern portion O1b may be electrically connected to each other. That is, the third sub first inner lead pattern part I1c and the second sub first outer lead pattern part O1b may be one end and the other end of the conductive pattern part extending in one direction.
  • the third sub-inner lead pattern part I1c is electrically connected to the third via hole V3 along the upper surface of the substrate 110 and includes a conductive material filled in the third via hole V3. Electrical signals may be transmitted to the fourth sub-first outer lead pattern portion O1d and the second test pattern portion T2 adjacent to the third via hole V3 along the bottom surface of the substrate 110. .
  • the second via hole V2, the fourth sub first outer lead pattern portion O1d and the second test pattern portion T2 may be electrically connected to a bottom surface of the substrate.
  • the display panel 30 may be attached through the adhesive layer 50 on the fourth sub first inner lead pattern portion I1d and the fourth sub first outer lead pattern portion O1d.
  • the second test pattern part T2 may identify a failure of an electrical signal that may be transmitted through the third via hole V3. For example, the accuracy of the signal transmitted to the fourth sub-first outer lead pattern portion O1d may be confirmed through the second test pattern portion T2. In detail, as the voltage or the current is measured by the second test pattern part T2, whether or not a short circuit or a short occurs in the conductive pattern part positioned between the first chip and the display panel, the occurrence or location of the product may be confirmed. Can improve the reliability.
  • the display panel 30 may be disposed on the other surface opposite to one surface on which the first chip C1 is disposed, thereby improving design freedom.
  • the display panel is disposed on the other surface opposite to one surface on which the plurality of chips are mounted, effective heat dissipation may be possible. Accordingly, the reliability of the flexible circuit board for the all-in-one chip on film according to the embodiment may be improved.
  • FIG. 11 is a plan view of FIG. 8A
  • FIG. 12 is a bottom view of FIG. 8A.
  • 11 and 12 are plan views of the top and bottom surfaces of a flexible circuit board for a double-sided all-in-one chip on film according to an embodiment centered on a first conductive pattern portion for disposing a first chip.
  • the flexible circuit board 100 for the all-in-one chip-on film of the embodiment may include sprocket holes at both sides of the longitudinal direction for convenience of fabrication or processing. Accordingly, the flexible circuit board 100 for the all-in-one chip-on film may be wound or unwound by a sprocket hole in a roll to roll manner.
  • the flexible circuit board 100 for the all-in-one chip-on film may be defined as an inner region IR and an outer region OR based on a cut portion illustrated by a dotted line.
  • a conductive pattern part for connecting the first chip, the second chip, the display panel, and the main board may be disposed.
  • an upper surface of the flexible circuit board 100 for the all-in-one chip on film is the first area that is one region of the conductive pattern part CP through the first open area OA1 of the protective layer 140.
  • the sub first inner lead pattern portion I1a, the second sub first inner lead pattern portion I1b, and the third sub first inner lead pattern portion I1c may be exposed to the outside.
  • the first sub-first outer which is one region of the conductive pattern portion CP through the third open region OA3 of the protective layer 140.
  • the lead pattern portion O1a may be exposed to the outside.
  • the first sub first inner lead pattern part I1a and the third sub first inner lead pattern part I1c may be conductive pattern parts for connecting with the chip through the first connection part.
  • An end portion of the first sub inner lead pattern portion I1a and an end portion of the third sub inner lead pattern portion I1c may be disposed in a line.
  • the plurality of first sub first inner lead pattern portions I1a may be spaced apart from each other, and end portions of the first sub first inner lead pattern portions I1a may be spaced apart from each other.
  • the plurality of third sub first inner lead pattern portions I1c may be spaced apart from each other in the horizontal direction (x-axis direction) of the substrate, and end portions of the third sub first inner lead pattern portions I1c may be separated from each other.
  • the plurality of second via holes V2 may be spaced apart from each other and arranged in a line in a horizontal direction (x-axis direction) of the substrate.
  • the plurality of third via holes V3 may be spaced apart from each other and arranged in a line in the horizontal direction (x-axis direction) of the substrate.
  • An end portion of the first sub first inner lead pattern portion I1a may be spaced apart from an end portion of the second sub first inner lead pattern portion I1b.
  • the second sub inner lead pattern part I1b may be a conductive pattern that is not bonded to the first chip. At least one end of one end and the other end of the second sub first inner lead pattern part I1b may not be disposed in a line in the horizontal direction of the substrate.
  • the plurality of second sub first inner lead pattern portions I1b may be spaced apart from each other in the horizontal direction (x-axis direction) of the substrate.
  • at least one end of one end and the other end of the second sub first inner lead pattern part I1b may be formed in the horizontal direction (x-axis direction) of the substrate. The separation distance from the end can be reduced.
  • At least one end of one end and the other end of the second sub first inner lead pattern part I1b may have an end portion of the first sub first inner lead pattern part I1a toward the horizontal direction (x-axis direction) of the substrate. The separation distance may increase.
  • the plurality of first via holes V1 may be spaced apart from each other and disposed in different rows in the horizontal direction (x-axis direction) of the substrate.
  • the length between one end and the other end of the second sub first inner lead pattern portion I1b is gradually reduced in the horizontal direction (x-axis direction) of the substrate. It may include one set portion. In detail, the length between one end and the other end of the second sub-inner lead pattern portion I1b gradually decreases from the first length toward the horizontal direction (x-axis direction) of the substrate to become the second length. It may include a first set portion of the first inner lead pattern portions I1b. A plurality of first set portions may be disposed on the substrate. Therefore, the length of the second sub first inner lead pattern portion I1b gradually decreases from the second sub first inner lead pattern portion I1b having the first length toward the horizontal direction (x-axis direction) of the substrate.
  • the second sub inner lead pattern part I1b having a second length may be disposed.
  • a plurality of second sub first inner lead pattern portions I1b having a length between the second lengths may be disposed.
  • the plurality of second sub first inner lead pattern parts I1b may have a second sub first having the second length from the direction of the second sub first inner lead pattern part I1b pattern part having the first length. The length may gradually decrease toward the inner lead pattern portion I1b.
  • the length between one end and the other end of the second sub first inner lead pattern part I1b increases from the first length in the horizontal direction (x-axis direction) of the substrate to the second sub first inner lead pattern part I1b.
  • the patterns in which the second sub-inner lead pattern portions I1b, which are gradually reduced in length and become a second length, are spaced apart from each other may be repeated.
  • the first length may be larger than the second length.
  • a plurality of first sets may be disposed on the substrate 110. Accordingly, the substrate 110 may include the second sub first inner lead pattern portions I1b that are gradually reduced in length from the first length to the second length.
  • the second sub first inner lead pattern part I1b adjacent to the second sub first inner lead pattern part I1b having the second length may have a first length again. Accordingly, the first set portion of the second sub first inner lead pattern portions I1b gradually decreasing in length from the first length to the second length in the horizontal direction (x-axis direction) of the substrate; And a first set portion of the second sub first inner lead pattern portions I1b gradually decreasing in length from the first length to the second length.
  • At least one end of one end and the other end of the second sub first inner lead pattern part I1b may have an end portion of the first sub first inner lead pattern part I1a toward the horizontal direction (x-axis direction) of the substrate.
  • the separation distance may decrease.
  • the plurality of first sub first inner lead pattern portions I1a may be spaced apart at first intervals.
  • One end of the second sub first inner lead pattern part I1b may be positioned in an area between two adjacent first sub first inner lead pattern parts I1a spaced apart from each other. In the horizontal direction of the substrate, an end portion of the first sub first inner lead pattern portion I1a and one end of the second sub first inner lead pattern portion I1b may be alternately disposed.
  • the fourth portion which is one region of the conductive pattern portion CP, is formed through the third open region OA3 of the protective layer 140.
  • the sub first inner lead pattern portion I1d and the fourth sub first outer lead pattern portion O1d may be exposed to the outside.
  • FIGS. 13A and 13B are schematic plan views of a chip package including a flexible circuit board 100 for a double-sided all-in-one chip on film according to an embodiment in which a first chip and a second chip are mounted.
  • the flexible circuit board 100 for a double-sided all-in-one chip on film may include disposing a first chip C1 and a second chip C2 on the same surface. have.
  • the length in the horizontal direction may be greater than the length in the vertical direction (y-axis direction). That is, the flexible circuit board 100 for a double-sided all-in-one chip on film according to the embodiment may include two long sides in the horizontal direction and two short sides in the vertical direction.
  • Each of the first chip C1 and the second chip C2 may have a length in a horizontal direction (x-axis direction) greater than a length in a vertical direction (y-axis direction). That is, the first chip C1 and the second chip C2 may include two long sides in the horizontal direction and two short sides in the vertical direction.
  • the long side of the flexible circuit board 100 for a double-sided all-in-one chip on film may be arranged in parallel with the long side of the first chip (C1) and the long side of the second chip (C2), a plurality of chips Can be efficiently disposed on the flexible circuit board 100 for one-sided all-in-one chip-on film.
  • the horizontal length (long side) of the first chip C1 may be greater than the horizontal length (long side) of the second chip C2.
  • the length (short side) of the first chip C1 in the vertical direction may be smaller than the length (short side) of the second chip C2 in the vertical direction.
  • the second chip C2 may be disposed below the first chip C1. At least some or all of the long side of the first chip C1 and the long side of the second chip C2 may overlap up and down.
  • the second chip C2 may be disposed on the side of the first chip C1.
  • the long side of the first chip C1 and the long side of the second chip C2 may not overlap up and down.
  • the first chip C1 is a driving IC chip
  • the second chip C2 is a second chip C2a of any one of a diode chip, a power supply IC chip, a touch sensor IC chip, an MLCC chip, a BGA chip, and a chip capacitor.
  • a second chip C2b different from any one of a diode chip, a power supply IC chip, a touch sensor IC chip, an MLCC chip, a BGA chip, and a chip capacitor.
  • FIG. 14A is a cross-sectional view of a flexible circuit board for a double-sided all-in-one chip on film according to an embodiment showing a first conductive pattern portion for disposing a first chip and a second conductive pattern portion for disposing a second chip.
  • the flexible circuit board 100 for a double-sided all-in-one chip on film includes a substrate 110; A conductive pattern portion CP disposed on the substrate; And a protective layer 140 partially disposed on the conductive pattern portion, wherein the conductive pattern portion includes a first conductive pattern portion CP1 and a second conductive pattern portion CP2 spaced apart from each other.
  • the first conductive pattern portion and the second conductive pattern portion each include a wiring pattern layer 120, a first plating layer 131, and a second plating layer 132 that are sequentially disposed on the substrate, and the first conductive pattern
  • the portion may include a first inner lead pattern portion I1 positioned at one end of the first conductive pattern portion, a first outer lead pattern portion O1 positioned at the other end of the first conductive pattern portion, and the one end of the first conductive pattern portion.
  • first extension pattern part E1 connecting the other end to each other, wherein the second conductive pattern part includes a second inner lead pattern I2 part located at one end of the second conductive pattern part, and the second conductive pattern part Located at the other end It is possible to include a second outer lead portion pattern (O2), and the second extended pattern portion (E2) connecting the second conductive pattern of said one end and said other end.
  • a plurality of conductive pattern portions CP may be disposed on one surface and the other surface of the substrate to be spaced apart from each other.
  • the first conductive pattern part CP1 and the second conductive pattern part CP2 may be disposed on one surface of the substrate to be spaced apart from each other.
  • the first conductive pattern portion CP1 and the second conductive pattern portion CP2 may be disposed on the other surface of the substrate to be spaced apart from each other.
  • the first conductive pattern portion CP1 and the second conductive pattern portion CP2 may be spaced apart from each other to transmit signals of different first and second chips, respectively.
  • the upper first conductive pattern portion CP1 disposed on one surface of the substrate may be electrically connected to the lower first conductive pattern portion CP1 disposed on the other surface of the substrate through a via.
  • the upper first conductive pattern portion CP1 disposed on one surface of the substrate may have a conductive material filled in the lower first conductive pattern portion CP1 and the first via hole V1 disposed on the other surface of the substrate. It can be electrically connected through.
  • the upper second conductive pattern portion CP2 disposed on one surface of the substrate may be electrically connected to the lower second conductive pattern portion CP2 disposed on the other surface of the substrate through a via.
  • the upper second conductive pattern portion CP2 disposed on one surface of the substrate may have a conductive material filled in the lower second conductive pattern portion CP2 and the fourth via hole V4 disposed on the other surface of the substrate. It can be electrically connected through.
  • the embodiment may include a large number of conductive pattern portions on one substrate.
  • 14B is a cross-sectional view of a chip package including a flexible circuit board for a double-sided all-in-one chip on film according to an embodiment in which the first chip and the second chip are mounted.
  • the first chip C1 and the second chip C2 may be disposed in different sizes on the same surface.
  • the second chip C2 may be larger than the first chip C1.
  • Via holes may be disposed below the first chip C1 and the second chip C2. That is, the substrate 110 in the region corresponding to the first open area OA1 and the second open area OA2 may include a via hole.
  • the electrical signal of the first chip C1 may be transferred from the upper surface of the substrate to the lower surface through the conductive material disposed in the first via hole V1.
  • the electrical signal of the second chip C2 may be transmitted from the upper surface of the substrate to the lower surface through the conductive material disposed in the fourth via hole V4.
  • the second connecting portion 80 may be larger than the first connecting portion 70.
  • the width of the first sub second inner lead pattern portion I2a or the second sub second inner lead pattern portion I2b exposed through the second open region measured in the plane of the substrate is the first open region. Since the second sub-inner portion 80 is larger than the width of the first sub lead inner part pattern I1a exposed through the second connection part 80, the second connection part 80 may be larger than the first connection part 70.
  • the height (thickness) of the second connecting portion 80 measured in the cross section of the substrate may be greater than the height (thickness) of the first connecting portion 70.
  • the first chip C1 may be disposed on the first connection portion 70.
  • the first chip C2 may be disposed on the second connection portion 80.
  • the first chip C1 and the second chip C2 may be spaced apart from each other by a predetermined distance in order to prevent problems such as interference of signals, defects such as disconnection, defects caused by heat, and the like.
  • 15A, 15B, 15C, 16A, 16B, 16C, 17A, 17B, and 17C illustrate a process of manufacturing a chip package including a flexible circuit board for a double-sided all-in-one chip-on film according to FIG. 13. Figures illustrating the.
  • 15A, 15B and 15C are plan views of a flexible circuit board 100 for a double-sided all-in-one chip on film according to an embodiment.
  • the first lead pattern part L1 may include a shape different from the second lead pattern part L2. Accordingly, the embodiment can improve the adhesion characteristics of the second chip than the chip package of the comparative example.
  • the flexible circuit board for the all-in-one chip on film according to the embodiment may include the second lead pattern portion having a shape different from that of the first lead pattern portion, thereby improving tensile strength.
  • Tensile strength of the chip package on which the first chip and the second chip were mounted on the flexible circuit board for the all-in-one chip-on film of the example was stretched to the short side (y-axis direction) of the substrate to measure the tensile strength, and the second chip of the comparative example was mounted.
  • Tensile strength was measured by pulling the second printed circuit board 20 to a short side (y-axis direction).
  • Example confirmed that the average tensile strength is improved than the comparative example.
  • the tensile strength of the Example was confirmed to increase from 0.1kgf to 1kgf than the tensile strength of the comparative example.
  • the tensile strength of the Example was confirmed to increase 0.1kgf to 0.5kgf than the tensile strength of the comparative example.
  • the tensile strength of the Example was confirmed to increase 0.14kgf to 0.45kgf than the tensile strength of the comparative example.
  • first lead pattern portion and the second lead pattern portion having different shapes are designed for optimal pattern design to secure a constant bonding strength by mounting different types of first and second chips on one substrate. Can be.
  • the shape of the first inner lead pattern part I1 in the plane may be a stripe pattern having a rectangular shape.
  • the shape of the first inner lead pattern part I1 in the plane may be a stripe pattern having a uniform width and extending in one direction.
  • widths of one end and the other end of the first inner lead pattern part I1 may be the same.
  • the shape of the second inner lead pattern part I2 in the plane may be a pattern in which at least one or one end thereof protrudes.
  • the shape of the second inner lead pattern part I2 in the plane may be a protruding pattern having various shapes such as a polygon, a circle, an ellipse, a hammer shape, a T shape, a random shape, and the like.
  • the shape of the second inner lead pattern part I2 in the plane has a variable width and protrudes in a polygon, circle, ellipse, hammer shape, T shape, random shape, etc. extending in a direction different from the one direction. It may be a pattern.
  • widths of one end and the other end of the second inner lead pattern part I2 may be different from each other.
  • the width of the other end, which is an end far from the protective layer may be greater than the width at one end close to the protective layer of the second inner lead pattern part I2.
  • the embodiment is not limited thereto, and the width of the other end, which is an end far from the protective layer, may be smaller than the width of the second inner lead pattern part I2 that is close to the protective layer.
  • the first sub first outer lead pattern portion O1a, the first sub first inner lead pattern portion I1a, the third sub first inner lead pattern portion I1c, and the second sub first agent For example, in a plan view, the first sub first outer lead pattern portion O1a, the first sub first inner lead pattern portion I1a, the third sub first inner lead pattern portion I1c, and the second sub first agent.
  • the shape of any one of the first outer lead pattern portions O1b is different from the shape of the pattern portion of any one of the first sub second inner lead pattern portion I2a and the second sub second inner lead pattern portion I2b. can be different.
  • the second lead pattern portion may have a protruding T shape like the first sub second inner lead pattern portion I2a of FIG. 15B.
  • the width of the first sub second inner lead pattern portion I2a of FIG. 15B may be greater than the width of the first sub second outer lead pattern portion O2a.
  • the second lead pattern portion may have a protruding circular shape like the second sub second inner lead pattern portion I2b of FIG. 15A.
  • the width of the second sub second inner lead pattern portion I2b of FIG. 15A may be greater than the width of the second sub second outer lead pattern portion O2b.
  • the width of the second sub second inner lead pattern part I2b of FIG. 15A may be the maximum diameter measured in the center area of the circular pattern part.
  • the second lead pattern portion may have a protruding semicircular shape or the protruding end is rounded like the second sub second inner lead pattern portion I2b of FIG. 15B.
  • the second lead pattern part may have a rounded end, such as the second sub second inner lead pattern part I2b of FIG. 15C.
  • the width of the second sub second inner lead pattern portion I2b of FIG. 15C may be smaller than the second sub second outer lead pattern portion O2b.
  • the width of the second sub second inner lead pattern part I2b of FIG. 15C may be smaller than the width of the second sub second outer lead pattern part O2b toward the end.
  • the first inner lead pattern portion and the first connection portion may have the same shape.
  • a top view of the first inner lead pattern portion and the first connection portion may be rectangular.
  • the same shape of the first inner lead pattern portion and the first connection portion means that the plane shape is the same polygon and may include different sizes.
  • the shape of the second inner lead pattern portion and the second connection portion may be the same or different from each other.
  • the planar shape of the first sub-inner lead pattern part I2a may be polygonal, and the planar shape of the second connection part may be circular.
  • the planar shape of the second sub-inner lead pattern part I2b may have a circular shape, and the second connection part may have a circular shape.
  • the planar shape of the first sub second inner lead pattern part I2a may be a polygonal shape, and the second connection part may have a quadrangular shape having rounded corners.
  • the planar shape of the second sub-inner lead pattern part I2b may be a protruding semicircle shape, and the second connection part may have a circular shape.
  • the planar shape of the first sub second inner lead pattern part I2a may be a polygonal shape, and the second connection part may have a quadrangular shape having rounded corners.
  • the planar shape of the second sub-inner lead pattern part I2b may be a semicircle having rounded ends, and the second connection part may have a circular shape.
  • the planar shape of the first connection part 70 may correspond to or differ from each other in the horizontal length and the vertical length (aspect ratio).
  • the planar shape of the first connection part 70 may be a square shape in which the horizontal length and the vertical length (aspect ratio) correspond to each other, or a rectangular shape in which the horizontal length and the vertical length (aspect ratio) are different from each other.
  • the planar shape of the second connector 80 may correspond to each other or may be different from each other in length and width (aspect ratio).
  • the planar shape of the second connection part 80 may be a circular shape in which the horizontal length and the vertical length (aspect ratio) correspond to each other, or an elliptical shape in which the horizontal length and the vertical length (aspect ratio) are different from each other.
  • the protective layer 140 disposed on one surface of the flexible circuit board 100 for a double-sided all-in-one chip on film according to the embodiment may include a plurality of holes. That is, the protective layer 140 may include a plurality of open regions.
  • the first open area OA1 of the passivation layer may be an area exposed to be connected to the first connector 70.
  • the conductive pattern portion CP exposed in the first open area OA1 of the protective layer may include pure plating on the surface of the conductive pattern CP. That is, the tin content of the second plating layer included in the conductive pattern portion CP in the first open region OA1 of the protective layer may be 50 atomic% or more.
  • the second open area OA2 of the passivation layer may be an area exposed to connect with the second connector 80.
  • the conductive pattern portion CP exposed in the second open area OA2 of the protective layer may include an alloy layer of copper and tin on a surface thereof facing the second connection portion. That is, the tin content of the second plating layer included in the conductive pattern portion CP in the second open region OA2 of the protective layer may be less than 50 atomic%.
  • the line width of the first lead pattern portion may correspond to the line width of the first extension pattern portion.
  • the first open area OA1 may be an area for connecting the first chip.
  • the first sub first inner lead pattern part I1a extending from the first sub first outer lead pattern part O1a positioned in the third open area OA3 toward the inside of the first open area OA1. May correspond to each other or have different widths.
  • the width W1 of the first sub first outer lead pattern portion O1a may correspond to the width W2 of the first sub first inner lead pattern portion I1a.
  • the width W1 of the first sub first outer lead pattern portion O1a may be greater than the width W2 of the first sub first inner lead pattern portion I1a.
  • the width W1 of the first sub first outer lead pattern part O1a may be less than 20% of the width W2 of the first sub first inner lead pattern part I1a.
  • the first sub first inner lead pattern portion I1a and the third sub first inner lead pattern portion I1c extending toward the inside of the first open area OA1 may have a width corresponding to each other. .
  • the first sub first outer lead pattern portion O1a and the second sub first outer lead pattern portion O1b extending from the first open area OA1 toward the outside of the substrate have a width corresponding to each other. Can be.
  • the flexible circuit board 100 for an all-in-one chip on film may include a plurality of second open areas OA2 for connecting different types of second chips C2a and C2b, respectively.
  • the line width of the second lead pattern portion may include greater than the line width of the second extension pattern portion.
  • a line width of the second inner lead pattern portion may be greater than a line width of the second extension pattern portion.
  • One second open area OA2 may be an area for connecting one second chip C2a.
  • the first sub second outer lead pattern portion O2a extending toward the outer side of the substrate from the first sub second inner lead pattern portion I2a positioned in the second open area OA2 may have a different width.
  • the width W3 of the first sub second inner lead pattern portion I2a may be greater than the width W4 of the first sub second outer lead pattern portion O2a.
  • the width W3 of the first sub second inner lead pattern part I2a may be at least 1.5 times greater than the width W4 of the first sub second outer lead pattern part O2a.
  • the other second open area OA2 may be an area for connecting the other second chip C2b.
  • the second sub second outer lead pattern portions O2b extending from the second sub second inner lead pattern portion I2b positioned in the second open area OA2 toward the outer side of the substrate may have different widths. .
  • the width W5 of the second sub second inner lead pattern part I2b may be greater than the width W6 of the second sub second outer lead pattern part O2b.
  • the width W5 of the second sub second inner lead pattern part I2b may be 1.5 times or more larger than the width W6 of the second sub second outer lead pattern part O2b.
  • the line width of the first lead pattern portion may include a smaller than the line width of the second lead pattern portion.
  • a line width of the first inner lead pattern portion may be smaller than a line width of the second inner lead pattern portion.
  • the width W3 of the width W3 of the first sub second inner lead pattern part I2a and the width W5 of the second sub second inner lead pattern part I2b exposed through the second open area. May be greater than the width W2 of the first sub-inner lead pattern portion I1a exposed through the first open area.
  • the line width of the first outer lead pattern portion may be smaller than the line width of the second outer lead pattern portion.
  • the line width of the first extension pattern portion may include a smaller than the line width of the second extension pattern portion.
  • a first pitch which is an interval between adjacent first conductive pattern portions CP1
  • a second pitch which is an interval between adjacent second conductive pattern portions CP2.
  • the first interval and the second interval may mean an average separation interval between two adjacent conductive pattern portions.
  • the first interval may be less than 100 ⁇ m.
  • the first interval may be less than 30 ⁇ m.
  • the first interval may be 1 ⁇ m to 25 ⁇ m.
  • the second interval may be 100 ⁇ m or more.
  • the second interval may be 100 ⁇ m to 500 ⁇ m.
  • the second interval may be 100 ⁇ m to 300 ⁇ m.
  • the interference of the signal between the first conductive pattern portion CP1 and the second conductive pattern portion CP2 can be prevented.
  • the first conductive pattern portion CP1 and the second conductive pattern portion CP2 may improve the accuracy of signals transmitted to the first chip and the second chip, respectively.
  • the planar area of the first inner lead pattern part I1 may correspond to or may be different from the first connection part 70.
  • the width of the first inner lead pattern portion I1 and the width of the first connection portion 70 may be equal to or less than 20% of each other.
  • the width of the first inner lead pattern portion I1 and the width of the first connection portion 70 may be the same or within 10% of each other.
  • the width of the first inner lead pattern portion I1 and the width of the first connection portion 70 may be the same or within 5% of each other.
  • the first inner lead pattern portion I1 and the first connection portion 70 may be stably mounted.
  • the adhesion property between the first inner lead pattern part I1 and the first connection part 70 may be improved.
  • the planar area of the second inner lead pattern part I2 may correspond to or may be different from the second connection part 80.
  • the width of the second connecting portion 80 may be greater than the width of the second inner lead pattern portion I2, and the width of the second connecting portion may be at least 1.5 times the width of the second inner lead pattern portion.
  • the width of the second connecting portion may be at least three times the width of the second inner lead pattern portion.
  • the width of the second connection portion may be at least five times the width of the second inner lead pattern portion.
  • the width of the second inner lead pattern portion for connecting the MLCC chip or the diode chip may be smaller than the width of the second connection portion.
  • the second inner lead pattern portion I2 and the second connection portion 80 may be stably mounted.
  • the adhesion property between the second inner lead pattern part I2 and the second connection part 80 may be improved.
  • First connection parts 70 may be disposed on the first sub first inner lead pattern part I1a and the third sub first inner lead pattern part I1c exposed through the first open area OA1, respectively. Can be.
  • the first connection part 70 may cover the top surface of the first sub first inner lead pattern part I1a and the third sub first inner lead pattern part I1c in whole or in part.
  • the total number of the plurality of first sub first inner lead pattern portions I1a disposed to be spaced apart from each other and the plurality of third sub first inner lead pattern portions I1c disposed to be spaced apart from each other may be determined by the first connection portion ( 70).
  • the number of the plurality of first sub-inner lead pattern portions I1a disposed to be spaced apart from each other is 9, and the plurality of spaced apart from each other
  • the number of the third sub first inner lead pattern portions I1c is nine, and the number of the first connecting portions 70 is arranged to be spaced apart from the number nine of the first sub first inner lead pattern portions I1a.
  • the number of the plurality of third sub first inner lead pattern portions I1c may be eighteen, which is the sum of nine.
  • Second connection parts 80 may be disposed on the first sub second inner lead pattern part I2a and the second sub second inner lead pattern part I2b exposed through the second open area OA2, respectively. Can be.
  • the second connection part 80 may cover the top surface of the first sub second inner lead pattern part I2a and the second sub second inner lead pattern part I2b in whole or in part.
  • the number of the plurality of first sub second inner lead pattern portions I2a disposed to be spaced apart from each other may be equal to the number of the second connection portions 80 disposed on the first sub second inner lead pattern portions I2a. Can correspond.
  • the number of the plurality of first sub second inner lead pattern portions I2a disposed to be spaced apart from each other is two, and on the first sub second inner lead pattern portion I2a
  • the number of the second connection parts 80 disposed in the may be two.
  • the number of the plurality of second sub second inner lead pattern portions I2b spaced apart from each other may be equal to the number of the second connection portions 80 disposed on the second sub second inner lead pattern portions I2b. Can correspond.
  • the number of the plurality of second sub second inner lead pattern portions I2b disposed to be spaced apart from each other is three, and the second sub material is formed.
  • the number of the second connection parts 80 disposed on the two inner lead pattern parts I2b may be three.
  • the number of the plurality of second sub second inner lead pattern portions I2b disposed apart from each other is two, and the second sub second inner lead pattern portions ( The number of the second connectors 80 disposed on I2b) may be two.
  • An electronic device includes a substrate; A conductive pattern portion disposed on the substrate; And a protective layer partially disposed on the conductive pattern portion, wherein the conductive pattern portion includes a first conductive pattern portion and a second conductive pattern portion spaced apart from each other, wherein the first conductive pattern portion and the second conductive pattern portion are disposed.
  • Each of the conductive pattern portions includes a wiring pattern layer, a first plating layer, and a second plating layer sequentially disposed on the substrate, wherein the first conductive pattern portion is a first inner lead pattern portion positioned at one end of the first conductive pattern portion, and A first outer lead pattern part positioned at the other end of the first conductive pattern part, and a first extension pattern part connecting the one end and the other end of the first conductive pattern part, wherein the second conductive pattern part is the second conductive pattern part; A second inner lead pattern portion positioned at one end of the portion, a second outer lead pattern portion positioned at the other end of the second conductive pattern portion, and the A second extension pattern part connecting the one end and the other end of the second conductive pattern part, a first connection part and a first chip are disposed on the first inner lead pattern part, and a second on the second inner lead pattern part; An all-in-one flexible circuit board comprising a connection portion and a second chip disposed thereon; A display panel connected to one end of the all-in
  • the flexible circuit board 100 for the all-in-one chip on film may implement a conductive pattern part having a fine pitch on both surfaces thereof, and thus may be suitable for an electronic device having a high resolution display unit.
  • the flexible circuit board 100 for the all-in-one chip on film according to the embodiment is flexible, small in size, and thin in thickness, and thus may be used in various electronic devices.
  • the flexible circuit board 100 for the all-in-one chip on film according to the embodiment may be used for an edge display since the bezel may be reduced in size.
  • the flexible circuit board 100 for the all-in-one chip on film according to the embodiment may be included in a flexible flexible electronic device. Therefore, the touch device device including the same may be a flexible touch device device. Thus, the user can bend or bend by hand.
  • the flexible touch window may be applied to a wearable touch or the like.
  • the flexible circuit board 100 for the all-in-one chip on film according to the embodiment may be applied to various electronic devices to which the foldable display device is applied.
  • the foldable cover window may be folded in the foldable display device.
  • the foldable display device may be included in various portable electronic products.
  • the foldable display device may be included in a mobile terminal (mobile phone), a notebook computer (portable computer), and the like.
  • the display area of the portable electronic product can be increased, and the size of the device can be reduced during storage or movement, thereby improving portability. Therefore, the convenience of the user of the portable electronic product can be improved.
  • the embodiment is not limited thereto, and the foldable display device may be used in various electronic products.
  • the foldable display device may include one folded area in the screen area.
  • the foldable display device may have a C shape in a folded form. That is, one end of the foldable display device and the other end opposite to the one end may be stacked on each other. In this case, the one end and the other end may be disposed close to each other. For example, the one end and the other end may be disposed facing each other.
  • the foldable display device may include two folded areas in the screen area.
  • the foldable display device may have a G shape in a folded form. That is, the foldable display device may be folded as one end and the other end opposite to the one end are folded in directions corresponding to each other. In this case, the one end and the other end may be spaced apart from each other. For example, the one end and the other end may be arranged parallel to each other.
  • the foldable display device may include two folded areas in the screen area.
  • the foldable display device may have an S shape in a folded form. That is, one end of the foldable display device and the other end opposite to the one end may be folded in different directions. In this case, the one end and the other end may be spaced apart from each other. For example, the one end and the other end may be arranged parallel to each other.
  • the flexible circuit board 100 for the all-in-one chip-on film according to the embodiment may be applied to a rollable display.
  • the flexible circuit board 100 for the all-in-one chip on film according to the embodiment may be included in various wearable touch devices including a curved display. Therefore, the electronic device including the flexible circuit board 100 for the all-in-one chip on film according to the embodiment can be made slim, small or light.
  • the flexible circuit board 100 for the all-in-one chip on film according to the embodiment may be used in various electronic devices having display parts such as TVs, monitors, and notebook computers.
  • the embodiment is not limited thereto, and the flexible circuit board 100 for the all-in-one chip on film according to the embodiment may be used in various electronic devices having a flat or curved display portion.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structure Of Printed Boards (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

실시예에 따른 올인원 칩 온 필름용 연성 회로기판은 기판; 상기 기판 상에 배치되는 전도성 패턴부; 및 상기 전도성 패턴부 상에 부분적으로 배치되는 보호층을 포함하고, 상기 전도성 패턴부는 서로 이격하여 배치되는 제 1 전도성 패턴부 및 제 2 전도성 패턴부를 포함하고, 상기 제 1 전도성 패턴부 및 상기 제 2 전도성 패턴부는 각각 상기 기판 상에 차례로 배치되는 배선 패턴층, 제 1 도금층 및 제 2 도금층을 포함하고, 상기 제 1 전도성 패턴부는 상기 보호층이 오픈된 제 1 오픈 영역을 포함하고, 상기 제 2 전도성 패턴부는 상기 보호층이 오픈된 제 2 오픈 영역을 포함하고, 상기 제 1 오픈 영역에서 상기 제 2 도금층의 주석의 함량은 상기 제 2 오픈 영역에서 상기 제 2 도금층의 주석의 함량보다 많은 것을 포함할 수 있다.

Description

올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스
실시예는 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스에 관한 것이다.
자세하게, 상기 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판은 서로 다른 종류의 칩을 하나의 기판 상에 실장할 수 있는 연성 회로기판 및 이의 칩 패키지, 이를 포함하는 전자 디바이스일 수 있다.
최근 다양한 전자 제품이 얇고, 소형화, 경량화되고 있다. 이에 따라, 전자 디바이스의 좁은 영역에 고밀도로 반도체 칩을 실장하기 위한 다양한 연구가 진행되고 있다.
그 중에서도, COF(Chip On Film) 방식은 플렉서블 기판을 사용하기 때문에, 평판 디스플레이 및 플렉서블 디스플레이에 모두 적용될 수 있다. 즉, COF 방식은 다양한 웨어러블 전자기기에 적용될 수 있다는 점에서 각광받고 있다. 또한, COF 방식은 미세한 피치를 구현할 수 있기 때문에, 화소수의 증가에 따른 고해상도(QHD)의 디스플레이를 구현하는데 사용될 수 있다.
COF(Chip On Film)는 반도체 칩을 얇은 필름 형태의 연성 회로기판에 장착하는 방식이다. 예를 들어, 반도체 칩은 직접회로(Integrated Circuit, IC) 칩 또는 대규모 직접회로(Large Scale Integrated circuit, LSI) 칩일 수 있다.
그러나, COF 연성 회로기판은 디스플레이 패널과 메인보드 사이에 직접 연결될 수 없다.
즉, 디스플레이 패널과 메인보드 사이에는 적어도 2개의 인쇄회로기판이 요구된다.
디스플레이부를 가지는 전자 디바이스는 복수의 인쇄회로기판이 요구됨에 따라, 두께가 증가되는 문제점이 있다. 또한, 복수의 인쇄회로기판의 크기는 전자 디바이스의 소형화에 제약이 될 수 있다. 또한, 복수의 인쇄회로기판의 접합 불량은 전자 디바이스의 신뢰성을 저하시킬 수 있다.
따라서, 이와 같은 문제를 해소할 수 있는 새로운 연성 회로기판이 요구된다.
실시예는 복수의 칩을 하나의 기판에 실장할 수 있는 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스를 제공하고자 한다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판은 기판; 상기 기판 상에 배치되는 전도성 패턴부; 및 상기 전도성 패턴부 상에 부분적으로 배치되는 보호층을 포함하고, 상기 전도성 패턴부는 서로 이격하여 배치되는 제 1 전도성 패턴부 및 제 2 전도성 패턴부를 포함하고, 상기 제 1 전도성 패턴부 및 상기 제 2 전도성 패턴부는 각각 상기 기판 상에 차례로 배치되는 배선 패턴층, 제 1 도금층 및 제 2 도금층을 포함하고, 상기 제 1 전도성 패턴부는 상기 보호층이 오픈된 제 1 오픈 영역을 포함하고, 상기 제 2 전도성 패턴부는 상기 보호층이 오픈된 제 2 오픈 영역을 포함하고, 상기 제 1 오픈 영역에서 상기 제 2 도금층의 주석의 함량은 상기 제 2 오픈 영역에서 상기 제 2 도금층의 주석의 함량보다 많은 것을 포함할 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성회로기판을 포함하는 칩 패키지는, 올인원 칩 온 필름용 연성 회로기판의 제 1 오픈 영역에 배치되는 제 1 칩과, 제 2 오픈 영역에 배치되는 제 2 칩을 포함할 수 있다.
실시예에 따른 전자디바이스는 올인원 칩 온 필름용 연성회로기판; 상기 올인원 칩 온 필름용 연성 회로기판의 일단과 연결되는 디스플레이 패널; 및 상기 올인원 칩 온 필름용 연성 회로기판의 상기 일단과 반대되는 타단과 연결되는 메인보드;를 포함할 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판은 기판 및 기판 상에 배치되는 전도성 패턴부를 포함할 수 있다.
상기 전도성 패턴부는 상기 기판 상에 서로 이격하여 배치되는 제 1 전도성 패턴부 및 제 2 전도성 패턴부를 포함할 수 있다.
상기 제 1 전도성 패턴부는 상기 제 1 전도성 패턴부의 일단 및 타단에 위치하는 제 1 리드 패턴부, 및 상기 제 1 전도성 패턴부의 상기 일단과 상기 타단을 연결하는 제 1 연장 패턴부를 포함하고, 상기 제 2 전도성 패턴부는 상기 제 2 전도성 패턴부의 일단 및 타단에 위치하는 제 2 리드 패턴부, 및 상기 제 2 전도성 패턴부의 상기 일단과 상기 타단을 연결하는 제 2 연장 패턴부를 포함할 수 있다.
상기 제 1 리드 패턴부는 상기 제 2 리드 패턴부와 형상이 서로 다를 수 있다. 이에 따라, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판은 서로 다른 종류의 제 1 칩 및 제 2 칩의 밀착력을 향상시킬 수 있다.
상기 전도성 패턴부는 배선 패턴층, 제 1 도금층 및 제 2 도금층을 포함할 수 있다.
상기 전도성 패턴부의 일 영역에는 보호층이 배치되어, 보호부를 형성할 수 있으며, 상기 일 영역과 다른 영역에는 보호부가 배치되지 않는 오픈 영역일 수 있다. 상기 보호부는 상기 제 1 연장 패턴부 및 상기 제 2 연장 패턴부 상에 배치될 수 있다. 상기 보호부는 상기 제 1 리드 패튼부 및 상기 제 2 리드 패턴부 상에 배치되지 않을 수 있다. 즉, 상기 제 1 리드 패튼부의 일면은 외부로 노출될 수 있고, 상기 보호층이 오픈된 제 1 오픈 영역일 수 있다. 상기 제 2 리드 패턴부의 일면은 외부로 노출될 수 있고, 상기 보호층이 오픈된 제 2 오픈 영역일 수 있다. 상기 제 1 오픈 영역에서 상기 제 1 리드 패턴부의 상기 제 2 도금층의 주석(Sn)의 함량은 상기 제 2 오픈 영역에서 상기 제 2 리드 패턴부의 상기 제 2 도금층의 주석(Sn)의 함량과 서로 다를 수 있다. 이에 따라, 상기 제 1 리드 패턴부는 상기 제 1 리드 패턴부 상의 제 1 접속부와의 조립(assembly)이 우수할 수 있고, 상기 제 1 접속부 상의 제 1 칩과의 전기적인 연결이 우수할 수 있다. 또한, 상기 제 2 리드 패턴부는 상기 제 2 리드 패턴부 상의 제 2 접속부와의 조립(assembly)이 우수할 수 있고, 상기 제 2 접속부 상의 제 2 칩과의 전기적인 연결이 우수할 수 있다. 즉, 실시예는 서로 다른 종류의 제 1 칩 및 제 2 칩을 하나의 연성회로기판에 실장할 수 있어, 향상된 신뢰성을 가지는 올인원 칩 온 필름용 연성 회로기판 칩 패키지를 제공할 수 있다.
또한, 실시예에 따른 하나의 올인원 칩 온 필름용 연성 회로기판은 디스플레이 패널과 메인보드를 직접 연결할 수 있다. 이에 따라, 디스플레이 패널로부터 발생하는 신호를 메인보드까지 전달하기 위한 연성 회로기판의 크기 및 두께가 감소될 수 있다.
이에 따라, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스는 다른 부품의 공간 및/또는 배터리 공간을 확장시킬 수 있다.
또한, 복수의 인쇄회로기판의 연결이 요구되지 않으므로, 공정의 편의성 및 전기적인 연결의 신뢰성이 향상될 수 있다.
이에 따라, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스는 고해상도의 디스플레이부 가지는 전자디바이스에 적합할 수 있다.
도 1a는 기존의 인쇄회로기판을 포함하는 디스플레이부를 구비한 전자디바이스의 단면도이다.
도 1b는 도 1a에 따른 인쇄회로기판이 절곡된 형태에서의 단면도이다.
도 1c는 도 1a에 따른 인쇄회로기판이 절곡된 형태에서의 평면도이다.
도 2a는 실시예에 따른 올인원 칩 온 필름용 연성 회로기판을 포함하는 디스플레이부를 구비한 전자디바이스의 단면도이다.
도 2b는 도 2a에 따른 올인원 칩 온 필름용 연성 회로기판이 절곡된 형태에서의 단면도이다.
도 2c는 도 2a에 따른 올인원 칩 온 필름용 연성 회로기판이 절곡된 형태에서의 평면도이다.
도 3a는 실시예에 따른 단면 올인원 칩 온 필름용 연성 회로기판의 단면도이다.
도 3b는 실시예에 따른 단면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 단면도이다.
도 4 내지 도 6은 실시예에 따른 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 제조공정을 도시한 단면도들이다
도 7은 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 단면도이다.
도 8a는 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판의 다른 단면도이다.
도 8b는 도 8a에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 단면도이다.
도 9는 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 또 다른 단면도이다.
도 10은 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판의 일 영역을 확대한 단면도이다.
도 11은 도 8a에 따른 양면 올인원 칩 온 필름용 연성 회로기판의 평면도이다.
도 12는 도 8a에 따른 양면 올인원 칩 온 필름용 연성 회로기판의 저면도이다.
도 13a 및 도 13b는 도 8b에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 개략적인 평면도이다.
도 14a는 도 13에 따른 양면 올인원 칩 필름용 연성 회로기판의 단면도이다.
도 14b는 도 14a의 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 단면도이다.
도 15a, 도 15b, 도 15c, 도 16a, 도 16b, 도 16c, 도 17a, 도 17b 및 도 17c는 도 14a에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 도 14b에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지로 제조하는 공정을 나타내는 도면들이다.
도 18 내지 도 22는 올인원 칩 온 필름용 연성 회로기판을 포함하는 다양한 전자 디바이스의 도면들이다.
실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 “상/위(on)”에 또는 “하/아래(under)”에 형성된다는 기재는, 직접(directly) 또는 다른 층을 개재하여 형성되는 것을 모두 포함한다. 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
또한, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 부재를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 구비할 수 있다는 것을 의미한다.
도면에서 각 층(막), 영역, 패턴 또는 구조물들의 두께나 크기는 설명의 명확성 및 편의를 위하여 변형될 수 있으므로, 실제 크기를 전적으로 반영하는 것은 아니다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.
도 1a 내지 도 1c를 참조하여, 비교예에 따른 인쇄회로기판을 설명한다.
디스플레이부를 가지는 전자 디바이스는 디스플레이 패널의 신호를 메인보드까지 전달하기 위해서 적어도 2개의 인쇄회로기판이 요구된다.
비교예에 따른 디스플레이부를 포함하는 전자디바이스에 포함되는 인쇄회로 기판은 적어도 2개일 수 있다.
비교예에 따른 디스플레이부를 포함하는 전자디바이스는 제 1 인쇄회로기판(10) 및 제 2 인쇄회로기판(20)을 포함할 수 있다.
상기 제 1 인쇄회로기판(10)은 연성 인쇄회로기판일 수 있다. 자세하게, 상기 제 1 인쇄회로기판(10)은 칩 온 필름(COF, Chip on Film)용 연성 인쇄회로기판일 수 있다. 상기 제 1 인쇄회로기판(10)은 제 1 칩(C1)이 실장되는 COF용 연성 인쇄회로기판일 수 있다. 더 자세하게, 상기 제 1 인쇄회로기판(10)은 구동 IC 칩(Drive IC chip)을 배치하기 위한 COF용 연성 인쇄회로기판일 수 있다.
상기 제 2 인쇄회로기판(20)은 연성 인쇄회로기판일 수 있다. 자세하게, 상기 제 2 인쇄회로기판(20)은 상기 제 1 칩(C1)과 서로 다른 종류의 제 2 칩(C2)을 배치하기 위한 연성 인쇄회로기판(FPCB, Flexible Printed Circuit Board)일 수 있다. 여기에서, 상기 제 2 칩(C2)은 구동 IC 칩(Drive IC chip) 이외의 것으로서, 구동 IC 칩(Drive IC chip)을 제외한 다른 칩, 반도체 소자, 소켓 등 연성 인쇄회로기판 상에 전기적 연결을 위해 배치되는 다양한 칩을 의미할 수 있다. 상기 제 2 인쇄회로기판(20)은 복수 개의 제 2 칩(C2)을 배치하기 위한 연성 인쇄회로기판(FPCB, Flexible Printed Circuit Board)일 수 있다. 예를 들어, 상기 제 2 인쇄회로기판(20)은 서로 다른 종류의 복수 개의 제 2 칩(C2a, C2b)을 배치하기 위한 연성 인쇄회로기판일 수 있다.
상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판(20)은 서로 다른 두께를 가질 수 있다. 상기 제 2 인쇄회로기판(20)의 두께는 상기 제 1 인쇄회로기판(10)의 두께보다 작을 수 있다. 예를 들어, 상기 제 1 인쇄회로기판(10)은 약 20㎛ 내지 100㎛의 두께일 수 있다. 상기 제 2 인쇄회로기판(20)은 약 100㎛ 내지 200㎛의 두께일 수 있다. 예를 들어, 상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판의 총 두께(t1)는 200㎛ 내지 250㎛일 수 있다.
비교예에 따른 디스플레이부를 구비한 전자 디바이스는 디스플레이 패널과 메인보드 사이에 제 1 및 제 2 인쇄회로기판이 요구되기 때문에, 전자 디바이스의 전체적인 두께가 증가할 수 있다. 자세하게, 비교예에 따른 디스플레이부를 구비한 전자 디바이스는 상, 하로 적층되는 제 1 및 제 2 인쇄회로기판이 요구되기 때문에, 전자 디바이스의 전체적인 두께가 증가할 수 있다.
상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판(20)은 서로 다른 공정으로 형성될 수 있다. 예를 들어, 상기 제 1 인쇄회로기판(10)은 롤투롤(roll to roll) 공정에 의해서 제조될 수 있다. 상기 제 2 인쇄회로기판(20)은 시트(sheet) 방식으로 제조될 수 있다. 자세하게, 미세한 간격으로 배치되는 전도성 패턴부를 가지는 상기 제 1 인쇄회로기판(10)과 100㎛ 이상의 간격으로 배치되는 전도성 패턴부를 가지는 상기 제 2 인쇄회로기판(20)은 동일한 공정을 적용하기 어려워서, 서로 다른 공정으로 제조함이 일반적이었다.
비교예에 따른 제 1, 제 2 인쇄회로기판은 각각 서로 다른 공정으로 형성되므로, 공정 효율이 저하될 수 있다.
또한, 비교예에 따른 연성회로기판을 포함하는 칩 패키지는 서로 다른 종류의 칩을 하나의 기판 상에 배치하는 공정의 난이성이 있으므로, 별도의 제 1 및 제 2 인쇄회로기판이 요구된다.
또한, 비교예에 따른 연성회로기판을 포함하는 칩 패키지는 서로 다른 종류의 칩을 하나의 기판 상에서 접속시키기 어려운 문제점이 있다.
즉, 기존의 디스플레이 패널과 메인보드 사이에는 제 1 및 제 2 인쇄회로기판이 배치될 수 있다.
디스플레이 패널(30)로부터 발생하는 R,G,B 신호를 제어, 처리 또는 전달하기 위하여 제 1 인쇄회로기판(10)은 디스플레이 패널(30)과 연결되고, 제 1 인쇄회로기판(10)은 다시 제 2 인쇄회로기판(20)과 연결되고, 제 2 인쇄회로기판(20)은 메인보드(40)에 연결될 수 있다.
상기 제 1 인쇄회로기판(10)의 일단은 디스플레이 패널(30)과 연결될 수 있다. 디스플레이 패널(30)은 접착층(50)에 의해서 상기 제 1 인쇄회로기판(10)과 연결될 수 있다.
상기 제 1 인쇄회로기판(10)의 상기 일단과 반대되는 타단은 제 2 인쇄회로기판(20)과 연결될 수 있다. 상기 제 1 인쇄회로기판(10)은 상기 접착층(50)에 의해서 상기 제 2 인쇄회로기판(20)과 연결될 수 있다.
상기 제 2 인쇄회로기판(20)의 일단은 상기 제 1 인쇄회로기판(10)과 연결되고, 상기 제 2 인쇄회로기판(20)의 상기 일단과 반대되는 타단은 메인보드(40)와 연결될 수 있다. 상기 제 2 인쇄회로기판(20)은 상기 접착층(50)에 의해서 메인보드(40)와 연결될 수 있다.
비교예에 따른 디스플레이부를 구비한 전자 디바이스는 상기 디스플레이 패널(30)과 상기 제 1 인쇄회로기판(10)의 사이, 상기 제 1 인쇄회로기판(10)과 상기 제 2 인쇄회로기판(20)의 사이, 상기 제 2 인쇄회로기판(20)과 상기 메인보드(40)의 사이에 각각 별도의 접착층(50)이 요구될 수 있다. 즉, 비교예에 따른 디스플레이부를 구비한 전자 디바이스는 다수 개의 접착층이 요구되므로, 접착층의 연결불량으로 인하여 전자 디바이스의 신뢰성이 저하될 수 있는 문제점을 가진다. 또한, 상, 하로 연결되는 상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판(20)의 사이에 배치되는 접착층은 전자 디바이스의 두께를 증가시킬 수 있다.
도 1 b 및 도 1c를 참조하여, 비교예에 따른 전자 디바이스 내에 하우징되는 제 1 인쇄회로기판(10), 제 2 인쇄회로기판(20), 디스플레이 패널(30), 및 메인보드(40)를 설명한다.
도 1b는 도 1a에 따른 인쇄회로기판이 절곡된 형태에서의 단면도이며, 도 1c는 도 1b의 하면에서의 평면도이다.
상기 디스플레이 패널(30) 및 상기 메인보드(40)는 대향되어 배치될 수 있다. 서로 마주보며 배치되는 상기 디스플레이 패널(30) 및 상기 메인보드(40)의 사이에는 절곡(bending) 영역을 포함하는 제 1 인쇄회로기판(10)이 배치될 수 있다.
상기 제 1 인쇄회로기판(10)은 일 영역이 절곡되고, 절곡되지 않는 영역에 상기 제 1 칩(C1)이 배치될 수 있다.
또한, 상기 제 2 인쇄회로기판(20)은 상기 디스플레이 패널(30)과 마주보며 배치될 수 있다. 상기 제 2 인쇄회로기판(20)의 절곡되지 않는 영역에 상기 제 2 칩(C2)이 배치될 수 있다.
도 1c를 참조하면, 비교예는 복수의 기판이 요구되므로, 일 방향에서의 길이(A1)는 각각의 상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판(20)의 길이의 합일 수 있다. 상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판(20)의 일 방향에서의 길이(A1)는 상기 제 1 인쇄회로기판(10)의 단변의 길이 및 상기 제 2 인쇄회로기판(20)의 단변의 길이의 합일 수 있다. 일례로, 상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판(20)의 일 방향에서의 길이(A1)는 30㎜ 내지 40㎜일 수 있다. 다만, 실장하기 위한 칩의 종류, 전자 디바이스의 종류에 따라 상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판(20)의 일 방향에서의 길이(A1)는 다양한 크기일 수 있다.
비교예에 따른 전자 디바이스는 복수의 인쇄회로기판이 요구됨에 따라, 다른 부품을 실장하기 위한 공간 또는 배터리(60)를 배치하기 위한 공간이 축소될 수 있다.
최근 스마트 폰과 같은 전자 디바이스는 사용자의 편의성 내지 보안을 강화하기 위하여 다양한 기능을 가지는 부품이 추가되고 있다. 예를 들어, 스마트 폰, 스마트 워치 등의 전자 디바이스에는 여러 개의 카메라 모듈(듀얼 카메라 모듈, dual camera module)이 탑재되거나, 홍체 인식, 가상 현실(VR, Virtual Reality)과 같은 다양한 기능을 가지는 부품이 추가되고 있다. 이에 따라, 추가되는 부품을 실장하기 위한 공간의 확보가 중요하다.
또한, 웨어러블 디바이스를 비롯한 다양한 전자 디바이스는 사용자의 편의성 향상을 위해서, 배터리 공간의 확대가 요구된다.
따라서, 기존의 전자 디바이스에 사용된 복수의 인쇄회로기판을 하나의 인쇄회로기판으로 대체함에 따라, 새로운 부품을 실장하기 위한 공간 확보 또는 배터리 크기의 확대를 위한 공간 확보의 중요성이 대두된다.
비교예에 따른 전자 디바이스는 서로 다른 종류의 제 1 칩 및 제 2 칩이 각각 별도의 제 1 인쇄회로기판(10) 및 제 2 인쇄회로기판(30)에 배치될 수 있다. 이에 따라, 제 1 인쇄회로기판(10) 및 제 2 인쇄회로기판(30)의 사이의 접착층(50)의 두께 및 상기 제 2 인쇄회로기판(30)의 두께는 전자 디바이스의 두께를 증가시키는 문제점이 있었다.
또한, 상기 제 2 인쇄회로기판(30)의 크기만큼 배터리 공간 내지 다른 부품을 실장하기 위한 공간이 축소되는 문제점이 있었다.
또한, 제 1 및 제 2 인쇄회로기판의 접합불량은 전자 디바이스의 신뢰성을 저하시키는 문제점이 있었다.
실시예는 이러한 문제점을 해소하기 위해서, 복수의 칩을 하나의 기판에 실장할 수 있는 새로운 구조의 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스를 제공할 수 있다. 실시예와 비교예의 동일한 도면 부호는 동일한 구성요소를 나타내며, 앞서 설명한 비교예와 중복되는 설명은 제외한다.
도 2a 내지 도 2c를 참조하여, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판을 포함하는 전자 디바이스를 설명한다.
실시예에 따른 전자 디바이스는 디스플레이 패널의 신호를 메인보드까지 전달하기 위해서 하나의 인쇄회로기판을 사용할 수 있다. 실시예에 따른 디스플레이부를 포함하는 전자디바이스에 포함되는 인쇄회로 기판은 하나의 연성 인쇄회로기판일 수 있다. 이에 따라, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 서로 대향되는 디스플레이부와 메인보드 사이에서 절곡(bending)되어 디스플레이부 및 메인보드를 연결할 수 있다.
자세하게, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 서로 다른 종류의 복수 개의 칩을 배치하기 위한 하나의 기판일 수 있다.
실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 서로 다른 종류의 제 1 칩(c1) 및 제 2 칩(c2)을 배치하기 위한 기판일 수 있다.
실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 두께(t2)는 20㎛ 내지 100㎛일 수 있다. 예를 들어, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 두께(t2)는 30㎛ 내지 80㎛일 수 있다. 예를 들어, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 두께(t2)는 50㎛ 내지 75㎛일 수 있다. 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 두께(t2)는 실장하기 위한 칩의 종류, 디바이스의 종류에 따라서 20㎛ 내지 100㎛의 두께, 또는 30㎛ 내지 80㎛의 두께, 또는 50㎛ 내지 75㎛의 두께일 수 있다.
실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 두께(t2)는 비교예에 따른 복수의 제 1 및 제 2 인쇄회로기판의 두께(t1)의 1/5 내지 1/2 수준의 두께를 가질 수 있다. 즉, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 두께(t2)는 비교예에 따른 복수의 제 1 및 제 2 인쇄회로기판의 두께(t1)의 20% 내지 50%의 수준의 두께를 가질 수 있다. 예를 들어, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 두께(t2)는 비교예에 따른 복수의 제 1 및 제 2 인쇄회로기판의 두께(t1)의 25% 내지 40%의 수준의 두께를 가질 수 있다. 예를 들어, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 두께(t2)는 비교예에 따른 복수의 제 1 및 제 2 인쇄회로기판의 두께(t1)의 25% 내지 35%의 수준의 두께를 가질 수 있다.
실시예에 따른 디스플레이부를 구비한 전자 디바이스는 디스플레이 패널과 메인보드 사이에 오직 하나의 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)이 요구되기 때문에, 전자 디바이스의 전체적인 두께를 감소시킬 수 있다. 자세하게, 실시예에 따른 디스플레이부를 구비한 전자 디바이스는 단층의 인쇄회로기판이 요구되기 때문에, 전자 디바이스의 전체적인 두께가 감소할 수 있다.
또한, 실시예는 비교예에 포함된 제 1 인쇄회로기판 및 제 2 인쇄회로기판 사이의 접착층(50)을 생략할 수 있어, 올인원 칩 온 필름용 연성회로기판을 포함하는 칩 패키지 및 이를 포함하는 전자 디바이스의 전체적인 두께를 감소시킬 수 있다.
또한, 실시예는 제 1 인쇄회로기판과 제 2 인쇄회로기판 사이의 접착층(50)을 생략할 수 있어, 접착 불량에 의한 문제점을 해소할 수 있으므로, 전자 디바이스의 신뢰성을 향상시킬 수 있다.
또한, 복수 개의 인쇄회로기판의 접착 공정을 생략할 수 있어, 공정 효율이 증가되고, 공정 비용이 저감될 수 있다.
또한, 별도의 공정으로 관리되었던 기판을 하나의 공정으로 대체함에 따라, 공정 효율 및 제품 수율을 향상시킬 수 있다.
실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 절곡 영역 및 비절곡 영역을 포함할 수 있다. 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 절곡 영역을 포함함에 따라, 서로 마주보며 배치되는 상기 디스플레이 패널(30) 및 상기 메인보드(40)을 서로 연결할 수 있다.
실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 비절곡(non-bending) 영역은 디스플레이 패널(30)과 서로 마주보며 배치될 수 있다. 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 비절곡 영역 상에는 제 1 칩(C1) 및 제 2 칩(C2)이 배치될 수 있다. 이에 따라, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 상기 제 1 칩(c1) 및 상기 제 2 칩(c2)의 안정적인 실장이 가능할 수 있다.
도 2c는 도 2b의 하면에서의 평면도이다.
도 2c를 참조하면, 실시예는 하나의 기판이 요구되므로, 일 방향에서의 길이(A2)는 하나의 기판의 길이일 수 있다. 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 일 방향에서의 길이(A2)는 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 단변의 길이일 수 있다. 일례로, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 일 방향에서의 길이(A2)는 10㎜ 내지 50㎜일 수 있다. 예를 들어, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 일 방향에서의 길이(A2)는 10㎜ 내지 30㎜ 일 수 있다. 예를 들어, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 일 방향에서의 길이(A2)는 15㎜ 내지 25㎜일 수 있다. 다만, 실시예가 이에 제한되는 것은 아니며, 배치하기 위한 칩의 종류 및/또는 개수, 전자 디바이스의 종류에 따라 다양한 크기로 설계될 수 있음은 물론이다.
실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 일 방향에서의 길이(L2)는 비교예에 따른 복수의 제 1 및 제 2 인쇄회로기판의 일 방향에서의 길이(L1)의 50% 내지 70% 수준의 길이를 가질 수 있다. 예를 들어, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 일 방향에서의 길이(L2)는 비교예에 따른 복수의 제 1 및 제 2 인쇄회로기판의 일 방향에서의 길이(L1)의 55% 내지 70% 수준의 길이를 가질 수 있다. 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 일 방향에서의 길이(L2)는 비교예에 따른 복수의 제 1 및 제 2 인쇄회로기판의 일 방향에서의 길이(L1)의 60% 내지 70% 수준의 길이를 가질 수 있다.
이에 따라, 실시예는 전자 디바이스 내의 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)을 포함하는 칩 패키지의 크기가 감소될 수 있어, 배터리(60)를 배치하기 위한 공간이 확대될 수 있다. 또한, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)을 포함하는 칩 패키지는 평면적이 감소될 수 있어, 다른 부품을 탑재시키기 위한 공간 확보가 가능할 수 있다.
도 3a, 도 3b, 도 7, 도 8a, 도 8b, 도 9 및 도 10을 참조하여, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100) 및 이의 칩 패키지를 설명한다.
도 3a, 도 3b를 참조하면, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 일면 상에 전도성 패턴부(CP)를 가지는 단면 올인원 칩 온 필름용 연성 회로기판일 수 있다.
상기 기판 상에는 서로 이격하여 배치되는 복수 개의 전도성 패턴부들(CP)이 배치될 수 있다. 상기 전도성 패턴부(CP)는 서로 이격하여 배치되는 제 1 전도성 패턴부(CP1) 및 제 2 전도성 패턴부(CP2)를 포함할 수 있다. 상기 제 1 전도성 패턴부(CP1) 및 상기 제 2 전도성 패턴부(CP2)는 서로 다른 제 1 칩과 제 2 칩의 신호를 각각 전달하기 위해서 서로 이격될 수 있다.
상기 제 1 전도성 패턴부(CP1)는 기판 상에서 제 1 간격(pitch)으로 서로 이격하여 배치되는 제 1 전도성 패턴부(CP1)들을 포함할 수 있다. 상기 제 2 전도성 패턴부(CP2)는 기판 상에서 상기 제 1 간격과 다른 제 2 간격(pitch)으로 서로 이격하여 배치되는 제 2 전도성 패턴부(CP2)들을 포함할 수 있다. 실시예는 서로 다른 제 1 칩과 제 2 칩을 하나의 올인원 칩 온 필름용 연성 회로기판에 실장하기 위하여, 제 1 간격으로 서로 이격된 제 1 전도성 패턴부(CP1)들 및 제 2 간격으로 서로 이격된 제 2 전도성 패턴부(CP2)들을 기판의 일면 상에 배치할 수 있다.
상기 제 1 전도성 패턴부(CP1)는 상기 제 1 전도성 패턴부의 일단 및 타단에 위치하는 제 1 리드 패턴부(L1), 및 상기 제 1 전도성 패턴부의 상기 일단과 상기 타단을 연결하는 제 1 연장 패턴부(E1)을 포함할 수 있다. 자세하게, 상기 제 1 전도성 패턴부(CP1)는 상기 제 1 전도성 패턴부의 일단에 위치하는 제 1 이너 리드 패턴부(I1), 상기 제 1 전도성 패턴부의 타단에 위치하는 제 1 아우터 리드 패턴부(O1), 및 상기 제 1 전도성 패턴부의 상기 일단과 상기 타단을 연결하는 제 1 연장 패턴부(E1)를 포함할 수 있다.
상기 제 2 전도성 패턴부(CP2)는 상기 제 2 전도성 패턴부의 일단 및 타단에 위치하는 제 2 리드 패턴부(L2), 및 상기 제 2 전도성 패턴부의 상기 일단과 상기 타단을 연결하는 제 2 연장 패턴부(E2)를 포함할 수 있다. 자세하게, 상기 제 2 전도성 패턴부(CP2)는 상기 제 2 전도성 패턴부의 일단에 위치하는 제 2 이너 리드 패턴부(I2), 상기 제 2 전도성 패턴부의 타단에 위치하는 제 2 아우터 리드 패턴부(O2), 및 상기 제 2 전도성 패턴부의 상기 일단과 상기 타단을 연결하는 제 2 연장 패턴부(E2)를 포함할 수 있다.
상기 전도성 패턴부(CP)는 배선 패턴층(120) 및 도금층(130)을 포함할 수 있다. 자세하게, 상기 제 1 전도성 패턴부(CP1) 및 상기 제 2 전도성 패턴부(CP2)는 각각 상기 기판 상에 차례로 배치되는 배선 패턴층(120), 제 1 도금층(131) 및 제 2 도금층(132)을 포함할 수 있다. 즉, 상기 전도성 패턴부(CP)는 위스커를 방지하고, 신뢰성을 높이기 위한 다층 구조 패턴일 수 있다.
상기 전도성 패턴부 상에는 보호층(140)이 부분적으로 배치될 수 있다. 상기 전도성 패턴부는 보호층에 의해 덮어지는 보호부(PP)와 보호층에 의해 덮여지지 않는 오픈 영역(OA1, OA2, OA3)을 포함할 수 있다.
상기 보호부(PP)가 위치한 영역에서, 상기 전도성 패턴부(CP)의 일면은 상기 보호층(140)과 직접 접촉하고, 상기 전도성 패턴부(CP)의 상기 일면과 반대되는 타면은 상기 기판(110)과 직접 접촉할 수 있다. 상기 보호부(PP)가 위치한 영역에서, 상기 전도성 패턴부(CP)의 일면은 외부로 노출되지 않을 수 있어, 상기 전도성 패턴부(CP)의 부식을 방지할 수 있다.
상기 오픈 영역(OA1, OA2, OA3)에서, 상기 전도성 패턴부(CP)의 일면은 외부로 노출되고, 상기 전도성 패턴부(CP)의 상기 일면과 반대되는 타면은 상기 기판(110)과 직접 접촉할 수 있다. 상기 오픈 영역(OA1, OA2, OA3)에서, 상기 전도성 패턴부(CP)의 일면은 외부로 노출됨에 따라, 제 1 칩, 제 2 칩, 디스플레이 패널, 메인보드와 같은 별도의 부품과 전기적인 연결이 가능할 수 있다.
상기 보호층(140)은 상기 제 1 연장 패턴부(E1) 및 상기 제 2 연장 패턴부(E2) 상에 배치될 수 있다. 자세하게, 상기 보호층(140)은 상기 제 1 연장 패턴부(E1) 및 상기 제 2 연장 패턴부(E2) 상에 전체적으로 배치될 수 있다. 즉, 상기 보호층(140)은 상기 제 1 연장 패턴부(E1) 및 상기 제 2 연장 패턴부(E2) 상에만 배치될 수 있다. 이에 따라, 상기 제 1 리드 패턴부(L1) 및 상기 제 2 리드 패턴부(L2)의 일면은 외부로 노출될 수 있다. 예를 들어, 상기 제 1 이너 리드 패턴부(I1)의 제 2 도금층(132)은 외부로 노출될 수 있다. 예를 들어, 상기 제 2 이너 리드 패턴부(I2)의 제 2 도금층(132)은 외부로 노출될 수 있다.
상기 제 1 이너 리드 패턴부(I1) 상에는 제 1 접속부(70)가 배치되고, 상기 제 1 접속부(70) 상에는 제 1 칩(C1)이 배치될 수 있다. 즉, 상기 제 1 이너 리드 패턴부(I1)의 제 2 도금층(132)이 상기 제 1 접속부(70)와 직접 접촉할 수 있다. 이때, 상기 제 1 이너 리드 패턴부(I1)의 제 2 도금층(132a)은 순수 주석층일 수 있다. 이에 따라, 상기 제 1 이너 리드 패턴부(I1)의 제 2 도금층(132a)은 상기 제 1 접속부(70)와의 조립 특성이 향상될 수 있다. 상기 제 2 이너 리드 패턴부(I2) 상에는 제 2 접속부(80)가 배치되고, 상기 제 2 접속부(80) 상에는 제 2 칩(C2)이 배치될 수 있다. 즉, 상기 제 2 이너 리드 패턴부(I2)의 제 2 도금층(132)이 상기 제 2 접속부(80)와 직접 접촉할 수 있다. 이때, 상기 제 2 이너 리드 패턴부(I2)의 제 2 도금층(132b)은 주석 합금층일 수 있다. 자세하게, 상기 제 2 이너 리드 패턴부(I2)의 제 2 도금층(132b)은 구리 및 주석 합금층일 수 있다. 이에 따라, 상기 제 1 이너 리드 패턴부(I1)의 제 2 도금층(132b)은 상기 제 2 접속부(80)와의 조립 특성이 향상될 수 있다.
상기 제 1 오픈 영역(OA1)에서 상기 제 1 이너 리드 패턴부(I1) 및 상기 제 1 접속부(70)는 상, 하로 중첩될 수 있다. 상기 제 2 오픈 영역(OA2)에서 상기 제 2 이너 리드 패턴부(I2) 및 상기 제 2 접속부(80)는 상, 하로 중첩될 수 있다.
상기 제 1 이너 리드 패턴부(I1) 및 상기 제 1 접속부(70)의 중첩 영역의 면적은 상기 제 2 이너 리드 패턴부(I2) 및 상기 제 2 접속부(80)의 중첩 영역의 면적과 다를 수 있다. 예를 들어, 하나의 상기 제 1 이너 리드 패턴부(I1)와 하나의 상기 제 1 접속부(70) 사이의 중첩 영역의 면적은 하나의 상기 제 2 이너 리드 패턴부(I2)와 하나의 상기 제 2 접속부(80)의 중첩 영역의 면적보다 작을 수 있다. 이에 따라, 실시예는 서로 다른 제 1 칩, 제 2 칩의 실장시 높은 접합강도를 가지는 올인원 칩 온 필름용 연성 회로기판을 제공할 수 있다.
실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 기판(110), 상기 기판(110) 상에 배치되는 배선 패턴층(120), 도금층(130) 및 보호층(140)을 포함할 수 있다.
상기 기판(110)은 상기 배선 패턴층(120), 도금층(130) 및 보호층(140)을 지지하는 지지기판일 수 있다.
상기 기판(110)은 절곡 영역 및 절곡 영역 이외의 영역을 포함할 수 있다. 즉, 상기 기판(110)은 절곡이 이루어지는 절곡 영역 및 절곡 영역 이외의 비절곡 영역을 포함할 수 있다.
상기 기판(110)은 연성 기판일 수 있다. 이에 따라, 상기 기판(110)은 부분적인 절곡이 가능할 수 있다. 즉, 상기 기판(110)은 연성 플라스틱을 포함할 수 있다. 예를 들어, 상기 기판(110)은 폴리이미드(polyimide, PI) 기판일 수 있다. 다만, 실시예는 이에 재한되지 않고, 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN)과 같은 고분자 물질로 구성된 기판일 수 있다. 이에 따라, 상기 기판(110)을 포함하는 연성 회로기판은 곡선의 디스플레이 장치가 구비된 다양한 전자디바이스에 사용될 수 있다. 예를 들어, 상기 기판(110)을 포함하는 연성 회로기판은 플렉서블 특성이 우수함에 따라, 웨어러블 전자디바이스의 반도체 칩을 실장하는데 적합할 수 있다. 자세하게, 실시예는 곡면 디스플레이를 포함하는 전자 디바이스에 적합할 수 있다.
상기 기판(110)은 절연 기판일 수 있다. 즉, 상기 기판(110)은 다양한 배선 패턴들을 지지하는 절연 기판일 수 있다.
상기 기판(110)은 20㎛ 내지 100㎛의 두께를 가질 수 있다. 예를 들어, 상기 기판(110)은 25㎛ 내지 50㎛의 두께를 가질 수 있다. 예를 들어, 상기 기판(100)은 30㎛ 내지 40㎛의 두께를 가질 수 있다. 상기 기판(100)의 두께가 100㎛ 초과인 경우에는 전체적인 연성 회로기판의 두께가 증가할 수 있다. 상기 기판(100)의 두께가 20㎛ 미만인 경우에는 제 1 칩(C1) 및 제 2 칩(C2)을 동시에 배치하기 어려울 수 있다. 상기 기판(110)의 두께가 20um 미만인 경우에는, 다수의 칩을 실장 하는 공정에서 상기 기판(110)이 열/압력 등에 취약할 수 있어, 다수의 칩을 동시에 배치하기 어려울 수 있다.
상기 기판(110) 상에는 배선이 배치될 수 있다. 상기 배선은 패턴화된 복수 개의 배선일 수 있다. 예를 들어, 상기 기판(110) 상에서 상기 복수 개의 배선들은 서로 이격되어 배치될 수 있다. 즉, 상기 기판(110)의 일면 상에는 배선 패턴층(120)이 배치될 수 있다.
상기 기판(110)의 면적은 상기 배선 패턴층(120)의 면적보다 클 수 있다. 자세하게, 상기 기판(110)의 평면적은 상기 배선 패턴층(120)의 평면적보다 클 수 있다. 즉, 상기 기판(110) 상에는 상기 배선 패턴층(120)이 부분적으로 배치될 수 있다. 예를 들어, 상기 배선 패턴층(120)의 하면은 상기 기판(110)과 접촉하고, 상기 복수 개의 배선들 사이에는 상기 기판(110)이 노출될 수 있다. 상기 배선 패턴층(120)은 전도성 물질을 포함할 수 있다.
예를 들어, 상기 배선 패턴층(120)은 전기 전도성이 우수한 금속 물질을 포함할 수 있다. 더 자세하게, 상기 배선 패턴층(120)은 구리(Cu)를 포함할 수 있다. 다만, 실시예가 이에 제한되는 것은 아니고, 구리(Cu), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 은(Ag), 몰리브덴(Mo). 금(Au), 티타튬(Ti) 및 이들의 합금 중 적어도 하나의 금속을 포함할 수 있음은 물론이다.
상기 배선 패턴층(120)은 1㎛ 내지 15㎛의 두께로 배치될 수 있다. 예를 들어, 상기 배선 패턴층(120)은 1㎛ 내지 10㎛의 두께로 배치될 수 있다. 예를 들어, 상기 배선 패턴층(120)은 2㎛ 내지 10㎛의 두께로 배치될 수 있다.
상기 배선 패턴층(120)의 두께가 1㎛ 미만인 경우에는 상기 배선 패턴층의 저항이 증가할 수 있다. 상기 배선 패턴층(120)의 두께가 10㎛ 초과인 경우에는 미세패턴을 구현하기 어려울 수 있다.
상기 배선 패턴층(120) 상에는 도금층(130)이 배치될 수 있다. 상기 도금층(130)은 제 1 도금층(131) 및 제 2 도금층(132)을 포함할 수 있다.
상기 배선 패턴층(120) 상에는 제 1 도금층(131)이 배치되고, 상기 제 1 도금층(131) 상에는 상기 제 2 도금층(132)이 배치될 수 있다. 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)은 위스커(whisker) 형성의 방지를 위해, 상기 배선 패턴층(120) 상에 2 층으로 형성될 수 있다. 이에 따라, 상기 배선 패턴층(120)의 패턴들 사이의 단락을 방지할 수 있다. 한국 등록특허 제10-0374075호에서도 2단의 도금층을 개시하고 있다.
또한, 상기 배선 패턴층(120) 상에는 두 층의 도금층이 배치됨에 따라, 칩과의 본딩 특성이 향상될 수 있다. 상기 배선 패턴층이 구리(Cu)를 포함하는 경우에는, 상기 배선 패턴층이 제 1 칩(C1)과 직접 본딩될 수 없고, 별도로 접착을 위한 처리가 요구될 수 있다. 반면, 상기 배선 패턴층 상에 배치되는 상기 도금층이 주석(Sn)을 포함하는 경우에는, 상기 도금층의 표면이 순수 주석층일 수 있어, 제 1 칩(C1)과 본딩이 용이할 수 있다. 이때, 제 1 칩(C1)과 연결되는 와이어는 순수 주석층과 열과 압력만으로 쉽게 연결될 수 있어, 칩 와이어 본딩의 정확성 및 제조 공정의 편의성을 향상시킬 수 있다.
상기 제 1 도금층(131)이 배치되는 영역은 상기 제 2 도금층(132)이 배치되는 영역과 대응될 수 있다. 즉, 상기 제 1 도금층(131)이 배치되는 면적은 상기 제 2 도금층(132)이 배치되는 면적과 대응될 수 있다.
상기 도금층(130)은 주석(Sn)을 포함할 수 있다. 예를 들어, 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)은 주석(Sn)을 포함할 수 있다.
일례로, 상기 배선 패턴층(120)을 구리(Cu)로 배치하고, 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)을 주석(Sn)으로 배치할 수 있다. 상기 도금층(130)이 주석을 포함하는 경우에는, 주석(Sn)의 내식성이 우수하기 때문에, 상기 배선 패턴층(120)의 산화를 방지할 수 있다.
한편, 상기 도금층(130)의 물질은 상기 배선 전극층(120)의 물질보다 전기 전도도가 낮을 수 있다. 상기 도금층(130)은 상기 배선 전극층(120)과 전기적인 접속이 가능할 수 있다.
상기 제 1 도금층(131) 및 상기 제 2 도금층(132)은 동일한 주석(Sn)으로 형성되나, 별도의 공정으로 형성될 수 있다.
실시예에 따른 연성 회로기판의 제조 공정에 열경화와 같은 열처리 공정이 포함되는 경우에는, 상기 배선 패턴층(120)의 구리(Cu) 또는 상기 도금층(130)의 주석(Sn)의 확산 작용이 일어날 수 있다. 자세하게, 상기 보호층(140)의 경화를 통해, 상기 배선 패턴층(120)의 구리(Cu) 또는 상기 도금층(130)의 주석(Sn)의 확산 작용이 일어날 수 있다.
이에 따라, 상기 제 1 도금층(131)에서 상기 제 2 도금층(132)의 표면으로 갈수록 구리(Cu)의 확산 농도가 낮아짐에 따라, 구리(Cu)의 함량이 연속적으로 작아질 수 있다. 한편, 상기 제 1 도금층(131)에서 상기 제 2 도금층(132)의 표면으로 갈수록 주석(Sn)의 함량은 연속적으로 커질 수 있다. 이에 따라, 상기 도금층(130)의 최상부는 순수한 주석층을 포함할 수 있다.
즉, 상기 배선 패턴층(120) 및 상기 도금층(130)은 적층 계면에서의 화학작용에 의해, 상기 도금층(130)의 적어도 일부는 주석 및 구리의 합금일 수 있다. 상기 배선 패턴층(120) 상에 상기 도금층(130)을 형성한 후의 주석 및 구리의 합금의 두께보다, 상기 도금층(130) 상에 상기 보호층(140)을 경화시킨 후에 주석 및 구리의 합금의 두께는 증가할 수 있다.
상기 도금층(130)의 적어도 일부에 포함된 주석 및 구리의 합금은 CuxSny의 화학식을 가지고, 0<x+y<12일 수 있다. 예를 들어, 상기 화학식에서, x와 y의 합은 4≤x+y≤11일 수 있다. 예를 들어, 상기 도금층(130)에 포함된 주석 및 구리의 합금은 Cu3Sn 및 Cu6Sn5 중 적어도 하나를 포함할 수 있다. 자세하게, 상기 제 1 도금층(131)은 주석 및 구리의 합금층일 수 있다.
또한, 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)은 주석 및 구리의 함량이 서로 다를 수 있다. 상기 구리 배선 패턴층과 직접 접촉하는 상기 제 1 도금층(131)은 상기 제 2 도금층(132)보다 구리의 함량이 클 수 있다.
상기 제 2 도금층(132)은 상기 제 1 도금층(131)보다 주석의 함량이 클 수 있다. 상기 제 2 도금층(132)은 순수 주석층을 포함할 수 있다. 여기에서, 순수 주석이란 주석(Sn)의 함량이 50 원자% 이상인 것, 70 원자% 이상인 것, 90 원자% 이상인 것을 의미할 수 있다. 이때, 주석 이외의 원소는 구리일 수 있다. 예를 들어, 상기 제 2 도금층(132)은 주석(Sn)의 함량이 50 원자% 이상일 수 있다. 예를 들어, 상기 제 2 도금층(132)은 주석(Sn)의 함량이 70 원자% 이상일 수 있다. 예를 들어, 상기 제 2 도금층(132)은 주석(Sn)의 함량이 90 원자% 이상일 수 있다. 예를 들어, 상기 제 2 도금층(132)은 주석(Sn)의 함량이 95 원자% 이상일 수 있다. 예를 들어, 상기 제 2 도금층(132)은 주석(Sn)의 함량이 98 원자% 이상일 수 있다.
실시예에 따른 도금층은 Cu/Sn의 확산현상으로 인해, 전기화학적 마이그레이션(Electrochemical Migration Resistance)을 방지하여, 금속 성장으로 인한 합선 불량을 차단할 수 있다.
다만, 실시예는 이에 제한되지 않고, 상기 도금층(130)은 Ni/Au 합금, 금(Au), 무전해 니켈 금 도금(electroless nickel immersion gold, ENIG), Ni/Pd 합금, 유기화합물 도금(Organic Solderability Preservative, OSP) 중 어느 하나를 포함할 수 있음은 물론이다.
상기 제 1 도금층(131)은 상기 제 2 도금층(132)은 서로 대응되거나, 서로 다른 두께를 가질 수 있다. 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)의 전체 두께는 0.3㎛ 내지 1㎛일 수 있다. 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)의 전체 두께는 0.3㎛ 내지 0.7㎛일 수 있다. 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)의 전체 두께는 0.3㎛ 내지 0.5㎛일 수 있다. 상기 제 1 도금층(131) 및 상기 제 2 도금층(132) 중 어느 하나의 도금층은 0.05㎛ 내지 0.15㎛ 이하의 두께일 수 있다. 예를 들어, 상기 제 1 도금층(131) 및 상기 제 2 도금층(132) 중 어느 하나의 도금층은 0.07㎛ 내지 0.13㎛ 이하의 두께일 수 있다.
상기 보호층(140)은 상기 배선 패턴층(120) 상에 부분적으로 배치될 수 있다. 예를 들어, 상기 보호층(140)은 상기 배선 패턴층(120) 상의 상기 도금층(130) 상에 배치될 수 있다. 상기 보호층(140)은 상기 도금층(130)을 덮을 수 있어, 상기 배선 패턴층(120) 및 상기 도금층(130)의 산화에 의한 손상 또는 탈막을 방지할 수 있다.
상기 보호층(140)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)이 디스플레이 패널(30), 메인보드(40), 제 1 칩(C1) 또는 제 2 칩(C2)과 전기적으로 연결되기 위한 영역을 제외한 영역에 부분적으로 배치될 수 있다.
이에 따라, 상기 보호층(140)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)와 부분적으로 중첩될 수 있다.
상기 보호층(140)의 면적은 기판(110)의 면적보다 작을 수 있다. 상기 보호층(140)은 기판의 끝단을 제외한 영역에 배치되며, 복수 개의 오픈 영역을 포함할 수 있다.
상기 보호층(140)은 홀과 같은 형상의 제 1 오픈 영역(OA1)을 포함할 수 있다. 상기 제 1 오픈 영역(OA1)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)이 제 1 칩(C1)과 전기적으로 연결되기 상기 보호층(140)의 비배치 영역일 수 있다.
상기 보호층(140)은 홀과 같은 형상의 제 2 오픈 영역(OA2)을 포함할 수 있다. 상기 제 2 오픈 영역(OA2)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)이 제 2 칩(C2)과 전기적으로 연결되기 위한 상기 보호층(140)의 비배치 영역일 수 있다. 이에 따라, 상기 제 2 오픈 영역(OA2)에서, 상기 도금층(130)은 외부로 노출될 수 있다.
상기 제 2 오픈 영역(OA2)에서, 상기 도금층(130)의 구리의 함량은 50 원자% 이상일 수 있다. 예를 들어, 상기 도금층(130)에서의 구리의 함량은 60 원자% 이상일 수 있다. 예를 들어, 상기 도금층(130)에서의 구리의 함량은 60 원자% 내지 80 원자% 일 수 있다. 자세하게, 상기 제 2 오픈 영역(OA2)에서 측정된 상기 제 1 도금층(131)의 구리의 함량은 60 원자% 내지 80 원자% 일 수 있다.
상기 보호층(140)은 상기 메인보드(40) 또는 상기 디스플레이 패널(30)과 전기적으로 연결되기 위한 전도성 패턴부 상에 배치되지 않을 수 있다. 실시예는 상기 메인보드(40) 또는 상기 디스플레이 패널(30)과 전기적으로 연결되기 위한 전도성 패턴부 상의 상기 보호층(140)의 비배치 영역인 제 3 오픈 영역(OA3)을 포함할 수 있다. 이에 따라, 상기 제 3 오픈 영역(OA3)에서, 상기 도금층(130)은 외부로 노출될 수 있다.
상기 제 3 오픈 영역(OA3)에서, 상기 도금층(130)의 구리의 함량은 50 원자% 이상일 수 있다. 또는, 상기 제 3 오픈 영역(OA3)에서, 상기 도금층(130)의 구리의 함량은 50 원자% 미만일 수 있다.
상기 제 3 오픈 영역(OA3)은 상기 제 1 오픈 영역(OA1)보다 기판의 외곽에 위치할 수 있다. 또한, 상기 제 3 오픈 영역(OA3)은 상기 제 2 오픈 영역(OA2)보다 기판의 외곽에 위치할 수 있다.
상기 제 1 오픈 영역(OA1) 및 상기 제 2 오픈 영역(OA2)은 상기 제 3 오픈 영역(OA3)보다 기판의 중앙 영역에 위치할 수 있다.
상기 보호층(140)은 절곡 영역에 배치될 수 있다. 이에 따라, 상기 보호층(140)은 절곡시 발생할 수 있는 응력을 분산시킬 수 있다. 따라서, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판의 신뢰성을 향상시킬 수 있다.
상기 보호층(140)은 절연성 물질을 포함할 수 있다. 상기 보호층(140)은 전도성 패턴부의 표면을 보호하기 위해 도포된 후 가열하여 경화될 수 있는 다양한 물질을 포함할 수 있다. 상기 보호층(140)은 레지스트(resist)층일 수 있다. 예를 들어, 상기 보호층(140)은 유기고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일례로, 상기 보호층(140)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 보호층(140)은 수지, 경화제, 광개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시예는 이에 제한되지 않고, 상기 보호층(140)은 포토솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 보호층(140)의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 보호층(140)의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 보호층(140)의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 보호층(140)의 두께가 20㎛ 초과인 경우에는 올인원 칩 온 필름용 연성 회로기판의 두께가 증가할 수 있다. 상기 보호층(140)의 두께가 1㎛ 미만인 경우에는 올인원 칩 온 필름용 연성 회로기판에 포함된 전도성 패턴부의 신뢰성이 저하될 수 있다.
도 3b를 참조하여, 실시예에 따른 단면 올인원 칩 온 필름용 연성 회로기판(100)을 포함하는 칩 패키지를 설명한다.
실시예에 따른 단면 올인원 칩 온 필름용 연성 회로기판(100)은 기판(110), 기판의 일면 상에 배치되는 전도성 패턴부(CP) 및 상기 전도성 패턴부(CP) 상의 일 영역에 부분적으로 보호층(140)이 배치되어 형성되는 보호부(PP)를 포함할 수 있다.
상기 전도성 패턴부(CP)는 상기 배선 패턴층(120) 및 상기 도금층(130)을 포함할 수 있다.
상기 전도성 패턴부(CP) 상의 일 영역과 다른 영역 상에는 상기 보호부(PP)가 배치되지 않을 수 있다. 이에 따라, 상기 전도성 패턴부(CP) 상의 일 영역과 다른 영역 상에는 상기 전도성 패턴부(CP) 및 이격된 상기 전도성 패턴부(CP)사이의 기판(110)이 노출될 수 있다. 상기 전도성 패턴부(CP) 상의 일 영역과 다른 영역 상에는 제 1 접속부(70) 및 제 2 접속부(80)가 각각 배치될 수 있다. 자세하게, 상기 보호부(PP)가 배치되지 않는 상기 전도성 패턴부(CP)의 상면에는 제 1 접속부(70) 및 제 2 접속부(80)가 각각 배치될 수 있다.
상기 제 1 접속부(70) 및 상기 제 2 접속부(80)는 서로 다른 형상을 가질 수 있다. 예를 들어, 상기 제 1 접속부(70)는 육면체 형상일 수 있다. 자세하게, 상기 제 1 접속부(70)의 단면은 사각형 형상을 포함할 수 있다. 더 자세하게, 상기 제 1 접속부(70)의 단면은 직사각형 또는 정사각형 형상을 포함할 수 있다. 예를 들어, 상기 제 2 접속부(80)는 구형 형상을 포함할 수 있다. 상기 제 2 접속부(80)의 단면은 원형 형상을 포함할 수 있다. 또는, 상기 제 2 접속부(80)는 부분적으로, 또는 전체적으로 라운드진 형상을 포함할 수 있다. 일례로, 상기 제 2 접속부(80)의 단면 형상은 일 측면에서 평면이고, 상기 일 측면과 반대되는 타 측면에서 곡면인 것을 포함할 수 있다.
상기 제 1 접속부(70) 및 상기 제 2 접속부(80)는 서로 다른 크기를 가질 수 있다. 상기 제 1 접속부(70)는 상기 제 2 접속부(80)보다 작을 수 있다.
상기 제 1 접속부(70) 및 상기 제 2 접속부(80)의 폭은 서로 다를 수 잇다. 예를 들어, 하나의 제 1 접속부(70)의 양 측면 사이의 폭(D1)은 하나의 제 2 접속부(80)의 양 측면 사이의 폭(D2)보다 작을 수 있다.
상기 제 1 접속부(70) 상에는 상기 제 1 칩(C1)이 배치될 수 있다. 상기 제 1 접속부(70)는 전도성 물질을 포함할 수 있다. 이에 따라, 상기 제 1 접속부(70)는 상기 제 1 접속부(70)의 상면에 배치되는 상기 제 1 칩(C1) 및 상기 제 1 접속부(70)의 하면에 배치되는 상기 전도성 패턴부(CP)를 전기적으로 연결할 수 있다.
상기 제 2 접속부(80) 상에는 상기 제 2 칩(C2)이 배치될 수 있다. 상기 제 2 접속부(80)는 전도성 물질을 포함할 수 있다. 이에 따라, 상기 제 2 접속부(80)는 상기 제 2 접속부(80)의 상면에 배치되는 상기 제 2 칩(C2) 및 상기 제 2 접속부(80)의 하면에 배치되는 상기 전도성 패턴부(CP)를 전기적으로 연결할 수 있다.
실시예에 따른 단면 올인원 칩 온 필름용 연성 회로기판(100)의 동일한 일면 상에는 서로 다른 종류의 제 1 칩(C1) 및 제 2 칩(C2)이 배치될 수 있다. 자세하게, 실시예에 따른 단면 올인원 칩 온 필름용 연성 회로기판(100)의 동일한 일면 상에는 하나의 상기 제 1 칩(C1) 및 복수 개의 제 2 칩(C2)이 배치될 수 있다. 이에 따라, 칩 패키징 공정의 효율을 향상시킬 수 있다.
상기 제 1 칩(C1)은 구동 IC 칩(Drive IC chip)을 포함할 수 있다.
상기 제 2 칩(C2)은 구동 IC 칩(Drive IC chip)이외의 칩을 의미할 수 있다. 상기 제 2 칩(C2)은 구동 IC 칩(Drive IC chip) 이외의 소켓 또는 소자를 포함하는 다양한 칩을 의미할 수 있다. 예를 들어, 상기 제 2 칩(C2)은 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나인 것을 포함할 수 있다.
올인원 칩 온 필름용 연성 회로기판(100) 상에 배치되는 복수 개의 제 2 칩(C2)은 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나가 여러 개 배치되는 것을 의미할 수 있다. 일례로, 올인원 칩 온 필름용 연성 회로기판(100) 상에는 여러 개의 MLCC 칩이 배치될 수 있다.
또한, 상기 제 2 칩(C2)은 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 둘을 포함할 수 있다. 즉, 올인원 칩 온 필름용 연성 회로기판(100) 상에는 서로 다른 종류의 복수 개의 제 2 칩(C2a, C2b)이 배치될 수 있다. 예를 들어, 올인원 칩 온 필름용 연성 회로기판(100) 상에는 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 어느 하나의 제 2 칩(C2a) 및 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 상기 어느 하나와 다른 하나의 제 2 칩(C2b)을 포함할 수 있다.
자세하게, 올인원 칩 온 필름용 연성 회로기판(100) 상에는 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 어느 하나의 제 2 칩(C2a)이 복수 개로 배치될 수 있고, 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 상기 어느 하나와 다른 하나의 제 2 칩(C2b)이 복수 개로 배치되는 것을 포함할 수 있다. 일례로, 올인원 칩 온 필름용 연성 회로기판(100) 상에는 복수 개의 MLCC 칩(C2a) 및 복수 개의 전원 IC 칩(C2b)을 포함할 수 있다. 일례로, 올인원 칩 온 필름용 연성 회로기판(100) 상에는 복수 개의 MLCC 칩(C2a) 및 복수 개의 다이오드 칩(C2b)을 포함할 수 있다. 일례로, 올인원 칩 온 필름용 연성 회로기판(100) 상에는 복수 개의 MLCC 칩(C2a) 및 복수 개의 BGA 칩(C2b)을 포함할 수 있다.
실시예에서 상기 제 2 칩의 종류가 2개로 제한되는 것은 아니며, 구동 IC 칩을 제외한 다양한 칩이 모두 제 2 칩에 포함될 수 있음은 물론이다.
상기 올인원 칩 온 필름용 연성 회로기판(100)의 일단은 디스플레이 패널(30)과 연결될 수 있다. 상기 올인원 칩 온 필름용 연성 회로기판(100)의 일단은 디스플레이 패널(30)과 접착층(50)에 의해서 연결될 수 있다. 자세하게, 상기 접착층(50)의 상면에는 상기 디스플레이 패널(30)이 배치되고, 상기 접착층(50)의 하면에는 상기 올인원 칩 온 필름용 연성 회로기판(100)이 배치될 수 있다. 이에 따라, 상기 디스플레이 패널(30) 및 상기 올인원 칩 온 필름용 연성 회로기판(100)은 상기 접착층(50)을 사이에 두고 상, 하로 합착될 수 있다.
상기 올인원 칩 온 필름용 연성 회로기판(100)의 상기 일단과 반대되는 타단은 메인보드(40)와 연결될 수 있다. 상기 올인원 칩 온 필름용 연성 회로기판(100)의 상기 일단과 반대되는 타단은 메인보드(40)와 접착층(50)에 의해서 연결될 수 있다. 자세하게, 상기 접착층(50)의 상면에는 메인보드(40)가 배치되고, 상기 접착층(50)의 하면에는 상기 올인원 칩 온 필름용 연성 회로기판(100)이 배치될 수 있다. 이에 따라, 상기 메인보드(40) 및 상기 올인원 칩 온 필름용 연성 회로기판(100)은 상기 접착층(50)을 사이에 두고 상, 하로 합착될 수 있다.
상기 접착층(50)은 전도성 물질을 포함할 수 있다. 상기 접착층(50)은 전도성 입자가 접착 물질 내에 분산된 것일 수 있다. 예를 들어, 상기 접착층(50)은 이방성 전도성 필름(ACF)일 수 있다.
이에 따라, 상기 접착층(50)은 디스플레이 패널(30), 상기 올인원 칩 온 필름용 연성 회로기판(100) 및 상기 메인보드(40) 사이의 전기적인 신호를 전달함과 별도의 구성요소를 안정적으로 연결할 수 있다.
도 4 내지 도 6를 참조하여, 실시예에 따른 올인원 칩 온 필름용 연성회로기판을 포함하는 칩 패키지의 제조공정을 설명한다.
도 4를 참조하면, 기판(100)의 일면 상에 패턴 패턴층(120), 제 1 도금층(131) 및 제 2 도금층(132)을 포함하는 전도성 패턴부(CP), 및 보호층(140)을 배치하여, 올인원 칩 온 필름용 연성회로기판을 준비할 수 있다.
이때, 상기 보호층(140)은 제 1 오픈 영역(OA1) 및 제 2 오픈 영역(OA2)을 포함할 수 있다.
상기 제 1 오픈 영역(OA1)에서는 상기 제 2 도금층(132)이 노출될 수 있다. 또한, 상기 제 2 오픈 영역(OA2)에서는 상기 제 2 도금층(132)이 노출될 수 있다.
도 5 및 도 6을 참조하여, 실시예에 따른 올인원 칩 온 필름용 연성회로기판에 제 1 칩(C1)을 배치하는 제 1 단계, 및 제 2 칩(C2)을 배치하는 제 2 단계를 설명한다.
먼저, 실시예에 따른 올인원 칩 온 필름용 연성회로기판에 제 1 칩(C1)을 배치하는 단계를 설명한다.
실시예에 따른 올인원 칩 온 필름용 연성회로기판의 상기 제 1 오픈 영역(OA1)에는 제 1 접속부(70)가 배치될 수 있다.
상기 제 1 오픈 영역(OA1)에서 상기 제 2 도금층(132a)의 주석(Sn)의 함량은 50 원자% 이상일 수 있다. 상기 제 1 오픈 영역(OA1)에서 상기 제 2 도금층(132 a)은 순수 주석층을 포함할 수 있다. 예를 들어, 상기 제 1 오픈 영역(OA1)에서 상기 제 2 도금층(132a)의 주석(Sn)의 함량은 70 원자% 이상일 수 있다. 예를 들어, 상기 제 1 오픈 영역(OA1)에서 상기 제 2 도금층(132a)의 주석(Sn)의 함량은 90 원자% 이상일 수 있다. 예를 들어, 상기 제 1 오픈 영역(OA1)에서 상기 제 2 도금층(132a)의 주석(Sn)의 함량은 95 원자% 이상일 수 있다. 예를 들어, 상기 제 1 오픈 영역(OA1)에서 상기 제 2 도금층(132a)의 주석(Sn)의 함량은 98 원자% 이상일 수 있다. 상기 제 1 오픈 영역(OA1)에서 상기 제 2 도금층(132)의 주석(Sn)의 함량이 50 원자% 미만인 경우에는 상기 접속부(70)에 의한 상기 제 2 도금층(132) 및 상기 제 1 칩(C1)의 연결이 어려울 수 있다. 자세하게, 상기 제 1 오픈 영역(OA1)에서 상기 제 2 도금층(132)의 주석(Sn)의 함량이 50 원자% 미만인 경우에는 상기 접속부(70)에 의한 상기 제 2 도금층(132) 및 상기 제 1 칩(C1)의 본딩에 의한 연결이 어려울 수 있다.
상기 제 1 접속부(70)는 금(Au)을 포함할 수 있다. 상기 제 1 접속부(70)는 골드 범프일 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성회로기판에 하나의 제 1 칩(C1)을 배치하기 위해서는 복수 개의 상기 제 1 접속부(70)가 상기 제 1 칩(C1) 및 상기 제 2 도금층(132a) 사이에 배치될 수 있다.
상기 제 1 오픈 영역(OA1)의 상기 제 2 도금층(132)은 주석(Sn)의 함량이 50 원자% 이상임에 따라, 금(Au)을 포함하는 상기 제 1 접속부(70)와 밀착특성이 우수할 수 있다. 실시에에 따른 올인원 칩 온 필름용 연성회로기판을 포함하는 칩 패키지는 상기 제 1 접속부(70)를 통해 상기 제 1 칩(C1)과 전도성 패턴의 전기적인 연결이 우수할 수 있어, 신뢰성이 향상될 수 있다.
다음으로, 실시예에 따른 올인원 칩 온 필름용 연성회로기판에 제 2 칩(C2)을 배치하는 단계를 설명한다.
실시예에 따른 올인원 칩 온 필름용 연성회로기판의 상기 제 2 오픈 영역(OA2)에는 제 2 접속부(80)가 배치된다.
실시예에 따른 올인원 칩 온 필름용 연성회로기판에 제 2 칩(C2)을 배치하기 위해서는, 마스크(M)를 통해서 제 2 접속부(80)가 배치되는 영역과 대응되는 부분에만 선택적으로 열(H)을 공급할 수 있다. 자세하게, 실시예는 선택적인 리플로우(selective reflow) 공정을 통해서 제 2 칩(C2)을 연결하기 위한 제 2 접속부(80)가 배치되는 영역에 선택적으로 열의 공급을 할 수 있다.
자세하게, 실시예에 따른 올인원 칩 온 필름용 연성회로기판은 상기 제 1 칩(C1)을 실장한 이후에 제 2 칩(C2)을 배치하는 경우에도, 선택적인 리플로우(selective reflow) 공정을 통한 부분적인 열공급이 가능할 수 있다.
즉, 실시예에 따른 제조 공정은 마스크를 통해 상기 제 1 오픈 영역(OA)이 열이 노출되는 것을 방지할 수 있다. 이에 따라, 상기 제 1 오픈 영역(OA)에 배치되는 상기 제 2 도금층이 열 공급에 의하여 순수 주석층으로부터 주석 및 구리의 합금층으로 변성되는 것을 방지할 수 있다. 이에 따라, 하나의 올인원 칩 온 필름용 연성 회로기판(100) 상에 서로 다른 제 1 칩(C1) 및 제 2 칩(C2)을 실장하는 경우에도, 상기 제 1 오픈 영역에서 상기 제 2 도금층(132a)의 주석(Sn)의 함량은 50 원자% 이상일 수 있어, 구동 IC 칩의 조립(assembly)이 우수할 수 있다.
한편, 상기 제 2 오픈 영역(OA2)과 대응되는 영역에 마스크의 홀이 배치될 수 있다. 이에 따라, 상기 제 2 오픈 영역(OA2)에서 열에 의해 노출되는 도금층은 주석 및 구리의 합금층으로 변성될 수 있다.
자세하게, 마스크의 홀을 통해 열에 의해 노출되는 상기 제 2 도금층(132)의 일 부분은 주석/구리의 확산현상이 추가적으로 진행될 수 있다. 이에 따라, 상기 제 2 오픈 영역(OA2)에서 상기 제 2 도금층(132b)의 주석(Sn)의 함량은 50 원자% 미만일 수 있다. 상기 제 2 오픈 영역(OA2)에서 상기 제 2 도금층(132b)은 구리(Cu) 및 주석(Sn)의 합금층일 수 있다.
상기 제 2 접속부(80)는 금(Au) 이외의 금속을 포함할 수 있다. 이에 따라, 상기 제 2 접속부(80)는 상기 제 2 접속부(80)의 하부에 위치한 상기 제 2 도금층(132b)이 순수 주석층이 아닌 경우에도, 상기 제 2 칩(C2)과의 조립 성능이 우수할 수 있다. 또한, 상기 제 2 접속부(80)는 금(Au) 이외의 금속을 포함할 수 있어, 제조 비용을 저감시킬 수 있다.
예를 들어, 상기 제 2 접속부(80)는 구리(Cu), 주석(Sn), 알루미늄(Al), 아연(Zn), 인듐(In), 납(Pb), 안티몬(Sb), 비스무트(bi), 은(Ag), 니켈(Ni) 중 적어도 하나를 포함할 수 있다.
상기 제 2 접속부(80)는 솔더 범프일 수 있다. 상기 제 2 접속부(80)는 솔더볼일 수 있다. 상기 리플로우 공정의 온도에서 솔더볼은 용융될 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성회로기판에 하나의 제 2 칩(C2)을 배치하기 위해서는 복수 개의 상기 제 2 접속부(80)가 상기 제 2 칩(C2) 및 상기 제 2 도금층(132b) 사이에 배치될 수 있다.
상기 리플로우 공정의 온도에서, 제 2 칩(C2)은 제 2 접속부(80)를 통해 상기 제 2 오픈 영역(OA2) 상의 제 2 도금층(132b)과 우수한 본딩이 가능할 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성회로기판은 상기 제 1 오픈 영역에서 제 1 접속부(70)를 통해 상기 제 1 칩(C1)의 연결이 우수한 동시에, 제 2 오픈 영역에서 제 2 접속부(80)를 통해 상기 제 2 칩(C2)의 연결이 우수할 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성회로기판은 제 1 오픈 영역(OA1) 및 제 2 오픈 영역(OA2)에 서로 다른 Sn 함량을 가지는 도금층을 포함할 수 있어, 상기 제 1 칩(C1)의 조립 성능이 우수한 동시에, 상기 제 2 칩(C2)의 조립 성능이 우수할 수 있다.
비교예와 같이, 제 1 인쇄회로기판에 제 1 칩을 실장하고, 제 2 인쇄회로기판에 제 2 칩을 실장한 이후에, 제 1 칩을 구비한 제 1 인쇄회로기판과 제 2 칩을 구비한 제 2 인쇄회로기판을 접착층으로 본딩하는 경우에는 제 1 칩의 열적 변성에 의한 문제가 발생하지 않을 수 있다.
그러나, 실시예와 같이 하나의 기판 상에 서로 다른 제 1 칩 및 제 2 칩을 실장하는 경우에는 제 1 칩을 연결하기 위한 보호층의 제 1 오픈 영역에서 제 2 도금층이 열에 의하여 변성됨에 따라, 제 1 접속부에 의한 제 1 칩의 조립이 어려운 문제점이 있었다.
발명자는 이와 같은 문제를 해결하기 위해서, 선택적인 리플로우 공정을 통해 올인원 칩 온 필름용 연성 회로기판 상에 제 1 칩 및 제 2 칩을 차례로 배치하였다. 이에 따라, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지는 제 1 오픈 영역에서의 상기 제 2 도금층의 주석의 함량과, 제 1 오픈 영역에서의 상기 제 2 도금층의 주석의 함량이 다를 수 있다. 따라서, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지는 서로 다른 상기 제 1 칩(C1) 및 상기 제 2 칩(C2)의 우수한 전기적 연결이 가능할 수 있다.
상기 제 1 오픈 영역에서의 순수 주석층을 포함하는 상기 제 2 도금층은 금(Au)을 포함하는 제 1 접속부를 통해 구동 IC 칩인 제 1 칩의 안정적인 실장이 가능할 수 있다. 또한, 상기 제 2 오픈 영역에서의 구리 및 주석 합금층을 포함하는 상기 제 2 도금층은 금(Au) 이외의 금속을 포함하는 제 2 접속부를 통해 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나인 제 2 칩의 안정적인 실장이 가능할 수 있다.
이에 따라, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지는 하나의 올인원 연성 회로기판 상에 서로 다른 종류의 제 1 칩 및 제 2 칩의 실장이 우수한 수율로 가능할 수 있다.
또한, 기존의 복수 개의 인쇄회로기판을 하나의 올인원 칩 온 필름용 연성 회로기판으로 대체할 수 있어, 디스플레이 패널과 메인보드를 연결하기 위한 올인원 칩 온 필름용 연성 회로기판의 소형화 및 박형화가 가능할 수 있다.
따라서, 실시예의 올인원 칩 온 필름용 연성 회로기판을 포함하는 전자 디바이스는 카메라 모듈, 홍체 인식 모듈 등과 같이 다양한 기능부의 탑재가 용이할 수 있다. 또한, 실시예의 올인원 칩 온 필름용 연성 회로기판를 포함하는 전자 디바이스는 배터리 공간을 확장할 수 있다.
또한, 올인원 칩 온 필름용 연성 회로기판은 롤투롤 공정을 통하여 제조할 수 있고, 올인원 칩 온 필름용 연성 회로기판 상의 칩의 실장은 선택적인 리플로우 공정을 통해 가능할 수 있어, 제조 공정의 편의성 및 제조 수율이 향상될 수 있다.
앞서 살펴본 바와 같이, 단면 올인원 칩 온 필름용 연성회로기판을 포함하는 칩 패키지는 제 1 칩, 제 2 칩, 디스플레이 패널 및 메인보드가 모두 동일한 일면에 연결될 수 있다.
이와 같은 단면 올인원 칩 온 필름용 연성회로기판는 고해상도(QHD)를 가지는 회로를 구현하기 어려울 수 있다.
최근, 스마트폰, 텔레비전, 모니터, 전자종이, 웨어러블 디바이스 등의 디스플레이부를 가지는 다양한 전자 디바이스는 고해상도 디스플레이를 구현이 요구된다.
이에 따라, 실시예에 따른 올인원 칩 온 필름용 연성회로기판은 양면 올인원 칩 온 필름용 연성회로기판을 포함할 수 있다.
양면 올인원 칩 온 필름용 연성회로기판은 고해상도 디스플레이를 구현하기 위해서, 전도성 패턴층이 기판의 양면에 위치할 수 있다.
도 7, 도 8a, 도 8b, 도 9 및 도 10을 참조하여, 실시예에 따른 양면 올인원 칩 온 필름용 연성회로기판을 설명한다. 앞서 설명한 단면 올인원 칩 온 필름용 연성 회로기판과 동일한 구성요소에 대해서는 동일한 도면을 부여한다. 각각의 구성요소의 두께, 각각의 구성요소의 물질 등 앞서 설명한 것과 중복되는 설명은 제외한다.
도 7, 도 8a, 도 8b, 도 9는 제 1 칩의 실장을 중심으로 도시한 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판의 다양한 단면도이다. 즉, 도 7, 도 8a, 도 8b, 도 9는 제 1 칩을 실장하기 위한 제 1 전도성 패턴부의 다양한 단면 구조를 설명하기 위한 도면들이다.
도 7, 도 8a, 도 8b, 도 9 및 도 10을 참조하면, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 양면 상에 전극 패턴부를 가지는 양면 올인원 칩 온 필름용 연성 회로기판일 수 있다.
실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 기판(110), 상기 기판(110) 상에 배치되는 배선 패턴층(120), 도금층(130) 및 보호층(140)을 포함할 수 있다.
실시예에 따른 기판(110)의 일면 상에 배선 패턴층(120), 도금층(130) 및 보호층(140)을 배치한 후, 상기 일면과 반대되는 타면 상에 배선 패턴층(120), 도금층(130) 및 보호층(140)을 배치할 수 있다.
즉, 실시예에 따른 기판(110)의 일면 상에 상부 배선 패턴층, 상부 도금층 및 상부 보호층이 배치될 수 있고, 상기 일면과 반대되는 타면 상에 하부 배선 패턴층, 하부 도금층 및 하부 보호층이 배치될 수 있다.
상부 배선 패턴층은 하부 배선 패턴층과 서로 대응되는 금속 물질을 포함할 수 있다. 이에 따라, 공정 효율이 향상될 수 있다. 다만, 실시예는 이에 제한되지 않고, 다른 전도성 물질을 포함할 수 있음은 물론이다.
상부 배선 패턴층의 두께는 하부 배선 패턴층의 두께와 서로 대응될 수 있다. 이에 따라, 공정 효율이 향상될 수 있다.
상부 도금층은 하부 도금층과 서로 대응되는 금속 물질을 포함할 수 있다. 이에 따라, 공정 효율이 향상될 수 있다. 다만, 실시예는 이에 제한되지 않고, 다른 전도성 물질을 포함할 수 있음은 물론이다.
상부 도금층의 두께는 하부 도금층의 두께와 서로 대응될 수 있다. 이에 따라, 공정 효율이 향상될 수 있다.
상기 기판(110)은 관통홀을 포함할 수 있다. 상기 기판(110)은 복수 개의 관통홀을 포함할 수 있다. 상기 기판(110)의 복수 개의 관통홀은 기계적인 공정 또는 화학적인 공정에 의해서 각각 또는 동시에 형성될 수 있다. 예를 들어, 상기 기판(110)의 복수 개의 관통홀은 드릴 공정 또는 식각 공정에 의해서 형성될 수 있다. 일례로, 상기 기판의 관통홀은 레이저를 통한 펀칭 및 디스미어 공정을 통해 형성될 수 있다. 상기 디스미어 공정은 상기 관통홀의 내측면에 부착된 폴리이미드 스미어를 제거하는 공정일 수 있다. 상기 디스미어 공정에 의해, 상기 폴리이미드 기판의 내측면은 직선과 유사한 경사면을 가질 수 있다.
상기 기판(110) 상에는 배선 패턴층(120), 도금층(130), 및 보호층(140)이 배치될 수 있다. 자세하게, 상기 기판(110)의 양면 상에는 배선 패턴층(120), 도금층(130), 및 보호층(140)이 각각 차례대로 배치될 수 있다.
상기 배선 패턴층(120)은 증착(evaporation), 도금(plating), 스퍼터링(sputtering) 중 적어도 하나의 방법으로 형성될 수 있다.
일례로, 회로를 형성하기 위한 배선층은 스퍼터링 후 전해도금에 의하여 형성될 수 있다. 일례로, 회로를 형성하기 위한 배선층은 무전해 도금에 의해 형성된 구리 도금층일 수 있다. 또는, 상기 배선층은 무전해 도금에 및 전해 도금에 의해 형성된 구리 도금층일 수 있다.
다음으로, 상기 배선층 상에 드라이필름을 라미네이션한 다음, 노광, 현상 및 에칭 공정을 통해, 연성회로기판의 양면, 즉 상면과 하면에 패턴화된 배선층을 형성할 수 있다. 이에 따라, 상기 배선 패턴층(120)을 형성할 수 있다.
상기 기판(110)을 관통하는 비아홀(V1, V2, V3)의 내부에는 전도성 물질이 채워질 수 있다. 비아홀의 내부에 채워지는 전도성 물질은 상기 배선 패턴층(120)과 서로 대응되거나 서로 다른 전도성 물질일 수 있다. 예를 들어, 비아홀의 내부에 채워지는 전도성 물질은 구리(Cu), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 은(Ag), 몰리브덴(Mo). 금(Au), 티타튬(Ti) 및 이들의 합금 중 적어도 하나의 금속을 포함할 수 있다. 상기 기판(110)의 상면의 전도성 패턴부(CP)의 전기적인 신호는 상기 비아홀에 채워진 전도성 물질을 통해서 상기 기판(110)의 하면의 전도성 패턴부(CP)에 전달될 수 있다.
그 다음으로, 상기 배선 패턴층(120) 상에는 도금층(130)이 형성될 수 있다.
그 이후에는, 전도성 패턴부(CP) 상에 보호부(PP)을 스크린 인쇄할 수 있다.
전도성 패턴부(CP)는 상기 배선 패턴층(120) 및 상기 도금층(130)를 포함할 수 있다. 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 대응되거나 서롤 다를 수 있다. 상기 제 1 도금층(131)의 면적은 상기 제 2 도금층(132)의 면적과 서로 대응되거나 서로 다를 수 있다.
도 7을 참조하면, 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 대응될 수 있다. 상기 제 1 도금층(131)의 면적은 상기 제 2 도금층(132)의 면적과 서로 대응될 수 있다.
도 8을 참조하면, 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 다를 수 있다. 상기 배선 패턴층(120)의 면적은 상기 제 1 도금층(131)의 면적과 대응될 수 있다. 상기 제 1 도금층(131)의 면적은 상기 제 2 도금층(132)의 면적과 서로 다를 수 있다. 예를 들어, 상기 제 1 도금층(131)의 면적은 상기 제 2 도금층(132)의 면적보다 클 수 있다.
도 9를 참조하면, 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 다를 수 있다.
도 10을 참조하면, 상기 기판(110)의 일면에서 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 다르고, 상기 기판(110)의 타면에서 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 대응될 수 있다.
상기 보호층(140)은 상기 기판(110) 상에 직접 접촉하며 배치되거나, 상기 배선 패턴층(120) 상에 직접 접촉하며 배치되거나, 상기 제 1 도금층(131) 상에 직접 접촉하며 배치되거나, 상기 제 2 도금층(132) 상에 직접 접촉하며 배치될 수 있다.
도 7을 참조하면, 상기 배선 패턴층(120) 상에 상기 제 1 도금층(131)이 배치되고, 상기 제 1 도금층(131) 상에 상기 제 2 도금층(132)이 형성되고, 상기 제 2 도금층(132) 상에 부분적으로 상기 보호층(140)이 배치될 수 있다.
도 8a, 도 8b를 참조하면, 상기 배선 패턴층(120) 상에 상기 제 1 도금층(131)이 배치되고, 상기 제 1 도금층(131) 상에 부분적으로 상기 보호층(140)이 배치될 수 있다. 상기 제 2 도금층(132)은 상기 도금층(131) 상의 상기 보호층(140)이 배치된 영역 이외의 영역에 배치될 수 있다.
상기 보호층(140)의 하면이 접촉하는 상기 제 1 도금층(131)은 구리 및 주석의 합금층일 수 있다. 상기 보호층(140)의 측면과 접촉하는 상기 제 2 도금층(132)은 순수 주석층을 포함할 수 있다. 이에 따라, 상기 보호층(140)과 상기 제 1 도금층(131) 사이에 공동부가 형성됨에 따른 보호층의 탈막을 방지할 수 있고, 위스커의 형성을 방지할 수 있어, 보호층의 밀착력을 높일 수 있다. 따라서, 실시예는 2층의 도금층을 포함할 수 있어, 신뢰성이 높은 전자 디바이스를 제공할 수 있다.
또한, 상기 배선 패턴층(120) 상에 단일층의 주석 도금층(131)만을 배치하고, 하나의 주석 도금층(131) 상에 보호층(140)을 배치하는 경우에는 보호층(140)의 열 경화시에 상기 주석 도금층(131)이 가열됨에 따라, 상기 주석 도금층(131) 내에 구리가 확산될 수 있다. 이에 따라, 상기 주석 도금층(131)은 주석 및 구리의 합금층이 될 수 있으므로, 골드 범프를 가지는 제 1 칩의 실장이 견고하게 이루어질 수 없는 문제점이 있다. 따라서, 실시예에 따른 도금층(130)은 기판으로부터 멀어질수록 주석의 농도가 연속적으로 증가할 수 있는 제 1 도금층(131) 및 제 2 도금층(132)이 요구된다.
도 9를 참조하면, 상기 배선 패턴층(120) 상에 상기 제 1 도금층(131)이 배치되고, 상에 상기 제 1 도금층(131) 상에 부분적으로 상기 보호층(140)이 배치될 수 있다. 상기 제 2 도금층(132)은 상기 도금층(131) 상의 상기 보호층(140)이 배치된 영역 이외의 영역에 배치될 수 있다.
이때, 상기 배선 패턴층(120)은 제 1 배선 패턴층(121) 및 제 2 배선 패턴층(122)을 포함할 수 있다. 즉, 상기 기판 상에는 복수 개의 배선 패턴층이 배치될 수 있다.
또한, 도면에는 도시하지 않았으나, 상기 기판(110)과 상기 제 1 배선 패턴층(121) 사이에는 상기 기판(110)과 상기 제 1 배선 패턴층(121)의 밀착력을 향상하기 위한 금속 시드층을 더 포함할 수 있다. 이때, 금속 시드층은 스퍼터링에 의해 형성할 수 있다. 금속 시드층은 구리를 포함할 수 있다.
상기 제 1 배선 배턴층(121) 및 상기 제 2 배선 패턴층(122)은 서로 대응되거나 서로 다른 공정으로 형성될 수 있다.
상기 제 1 배선 배턴층(121)은 0.1㎛ 내지 0.5㎛ 두께로 구리를 스퍼터링하여 형성될 수 있다. 상기 제 1 배선 배턴층(121)은 기판의 상부, 하부 및 관통홀의 내측면에 배치될 수 있다. 이때, 상기 제 1 배선 배턴층(121)의 두께가 얇기 때문에, 관통홀의 내측면은 서로 이격될 수 있다.
다음으로, 상기 제 2 배선 패턴층(122)은 상기 제 1 배선 패턴층(121) 상에 배치될 수 있다. 또한, 상기 제 2 배선 패턴층(122)은 도금에 의하여 관통홀의 내부에 전체적으로 채워질 수 있다.
상기 제 1 배선 패턴층(121)은 스퍼터링에 의하여 형성되기 때문에, 상기 기재(110) 또는 상기 금속 시드층과의 밀착력이 우수한 장점을 가지지만, 제조 비용이 높기 때문에, 상기 제 1 배선 패턴층(121) 상에 다시, 도금에 의한 상기 제 2 배선 패턴층(122)을 형성함으로써, 제조 비용을 저감시킬 수 있다. 또한, 별도로 기판의 관통홀에 전도성 물질을 채우지 않고, 상기 제 1 배선 패턴층(121) 상에 상기 제 2 배선 패턴층(122)을 배치함과 동시에 비아홀 내에 구리가 충진될 수 있으므로, 공정 효율이 향상될 수 있다. 또한, 비아홀 내에 보이드가 형성되는 것을 방지할 수 있어, 신뢰성이 높은 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 전자 디바이스를 제공할 수 있다.
도 10을 참조하면, 상기 기판의 일면에는 복수 개의 보호층(140)이 배치될 수 있다. 상기 보호층은 제 1 보호층(141) 및 제 2 보호층(142)을 포함할 수 있다.
예를 들어, 상기 기판의 일면 상에 제 1 보호층(141)이 부분적으로 배치되고, 상기 보호층(141)이 배치되는 영역 이외의 영역 상에 상기 배선 패턴층(120)이 배치될 수 있다.
상기 보호층(141) 상에는 상기 제 2 보호층(142)이 배치될 수 있다. 상기 제 2 보호층(142)은 상기 제 1 보호층(141) 및 상기 배선 패턴층(120)을 덮으며, 상기 제 1 보호층(141)보다 큰 영역에 배치될 수 있다.
상기 보호층(142)은 상기 제 1 보호층(141)의 상면을 감싸면서 상기 보호층(141)과 대응되는 영역 상에 배치될 수 있다. 상기 제 2 보호층(142)의 폭은 상기 보호층(141)보다 클 수 있다. 이에 따라, 상기 제 2 보호층(142)의 하면은 상기 배선 패턴층(120) 및 상기 제 1 보호층(141)과 접촉할 수 있다. 이에 따라, 상기 제 2 보호층(142)은 상기 제 1 보호층(141)과 상기 배선 패턴층(120)의 계면에서 응력이 집중되는 것을 완화할 수 있다. 따라서, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판의 벤딩시 발생할 수 있는 탈막 또는 크랙의 발생을 낮출 수 있다.
상기 제 2 보호층(142)이 배치되는 영역 이외의 영역에는 상기 도금층(130)이 배치될 수 있다. 자세하게, 상기 제 2 보호층(142)이 배치되는 영역 이외의 영역에서, 상기 배선 패턴층(120) 상에 상기 제 1 도금층(131)이 배치되고, 상에 상기 제 1 도금층(131) 상에 상기 제 2 도금층(132)이 차례대로 배치될 수 있다.
상기 기판의 상기 일면과 반대되는 타면 상에는 배선 패턴층(120)이 배치될 수 있다. 배선 패턴층(120) 상에는 상기 도금층(130)이 배치될 수 있다. 상기 도금층(130) 상에는 부분적으로 보호층(140)이 배치될 수 있다.
상기 기판의 일면에 배치되는 보호층과 상기 기판의 타면에 배치되는 보호층의 폭은 서로 대응되거나 서로 다를 수 있다.
도면에서는 기판의 일면에만 복수 개의 보호층이 배치되는 것을 도시하였으나, 실시예는 이에 제한되지 않고, 상기 기판의 양면에 각각 복수 개의 보호층을 포함할 수 있음은 물론이다. 또한, 기판의 일면에만 복수 개 또는 하나의 보호층이 배치될 수 있음은 물론이다.
또한, 상기 기판의 일면 또는 양면의 구조는 도 7, 도 8a, 도 9, 도 10 중 적어도 하나에 따른 전도성 패턴부, 보호부의 구조를 조합하여 다양하게 배치할 수 있음은 물론이다.
도 7, 도 8a, 도 8b, 도 9, 도 11 및 도 12를 참조하여, 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100) 상에 실장되는 제 1 칩(C1), 디스플레이 패널(30) 및 메인보드(40)와의 연결관계를 설명한다.
실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)은 관통홀을 포함하는 기판(100); 상기 관통홀을 포함하는 기판의 양면 상에 각각 배치되는 배선 패턴층(120); 상기 배선 패턴층(120) 상에 배치되는 제 1 도금층(131); 상기 제 1 도금층(131) 상에 배치되는 제 2 도금층(132); 및 상기 배선 패턴층 상에 부분적으로 배치되는 보호층(140)을 포함할 수 있다.
상기 보호층(140)이 형성되는 상기 보호층(140)의 배치 영역은 상기 보호부(PP)일 수 있다. 상기 보호층이 형성되지 않는 상기 보호부(PP) 이외의 영역에서 상기 전도성 패턴부(CP)는 외부로 노출될 수 있다. 즉, 보호층의 오픈 영역 내지 전도성 패턴부 상에 보호부가 배치되지 않는 영역에서 상기 전도성 패턴부(CP)는 상기 제 1 칩(C1), 상기 디스플레이 패널(30) 및 상기 메인보드(40)와 전기적으로 연결될 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판의 리드 패턴부 및 테스트 패턴부는 보호부와 중첩되지 않을 수 있다. 즉, 상기 리드 패턴부 및 상기 테스트 패턴부는 보호층에 의해 덮여있지 않은 오픈 영역에 위치한 전도성 패턴부를 의미할 수 있고, 기능에 따라서 리드 패턴부 및 테스트 패턴부로 구별될 수 있다.
상기 리드 패턴부는 상기 제 1 칩, 상기 제 2 칩, 상기 디스플레이 패널 또는 상기 메인보드와 연결되기 위한 전도성 패턴부를 의미할 수 있다.
상기 테스트 패턴부는 실시예에 따른 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패지의 제품의 불량여부를 확인하기 위한 전도성 패턴부를 의미할 수 있다.
상기 리드 패턴부는 위치에 따라서 이너 리드 패턴부 및 아우터 리드 패턴부로 구별될 수 있다. 상기 제 1 칩(C1)과 상대적으로 가까이 놓여있고, 보호층에 의해 중첩되지 않는 전도성 패턴부의 일 영역은 이너 리드 패턴부로 표현될 수 있다. 상기 제 1 칩(C1)과 상대적으로 멀리 놓여있고, 보호층에 의해 중첩되지 않는 전도성 패턴부의 일 영역은 아우터 리드 패턴부로 표현될 수 있다.
도 7, 도 8a, 도 8b, 도 9, 도 11 및 도 12를 참조하면, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 제 1 서브 제 1 이너 리드 패턴부(I1a), 제 2 서브 제 1 이너 리드 패턴부(I1b), 제 3 서브 제 1 이너 리드 패턴부(I1c) 및 제 4 서브 제 1 이너 리드 패턴부(I1d)를 포함할 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 제 1 서브 제 1 아우터 리드 패턴부(O1a), 제 2 서브 제 1 아우터 리드 패턴부(O1b), 제 3 서브 제 1 아우터 리드 패턴부(O1c) 및 제 4 서브 제 1 아우터 리드 패턴부(O1d)를 포함할 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 제 1 테스트 패턴부 (T1) 및 제 2 테스트 패턴부 (T2)를 포함할 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)의 일면 상에는 상기 제 1 서브 제 1 이너 리드 패턴부(I1a), 상기 제 2 서브 제 1 이너 리드 패턴부(I1b), 상기 제 3 서브 제 1 이너 리드 패턴부(I1c), 상기 제 1 서브 제 1 아우터 리드 패턴부(O1a), 및 상기 제 2 서브 제 1 아우터 리드 패턴부(O1b)가 배치될 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)의 상기 일면과 반대되는 타면 상에는 상기 제 4 서브 제 1 이너 리드 패턴부(I1d), 상기 제 3 서브 제 1 아우터 리드 패턴부(O1c), 상기 제 4 서브 제 1 아우터 리드 패턴부(O1d), 상기 제 1 테스트 패턴부(T1) 및 상기 제 2 테스트 패턴부(T2)를 포함할 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)의 일면 상에 배치되는 상기 제 1 칩(C1)은 제 1 접속부(70)를 통해, 상기 제 1 서브 제 1 이너 리드 패턴부(I1a), 상기 제 2 서브 제 1 이너 리드 패턴부(I1b) 또는 상기 제 3 서브 제 1 이너 리드 패턴부(I1c)와 연결될 수 있다.
상기 제 1 접속부(70)는 위치 및/또는 기능에 따라, 제 1 서브 제 2 접속부(71), 제 2 서브 제 1 접속부(72) 및 제 3 서브 제 1 접속부(73)를 포함할 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)의 일면 상에 배치되는 상기 제 1 칩(C1)은 상기 제 1 서브 제 1 접속부(71)를 통해 상기 제 1 서브 제 1 이너 리드 패턴부(I1a)와 전기적으로 연결될 수 있다.
상기 제 1 서브 제 1 이너 리드 패턴부(I1a)는 상기 기판(110)의 상면을 따라 제 2 비아홀(V2)과 인접한 제 1 서브 제 1 아우터 리드 패턴부(O1a)까지 전기적인 신호를 전달할 수 있다. 상기 제 2 비아홀(V2) 및 상기 제 1 서브 제 1 아우터 리드 패턴부(O1a)는 전기적으로 연결될 수 있다. 즉, 상기 제 1 서브 제 1 이너 리드 패턴부(I1a) 및 상기 제 1 서브 제 1 아우터 리드 패턴부(O1a)는 일 방향으로 연장되는 전도성 패턴부의 일단 및 타단일 수 있다.
예를 들어, 상기 제 1 서브 제 1 아우터 리드 패턴부(O1a) 상에는 상기 메인보드(40)가 접착층(50)을 통해 연결될 수 있다. 이에 따라, 상기 제 1 칩으로부터 전달되는 신호는 상기 제 1 서브 제 1 이너 리드 패턴부(I1a) 및 상기 제 1 서브 제 1 아우터 리드 패턴부(O1a)를 거쳐 상기 메인보드(40)에 까지 전달될 수 있다.
또한, 상기 제 1 서브 제 1 이너 리드 패턴부(I1a)는 상기 기판(110)의 상면을 따라 제 2 비아홀(V2)까지 전기적으로 연결되고, 상기 제 2 비아홀(V2)에 충진된 전도성 물질을 통해 상기 기판(110)의 하면을 따라 상기 제 2 비아홀(V2)에 인접한 제 3 서브 제 1 아우터 리드 패턴부(O1c)까지 전기적인 신호를 전달 할 수 있다. 상기 제 2 비아홀(V2)은 상기 제 3 서브 제 1 아우터 리드 패턴부(O1c)와 전기적으로 연결될 수 있다. 따라서, 도면에는 도시하지 않았으나, 상기 제 3 서브 제 1 아우터 리드 패턴부(O1c) 상에 상기 메인보드(40)가 접착층(50)을 통해 전기적으로 연결될 수 있음은 물론이다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)의 일면 상에 배치되는 상기 제 1 칩(C1)은 상기 제 2 서브 제 1 접속부(72)를 통해 상기 제 2 서브 제 1 이너 리드 패턴부(I1b)와 전기적으로 연결될 수 있다.
상기 기판(110)의 상면에 배치되는 상기 제 2 서브 제 1 이너 리드 패턴부(I1b)는 상기 제 2 서브 제 1 이너 리드 패턴부(I1b)의 하부에 위치한 제 1 비아홀(V1)에 충진된 전도성 물질을 통해 상기 기판(110)의 하면을 따라 상기 제 1 비아홀(V1)과 인접한 제 4 서브 제 1 이너 리드 패턴부(I1d) 및 상기 제 1 테스트 패턴부(T1)에 전기적인 신호를 전달할 수 있다. 상기 제 1 비아홀(V1), 상기 제 1 테스트 패턴부(T1) 및 상기 제 4 서브 제 1 이너 리드 패턴부(I1d)는 기판의 하면에서 전기적으로 연결될 수 있다.
상기 제 4 서브 제 1 이너 리드 패턴부(I1d) 및 제 4 서브 제 1 아우터 리드 패턴부(O1d)에는 디스플레이 패널(30)이 부착될 수 있다.
상기 제 1 테스트 패턴부(T1)는 상기 제 1 비아홀(V1)을 통해 전달될 수 있는 전기적인 신호의 불량을 확인할 수 있다. 예를 들어, 상기 제 1 테스트 패턴부(T1)를 통해, 상기 제 4 서브 제 1 이너 리드 패턴부(I1d)에 전달되는 신호의 정확성을 확인할 수 있다. 자세하게, 상기 제 1 테스트 패턴부(T1)에서 전압 또는 전류를 측정함에 따라, 상기 제 1 칩과 상기 디스플레이 패널 사이에 위치하는 전도성 패턴부의 단락이나 쇼트의 발생여부 내지 발생 위치를 확인할 수 있어, 제품의 신뢰성을 향상시킬 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)의 일면 상에 배치되는 상기 제 1 칩(C1)은 상기 제 3 서브 제 1 접속부(73)를 통해 상기 제 3 서브 제 1 이너 리드 패턴부(I1c)와 전기적으로 연결될 수 있다.
상기 제 3 서브 제 1 이너 리드 패턴부(I1c)는 상기 기판(110)의 상면을 따라 제 3 비아홀(V3)과 인접한 제 2 서브 제 1 아우터 리드 패턴부(O1b)까지 전기적인 신호를 전달할 수 있다. 상기 제 3 비아홀(V3) 및 상기 제 2 서브 제 1 아우터 리드 패턴부(O1b)는 전기적으로 연결될 수 있다. 즉, 상기 제 3 서브 제 1 이너 리드 패턴부(I1c) 및 상기 제 2 서브 제 1 아우터 리드 패턴부(O1b)는 일 방향으로 연장되는 전도성 패턴부의 일단 및 타단일 수 있다.
또한, 상기 제 3 서브 제 1 이너 리드 패턴부(I1c)는 상기 기판(110)의 상면을 따라 제 3 비아홀(V3)까지 전기적으로 연결되고, 상기 제 3 비아홀(V3)에 충진된 전도성 물질을 통해 상기 기판(110)의 하면을 따라 상기 제 3 비아홀(V3)에 인접한 제 4 서브 제 1 아우터 리드 패턴부(O1d) 및 상기 제 2 테스트 패턴부(T2)에 전기적인 신호를 전달 할 수 있다.
상기 제 2 비아홀(V2), 상기 제 4 서브 제 1 아우터 리드 패턴부(O1d) 및 상기 제 2 테스트 패턴부(T2)는 기판의 하면에서 전기적으로 연결될 수 있다.
앞서 설명한 바와 같이, 상기 제 4 서브 제 1 이너 리드 패턴부(I1d) 및 제 4 서브 제 1 아우터 리드 패턴부(O1d) 상에는 상기 디스플레이 패널(30)이 접착층(50)을 통해 부착될 수 있다.
상기 제 2 테스트 패턴부(T2)는 상기 제 3 비아홀(V3)을 통해 전달될 수 있는 전기적인 신호의 불량을 확인할 수 있다. 예를 들어, 상기 제 2 테스트 패턴부(T2)를 통해, 상기 제 4 서브 제 1 아우터 리드 패턴부(O1d)에 전달되는 신호의 정확성을 확인할 수 있다. 자세하게, 상기 제 2 테스트 패턴부(T2)에서 전압 또는 전류를 측정함에 따라, 상기 제 1 칩과 상기 디스플레이 패널 사이에 위치하는 전도성 패턴부의 단락이나 쇼트의 발생여부 내지 발생 위치를 확인할 수 있어, 제품의 신뢰성을 향상시킬 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판은 상기 제 1 칩(C1)이 배치되는 일면과 반대되는 타면에 상기 디스플레이 패널(30)을 배치할 수 있어, 설계의 자유도를 향상시킬 수 있다. 또한, 복수 개의 칩이 실장되는 일면과 반대되는 타면에 디스플레이 패널을 배치함에 따라, 효과적인 방열이 가능할 수 있다. 이에 따라, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판의 신뢰성이 향상될 수 있다.
도 11은 도 8a의 평면도, 도 12는 도 8a의 저면도이다.
도 11 및 도 12는 제 1 칩을 배치하기 위한 제 1 전도성 패턴부를 중심으로 한 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판의 상면 및 하면에서의 평면도이다.
도 11 및 도 12를 참조하면, 실시예의 올인원 칩 온 필름용 연성 회로기판(100)은 제작 또는 가공의 편의성을 위하여 길이방향의 양 쪽 외부에 스프로킷 홀을 구비할 수 있다. 따라서, 올인원 칩 온 필름용 연성 회로기판(100)은 롤투롤(Roll to Roll) 방식으로 스프로킷 홀에 의하여 감기거나 풀어질 수 있다.
올인원 칩 온 필름용 연성 회로기판(100)은 점선으로 도시한 절단부를 기준으로 내부영역(IR) 및 외부영역(OR)으로 정의할 수 있다.
올인원 칩 온 필름용 연성 회로기판(100)의 내부영역(IR)에는 1 칩, 제 2 칩, 디스플레이 패널 및 메인보드를 각각 연결하기 위한 전도성 패턴부가 배치될 수 있다.
올인원 칩 온 필름용 연성 회로기판(100)의 스프로킷 홀이 형성된 부분을 절단하고, 기판 상에 칩을 배치함에 따라, 올인원 칩 온 필름용 연성 회로기판(100)을 포함하는 칩 패키지 및 이를 포함하는 전자 디바이스로 가공할 수 있다.
도 11을 참조하면, 상기 올인원 칩 온 필름용 연성 회로기판(100)의 상면에서는 상기 보호층(140)의 제 1 오픈 영역(OA1)을 통해 전도성 패턴부(CP)의 일 영역인 상기 제 1 서브 제 1 이너 리드 패턴부(I1a), 상기 제 2 서브 제 1 이너 리드 패턴부(I1b) 및 상기 제 3 서브 제 1 이너 리드 패턴부(I1c)가 외부로 노출될 수 있다.
또한, 상기 올인원 칩 온 필름용 연성 회로기판(100)의 상면에서는 상기 보호층(140)의 제 3 오픈 영역(OA3)을 통해 전도성 패턴부(CP)의 일 영역인 상기 제 1 서브 제 1 아우터 리드 패턴부(O1a)가 외부로 노출될 수 있다.
상기 제 1 서브 제 1 이너 리드 패턴부(I1a) 및 상기 제 3 서브 제 1 이너 리드 패턴부(I1c)는 제 1 접속부를 통해 칩과 연결되기 위한 전도성 패턴부일 수 있다.
상기 제 1 서브 제 1 이너 리드 패턴부(I1a)의 단부 및 상기 제 3 서브 제 1 이너 리드 패턴부(I1c)의 단부는 일렬로 배치될 수 있다. 예를 들어, 기판의 가로 방향(x축 방향)에서 복수 개의 상기 제 1 서브 제 1 이너 리드 패턴부(I1a)들은 서로 이격하고, 상기 제 1 서브 제 1 이너 리드 패턴부(I1a)의 단부들은 일렬로 배치될 수 있다. 예를 들어, 기판의 가로 방향(x축 방향)에서 복수 개의 상기 제 3 서브 제 1 이너 리드 패턴부(I1c)들은 서로 이격하고, 상기 제 3 서브 제 1 이너 리드 패턴부(I1c)의 단부들은 일렬로 배치될 수 있다. 이에 따라, 상기 제 1 서브 제 1 이너 리드 패턴부(I1a) 및 상기 제 3 서브 제 1 이너 리드 패턴부(I1c)는 제 1 접속부, 제 1 칩과의 본딩이 우수할 수 있다.
기판의 가로 방향(x축 방향)에서 복수 개의 상기 제 2 비아홀(V2)들은 서로 이격하고, 일렬로 배치될 수 있다. 기판의 가로 방향(x축 방향)에서 복수 개의 상기 제 3 비아홀(V3)들은 서로 이격하고, 일렬로 배치될 수 있다.
상기 제 1 서브 제 1 이너 리드 패턴부(I1a)의 단부는 상기 제 2 서브 제 1 이너 리드 패턴부(I1b)의 단부와 서로 이격될 수 있다.
상기 제 2 서브 제 1 이너 리드 패턴부(I1b)는 제 1 칩과 본딩되지 않는 전도성 패턴일 수 있다. 상기 제 2 서브 제 1 이너 리드 패턴부(I1b)의 일단 및 타단 중 적어도 하나의 단부는 기판의 가로 방향에서 일렬로 배치되지 않을 수 있다.
예를 들어, 기판의 가로 방향(x축 방향)에서 복수 개의 상기 제 2 서브 제 1 이너 리드 패턴부(I1b)들은 서로 이격할 수 있다. 또한, 상기 제 2 서브 제 1 이너 리드 패턴부(I1b)의 일단 및 타단 중 적어도 하나의 단부는 기판의 가로 방향(x축 방향)으로 갈수록 상기 제 1 서브 제 1 이너 리드 패턴부(I1a)의 단부와의 이격거리가 감소할 수 있다. 상기 제 2 서브 제 1 이너 리드 패턴부(I1b)의 일단 및 타단 중 적어도 하나의 단부는 기판의 가로 방향(x축 방향)으로 갈수록 상기 제 1 서브 제 1 이너 리드 패턴부(I1a)의 단부와의 이격거리가 증가할 수 있다.
기판의 가로 방향(x축 방향)에서 복수 개의 상기 제 1 비아홀(V1)들은 서로 이격하고, 서로 다른 열로 배치될 수 있다.
상기 제 2 서브 제 1 이너 리드 패턴부(I1b)의 일단 및 타단 사이의 길이는 기판의 가로 방향(x축 방향)으로 갈수록 점차 감소되는 상기 제 2 서브 제 1 이너 리드 패턴부(I1b)들의 제 1 세트부를 포함할 수 있다. 자세하게, 상기 제 2 서브 제 1 이너 리드 패턴부(I1b)의 일단 및 타단 사이의 길이는 제 1 길이로부터 기판의 가로 방향(x축 방향)으로 갈수록 점차 감소되어 제 2 길이가되는 상기 제 2 서브 제 1 이너 리드 패턴부(I1b)들의 제 1 세트부를 포함할 수 있다. 상기 기판 상에는 복수 개의 제 1 세트부들이 배치될 수 있다. 따라서, 제 1 길이를 가지는 제 2 서브 제 1 이너 리드 패턴부(I1b)로부터 기판의 가로 방향(x축 방향)으로 갈수록 상기 제 2 서브 제 1 이너 리드 패턴부(I1b)의 길이가 점차적으로 감소되어 제 2 길이를 가지는 상기 제 2 서브 제 1 이너 리드 패턴부(I1b)가 배치될 수 있다. 상기 제 1 길이를 가지는 하나의 제 2 서브 제 1 이너 리드 패턴부(I1b) 및 상기 제 2 길이를 가지는 하나의 상기 제 2 서브 제 1 이너 리드 패턴부(I1b) 사이에는 상기 제 1 길이와 상기 제 2 길이 사이의 길이를 가지는 복수 개의 제 2 서브 제 1 이너 리드 패턴부(I1b)들이 배치될 수 있다. 이때, 복수 개의 제 2 서브 제 1 이너 리드 패턴부(I1b)들은 상기 제 1 길이를 가지는 제 2 서브 제 1 이너 리드 패턴부(I1b) 패턴부의 방향으로부터 상기 제 2 길이를 가지는 제 2 서브 제 1 이너 리드 패턴부(I1b)의 방향으로 갈수록 점차적으로 길이가 감소될 수 있다. 다시 상기 제 2 서브 제 1 이너 리드 패턴부(I1b)의 일단 및 타단 사이의 길이는 제 1 길이로부터 기판의 가로 방향(x축 방향)으로 갈수록 상기 제 2 서브 제 1 이너 리드 패턴부(I1b)의 길이가 점차적으로 감소되어 제 2 길이가되는 상기 제 2 서브 제 1 이너 리드 패턴부(I1b)들이 서로 이격되어 배치되는 패턴들 반복할 수 있다. 이때, 제 1 길이는 제 2 길이보다 클 수 있다. 상기 기판(110) 상에는 복수 개의 제 1 세트들이 배치될 수 있다. 따라서, 상기 기판(110) 상에는 제 1 길이로부터 제 2 길이까지 점차적으로 길이가 감소되는 상기 제 2 서브 제 1 이너 리드 패턴부(I1b)들을 포함할 수 있다. 상기 제 2 길이를 가지는 상기 제 2 서브 제 1 이너 리드 패턴부(I1b)와 인접한 제 2 서브 제 1 이너 리드 패턴부(I1b)는 다시 제 1 길이를 가질 수 있다. 이에 따라, 기판의 가로 방향(x축 방향)으로 갈수록 제 1 길이로부터 제 2 길이까지 점차적으로 길이가 감소되는 상기 제 2 서브 제 1 이너 리드 패턴부(I1b)들의 제 1 세트부; 및 제 1 길이로부터 제 2 길이까지 점차적으로 길이가 감소되는 상기 제 2 서브 제 1 이너 리드 패턴부(I1b)들의 제 1 세트부가 반복적으로 배치될 수 있다.
상기 제 2 서브 제 1 이너 리드 패턴부(I1b)의 일단 및 타단 중 적어도 하나의 단부는 기판의 가로 방향(x축 방향)으로 갈수록 상기 제 1 서브 제 1 이너 리드 패턴부(I1a)의 단부와의 이격거리가 감소할 수 있다.
복수 개의 상기 제 1 서브 제 1 이너 리드 패턴부(I1a)들은 제 1 간격으로 이격할 수 있다.
서로 이격하는 인접한 두 개의 상기 제 1 서브 제 1 이너 리드 패턴부(I1a)들 사이의 영역에는 상기 제 2 서브 제 1 이너 리드 패턴부(I1b)의 일단이 위치할 수 있다. 상기 기판의 가로 방향에서, 상기 제 1 서브 제 1 이너 리드 패턴부(I1a)의 단부와 상기 제 2 서브 제 1 이너 리드 패턴부(I1b)의 일단은 교대로 배치될 수 있다.
도 12를 참조하면, 상기 올인원 칩 온 필름용 연성 회로기판(100)의 하면에서는 상기 보호층(140)의 제 3 오픈 영역(OA3)을 통해 전도성 패턴부(CP)의 일 영역인 상기 제 4 서브 제 1 이너 리드 패턴부(I1d), 제 4 서브 제 1 아우터 리드 패턴부(O1d)가 외부로 노출될 수 있다.
도 8b, 도 13 내지 도 17을 참조하여, 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100) 상에 제 1 칩(C1) 및 제 2 칩(C2)을 포함하는 칩 패키지를 상세하게 설명한다.
도 13a 및 도 13b는 제 1 칩 및 제 2 칩이 실장된 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)을 포함하는 칩 패키지의 개략적인 평면도이다.
도 13a 및 도 13b을 참조하면, 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)은 동일한 일면 상에 제 1 칩(C1) 및 제 2 칩(C2)이 배치되는 것을 포함할 수 있다.
실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)은 가로 방향(x축 방향)의 길이가 세로 방향(y축 방향)의 길이보다 클 수 있다. 즉, 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)은 가로 방향의 2개의 장변과, 세로 방향의 2개의 단변을 포함할 수 있다.
상기 제 1 칩(C1) 및 상기 제 2 칩(C2)은 각각 가로 방향(x축 방향)의 길이가 세로 방향(y축 방향)의 길이보다 클 수 있다. 즉, 상기 제 1 칩(C1) 및 상기 제 2 칩(C2)은 가로 방향의 2개의 장변과, 세로 방향의 2개의 단변을 포함할 수 있다.
실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)의 장변은 상기 제 1 칩(C1)의 장변 및 상기 제 2 칩(C2)의 장변과 각각 평행하게 배치될 수 있어, 복수 개의 칩들을 하나의 양면 올인원 칩 온 필름용 연성 회로기판(100) 상에 효율적으로 배치할 수 있다.
상기 제 1 칩(C1)의 가로 방향의 길이(장변)은 상기 제 2 칩(C2)의 가로 방향의 길이(장변)보다 클 수 있다. 상기 제 1 칩(C1)의 세로 방향의 길이(단변)은 상기 제 2 칩(C2)의 세로 방향의 길이(단변)보다 작을 수 있다. 도 13a를 참조하면, 상기 제 1 칩(C1)의 하부에 상기 제 2 칩(C2)이 배치될 수 있다. 상기 제 1 칩(C1)의 장변과 상기 제 2 칩(C2)의 장변의 적어도 일부 또는 전부는 상, 하로 중첩될 수 있다.
도 13b를 참조하면, 상기 제 1 칩(C1)의 측부에 상기 제 2 칩(C2)이 배치될 수 있다. 상기 제 1 칩(C1)의 장변과 상기 제 2 칩(C2)의 장변은 상, 하로 중첩되지 않을 수 있다.
상기 제 1 칩(C1)은 구동 IC칩이고, 상기 제 2 칩(C2)은 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 어느 하나의 제 2 칩(C2a) 및 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 상기 어느 하나와 다른 하나의 제 2 칩(C2b)을 포함할 수 있다.
도 14a는 제 1 칩을 배치하기 위한 제 1 전도성 패턴부, 제 2 칩을 배치하기 위한 제 2 전도성 패턴부를 나타내는 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판의 단면도이다.
실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)은 기판(110); 상기 기판 상에 배치되는 전도성 패턴부(CP); 및 상기 전도성 패턴부 상에 부분적으로 배치되는 보호층(140)을 포함하고, 상기 전도성 패턴부는 서로 이격하여 배치되는 제 1 전도성 패턴부(CP1) 및 제 2 전도성 패턴부(CP2)를 포함하고, 상기 제 1 전도성 패턴부 및 상기 제 2 전도성 패턴부는 각각 상기 기판 상에 차례로 배치되는 배선 패턴층(120), 제 1 도금층(131) 및 제 2 도금층(132)을 포함하고, 상기 제 1 전도성 패턴부는 상기 제 1 전도성 패턴부의 일단에 위치하는 제 1 이너 리드 패턴부(I1), 상기 제 1 전도성 패턴부의 타단에 위치하는 제 1 아우터 리드 패턴부(O1), 및 상기 제 1 전도성 패턴부의 상기 일단과 상기 타단을 연결하는 제 1 연장 패턴부(E1)를 포함하고, 상기 제 2 전도성 패턴부는 상기 제 2 전도성 패턴부의 일단에 위치하는 제 2 이너 리드 패턴(I2)부, 상기 제 2 전도성 패턴부의 타단에 위치하는 제 2 아우터 리드 패턴부(O2), 및 상기 제 2 전도성 패턴부의 상기 일단과 상기 타단을 연결하는 제 2 연장 패턴부(E2)를 포함할 수 있다.
상기 기판의 일면 및 타면 상에는 서로 이격하여 배치되는 복수 개의 전도성 패턴부들(CP)이 각각 배치될 수 있다. 상기 기판의 일면 상에는 서로 이격하여 배치되는 제 1 전도성 패턴부(CP1) 및 제 2 전도성 패턴부(CP2)를 포함할 수 있다. 또한, 상기 기판의 타면 상에는 서로 이격하여 배치되는 제 1 전도성 패턴부(CP1) 및 제 2 전도성 패턴부(CP2)를 포함할 수 있다. 상기 제 1 전도성 패턴부(CP1) 및 상기 제 2 전도성 패턴부(CP2)는 서로 다른 제 1 칩과 제 2 칩의 신호를 각각 전달하기 위해서 서로 이격될 수 있다.
상기 기판의 일면 상에 배치되는 상부 제 1 전도성 패턴부(CP1)는 상기 기판의 타면 상에 배치되는 하부 제 1 전도성 패턴부(CP1)와 비아(via)를 통해 전기적으로 연결될 수 있다. 예를 들어, 상기 기판의 일면 상에 배치되는 상부 제 1 전도성 패턴부(CP1)는 상기 기판의 타면 상에 배치되는 하부 제 1 전도성 패턴부(CP1)와 제 1 비아홀(V1)에 채워진 전도성 물질을 통해 전기적으로 연결될 수 있다.
또한, 상기 기판의 일면 상에 배치되는 상부 제 2 전도성 패턴부(CP2)는 상기 기판의 타면 상에 배치되는 하부 제 2 전도성 패턴부(CP2)와 비아(via)를 통해 전기적으로 연결될 수 있다. 예를 들어, 상기 기판의 일면 상에 배치되는 상부 제 2 전도성 패턴부(CP2)는 상기 기판의 타면 상에 배치되는 하부 제 2 전도성 패턴부(CP2)와 제 4 비아홀(V4)에 채워진 전도성 물질을 통해 전기적으로 연결될 수 있다.
이에 따라, 실시예는 많은 수의 전도성 패턴부를 하나의 기판 상에 포함할 수 있다.
도 14b는 제 1 칩 및 제 2 칩이 실장된 실장된 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 단면도이다.
상기 제 1 칩(C1) 및 상기 제 2 칩(C2)은 동일한 일면 상에 서로 다른 크기로 배치될 수 있다. 예를 들어, 상기 제 2 칩(C2)은 상기 제 1 칩(C1)보다 클 수 있다.
상기 제 1 칩(C1) 및 상기 제 2 칩(C2)의 하부에는 비아 홀이 배치될 수 있다. 즉, 상기 제 1 오픈 영역(OA1) 및 상기 제 2 오픈 영역(OA2)과 대응되는 영역의 기판(110)은 비아홀을 포함할 수 있다.
상기 제 1 칩(C1)의 전기적인 신호는 제 1 비아홀(V1)에 배치되는 전도성 물질을 통해 기판의 상면에서 하면으로 전달될 수 있다.
상기 제 2 칩(C2)의 전기적인 신호는 제 4 비아홀(V4)에 배치되는 전도성 물질을 통해 기판의 상면에서 하면으로 전달될 수 있다.
상기 제 2 접속부(80)는 상기 제 1 접속부(70)보다 클 수 있다. 기판의 평면에서 측정된, 상기 제 2 오픈 영역을 통해 노출되는 제 1 서브 제 2 이너 리드 패턴부(I2a) 또는 상기 제 2 서브 제 2 이너 리드 패턴부(I2b)의 폭은 상기 제 1 오픈 영역을 통해 노출되는 상기 제 1 서브 제 1 이너 리드 패턴부(I1a)의 폭보다 크기 때문에, 상기 제 2 접속부(80)는 상기 제 1 접속부(70)보다 클 수 있다. 또한, 기판의 단면에서 측정된 상기 제 2 접속부(80)의 높이(두께)는 상기 제 1 접속부(70)의 높이(두께)보다 클 수 있다. 도 14 a 및 도 14b를 참조하여, 실시예의 올인원 칩 온 필름용 연성 회로기판(100) 상에 제 1 칩(C1), 제 2 칩(C2a, C2b)을 배치하는 단계를 설명한다.
상기 제 1 접속부(70) 상에는 제 1 칩(C1)이 배치될 수 있다.
상기 제 2 접속부(80) 상에는 제 1 칩(C2)이 배치될 수 있다.
상기 제 1 칩(C1) 및 상기 제 2 칩(C2)은 신호의 간섭, 또는 단선 등의 불량, 열에 의한 불량 등의 문제를 방지하기 위해서 일정한 거리로 이격하여 배치될 수 있다.
도 15a, 도 15b, 도 15c, 도 16a, 도 16b, 도 16c, 도 17a, 도 17b 및 도 17c는 도 13에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지를 제조하기 위한 공정을 나타내는 도면들이다.
도 15a, 도 15b 및 도 15c는 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)의 평면도이다.
도 14 a, 도 15a, 도 15b 및 도 15c를 참조하면, 상기 제 1 리드 패턴부(L1)는 상기 제 2 리드 패턴부(L2)와 형상이 서로 다른 것을 포함할 수 있다. 이에 따라, 실시예는 비교예의 칩 패키지보다 제 2 칩의 밀착 특성을 향상시킬 수 있다.
실시예의 올인원 칩 온 필름용 연성 회로기판은 상기 제 1 리드 패턴부와 형상이 다른 상기 제 2 리드 패턴부를 포함할 수 있어, 인장강도를 향상시킬 수 있다.
실시예의 올인원 칩 온 필름용 연성 회로기판 상에 제 1 칩, 제 2 칩이 실장된 칩 패키지를 기판의 단변(y축 방향)으로 인장하여 인장강도를 측정하고, 비교예의 제 2 칩이 실장된 제 2 인쇄회로기판(20)을 단변(y축 방향)으로 인장하여 인장강도를 측정하였다.
실시예는 비교예보다 평균 인장강도가 향상되는 것을 확인하였다.
제 2 칩에 포함된 칩의 종류에 따라, 실시예의 인장강도는 비교예의 인장강도보다 0.1kgf 내지 1kgf 증가하는 것을 확인하였다. 실시예의 인장강도는 비교예의 인장강도보다 0.1kgf 내지 0.5kgf 증가하는 것을 확인하였다. 실시예의 인장강도는 비교예의 인장강도보다 0.14kgf 내지 0.45kgf 증가하는 것을 확인하였다.
또한, 서로 다른 형상의 상기 제 1 리드 패턴부 및 상기 제 2 리드 패턴부는 하나의 기판 상에 서로 다른 종류의 제 1 칩, 제 2 칩이 실장되어 일정한 접합강도를 확보하기 위한 최적의 패턴 설계일 수 있다.
예를 들어, 상기 제 1 이너 리드 패턴부(I1)의 평면에서의 형상은 사각 형상의 스트라이프 패턴일 수 있다. 자세하게, 상기 제 1 이너 리드 패턴부(I1)의 평면에서의 형상은 균일한 폭을 가지며 일 방향으로 연장되는 사각 형상의 스트라이프 패턴일 수 있다. 일례로, 상기 제 1 이너 리드 패턴부(I1)의 일단 및 타단의 폭은 서로 동일할 수 있다.
상기 제 2 이너 리드 패턴부(I2)의 평면에서의 형상은 적어도 하나 또는 어느 하나의 단부가 돌출되는 패턴일 수 있다. 예를 들어, 상기 제 2 이너 리드 패턴부(I2)의 평면에서의 형상은 다각형, 원형, 타원형, 망치형상, T자 형상, 랜덤 형상 등의 다양한 형상의 돌출 패턴일 수 있다. 자세하게, 상기 제 2 이너 리드 패턴부(I2)의 평면에서의 형상은 변동되는 폭을 가지며 상기 일 방향과 다른 방향으로 연장되는 다각형, 원형, 타원형, 망치형상, T자 형상, 랜덤 형상 등의 돌출 패턴일 수 있다. 일례로, 상기 제 2 이너 리드 패턴부(I2)의 일단과 타단의 폭은 서로 다를 수 있다. 상기 제 2 이너 리드 패턴부(I2)의 보호층와 가까운 일단에서의 폭보다 보호층과 멀리 떨어진 단부인 타단의 폭이 클 수 있다. 다만, 실시예는 이에 제한되지 않고, 상기 제 2 이너 리드 패턴부(I2)의 보호층와 가까운 일단에서의 폭보다 보호층과 멀리 떨어진 단부인 타단의 폭이 작을 수 있음은 물론이다.
상기 제 1 리드 패턴부(L1)에 포함된 제 1 이너 리드 패턴부(I1: Ila, I1b, I1c, I1d) 및 제 1 아우터 리드 패턴부(O1: O1a, O1b, O1c, O1d) 중 적어도 하나는 상기 제 2 리드 패턴부(L1)에 포함된 제 2 이너 리드 패턴부(I2: I2a, I2b) 및 제 2 아우터 리드 패턴부(O2: O2a, O2b) 중 적어도 하나와 다른 형상을 포함할 수 있다.
예를 들어, 평면도에서 상기 제 1 서브 제 1 아우터 리드 패턴부(O1a), 제 1 서브 제 1 이너 리드 패턴부(I1a), 제 3 서브 제 1 이너 리드 패턴부(I1c) 및 제 2 서브 제 1 아우터 리드 패턴부(O1b) 중 어느 하나의 패턴부의 형상은 제 1 서브 제 2 이너 리드 패턴부(I2a) 및 제 2 서브 제 2 이너 리드 패턴부(I2b) 중 어느 하나의 패턴부의 형상과 서로 다를 수 있다.
일례로, 제 2 칩이 MLCC칩인 경우에 제 2 리드 패턴부는 도 15b의 제 1 서브 제 2 이너 리드 패턴부(I2a)와 같은 돌출된 T자 형상일 수 있다. 도 15b의 제 1 서브 제 2 이너 리드 패턴부(I2a)의 폭은 제 1 서브 제 2 아우터 리드 패턴부(O2a)의 폭보다 클 수 있다.
일례로, 제 2 칩이 BGA 칩인 경우에 제 2 리드 패턴부는 도 15a의 제 2 서브 제 2 이너 리드 패턴부(I2b)와 같은 돌출된 원형 형상일 수 있다. 도 15a의 제 2 서브 제 2 이너 리드 패턴부(I2b)의 폭은 제 2 서브 제 2 아우터 리드 패턴부(O2b)의 폭보다 클 수 있다. 도 15a의 제 2 서브 제 2 이너 리드 패턴부(I2b)의 폭은 원형 패턴부의 중심영역에서 측정한 최대 직경일 수 있다.
또는, 제 2 칩이 BGA 칩인 경우에 제 2 리드 패턴부는 도 15b의 제 2 서브 제 2 이너 리드 패턴부(I2b)와 같은 돌출된 반원 형상 또는 돌출된 끝단이 라운드진 형상일 수 있다.
일례로, 제 2 칩이 BGA 칩인 경우에 제 2 리드 패턴부는 도 15c의 제 2 서브 제 2 이너 리드 패턴부(I2b)와 같은 끝단이 라운드진 형상일 수 있다. 도 15c의 제 2 서브 제 2 이너 리드 패턴부(I2b)의 폭은 제 2 서브 제 2 아우터 리드 패턴부(O2b)보다 작을 수 있다. 도 15c의 제 2 서브 제 2 이너 리드 패턴부(I2b)의 폭은 끝단을 향할수록 제 2 서브 제 2 아우터 리드 패턴부(O2b)의 폭보다 작아질 수 있다.
상기 제 1 이너 리드 패턴부와 상기 제 1 접속부의 형상은 동일할 수 있다. 예를 들어, 상기 제 1 이너 리드 패턴부 및 상기 제 1 접속부의 평면 형상(top view)은 사각형 형상일 수 있다. 여기에서, 상기 제 1 이너 리드 패턴부와 상기 제 1 접속부의 형상이 동일하다는 것은 평면 형상이 동일한 다각형인 것을 의미하는 것이며, 크기가 다른 것을 포함할 수 있다.
상기 제 2 이너 리드 패턴부와 상기 제 2 접속부의 형상은 서로 동일하거나 서로 다를 수 있다.
도 15a 및 도 16a를 참조하면, 상기 제 1 서브 제 2 이너 리드 패턴부(I2a)의 평면 형상은 다각형 형상이고, 상기 제 2 접속부의 평면 형상은 원형 형상일 수 있다. 상기 제 2 서브 제 2 이너 리드 패턴부(I2b)의 평면 형상은 원형 형상이고, 상기 제 2 접속부는 원형 형상일 수 있다.
도 15b 및 도 16b를 참조하면, 상기 제 1 서브 제 2 이너 리드 패턴부(I2a)의 평면 형상은 다각형 형상이고, 상기 제 2 접속부는 둥근 모서리를 가지는 사각형 형상일 수 있다. 상기 제 2 서브 제 2 이너 리드 패턴부(I2b)의 평면 형상은 돌출된 반원 형상이고, 상기 제 2 접속부는 원형 형상일 수 있다.
도 15c 및 도 16c를 참조하면, 상기 제 1 서브 제 2 이너 리드 패턴부(I2a)의 평면 형상은 다각형 형상이고, 상기 제 2 접속부는 둥근 모서리를 가지는 사각형 형상일 수 있다. 상기 제 2 서브 제 2 이너 리드 패턴부(I2b)의 평면 형상은 끝단이 라운드진 반원 형상이고, 상기 제 2 접속부는 원형 형상일 수 있다.
상기 제 1 접속부(70)의 평면 형상은 가로 길이와 세로길이(종횡비)가 서로 대응되거나 서로 다를 수 있다. 예를 들어, 상기 제 1 접속부(70)의 평면 형상은 가로 길이와 세로길이(종횡비)가 서로 대응되는 정사각형 형상이거나, 가로 길이와 세로길이(종횡비)가 서로 다른 직사각형 형상일 수 있다.
상기 제 2 접속부(80)의 평면 형상은 가로 길이와 세로길이(종횡비)가 서로 대응되거나 서로 다를 수 있다. 예를 들어, 상기 제 2 접속부(80)의 평면 형상은 가로 길이와 세로길이(종횡비)가 서로 대응되는 원형 형상이거나, 가로 길이와 세로길이(종횡비)가 서로 다른 타원형 형상일 수 있다.
실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)의 일면에 위치한 상기 보호층(140)은 복수 개의 홀을 포함할 수 있다. 즉, 상기 보호층(140)은 복수 개의 오픈 영역을 포함할 수 있다.
상기 보호층의 제 1 오픈 영역(OA1)은 제 1 접속부(70)와 연결되기 위하여 노출되는 영역일 수 있다. 상기 보호층의 제 1 오픈 영역(OA1)에서 노출되는 전도성 패턴부(CP)는 제 1 접속부를 향한 표면이 순수 도금을 포함할 수 있다. 즉, 상기 보호층의 제 1 오픈 영역(OA1)에서 상기 전도성 패턴부(CP)에 포함되는 상기 제 2 도금층의 주석의 함량은 50 원자% 이상일 수 있다.
상기 보호층의 제 2 오픈 영역(OA2)은 제 2 접속부(80)와 연결하기 위하여 노출되는 영역일 수 있다. 상기 보호층의 제 2 오픈 영역(OA2)에서 노출되는 전도성 패턴부(CP)는 제 2 접속부를 향한 표면이 구리 및 주석의 합금층을 포함할 수 있다. 즉, 상기 보호층의 제 2 오픈 영역(OA2)에서 상기 전도성 패턴부(CP)에 포함되는 상기 제 2 도금층의 주석의 함량은 50 원자% 미만일 수 있다.
상기 제 1 리드 패턴부의 선폭은 상기 제 1 연장 패턴부의 선폭과 대응될 수 있다. 상기 제 1 오픈 영역(OA1)은 제 1 칩을 연결하기 위한 영역일 수 있다. 상기 제 3 오픈 영역(OA3)에 위치한 제 1 서브 제 1 아우터 리드 패턴부(O1a)로부터 연장되어 상기 제 1 오픈 영역(OA1)의 내부를 향하는 상기 제 1 서브 제 1 이너 리드 패턴부(I1a)는 서로 대응되거나 서로 다른 폭을 가질 수 있다. 예를 들어, 상기 제 1 서브 제 1 아우터 리드 패턴부(O1a)의 폭(W1)은 상기 제 1 서브 제 1 이너 리드 패턴부(I1a)의 폭(W2)과 서로 대응될 수 있다. 예를 들어, 상기 제 1 서브 제 1 아우터 리드 패턴부(O1a)의 폭(W1)은 상기 제 1 서브 제 1 이너 리드 패턴부(I1a)의 폭(W2)보다 클 수 있다. 자세하게, 상기 제 1 서브 제 1 아우터 리드 패턴부(O1a)의 폭(W1)은 상기 제 1 서브 제 1 이너 리드 패턴부(I1a)의 폭(W2)의 차이는 20% 이내일 수 있다.
상기 제 1 오픈 영역(OA1)의 내부를 향해 연장되는 상기 제 1 서브 제 1 이너 리드 패턴부(I1a) 및 상기 제 3 서브 제 1 이너 리드 패턴부(I1c)는 서로 대응되는 폭을 가질 수 있다.
상기 제 1 오픈 영역(OA1)으로부터 기판의 외곽을 향해 연장되는 상기 제 1 서브 제 1 아우터 리드 패턴부(O1a) 및 상기 제 2 서브 제 1 아우터 리드 패턴부(O1b)는 서로 대응되는 폭을 가질 수 있다.
실시예의 올인원 칩 온 필름용 연성 회로기판(100)은 서로 다른 종류의 제 2 칩(C2a, C2b)을 각각 연결하기 위한 복수 개의 상기 제 2 오픈 영역(OA2)을 포함할 수 있다.
상기 제 2 리드 패턴부의 선폭은 상기 제 2 연장 패턴부의 선폭보다 큰 것을 포함할 수 있다. 예를 들어, 상기 제 2 이너 리드 패턴부의 선폭은 상기 제 2 연장 패턴부의 선폭보다 클 수 있다.
하나의 상기 제 2 오픈 영역(OA2)은 하나의 제 2 칩(C2a)을 연결하기 위한 영역일 수 있다. 상기 제 2 오픈 영역(OA2) 내에 위치한 제 1 서브 제 2 이너 리드 패턴부(I2a)로부터 기판의 외곽을 향해 연장되는 제 1 서브 제 2 아우터 리드 패턴부(O2a)는 서로 다른 폭을 가질 수 있다. 예를 들어, 상기 제 1 서브 제 2 이너 리드 패턴부(I2a)의 폭(W3)은 상기 제 1 서브 제 2 아우터 리드 패턴부(O2a)의 폭(W4)보다 클 수 있다. 자세하게, 상기 제 1 서브 제 2 이너 리드 패턴부(I2a)의 폭(W3)은 상기 제 1 서브 제 2 아우터 리드 패턴부(O2a)의 폭(W4)보다 1.5배 이상 클 수 있다.
다른 하나의 상기 제 2 오픈 영역(OA2)은 다른 하나의 제 2 칩(C2b)을 연결하기 위한 영역일 수 있다. 상기 제 2 오픈 영역(OA2) 내에 위치한 제 2 서브 제 2 이너 리드 패턴부(I2b)로부터 기판의 외곽을 향해 연장되는 제 2 서브 제 2 아우터 리드 패턴부(O2b)는 서로 다른 폭을 가질 수 있다. 예를 들어, 상기 제 2 서브 제 2 이너 리드 패턴부(I2b)의 폭(W5)은 상기 제 2 서브 제 2 아우터 리드 패턴부(O2b)의 폭(W6)보다 클 수 있다. 자세하게, 상기 제 2 서브 제 2 이너 리드 패턴부(I2b)의 폭(W5)은 상기 제 2 서브 제 2 아우터 리드 패턴부(O2b)의 폭(W6)보다 1.5배 이상 클 수 있다.
상기 제 1 리드 패턴부의 선폭은 상기 제 2 리드 패턴부의 선폭보다 작은 것을 포함할 수 있다. 예를 들어, 상기 제 1 이너 리드 패턴부의 선폭은 상기 제 2 이너 리드 패턴부의 선폭보다 작은 것을 포함할 수 있다.
상기 제 2 오픈 영역을 통해 노출되는 제 1 서브 제 2 이너 리드 패턴부(I2a)의 폭(W3) 및 상기 제 2 서브 제 2 이너 리드 패턴부(I2b)의 폭(W5) 중 어느 하나의 폭은 상기 제 1 오픈 영역을 통해 노출되는 상기 제 1 서브 제 1 이너 리드 패턴부(I1a)의 폭(W2)보다 클 수 있다.
예를 들어, 상기 제 1 아우터 리드 패턴부의 선폭은 상기 제 2 아우터 리드 패턴부의 선폭보다 작은 것을 포함할 수 있다.
상기 제 1 연장 패턴부의 선폭은 상기 제 2 연장 패턴부의 선폭보다 작은 것을 포함할 수 있다.
인접한 상기 제 1 전도성 패턴부(CP1)들 사이의 간격인 1 간격(pitch)은 인접한 상기 제 2 전도성 패턴부(CP2)들 사이의 간격인 제 2 간격(pitch)보다 작을 수 있다. 이때, 상기 제 1 간격, 제 2 간격은 인접한 두 전도성 패턴부 사이의 평균 이격 간격을 의미할 수 있다.
상기 제 1 간격은 100㎛ 미만일 수 있다. 예를 들어, 상기 제 1 간격은 30㎛ 미만일 수 있다. 예를 들어, 상기 제 1 간격은 1㎛ 내지 25㎛일 수 있다.
상기 제 2 간격은 100㎛ 이상일 수 있다. 예를 들어, 상기 제 2 간격은 100㎛ 내지 500㎛일 수 있다. 예를 들어, 상기 제 2 간격은 100㎛ 내지 300㎛일 수 있다.
이에 따라, 상기 제 1 전도성 패턴부(CP1) 및 상기 제 2 전도성 패턴부(CP2) 사이의 신호의 간섭을 방지할 수 있다. 또한, 상기 제 1 전도성 패턴부(CP1) 및 상기 제 2 전도성 패턴부(CP2)가 각각 제 1 칩, 제 2 칩에 전달하는 신호의 정확성을 향상시킬 수 있다.
상기 제 1 오픈 영역(OA1)에서 상기 제 1 이너 리드 패턴부(I1)의 평면적은 제 1 접속부(70)과 서로 대응되거나, 서로 다를 수 있다.
상기 제 1 이너 리드 패턴부(I1)의 폭과 상기 제 1 접속부(70)의 폭은 서로 동일하거나 20% 이내의 차이를 가질 수 있다. 예를 들어, 상기 제 1 이너 리드 패턴부(I1)의 폭과 상기 제 1 접속부(70)의 폭은 서로 동일하거나 10% 이내의 차이를 가질 수 있다. 예를 들어, 상기 제 1 이너 리드 패턴부(I1)의 폭과 상기 제 1 접속부(70)의 폭은 서로 동일하거나 5% 이내의 차이를 가질 수 있다.
이에 따라, 상기 제 1 이너 리드 패턴부(I1) 및 상기 제 1 접속부(70)는 안정적인 실장이 가능할 수 있다. 또한, 상기 제 1 이너 리드 패턴부(I1) 및 상기 제 1 접속부(70) 사이의 밀착특성이 향상될 수 있다.
상기 제 2 오픈 영역(OA2)에서 상기 제 2 이너 리드 패턴부(I2)의 평면적은 제 2 접속부(80)과 서로 대응되거나, 서로 다를 수 있다.
상기 제 2 접속부(80)의 폭은 상기 제 2 이너 리드 패턴부(I2)의 폭보다 크고, 상기 제 2 접속부의 폭은 상기 제 2 이너 리드 패턴부의 폭의 1.5배 이상일 수 있다. 예를 들어, 상기 제 2 접속부의 폭은 상기 제 2 이너 리드 패턴부의 폭의 3배 이상일 수 있다. 예를 들어, 상기 제 2 접속부의 폭은 상기 제 2 이너 리드 패턴부의 폭의 5배 이상일 수 있다. 일례로, MLCC 칩 또는 다이오드 칩을 연결하기 위한 상기 제 2 이너 리드 패턴부의 폭은 제 2 접속부의 폭보다 작을 수 있다.
이에 따라, 상기 제 2 이너 리드 패턴부(I2) 및 상기 제 2 접속부(80)는 안정적인 실장이 가능할 수 있다. 또한, 상기 제 2 이너 리드 패턴부(I2) 및 상기 제 2 접속부(80) 사이의 밀착특성이 향상될 수 있다.
도 16a, 16b 및 16c를 참조하여, 실시예의 올인원 칩 온 필름용 연성 회로기판(100) 상에 제 1 접속부(70) 및 제 2 접속부(80)를 배치하는 단계를 설명한다.
상기 제 1 오픈 영역(OA1)을 통해 노출되는 상기 제 1 서브 제 1 이너 리드 패턴부(I1a) 및 상기 제 3 서브 제 1 이너 리드 패턴부(I1c) 상에는 각각 제 1 접속부(70)가 배치될 수 있다. 예를 들어, 상기 제 1 접속부(70)는 상기 제 1 서브 제 1 이너 리드 패턴부(I1a) 및 상기 제 3 서브 제 1 이너 리드 패턴부(I1c)의 상면을 전체적으로 또는 부분적으로 덮을 수 있다.
서로 이격되어 배치되는 복수 개의 상기 제 1 서브 제 1 이너 리드 패턴부(I1a) 및 서로 이격되어 배치되는 복수 개의 상기 제 3 서브 제 1 이너 리드 패턴부(I1c)의 총 개수는 상기 제 1 접속부(70)의 수와 대응될 수 있다.
예를 들어, 도 17a, 도 17b 및 도 17c를 참조하면, 서로 이격되어 배치되는 복수 개의 상기 제 1 서브 제 1 이너 리드 패턴부(I1a)의 수는 9개이고, 서로 이격되어 배치되는 복수 개의 상기 제 3 서브 제 1 이너 리드 패턴부(I1c)의 수는 9개이고, 상기 제 1 접속부(70)의 수는 상기 제 1 서브 제 1 이너 리드 패턴부(I1a)의 수 9 및 서로 이격되어 배치되는 복수 개의 상기 제 3 서브 제 1 이너 리드 패턴부(I1c)의 수는 9의 총 합인 18개 일 수 있다.
상기 제 2 오픈 영역(OA2)을 통해 노출되는 상기 제 1 서브 제 2 이너 리드 패턴부(I2a) 및 상기 제 2 서브 제 2 이너 리드 패턴부(I2b) 상에는 각각 제 2 접속부(80)가 배치될 수 있다. 예를 들어, 상기 제 2 접속부(80)는 상기 제 1 서브 제 2 이너 리드 패턴부(I2a) 및 상기 제 2 서브 제 2 이너 리드 패턴부(I2b)의 상면을 전체적으로 또는 부분적으로 덮을 수 있다.
서로 이격되어 배치되는 복수 개의 상기 제 1 서브 제 2 이너 리드 패턴부(I2a)의 수는 상기 제 1 서브 제 2 이너 리드 패턴부(I2a) 상에 배치되는 상기 제 2 접속부(80)의 수와 대응될 수 있다.
예를 들어, 도 16을 참조하면, 서로 이격되어 배치되는 복수 개의 상기 제 1 서브 제 2 이너 리드 패턴부(I2a)의 수는 2개이고, 상기 제 1 서브 제 2 이너 리드 패턴부(I2a) 상에 배치되는 상기 제 2 접속부(80)의 수는 2개 일 수 있다.
서로 이격되어 배치되는 복수 개의 상기 제 2 서브 제 2 이너 리드 패턴부(I2b)의 수는 상기 제 2 서브 제 2 이너 리드 패턴부(I2b) 상에 배치되는 상기 제 2 접속부(80)의 수와 대응될 수 있다.
예를 들어, 도 16a, 도 16b, 도 17a 및 도 17b를 참조하면, 서로 이격되어 배치되는 복수 개의 상기 제 2 서브 제 2 이너 리드 패턴부(I2b)의 수는 3개이고, 상기 제 2 서브 제 2 이너 리드 패턴부(I2b) 상에 배치되는 상기 제 2 접속부(80)의 수는 3개 일 수 있다.
예를 들어, 도 16c 및 도 17c를 참조하면, 서로 이격되어 배치되는 복수 개의 상기 제 2 서브 제 2 이너 리드 패턴부(I2b)의 수는 2개이고, 상기 제 2 서브 제 2 이너 리드 패턴부(I2b) 상에 배치되는 상기 제 2 접속부(80)의 수는 2개 일 수 있다.
실시예에 따른 전자 디바이스는 기판; 상기 기판 상에 배치되는 전도성 패턴부; 및 상기 전도성 패턴부 상에 부분적으로 배치되는 보호층을 포함하고, 상기 전도성 패턴부는 서로 이격하여 배치되는 제 1 전도성 패턴부 및 제 2 전도성 패턴부를 포함하고, 상기 제 1 전도성 패턴부 및 상기 제 2 전도성 패턴부는 각각 상기 기판 상에 차례로 배치되는 배선 패턴층, 제 1 도금층 및 제 2 도금층을 포함하고, 상기 제 1 전도성 패턴부는 상기 제 1 전도성 패턴부의 일단에 위치하는 제 1 이너 리드 패턴부, 상기 제 1 전도성 패턴부의 타단에 위치하는 제 1 아우터 리드 패턴부, 및 상기 제 1 전도성 패턴부의 상기 일단과 상기 타단을 연결하는 제 1 연장 패턴부를 포함하고, 상기 제 2 전도성 패턴부는 상기 제 2 전도성 패턴부의 일단에 위치하는 제 2 이너 리드 패턴부, 상기 제 2 전도성 패턴부의 타단에 위치하는 제 2 아우터 리드 패턴부, 및 상기 제 2 전도성 패턴부의 상기 일단과 상기 타단을 연결하는 제 2 연장 패턴부를 포함하고, 상기 제 1 이너 리드 패턴부 상에는 제 1 접속부 및 제 1 칩이 배치되고, 상기 제 2 이너 리드 패턴부 상에는 제 2 접속부 및 제 2 칩이 배치되는 것을 포함하는 올인원 연성 회로기판; 상기 올인원 연성 회로기판의 일단과 연결되는 디스플레이 패널; 및 상기 올인원 연성 회로기판의 상기 일단과 반대되는 타단과 연결되는 메인보드;를 포함할 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 양면에 미세한 피치의 전도성 패턴부를 구현할 수 있어, 고해상도의 디스플레이부를 가지는 전자 디바이스에 적합할 수 있다.
또한, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 플렉서블 하며, 크기가 작고, 두께가 얇기 때문에, 다양한 전자 디바이스에 사용될 수 있다.
예를 들어, 도 18을 참조하면, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 베젤을 축소할 수 있으므로, 에지 디스플레이에 사용될 수 있다.
예를 들어, 도 19를 참조하면, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 휘어지는 플렉서블(flexible) 전자 디바이스에 포함될 수 있다. 따라서, 이를 포함하는 터치 디바이스 장치는 플렉서블 터치 디바이스 장치일 수 있다. 따라서, 사용자가 손으로 휘거나 구부릴 수 있다. 이러한 플렉서블 터치 윈도우는 웨어러블 터치 등에 적용될 수 있다.
예를 들어, 도 20을 참조하면, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 폴더블 디스플레이 장치가 적용되는 다양한 전자 디바이스에 적용될 수 있다. 도 20a 내지 도 20c를 참조하면, 폴더블 디스플레이 장치는 폴더블 커버 윈도우가 접힐 수 있다. 폴더블 디스플레이 장치는 다양한 휴대용 전자제품에 포함될 수 있다. 자세하게, 폴더블 디스플레이 장치는 이동식 단말기(휴대폰), 노트북(휴대용 컴퓨터) 등에 포함될 수 있다. 이에 따라, 휴대용 전자제품의 디스플레이 영역은 크게 하면서도, 보관이나 이동시에는 장치의 크기를 줄일 수 있어, 휴대성을 높일 수 있다. 따라서, 휴대용 전자제품 사용자의 편의를 향상시킬 수 있다. 그러나, 실시예가 이에 제한되는 것은 아니고, 폴더블 디스플레이 장치는 다양한 전자 제품에 사용될 수 있음은 물론이다.
도 20a를 참조하면, 폴더블 디스플레이 장치는 화면 영역에서 하나의 접힘 영역을 포함할 수 있다. 예를 들어, 폴더블 디스플레이 장치는 접힌 형태에서 C형 형상을 가질 수 있다. 즉, 폴더블 디스플레이 장치는 일단 및 상기 일단과 반대되는 타단이 서로 포개어질 수 있다. 이때, 상기 일단과 상기 타단은 서로 가까이 배치될 수 있다. 예를 들어, 상기 일단과 상기 타단은 서로 마주보며 배치될 수 있다.
도 20b를 참조하면, 폴더블 디스플레이 장치는 화면 영역에서 두 개의 접힘 영역을 포함할 수 있다. 예를 들어, 폴더블 디스플레이 장치는 접힌 형태에서 G형 형상을 가질 수 있다. 즉, 폴더블 디스플레이 장치는 일단 및 상기 일단과 반대되는 타단이 서로 대응되는 방향으로 접힘에 따라, 서로 포개어질 수 있다. 이때, 상기 일단과 상기 타단은 서로 이격하여 배치될 수 있다. 예를 들어, 상기 일단과 상기 타단은 서로 평행하게 배치될 수 있다.
도 20c를 참조하면, 폴더블 디스플레이 장치는 화면 영역에서 두 개의 접힘 영역을 포함할 수 있다. 예를 들어, 폴더블 디스플레이 장치는 접힌 형태에서 S형 형상을 가질 수 있다. 즉, 폴더블 디스플레이 장치는 일단 및 상기 일단과 반대되는 타단이 서로 다른 방향으로 접힐 수 있다. 이때, 상기 일단과 상기 타단은 서로 이격하여 배치될 수 있다. 예를 들어, 상기 일단과 상기 타단은 서로 평행하게 배치될 수 있다.
또한, 도면에는 도시하지 않았으나, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 롤러블 디스플레이에 적용될 수 있음은 물론이다.
도 21을 참조하면, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 곡면 디스플레이를 포함하는 다양한 웨어러블 터치 디바이스에 포함될 수 있다. 따라서, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)을 포함하는 전자 디바이스는 슬림화, 소형화 또는 경량화될 수 있다.
도 22를 참조하면, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 TV, 모니터, 노트북과 같은 디스플레이 부분을 가지는 다양한 전자 디바이스에 사용될 수 있다.
그러나, 실시예가 이에 한정되는 것은 아니고, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 평판 또는 곡선 형상의 디스플레이 부분을 가지는 다양한 전자 디바이스에 사용될 수 있음은 물론이다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (17)

  1. 기판;
    상기 기판 상에 배치되는 전도성 패턴부; 및
    상기 전도성 패턴부 상에 부분적으로 배치되는 보호층을 포함하고,
    상기 전도성 패턴부는 서로 이격하여 배치되는 제 1 전도성 패턴부 및 제 2 전도성 패턴부를 포함하고,
    상기 제 1 전도성 패턴부 및 상기 제 2 전도성 패턴부는 각각 상기 기판 상에 차례로 배치되는 배선 패턴층, 제 1 도금층 및 제 2 도금층을 포함하고,
    상기 제 1 전도성 패턴부는 상기 보호층이 오픈된 제 1 오픈 영역을 포함하고,
    상기 제 2 전도성 패턴부는 상기 보호층이 오픈된 제 2 오픈 영역을 포함하고,
    상기 제 1 오픈 영역에서 상기 제 2 도금층의 주석의 함량은 상기 제 2 오픈 영역에서 상기 제 2 도금층의 주석의 함량보다 많은 것을 포함하는 올인원 칩 온 필름용 연성 회로기판.
  2. 제 1항에 있어서,
    상기 제 1 오픈 영역에서 상기 제 2 도금층의 주석(Sn)의 함량은 50 원자% 이상이고,
    상기 제 2 오픈 영역에서 상기 제 2 도금층의 주석(Sn)의 함량은 50 원자% 미만인 것을 포함하는 올인원 칩 온 필름용 연성 회로기판.
  3. 제 1항에 있어서,
    상기 제 2 오픈 영역에서 상기 제 2 도금층은 구리(Cu) 및 주석(Sn)의 합금층인 것을 포함하는 올인원 칩 온 필름용 연성 회로기판.
  4. 제 1항에 있어서,
    상기 제 1 전도성 패턴부는 상기 제 1 전도성 패턴부의 일단 및 타단에 위치하는 제 1 리드 패턴부, 및 상기 제 1 전도성 패턴부의 상기 일단과 상기 타단을 연결하는 제 1 연장 패턴부를 포함하고,
    상기 제 2 전도성 패턴부는 상기 제 2 전도성 패턴부의 일단 및 타단에 위치하는 제 2 리드 패턴부, 및 상기 제 2 전도성 패턴부의 상기 일단과 상기 타단을 연결하는 제 2 연장 패턴부를 포함하고,
    상기 제 1 리드 패턴부는 상기 제 2 리드 패턴부와 형상이 서로 다른 것을 포함하는 올인원 칩 온 필름용 연성 회로기판.
  5. 제 4항에 있어서,
    상기 제 1 리드 패턴부의 선폭은 상기 제 2 리드 패턴부의 선폭보다 작은 것을 포함하는 올인원 칩 온 필름용 연성 회로기판.
  6. 제 4항에 있어서,
    상기 제 1 리드 패턴부의 선폭은 상기 제 1 연장 패턴부의 선폭과 대응되고,
    상기 제 2 리드 패턴부의 적어도 하나의 단부의 선폭은 상기 제 2 연장 패턴부의 선폭과 다른 것을 포함하는 올인원 칩 온 필름용 연성 회로기판.
  7. 제 4항에 있어서,
    상기 제 1 전도성 패턴부는 상기 기판 상에 제 1 간격으로 이격된 복수 개의 제 1 전도성 패턴부들을 포함하고,
    상기 제 2 전도성 패턴부는 상기 기판 상에 제 2 간격로 이격된 복수 개의 제 2 전도성 패턴부들을 포함하고,
    상기 제 1 간격은 상기 제 2 간격보다 작은 것을 포함하는 올인원 칩 온 필름용 연성 회로기판.
  8. 올인원 칩 온 필름용 연성 회로기판은,
    기판;
    상기 기판 상에 배치되는 전도성 패턴부; 및
    상기 전도성 패턴부 상에 부분적으로 배치되는 보호층을 포함하고,
    상기 전도성 패턴부는 서로 이격하여 배치되는 제 1 전도성 패턴부 및 제 2 전도성 패턴부를 포함하고,
    상기 제 1 전도성 패턴부 및 상기 제 2 전도성 패턴부는 각각 상기 기판 상에 차례로 배치되는 배선 패턴층, 제 1 도금층 및 제 2 도금층을 포함하고,
    상기 제 1 전도성 패턴부는 상기 보호층이 오픈된 제 1 오픈 영역을 포함하고,
    상기 제 2 전도성 패턴부는 상기 보호층이 오픈된 제 2 오픈 영역을 포함하고,
    상기 제 1 오픈 영역에서 상기 제 2 도금층의 주석의 함량은 상기 제 2 오픈 영역에서 상기 제 2 도금층의 주석의 함량보다 많고,
    상기 제 1 오픈 영역에 배치되는 제 1 칩과,
    상기 제 2 오픈 영역에 배치되는 제 2 칩을 포함하는 올인원 칩 온 필름용 연성회로기판을 포함하는 칩 패키지.
  9. 제 8항에 있어서,
    상기 제 1 칩은 구동 IC 칩(Drive IC chip)이고,
    상기 제 2 칩은 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나인 것을 포함하는 올인원 칩 온 필름용 연성회로기판을 포함하는 칩 패키지.
  10. 제 8항에 있어서,
    상기 제 1 칩 및 상기 제 2 칩이 상기 올인원 칩 온 필름용 연성회로기판의 동일한 일면 상에 배치되는 것을 포함하는 올인원 칩 온 필름용 연성회로기판을 포함하는 칩 패키지.
  11. 제 8항에 있어서,
    상기 제 1 전도성 패턴부는 상기 제 1 전도성 패턴부의 일단에 위치하는 제 1 이너 리드 패턴부, 상기 제 1 전도성 패턴부의 타단에 위치하는 제 1 아우터 리드 패턴부, 및 상기 제 1 전도성 패턴부의 상기 일단과 상기 타단을 연결하는 제 1 연장 패턴부를 포함하고,
    상기 제 2 전도성 패턴부는 상기 제 2 전도성 패턴부의 일단에 위치하는 제 2 이너 리드 패턴부, 상기 제 2 전도성 패턴부의 타단에 위치하는 제 2 아우터 리드 패턴부, 및 상기 제 2 전도성 패턴부의 상기 일단과 상기 타단을 연결하는 제 2 연장 패턴부를 포함하고,
    상기 제 1 이너 리드 패턴부 상에는 제 1 접속부 및 제 1 칩이 배치되고,
    상기 제 2 이너 리드 패턴부 상에는 제 2 접속부 및 제 2 칩이 배치되는 올인원 칩 온 필름용 연성회로기판을 포함하는 칩 패키지.
  12. 제 11항에 있어서,
    상기 제 1 접속부 및 상기 제 2 접속부는 서로 다른 크기이고, 서로 다른 형상인 올인원 칩 온 필름용 연성회로기판을 포함하는 칩 패키지.
  13. 제 11항에 있어서,
    상기 제 1 접속부는 금(Au)을 포함하고,
    상기 제 2 접속부는 금(Au) 이외의 금속을 포함하는 올인원 칩 온 필름용 연성회로기판을 포함하는 칩 패키지.
  14. 제 11항에 있어서,
    상기 제 1 이너 리드 패턴부의 상기 제 2 도금층은 주석(Sn)의 함량이 50 원자% 이상인 순수 주석층이고,
    상기 제 2 이너 리드 패턴부의 상기 제 2 도금층은 주석(Sn)의 함량은 50 원자% 미만인 주석 합금층인 올인원 칩 온 필름용 연성회로기판을 포함하는 칩 패키지.
  15. 제 11항에 있어서,
    상기 제 1 이너 리드 패턴부의 폭과 상기 제 1 접속부의 폭은 서로 동일하거나 20% 이내의 차이를 가지고,
    상기 제 2 접속부의 폭은 상기 제 2 이너 리드 패턴부의 폭의 1.5배 이상인 올인원 칩 온 필름용 연성회로기판을 포함하는 칩 패키지.
  16. 기판;
    상기 기판 상에 배치되는 전도성 패턴부; 및
    상기 전도성 패턴부 상에 부분적으로 배치되는 보호층을 포함하고,
    상기 전도성 패턴부는 서로 이격하여 배치되는 제 1 전도성 패턴부 및 제 2 전도성 패턴부를 포함하고,
    상기 제 1 전도성 패턴부 및 상기 제 2 전도성 패턴부는 각각 상기 기판 상에 차례로 배치되는 배선 패턴층, 제 1 도금층 및 제 2 도금층을 포함하고,
    상기 제 1 전도성 패턴부는 상기 보호층이 오픈된 제 1 오픈 영역을 포함하고,
    상기 제 2 전도성 패턴부는 상기 보호층이 오픈된 제 2 오픈 영역을 포함하고,
    상기 제 1 오픈 영역에서 상기 제 2 도금층의 주석의 함량은 상기 제 2 오픈 영역에서 상기 제 2 도금층의 주석의 함량보다 많은 것을 포함하는 올인원 칩 온 필름용 연성회로기판;
    상기 올인원 칩 온 필름용 연성 회로기판의 일단과 연결되는 디스플레이 패널; 및
    상기 올인원 칩 온 필름용 연성 회로기판의 상기 일단과 반대되는 타단과 연결되는 메인보드;를 포함하는 전자 디바이스.
  17. 제 16항에 있어서,
    상기 올인원 칩 온 필름용 연성회로기판의 상기 제 1 오픈 영역에 배치되는 제 1 칩과, 상기 제 2 오픈 영역에 배치되는 제 2 칩은 서로 다른 종류이고
    상기 디스플레이 패널 및 상기 메인보드는 서로 마주보며 배치되고,
    상기 올인원 칩 온 필름용 연성 회로기판은 상기 디스플레이 패널과 상기 메인보드의 사이에서 절곡되며 배치되는 것을 포함하는 전자 디바이스.
PCT/KR2018/005294 2017-05-15 2018-05-09 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스 WO2018212498A1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201880032447.3A CN110637506B (zh) 2017-05-15 2018-05-09 膜上多合一芯片用柔性电路板、包括其的芯片封装及包括其的电子装置
US16/614,192 US10986726B2 (en) 2017-05-15 2018-05-09 Flexible circuit board for all-in-one chip on film, chip package including same, and electronic device including same
JP2019562551A JP6856777B2 (ja) 2017-05-15 2018-05-09 オールインワンチップオンフィルム用軟性回路基板及びこれを含むチップパッケージ、及びこれを含む電子デバイス

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2017-0060056 2017-05-15
KR1020170060178A KR102374299B1 (ko) 2017-05-15 2017-05-15 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스
KR1020170060056A KR102438205B1 (ko) 2017-05-15 2017-05-15 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스
KR10-2017-0060178 2017-05-15

Publications (1)

Publication Number Publication Date
WO2018212498A1 true WO2018212498A1 (ko) 2018-11-22

Family

ID=64274066

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2018/005294 WO2018212498A1 (ko) 2017-05-15 2018-05-09 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스

Country Status (4)

Country Link
US (1) US10986726B2 (ko)
JP (1) JP6856777B2 (ko)
CN (1) CN110637506B (ko)
WO (1) WO2018212498A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115066085B (zh) 2016-07-22 2023-06-23 Lg伊诺特有限公司 柔性电路板、柔性电路板封装芯片和包括柔性电路板的电子设备
US11259406B2 (en) * 2018-11-21 2022-02-22 Synaptics Incorporated Flexible connector for a display device
JP7265443B2 (ja) * 2019-07-31 2023-04-26 日本航空電子工業株式会社 配線板組立体
WO2021022522A1 (zh) * 2019-08-07 2021-02-11 京东方科技集团股份有限公司 显示装置及电子设备
CN210467891U (zh) * 2019-11-29 2020-05-05 京东方科技集团股份有限公司 阵列基板及显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007214581A (ja) * 2001-07-30 2007-08-23 Fujitsu Hitachi Plasma Display Ltd プラズマディスプレイ装置およびフラットディスプレイ装置
JP2008218927A (ja) * 2007-03-07 2008-09-18 Mitsui Mining & Smelting Co Ltd フレキシブル配線基材並びに半導体装置及びその製造方法
KR20090110588A (ko) * 2008-04-18 2009-10-22 엘에스엠트론 주식회사 접속 신뢰성이 우수한 연성 회로 기판
KR20140022210A (ko) * 2012-08-13 2014-02-24 스템코 주식회사 연성 회로 기판, 이를 포함한 반도체 패키지 및 디스플레이 장치
KR20170040944A (ko) * 2015-10-06 2017-04-14 엘지이노텍 주식회사 연성기판

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6441487B2 (en) 1997-10-20 2002-08-27 Flip Chip Technologies, L.L.C. Chip scale package using large ductile solder balls
KR100374075B1 (ko) 1999-03-04 2003-03-03 미쓰이 긴조꾸 고교 가부시키가이샤 전자부품 실장용 필름캐리어 테이프 및 그 제조방법
JP2001308491A (ja) 2000-04-21 2001-11-02 Three M Innovative Properties Co 片面配線基板、該片面配線基板を含む表示モジュール及び該片面配線基板の接続方法
JP3983120B2 (ja) 2001-07-30 2007-09-26 富士通日立プラズマディスプレイ株式会社 Ｉｃチップの実装構造及びディスプレイ装置
JP4162530B2 (ja) 2003-04-08 2008-10-08 セイコーインスツル株式会社 電子機器、フィルム基板、半導体装置及び表示装置の製造方法
JP4064403B2 (ja) 2005-01-18 2008-03-19 シャープ株式会社 半導体装置、表示モジュール、半導体チップ実装用フィルム基板の製造方法、及び半導体装置の製造方法
KR100761863B1 (ko) 2006-11-30 2007-09-28 삼성전자주식회사 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는인쇄회로기판 및 이를 포함하는 반도체 패키지
KR101054294B1 (ko) 2008-04-14 2011-08-08 홍익대학교 산학협력단 접착제로 국부적으로 둘러싸인 범프/패드 접속부를 갖는플립칩 패키지와 그 제조방법
KR101022912B1 (ko) 2008-11-28 2011-03-17 삼성전기주식회사 금속범프를 갖는 인쇄회로기판 및 그 제조방법
EP2405469B1 (en) 2010-07-05 2016-09-21 ATOTECH Deutschland GmbH Method to form solder alloy deposits on substrates
KR101049520B1 (ko) 2011-03-04 2011-07-15 덕산하이메탈(주) 코어 솔더볼, 코어 솔더볼의 제조방법 및 이를 이용한 전자부품
WO2015066155A1 (en) 2013-10-31 2015-05-07 Alpha Metals, Inc. Lead-free, silver-free solder alloys
US20150195912A1 (en) 2014-01-08 2015-07-09 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Substrates With Ultra Fine Pitch Flip Chip Bumps
KR20160144540A (ko) 2015-06-08 2016-12-19 한국기계연구원 전도성 고분자를 포함하는 솔더 조성물 및 이를 이용한 전도성 패턴 결합 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007214581A (ja) * 2001-07-30 2007-08-23 Fujitsu Hitachi Plasma Display Ltd プラズマディスプレイ装置およびフラットディスプレイ装置
JP2008218927A (ja) * 2007-03-07 2008-09-18 Mitsui Mining & Smelting Co Ltd フレキシブル配線基材並びに半導体装置及びその製造方法
KR20090110588A (ko) * 2008-04-18 2009-10-22 엘에스엠트론 주식회사 접속 신뢰성이 우수한 연성 회로 기판
KR20140022210A (ko) * 2012-08-13 2014-02-24 스템코 주식회사 연성 회로 기판, 이를 포함한 반도체 패키지 및 디스플레이 장치
KR20170040944A (ko) * 2015-10-06 2017-04-14 엘지이노텍 주식회사 연성기판

Also Published As

Publication number Publication date
US10986726B2 (en) 2021-04-20
CN110637506A (zh) 2019-12-31
CN110637506B (zh) 2022-05-13
JP2020520558A (ja) 2020-07-09
US20210045229A1 (en) 2021-02-11
JP6856777B2 (ja) 2021-04-14

Similar Documents

Publication Publication Date Title
WO2019088563A1 (ko) 연성 회로기판 및 이를 포함하는 칩 패키지
WO2018212498A1 (ko) 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스
WO2019124715A1 (ko) 지문 인식 모듈 및 이를 포함하는 전자 디바이스
WO2020145650A1 (ko) 카메라 모듈 및 이를 포함하는 카메라 장치
WO2019240538A1 (ko) 인쇄회로기판 및 이를 포함하는 카메라 장치
WO2019164106A1 (ko) 손 착용형 장치 및 이의 제조 방법
WO2018004183A1 (en) Solar cell module, method for manufacturing solar cell module, method for manufacturing electronic device having solar cell module
WO2020105956A1 (ko) 이미지 센서용 기판
WO2021040367A1 (ko) 인쇄회로기판
WO2023200219A1 (ko) 회로 기판 및 이를 포함하는 반도체 패키지
WO2021112498A1 (ko) 지문 인식 모듈 및 이를 포함하는 전자 디바이스
WO2023055049A1 (ko) 회로기판 및 이를 포함하는 반도체 패키지
WO2023043183A1 (ko) 회로 기판 및 이를 포함하는 반도체 패키지
WO2023043250A1 (ko) 반도체 패키지
WO2023043188A1 (ko) 회로기판 및 이를 포함하는 반도체 패키지
WO2023229349A1 (ko) 반도체 패키지
WO2024043695A1 (ko) 회로 기판 및 이를 포함하는 반도체 패키지
WO2023014165A1 (ko) 회로 기판 및 이를 포함하는 반도체 패키지
WO2023008967A1 (ko) 회로 기판 및 이를 포함하는 반도체 패키지
WO2023008966A1 (ko) 회로 기판 및 이를 포함하는 반도체 패키지
WO2024005496A1 (ko) 회로 기판 및 이를 포함하는 반도체 패키지
WO2024039228A1 (ko) 회로 기판 및 이를 포함하는 반도체 패키지
WO2023027554A1 (ko) 회로 기판 및 이를 포함하는 반도체 패키지
WO2024054072A1 (ko) 회로 기판 및 이를 포함하는 반도체 패키지
WO2023096350A1 (ko) 회로기판 및 이를 포함하는 반도체 패키지

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18803241

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2019562551

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18803241

Country of ref document: EP

Kind code of ref document: A1