WO2024039228A1 - 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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WO2024039228A1
WO2024039228A1 PCT/KR2023/012290 KR2023012290W WO2024039228A1 WO 2024039228 A1 WO2024039228 A1 WO 2024039228A1 KR 2023012290 W KR2023012290 W KR 2023012290W WO 2024039228 A1 WO2024039228 A1 WO 2024039228A1
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insulating layer
layer
circuit board
electrode
disposed
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이동건
신준식
윤남규
최소희
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엘지이노텍 주식회사
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    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
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    • H05K1/03—Use of materials for the substrate
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    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings

Definitions

  • the embodiment relates to a circuit board and a semiconductor package including the same.
  • a typical semiconductor package has a structure in which multiple chips are arranged.
  • the size of semiconductor packages is increasing due to the recent higher specifications of products to which semiconductor packages are applied and the adoption of a large number of chips such as HBM (High Bandwidth Memory).
  • the semiconductor package includes an interposer to connect multiple chips.
  • a semiconductor package has a vertical connection structure between multiple circuit boards, interposers, and semiconductor devices. Accordingly, the thickness of the semiconductor package in the vertical direction may increase depending on the thickness and number of the circuit board, interposer, and semiconductor elements.
  • the thickness of semiconductor packages in the vertical direction is reduced by using circuit boards with cavities.
  • the desmear process must be performed in the process of manufacturing a circuit board including a cavity. That is, if the desmear process is not performed, a problem occurs in which the adhesion between the molding member disposed in the cavity and the circuit board decreases, and as a result, the molding member is separated from the circuit board.
  • the side walls of the cavity and the bottom of the cavity may also be etched. This may cause damage to the bottom surface of the cavity, causing problems with the physical reliability of the circuit board.
  • the bottom surface of the cavity may be the top surface of a thermosetting resin containing glass fiber. Additionally, as the desmear process progresses, the thermosetting resin is etched, which may cause the glass fibers included in the thermosetting resin to be exposed through the cavity. Additionally, exposed glass fibers can act as a factor causing defects such as copper migration.
  • Patent Document 1 KR 10-2012-0045639 A
  • Embodiments provide a circuit board with a new structure and a semiconductor package including the same.
  • the embodiment provides a circuit board including a cavity and a semiconductor package including the same.
  • the embodiment provides a circuit board capable of improving circuit integration and a semiconductor package including the same.
  • the embodiment provides a circuit board and a semiconductor package including the same that can solve reliability problems that occur when glass fibers provided in the insulating layer are exposed through the cavity.
  • the embodiment provides a circuit board capable of improving adhesion between a plurality of insulating layers containing different insulating materials and a semiconductor package including the same.
  • the embodiment provides a circuit board with improved bending characteristics and a semiconductor package including the same.
  • the embodiment provides a circuit board and semiconductor package that can prevent foreign matter from being generated on the side.
  • the embodiment provides a circuit board capable of improving heat dissipation characteristics and a semiconductor package including the same.
  • a circuit board includes a first insulating layer; a second insulating layer disposed on the first insulating layer; and a circuit pattern layer disposed between the first insulating layer and the second insulating layer, wherein the second insulating layer has a cavity penetrating the upper and lower surfaces of the second insulating layer, and the circuit pattern layer Silver, an electrode pad disposed on the bottom surface of the cavity; and a dummy electrode disposed on the bottom surface of the cavity, spaced apart from the electrode pad, and surrounding an outside of the electrode pad.
  • the outer surface of the first insulating layer has a step difference from the outer surface of the second insulating layer.
  • first insulating layer and the second insulating layer include different insulating materials.
  • the second insulating layer includes a photocurable resin.
  • the outer surface of the second insulating layer is provided further inside than the outer surface of the first insulating layer.
  • the circuit board further includes a protective layer disposed on the second insulating layer, and an outer surface of the protective layer has a step from an outer surface of the second insulating layer.
  • the protective layer is provided to cover the outer surface of the second insulating layer.
  • the outer surface of the second insulating layer has an inclination such that the outer width of the second insulating layer decreases or increases from the upper surface of the second insulating layer to the lower surface of the second insulating layer.
  • the protective layer has an opening overlapping in a direction perpendicular to the cavity, and the slope of the inner wall of the opening is different from the slope of the inner wall of the cavity.
  • the direction in which the inner wall of the opening is inclined is different from the direction in which the inner wall of the cavity is inclined.
  • the slope of the inner wall of the cavity of the second insulating layer is connected to the lower surface of the second insulating layer and has a straight slope in which the width of the cavity becomes narrower toward the upper surface of the second insulating layer. It includes a first part and a second part provided between the upper surface of the second insulating layer and the first part and having a curved inclination in which the width of the cavity increases toward the lower surface of the second insulating layer.
  • the circuit board includes a first through electrode penetrating the first insulating layer; and a second through electrode that overlaps the cavity in a horizontal direction and penetrates the second insulating layer, wherein the vertical thickness of the second through electrode is equal to the vertical thickness of the electrode pad and the first through electrode. Smaller than the thickness of the electrode.
  • the second insulating layer is provided with a plurality of layers, and the cavity penetrates at least one layer among the plurality of layers of the second insulating layer.
  • the second insulating layer includes a first layer disposed on the first insulating layer and a second layer disposed on the first layer, and the second through electrode is an electrode that penetrates the first layer. It includes one penetrating part and a second penetrating part penetrating the second layer, wherein the first penetrating part and the second penetrating part are in direct contact with each other.
  • the first penetrating part has an inclination in which the width decreases from the upper surface of the first penetrating part toward the lower surface
  • the second penetrating part has an inclination in which the width decreases from the upper surface to the lower surface of the second penetrating part.
  • the horizontal center of the first penetrating part is offset from the horizontal center of the second penetrating part.
  • the circuit pattern layer further includes a pad portion that does not overlap the cavity in a vertical direction, and a connection pattern connecting the pad portion and the electrode pad, and the dummy electrode is spaced apart from the electrode pad and the connection pattern. It is provided to surround the outside of the electrode pad in the position provided.
  • connection member disposed within the cavity and disposed on the electrode pad.
  • a plurality of first through electrodes are provided, and at least one of the plurality of first through electrodes overlaps the dummy electrode in a vertical direction.
  • a semiconductor package includes one of the above-described circuit boards and a semiconductor device disposed on the circuit board.
  • a plurality of semiconductor devices are arranged on the circuit board along at least one of a vertical direction and a horizontal direction.
  • a circuit board may include a first insulating layer and a second insulating layer disposed on the first insulating layer.
  • the first insulating layer may include a first insulating material
  • the second insulating layer may include a second insulating material different from the first insulating material.
  • the outer surface of the first insulating layer may have a step difference from the outer surface of the second insulating layer.
  • the first insulating layer may include a thermosetting resin
  • the second insulating layer may include a photocurable resin.
  • the adhesion between the first insulating layer and the second insulating layer may decrease.
  • the first insulating layer and the second insulating layer may have different thermal expansion coefficients. Therefore, a problem may occur in which the circuit board is significantly bent in a specific direction due to the difference in thermal expansion coefficient between the first and second insulating layers. At this time, bending of the circuit board may be caused by the second insulating layer containing a photo-curable resin.
  • the embodiment may allow the outer width of the second insulating layer to be smaller than the outer width of the first insulating layer. Accordingly, the embodiment can prevent the circuit board from bending in a specific direction by the second insulating layer. Through this, the embodiment can improve the physical reliability and electrical reliability of the circuit board.
  • the embodiment may allow a first protective layer to be disposed on the second insulating layer, surrounding the top and outer surfaces of the second insulating layer.
  • the first protective layer may function to improve adhesion between the first and second insulating layers while protecting the circuit pattern layer disposed on the second insulating layer.
  • the embodiment can improve adhesion between the first insulating layer and the second insulating layer.
  • the embodiment can solve the problem of the second insulating layer being peeled off from the first insulating layer or the physical reliability problem of the circuit pattern layer disposed on the second insulating layer being peeled off from the second insulating layer.
  • the circuit board of the embodiment may include a third insulating layer disposed under the first insulating layer.
  • the third insulating layer may be disposed under the first insulating layer while having an insulating material corresponding to the second insulating layer and a structure corresponding to the second insulating layer.
  • the structure of the third insulating layer may be symmetrical to that of the second insulating layer with the first insulating layer as the center.
  • the outer surface of the circuit board of the embodiment does not include a portion corresponding to the second insulating layer and/or the third insulating layer.
  • the outer surface of the second insulating layer and/or the third insulating layer may be covered by the first protective layer and the second protective layer.
  • the outer surface of the second insulating layer and/or the third insulating layer may not be exposed to the outside of the circuit board. Accordingly, the embodiment can solve the problem of damage that occurs when the outer surface of the relatively weak second insulating layer and/or third insulating layer is exposed to the outside of the circuit board.
  • the embodiment can solve the problem of foreign substances being generated by the second insulating layer and/or the third insulating layer during the sawing process in the process of manufacturing a circuit board in strip units. Accordingly, the embodiment can improve the overall product reliability of circuit boards and semiconductor packages.
  • the circuit board of the embodiment may include a first circuit pattern layer disposed on the first insulating layer.
  • the second insulating layer may include a cavity.
  • the first circuit pattern layer includes a first circuit pattern portion disposed on a first region of the first insulating layer that vertically overlaps the cavity.
  • the planar area occupied by the first circuit pattern portion in the first region may satisfy a range of 50% to 90% of the total planar area of the first region. That is, the planar area of the portion in the first region of the first insulating layer where the first circuit pattern portion is not disposed may satisfy a range of 10% to 50% of the total planar area of the first region.
  • the embodiment can prevent the top surface of the first region of the first insulating layer from being damaged during the desmear process after the cavity is formed. Through this, the embodiment can prevent reliability problems such as copper migration caused by etching of the first region of the first insulating layer in the desmear process. Accordingly, the embodiment can improve the electrical reliability of the circuit board and the semiconductor package including the same.
  • the thickness of the through electrode horizontally overlapping with the cavity smaller than the thickness of the electrode pad of the first circuit pattern layer. Furthermore, the thickness of the through electrode that penetrates the second insulating layer while overlapping in the horizontal direction with the cavity is 1/1.5, further 1/2, further 1/3, further, of the thickness of the through electrode penetrating the first insulating layer. It can be reduced to 1/3.5 level. Through this, the embodiment can reduce the signal transmission distance and minimize signal transmission loss accordingly.
  • the embodiment may provide a penetrating electrode in which the second insulating layer is provided with a plurality of layers and each of the plurality of layers of the second insulating layer is provided with a penetrating part. At this time, pads such as lands may not be provided between penetrating parts that overlap each other in the vertical direction. Therefore, the embodiment can simplify the process for forming the through electrode and improve product yield. Furthermore, in the embodiment, it is possible to arrange so that the horizontal centers of each of the plurality of penetrating parts that must overlap each other in the vertical direction are offset from each other, thereby improving the degree of design freedom.
  • the embodiment may be advantageous in selecting desmear process conditions because damage to the first insulating layer in the desmear process does not need to be considered. Through this, the embodiment can improve adhesion between the second circuit pattern layer and the second insulating layer disposed on the second insulating layer.
  • the cavity may be formed together with a through hole in a process of forming a through hole corresponding to the second through electrode of the second insulating layer.
  • the second circuit pattern layer can be disposed on the second insulating layer after the desmear process. Therefore, the embodiment is advantageous in selecting conditions for the desmear process, and the desmear process can be performed under conditions that can improve adhesion to the second circuit pattern layer. Through this, the embodiment can improve adhesion between the second insulating layer and the second circuit pattern layer.
  • the first circuit pattern portion may include a first electrode pad on which a connection member is disposed and a dummy electrode other than the first electrode pad.
  • the dummy electrode can improve the rigidity and heat dissipation characteristics of the circuit board while protecting the top surface of the first region of the first insulating layer. Accordingly, the embodiment can improve product reliability of the circuit board and the semiconductor package including the same.
  • the embodiment includes a penetrating portion that penetrates the first insulating layer and is connected to the dummy electrode. And, the embodiment allows heat transferred from the dummy electrode to be discharged to the outside through the penetration part. Through this, the embodiment can further improve the heat dissipation characteristics of the circuit board. Through this, the embodiment can improve the operational reliability of the circuit board and the semiconductor package including the same.
  • the first circuit pattern portion includes a connection pattern electrically connected to the first electrode pad.
  • the connection pattern may directly connect a plurality of electrode pads disposed in the first and second regions of the first insulating layer, respectively. That is, in the embodiment, a connection pattern that directly connects the first electrode pad and the second electrode pad is disposed on the first insulating layer.
  • the embodiment can reduce the signal transmission distance between the first electrode pad and the second electrode pad. Furthermore, the embodiment can minimize signal transmission loss due to a decrease in signal transmission distance. Accordingly, the embodiment can improve the electrical characteristics of the circuit board and the semiconductor package including the same. Furthermore, the embodiment can improve the circuit integration of the circuit board.
  • FIG. 1A is a cross-sectional view showing a semiconductor package according to a first embodiment.
  • FIG. 1B is a cross-sectional view showing a semiconductor package according to a second embodiment.
  • Figure 1C is a cross-sectional view showing a semiconductor package according to a third embodiment.
  • Figure 1D is a cross-sectional view showing a semiconductor package according to a fourth embodiment.
  • Figure 1e is a cross-sectional view showing a semiconductor package according to a fifth embodiment.
  • Figure 1f is a cross-sectional view showing a semiconductor package according to a sixth embodiment.
  • Figure 1g is a cross-sectional view showing a semiconductor package according to a seventh embodiment.
  • Figure 2 is a cross-sectional view showing the circuit board of the first embodiment.
  • FIG. 3 is a plan view of the circuit board of FIG. 2 with some components removed.
  • FIG. 4 is a cross-sectional view taken along the A-A' direction of FIG. 2 according to one embodiment.
  • Figure 5 is a cross-sectional view taken along the A-A' direction of Figure 2 of another embodiment.
  • FIG. 6 is a cross-sectional view showing a first modified example of the circuit board of FIG. 2.
  • FIG. 7 is a plan view of the circuit board of FIG. 6 with some components removed.
  • FIG. 8 is a cross-sectional view showing a second modified example of the circuit board of FIG. 2.
  • Figure 9 is a cross-sectional view showing a circuit board according to a second embodiment.
  • Figure 10 is a cross-sectional view showing a circuit board according to a third embodiment.
  • FIG. 11 is a plan view of the circuit board of FIG. 10 with some components removed.
  • Figure 12 is a cross-sectional view showing a circuit board according to the fourth embodiment.
  • FIG. 13 is a plan view of the circuit board of FIG. 12 with some components removed.
  • FIG. 14 is a diagram showing a semiconductor package including the circuit board of FIG. 2.
  • 15 to 20 are diagrams showing the manufacturing method of the circuit board of FIG. 2 according to an embodiment in process order.
  • Figure 21 is a cross-sectional view showing the circuit board of the fifth embodiment.
  • FIG. 22 is a plan view of the circuit board of FIG. 21 with some components removed.
  • FIG. 23 is a cross-sectional view taken along the A-A' direction of FIG. 21 of one embodiment.
  • FIG. 24 is a diagram showing the planar shape of the second through electrode of FIG. 21.
  • FIG. 25 is a diagram showing the plan shape of the cavity of FIG. 21.
  • Figure 26 is a cross-sectional view showing a circuit board according to the sixth embodiment.
  • FIG. 27 is a cross-sectional view taken along the direction A-A' of FIG. 21 according to the seventh embodiment.
  • FIG. 28 is a cross-sectional view taken along the direction A-A' of FIG. 21 according to the eighth embodiment.
  • Figure 29 is a cross-sectional view showing a circuit board according to the ninth embodiment.
  • Figure 30 is a cross-sectional view showing a circuit board according to the tenth embodiment.
  • Figure 31 is a cross-sectional view showing a circuit board according to the 11th embodiment.
  • Figure 32 is a cross-sectional view showing a circuit board according to the twelfth embodiment.
  • FIG. 33 is a plan view omitting a configuration of the circuit board of FIG. 32.
  • Figure 34 is a cross-sectional view showing a circuit board according to the 13th embodiment.
  • FIG. 35 is a plan view omitting a configuration of the circuit board of FIG. 34.
  • Figures 36 to 41 are diagrams showing the manufacturing method of the circuit board of Figure 21 in process order.
  • the technical idea of the present invention is not limited to some of the described embodiments, but may be implemented in various different forms, and as long as it is within the scope of the technical idea of the present invention, one or more of the components may be optionally used between the embodiments. It can be used by combining and replacing.
  • top or bottom refers not only to cases where two components are in direct contact with each other, but also to one component. This also includes cases where another component described above is formed or placed between two components.
  • top (above) or bottom (bottom) it may include not only the upward direction but also the downward direction based on one component.
  • the electronic device includes a main board (not shown).
  • the main board may be physically and/or electrically connected to various components.
  • the main board may be connected to the semiconductor package of the embodiment.
  • Various semiconductor devices can be mounted on a semiconductor package.
  • Semiconductor devices may include active devices and/or passive devices. Active devices may be semiconductor chips in the form of integrated circuits (ICs) in which hundreds to millions of devices are integrated into one chip.
  • Semiconductor devices may be logic chips, memory chips, etc.
  • the logic chip may be a central processor (CPU), a graphics processor (GPU), or the like.
  • the logic chip is an application processor (AP) chip that includes at least one of a central processor (CPU), graphics processor (GPU), digital signal processor, cryptographic processor, microprocessor, microcontroller, or an analog-digital chip. It could be a converter, an application-specific IC (ASIC), or a set of chips containing a specific combination of the ones listed so far.
  • AP application processor
  • the memory chip may be a stack memory such as HBM. Additionally, the memory chip may include memory chips such as volatile memory (eg, DRAM), non-volatile memory (eg, ROM), and flash memory.
  • volatile memory eg, DRAM
  • non-volatile memory eg, ROM
  • flash memory e.g., NAND
  • Chip Scale Package (CSP), Flip Chip-Chip Scale Package (FC-CSP), Flip Chip Ball Grid Array (FC-BGA), Package On Package (POP), and SIP ( System In Package), but is not limited to this.
  • CSP Chip Scale Package
  • FC-CSP Flip Chip-Chip Scale Package
  • FC-BGA Flip Chip Ball Grid Array
  • POP Package On Package
  • SIP System In Package
  • electronic devices include smart phones, personal digital assistants, digital video cameras, digital still cameras, vehicles, high-performance servers, and network systems.
  • computer monitor, tablet, laptop, netbook, television, video game, smart watch, automotive, etc. You can. However, it is not limited to this, and of course, it can be any other electronic device that processes data.
  • the semiconductor package of the embodiment may have various package structures including a circuit board, which will be described later.
  • FIG. 1A is a cross-sectional view showing a semiconductor package according to a first embodiment
  • FIG. 1B is a cross-sectional view showing a semiconductor package according to a second embodiment
  • FIG. 1C is a cross-sectional view showing a semiconductor package according to a third embodiment
  • FIG. 1D is a cross-sectional view showing a semiconductor package according to a fourth embodiment
  • FIG. 1E is a cross-sectional view showing a semiconductor package according to a fifth embodiment
  • FIG. 1F is a cross-sectional view showing a semiconductor package according to a sixth embodiment
  • FIG. 1G is a cross-sectional view showing a semiconductor package according to a sixth embodiment.
  • This is a cross-sectional view showing a semiconductor package according to Example 7.
  • the semiconductor package of the first embodiment may include a first circuit board 10, a second circuit board 20, and a semiconductor device 30.
  • the first circuit board 10 may refer to a semiconductor package substrate.
  • the first circuit board 10 may provide a space where at least one external circuit board is coupled.
  • the external circuit board may refer to a second circuit board 20 coupled to the first circuit board 10.
  • the external circuit board may refer to a main board included in an electronic device coupled to the lower part of the first circuit board 10.
  • the first circuit board 10 may provide a space in which at least one semiconductor device is mounted.
  • the first circuit board 10 may include at least one insulating layer, a circuit pattern layer disposed on the at least one insulating layer, and a through electrode penetrating the at least one insulating layer.
  • a second circuit board 20 may be placed on the first circuit board 10 .
  • the second circuit board 20 may be an interposer.
  • the second circuit board 20 may provide a space in which at least one semiconductor device is mounted.
  • the second circuit board 20 may be connected to at least one semiconductor device 30.
  • the second circuit board 20 may provide a space where the first semiconductor device 31 and the second semiconductor device 32 are mounted.
  • the second circuit board 20 electrically connects the first semiconductor element 31 and the second semiconductor element 32, and connects the first and second semiconductor elements 31 and 32 and the first circuit board 10. can be electrically connected. That is, the second circuit board 20 can function as a horizontal connection between a plurality of semiconductor devices and a vertical connection between the semiconductor devices and the package circuit board.
  • FIG. 1A two semiconductor devices 31 and 32 are shown disposed on the second circuit board 20, but the present invention is not limited thereto.
  • one semiconductor device may be disposed on the second circuit board 20, and alternatively, three or more semiconductor devices may be disposed on the second circuit board 20.
  • the second circuit board 20 may be disposed between at least one semiconductor device 30 and the first circuit board 10 .
  • the second circuit board 20 may be an active interposer that functions as a semiconductor device.
  • the semiconductor package of the embodiment may have a vertical stack structure on the first circuit board 10 and function as a plurality of logic chips. Being able to have the functions of a logic chip may mean having the functions of an active element and a passive element. In the case of active devices, unlike passive devices, the current and voltage characteristics may not be linear, and in the case of active interposers, they may have the function of active devices.
  • the active interposer may function as a corresponding logic chip and perform a signal transmission function between the first circuit board 10 and a second logic chip disposed on top of the active interposer.
  • the second circuit board 20 may be a passive interposer.
  • the second circuit board 20 may function as a signal relay between the semiconductor element 30 and the first circuit board 10, and may have passive element functions such as a resistor, capacitor, and inductor.
  • the number of terminals of the semiconductor device 30 is gradually increasing due to 5G, Internet of Things (IOT), increased image quality, increased communication speed, etc. That is, the number of terminals provided in the semiconductor device 30 increases, and as a result, the width of the terminal or the gap between a plurality of terminals is reduced.
  • the first circuit board 10 is connected to the main board of the electronic device.
  • the second circuit board 20 is disposed on the first circuit board 10 and the semiconductor device 30. Additionally, the second circuit board 20 may include electrodes having a fine width and spacing corresponding to the terminals of the semiconductor device 30 .
  • the semiconductor package includes a first connection member 41 disposed between the first circuit board 10 and the second circuit board 20.
  • the first connection member 41 couples the second circuit board 20 to the first circuit board 10 and electrically connects them.
  • the semiconductor package may include a second connection member 42 disposed between the second circuit board 20 and the semiconductor device 30.
  • the second connection member 42 may couple the semiconductor elements 30 on the second circuit board 20 and electrically connect them.
  • the semiconductor package includes a third connection member 43 disposed on the lower surface of the first circuit board 10.
  • the third connection member 43 may couple the first circuit board 10 to the main board and electrically connect them.
  • the first connection member 41, the second connection member 42, and the third connection member 43 are connected between a plurality of components using at least one bonding method among wire bonding, solder bonding, and direct metal-to-metal bonding. can be electrically connected. That is, because the first connection member 41, the second connection member 42, and the third connection member 43 have the function of electrically connecting a plurality of components, when direct bonding between metals is used, the semiconductor package It can be understood as a part that is electrically connected, rather than solder or wire.
  • the wire bonding method may mean electrically connecting a plurality of components using conductors such as gold (Au). Additionally, the solder bonding method can electrically connect a plurality of components using a material containing at least one of Sn, Ag, and Cu.
  • the direct bonding method between metals may mean recrystallization by applying heat and pressure between a plurality of components without the absence of solder, wire, conductive adhesive, etc., thereby directly bonding the plurality of components. .
  • the direct bonding method between metals may refer to a bonding method using the second connection member 42. In this case, the second connection member 42 may refer to a metal layer formed between a plurality of components through recrystallization.
  • first connection member 41, the second connection member 42, and the third connection member 43 may be connected to a plurality of components using a TC (Thermal Compression) bonding method.
  • TC bonding may refer to a method of directly bonding a plurality of components by applying heat and pressure to the first connection member 41, the second connection member 42, and the third connection member 43.
  • the electrodes on which the first connection member 41, the second connection member 42, and the third connection member 43 are disposed A protrusion may be disposed.
  • the protrusion may protrude outward from the first circuit board 10 or the second circuit board 20 .
  • the protrusion may be called a bump, a post, or a pillar.
  • the protrusion may refer to an electrode of the second circuit board 20 on which the second connection member 42 for coupling to the semiconductor device 30 is disposed. That is, as the pitch of the terminals of the semiconductor device 30 becomes finer, a conductive adhesive such as solder may cause a short circuit between the plurality of second connection members 42 respectively connected to the plurality of terminals of the semiconductor device 30. Therefore, in the embodiment, thermal compression bonding may be performed to reduce the volume of the second connection member 42, and the intermetallic compound (Inter) formed between the degree of fit, diffusion, and conductive adhesive such as solder and the protrusion.
  • the electrode of the second circuit board 20 on which the second connection member 42 is disposed should include a protrusion.
  • the semiconductor package of the second embodiment may be different from the semiconductor package of the first embodiment in that the connection member 21 is disposed on the second circuit board 20.
  • the connecting member 21 is not limited to this and can also connect semiconductor devices with other functions, such as semiconductor devices and memories.
  • the connecting member 21 may include a redistribution layer.
  • the connection member 21 may function to electrically connect a plurality of semiconductor devices to each other horizontally.
  • the connection member 21 may include a redistribution layer. Since the semiconductor package and the semiconductor device have a large difference in the width or width of the circuit pattern, a buffering role of the circuit pattern for electrical connection is required.
  • the buffering role may mean having an intermediate size between the width or width of the circuit pattern of the semiconductor package and the width or width of the circuit pattern of the semiconductor device, and the redistribution layer includes a buffering function. can do.
  • the connecting member 21 may include a silicon material and may include a silicon circuit board and a redistribution layer disposed on the silicon circuit board.
  • the connecting member 21 may include an organic material.
  • the connecting member 21 includes an organic circuit board containing an organic material instead of a silicon circuit board.
  • the connecting member 21 may be embedded in the second circuit board 20, but is not limited thereto.
  • the connecting member 21 may be disposed on the second circuit board 20 to have a protruding structure.
  • the second circuit board 20 may include a cavity, and the connecting member 21 may be disposed within the cavity of the second circuit board 20 .
  • the connecting member 21 may horizontally connect a plurality of semiconductor devices disposed on the second circuit board 20 .
  • the semiconductor package of the third embodiment may include a second circuit board 20 and a semiconductor device 30. At this time, the semiconductor package of the third embodiment has a structure in which the first circuit board 10 is removed compared to the semiconductor package of the second embodiment.
  • the second circuit board 20 of the third embodiment can function as an interposer and as a package circuit board.
  • the first connection member 41 disposed on the lower surface of the second circuit board 20 can couple the second circuit board 20 to the main board of the electronic device.
  • the semiconductor package of the fourth embodiment may include a first circuit board 10 and a semiconductor device 30.
  • the semiconductor package of the fourth embodiment has a structure in which the second circuit board 20 is removed compared to the semiconductor package of the second embodiment.
  • the first circuit board 10 of the fourth embodiment may function as a package circuit board and connect the semiconductor device 30 and the main board.
  • the first circuit board 10 may include a connecting member 11 for connecting a plurality of semiconductor devices.
  • the connecting member 11 may be a silicon bridge or an organic bridge that connects a plurality of semiconductor devices.
  • the semiconductor package of the fifth embodiment further includes a third semiconductor element 1330 compared to the semiconductor package of the fourth embodiment.
  • a fourth connection member 44 may be disposed on the lower surface of the first circuit board 10. Additionally, a third semiconductor element 33 may be disposed on the fourth connection member 44 . That is, the semiconductor package of the fifth embodiment may have a structure in which semiconductor devices are mounted on the upper and lower sides, respectively.
  • the third semiconductor element 33 may have a structure disposed on the lower surface of the second circuit board 20 in the semiconductor package of FIG. 1C.
  • the semiconductor package of the sixth embodiment includes a first circuit board 10.
  • a first semiconductor device 31 may be disposed on the first circuit board 10 .
  • a first connection member 41 may be disposed between the first circuit board 10 and the first semiconductor element 31.
  • the first circuit board 10 may include a conductive coupling portion 45.
  • the conductive coupling portion 45 may protrude further from the first circuit board 10 toward the second semiconductor device 32 .
  • the conductive coupling portion 45 may be referred to as a bump or, alternatively, may be referred to as a post.
  • the conductive coupling portion 45 may be disposed with a protruding structure on the electrode disposed on the uppermost side of the first circuit board 10 .
  • a second semiconductor element 32 may be disposed on the conductive coupling portion 45. At this time, the second semiconductor element 32 may be connected to the first circuit board 10 through the conductive coupling portion 45. Additionally, a second connection member 42 may be disposed on the first semiconductor device 31 and the second semiconductor device 32.
  • the second semiconductor device 32 may be electrically connected to the first semiconductor device 31 through the second connection member 42.
  • the second semiconductor device 32 may be connected to the first circuit board 10 through the conductive coupling portion 45 and may also be connected to the first semiconductor device 31 through the second connection member 42.
  • the second semiconductor element 32 may receive a power signal and/or power through the conductive coupling portion 45. Additionally, the second semiconductor device 32 may exchange communication signals with the first semiconductor device 31 through the second connection member 42 .
  • the semiconductor package of the sixth embodiment provides sufficient power for driving the second semiconductor device 32 by providing a power signal and/or power to the second semiconductor device 32 through the conductive coupling portion 45. Smooth control of power operation is possible.
  • the embodiment can improve the driving characteristics of the second semiconductor device 32. That is, the embodiment can solve the problem of insufficient power provided to the second semiconductor device 32. Furthermore, the embodiment allows at least one of the power signal, power, and communication signal of the second semiconductor device 32 to be provided through different paths through the conductive coupling portion 45 and the second connection member 42. Through this, the embodiment can solve the problem of loss of communication signals caused by power signals. For example, embodiments may minimize mutual interference between power signals and communication signals.
  • the second semiconductor device 32 in the sixth embodiment may have a POP (Package On Package) structure in which a plurality of package circuit boards are stacked and may be disposed on the first circuit board 10.
  • the second semiconductor device 32 may be a memory package including a memory chip. And the memory package can be coupled to the conductive coupling portion 45. At this time, the memory package may not be connected to the first semiconductor device 31.
  • the semiconductor package in the sixth embodiment may include a molding member 46.
  • the molding member 46 may be disposed between the first circuit board 10 and the second semiconductor device 32 .
  • the molding member 46 may mold the first connection member 41, the second connection member 42, the first semiconductor element 31, and the conductive coupling portion 45.
  • the semiconductor package of the seventh embodiment includes a first circuit board 10, a first connection member 41, a first connection member 41, a semiconductor element 30, and a third connection member 43. may include.
  • the semiconductor package of the seventh embodiment differs from the semiconductor package of the fourth embodiment in that the connecting member 11 is removed and the first circuit board 10 includes a plurality of circuit board layers.
  • the first circuit board 10 may include a plurality of circuit board layers.
  • the first circuit board 10 may include a first circuit board layer 10A corresponding to the package circuit board and a second circuit board layer 10B corresponding to the connecting member.
  • the semiconductor package of the seventh embodiment includes a first circuit board layer 10A and a first circuit board layer 10A in which the first circuit board (package circuit board 10) and the second circuit board (interposer 20) shown in FIG. 1A are integrally formed. It may include two circuit board layers (10B).
  • the material of the insulating layer of the second circuit board layer 10B may be different from the material of the insulating layer of the first circuit board layer 10A.
  • the material of the insulating layer of the second circuit board layer 10B may include a photocurable material.
  • the second circuit board layer 10B may be a photo imageable dielectric (PID).
  • the electrode can be miniaturized.
  • an insulating layer of a photo-curable material is sequentially laminated on the first circuit board layer 10A, and a micronized electrode is formed on the insulating layer of the photo-curable material, thereby forming a second circuit board layer.
  • the second circuit board 10B may include a redistribution layer function including miniaturized electrodes and may include a function of horizontally connecting a plurality of semiconductor devices 31 and 32.
  • FIG. 2 is a cross-sectional view showing the circuit board of the first embodiment
  • FIG. 3 is a plan view with some components removed from the circuit board of FIG. 2
  • FIG. 4 is a cross-sectional view cut along the A-A' direction of FIG. 2 of one embodiment
  • FIG. 5 is a cross-sectional view taken along the A-A' direction of FIG. 2 of another embodiment.
  • the circuit board described below may mean a circuit board included in the semiconductor package of any one of the embodiments of FIGS. 1A to 1G.
  • the circuit board of an embodiment described below may be the first circuit board 10 and/or the second circuit board 20 of FIGS. 1A to 1G.
  • the first circuit board 10 and/or the second circuit board 20 may include a cavity.
  • a connecting member may be disposed in the cavity.
  • the connecting member may be any one of a connecting member, a second circuit board, and a semiconductor device.
  • the connecting member may be either a semiconductor device or a connecting member.
  • the circuit board of the embodiment includes a plurality of insulating layers.
  • Each of the plurality of insulating layers may have a single-layer structure or, alternatively, may be composed of a plurality of layers.
  • the circuit board may include a first insulating layer 111 and a second insulating layer 112.
  • the first insulating layer 111 may be provided as a single layer, as shown in FIG. 2, or may be provided as a plurality of layers.
  • the second insulating layer 112 is disposed on the first insulating layer 111.
  • the second insulating layer 112 may be provided as a single layer or may be provided as a plurality of layers.
  • the second insulating layer 112 may include a cavity 150 .
  • the cavity 150 may penetrate the multiple layers of the second insulating layer 112.
  • the first insulating layer 111 and the second insulating layer 112 are each provided as one layer.
  • the first insulating layer 111 and the second insulating layer 112 may include different insulating materials.
  • the first insulating layer 111 may include a thermosetting resin.
  • the second insulating layer 112 may include a photo-curable resin.
  • the first insulating layer 111 may include chemically strengthened/semi-strengthened glass such as soda lime glass or aluminosilicate glass.
  • the first insulating layer 111 is made of reinforced or soft plastic such as polyimide (PI), polyethylene terephthalate (PET), propylene glycol (PPG), and polycarbonate (PC). It can be included.
  • the first insulating layer 111 may include sapphire.
  • the first insulating layer 111 may include an optically isotropic film.
  • the first insulating layer 111 may include Cyclic Olefin Copolymer (COC), Cyclic Olefin Polymer (COP), wide isotropic polycarbonate (PC), or wide isotropic polymethyl methacrylate (PMMA).
  • COC Cyclic Olefin Copolymer
  • COP Cyclic Olefin Polymer
  • PC wide isotropic polycarbonate
  • PMMA wide isotropic polymethyl methacrylate
  • the first insulating layer 111 may be formed of a material containing an inorganic filler and an insulating resin.
  • the first insulating layer 111 may have a structure in which an inorganic filler of silica or alumina is disposed on a thermosetting resin or thermoplastic resin.
  • the second insulating layer 112 may include an insulating material different from that of the first insulating layer 111.
  • the second insulating layer 112 may include a photo-curable resin.
  • the photo-curable resin allows the formation of a cavity through exposure and development processes, and thus the stopper required in the cavity formation process can be removed.
  • the content of ceramic particles such as SiO 2 provided in the second insulating layer 112 including a photo-curable resin may be higher than the content of ceramic particles provided in the first insulating layer 111 including a thermosetting resin. Based on this, the interface between photo-curable resin and thermo-curable resin can be distinguished.
  • XPS X-ray Photoelectron Spectroscopy
  • Each of the first insulating layer 111 and the second insulating layer 112 may have a thickness ranging from 10 ⁇ m to 60 ⁇ m. If the thickness of the first insulating layer 111 and the second insulating layer 112 is less than 10 ⁇ m, the circuit pattern layer included in the circuit board may not be stably protected. If the thickness of each of the first insulating layer 111 and the second insulating layer 112 exceeds 60 ⁇ m, the overall thickness of the circuit board may increase. In addition, when the thickness of each of the first insulating layer 111 and the second insulating layer 112 exceeds 60 ⁇ m, the thickness of the circuit pattern layer or the through electrode increases correspondingly, and the transmission through the circuit pattern accordingly increases. Loss of the signal may increase.
  • the thickness of the first insulating layer 111 and the second insulating layer 112 may correspond to the distance in the thickness direction between circuit pattern layers arranged in different layers.
  • the thickness of the first insulating layer 111 may mean the vertical distance between the lower surface of the first circuit pattern layer 121 and the upper surface of the third circuit pattern layer 123.
  • the thickness of the second insulating layer 112 may mean a vertical straight line distance in the thickness direction between the upper surface of the first circuit pattern layer 121 and the lower surface of the second circuit pattern layer 122.
  • the second insulating layer 112 may include a cavity 150 .
  • the cavity 150 may penetrate the upper and lower surfaces of the second insulating layer 112.
  • Cavity 150 may include a bottom surface and side walls.
  • the bottom surface of the cavity 150 may refer to the top surface of the first insulating layer 111 vertically overlapping the cavity 150.
  • the sidewall of the cavity 150 may refer to the sidewall of the second insulating layer 112 including the cavity 150.
  • a side wall of the cavity 150 may have a slope.
  • the sidewall of the cavity 150 may have an inclination in which the width of the cavity 150 decreases from the top surface of the second insulating layer 112 to the bottom surface.
  • the embodiment is not limited to this.
  • the sidewall may have an inclination in which the width of the cavity 150 decreases from the lower surface of the second insulating layer 112 to the upper surface of the second insulating layer 112 .
  • the side wall is shown as having one slope, but it is not limited to this.
  • the side walls may be provided to be inclined with a plurality of different inclinations.
  • the upper surface of the first insulating layer 111 can be divided into a plurality of regions.
  • the first insulating layer 111 may include a first region R1 that vertically overlaps the cavity 150 .
  • the first region R1 vertically overlaps the lower region of the cavity 150 corresponding to the lower end of the side wall. It can mean area.
  • the first region R1 may refer to a region of the upper surface of the first insulating layer 111 that does not contact the second insulating layer 112.
  • the first insulating layer 111 may include a second region R2 that does not vertically overlap the cavity 150 .
  • the second region R2 may refer to an area of the upper surface of the first insulating layer 111 covered by the second insulating layer 112.
  • a circuit pattern layer is disposed on the surfaces of the first insulating layer 111 and the second insulating layer 112.
  • the first circuit pattern layer 121 may be disposed between the upper surface of the first insulating layer 111 and the lower surface of the second insulating layer 112.
  • the second circuit pattern layer 122 may be disposed on the upper surface of the second insulating layer 112.
  • the third circuit pattern layer 123 may be disposed on the lower surface of the first insulating layer 111.
  • the first circuit pattern layer 121 may be disposed on the first insulating layer 111.
  • the first circuit pattern layer 121 may protrude above the top surface of the first insulating layer 111.
  • the second circuit pattern layer 122 may protrude above the top surface of the second insulating layer 112.
  • the second circuit pattern layer 122 may refer to the uppermost circuit pattern layer disposed on the uppermost side of the circuit board.
  • the third circuit pattern layer 123 may protrude below the lower surface of the first insulating layer 111.
  • the third circuit pattern layer 123 may refer to the lowermost circuit pattern layer disposed on the lowermost side of the circuit board.
  • the first circuit pattern layer 121, the second circuit pattern layer 122, and the third circuit pattern layer 123 may each include electrode pads and traces (or connection patterns) depending on their functions.
  • the electrode pad may be a mounting electrode pad on which an element or chip is mounted, or a terminal electrode pad connected to an external circuit board.
  • a trace may be a long signal wiring line connecting a plurality of electrode pads.
  • a trace is a fine pattern with a width smaller than the electrode pad.
  • the spacing between a plurality of traces may range from 2 ⁇ m to 15 ⁇ m, and the line width of each trace may range from 2 ⁇ m to 15 ⁇ m.
  • the above-mentioned circuit pattern layers are formed of at least one metal material selected from gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn). It can be.
  • the circuit pattern layers are made of at least one metal selected from gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn), which have excellent bonding properties. It may be formed of a paste containing a substance or a solder paste.
  • the first circuit pattern layer 121, the second circuit pattern layer 122, and the third circuit pattern layer 123 may be formed of copper (Cu), which has high electrical conductivity and is relatively inexpensive.
  • the first circuit pattern layer 121, the second circuit pattern layer 122, and the third circuit pattern layer 123 may each have a thickness ranging from 10 ⁇ m to 25 ⁇ m.
  • the thickness of each of the first circuit pattern layer 121, the second circuit pattern layer 122, and the third circuit pattern layer 123 is less than 10 ⁇ m, the resistance of the circuit pattern increases, and the resulting signal transmission efficiency decreases. may decrease.
  • the thickness of each of the first circuit pattern layer 121, the second circuit pattern layer 122, and the third circuit pattern layer 123 is less than 10 ⁇ m, signal transmission loss may increase.
  • the thickness of each of the first circuit pattern layer 121, the second circuit pattern layer 122, and the third circuit pattern layer 123 exceeds 25 ⁇ m, the line width of the circuit patterns increases, As a result, the overall volume of the circuit board may increase.
  • the first circuit pattern layer 121, the second circuit pattern layer 122, and the third circuit pattern layer 123 are formed using an additive process or a subtractive process, which are typical manufacturing processes for printed circuit boards. Process), MSAP (Modified Semi Additive Process), and SAP (Semi Additive Process) methods, etc., and detailed descriptions are omitted here.
  • the first circuit pattern layer 121 may include a first electrode pad 121-1 disposed on the first region R1 of the first insulating layer 111.
  • the first electrode pad 121-1 may vertically overlap the cavity 150. Accordingly, the first electrode pad 121-1 may not contact the second insulating layer 112.
  • the first circuit pattern layer 121 may include a second electrode pad 121-2 disposed on the second region R2 of the first insulating layer 111.
  • the second electrode pad 121-2 may not vertically overlap the cavity 150. Accordingly, the second electrode pad 121-2 may be covered with the second insulating layer 112.
  • the first circuit pattern layer 121 may further include a dummy electrode 121-2 disposed in the first region R1 of the first insulating layer 111.
  • the dummy electrode 121-2 may be disposed in a region of the first region R1 of the first insulating layer 111 where the first electrode pad 121-1 is not disposed.
  • a dummy electrode 121-2 spaced apart from the first electrode pad 121-1 may be disposed on the first region R1 of the first insulating layer 111.
  • the dummy electrode 121-2 may function to protect a portion of the first region R1 of the first insulating layer 111 where the first electrode pad 121-1 is not disposed.
  • the dummy electrode 121-2 may also be referred to as a protective electrode or barrier electrode that protects the first region R1 of the first insulating layer 111.
  • the first electrode pad 121-1 is disposed in the first region R1 of the first insulating layer 111 of a general circuit board.
  • the first electrode pad in the first region R1 of the first insulating layer 111 Areas where (121-1) is not placed may also be etched.
  • the first region R1 of the first insulating layer 111 is etched in the desmear process, a problem may occur in which the glass fibers included in the first insulating layer 111 are exposed through the cavity 150. there is. Additionally, exposed glass fibers may cause reliability problems such as copper migration.
  • the dummy electrode 121-2 is disposed in a portion of the first region R1 of the first insulating layer 111 where the first electrode pad 121-1 is not disposed. Additionally, it is possible to prevent etching of the first region R1 of the first insulating layer 111 by the dummy electrode 121-2 during the desmear process. Through this, the embodiment can prevent reliability problems such as copper migration caused by etching of the first region R1 of the first insulating layer 111. Accordingly, the embodiment can improve the electrical reliability of the circuit board.
  • the embodiment may be advantageous in selecting desmear process conditions because damage to the first insulating layer 111 in the desmear process does not need to be considered.
  • the embodiment can improve adhesion between the second circuit pattern layer 122 and the second insulating layer 112 disposed on the second insulating layer 112.
  • the cavity 150 may be formed together with a through hole in a process of forming a through hole corresponding to the second through electrode 132 of the second insulating layer 112.
  • the second circuit pattern layer 122 may be disposed on the second insulating layer 112 after the desmear process.
  • the embodiment is advantageous in selecting conditions for the desmear process, and the desmear process can be performed under conditions that can improve adhesion to the second circuit pattern layer 122. Through this, the embodiment can improve adhesion between the second insulating layer 112 and the second circuit pattern layer 122.
  • the dummy electrode 121-2 may be spaced apart from the first electrode pad 121-1 in the first region R1.
  • the dummy electrode 121-2 may be disposed to surround the first electrode pad 121-1 without being in contact with the first electrode pad 121-1.
  • the dummy electrode 121-2 may be spaced apart from the first electrode pad 121-1 by the first width W1.
  • the first width W1 may satisfy the range of 10 ⁇ m to 30 ⁇ m.
  • the first width W1 may satisfy the range of 12 ⁇ m to 28 ⁇ m.
  • the first width W1 may satisfy the range of 15 ⁇ m to 25 ⁇ m.
  • the first width W1 is less than 10 ⁇ m
  • the connection member is disposed on the first electrode pad 121-1
  • a problem may occur in which the connection member and the dummy electrode 121-2 are connected.
  • the dummy electrode 121-2 is not electrically connected to other patterns of the first circuit pattern layer 121
  • problems such as a circuit short occur even if the connection member is connected to the dummy electrode 121-2. I never do that.
  • signal transmission characteristics between the connection member and the first circuit pattern layer 121 may be deteriorated. For example, if the first width W1 is less than 10 ⁇ m, the electrical characteristics of the circuit board may deteriorate.
  • the etching solution according to the desmear process may penetrate into the space between the first electrode pad 121-1 and the dummy electrode 121-2. Additionally, when the etching liquid penetrates, a problem may occur in which the upper surface of the space between the first insulating layers 111 is also etched.
  • the first circuit pattern layer 121 is arranged to occupy at least a certain area of the total area of the first region R1 of the first insulating layer 111.
  • the first circuit pattern layer 121 includes a first circuit pattern portion disposed in the first region (R1) of the first insulating layer 111, and a second circuit pattern portion disposed in the second region (R2). It can be included.
  • the first circuit pattern part may mean the first electrode pad 121-1 and the dummy electrode 121-2.
  • the second circuit pattern part may mean a second electrode pad.
  • the planar area of the first circuit pattern portion may satisfy a range of 50% to 90% of the planar area of the first region R1 of the first insulating layer 111.
  • the planar area of the first circuit pattern portion may satisfy a range of 50% to 90% of the planar area of the first region R1 of the first insulating layer 111.
  • the planar area of the first circuit pattern portion may satisfy a range of 55% to 85% of the planar area of the first region R1 of the first insulating layer 111.
  • the planar area of the first circuit pattern portion may satisfy a range of 60% to 85% of the planar area of the first region R1 of the first insulating layer 111.
  • the planar area of the portion in contact with the first circuit pattern layer 121 in the first region R1 of the first insulating layer 111 is 50% to 90% of the total planar area of the first region R1.
  • a range of 55% to 85%, or a range of 60% to 85% may be satisfied.
  • the planar area of the portion of the first region R1 of the first insulating layer 111 that is not in contact with the first circuit pattern layer 121 is 10% to 50% of the total planar area of the first region R1.
  • a range of 15% to 45%, or a range of 15% to 40% may be satisfied.
  • the first circuit pattern portion is less than 50% of the planar area of the first region R1 of the first insulating layer 111, the first circuit pattern portion is not disposed in the desmear process after forming the cavity 150.
  • a problem may occur in which the upper surface of the first region R1 of the first insulating layer 111 is etched. Additionally, if the planar area of the first circuit pattern portion exceeds 90% of the planar area of the first region R1 of the first insulating layer 111, a portion of the connection member may be formed of the dummy electrode 121 during the process of disposing the connection member. Problems with contact with -2) may occur.
  • the dummy electrode 121-2 does not contact the second insulating layer 112.
  • the dummy electrode 121-2 may be disposed only on the first region R1 of the first insulating layer 111. Furthermore, the dummy electrode 121-2 may not contact the sidewall of the second insulating layer 112 including the cavity 150.
  • the circuit board of the embodiment includes through electrodes.
  • the through electrode may function to electrically connect circuit pattern layers arranged in different layers to each other.
  • a through electrode may also be referred to as a ‘via’.
  • the through electrode penetrates the first insulating layer 111 and the second insulating layer 112 included in the circuit board, and thus can electrically connect circuit patterns disposed on different layers.
  • the through electrode may be formed to penetrate only one insulating layer, or alternatively, may be formed to commonly penetrate at least two or more insulating layers.
  • the circuit board includes a first through electrode 131.
  • the first through electrode 131 may be formed to penetrate the first insulating layer 111.
  • the first through electrode 131 may electrically connect the first circuit pattern layer 121 and the third circuit pattern layer 123.
  • the upper surface of the first through electrode 131 may be directly connected to the lower surface of the first circuit pattern layer 121.
  • the lower surface of the first through electrode 131 may be directly connected to the third circuit pattern layer 123.
  • the first circuit pattern layer 121 and the third circuit pattern layer 123 are electrically connected to each other through the first through electrode 131 and can transmit signals.
  • the first through electrode 131 may include a first through portion connected to the first electrode pad 121-1 and a second through portion connected to the second electrode pad 121-2.
  • the first electrode pad 121-1 and the second electrode pad 121-2 are formed on the first insulating layer 111. ) cannot be directly connected to each other. Accordingly, the first electrode pad 121-1 and the second electrode pad 121-2 of the first embodiment may be electrically connected to each other through the first through portion and the second through portion of the first through electrode 131. .
  • the circuit board includes a second through electrode 132.
  • the second penetrating electrode 132 may be formed to penetrate the second insulating layer 112 .
  • the second through electrode 132 may electrically connect the first circuit pattern layer 121 and the second circuit pattern layer 122.
  • the lower surface of the second through electrode 132 may be directly connected to the first circuit pattern layer 121.
  • the upper surface of the second through electrode 132 may be directly connected to the second circuit pattern layer 122. Accordingly, the first circuit pattern layer 121 and the second circuit pattern layer 122 are directly electrically connected to each other through the second through electrode 132 and can transmit signals.
  • the first through electrode 131 and the second through electrode 132 form a through hole penetrating the first insulating layer 111 and the second insulating layer 112, and fill the inside of the formed through hole with a conductive material.
  • a conductive material can be formed by
  • the through hole may be formed by any one of mechanical, laser, and chemical processing. If the through hole is formed by machining, methods such as milling, drilling, and routing can be used. If the through hole is formed by laser processing, UV or CO 2 laser methods can be used. In the case of forming through chemical processing, chemicals containing aminosilanes, ketones, etc. can be used, and through this, at least one insulating layer among a plurality of insulating layers can be opened.
  • the inside of the through hole can be filled with a conductive material to form the first through electrode 131 and the second through electrode 132.
  • Metal materials forming the first through electrode 131 and the second through electrode 132 include copper (Cu), silver (Ag), tin (Sn), gold (Au), nickel (Ni), and palladium (Pd). It can be any one material selected from among, and the conductive material filling can be done by any one of electroless plating, electrolytic plating, screen printing, sputtering, evaporation, ink jetting and dispensing. A combination of methods can be used.
  • the circuit board may include a first protective layer 141 and a second protective layer 142.
  • the first protective layer 141 and the second protective layer 142 may be disposed on the outermost side of the circuit board.
  • the first protective layer 141 may be disposed on the first outermost or lowermost side of the circuit board.
  • the first protective layer 141 may be disposed on the lower surface of the first insulating layer 111.
  • the second protective layer 142 may be disposed on the second outermost or uppermost side of the circuit board.
  • the second protective layer 142 may be disposed on the upper surface of the second insulating layer 112.
  • the first protective layer 141 may include at least one opening (not shown).
  • the first protective layer 141 may include an opening that vertically overlaps at least one of the third circuit pattern layers 123 .
  • the first protective layer 141 may include an opening that vertically overlaps the terminal electrode pad (not shown) of the third circuit pattern layer 123 where a conductive coupling portion for connection to an external circuit board is to be disposed.
  • the second protective layer 142 may include at least one opening (not shown).
  • the second protective layer 142 may include an opening that vertically overlaps at least one of the second circuit pattern layers 122 .
  • the second protective layer 142 vertically overlaps the terminal electrode pad (not shown) of the second circuit pattern layer 122 on which the conductive coupling portion for connection to the memory circuit board or the interposer circuit board is disposed.
  • the second protective layer 142 may include a through hole (not shown) that vertically overlaps the cavity 121 of the second insulating layer 112.
  • the first protective layer 141 and the second protective layer 142 may include an insulating material.
  • the first protective layer 141 and the second protective layer 142 may include various materials that can be applied and then heated to protect the surfaces of the insulating layers and the surfaces of the circuit pattern layers.
  • the first protective layer 141 and the second protective layer 142 may be resist layers.
  • the first protective layer 141 and the second protective layer 142 may be a solder resist layer containing an organic polymer material.
  • the first protective layer 141 and the second protective layer 142 may include an epoxy acrylate-based resin.
  • the first protective layer 141 and the second protective layer 142 may include resin, curing agent, photoinitiator, pigment, solvent, filler, additive, acrylic monomer, etc.
  • the embodiment is not limited to this, and the first protective layer 141 and the second protective layer 142 may be any one of a photo solder resist layer, a cover-lay, and a polymer material. .
  • a surface treatment layer (not shown) is located within the openings of the first protective layer 141 and the second protective layer 142 that vertically overlap the second circuit pattern layer 122 and the third circuit pattern layer 123. This can be placed.
  • the surface treatment layer includes a third circuit pattern layer 123 vertically overlapping with the opening of the first protective layer 141 and a second circuit pattern layer 122 vertically overlapping with the opening of the second protective layer 142. It can be formed to improve soldering properties while preventing surface corrosion and oxidation.
  • the surface treatment layer may be an Organic Solderability Preservative (OSP) layer.
  • OSP Organic Solderability Preservative
  • the surface treatment layer may be an organic layer formed of an organic material such as benzimidazole.
  • the embodiment is not limited to this.
  • the surface treatment layer may be a plating layer.
  • the surface treatment layer may include at least one of a nickel (Ni) plating layer, a palladium (Pd) plating layer, and a gold (Au) plating layer.
  • the first electrode pad 121-1, the second electrode pad 121-2, and the dummy electrode 121-2 of the first circuit pattern layer 121 may have the same layer structure.
  • the first circuit pattern layer 121 includes a plurality of metal layers.
  • the first circuit pattern layer 121 includes a first metal layer 121a disposed on the first insulating layer 111.
  • the first metal layer 121a may represent a seed layer for electroplating the second metal layer 121b of the first circuit pattern layer 121.
  • the first metal layer 121a may be a chemical copper plating layer.
  • the first metal layer 121a may be a copper foil layer (Cu foil).
  • the first metal layer 121a may include only one of a chemical copper plating layer and a copper foil layer.
  • the first metal layer 121a may include both a chemical copper plating layer and a copper foil layer.
  • the thickness of the first metal layer 121a may be within the range of 1.0 ⁇ m to 4.0 ⁇ m. Preferably, the thickness of the first metal layer 121a may satisfy the range of 1.2 ⁇ m to 3.5 ⁇ m. More preferably, the thickness of the first metal layer 121a may be within the range of 1.5 ⁇ m to 3.0 ⁇ m. If the thickness of the first metal layer 121a is less than 1.0 ⁇ m, the first metal layer 121a may not function as a seed layer. If the thickness of the first metal layer 121a is less than 1.0 ⁇ m, it may be difficult to form the first metal layer 121a with a uniform thickness on the upper surface of the first insulating layer 111.
  • the time required to etch the first metal layer 121a may increase. If the thickness of the first metal layer 121a exceeds 4.0 ⁇ m, deformation of the second metal layer 121b may occur when the first metal layer 121a is etched. Deformation of the second metal layer 121b may mean that the side of the first metal layer 121a is also etched, thereby increasing the difference between the width of the upper and lower surfaces of the second metal layer 121b.
  • the second metal layer 121b is disposed on the first metal layer 121a.
  • the second metal layer 121b may be an electrolytic plating layer using the first metal layer 121a as a seed layer.
  • the thickness of the second metal layer 121b may correspond to the total thickness of the first circuit pattern layer 121 minus the thickness of the first metal layer 121a. Since the overall thickness of the first circuit pattern layer 121 has already been described above, detailed description thereof will be omitted.
  • the first electrode pad 121-1, the second electrode pad 121-2, and the dummy electrode 121-2 of the first circuit pattern layer 121 each have a first metal layer 121a and a second metal layer. Includes (121b).
  • the first electrode pad 121-1, the second electrode pad 121-2, and the dummy electrode 121-2 have a circuit pattern including the same first metal layer 121a and the second metal layer 121b. This means that it may be classified according to placement location and/or function.
  • the dummy electrode 121-2 may have a thickness different from the thickness of at least one of the first electrode pad 121-1 and the second electrode pad 121-2.
  • the dummy electrode 121-2 may have a layer structure different from at least one of the first electrode pad 121-1 and the second electrode pad 121-2.
  • each of the first electrode pad 121-1 and the second electrode pad 121-2 may include a first metal layer 121a and a second metal layer 121b.
  • the dummy electrode 121-2 may include only the first metal layer 121a. This means that, in the process of forming the first circuit pattern layer 121, the second metal layer 121b may not be formed in a portion corresponding to the dummy electrode 121-2.
  • the dummy electrode 121-2 may include only the first metal layer 121a, unlike the first electrode pad 121-1 and the second electrode pad 121-2.
  • the embodiment can reduce the process time for manufacturing the first circuit pattern layer 121. Furthermore, the embodiment can reduce the cost or materials required to manufacture a circuit board.
  • FIG. 6 is a cross-sectional view showing a first modified example of the circuit board of FIG. 2
  • FIG. 7 is a plan view with some components removed from the circuit board of FIG. 6, and
  • FIG. 8 shows a second modified example of the circuit board of FIG. 2. This is a cross-sectional view.
  • the circuit board of the first modified example may be different in the placement position of the dummy electrode compared to the circuit board of the first embodiment.
  • the circuit board of the first modified example may include a dummy electrode 121-2A disposed on the first insulating layer 111.
  • the dummy electrode 121-2A may include a portion in contact with the second insulating layer 112.
  • the dummy electrode 121-2A disposed in the edge area of the bottom surface of the cavity 150 may be in contact with the second insulating layer 112 .
  • the dummy electrode 121-2A may extend from a portion disposed in the first region R1 and include a portion disposed in the second region R2. Accordingly, at least a portion of the upper surface of the dummy electrode 121-2A may be covered by the second insulating layer 112.
  • the dummy electrode 121-2A may be disposed in the first region R1 and include a first portion 121-2A1 whose upper surface is exposed through the cavity 150.
  • the dummy electrode 121-2A may include a second portion 121-2A2 that is disposed in the second region R2 and whose upper surface is covered with the second insulating layer 112. Also, the first part 121-2A1 and the second part 121-2A2 of the dummy electrode 121-2A may be connected to each other.
  • the embodiment may cover at least a portion of the dummy electrode 121-2A with the second insulating layer 112. Through this, there may be no separation area between the dummy electrode 121-2A and the sidewall of the cavity 150. Therefore, the embodiment can prevent the etchant from the desmear process from penetrating into the spaced area between the sidewall of the cavity 150 and the dummy electrode 121-2A.
  • the circuit board of the second modified example may be different in the placement position of the dummy electrode compared to the circuit board of the first embodiment.
  • the circuit board of the second modified example may include a dummy electrode 121-2B disposed on the first insulating layer 111.
  • the dummy electrode 121-2B may include a portion in contact with the second insulating layer 112.
  • at least a portion of the dummy electrode 121-2B disposed in the edge area of the bottom surface of the cavity 150 may contact the second insulating layer 112.
  • the dummy electrode 121-2B may be disposed only in the first region R1.
  • the edge of the dummy electrode 121-2B may correspond to the sidewall of the cavity 150.
  • the edge side of the dummy electrode 121-2B may be covered with the second insulating layer 112 having the cavity 150.
  • the second modified example has a structure in which the dummy electrode 121-2B is disposed only in the first region R1 and only a portion of the side surface of the dummy electrode 121-2B is covered with the second insulating layer 112. You can.
  • Figure 9 is a cross-sectional view showing a circuit board according to a second embodiment.
  • the circuit board of the second embodiment may have a different structure of the first through electrode 131 compared to the circuit board of the first embodiment.
  • the first through electrode 131 of the circuit board of the first embodiment is connected to the first electrode pad 121-1 and the second electrode pad 121-2, and may not be connected to the dummy electrode 121-2.
  • the circuit board of the second embodiment may include a plurality of penetrating portions depending on location.
  • the first through electrode 131 may include a first through portion 131-1 that vertically overlaps the first region R1.
  • the first penetration portion 131-1 may vertically overlap the first electrode pad 121-1.
  • the first penetrating part 131-1 may be a signal penetrating electrode electrically connected to the first electrode pad 121-1.
  • the first through electrode 131 may include a second through portion 131-2 that vertically overlaps the first region R1 and is horizontally spaced apart from the first through portion 131-1. .
  • the second penetration portion 131-2 may vertically overlap the dummy electrode 121-2.
  • the second penetration part 131-2 may be a dummy penetration electrode connected to the dummy electrode 121-2.
  • a plurality of second penetration parts 131-2 may be provided.
  • the second penetration part 131-2 may include a plurality of penetration parts that are horizontally spaced apart and are commonly connected to one dummy electrode 121-2.
  • the dummy electrode 121-2 and the second penetrating portion 131-2 may function to improve the heat dissipation characteristics of the circuit board.
  • the dummy electrode 121-2 and the second penetration portion 131-2 may transfer heat generated from the connection member disposed in the cavity 150 to the outside of the circuit board.
  • the embodiment can improve the heat dissipation characteristics of the circuit board and the semiconductor package including the same. Accordingly, the embodiment can improve product reliability of a circuit board and a semiconductor package including the same.
  • the first through electrode 131 may include a third through portion 131-3 that vertically overlaps the second region R2.
  • the third penetration part 131-3 may vertically overlap the second electrode pad 121-2.
  • the third penetration part 131-3 may be electrically connected to the second electrode pad 121-2.
  • FIG. 10 is a cross-sectional view showing a circuit board according to a third embodiment
  • FIG. 11 is a plan view of the circuit board of FIG. 10 with some components removed.
  • the circuit board of the third embodiment may have a different structure of the first circuit pattern layer 121 compared to the circuit board of the first embodiment.
  • the circuit board of the third embodiment includes a first insulating layer 211, a second insulating layer 212, a first circuit pattern layer 221, a second circuit pattern layer 222, a third circuit pattern layer 223, It may include a first through electrode 231, a second through electrode 232, a first protective layer 241, and a second protective layer 242.
  • the first protective layer 241 and the second protective layer 242 have the same structure as the corresponding structure of the circuit board of the first embodiment, and detailed description thereof will be omitted.
  • the first circuit pattern layer 221 may include a first electrode pad 221-1 disposed in the first region R1. Additionally, the first circuit pattern layer 221 may include a second electrode pad 221-3 disposed in the second region R2.
  • the first circuit pattern layer 221 may include a dummy electrode 221-2 that is disposed in the first region R1 and is electrically and physically separated from the first electrode pad 221-1.
  • the first electrode pad and the second electrode pad in the first embodiment had a structure in which they could not be directly connected to each other by the first circuit pattern layer.
  • first electrode pad 221-1 and the second electrode pad 221-3 of the first circuit pattern layer 221 of the third embodiment are directly connected to each other through the first circuit pattern layer 221. You can have
  • the first electrode pad 221-1 and the second electrode pad 221-3 can exchange electrical signals with each other on the first insulating layer 111 without being connected to the first through electrode 231. .
  • the first circuit pattern layer 221 may include a connection pattern 221-4.
  • connection pattern 221 - 4 may be disposed on the first region R1 and the second region R2 of the first insulating layer 211 .
  • the first circuit pattern layer 221 may include a plurality of connection patterns, and the connection pattern 221-4 described below includes the first electrode pad 221-1 and the second electrode pad 221-1 among the plurality of connection patterns. This may mean a connection pattern connecting the electrode pads 221-3.
  • connection pattern 221-4 can directly connect the first electrode pad 221-1 disposed in the first region R1 and the second electrode pad 221-3 disposed in the second region R2. there is. Through this, the embodiment can reduce the signal transmission distance between the first electrode pad 221-1 and the second electrode pad 221-3. Accordingly, the embodiment can minimize signal transmission loss and further improve the electrical characteristics of the circuit board and the semiconductor package including the same.
  • the connection pattern 221-4 may include a first portion 221-41 disposed in the first region R1 and connected to the first electrode pad 221-1. Additionally, the connection pattern 221-4 may include a second portion 221-42 disposed in the second region R2 and connected to the second electrode pad 221-3. And the first part 221-41 and the second part 221-42 of the connection pattern 221-4 may be directly connected to each other. Therefore, the first electrode pad 221-1 and the second electrode pad 221-3 directly exchange electrical signals with each other using the connection pattern 221-4 without going through the first through electrode 231. You can. Through this, the embodiment can improve the circuit integration of the circuit board by disposing the connection pattern 221-4 in the first region R1 of the first insulating layer 211.
  • the connection pattern 221-4 may be physically separated from the dummy electrode 221-2 while contacting the first electrode pad 221-1 in the first region R1. Furthermore, the first circuit pattern portion occupying 50% to 90% of the total area of the first region R1, 55% to 85%, or 60% to 85% of the total area of the first region R1 in the first embodiment. It included one electrode pad (121-1) and a dummy electrode (121-2). And in the third embodiment, the first circuit pattern portion occupying 50% to 90%, 55% to 85%, or 60% to 85% of the total area of the first region R1 is the first circuit pattern portion. It may include an electrode pad 221-1, a dummy electrode 221-2, and a connection pattern 221-4.
  • FIG. 12 is a cross-sectional view showing a circuit board according to a fourth embodiment
  • FIG. 13 is a plan view of the circuit board of FIG. 12 with some components removed.
  • the circuit board of the fourth embodiment may have a different structure of the first circuit pattern layer compared to the circuit board of the third embodiment.
  • the circuit board of the fourth embodiment includes a first insulating layer 311, a second insulating layer 312, a first circuit pattern layer 321, a second circuit pattern layer 322, a third circuit pattern layer 323, It may include a first through electrode 331, a second through electrode 332, a first protective layer 341, and a second protective layer 342.
  • the first protective layer 341 and the second protective layer 342 have the same structure as the corresponding structure of the circuit board of the third embodiment, and detailed description thereof will be omitted.
  • the first circuit pattern layer 321 may include a first electrode pad 321-1 disposed in the first region R1. Additionally, the second circuit pattern layer 321 may include a second electrode pad 321-3 disposed in the second region R2. Additionally, the first circuit pattern layer 321 may include a connection pattern 321-4 disposed in the first region R1. Additionally, compared to the third embodiment, the first circuit pattern layer 321 of the circuit board of the fourth embodiment may not include a dummy electrode. That is, in the circuit boards of the first and second embodiments, the first circuit pattern portion included a first electrode pad and a dummy electrode, and the upper surface of the first insulating layer in the desmear process can be protected through the arrangement of the dummy electrode. .
  • the circuit board of the third embodiment includes a first circuit pattern portion including a first electrode pad, a dummy electrode, and a connection pattern, and the top surface of the first insulating layer is protected through the arrangement of the connection pattern and the dummy electrode and the first electrode pad. A direct connection can be made between and the second electrode pad.
  • the first circuit pattern portion may include a first electrode pad 321-1 and a connection pattern 321-4.
  • the fourth embodiment protects the upper surface of the first region R1 of the first insulating layer 311 by using the connection pattern 321-4 without arranging a dummy electrode, and the first electrode pad 321-1 and the first electrode pad 321-1 are formed.
  • the two electrode pads 321-3 can be directly connected.
  • the first circuit pattern portion occupying 50% to 90% of the total area of the first region R1, 55% to 85%, or 60% to 85% of the total area of the first region R1. 1 It may include an electrode pad 321-1 and a connection pattern 321-4. At this time, when only the connection pattern that directly connects the first electrode pad 321-1 and the second electrode pad 321-3 is disposed, the first circuit pattern portion is 50% of the total area of the first region R1. It may not occupy more area. Accordingly, a connection pattern other than the connection pattern connecting the first electrode pad 321-1 and the second electrode pad 321-3 may be disposed in the first region R1.
  • connection pattern 321-4 is disposed in the first region (R1) and the second region (R2) to connect the first electrode pad 321-1 and the second electrode pad 321- 3) It may include a first connection pattern 321-41 connecting the two. Additionally, the connection pattern 321-4 may include a second connection pattern 321-42 disposed in the first region R1 and the second region R2 to connect a plurality of second electrode pads. . That is, the second connection patterns 321 - 42 connect the plurality of second electrode pads disposed in the second region R2. At this time, in the related art, the connection pattern connecting the plurality of second electrode pads could not be disposed on the first region R1 vertically overlapping the cavity.
  • the second insulating layer having the cavity contains a thermosetting material rather than a photocuring material such as PID, and accordingly, there is no need to form a fine pattern in the cavity, so as the desmear process proceeds. This is because even if some of the glass fibers of the first insulating layer were exposed, reliability was not significantly affected.
  • the embodiment may include second connection patterns 321-42 connecting a plurality of second electrode pads. Additionally, the second connection patterns 321 - 42 may electrically connect a plurality of second electrode pads via the first region R1. Through this, the embodiment can further improve the circuit integration of the circuit board and semiconductor package.
  • FIG. 14 is a diagram showing a semiconductor package including the circuit board of FIG. 2.
  • the package circuit board may include a connection member 410 disposed on the first electrode pad 121-1 and a connection member 420 disposed on the connection member 410.
  • the connecting member may be any one of the second circuit board, semiconductor device, and connecting member described in FIGS. 1A to 1G.
  • a molding member 430 may be disposed in the cavity 150.
  • the molding member 430 may be disposed in the cavity 150 by molding the connecting member 420. Furthermore, the molding member 430 can mold the dummy electrode 121-2. At this time, the molding member 430 is connected to the dummy electrode 121-2, and thus heat transmitted through the dummy electrode 121-2 can be radiated to the outside. Additionally, the molding member 430 may have a low dielectric constant to increase heat dissipation characteristics.
  • the dielectric constant (Dk) of the molding member 430 may be 0.2 to 10.
  • the dielectric constant (Dk) of the molding member 430 may be 0.5 to 8.
  • the dielectric constant (Dk) of the molding member 430 may be 0.8 to 5. Accordingly, in the embodiment, the molding member 430 has a low dielectric constant to improve the heat dissipation characteristics of the connecting member.
  • 15 to 20 are diagrams showing the manufacturing method of the circuit board of FIG. 2 according to an embodiment in process order.
  • the embodiment prepares the insulating member based on the manufacture of the circuit board.
  • the embodiment includes an insulating member including a first insulating layer 111 and a metal layer on the first insulating layer 111.
  • the metal layer may include a metal layer 121a disposed on the first insulating layer 111 and a metal layer 123a disposed under the first insulating layer 111.
  • the metal layer 121a may be used as a seed layer for forming the first circuit pattern layer 121 through electrolytic plating.
  • the metal layer 123a may be used as a seed layer for forming the third circuit pattern layer 123 by electroplating.
  • the formed first circuit pattern layer 121 in one embodiment may include a first electrode pad, a second electrode pad, and a dummy electrode.
  • the first circuit pattern layer 121 in another embodiment may include a first electrode pad, a second electrode pad, a dummy electrode, and a connection pattern.
  • the first circuit pattern layer 121 in another embodiment may include a first electrode pad, a second electrode pad, and a connection pattern.
  • the second insulating layer 112 may be disposed on the first insulating layer 111.
  • the first metal layer 122a of the second circuit pattern layer 122 which is a seed layer of the second circuit pattern layer 122, may be disposed on the upper surface of the second insulating layer 112.
  • electrolytic plating is performed using the first metal layer 122a of the second circuit pattern layer 122 as a seed layer to form a second metal layer ( 122b) can be formed.
  • the second through electrode 132 penetrating the second insulating layer 112 can be formed together with the second metal layer 122b.
  • the process of forming the second through electrode 132 and the process of forming the cavity 150 are shown as being divided into separate processes. However, the embodiment is not limited to this.
  • the cavity 150 may be formed together with a through hole in a process of forming a through hole for the second through electrode 132.
  • a process of forming the cavity 150 may be performed by exposing and developing the first region R1 of the first insulating layer 112 .
  • the embodiment forms a first protective layer 141 under the first insulating layer 111, and forms a second protective layer 142 on the second insulating layer 112.
  • the process can proceed.
  • FIG. 21 is a cross-sectional view showing the circuit board of the fifth embodiment
  • FIG. 22 is a plan view with some components removed from the circuit board of FIG. 21
  • FIG. 23 is a cross-sectional view cut along the A-A' direction of FIG. 21 of one embodiment
  • FIG. 24 is a diagram showing the planar shape of the second through electrode of FIG. 21,
  • FIG. 25 is a diagram showing the planar shape of the cavity of FIG. 21.
  • the circuit board of the fifth embodiment will be described with reference to FIGS. 21 to 25, but detailed description of components that are the same as or corresponding to the circuit board shown in FIGS. 2 to 13 will be omitted.
  • the circuit board includes an insulating layer 1110, and the insulating layer 1110 may include a first insulating layer 1111, a second insulating layer 1112, and a third insulating layer 1113.
  • a third insulating layer 1113 may be further included compared to the insulating layer of the circuit board shown in FIGS. 2 to 13.
  • the first insulating layer 1111 may include a first layer (1111-1), a second layer (1111-2), a third layer (1111-3), and a fourth layer (1111-4).
  • the example is not limited to this, and the number of layers of the first insulating layer 1111 may vary depending on the embodiment.
  • the second insulating layer 1112 may be disposed on the first insulating layer 1111.
  • the second insulating layer 1112 may include a cavity 1150. And, when the second insulating layer 1112 is provided with multiple layers, the cavity 1150 may penetrate the multiple layers of the second insulating layer.
  • the third insulating layer 1113 may be disposed under the first insulating layer 1111.
  • each of the second insulating layer 1112 and the third insulating layer 1113 may be provided as a plurality of layers, but hereinafter, for convenience of explanation, they will be described as being provided as a single layer.
  • the top surface of the first insulating layer 1111 described below may mean the top surface of the uppermost layer of the first insulating layer 1111, and The lower surface of the first insulating layer 1111 may refer to the lower surface of the lowest layer of the first insulating layer 1111.
  • the first insulating layer 1111, the second insulating layer 1112, and the third insulating layer 1113 may include different insulating materials.
  • the first insulating layer 1111 may include a thermosetting resin.
  • the second insulating layer 1112 and the third insulating layer 1113 may include a photocurable resin.
  • the second insulating layer 1112 may include a cavity 1150.
  • the cavity 1150 may penetrate the upper and lower surfaces of the second insulating layer 1112.
  • Cavity 1150 may include a bottom surface 1111US1 and a side wall 1112IS. Since the cavity 1150 has been described with reference to FIGS. 2 to 13, detailed description thereof will be omitted.
  • the cavity 1150 may be formed by exposing and developing the second insulating layer 1112 containing a photo-curable resin. Accordingly, the planar shape of the cavity 1150 may have various shapes. For example, referring to (a) of FIG. 25, the planar shape of the cavity 1150 may have a square shape. For example, referring to (b) of FIG. 25, the planar shape of the cavity 1150 may have a plus (+) shape. For example, referring to (c) of FIG. 25, the planar shape of the cavity 1150 may have a rectangular shape in which the central area is not open. For example, referring to (d) of FIG. 25, the planar shape of the cavity 1150 may have an “L” shape.
  • the upper surface of the first insulating layer 1111 can be divided into a plurality of areas.
  • the first insulating layer 1111 may include a first region that vertically overlaps the cavity 1150.
  • the first area is an area that vertically overlaps the lower area of the cavity 1150 corresponding to the lower end of the side wall 1112IS. It can mean.
  • the first insulating layer 1111 may include a second region that does not vertically overlap the cavity 1150.
  • the second area may refer to an area of the upper surface of the first insulating layer 1111 covered by the second insulating layer 1112.
  • the first insulating layer 1111 may include a third region that does not vertically overlap the cavity 1150 and does not contact the second insulating layer 1112 .
  • the third area may correspond to the edge area of the first insulating layer 1111.
  • the third area may correspond to an outer area of the upper surface of the first insulating layer 1111 adjacent to the side of the first insulating layer 1111.
  • the second insulating layer 1112 may not be disposed in the third region of the first insulating layer 1111.
  • the outer width OW1 of the first insulating layer 1111 may be different from the outer width OW2 of the second insulating layer 1112.
  • the outer width OW1 of the first insulating layer 1111 may be larger than the outer width OW2 of the second insulating layer 1112.
  • the outer width may mean the width and/or distance in the horizontal direction of the two outer surfaces of each insulating layer facing each other.
  • the outer surface 111OS of the first insulating layer 1111 may be located further outside than the outer surface 112OS of the second insulating layer 1112.
  • the outer surface 112OS of the second insulating layer 1112 may be located further inside the outer surface 111OS of the first insulating layer 1111.
  • the second insulating layer 1112 may include an open area that vertically overlaps the third area of the first insulating layer 1111. Accordingly, the open area of the second insulating layer 1112 may be connected to the outer surface 112OS of the second insulating layer 1112. Accordingly, the outer width OW2 of the second insulating layer 1112 may be smaller than the outer width OW1 of the first insulating layer 1111 by the width of the open area.
  • the outer width OW1 of the first insulating layer 1111 may be as large as the width of the open area compared to the outer width OW2 of the second insulating layer 1112.
  • the open area may refer to the second through hole VH2 shown in FIG. 34.
  • the open area of the second insulating layer 1112 may be formed together with a through hole and a cavity 1150 corresponding to the second through electrode 1132.
  • the open area of the second insulating layer 1112 may be formed along with the through hole and cavity 1150 through an exposure and development process. Accordingly, the outer surface 112OS of the second insulating layer 1112 may have an inclination.
  • the outer surface 112OS of the second insulating layer 1112 may be inclined at a certain angle from the upper surface of the second insulating layer 1112 toward the lower surface of the second insulating layer 1112.
  • the horizontal distance between the outer surface 112OS of the second insulating layer 1112 and the outer surface 111OS of the first insulating layer 1111 may have different distances in the vertical direction.
  • the outer surface 112OS of the second insulating layer 1112 may have an inclination in which the horizontal distance becomes smaller as it approaches the outer surface 111OS of the first insulating layer 1111.
  • the embodiment is not limited to this.
  • the outer surface 112OS of the second insulating layer 1112 may have an inclination such that the horizontal distance increases as it approaches the outer surface 111OS of the first insulating layer 1111.
  • the outer surface 112OS of the second insulating layer 1112 changes the outer width OW2 of the second insulating layer 1112 from the upper surface of the second insulating layer 1111 toward the lower surface of the second insulating layer 1112.
  • the outer surface 112OS of the second insulating layer 1112 extends from the upper surface of the second insulating layer 1111 toward the lower surface of the second insulating layer 1112.
  • the outer width OW2 of the second insulating layer 1112 may have an increasing slope.
  • the embodiment is not limited to this.
  • the outer surface 112OS of the second insulating layer 1112 extends from the upper surface of the second insulating layer 1111 toward the lower surface of the second insulating layer 1112.
  • the outer width of the second insulating layer 1112 is ( OW2) may have a decreasing slope.
  • the outer surface 111OS of the first insulating layer 1111 and the outer surface 112OS of the second insulating layer 1112 may have a step in the horizontal direction.
  • the step may mean the horizontal distance W1 between the outer surface 111OS of the first insulating layer 1111 and the outer surface 112OS of the second insulating layer 1112.
  • the horizontal distance W1 may satisfy the range of 2 ⁇ m to 30 ⁇ m.
  • the horizontal distance W1 may satisfy the range of 3 ⁇ m to 28 ⁇ m.
  • the horizontal distance W1 may satisfy the range of 5 ⁇ m to 25 ⁇ m.
  • the horizontal distance W1 is less than 2 ⁇ m, the effect of improving adhesion between the first insulating layer 1111 and the second insulating layer 1112 according to the embodiment may be insufficient. For this reason, if the electrode falls off the second insulating layer 1112 and climbs onto the first electrode pad portion during the process of mounting the semiconductor device, a contact defect may occur when mounting the semiconductor device. Additionally, if the horizontal distance W1 exceeds 30 ⁇ m, circuit integration may decrease. For example, if the horizontal distance (W1) exceeds 30 ⁇ m, the second circuit pattern layer 1122 is not disposed in the area corresponding to the horizontal distance (W1) of the second insulating layer 1112 in the entire area of the substrate. It could mean that you can’t. Accordingly, circuit integration may decrease as the area where the second circuit pattern layer 1122 cannot be placed increases. Through this, the embodiment can improve the adhesion of the insulating layer 1110 of the circuit board.
  • the first insulating layer 1111 and the second insulating layer 1112 may include different insulating materials.
  • the second insulating layer 1112 may include a photocurable resin.
  • the adhesion between the first insulating layer 1111 and the second insulating layer 1112 may be reduced.
  • the first insulating layer 1111 and the second insulating layer 1112 may have different thermal expansion coefficients. Therefore, a problem in which the substrate is greatly bent in a specific direction may occur due to a difference in thermal expansion coefficient between the first insulating layer 1111 and the second insulating layer 1112.
  • the outer width OW2 of the second insulating layer 1112 is smaller than the outer width OW1 of the first insulating layer 1111. Accordingly, the embodiment can prevent the circuit board from bending in a specific direction by the second insulating layer 1112. Through this, the embodiment can improve the physical reliability and electrical reliability of the circuit board.
  • the first protective layer 1141 may be disposed on the second insulating layer 1112, surrounding the top and outer surfaces 112OS of the second insulating layer 1112. The first protective layer 1141 serves to protect the circuit pattern layer disposed on the second insulating layer 1112 and improve the adhesion between the first insulating layer 1111 and the second insulating layer 1112. You can.
  • the embodiment can improve the adhesion between the first insulating layer 1111 and the second insulating layer 1112. Accordingly, the embodiment solves the problem of the second insulating layer 1112 being peeled off from the first insulating layer 1111 or the circuit pattern layer disposed on the second insulating layer 1112 being peeled off from the second insulating layer 1112. It can solve physical reliability problems.
  • the structure of the first protective layer 1141 will be described in more detail below.
  • the third insulating layer 1113 may be disposed under the first insulating layer 1111.
  • the layer structure of the third insulating layer 1113 may be symmetrical to that of the second insulating layer 1112 with the first insulating layer 1111 as the center.
  • the outer width of the third insulating layer 1113 may be smaller than the outer width OW1 of the first insulating layer 1111.
  • the outer surface 113OS of the third insulating layer 1113 and the outer surface 111OS of the first insulating layer 1111 may have a step.
  • the outer surface 113OS of the third insulating layer 1113 and the outer surface 112OS of the second insulating layer 1112 are shown to be located on the same vertical line, but the present invention is not limited thereto. No.
  • the outer surface 113OS of the third insulating layer 1113 and the outer surface 112OS of the second insulating layer 1112 may also have a step difference.
  • the outer surface 112OS of the second insulating layer 1112 may be located further inside the outer surface 113OS of the third insulating layer 1113. there is.
  • the outer surface 112OS of the second insulating layer 1112 is larger than the outer surface 113OS of the third insulating layer 1113. It may be located further outward.
  • a circuit pattern layer 1120 may be disposed on the first insulating layer 1111, the second insulating layer 1112, and the third insulating layer 1113.
  • a first circuit pattern layer 1121 may be disposed on the first insulating layer 1111. For example, between the lower surface of the first layer 1111-1 of the first insulating layer 1111, the upper surface of the first layer 1111-1 and the lower surface between the second layer 1111-2, the second layer Between the upper surface of (1111-2) and the lower surface of the third layer (1111-3), between the upper surface of the third layer (1111-3) and the lower surface of the fourth layer (1111-4), and between the upper surface of the third layer (1111-3) and the lower surface of the fourth layer (1111-4) A first circuit pattern layer may be disposed on the upper surface of 4), respectively.
  • a second circuit pattern layer 1122 may be disposed on the second insulating layer 1112. Additionally, a third circuit pattern layer 1123 may be disposed under the third insulating layer 1113.
  • the first circuit pattern layer 1121 may include a plurality of circuit patterns disposed on the upper surface of the first insulating layer 1111.
  • the first circuit pattern layer 1121 may include a plurality of circuit patterns disposed on the fourth layer 1111-4 of the first insulating layer 1111.
  • the first circuit pattern layer 1121 may include a first electrode pad 1121-1 disposed on the first region of the first insulating layer 1111.
  • the first electrode pad 1121-1 may vertically overlap the cavity 1150. Accordingly, the first electrode pad 1121-1 may not contact the second insulating layer 1112.
  • the first circuit pattern layer 1121 may include a second electrode pad 1121-2 disposed on the second region of the first insulating layer 1111.
  • the second electrode pad 1121-2 may not vertically overlap the cavity 1150. Accordingly, the second electrode pad 1121-2 may be covered with the second insulating layer 1112.
  • the circuit board of the embodiment may include a through electrode 1130.
  • the through electrode 1130 may function to electrically connect circuit pattern layers arranged in different layers to each other.
  • a through electrode may also be referred to as a ‘via’.
  • the penetrating electrode may penetrate at least one of the first insulating layer 1111, the second insulating layer 1112, and the third insulating layer 1113 included in the circuit board. Accordingly, it is possible to electrically connect circuit patterns arranged on different layers.
  • the through electrode 1130 may be formed to penetrate only one insulating layer, or alternatively, may be formed to commonly penetrate at least two or more insulating layers.
  • the first through electrode 1131 may be formed to penetrate the first insulating layer 1111.
  • the first through electrode 1131 includes the first layer 1111-1, the second layer 1111-2, the third layer 1111-3, and the fourth layer of the first insulating layer 1111. It can penetrate at least one of (1111-4).
  • the first through electrode 1131 may electrically connect the first circuit pattern layers 1121 disposed on different layers of the first insulating layer 1111 to each other.
  • the second penetrating electrode 1132 may penetrate the second insulating layer 1112.
  • the second through electrode 1132 may electrically connect the first circuit pattern layer 1121 and the second circuit pattern layer 1122.
  • the third penetrating electrode 1133 may penetrate the third insulating layer 1113.
  • the third through electrode 1133 may electrically connect the first circuit pattern layer 1121 and the third circuit pattern layer 1123.
  • the through hole penetrating the first insulating layer 1111 and the through hole penetrating the second insulating layer 1112 and third insulating layer 1113 may be formed using different methods.
  • the first insulating layer 1111 may include a thermosetting resin. Therefore, a through hole can be formed in the first insulating layer 1111 through a laser process.
  • the second insulating layer 1112 and the third insulating layer 1113 may include a photocurable resin. Through holes may be formed in the second insulating layer 1112 and the third insulating layer 1113 through exposure and development processes.
  • the through hole penetrating the first insulating layer 1111 and the through hole penetrating the second insulating layer 1112 and third insulating layer 1113 may have different planar shapes. Additionally, in another embodiment, the through hole penetrating the first insulating layer 1111 and the through hole penetrating the second insulating layer 1112 and third insulating layer 1113 may have the same planar shape. Therefore, depending on the embodiment, the first through electrode 1131 may have the same planar shape as the second through electrode 1132 and the third through electrode 1133, or may have different planar shapes. For example, the planar shape of the first through electrode 1131 may have a circular shape or an oval shape. Also, the second through electrode 1132 and the third through electrode 1133 may have various planar shapes.
  • the planar shape of the second through electrode 1132 and the third through electrode 1133 may have the same circular or oval shape as that of the first through electrode 1131. there is.
  • the planar shape of the second through electrode 1132 and the third through electrode 1133 may have a rectangular shape different from that of the first through electrode 1131.
  • the planar shape of the second through electrode 1132 and the third through electrode 1133 may have a triangular shape different from that of the first through electrode 1131. That is, the second through electrode 1132 and the third through electrode 1133 may be filled in the through hole formed through the exposure and development process. And through exposure and development processes, it is possible to form through holes of various planar shapes. Accordingly, the second through electrode 1132 and the third through electrode 1133 may have the same planar shape as the first through electrode 1131, or may have different planar shapes.
  • the first protective layer 1141 and the second protective layer 1142 may be disposed on the outermost layer of the circuit board.
  • the first protective layer 1141 may be disposed on the top side of the circuit board.
  • the first protective layer 1141 may be disposed on the second insulating layer 1112.
  • the second protective layer 1142 may be disposed on the lowermost side of the circuit board.
  • Each surface of the first protective layer 1141 and the second protective layer 1142 may have a step.
  • the lower surface of the first protective layer 1141 may have a step.
  • the top surface of the second protective layer 1142 may have a step.
  • the first protective layer 1141 may be disposed on the second insulating layer 1112.
  • the lower surface of the first protective layer 1141 may include a portion located lower than the upper surface of the second insulating layer 1112. Additionally, the lower surface of the first protective layer 1141 may include a portion located lower than the upper and lower surfaces of the second circuit pattern layer 1122.
  • the first protective layer 1141 may include a portion disposed in an open area of the second insulating layer 1112. And the first protective layer 1141 may be provided to fill the open area of the second insulating layer 1112. Accordingly, at least a portion of the first protective layer 1141 may contact the first insulating layer 1111.
  • the first protective layer 1141 may be disposed on the first insulating layer 1111, covering the second insulating layer 1112.
  • the first protective layer 1141 may include an opening that vertically overlaps the cavity 1150. Additionally, the first protective layer 1141 may include a portion that contacts the upper surface 1112US of the second insulating layer 1112. Additionally, the first protective layer 1141 may include a portion that contacts the outer surface 112OS of the second insulating layer 1112. Additionally, the first protective layer 1141 may include a portion in contact with the upper surface 111US2 of the third region of the first insulating layer 1111. The outer surface 112OS of the second insulating layer 1112 may not be exposed to the outside. That is, the outer surface 112OS of the second insulating layer 1112 may not be exposed to the outside as it is covered with the first protective layer 1141.
  • the outer surface of the circuit board of the embodiment may include a portion composed of the first insulating layer 1111 and a portion composed of the first protective layer 1141.
  • the outer surface of the circuit board of the embodiment may not include a portion comprised of the second insulating layer 1112.
  • the first protective layer 1141 may be disposed on the first insulating layer 1111, surrounding the second insulating layer 1112. Accordingly, the embodiment may solve the physical reliability problem and/or the electrical reliability problem in which the second insulating layer 1112 and/or the second circuit pattern layer 1122 are separated from the first insulating layer 1111.
  • the second protective layer 1142 may be disposed under the third insulating layer 1113.
  • the upper surface of the second protective layer 1142 may include a portion located higher than the lower surface of the third insulating layer 1113.
  • the top surface of the second protective layer 1142 may include a portion located higher than the top and bottom surfaces of the third circuit pattern layer 1123.
  • the second protective layer 1142 may include a portion disposed in an open area of the third insulating layer 1113.
  • the second protective layer 1142 may be provided to fill the open area of the third insulating layer 1113. Accordingly, at least a portion of the second protective layer 1142 may contact the first insulating layer 1111.
  • the second protective layer 1142 may be disposed under the first insulating layer 1111 and covering the third insulating layer 1113.
  • the second protective layer 1142 includes a portion in contact with the lower surface of the third insulating layer 1113, a portion in contact with the outer surface 113OS of the third insulating layer 1113, and a portion of the first insulating layer 1111. It may include a part in contact with the lower surface. Accordingly, the outer surface 113OS of the third insulating layer 1113 may not be exposed to the outside as it is covered with the second protective layer 1142. Therefore, the outer surface of the circuit board of the embodiment may include only a portion composed of the first insulating layer 1111, a portion composed of the first protective layer 1141, and a portion composed of the second protective layer 1142. You can.
  • the outer surface of the circuit board of the embodiment may not include a portion composed of the second insulating layer 1112 and a portion composed of the third insulating layer 1113.
  • the embodiment has the first protective layer 1141 and the second protective layer 1142 forming the second insulating layer 1112 and the third insulating layer 1113 on and/or under the first insulating layer 1111. It can be placed surrounding. Therefore, in the embodiment, the second insulating layer 1112, the second circuit pattern layer 1122, the third insulating layer 1113, and the third circuit pattern layer 1123 are separated from the first insulating layer 1111. Physical reliability issues and/or electrical reliability issues can be resolved.
  • Figure 26 is a cross-sectional view showing a circuit board according to the sixth embodiment.
  • the circuit board of the sixth embodiment is similar to the structure of the circuit board of the first embodiment of FIG. 21, and is similar to the circuit of the first embodiment in that the cavity 1160 is provided in the third insulating layer 1113. It may be different from the structure of the substrate.
  • the first cavity 1150 may be provided in the second insulating layer 1112. Additionally, a second cavity 1160 may be provided in the third insulating layer 1113. Accordingly, the first circuit pattern layer 1121 may be disposed on the first insulating layer 1111 and include a first electrode pad portion 1121-1a exposed through the first cavity 1150.
  • the first circuit pattern layer 1121 may include a second electrode pad portion 1121-1b disposed under the first insulating layer 1111 and exposed through the second cavity 1160.
  • Figure 27 is a cross-sectional view showing a circuit board according to the seventh embodiment.
  • the circuit board according to the seventh embodiment may have a different structure in terms of the thickness of the second insulating layer and the thickness of the through electrode penetrating the second insulating layer compared to the circuit board according to the fifth embodiment.
  • the second insulating layer 1112 is disposed on the first insulating layer 1111 and may include an insulating material different from the first insulating layer 1111. At this time, the outer surface of the second insulating layer 1112 may have a level difference from the outer surface of the first insulating layer 1111. Furthermore, the circuit board may have a symmetrical structure of the second insulating layer 1112, which is an upper build-up layer, and the third insulating layer 1113, which is a lower build-up layer, with respect to the first insulating layer 1111. Through this, the embodiment can prevent the circuit board from being greatly bent in a specific direction and further ensure adhesion between the second insulating layer 1112 and the first insulating layer 1111.
  • the embodiment can dramatically reduce the thickness of the second insulating layer 1112 compared to the prior art.
  • the second insulating layer 1112 had a thickness of a certain level or more to prevent bending of the circuit board and ensure adhesion of each layer of the circuit board. Therefore, in the prior art, the second through electrode 1132 penetrating the second insulating layer 1112 had a thickness of a certain level or more.
  • the thickness of the second through electrode 1132 in the prior art is greater than the thickness of the first circuit pattern layer 1121 and/or the thickness of the second circuit pattern layer 1122.
  • the embodiment can reduce the thickness of the second insulating layer 1112, and thereby reduce the thickness of the second through electrode 1132 penetrating the second insulating layer 1112.
  • the thickness T3 of the second through electrode 1132 in the embodiment is smaller than the thickness T1 of the first circuit pattern layer 1121 and/or the thickness T2 of the second circuit pattern layer 1122. can do.
  • the embodiment can reduce the thickness of the second through electrode 1132 and reduce the transmission distance of the signal via the second through electrode 1132. Therefore, the embodiment can minimize signal transmission loss and improve product reliability.
  • embodiments may enable thinning of circuit boards and semiconductor packages.
  • the thickness T3 of the second through electrode 1132 may be smaller than the thickness of the first through electrode 1131 that penetrates the first insulating layer 1111.
  • the first insulating layer 1111 may be a thermosetting resin containing glass fibers, or may be a thermosetting resin such as ABF that does not contain glass fibers.
  • the embodiment can reduce the thickness T3 of the second through electrode 1132 by using the above-described structural features, and further, the thickness T3 of the second through electrode 1132 and the thickness T3 of the first through electrode 1131 can be reduced. The thickness ratio can be reduced to a range from greater than 1:1.5 to less than 1.3.5. Through this, the embodiment can minimize signal transmission loss by reducing the signal transmission distance and enable thinning of the circuit board and semiconductor package.
  • Figure 28 is a cross-sectional view showing a circuit board according to the eighth embodiment.
  • the inclination of the inner wall of the opening of the first protective layer 1141 and the inclination of the inner wall of the cavity 1150 may be different from the circuit board of the seventh embodiment of the circuit board according to the eighth embodiment. .
  • the first protective layer 1141 has an opening that overlaps the cavity 1150 in a vertical direction.
  • the slope of the inner wall of the opening of the first protective layer 1141 may be different from the slope of the inner wall of the cavity 1150.
  • the slope of the inner wall of the opening of the first protective layer 1141 may be closer to 90 degrees than the slope of the inner wall of the cavity 1150.
  • the inner wall 1142IS forming the opening 1142T of the first protective layer 1141 of the eighth embodiment has an inclination in which the width of the opening 1142T changes from the upper surface to the lower surface of the first protective layer 1141.
  • the inner wall 1142IS of the opening 1142T of the first protective layer 1141 may have an inclination such that the width of the opening 1142T increases from the upper surface to the lower surface of the first protective layer 1141. That is, the slope of the inner wall 1142IS of the opening 1142T of the first protective layer 1141 may be different from the slope of the inner wall 1121IS of the cavity 1150 of the second insulating layer 1112.
  • the direction in which the inner wall 1142IS of the opening 1142T of the first protective layer 1141 is tilted may be different from the direction in which the inner wall 1121IS of the cavity 1150 of the second insulating layer 1112 is tilted. there is.
  • the direction in which the inner wall 1142IS of the opening 1142T of the first protective layer 1141 is inclined is the opposite direction to the direction in which the inner wall 1121IS of the cavity 1150 of the second insulating layer 1112 is inclined. It can be. Accordingly, the contact area with the molding member (not shown) filling the cavity 1150 and the opening 1142T can be increased, and the mechanical reliability problem of the molding member being peeled off from the circuit board can be solved.
  • the inclination of the inner wall 1142IS of the opening 1142T may be inclined in a direction opposite to the direction in which the inclination of the inner wall 1112IS of the cavity 1150 is inclined, so that the molding member is more firmly coupled. It can function as an anchor. Accordingly, the embodiment can ensure that the connecting member is stably disposed within the cavity 1150, and through this, the connecting member can be operated stably.
  • the slope of the inner wall 1112IS of the cavity 1150 of the second insulating layer 1112 is connected to the lower surface of the second insulating layer 1112 and/or the bottom surface of the cavity 1150, and the second insulating layer 1112 ) may include a first part 1112ISa having a straight slope where the width of the cavity 1150 gradually increases toward the upper surface of the cavity 1150.
  • the slope of the inner wall 1112IS of the cavity 1150 of the second insulating layer 1112 is the upper surface of the second insulating layer 1112 and/or the inner wall 1142IS of the opening 1142T of the first protective layer 1141.
  • the second portion 1112ISb of the inner wall 1112IS of the cavity 1150 of the second insulating layer 1112 can improve fairness in the process of filling the molding member.
  • the second portion 1112ISb of the inner wall 1112IS of the cavity 1150 of the second insulating layer 1112 improves the flowability of the molding fluid to allow the molding fluid to flow more easily into the inside of the cavity 1150. It is allowed to flow, and through this, it is possible to prevent voids that are not filled with molding liquid from being provided in the cavity 1150.
  • Figure 29 is a cross-sectional view showing a circuit board according to the ninth embodiment.
  • the circuit board of the ninth embodiment may be different from the circuit board of the fifth embodiment in terms of the number of layers of the second insulating layer and the resulting cavity structure.
  • the second insulating layer 1112 may be provided as a plurality of layers.
  • the second insulating layer 1112 includes a first layer 1112-1 disposed on the first insulating layer 1111 and a second layer 1112- disposed on the first layer 1112-1. 2) may be included.
  • the second insulating layer 1112 may be provided with a cavity 1150.
  • the cavity 1150 may penetrate the second insulating layer 1112.
  • the cavity 1150 includes a first part 1151 penetrating the first layer 1112-1 of the second insulating layer 1112 and a second layer 1112-2 of the second insulating layer 1112. ) may include a second part 1152 penetrating.
  • the cavity 1150 may penetrate the plurality of layers of the second insulating layer 1112.
  • the first part 1151 and the second part 1152 of the cavity 1150 may be formed in separate processes.
  • the first part 1151 of the cavity 1150 may be formed together with the first through hole in the process of forming the first through hole in the first layer 1112-1 of the second insulating layer 1112. You can.
  • the second part 1152 of the cavity 1150 may be formed together with the second through hole in the process of forming the second through hole in the second layer 1112-2 of the second insulating layer 1112. .
  • the first part 1151 and the second part 1152 of the cavity 1150 may have different widths.
  • cavity 11150 may include a plurality of side walls.
  • the cavity 1150 may include a first sidewall 112-1IS corresponding to the first part 1151.
  • the cavity 1150 may include a second side wall 112-2IS corresponding to the second part 1152.
  • the first side wall 1112IS and the second side wall 112-2IS may have a step.
  • the width of the first part 1151 and the width of the second part 1152 may be different.
  • the side wall of the cavity 1150 of the embodiment may have a step shape.
  • the embodiment can increase the contact area with the molding member filling the cavity 1150. Accordingly, the embodiment can improve the adhesion between the molding member and the circuit board, thereby solving the physical reliability problem of the molding member being separated from the circuit board.
  • the outer surface of the first layer 1112-1 and the outer surface of the second layer 1112-2 of the second insulating layer 1112 may also have a step difference.
  • the embodiment can improve the contact area between the first layer 1112-1 and the second layer 1112-2 of the first protective layer 1141 and the second insulating layer 1112.
  • the embodiment can solve the physical reliability problem in which the second insulating layer 1112 is separated from the first insulating layer 1111.
  • the structure of the third insulating layer 1113 may correspond to the structure of the second insulating layer 1112 described in FIG. 27.
  • Figure 30 is a cross-sectional view showing a circuit board according to the tenth embodiment.
  • the circuit board of the tenth embodiment may be different in cavity structure compared to the circuit board of the ninth embodiment.
  • the second insulating layer 1112 may be comprised of multiple layers.
  • the second insulating layer 1112 includes a first layer 1112-1 disposed on the first insulating layer 1111 and a second layer 1112- disposed on the first layer 1112-1. 2) may be included.
  • the cavity 1150 may be selectively provided in the second layer 1112-2 of the second insulating layer 1112.
  • the cavity 1150 may penetrate the second layer 1112-2 of the second insulating layer 1112. That is, the cavity 1150 provided in the circuit board of the tenth embodiment may penetrate some of the plurality of layers of the second insulating layer 1112.
  • the insulating layer constituting the bottom surface of the cavity 1150 may be a partial layer of the second insulating layer 1112 that does not include glass fiber. Therefore, the embodiment can prevent the glass fibers from being exposed even if the desmear process is performed after the cavity 1150 is formed.
  • Figure 31 is a cross-sectional view showing a circuit board according to the 11th embodiment.
  • the circuit board of the 11th embodiment may be different in the structure of the second through electrode compared to the circuit board of the 9th embodiment.
  • the second insulating layer 1112 may include a first layer 1112-1 and a second layer 1112-1. Additionally, the first penetrating part 1132-1 of the second penetrating electrode may be disposed in the first layer 1112-1 of the second insulating layer 1112. Additionally, the second penetrating part 1132-2 of the second penetrating electrode may be disposed in the second layer 1112-2 of the second insulating layer 1112.
  • the first through part 1132-1 and the second through part 1132-2 of the second through electrode are respectively the first layer 1112-1 and the second layer 1112 of the second insulating layer 1112. -1) It can be provided by filling the inside of the through holes formed by exposing and developing each with a conductive material.
  • the upper surface of the first penetrating part 1132-1 may directly contact the lower surface of the second penetrating part 1132-2.
  • a pad corresponding to the land of the penetrating electrode may not be provided between the first penetrating part 1132-1 and the second penetrating part 1132-2.
  • a through hole when a through hole is formed through a laser process, a pad corresponding to a land that acts as a stopper in the laser process must be provided between the first through part 1132-1 and the second through part 1132-2. do.
  • a through hole may be formed using an exposure and development process instead of a laser process, and through this, it is possible to omit the pad corresponding to the land. Accordingly, the embodiment can simplify the manufacturing process by omitting the pad that the second penetrating electrode must be provided between the first penetrating part 1132-1 and the second penetrating part 1132-2, and through this, the product Yield can be improved.
  • the first penetrating part 1132-1 has an upper surface, a lower surface, and a side surface 1132-1S.
  • the side surface 1132-1S of the above-described first penetrating part 1132-1 may have a slope whose width gradually decreases toward the upper and lower surfaces of the first penetrating part 1132-1.
  • the side surface 1132-1S of the first penetrating part 1132-1 may connect the upper and lower surfaces of the first penetrating part 1132-1.
  • the second penetrating part 1132-2 has a top surface, a bottom surface, and a side surface 1132-2S.
  • the side surface 1132-2S of the above-described second penetrating part 1132-2 may have a slope whose width gradually decreases toward the upper and lower surfaces of the second penetrating part 1132-2.
  • the side surface 1132-2S of the second penetrating part 1132-2 may connect the upper and lower surfaces of the second penetrating part 1132-2.
  • the side surface 1132-1S of the first penetrating part 1132-1 and the side surface 1132-2S of the second penetrating part 1132-2 may have a step along the vertical direction.
  • the horizontal center of the first penetrating part 1132-1 may be offset from the horizontal center of the second penetrating part 1132-2.
  • the centers of the first and second penetrating parts 1132-1 and 1132-2 may be offset from each other and the pad that must be provided between them may be omitted.
  • the mechanical reliability and/or electrical reliability of the circuit board may not be affected, and accordingly, The mechanical reliability and/or electrical reliability of the circuit board can be improved while improving the design freedom of the first penetrating part 1132-1 and the second penetrating part 1132-2.
  • FIG. 32 is a cross-sectional view showing a circuit board according to the twelfth embodiment
  • FIG. 33 is a plan view omitting a configuration of the circuit board of FIG. 32.
  • the circuit board of the eighth embodiment has a structure and first circuit pattern layer 1121 exposed through the cavity 1150 of the second insulating layer 1112 compared to the circuit board of the fifth embodiment. 1
  • the structure of the through electrode 1131 may be different.
  • the first circuit pattern layer 1121 may include a first electrode pad 1121-1 disposed on the first insulating layer 1111 and vertically overlapping the cavity 1150. Additionally, the first circuit pattern layer 1121 may include a second electrode pad 1121-2 that is disposed on the first insulating layer 1111 and does not vertically overlap the cavity 1150. Additionally, the first circuit pattern layer 1121 may further include a dummy electrode 1121-3 disposed on the first insulating layer 1111 and at least a portion of the dummy electrode 1121-3 vertically overlaps the cavity 1150. The dummy electrode 1121-3 may be disposed in a region in which the first electrode pad 1121-1 is not disposed among the first regions of the first insulating layer 1111 vertically overlapping the cavity 1150.
  • the circuit board may further include a dummy electrode 1121-3 spaced apart from the first electrode pad 1121-1 on the first region of the first insulating layer 1111.
  • the dummy electrode 1121-3 may function to protect a portion of the upper surface 1111US1 of the first region of the first insulating layer 1111 where the first electrode pad 1121-1 is not disposed.
  • the dummy electrode 1121-3 may be referred to as a protection pattern or barrier pattern that protects the top surface 1111US1 of the first region of the first insulating layer 1111. Accordingly, it is possible to prevent the upper surface 1111US1 of the first region of the first insulating layer 1111 from being etched by the dummy electrode 1121-3 during the desmear process. Through this, the embodiment can prevent reliability problems such as copper migration caused by etching of the upper surface 1111US1 of the first region of the first insulating layer 1111. Accordingly, the embodiment can improve the electrical reliability of the circuit board.
  • the dummy electrode 1121-3 may be spaced apart from the first electrode pad 1121-1 on the top surface 1111US1 of the first area.
  • the dummy electrode 1121-3 may be spaced apart from the first electrode pad 1121-1 by the first width W2.
  • the first width W2 may satisfy the range of 10 ⁇ m to 30 ⁇ m. Since this has been described with reference to FIGS. 2 to 13, detailed description will be omitted.
  • a first through electrode 1131 may be disposed on the first insulating layer 1111.
  • the first through electrode 1131 may include a plurality of through portions.
  • the first through electrode 1131 may include a first through portion 1131-1 that vertically overlaps the first electrode pad 1121-1.
  • the first penetrating part 1131-1 may be a signal penetrating electrode electrically connected to the first electrode pad 1121-1.
  • the first through electrode 1131 may include a second through portion 1131-2 that vertically overlaps the first region and is horizontally spaced apart from the first through portion 1131-1.
  • the second penetration portion 1131-2 may vertically overlap the dummy electrode 1121-3.
  • the second penetration part 1131-2 may be a dummy penetration electrode connected to the dummy electrode 1121-3.
  • a plurality of second penetration parts 1131-2 may be provided.
  • the second penetration part 1131-2 may include a plurality of penetration parts that are horizontally spaced apart and are commonly connected to one dummy electrode 1121-3.
  • the dummy electrode 1121-3 and the second penetrating portion 1131-2 may function to improve the heat dissipation characteristics of the circuit board.
  • the dummy electrode 1121-3 and the second penetration part 1131-2 may transfer heat generated from the connection member disposed in the cavity 1150 to the outside of the circuit board.
  • the embodiment can improve the heat dissipation characteristics of the circuit board and the semiconductor package including the same. Accordingly, the embodiment can improve product reliability of a circuit board and a semiconductor package including the same.
  • FIG. 34 is a cross-sectional view showing a circuit board according to the 13th embodiment
  • FIG. 35 is a plan view omitting a configuration of the circuit board of FIG. 34.
  • the first circuit pattern layer 1121 of the circuit board of the 13th embodiment may include a first electrode pad 1121-1 disposed in the first region. Additionally, the first circuit pattern layer 1121 may include a second electrode pad 1121-2 disposed in the second area. Additionally, the first circuit pattern layer 1121 may include a dummy electrode 1121-3 disposed in the first region and electrically and physically separated from the first electrode pad 1121-1. The first electrode pad 1121-1 and the second electrode pad 1121-2 can directly exchange electrical signals with each other on the first insulating layer 1111 without being connected to the first through electrode 1131. To this end, the first circuit pattern layer 1121 may include a connection pattern 1121-4.
  • the connection pattern 1121-4 may be disposed on the first and second regions of the first insulating layer 1111.
  • the first circuit pattern layer 1121 may include a plurality of connection patterns, and the connection pattern 1121-4 described below includes the first electrode pad 1121-1 and the second electrode pad 1121-1 among the plurality of connection patterns. This may mean a connection pattern connecting the electrode pads 1121-2.
  • the connection pattern 1121-4 may directly connect the first electrode pad 1121-1 disposed in the first area and the second electrode pad 1121-2 disposed in the second area. Through this, the embodiment can reduce the signal transmission distance between the first electrode pad 1121-1 and the second electrode pad 1121-2. Accordingly, the embodiment can minimize signal transmission loss and further improve the electrical characteristics of the circuit board and the semiconductor package including the same.
  • connection pattern 1121-4 may include a first portion disposed in the first area and connected to the first electrode pad 1121-1. Additionally, the connection pattern 1121-4 may include a second portion disposed in the second area and connected to the second electrode pad 1121-2. And the first and second parts of the connection pattern 1121-4 may be directly connected to each other. Therefore, the first electrode pad 1121-1 and the second electrode pad 1121-2 directly exchange electrical signals with each other using the connection pattern 1121-4 without going through the first through electrode 1131. You can. Through this, the embodiment can improve the circuit integration of the circuit board by disposing the connection pattern 1121-4 in the first region of the first insulating layer 1111.
  • the connection pattern 1121-4 may be physically separated from the dummy electrode 1121-3 while contacting the first electrode pad 1121-1 in the first area. Furthermore, the first circuit pattern portion occupying 50% to 90%, 55% to 85%, or 60% to 85% of the total area of the upper surface 1111US1 of the first area includes a first electrode pad ( 1121-1) and a dummy electrode (1121-3). And the first circuit pattern portion, which occupies 50% to 90%, 55% to 85%, or 60% to 85% of the total area of the first region, includes a first electrode pad 1121-1, a dummy It may include an electrode 1121-3 and a connection pattern 1121-4.
  • Figures 36 to 41 are diagrams showing the manufacturing method of the circuit board of Figure 21 in process order.
  • the embodiment may proceed with a process of manufacturing the inner layer of the circuit board.
  • the inner layer of the circuit board may include a first insulating layer 1111, a first through electrode 1131, and a first circuit pattern layer 1121.
  • the second insulating layer 1112 may be disposed on the first insulating layer 1111. Additionally, the embodiment may dispose the third insulating layer 1113 under the first insulating layer 1111. At this time, the second insulating layer 1112 and the third insulating layer 1113 may include an insulating material different from that of the first insulating layer 1111. For example, the second insulating layer 1112 and the third insulating layer 1113 may include a photocurable resin.
  • the embodiment may proceed with processes of exposing and developing the second insulating layer 1112 and the third insulating layer 1113, respectively.
  • the embodiment may proceed with a process of exposing and developing the second insulating layer 1112 to form the first through hole (VH1), the second through hole (VH2), and the cavity 1150.
  • the first through hole VH1 of the second insulating layer 1112 may be provided to correspond to the area where the second through electrode 1132 will be placed.
  • the second through hole VH2 of the second insulating layer 1112 may penetrate the edge area of the second insulating layer 1112.
  • the upper surface of the edge area of the first insulating layer 1111 may be exposed through the second through hole VH2 of the second insulating layer 1112.
  • the third insulating layer 1113 may also be provided with a first through hole (VH1) and a second through hole (VH2).
  • the embodiment includes a process of forming the second circuit pattern layer 1122, the second through electrode 1132, the third circuit pattern layer 1123, and the third through electrode 1133. You can proceed.
  • the embodiment may proceed with a process of forming the first resist layer 1141R on the second insulating layer 1112.
  • the first resist layer 1141R may be provided to fill the second through hole VH2 and the cavity 1150 of the second insulating layer 1112.
  • the embodiment may proceed with a process of forming the second resist layer 1142R under the third insulating layer 1113.
  • the second resist layer 1142R may be provided to fill the second through hole VH2 of the third insulating layer 1113.
  • the embodiment forms an opening that vertically overlaps the cavity 1150 and an opening that vertically overlaps the second circuit pattern layer 1122 in the first resist layer 1141R to provide first protection.
  • the process of forming the layer 1141 may proceed. Additionally, the embodiment may proceed with a process of forming the second protective layer 1142 by forming an opening in the second resist layer 1142R that vertically overlaps the third circuit pattern layer 1123.
  • a circuit board having the characteristics of the above-described invention when used in IT devices such as smartphones, server computers, TVs, or home appliances, functions such as signal transmission or power supply can be stably performed.
  • a circuit board having the characteristics of the present invention when a circuit board having the characteristics of the present invention performs a semiconductor package function, it can safely protect the semiconductor chip from external moisture or contaminants, and can prevent problems such as leakage current or electrical short circuits between terminals. Alternatively, the problem of electrical opening of the terminal supplying the semiconductor chip can be solved. Additionally, if it is responsible for the function of signal transmission, the noise problem can be solved.
  • the circuit board having the characteristics of the above-described invention can maintain the stable function of IT devices or home appliances, so that the entire product and the circuit board to which the present invention is applied can achieve functional unity or technical interoperability with each other.
  • a circuit board having the characteristics of the above-mentioned invention is used in a transportation device such as a vehicle, it is possible to solve the problem of distortion of signals transmitted to the transportation device, or to safely protect the semiconductor chip that controls the transportation device from the outside and prevent leakage.
  • the stability of the transport device can be further improved by solving the problem of electrical short-circuiting between currents or terminals, or the problem of electrical opening of the terminal supplying the semiconductor chip. Accordingly, the transportation device and the circuit board to which the present invention is applied can achieve functional unity or technical interoperability with each other.

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Abstract

실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치된 제2 절연층; 및 상기 제1 절연층과 상기 제2 절연층 사이에 배치된 회로 패턴층을 포함하고, 상기 제2 절연층은 상기 제2 절연층의 상면 및 하면을 관통하는 캐비티를 구비하고, 상기 회로 패턴층은, 상기 캐비티의 바닥면에 배치된 전극 패드; 및 상기 캐비티의 바닥면에 상기 전극 패드와 이격되어 배치되고, 상기 전극 패드의 외측을 감싸며 구비된 더미 전극을 포함한다.

Description

회로 기판 및 이를 포함하는 반도체 패키지
실시 예는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 회로 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 제안 및 연구되고 있다.
일반적인 반도체 패키지는 다수의 칩이 배치된 구조를 가진다. 그리고 최근의 반도체 패키지가 적용되는 제품의 고 사양화 및 HBM(High Bandwidth Memory) 등의 다수의 칩 채용 등으로 인해 반도체 패키지의 사이즈가 커지고 있다. 이를 통해, 반도체 패키지는 다수의 칩을 연결하기 위해 인터포저를 포함하고 있다.
또한, 사물 인터넷(IoT:Internet of Things)을 제공하는 제품, 자율 주행차 및 고성능 서버 등에 적용되는 반도체 패키지는 고집적화 추세에 따라 높은 성능 및 높은 신뢰성이 요구된다.
나아가, 반도체 패키지는 다수의 회로 기판, 인터포저 및 반도체 소자 사이의 수직적 연결 구조를 가진다. 이에 따라, 반도체 패키지는 회로 기판, 인터포저 및 반도체 소자의 두께 및 개수에 따라 수직 방향으로의 두께가 커질 수 있다.
따라서, 반도체 패키지는 캐비티를 구비한 회로 기판을 이용하여 수직 방향으로의 두께를 줄이고 있다.
이때, 캐비티를 포함하는 회로 기판을 제조하는 공정에서 디스미어 공정은 필수적으로 진행되어야 한다. 즉, 디스미어 공정이 진행되지 않으면, 캐비티에 배치되는 몰딩 부재와 회로 기판 사이의 밀착력이 저하되는 문제가 발생하고, 이에 따라 몰딩 부재가 회로 기판으로부터 분리되는 문제가 발생하기 때문이다.
그리고 디스미어 공정이 진행되면, 캐비티의 측벽과 함께 캐비티의 바닥면도 함께 에칭이 진행될 수 있다. 이에 의해 캐비티의 바닥면에 손상이 발생하여 회로 기판의 물리적 신뢰성에 문제가 발생할 수 있다.
나아가, 캐비티의 바닥면은 유리 섬유를 포함하는 열 경화성 수지의 상면일 수 있다. 그리고, 디스미어 공정이 진행됨에 따라 열 경화성 수지의 에칭이 이루어지고, 이에 의해 열 경화성 수지에 구비된 유리 섬유가 캐비티를 통해 노출되는 문제가 발생할 수 있다. 또한, 노출된 유리 섬유는 구리 마이그레이션과 같은 불량을 유발시키는 요인으로 작용할 수 있다.
(특허문헌 1) KR 10-2012-0045639 A
실시 예는 새로운 구조의 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 캐비티를 포함하는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 회로 집적도를 향상시킬 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 절연층에 구비된 유리섬유가 캐비티를 통해 노출됨에 따라 발생하는 신뢰성 문제를 해결할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 서로 다른 절연 물질을 포함하는 복수의 절연층들 사이의 밀착력을 향상시킬 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 휨 특성이 개선된 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 측면에서의 이물질 발생을 방지할 수 있는 회로 기판 및 반도체 패키지를 제공한다.
또한, 실시 예는 방열 특성을 향상시킬 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치된 제2 절연층; 및 상기 제1 절연층과 상기 제2 절연층 사이에 배치된 회로 패턴층을 포함하고, 상기 제2 절연층은 상기 제2 절연층의 상면 및 하면을 관통하는 캐비티를 구비하고, 상기 회로 패턴층은, 상기 캐비티의 바닥면에 배치된 전극 패드; 및 상기 캐비티의 바닥면에 상기 전극 패드와 이격되어 배치되고, 상기 전극 패드의 외측을 감싸며 구비된 더미 전극을 포함한다.
또한, 상기 제1 절연층의 외측면은 상기 제2 절연층의 외측면과 단차를 가진다.
또한, 상기 제1 절연층과 상기 제2 절연층은 서로 다른 절연물질을 포함한다.
또한, 상기 제2 절연층은 광경화성 수지를 포함한다.
또한, 상기 제2 절연층의 외측면은 상기 제1 절연층의 외측면보다 더 내측에 구비된다.
또한, 상기 회로 기판은 상기 제2 절연층 상에 배치된 보호층을 더 포함하고, 상기 보호층의 외측면은 상기 제2 절연층의 외측면과 단차를 가진다.
또한, 상기 보호층은 상기 제2 절연층의 외측면을 덮으며 구비된다.
또한, 상기 제2 절연층의 외측면은 상기 제2 절연층의 상면에서 상기 제2 절연층의 하면을 향하여 상기 제2 절연층의 외측폭이 감소 또는 증가하는 경사를 가진다.
또한, 상기 보호층은 상기 캐비티와 수직 방향으로 중첩된 개구부를 구비하고, 상기 개구부의 내벽의 경사는 상기 캐비티의 내벽의 경사와 다르다.
또한, 상기 개구부의 내벽의 경사가 기울어진 방향은 상기 캐비티의 내벽의 경사가 기울어진 방향과 다르다.
또한, 상기 제2 절연층의 상기 캐비티의 내벽의 경사는, 상기 제2 절연층의 하면과가 연결되고 상기 제2 절연층의 상면을 향할수록 상기 캐비티의 폭이 좁아지는 직선의 경사를 가진 제1부와, 상기 제2 절연층의 상면과 상기 제1부 사이에 구비되고 상기 제2 절연층의 하면을 향할수록 상기 캐비티의 폭이 증가하는 곡선의 경사를 가진 제2부를 포함한다.
또한, 상기 회로 기판은 상기 제1 절연층을 관통하는 제1 관통 전극; 및 상기 캐비티와 수평 방향으로 중첩되고 상기 제2 절연층을 관통하는 제2 관통 전극을 더 포함하고, 상기 제2 관통 전극의 수직 방향의 두께는 상기 전극 패드의 수직 방향의 두께 및 상기 제1 관통 전극의 두께보다 작다.
또한, 상기 제2 절연층은 복수의 층으로 구비되고, 상기 캐비티는 상기 제2 절연층의 복수의 층 중 적어도 하나의 층을 관통한다.
또한, 상기 제2 절연층은 상기 제1 절연층 상에 배치된 제1층 및 상기 제1층 상에 배치된 제2층을 포함하고, 상기 제2 관통 전극은 상기 제1층을 관통하는 제1 관통 파트와, 상기 제2층을 관통하는 제2 관통 파트를 포함하고, 상기 제1 관통 파트와 상기 제2 관통 파트는 서로 직접 접촉한다.
또한, 상기 제1 관통 파트는 상기 제1 관통 파트의 상면에서 하면을 향하여 폭이 감소하는 경사를 가지고, 상기 제2 관통 파트는 상기 제2 관통 파트의 상면에서 하면을 향하여 폭이 감소하는 경사를 가지며, 상기 제1 관통 파트의 수평 방향의 중심은 상기 제2 관통 파트의 수평 방향의 중심과 어긋난다.
또한, 상기 회로 패턴층은 상기 캐비티와 수직 방향으로 중첩되지 않는 패드부와, 상기 패드부와 상기 전극 패드를 연결하는 연결 패턴을 더 포함하고, 상기 더미 전극은 상기 전극 패드 및 상기 연결 패턴과 이격된 위치에서 상기 전극 패드의 외측을 감싸며 구비된다.
또한, 상기 캐비티 내에 배치되고 상기 전극 패드 상에 배치된 연결 부재를 더 포함한다.
또한, 상기 제1 관통 전극은 복수 개로 구비되고, 상기 복수 개의 제1 관통 전극 중 적어도 하나는 상기 더미 전극과 수직 방향으로 중첩된다.
한편, 실시 예에 따른 반도체 패키지는 상술한 어느 하나의 회로 기판 및 상기 회로 기판 상에 배치된 반도체 소자를 포함한다.
또한, 상기 반도체 소자는 상기 회로 기판 상에 수직 방향 및 수평 방향 중 적어도 하나의 방향을 따라 복수 개 배치된다.
실시 예에 따른 회로 기판은 제1 절연층 및 제1 절연층 상에 배치된 제2 절연층을 포함할 수 있다. 이때, 제1 절연층은 제1 절연 물질을 포함하고, 제2 절연층은 제1 절연 물질과 다른 제2 절연 물질을 포함할 수 있다. 그리고 제1 절연층의 외측면은 제2 절연층의 외측면과 단차를 가질 수 있다. 이를 통해, 실시 예는 제1 절연층과 제2 절연층 사이의 밀착력을 향상시키면서, 회로 기판이 특정 방향으로 휘어지는 것을 방지할 수 있다.
예를 들어, 제1 절연층은 열 경화성 수지를 포함하고, 제2 절연층은 광 경화성 수지를 포함할 수 있다. 이에 의해, 제1 절연층과 제2 절연층 사이의 밀착력이 저하될 수 있다. 나아가, 제1 절연층과 제2 절연층은 서로 다른 열팽창 계수를 가질 수 있다. 따라서, 제1 절연층과 제2 절연층 사이의 열팽창 계수의 차이로 인해 회로 기판이 특정 방향으로 크게 휘어지는 문제가 발생할 수 있다. 이때, 회로 기판의 휘어짐은 광 경화성 수지를 포함하는 제2 절연층에 의해 발생할 수 있다.
따라서, 실시 예는 제2 절연층의 외측 폭이 제1 절연층의 외측 폭보다 작도록 할 수 있다. 따라서, 실시 예는 제2 절연층에 의해 회로 기판의 특정 방향으로 휘어지는 것을 방지할 수 있다. 이를 통해, 실시 예는 회로 기판의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
나아가, 실시 예는 제2 절연층 상에 제2 절연층의 상면 및 외측면을 감싸며 제1 보호층이 배치되도록 할 수 있다. 제1 보호층은 제2 절연층 상에 배치된 회로 패턴층을 보호하면서, 제1 절연층과 제2 절연층 사이의 밀착력을 향상시키는 기능을 할 수 있다. 이를 통해, 실시 예는 제1 절연층과 제2 절연층 사이의 밀착력을 향상시킬 수 있다. 이에 의해, 실시 예는 제2 절연층이 제1 절연층으로부터 박리되는 문제 또는 제2 절연층 상에 배치되는 회로 패턴층이 제2 절연층으로부터 박리되는 물리적 신뢰성 문제를 해결할 수 있다.
또한, 실시 예의 회로 기판은 제1 절연층 하에 배치된 제3 절연층을 포함할 수 있다. 제3 절연층은 제2 절연층에 대응하는 절연 물질 및 제2 절연층에 대응하는 구조를 가지면서 제1 절연층 하에 배치될 수 있다. 예를 들어, 제3 절연층의 구조는 제1 절연층을 중심으로 제2 절연층의 구조와 대칭 구조를 가질 수 있다. 이를 통해, 실시 예는 비대칭 구조에 의해 발생하는 회로 기판의 휨 문제를 해결할 수 있고, 이에 의해 회로 기판 및 이를 포함하는 반도체 패키지의 전기적 신뢰성 및/또는 물리적 신뢰성을 향상시킬 수 있다.
한편, 실시 예의 회로 기판의 외측면은 제2 절연층 및/또는 제3 절연층에 대응하는 부분을 포함하지 않는다. 예를 들어, 제2 절연층 및/또는 제3 절연층의 외측면은 제1 보호층 및 제2 보호층에 의해 덮일 수 있다. 이에 의해, 제2 절연층 및/또는 제3 절연층의 외측면은 회로 기판의 외측으로 노출되지 않을 수 있다. 이에 따라, 실시 예는 상대적으로 강성이 약한 제2 절연층 및/또는 제3 절연층의 외측면이 회로 기판의 외측으로 노출됨에 따라 발생하는 손상 문제를 해결할 수 있다. 나아가, 실시 예는 스트립 단위로 회로 기판을 제조하는 공정에서의 소잉(sawing) 공정에서, 제2 절연층 및/또는 제3 절연층에 의해 이물질이 발생하는 것을 해결할 수 있다. 따라서, 실시 예는 회로 기판 및 반도체 패키지의 전체적인 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예의 회로 기판은 제1 절연층 상에 배치된 제1 회로 패턴층을 포함할 수 있다. 또한, 제2 절연층은 캐비티를 포함할 수 있다. 또한, 제1 회로 패턴층은 캐비티와 수직으로 중첩된 제1 절연층의 제1 영역 상에 배치된 제1 회로 패턴부를 포함한다. 이때, 제1 영역에서 제1 회로 패턴부가 차지하는 평면 면적은 제1 영역의 전체 평면 면적의 50% 내지 90%의 범위를 만족할 수 있다. 즉, 제1 절연층의 제1 영역에서 제1 회로 패턴부가 배치되지 않은 부분의 평면 면적은 제1 영역의 전체 평면 면적의 10% 내지 50%의 범위를 만족할 수 있다. 이를 통해, 실시 예는 캐비티가 형성된 이후의 디스미어 공정에서 제1 절연층의 제1 영역의 상면이 손상되는 것을 방지할 수 있다. 이를 통해 실시 예는 디스미어 공정에서 제1 절연층의 제1 영역의 에칭에 의해 발생하는 구리 마이그레이션 등의 신뢰성 문제를 방지할 수 있다. 따라서, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 전기적 신뢰성을 향상시킬 수 있다.
또한, 실시 예는 캐비티와 수평 방향으로 중첩된 관통 전극의 두께가 제1 회로 패턴층의 전극 패드의 두께보다 작도록 하는 것이 가능하다. 나아가, 캐비티와 수평 방향으로 중첩되면서 제2 절연층을 관통하는 관통 전극의 두께는 제1 절연층을 관통하는 관통 전극의 두께의 1/1.5, 나아가 1/2, 더 나아가 1/3, 더 나아가 1/3.5 수준까지 줄일 수 있다. 이를 통해, 실시 예는 신호 전송 거리를 줄일 수 있고, 이에 따른 신호 전송 손실을 최소화할 수 있다.
또한, 실시 예는 제2 절연층이 복수의 층으로 구비되고 제2 절연층의 복수의 층에 각각 관통 파트가 구비된 관통 전극을 제공할 수 있다. 이때, 수직 방향으로 서로 중첩된 관통 파트들 사이에는 랜드와 같은 패드가 구비되지 않을 수 있다. 따라서, 실시 예는 관통 전극을 형성하기 위한 공정을 간소화할 수 있고 제품 수율을 개선할 수 있다. 나아가, 실시 예는 수직 방향으로 서로 중첩되어야 하는 복수의 관통 파트의 각각의 수평 방향의 중심이 서로 어긋나도록 배치하는 것도 가능하며, 이에 따른 설계 자유도를 향상시킬 수 있다.
또한, 실시 예는 디스미어 공정에서의 제1 절연층의 손상을 고려하지 않아도 됨에 따라 디스미어 공정 조건을 선정하는데 유리할 수 있다. 이를 통해, 실시 예는 제2 절연층 상에 배치되는 제2 회로 패턴층과 제2 절연층 사이의 밀착력을 개선할 수 있다. 구체적으로, 캐비티는 제2 절연층의 제2 관통 전극에 대응하는 관통 홀을 형성하는 공정에서, 관통 홀과 함께 형성될 수 있다. 이를 통해, 실시 예는 디스미어 공정 이후에 제2 절연층 상에 제2 회로 패턴층이 배치될 수 있다. 따라서, 실시 예는 디스미어 공정의 조건 선정에 유리함에 따라 제2 회로 패턴층과의 밀착력을 향상시킬 수 있는 조건으로 디스미어 공정을 진행할 수 있다. 이를 통해 실시 예는 제2 절연층과 제2 회로 패턴층 사이의 밀착력을 향상시킬 수 있다.
또한, 제1 회로 패턴부는 접속 부재가 배치되는 제1 전극 패드 및 제1 전극 패드 이외의 더미 전극을 포함할 수 있다. 그리고, 더미 전극은 제1 절연층의 제1 영역의 상면을 보호하면서, 회로 기판의 강성 및 방열 특성을 향상시킬 수 있다. 이에 따라 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 제품 신뢰성을 향상시킬 수 있다. 또한, 실시 예는 제1 절연층을 관통하며 더미 전극과 연결된 관통부를 포함한다. 그리고, 실시 예는 관통부를 통해 더미 전극으로부터 전달되는 열을 외부로 방출할 수 있도록 한다. 이를 통해 실시 예는 회로 기판의 방열 특성을 더욱 향상시킬 수 있다. 이를 통해 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 동작 신뢰성을 향상시킬 수 있다.
또한, 제1 회로 패턴부는 제1 전극 패드와 전기적으로 연결되는 연결 패턴을 포함한다. 그리고, 연결 패턴은 제1 절연층의 제1 영역 및 제2 영역에 각각 배치된 복수의 전극 패드 사이를 직접 연결할 수 있다. 즉, 실시 예는 제1 절연층 상에 제1 전극 패드와 제2 전극 패드를 직접 연결하는 연결 패턴을 배치한다. 이를 통해, 실시 예는 제1 전극 패드와 제2 전극 패드 사이의 신호 전송 거리를 줄일 수 있다. 나아가, 실시 예는 신호 전송 거리의 감소에 따른 신호 전송 손실을 최소화할 수 있다. 이에 따라, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 전기적 특성을 향상시킬 수 있다. 나아가, 실시 예는 회로 기판의 회로 집적도를 향상시킬 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 제1 실시 예의 회로 기판을 나타낸 단면도이다.
도 3은 도 2의 회로 기판에서 일부 구성을 제거한 평면도이다.
도 4는 일 실시 예의 도 2의 A-A' 방향을 따라 절단된 단면도이다.
도 5는 다른 실시 예의 도 2의 A-A' 방향을 따라 절단된 단면도이다.
도 6은 도 2의 회로 기판의 제1 변형 예를 나타낸 단면도이다.
도 7은 도 6의 회로 기판에서 일부 구성이 제거된 평면도이다.
도 8은 도 2의 회로 기판의 제2 변형 예를 나타낸 단면도이다.
도 9는 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 10은 제3 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 11은 도 10의 회로 기판에서 일부 구성을 제거한 평면도이다.
도 12는 제4 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 13은 도 12의 회로 기판에서 일부 구성을 제거한 평면도이다.
도 14는 도 2의 회로 기판을 포함하는 반도체 패키지를 나타낸 도면이다.
도 15 내지 20은 실시 예에 따른 도 2의 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 21은 제5 실시 예의 회로 기판을 나타낸 단면도이다.
도 22는 도 21의 회로 기판에서 일부 구성을 제거한 평면도이다.
도 23은 일 실시 예의 도 21의 A-A' 방향을 따라 절단된 단면도이다.
도 24는 도 21의 제2 관통 전극의 평면 형상을 보여주는 도면이다.
도 25는 도 21의 캐비티의 평면 형상을 보여주는 도면이다.
도 26은 제6 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 27은 제7 실시 예에 따른 도 21의 A-A' 방향을 따라 절단된 단면도이다.
도 28은 제8 실시 예에 따른 도 21의 A-A' 방향을 따라 절단된 단면도이다.
도 29는 제9 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 30은 제10 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 31은 제11 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 32는 제12 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 33은 도 32의 회로 기판의 일 구성을 생략한 평면도이다.
도 34는 제13 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 35는 도 34의 회로 기판의 일 구성을 생략한 평면도이다.
도 36 내지 41은 도 21의 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들 간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C 중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지가 적용되는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체 소자는 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 애플리케이션 프로세서(AP) 칩이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 전자 디바이스는 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 차량, 고성능 서버, 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는 실시 예에 따른 회로 기판을 포함하는 반도체 패키지에 대해 설명하기로 한다. 실시 예의 반도체 패키지는 추후 설명될 회로 기판을 포함한 다양한 패키지 구조를 가질 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1a를 참조하면, 제1 실시 예의 반도체 패키지는 제1 회로 기판(10), 제2 회로 기판(20) 및 반도체 소자(30)를 포함할 수 있다.
제1 회로 기판(10)은 반도체 패키지 기판을 의미할 수 있다.
예를 들어, 제1 회로 기판(10)은 적어도 하나의 외부 회로 기판이 결합되는 공간을 제공할 수 있다. 외부 회로 기판은 제1 회로 기판(10) 상에 결합되는 제2 회로 기판(20)을 의미할 수 있다. 또한, 외부 회로 기판은 제1 회로 기판(10)의 하부에 결합되는 전자 디바이스에 포함된 메인 보드를 의미할 수 있다.
또한, 도면상에 도시하지는 않았지만, 제1 회로 기판(10)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다.
제1 회로 기판(10)은 적어도 하나의 절연층, 적어도 하나의 절연층에 배치된 회로 패턴층, 및 적어도 하나의 절연층을 관통하는 관통 전극을 포함할 수 있다.
제1 회로 기판(10) 상에는 제2 회로 기판(20)이 배치될 수 있다.
제2 회로 기판(20)은 인터포저일 수 있다. 예를 들어, 제2 회로 기판(20)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다. 제2 회로 기판(20)은 적어도 하나의 반도체 소자(30)와 연결될 수 있다. 예를 들어, 제2 회로 기판(20)은 제1 반도체 소자(31) 및 제2 반도체 소자(32)가 실장되는 공간을 제공할 수 있다. 제2 회로 기판(20)은 제1 반도체 소자(31)와 제2 반도체 소자(32) 사이를 전기적으로 연결하면서, 제1 및 제2 반도체 소자(31, 32)와 제1 회로 기판(10) 사이를 전기적으로 연결할 수 있다. 즉, 제2 회로 기판(20)은 복수의 반도체 소자 사이의 수평적 연결 기능 및 반도체 소자와 패키지 회로 기판 사이의 수직적 연결 기능을 할 수 있다.
도 1a에서는 제2 회로 기판(20) 상에 2개의 반도체 소자(31, 32)가 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 제2 회로 기판(20) 상에는 1개의 반도체 소자가 배치될 수 있고, 이와 다르게 3개 이상의 반도체 소자가 배치될 수 있다.
제2 회로 기판(20)은 적어도 하나 이상의 반도체 소자(30)와 제1 회로 기판(10) 사이에 배치될 수 있다.
일 실시 예에서, 제2 회로 기판(20)은 반도체 소자 기능을 하는 액티브 인터포저일 수 있다. 제2 회로 기판(20)이 반도체 소자 기능을 하는 경우, 실시 예의 반도체 패키지는 제1 회로 기판(10) 상에 수직 방향으로의 적층 구조를 가지고 복수의 로직 칩의 기능을 가질 수 있다. 로직 칩의 기능을 가질 수 있다는 것은, 능동 소자 및 수동 소자의 기능을 가질 수 있음을 의미할 수 있다. 능동 소자의 경우 수동 소자와 다르게 전류와 전압의 특성이 선형적이지 않을 수 있고, 액티브 인터포저의 경우 능동 소자의 기능을 가질 수 있다. 또한, 액티브 인터포저는 해당 로직 칩의 기능을 하면서, 이의 상부에 배치된 제2 로직 칩과 제1 회로 기판(10) 사이의 신호 전달 기능을 수행할 수 있다.
다른 실시 예에 따르면, 제2 회로 기판(20)은 패시브 인터포져일 수 있다. 예를 들어, 제2 회로 기판(20)은 반도체 소자(30)와 제1 회로 기판(10) 사이에서의 신호 중계 기능을 할 수 있고, 저항, 캐패시터, 인덕터 등의 패시브 소자 기능을 가질 수 있다. 예를 들어, 반도체 소자(30)는 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로 단자의 개수가 점차 증가하고 있다. 즉 반도체 소자(30)에 구비되는 단자의 개수가 증가하고, 이에 의해 단자의 폭이나 복수의 단자들 사이의 간격이 감소하고 있다. 이때, 제1 회로 기판(10)은 전자 디바이스의 메인 보드와 연결된다. 이에 따라, 제1 회로 기판(10)에 구비된 전극들이 반도체 소자(30) 및 메인 보드와 각각 연결되기 위한 폭 및 간격을 가지기 위해서는 제1 회로 기판(10)의 두께가 증가하거나, 제1 회로 기판(10)의 층 구조가 복잡해지는 문제가 있다. 따라서, 제1 실시 예는 제1 회로 기판(10)과 반도체 소자(30)에 제2 회로 기판(20)을 배치한다. 그리고 제2 회로 기판(20)은 반도체 소자(30)의 단자에 대응하는 미세 폭 및 간격을 가지는 전극을 포함할 수 있다.
반도체 패키지는 제1 회로 기판(10)과 제2 회로 기판(20) 사이에 배치되는 제1 접속 부재(41)를 포함한다. 제1 접속 부재(41)는 제1 회로 기판(10)에 제2 회로 기판(20)을 결합시키면서 이들 사이를 전기적으로 연결한다.
반도체 패키지는 제2 회로 기판(20)과 반도체 소자(30) 사이에 배치되는 제2 접속 부재(42)를 포함할 수 있다. 제2 접속 부재(42)는 제2 회로 기판(20) 상에 반도체 소자(30)를 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
반도체 패키지는 제1 회로 기판(10)의 하면에 배치된 제3 접속 부재(43)를 포함한다. 제3 접속 부재(43)는 제1 회로 기판(10)을 메인 보드에 결합시키면서, 이들 사이를 전기적으로 연결할 수 있다.
이때, 제1 접속 부재(41), 제2 접속 부재(42) 및 제3 접속 부재(43)는 와이어 본딩, 솔더 본딩, 메탈 간 다이렉트 본딩 중 적어도 하나의 본딩 방식을 이용하여 복수의 구성 요소 사이를 전기적으로 연결할 수 있다. 즉, 제1 접속 부재(41), 제2 접속 부재(42) 및 제3 접속 부재(43)는 복수의 구성 요소를 전기적으로 연결하는 기능을 갖기 때문에, 메탈 간 다이렉트 본딩을 이용할 경우 반도체 패키지는 솔더나 와이어가 아닌, 전기적으로 연결되는 부분으로 이해될 수 있다.
와이어 본딩 방식은 금(Au) 등의 도선을 이용하여 복수의 구성 요소 사이를 전기적으로 연결하는 것을 의미할 수 있다. 또한, 솔더 본딩 방식은 Sn, Ag, Cu 중 적어도 하나를 포함하는 물질을 이용하여 복수의 구성요소 사이를 전기적으로 연결할 수 있다. 또한, 메탈 간 다이렉트 본딩 방식은 솔더, 와이어, 전도성 접착제 등의 부재 없이, 복수의 구성 요소 사이에 열과 압력을 인가하여 재결정화하고, 이를 통해 복수의 구성요소 사이를 직접 결합시키는 것을 의미할 수 있다. 그리고, 메탈 간 다이렉트 본딩 방식은 제2 접속 부재(42)에 의한 본딩 방식을 의미할 수 있다. 이 경우, 제2 접속 부재(42)는 재결정화에 의해 복수의 구성요소 사이에 형성되는 금속층을 의미할 수 있다.
구체적으로, 제1 접속 부재(41), 제2 접속 부재(42) 및 제3 접속 부재(43)는 TC(Thermal Compression) 본딩 방식에 의해 복수의 구성을 서로 결합시킬 수 있다. TC 본딩은 제1 접속 부재(41), 제2 접속 부재(42) 및 제3 접속 부재(43)에 열과 압력을 가하여 복수의 구성 사이를 직접 결합시키는 방식을 의미할 수 있다.
이때, 제1 회로 기판(10) 및 제2 회로 기판(20) 중 적어도 하나에서, 제1 접속 부재(41), 제2 접속 부재(42) 및 제3 접속 부재(43)가 배치되는 전극에는 돌출부가 배치될 수 있다. 돌출부는 제1 회로 기판(10) 또는 제2 회로 기판(20)에서 외측 방향을 향하여 돌출될 수 있다.
돌출부는 범프(bump), 또는 포스트(post), 또는 필라(pillar)라 칭할 수 있다. 바람직하게, 돌출부는 제2 회로 기판(20)의 전극 중 반도체 소자(30)와의 결합을 위한 제2 접속 부재(42)가 배치된 전극을 의미할 수 있다. 즉, 반도체 소자(30)의 단자들의 피치가 미세화되면서, 솔더 등의 전도성 접착제가 반도체 소자(30)의 복수의 단자와 각각 연결되는 복수의 제2 접속 부재(42) 간의 단락이 발생할 수 있다. 따라서, 실시 예는 제2 접속 부재(42)의 볼륨을 줄이기 위해 열압착 본딩(Thermal Compression Bonding)을 진행할 수 있고, 정합도와 확산력, 솔더 등의 전도성 접착제와 돌출부 사이에 형성되는 금속간 화합물(Inter Metallic Compound, IMC)이 인터포저 및/또는 회로 기판으로 확산되는 것을 방지하는 확산 방지력 확보를 위해 제2 접속 부재(42)가 배치되는 제2 회로 기판(20)의 전극에 돌출부가 포함되도록 할 수 있다
도 1b를 참조하면, 제2 실시 예의 반도체 패키지는 제2 회로 기판(20)에 연결 부재(21)가 배치되는 점에서 제1 실시 예의 반도체 패키지와 상이할 수 있다. 최근, 반도체 소자가 처리해야 하는 신호의 수가 증가함에 따라 반도체 소자의 크기가 대면적화되는 추세에 있는데, 이러한 반도체 소자의 대면적화는 반도체 소자의 수율을 낮추는 문제가 된다. 따라서, 반도체 소자의 패턴의 크기나 기능적인 부분을 분할하여 칩렛을 회로 기판 상에 배치하고 이들을 전기적으로 연결하는 기능을 가진 연결 부재(21)를 회로 기판 내에 매립하고 있는 추세에 있다. 다만, 연결 부재(21)는 이에 한정되지 않고 반도체 소자와 메모리 등 다른 기능을 갖는 반도체 소자 간의 연결도 할 수 있다. 예를 들어, 연결 부재(21)는 재배선층을 포함할 수 있다. 연결 부재(21)는 복수의 반도체 소자를 수평적으로 서로 전기적 연결을 하는 기능을 할 수 있다. 예시적으로, 일반적으로 반도체 소자가 가져야 할 면적이 너무 크기 때문에 연결 부재(21)는 재배선층을 포함할 수 있다. 반도체 패키지와 반도체 소자는 회로 패턴의 폭이나 너비 등이 서로 큰 차이를 가지기 때문에, 전기적 접속을 위한 회로 패턴의 완충 역할이 필요하다. 완충 역할은 반도체 패키지의 회로 패턴의 폭이나 너비 등의 크기와 반도체 소자의 회로 패턴의 폭이나 너비 등의 크기의 중간 크기를 갖도록 하는 것을 의미할 수 있고, 재배선층은 완충 역할을 하는 기능을 포함할 수 있다.
일 실시 예에서, 연결 부재(21)는 실리콘 물질을 포함할 수 있고, 실리콘 회로 기판과 실리콘 회로 기판 상에 배치되는 재배선층을 포함할 수 있다.
다른 실시 예에서, 연결 부재(21)는 유기물질을 포함할 수 있다. 예를 들어, 연결 부재(21)는 실리콘 회로 기판 대신에 유기물을 포함하는 유기 회로 기판을 포함한다.
연결 부재(21)는 제2 회로 기판(20) 내에 매립될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 연결 부재(21)는 제2 회로 기판(20) 상에 돌출되는 구조를 가지고 배치될 수 있다. 또한, 제2 회로 기판(20)은 캐비티를 포함할 수 있고, 연결 부재(21)는 제2 회로 기판(20)의 캐비티 내에 배치될 수 있다. 연결 부재(21)는 제2 회로 기판(20) 상에 배치되는 복수의 반도체 소자 사이를 수평적으로 연결할 수 있다.
도 1c를 참조하면, 제3 실시 예의 반도체 패키지는 제2 회로 기판(20) 및 반도체 소자(30)를 포함할 수 있다. 이때, 제3 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제1 회로 기판(10)이 제거된 구조를 가진다.
즉, 제3 실시 예의 제2 회로 기판(20)은 인터포저 기능을 하면서 패키지 회로 기판의 기능을 할 수 있다.
제2 회로 기판(20)의 하면에 배치된 제1 접속 부재(41)는 전자 디바이스의 메인 보드에 제2 회로 기판(20)을 결합시킬 수 있다.
도 1d를 참조하면, 제4 실시 예의 반도체 패키지는 제1 회로 기판(10) 및 반도체 소자(30)를 포함할 수 있다.
이때, 제4 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제2 회로 기판(20)이 제거된 구조를 가진다.
즉, 제4 실시 예의 제1 회로 기판(10)은 패키지 회로 기판 기능을 하면서, 반도체 소자(30)와 메인 보드 사이를 연결하는 기능을 할 수 있다. 이를 위해, 제1 회로 기판(10)에는 복수의 반도체 소자 사이를 연결하기 위한 연결 부재(11)를 포함할 수 있다. 연결 부재(11)는 복수의 반도체 소자 사이를 연결하는 실리콘 브리지 또는 유기물 브리지일 수 있다.
도 1e를 참조하면, 제5 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비, 제3 반도체 소자(1330)를 더 포함한다.
이를 위해, 제1 회로 기판(10)의 하면에는 제4 접속 부재(44)가 배치될 수 있다. 그리고, 제4 접속 부재(44)에는 제3 반도체 소자(33)가 배치될 수 있다. 즉, 제5 실시 예의 반도체 패키지는 상측 및 하측에 각각 반도체 소자가 실장되는 구조를 가질 수 있다.
이때, 제3 반도체 소자(33)는 도 1c의 반도체 패키지에서, 제2 회로 기판(20)의 하면에 배치된 구조를 가질 수도 있을 것이다.
도 1f를 참조하면, 제6 실시 예의 반도체 패키지는 제1 회로 기판(10)을 포함한다.
제1 회로 기판(10) 상에는 제1 반도체 소자(31)가 배치될 수 있다. 이를 위해, 제1 회로 기판(10)과 제1 반도체 소자(31) 사이에는 제1 접속 부재(41)가 배치될 수 있다.
또한, 제1 회로 기판(10)은 도전성 결합부(45)를 포함할 수 있다. 도전성 결합부(45)는 제1 회로 기판(10)에서 제2 반도체 소자(32)를 향하여 더 돌출될 수 있다. 도전성 결합부(45)는 범프라고 할 수 있고, 이와 다르게 포스트라고도 할 수 있다. 도전성 결합부(45)는 제1 회로 기판(10)의 최상측에 배치된 전극 상에 돌출된 구조를 가지고 배치될 수 있다.
도전성 결합부(45) 상에는 제2 반도체 소자(32)가 배치될 수 있다. 이때, 제2 반도체 소자(32)는 도전성 결합부(45)를 통해 제1 회로 기판(10)과 연결될 수 있다. 또한, 제1 반도체 소자(31)와 제2 반도체 소자(32) 상에는 제2 접속 부재(42)가 배치될 수 있다.
이에 따라, 제2 반도체 소자(32)는 제2 접속 부재(42)를 통해 제1 반도체 소자(31)와 전기적으로 연결될 수 있다.
즉, 제2 반도체 소자(32)는 도전성 결합부(45)를 통해 제1 회로 기판(10)과 연결되면서, 제2 접속 부재(42)를 통해 제1 반도체 소자(31)와도 연결될 수 있다.
이때, 제2 반도체 소자(32)는 도전성 결합부(45)를 통해 전원신호 및/또는 전력을 제공받을 수 있다. 또한, 제2 반도체 소자(32)는 제2 접속 부재(42)를 통해 제1 반도체 소자(31)와 통신 신호를 주고받을 수 있다.
제6 실시 예의 반도체 패키지는 도전성 결합부(45)를 통해 제2 반도체 소자(32)에 전원신호 및/또는 전력을 제공함으로써, 제2 반도체 소자(32)의 구동을 위한 충분한 전력의 제공이나, 전원 동작의 원활한 제어가 가능하다.
이에 따라, 실시 예는 제2 반도체 소자(32)의 구동 특성을 향상시킬 수 있다. 즉, 실시 예는 제2 반도체 소자(32)에 제공되는 전력이 부족해지는 문제를 해결할 수 있다. 나아가, 실시 예는 제2 반도체 소자(32)의 전원 신호, 전력 및 통신 신호 중 적어도 하나가 도전성 결합부(45)와 제2 접속 부재(42)를 통해 서로 다른 경로를 통해 제공되도록 한다. 이를 통해, 실시 예는 전원 신호에 의해 통신 신호의 손실이 발생하는 문제를 해결할 수 있다. 예를 들어, 실시 예는 전원 신호의 통신 신호 사이의 상호 간섭을 최소화할 수 있다.
한편, 제6 실시 예에서의 제2 반도체 소자(32)는 복수의 패키지 회로 기판이 적층된 형태인 POP(Package On Package) 구조를 가지고 제1 회로 기판(10) 상에 배치될 수 있다. 예를 들어, 제2 반도체 소자(32)는 메모리 칩을 포함하는 메모리 패키지일 수 있다. 그리고 메모리 패키지는 도전성 결합부(45) 상에 결합될 수 있다. 이때, 메모리 패키지는 제1 반도체 소자(31)와는 연결되지 않을 수 있다.
한편, 제6 실시 예에서의 반도체 패키지는 몰딩 부재(46)를 포함할 수 있다. 몰딩 부재(46)는 제1 회로 기판(10)과 제2 반도체 소자(32) 사이에 배치될 수 있다. 예를 들어, 몰딩 부재(46)는 제1 접속 부재(41), 제2 접속 부재(42), 제1 반도체 소자(31) 및 도전성 결합부(45)를 몰딩할 수 있다.
도 1g를 참조하면, 제7 실시 예의 반도체 패키지는 제1 회로 기판(10), 제1 접속 부재(41), 제1 접속 부재(41), 반도체 소자(30) 및 제3 접속 부재(43)를 포함할 수 있다. 이때, 제7 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비 연결 부재(11)이 제거되면서, 제1 회로 기판(10)이 복수의 회로 기판층을 포함하는 것에서 차이가 있다.
제1 회로 기판(10)은 복수의 회로 기판층을 포함할 수 있다. 예를 들어, 제1 회로 기판(10)은 패키지 회로 기판에 대응하는 제1 회로 기판층(10A)과 연결 부재에 대응되는 제2 회로 기판층(10B)을 포함할 수 있다.
다시 말해서, 제7 실시 예의 반도체 패키지는 도 1a에 개시된 제1 회로 기판(패키지 회로 기판, 10)과 제2 회로 기판(인터포저, 20)가 일체로 형성된 제1 회로 기판층(10A) 및 제2 회로 기판층(10B)을 포함할 수 있다. 제2 회로 기판층(10B)의 절연층의 물질은 제1 회로 기판층(10A)의 절연층의 물질과 다를 수 있다. 예를 들어, 제2 회로 기판층(10B)의 절연층의 물질은 광 경화성 물질을 포함할 수 있다. 예를 들어, 제2 회로 기판층(10B)은 PID(Photo Imageable Dielectric)일 수 있다. 그리고, 제2 회로 기판층(10B)은 광 경화성 물질을 포함함에 따라 전극의 미세화가 가능하다. 따라서, 제7 실시 예는 제1 회로 기판층(10A) 상에 광 경화성 물질의 절연층을 순차적으로 적층하고, 광 경화성 물질의 절연층 상에 미세화된 전극을 형성하는 것에 의해 제2 회로 기판층(10B)을 형성할 수 있다. 이를 통해 제2 회로 기판(10B)은 미세화된 전극을 포함하는 재배선층 기능을 포함할 수 있고, 복수의 반도체 소자(31, 32)를 수평적으로 연결하는 기능을 포함할 수 있다.
이하에서는 실시 예의 회로 기판에 대해 설명한다.
이하, 첨부된 도면을 참조하여 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다.
도 2는 제1 실시 예의 회로 기판을 나타낸 단면도이고, 도 3은 도 2의 회로 기판에서 일부 구성을 제거한 평면도이고, 도 4는 일 실시 예의 도 2의 A-A' 방향을 따라 절단된 단면도이고, 도 5는 다른 실시 예의 도 2의 A-A' 방향을 따라 절단된 단면도이다.
실시 예의 회로 기판의 설명에 앞서, 이하에서 설명되는 회로 기판은 도 1a 내지 도 1g의 실시 예 중 어느 하나의 실시 예의 반도체 패키지에 포함된 회로 기판을 의미할 수 있다. 바람직하게, 이하에서 설명되는 일 실시 예의 회로 기판은 도 1a 내지 1g의 제1 회로 기판(10) 및/또는 제2 회로 기판(20)일 수 있다. 제1 회로 기판(10) 및/또는 제2 회로 기판(20)은 캐비티를 포함할 수 있다.
이때, 캐비티에는 연결 부재가 배치될 수 있다. 회로 기판이 제1 회로 기판(10)일 경우, 연결 부재는 연결 부재, 제2 회로 기판 및 반도체 소자 중 어느 하나일 수 있다. 또한, 회로 기판이 제2 회로 기판(20)일 경우, 연결 부재는 반도체 소자 및 연결 부재 중 어느 하나일 수 있다.
도 2를 참조하면, 실시 예의 회로 기판은 복수의 절연층을 포함한다. 복수의 절연층 각각은 단층 구조를 가질 수 있고, 이와 다르게 복수의 층으로 구성될 수 있다. 구체적으로, 회로 기판은 제1 절연층(111) 및 제2 절연층(112)을 포함할 수 있다. 이때, 제1 절연층(111)은 도 2에 도시된 바와 같이 단층으로 구비될 수 있고, 또는 복수의 층으로 구비될 수 있다. 제2 절연층(112)은 제1 절연층(111) 상에 배치된다. 제2 절연층(112)은 단층으로 구비될 수 있고, 또는 복수의 층으로 구비될 수 있다. 제2 절연층(112)은 캐비티(150)를 포함할 수 있다. 그리고, 제2 절연층(112)이 복수의 층으로 구비될 경우, 캐비티(150)는 제2 절연층(112)의 복수의 층을 관통할 수 있다. 다만, 이하에서는 설명의 편의를 위해 제1 절연층(111) 및 제2 절연층(112)이 각각 1층으로 구비되는 것으로 하여 설명한다.
제1 절연층(111) 및 제2 절연층(112)은 서로 다른 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연층(111)은 열 경화성 수지를 포함할 수 있다. 제2 절연층(112)은 광 경화성 수지를 포함할 수 있다.
제1 절연층(111)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함할 수 있다. 예를 들어, 제1 절연층(111)은 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 예를 들어, 제1 절연층(111)은 사파이어를 포함할 수 있다. 예를 들어, 제1 절연층(111)은 광등방성 필름을 포함할 수 있다. 예를 들어, 제1 절연층(111)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA)를 포함할 수 있다. 예를 들어, 제1 절연층(111)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 제1 절연층(111)은 열경화성 수지 또는 열가소성 수지에 실리카 또는 알루미나의 무기 필러가 배치된 구조를 가질 수 있다.
제2 절연층(112)은 제1 절연층(111)과 다른 절연 물질을 포함할 수 있다. 바람직하게, 제2 절연층(112)은 광 경화성 수지를 포함할 수 있다. 광 경화성 수지는 노광 및 현상 공정을 통해 캐비티의 형성이 가능하고, 이에 따라 캐비티 형성 공정에서 필요로 하는 스토퍼를 제거할 수 있다. 광 경화성 수지를 포함하는 제2 절연층(112)에 구비된 SiO2와 같은 세라믹 입자의 함량은 열 경화성 수지를 포함하는 제1 절연층(111)에 구비된 세라믹 입자의 함량보다 높을 수 있다. 이를 토대로 광 경화성 수지와 열 경화성 수지의 계면이 구분이 가능할 수 있다. 예를 들어, 광 경화성 수지의 XPS(X-ray Photoelectron Spectroscopy) 분석을 하는 경우, 아크릴과 에폭시의 2개에서 상대적으로 높은 파워의 피크 값이 검출될 수 있다. 그리고 열 경화성 수지의 XPS 분석을 하는 경우, 에폭시에서만 피크 값이 검출될 수 있다.
제1 절연층(111) 및 제2 절연층(112) 각각은 10㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 제1 절연층(111) 및 제2 절연층(112)의 두께가 10㎛ 미만이면, 회로 기판에 포함된 회로 패턴층이 안정적으로 보호되지 않을 수 있다. 제1 절연층(111) 및 제2 절연층(112)의 각각의 두께가 60㎛를 초과하면, 회로 기판의 전체적인 두께가 증가할 수 있다. 또한, 제1 절연층(111) 및 제2 절연층(112)의 각각의 두께가 60㎛를 초과하면, 이에 대응하게 회로 패턴층이나 관통 전극의 두께도 증가하고, 이에 따른 회로 패턴을 통해 전달되는 신호의 손실이 증가할 수 있다. 이때, 제1 절연층(111) 및 제2 절연층(112)의 두께는 서로 다른 층에 배치된 회로패턴층들 사이의 두께 방향으로의 거리에 대응할 수 있다. 예를 들어, 제1 절연층(111)의 두께는 제1 회로 패턴층(121)의 하면과 제3 회로 패턴층(123)의 상면 사이의 수직 거리를 의미할 수 있다. 예를 들어, 제2 절연층(112)의 두께는 제1 회로 패턴층(121)의 상면과 제2 회로 패턴층(122)의 하면 사이의 두께 방향으로의 수직 직선 거리를 의미할 수 있다.
제2 절연층(112)은 캐비티(150)를 포함할 수 있다. 캐비티(150)는 제2 절연층(112)의 상면 및 하면을 관통할 수 있다. 캐비티(150)는 바닥면 및 측벽을 포함할 수 있다. 캐비티(150)의 바닥면은 캐비티(150)와 수직으로 중첩된 제1 절연층(111)의 상면을 의미할 수 있다. 그리고, 캐비티(150)의 측벽은 캐비티(150)를 포함하는 제2 절연층(112)의 측벽을 의미할 수 있다.
캐비티(150)의 측벽은 경사를 가질 수 있다. 예를 들어, 캐비티(150)의 측벽은 제2 절연층(112)의 상면에서 하면을 향하여 캐비티(150)의 폭이 감소하는 경사를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 측벽은 제2 절연층(112)의 하면에서 제2 절연층(112)의 상면으로 갈수록 캐비티(150)의 폭이 감소하는 경사를 가질 수도 있다. 나아가, 도면에는 측벽이 1개의 경사를 가지는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 측벽은 서로 다른 복수의 경사를 가지고 기울어지도록 구비될 수 있다.
제1 절연층(111)의 상면은 복수의 영역으로 구분할 수 있다. 예를 들어, 제1 절연층(111)은 캐비티(150)와 수직으로 중첩된 제1 영역(R1)을 포함할 수 있다. 이때, 캐비티(150)가 제2 절연층(112)의 두께 방향으로 서로 다른 폭을 가지는 경우, 제1 영역(R1)은 측벽의 하단부에 대응하는 캐비티(150)의 하부 영역과 수직으로 중첩되는 영역을 의미할 수 있다. 예를 들어, 제1 영역(R1)은 제1 절연층(111)의 상면 중 제2 절연층(112)과 접촉하지 않는 영역을 의미할 수 있다.
또한, 제1 절연층(111)은 캐비티(150)와 수직으로 중첩되지 않는 제2 영역(R2)을 포함할 수 있다. 제2 영역(R2)은 제1 절연층(111)의 상면 중 제2 절연층(112)으로 덮이는 영역을 의미할 수 있다.
제1 절연층(111) 및 제2 절연층(112)의 표면에는 회로 패턴층이 배치된다.
예를 들어, 제1 절연층(111)의 상면과 제2 절연층(112)의 하면 사이에는 제1 회로 패턴층(121)이 배치될 수 있다. 예를 들어, 제2 절연층(112)의 상면에는 제2 회로 패턴층(122)이 배치될 수 있다. 예를 들어, 제1 절연층(111)의 하면에는 제3 회로 패턴층(123)이 배치될 수 있다. 제1 회로 패턴층(121)은 제1 절연층(111) 상에 배치될 수 있다. 예를 들어, 제1 회로 패턴층(121)은 제1 절연층(111)의 상면 위로 돌출될 수 있다. 제2 회로 패턴층(122)은 제2 절연층(112)의 상면 위로 돌출될 수 있다. 제2 회로 패턴층(122)은 회로 기판의 최상측에 배치된 최상측 회로 패턴층을 의미할 수 있다. 제3 회로 패턴층(123)은 제1 절연층(111)의 하면 아래로 돌출될 수 있다. 제3 회로 패턴층(123)은 회로 기판의 최하측에 배치된 최하측 회로 패턴층을 의미할 수 있다.
제1 회로 패턴층(121), 제2 회로 패턴층(122), 및 제3 회로 패턴층(123)은 각각 기능에 따라 전극 패드 및 트레이스(또는 연결 패턴)를 포함할 수 있다. 전극 패드는 소자나 칩이 실장되는 실장 전극 패드나 외부 회로 기판과 연결되는 단자 전극 패드일 수 있다. 트레이스는 복수의 전극 패드 사이를 연결하는 기다란 신호 배선 라인일 수 있다. 트레이스는 전극 패드보다 작은 폭을 가지는 미세 패턴이다. 예를 들어, 실시 예에서의 복수의 트레이스들 사이의 간격은 2㎛ 내지 15㎛의 범위를 가지고, 각각의 트레이스의 선폭이 2㎛ 내지 15㎛의 범위를 가질 수 있다.
상술한 회로 패턴층들은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 회로 패턴층들은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 각각 10㎛ 내지 25㎛의 범위의 두께를 가질 수 있다. 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)의 각각의 두께가 10㎛ 미만인 경우에는 회로 패턴의 저항이 증가하고, 이에 따른 신호 전송 효율이 감소할 수 있다. 예를 들어, 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)의 각각의 두께가 10㎛ 미만인 경우에는 신호 전송 손실이 증가할 수 있다. 예를 들어, 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)의 각각의 두께가 25㎛를 초과하는 경우에는 회로 패턴들의 선폭이 증가하고, 이에 따른 회로 기판의 전체적인 부피가 증가할 수 있다.
제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 통상적인 인쇄회로 기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
도 3을 참조하면, 제1 회로 패턴층(121)은 제1 절연층(111)의 제1 영역(R1) 상에 배치된 제1 전극 패드(121-1)를 포함할 수 있다. 제1 전극 패드(121-1)는 캐비티(150)와 수직으로 중첩될 수 있다. 따라서, 제1 전극 패드(121-1)는 제2 절연층(112)과 접촉하지 않을 수 있다.
제1 회로 패턴층(121)은 제1 절연층(111)의 제2 영역(R2) 상에 배치된 제2 전극 패드(121-2)를 포함할 수 있다. 제2 전극 패드(121-2)는 캐비티(150)와 수직으로 중첩되지 않을 수 있다. 따라서, 제2 전극 패드(121-2)는 제2 절연층(112)으로 덮일 수 있다.
또한, 제1 회로 패턴층(121)은 제1 절연층(111)의 제1 영역(R1)에 배치된 더미 전극(121-2)을 더 포함할 수 있다. 더미 전극(121-2)은 제1 절연층(111)의 제1 영역(R1) 중 제1 전극 패드(121-1)가 배치되지 않은 영역에 배치될 수 있다.
예를 들어, 제1 실시 예의 회로 기판은 제1 절연층(111)의 제1 영역(R1) 상에 제1 전극 패드(121-1)와 이격된 더미 전극(121-2)이 배치될 수 있다. 더미 전극(121-2)은 제1 절연층(111)의 제1 영역(R1) 중 제1 전극 패드(121-1)가 배치되지 않은 부분을 보호하는 기능을 할 수 있다. 예를 들어, 더미 전극(121-2)은 제1 절연층(111)의 제1 영역(R1)을 보호하는 보호 전극 또는 배리어 전극이라고도 할 수 있다.
즉, 일반적인 회로 기판의 제1 절연층(111)의 제1 영역(R1)에는 제1 전극 패드(121-1)만이 배치된다. 이때, 더미 전극(121-2)이 배치되지 않은 상태에서 캐비티(150)의 형성 이후에 디스미어 공정이 진행되는 경우, 제1 절연층(111)의 제1 영역(R1) 중 제1 전극 패드(121-1)가 배치되지 않은 영역도 함께 에칭될 수 있다. 그리고, 디스미어 공정에서 제1 절연층(111)의 제1 영역(R1)이 에칭되는 경우, 제1 절연층(111)에 포함된 유리 섬유가 캐비티(150)를 통해 노출되는 문제가 발생할 수 있다. 그리고, 노출되는 유리 섬유는 구리 마이그레이션 등의 신뢰성 문제를 야기시킬 수 있다.
따라서, 실시 예의 회로 기판은 제1 절연층(111)의 제1 영역(R1) 중 제1 전극 패드(121-1)가 배치되지 않은 부분에 더미 전극(121-2)을 배치한다. 그리고, 디스미어 공정 시에 더미 전극(121-2)에 의해 제1 절연층(111)의 제1 영역(R1)의 에칭이 발생하는 것을 방지할 수 있다. 이를 통해 실시 예는 제1 절연층(111)의 제1 영역(R1)의 에칭에 의해 발생하는 구리 마이그레이션 등의 신뢰성 문제를 방지할 수 있다. 따라서, 실시 예는 회로 기판의 전기적 신뢰성을 향상시킬 수 있다.
이에 따라, 실시 예는 디스미어 공정에서의 제1 절연층(111)의 손상을 고려하지 않아도 됨에 따라 디스미어 공정 조건을 선정하는데 유리할 수 있다. 이를 통해, 실시 예는 제2 절연층(112) 상에 배치되는 제2 회로 패턴층(122)과 제2 절연층(112) 사이의 밀착력을 개선할 수 있다. 구체적으로, 캐비티(150)는 제2 절연층(112)의 제2 관통 전극(132)에 대응하는 관통 홀을 형성하는 공정에서, 관통 홀과 함께 형성될 수 있다. 이를 통해, 실시 예는 디스미어 공정 이후에 제2 절연층(112) 상에 제2 회로 패턴층(122)이 배치될 수 있다. 따라서, 실시 예는 디스미어 공정의 조건 선정에 유리함에 따라 제2 회로 패턴층(122)과의 밀착력을 향상시킬 수 있는 조건으로 디스미어 공정을 진행할 수 있다. 이를 통해 실시 예는 제2 절연층(112)과 제2 회로 패턴층(122) 사이의 밀착력을 향상시킬 수 있다.
더미 전극(121-2)은 제1 영역(R1) 상에서 제1 전극 패드(121-1)와 이격될 수 있다. 예를 들어, 더미 전극(121-2)은 제1 전극 패드(121-1)와 접촉하지 않은 상태에서 제1 전극 패드(121-1)의 주위를 감싸며 배치될 수 있다. 예를 들어, 더미 전극(121-2)은 제1 전극 패드(121-1)와 제1 폭(W1)만큼 이격될 수 있다. 제1 폭(W1)은 10㎛ 내지 30㎛의 범위를 만족할 수 있다. 예를 들어, 제1 폭(W1)은 12㎛ 내지 28㎛의 범위를 만족할 수 있다. 예를 들어, 제1 폭(W1)은 15㎛ 내지 25㎛의 범위를 만족할 수 있다.
제1 폭(W1)이 10㎛ 미만이면, 제1 전극 패드(121-1) 상에 접속 부재가 배치될 때, 접속 부재와 더미 전극(121-2)이 연결되는 문제가 발생할 수 있다. 이때, 더미 전극(121-2)은 제1 회로 패턴층(121)의 다른 패턴들과는 전기적으로 연결되어 있지 않음에 따라 접속 부재가 더미 전극(121-2)과 연결되더라도 회로 쇼트와 같은 문제는 발생하지 않는다. 그러나, 접속 부재가 더미 전극(121-2)과 연결되는 경우, 이에 따른 연결 부재와 제1 회로 패턴층(121) 사이의 신호 전송 특성이 저하될 수 있다. 예를 들어, 제1 폭(W1)이 10㎛ 미만이면, 회로 기판의 전기적 특성이 저하될 수 있다.
제1 폭(W1)이 30㎛를 초과하면, 제1 전극 패드(121-1)와 더미 전극(121-2) 사이의 이격 공간 사이로 디스미어 공정에 따른 에칭액이 침투할 수 있다. 그리고, 에칭액이 침투하는 경우, 제1 절연층(111)의 이격 공간의 상면도 함께 에칭되는 문제가 발생할 수 있다.
또한, 제1 절연층(111)의 제1 영역(R1)의 전체 면적 중 적어도 일정 면적을 차지하며 제1 회로 패턴층(121)이 배치되도록 한다. 구체적으로, 제1 회로 패턴층(121)은 제1 절연층(111)의 제1 영역(R1)에 배치된 제1 회로 패턴부와, 제2 영역(R2)에 배치된 제2 회로 패턴부를 포함할 수 있다. 이때, 제1 회로 패턴부는 제1 전극 패드(121-1) 및 더미 전극(121-2)을 의미할 수 있다. 또한, 제2 회로 패턴부는 제2 전극 패드를 의미할 수 있다.
그리고, 제1 회로 패턴부의 평면 면적은 제1 절연층(111)의 제1 영역(R1)의 평면 면적의 50% 내지 90%의 범위를 만족할 수 있다. 제1 회로 패턴부의 평면 면적은 제1 절연층(111)의 제1 영역(R1)의 평면 면적의 50% 내지 90%의 범위를 만족할 수 있다. 예를 들어, 제1 회로 패턴부의 평면 면적은 제1 절연층(111)의 제1 영역(R1)의 평면 면적의 55% 내지 85%의 범위를 만족할 수 있다. 예를 들어, 제1 회로 패턴부의 평면 면적은 제1 절연층(111)의 제1 영역(R1)의 평면 면적의 60% 내지 85%의 범위를 만족할 수 있다. 즉, 제1 절연층(111)의 제1 영역(R1)에서 제1 회로 패턴층(121)과 접촉하는 부분의 평면 면적은 제1 영역(R1)의 전체 평면 면적의 50% 내지 90%의 범위, 55% 내지 85%의 범위, 또는 60% 내지 85%의 범위를 만족할 수 있다. 즉, 제1 절연층(111)의 제1 영역(R1)에서 제1 회로 패턴층(121)과 접촉하지 않는 부분의 평면 면적은 제1 영역(R1)의 전체 평면 면적의 10% 내지 50%의 범위, 15% 내지 45%의 범위, 또는 15% 내지 40%의 범위를 만족할 수 있다.
제1 회로 패턴부의 평면 면적이 제1 절연층(111)의 제1 영역(R1)의 평면 면적의 50% 미만이면, 캐비티(150)의 형성 이후의 디스미어 공정에서 제1 회로 패턴부가 배치되지 않은 제1 절연층(111)의 제1 영역(R1)의 상면이 에칭되는 문제가 발생할 수 있다. 또한, 제1 회로 패턴부의 평면 면적이 제1 절연층(111)의 제1 영역(R1)의 평면 면적의 90%를 초과하면, 접속 부재를 배치하는 공정에서 접속 부재의 일부가 더미 전극(121-2)과 접촉하는 문제가 발생할 수 있다.
더미 전극(121-2)은 제2 절연층(112)과 접촉하지 않는다. 더미 전극(121-2)은 제1 절연층(111)의 제1 영역(R1) 상에만 배치될 수 있다. 나아가, 더미 전극(121-2)은 캐비티(150)를 구비하는 제2 절연층(112)의 측벽과 접촉하지 않을 수 있다.
다시, 도 2를 참조하면, 실시 예의 회로 기판은 관통 전극을 포함한다. 관통 전극은 서로 다른 층에 배치된 회로 패턴층들을 서로 전기적으로 연결하는 기능을 할 수 있다. 관통 전극은 '비아'라고도 칭할 수 있다.
관통 전극은 회로 기판에 포함된 제1 절연층(111) 및 제2 절연층(112)을 관통하며, 이에 따라 서로 다른 층에 배치된 회로 패턴들 사이를 전기적으로 연결할 수 있다. 이때, 관통 전극은 1개의 절연층만을 관통하며 형성될 수 있으며, 이와 다르게 적어도 2개 이상의 절연층을 공통으로 관통하며 형성될 수 있다.
예를 들어, 회로 기판은 제1 관통 전극(131)을 포함한다. 제1 관통 전극(131)은 제1 절연층(111)을 관통하며 형성될 수 있다. 제1 관통 전극(131)은 제1 회로 패턴층(121)과 제3 회로 패턴층(123) 사이를 전기적으로 연결할 수 있다. 예를 들어, 제1 관통 전극(131)의 상면은 제1 회로 패턴층(121)의 하면과 직접 연결될 수 있다. 예를 들어, 제1 관통 전극(131)의 하면은 제3 회로 패턴층(123)과 직접 연결될 수 있다.
이에 따라, 제1 회로 패턴층(121) 및 제3 회로 패턴층(123)은 제1 관통 전극(131)을 통해 상호 전기적으로 연결되어 신호를 전달할 수 있다.
이때, 제1 관통 전극(131)은 제1 전극 패드(121-1)와 연결되는 제1 관통부와 제2 전극 패드(121-2)와 연결되는 제2 관통부를 포함할 수 있다. 그리고, 제1 실시 예의 제1 영역(R1)에는 더미 전극(121-2)이 배치됨에 따라 제1 절연층(111) 상에서 제1 전극 패드(121-1)와 제2 전극 패드(121-2)가 서로 직접 연결될 수 없다. 따라서, 제1 실시 예의 제1 전극 패드(121-1) 및 제2 전극 패드(121-2)는 제1 관통 전극(131)의 제1 관통부 및 제2 관통부를 통해 서로 전기적으로 연결될 수 있다.
또한, 회로 기판은 제2 관통 전극(132)을 포함한다. 제2 관통 전극(132)은 제2 절연층(112)을 관통하며 형성될 수 있다. 제2 관통 전극(132)은 제1 회로 패턴층(121) 및 제2 회로 패턴층(122) 사이를 전기적으로 연결할 수 있다. 예를 들어, 제2 관통 전극(132)의 하면은 제1 회로 패턴층(121)과 직접 연결될 수 있다. 예를 들어, 제2 관통 전극(132)의 상면은 제2 회로 패턴층(122)과 직접 연결될 수 있다. 이에 따라, 제1 회로 패턴층(121)과 제2 회로 패턴층(122)은 제2 관통 전극(132)을 통해 상호 직접 전기적으로 연결되어 신호를 전달할 수 있다.
제1 관통 전극(131) 및 제2 관통 전극(132)은 제1 절연층(111) 및 제2 절연층(112)을 관통하는 관통 홀을 형성하고, 형성된 관통 홀 내부를 전도성 물질로 충진하는 것에 의해 형성될 수 있다.
관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용할 수 있으며, 이를 통해 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.
관통 홀이 형성되면, 관통 홀 내부를 전도성 물질로 충진하여 제1 관통 전극(131) 및 제2 관통 전극(132)을 형성할 수 있다. 제1 관통 전극(131) 및 제2 관통 전극(132)을 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
회로 기판은 제1 보호층(141) 및 제2 보호층(142)을 포함할 수 있다. 제1 보호층(141) 및 제2 보호층(142)은 회로 기판의 최외측에 배치될 수 있다. 예를 들어, 제1 보호층(141)은 회로 기판의 제1 최외곽 또는 최하측에 배치될 수 있다. 예를 들어, 제1 보호층(141)은 제1 절연층(111)의 하면에 배치될 수 있다. 예를 들어, 제2 보호층(142)은 회로 기판의 제2 최외곽 또는 최상측에 배치될 수 있다. 예를 들어, 제2 보호층(142)은 제2 절연층(112)의 상면에 배치될 수 있다. 제1 보호층(141)은 적어도 하나의 개구부(미도시)를 포함할 수 있다. 예를 들어, 제1 보호층(141)은 제3 회로 패턴층(123) 중 적어도 하나와 수직으로 중첩되는 개구부를 포함할 수 있다. 예를 들어, 제1 보호층(141)은 외부 회로 기판과의 연결을 위한 도전성 결합부가 배치될 제3 회로 패턴층(123)의 단자 전극 패드(미도시)와 수직으로 중첩되는 개구부를 포함할 수 있다. 제2 보호층(142)은 적어도 하나의 개구부(미도시)를 포함할 수 있다. 예를 들어, 제2 보호층(142)은 제2 회로 패턴층(122) 중 적어도 하나와 수직으로 중첩되는 개구부를 포함할 수 있다. 예를 들어, 제2 보호층(142)은 메모리 회로 기판 또는 인터포져 회로 기판과의 연결을 위한 도전성 결합부가 배치될 제2 회로 패턴층(122)의 단자 전극 패드(미도시)와 수직으로 중첩되는 개구부를 포함할 수 있다. 또한, 제2 보호층(142)은 제2 절연층(112)의 캐비티(121)와 수직으로 중첩되는 관통 홀(미도시)을 포함할 수 있다. 제1 보호층(141) 및 제2 보호층(142)은 절연성 물질을 포함할 수 있다. 제1 보호층(141) 및 제2 보호층(142)은 절연층들의 표면 및 회로패턴층들의 표면을 보호하기 위해 도포된 후 가열하여 경화될 수 있는 다양한 물질을 포함할 수 있다. 제1 보호층(141) 및 제2 보호층(142)은 레지스트(resist)층일 수 있다. 예를 들어, 제1 보호층(141) 및 제2 보호층(142)은 유기고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 제1 보호층(141) 및 제2 보호층(142)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 제1 보호층(141) 및 제2 보호층(142)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 제1 보호층(141) 및 제2 보호층(142)은 포토솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
제1 보호층(141) 및 제2 보호층(142)의 개구부 중 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)과 수직으로 중첩되는 개구부 내에는 표면 처리층(미도시)이 배치될 수 있다. 표면 처리층은 제1 보호층(141)의 개구부와 수직으로 중첩된 제3 회로 패턴층(123) 및 제2 보호층(142)의 개구부와 수직으로 중첩된 제2 회로 패턴층(122)의 표면의 부식 및 산화를 방지하면서 솔더링 특성을 향상시키기 위해 형성될 수 있다. 표면 처리층은 OSP(Organic Solderability Preservative) 층일 수 있다. 예를 들어, 표면 처리층은 벤지미다졸(Benzimidazole)과 같은 유기물로 형성된 유기층일 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 표면 처리층은 도금층일 수 있다. 예를 들어, 표면 처리층은 니켈(Ni) 도금층, 팔라듐(Pd) 도금층 및 금(Au) 도금층 중 적어도 하나를 포함할 수 있다.
제1 회로 패턴층(121)의 제1 전극 패드(121-1), 제2 전극 패드(121-2) 및 더미 전극(121-2)은 서로 동일한 층 구조를 가질 수 있다.
도 4의 실시 예에 따르면, 제1 회로 패턴층(121)은 복수의 금속층을 포함한다. 제1 회로 패턴층(121)은 제1 절연층(111) 상에 배치된 제1 금속층(121a)을 포함한다. 제1 금속층(121a)은 제1 회로 패턴층(121)의 제2 금속층(121b)을 전해 도금하기 위한 시드층을 의미할 수 있다. 예를 들어, 제1 금속층(121a)은 화학동도금층일 수 있다. 예를 들어, 제1 금속층(121a)은 동박층(Cu foil)일 수 있다. 일 실시 예에서, 제1 금속층(121a)은 화학동 도금층 및 동박층 중 어느 하나의 층만을 포함할 수 있다. 다른 실시 예에서, 제1 금속층(121a)은 화학동도금층 및 동박층을 모두 포함할 수 있다. 제1 금속층(121a)의 두께는 1.0㎛ 내지 4.0㎛의 범위를 만족할 수 있다. 바람직하게, 제1 금속층(121a)의 두께는 1.2㎛ 내지 3.5㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 제1 금속층(121a)의 두께는 1.5㎛ 내지 3.0㎛의 범위를 만족할 수 있다. 제1 금속층(121a)의 두께가 1.0㎛ 미만이면, 제1 금속층(121a)이 시드층으로 기능하지 못할 수 있다. 제1 금속층(121a)의 두께가 1.0㎛ 미만이면, 제1 절연층(111)의 상면에 균일한 두께의 제1 금속층(121a)을 형성하기 어려울 수 있다. 제1 금속층(121a)의 두께가 4.0㎛를 초과하면, 제1 금속층(121a)을 에칭하는데 소요되는 시간이 증가할 수 있다. 제1 금속층(121a)의 두께가 4.0㎛을 초과하면, 제1 금속층(121a)의 에칭 시에 제2 금속층(121b)의 변형이 발생할 수 있다. 제2 금속층(121b)의 변형은 제1 금속층(121a)의 측부도 함께 에칭됨에 따라, 제2 금속층(121b)의 상면의 폭과 하면의 폭의 차이가 커지는 것을 의미할 수 있다.
제1 금속층(121a) 상에는 제2 금속층(121b)이 배치된다. 제2 금속층(121b)은 제1 금속층(121a)을 시드층으로 전해도금된 전해 도금층일 수 있다. 제2 금속층(121b)의 두께는 제1 회로 패턴층(121)이 가지는 전체 두께에서 제1 금속층(121a)이 가지는 두께를 뺀 값에 대응할 수 있다. 제1 회로 패턴층(121)의 전체 두께는 상기에서 이미 설명하였므로, 이에 대한 상세한 설명은 생략한다. 한편, 제1 회로 패턴층(121)의 제1 전극 패드(121-1), 제2 전극 패드(121-2) 및 더미 전극(121-2) 각각은 제1 금속층(121a) 및 제2 금속층(121b)을 포함한다. 이때, 제1 전극 패드(121-1), 제2 전극 패드(121-2) 및 더미 전극(121-2)은 동일한 제1 금속층(121a) 및 제2 금속층(121b)을 포함하는 회로 패턴을 의미하며, 이를 배치 위치 및/또는 기능에 따라 구분한 것일 수 있다.
도 5의 실시 예에 따르면, 더미 전극(121-2)은 제1 전극 패드(121-1) 및 제2 전극 패드(121-2) 중 적어도 하나의 두께와 다른 두께를 가질 수 있다. 예를 들어, 더미 전극(121-2)은 제1 전극 패드(121-1) 및 제2 전극 패드(121-2) 중 적어도 하나와 다른 층 구조를 가질 수 있다. 예를 들어, 제1 전극 패드(121-1) 및 제2 전극 패드(121-2) 각각은 제1 금속층(121a) 및 제2 금속층(121b)을 포함할 수 있다. 이와 다르게, 더미 전극(121-2)은 제1 금속층(121a)만을 포함할 수 있다. 이는, 제1 회로 패턴층(121)을 형성하는 공정에서, 더미 전극(121-2)에 대응하는 부분에는 제2 금속층(121b)을 형성하지 않을 수 있다. 따라서, 더미 전극(121-2)은 제1 전극 패드(121-1) 및 제2 전극 패드(121-2)와 다르게 제1 금속층(121a)만을 포함할 수 있다. 이를 통해 실시 예는 제1 회로 패턴층(121)을 제조하는 공정 시간을 줄일 수 있다. 나아가, 실시 예는 회로 기판을 제조하는데 필요한 비용이나 재료를 절감할 수 있다.
도 6은 도 2의 회로 기판의 제1 변형 예를 나타낸 단면도이고, 도 7은 도 6의 회로 기판에서 일부 구성이 제거된 평면도이고, 도 8은 도 2의 회로 기판의 제2 변형 예를 나타낸 단면도이다.
도 6 및 7을 참조하면, 제1변형 예의 회로 기판은 제1 실시 예의 회로 기판 대비 더미 전극의 배치 위치에 있어 상이할 수 있다.
구체적으로, 제1변형 예의 회로 기판은 제1 절연층(111) 상에 배치된 더미 전극(121-2A)을 포함할 수 있다. 더미 전극(121-2A)은 제2 절연층(112)과 접촉하는 부분을 포함할 수 있다.
예를 들어, 더미 전극(121-2A) 중 캐비티(150)의 바닥면의 테두리 영역에 배치된 부분의 적어도 일부는 제2 절연층(112)과 접촉할 수 있다. 예를 들어, 더미 전극(121-2A)은 제1 영역(R1)에 배치되는 부분으로부터 연장되어 제2 영역(R2)에 배치되는 부분을 포함할 수 있다. 따라서, 더미 전극(121-2A)의 상면의 적어도 일부는 제2 절연층(112)에 의해 덮일 수 있다. 구체적으로, 더미 전극(121-2A)은 제1 영역(R1)에 배치되고 캐비티(150)를 통해 상면이 노출되는 제1 부분(121-2A1)을 포함할 수 있다. 또한, 더미 전극(121-2A)은 제2 영역(R2)에 배치되고 상면이 제2 절연층(112)으로 덮이는 제2 부분(121-2A2)을 포함할 수 있다. 그리고, 더미 전극(121-2A)의 제1 부분(121-2A1)과 제2 부분(121-2A2)은 서로 연결될 수 있다.
이에 따라, 실시 예는 더미 전극(121-2A)의 적어도 일부가 제2 절연층(112)에 의해 덮이도록 할 수 있다. 이를 통해, 더미 전극(121-2A)과 캐비티(150)의 측벽 사이의 이격 영역이 존재하지 않을 수 있다. 따라서, 실시 예는 캐비티(150)의 측벽과 더미 전극(121-2A) 사이의 이격 영역으로 디스미어 공정에 따른 에칭액이 침투하는 것을 방지할 수 있다.
도 8을 참조하면, 제2변형 예의 회로 기판은 제1 실시 예의 회로 기판 대비 더미 전극의 배치 위치에 있어 상이할 수 있다. 구체적으로, 제2변형 예의 회로 기판은 제1 절연층(111) 상에 배치된 더미 전극(121-2B)을 포함할 수 있다. 더미 전극(121-2B)은 제2 절연층(112)과 접촉하는 부분을 포함할 수 있다. 예를 들어, 더미 전극(121-2B) 중 캐비티(150)의 바닥면의 테두리 영역에 배치된 부분의 적어도 일부는 제2 절연층(112)과 접촉할 수 있다. 예를 들어, 더미 전극(121-2B)은 제1 영역(R1)에만 배치될 수 있다. 이때, 더미 전극(121-2B)의 테두리는 캐비티(150)의 측벽에 대응할 수 있다. 예를 들어, 더미 전극(121-2B)의 테두리 측면은 캐비티(150)를 구비하는 제2 절연층(112)으로 덮일 수 있다.
즉, 제1 변형 예는 더미 전극(121-2A)의 적어도 일부가 제2 영역(R2)에 배치되고, 이에 의해 더미 전극(121-2A)의 상면의 일부가 제2 절연층(112)으로 덮이는 구조를 가질 수 있다. 그리고, 제2 변형 예는 더미 전극(121-2B)이 제1 영역(R1)에만 배치되면서 더미 전극(121-2B)의 측면의 일부만이 제2 절연층(112)으로 덮이는 구조를 가질 수 있다.
도 9는 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 9를 참조하면, 제2 실시 예의 회로 기판은 제1 실시 예의 회로 기판 대비, 제1 관통 전극(131)의 구조가 상이할 수 있다.
제1 실시 예의 회로 기판의 제1 관통 전극(131)은 제1 전극 패드(121-1) 및 제2 전극 패드(121-2) 연결되며, 더미 전극(121-2)과 연결되지 않을 수 있다. 제2 실시 예의 회로 기판은 위치에 따라 복수의 관통부를 포함할 수 있다.
예를 들어, 제1 관통 전극(131)은 제1 영역(R1)과 수직으로 중첩되는 제1 관통부(131-1)를 포함할 수 있다. 제1 관통부(131-1)는 제1 전극 패드(121-1)와 수직으로 중첩될 수 있다. 예를 들어, 제1 관통부(131-1)는 제1 전극 패드(121-1)와 전기적으로 연결되는 신호 관통 전극일 수 있다.
또한, 제1 관통 전극(131)은 제1 영역(R1)과 수직으로 중첩되고, 제1 관통부(131-1)와 수평으로 이격되는 제2 관통부(131-2)를 포함할 수 있다. 제2 관통부(131-2)는 더미 전극(121-2)과 수직으로 중첩될 수 있다. 예를 들어, 제2 관통부(131-2)는 더미 전극(121-2)과 연결되는 더미 관통 전극일 수 있다. 이때, 제2 관통부(131-2)는 복수 개 구비될 수 있다. 예를 들어, 제2 관통부(131-2)는 수평으로 이격되면서 하나의 더미 전극(121-2)과 공통 연결되는 복수의 관통 파트를 포함할 수 있다.
이때, 더미 전극(121-2)과 제2 관통부(131-2)는 회로 기판의 방열 특성을 향상시키는 기능을 할 수 있다. 예를 들어, 더미 전극(121-2)과 제2 관통부(131-2)는 캐비티(150)에 배치된 연결 부재에서 발생한 열을 회로 기판의 외부로 전달할 수 있다. 이를 통해, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 방열 특성을 향상시킬 수 있다. 따라서, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 제품 신뢰성을 향상시킬 수 있다.
또한, 제1 관통 전극(131)은 제2 영역(R2)과 수직으로 중첩되는 제3 관통부(131-3)를 포함할 수 있다. 제3 관통부(131-3)는 제2 전극 패드(121-2)와 수직으로 중첩될 수 있다. 제3 관통부(131-3)는 제2 전극 패드(121-2)와 전기적으로 연결될 수 있다.
도 10은 제3 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 11은 도 10의 회로 기판에서 일부 구성을 제거한 평면도이다.
도 10 및 11을 참조하면, 제3 실시 예의 회로 기판은 제1 실시 예의 회로 기판 대비, 제1 회로 패턴층(121)의 구조가 상이할 수 있다.
제3 실시 예의 회로 기판은 제1 절연층(211), 제2 절연층(212), 제1 회로 패턴층(221), 제2 회로 패턴층(222), 제3 회로 패턴층(223), 제1 관통 전극(231), 제2 관통 전극(232), 제1 보호층(241) 및 제2 보호층(242)을 포함할 수 있다.
제1 절연층(211), 제2 절연층(212), 제2 회로 패턴층(222), 제3 회로 패턴층(223), 제1 관통 전극(231), 제2 관통 전극(232), 제1 보호층(241) 및 제2 보호층(242)은 제1 실시 예의 회로 기판의 대응 구성과 동일한 구조를 가지며, 이의 상세한 설명은 생략하기로 한다.
제1 회로 패턴층(221)은 제1 영역(R1)에 배치된 제1 전극 패드(221-1)를 포함할 수 있다. 또한, 제1 회로 패턴층(221)은 제2 영역(R2)에 배치된 제2 전극 패드(221-3)를 포함할 수 있다.
또한, 제1 회로 패턴층(221)은 제1 영역(R1)에 배치되고 제1 전극 패드(221-1)와 전기적 및 물리적으로 분리된 더미 전극(221-2)을 포함할 수 있다.
한편, 제1 실시 예에서의 제1 전극 패드와 제2 전극 패드는 제1 회로 패턴층에 의해 서로 직접 연결되지 못하는 구조를 가졌다.
이와 다르게, 제3 실시 예의 제1 회로 패턴층(221)의 제1 전극 패드(221-1)와 제2 전극 패드(221-3)는 제1 회로 패턴층(221)으로 서로 직접 연결되는 구조를 가질 수 있다.
구체적으로, 제1 전극 패드(221-1)와 제2 전극 패드(221-3)는 제1 관통 전극(231)과의 연결 없이 제1 절연층(111) 상에서 상호 전기적 신호를 주고 받을 수 있다.
이를 위해, 제1 회로 패턴층(221)은 연결 패턴(221-4)을 포함할 수 있다.
연결 패턴(221-4)은 제1 절연층(211)의 제1 영역(R1) 및 제2 영역(R2) 상에 배치될 수 있다. 이때, 제1 회로 패턴층(221)은 복수의 연결 패턴을 포함할 수 있으며, 이하에서 설명되는 연결 패턴(221-4)은 복수의 연결 패턴 중 제1 전극 패드(221-1)와 제2 전극 패드(221-3)를 연결하는 연결 패턴을 의미하는 것일 수 있다.
연결 패턴(221-4)은 제1 영역(R1)에 배치된 제1 전극 패드(221-1)와 제2 영역(R2)에 배치된 제2 전극 패드(221-3) 사이를 직접 연결할 수 있다. 이를 통해, 실시 예는 제1 전극 패드(221-1)와 제2 전극 패드(221-3) 사이의 신호 전송 거리를 줄일 수 있다. 따라서, 실시 예는 신호 전송 손실을 최소화할 수 있고, 나아가 회로 기판 및 이를 포함하는 반도체 패키지의 전기적 특성을 향상시킬 수 있다.
연결 패턴(221-4)은 제1 영역(R1)에 배치되고 제1 전극 패드(221-1)와 연결되는 제1 부분(221-41)을 포함할 수 있다. 또한, 연결 패턴(221-4)은 제2 영역(R2)에 배치되고 제2 전극 패드(221-3)와 연결되는 제2 부분(221-42)을 포함할 수 있다. 그리고 연결 패턴(221-4)의 제1 부분(221-41)과 제2 부분(221-42)은 서로 직접 연결될 수 있다. 따라서, 제1 전극 패드(221-1)와 제2 전극 패드(221-3)는 제1 관통 전극(231)을 경유하지 않고 연결 패턴(221-4)을 이용하여 상호 전기적 신호를 직접 주고받을 수 있다. 이를 통해, 실시 예는 제1 절연층(211)의 제1 영역(R1)에 연결 패턴(221-4)을 배치함에 따라 회로 기판의 회로 집적도를 향상시킬 수 있다.
연결 패턴(221-4)은 제1 영역(R1)에서 제1 전극 패드(221-1)와 접촉하면서 더미 전극(221-2)과 물리적으로 분리될 수 있다. 나아가, 제1 실시 예에서의 제1 영역(R1)의 전체 면적에서 50% 내지 90%의 범위, 55% 내지 85%의 범위, 또는 60% 내지 85%의 범위를 차지하는 제1 회로 패턴부는 제1 전극 패드(121-1) 및 더미 전극(121-2)을 포함하였다. 그리고 제3 실시 예에서의 제1 영역(R1)의 전체 면적에서 50% 내지 90%의 범위, 55% 내지 85%의 범위, 또는 60% 내지 85%의 범위를 차지하는 제1 회로 패턴부는 제1 전극 패드(221-1), 더미 전극(221-2) 및 연결 패턴(221-4)을 포함할 수 있다.
도 12는 제4 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 13은 도 12의 회로 기판에서 일부 구성을 제거한 평면도이다.
도 12 및 13을 참조하면, 제4 실시 예의 회로 기판은 제3 실시 예의 회로 기판 대비, 제1 회로 패턴층의 구조가 상이할 수 있다.
제4 실시 예의 회로 기판은 제1 절연층(311), 제2 절연층(312), 제1 회로 패턴층(321), 제2 회로 패턴층(322), 제3 회로 패턴층(323), 제1 관통 전극(331), 제2 관통 전극(332), 제1 보호층(341) 및 제2 보호층(342)을 포함할 수 있다.
제1 절연층(311), 제2 절연층(312), 제2 회로 패턴층(322), 제3 회로 패턴층(323), 제1 관통 전극(331), 제2 관통 전극(332), 제1 보호층(341) 및 제2 보호층(342)은 제3 실시 예의 회로 기판의 대응 구성과 동일한 구조를 가지며, 이의 상세한 설명은 생략하기로 한다.
제1 회로 패턴층(321)은 제1 영역(R1)에 배치된 제1 전극 패드(321-1)를 포함할 수 있다. 또한, 제2 회로 패턴층(321)은 제2 영역(R2)에 배치된 제2 전극 패드(321-3)를 포함할 수 있다. 또한, 제1 회로 패턴층(321)은 제1 영역(R1)에 배치된 연결 패턴(321-4)을 포함할 수 있다. 그리고 제3 실시 예 대비 제4 실시 예의 회로 기판의 제1 회로 패턴층(321)은 더미 전극을 포함하지 않을 수 있다. 즉, 제1 및 제2 실시 예의 회로 기판은 제1 회로 패턴부가 제1 전극 패드 및 더미 전극을 포함하였고, 더미 전극의 배치를 통해 디스미어 공정에서의 제1 절연층의 상면을 보호할 수 있다.
그리고, 제3 실시 예의 회로 기판은 제1 회로 패턴부가 제1 전극 패드, 더미 전극 및 연결 패턴을 포함하였고, 연결 패턴 및 더미 전극의 배치를 통해 제1 절연층의 상면을 보호하면서 제1 전극 패드와 제2 전극 패드 사이를 직접 연결할 수 있다.
또한, 제4 실시 예의 회로 기판은 제1 회로 패턴부가 제1 전극 패드(321-1) 및 연결 패턴(321-4)을 포함할 수 있다. 제4 실시 예는 더미 전극의 배치 없이 연결 패턴(321-4)을 이용하여 제1 절연층(311)의 제1 영역(R1)의 상면을 보호하면서 제1 전극 패드(321-1)와 제2 전극 패드(321-3) 사이를 직접 연결할 수 있다.
따라서, 제4 실시 예에서의 제1 영역(R1)의 전체 면적에서 50% 내지 90%의 범위, 55% 내지 85%의 범위, 또는 60% 내지 85%의 범위를 차지하는 제1 회로 패턴부는 제1 전극 패드(321-1) 및 연결 패턴(321-4)을 포함할 수 있다. 이때, 제1 전극 패드(321-1) 및 제2 전극 패드(321-3) 사이를 직접 연결하는 연결 패턴만을 배치하는 경우, 제1 회로 패턴부가 제1 영역(R1)의 전체 면적의 50% 이상의 면적을 차지하지 못할 수 있다. 이에 따라 제1 영역(R1)에는 제1 전극 패드(321-1)와 제2 전극 패드(321-3) 사이를 연결하는 연결 패턴 이외의 다른 연결 패턴도 배치될 수 있다.
구체적으로, 도 13을 참조하면, 연결 패턴(321-4)은 제1 영역(R1) 및 제2 영역(R2)에 배치되어 제1 전극 패드(321-1)와 제2 전극 패드(321-3) 사이를 연결하는 제1 연결 패턴(321-41)을 포함할 수 있다. 또한, 연결 패턴(321-4)은 제1 영역(R1) 및 제2 영역(R2)에 배치되어 복수의 제2 전극 패드 사이를 연결하는 제2 연결 패턴(321-42)을 포함할 수 있다. 즉, 제2 연결 패턴(321-42)은 제2 영역(R2)에 배치된 복수의 제2 전극 패드 사이를 연결한다. 이때, 종래에는 복수의 제2 전극 패드 사이를 연결하는 연결 패턴이 캐비티와 수직으로 중첩된 제1 영역(R1) 상에 배치되지 못하였다. 즉, 종래에는, 캐비티를 구비하는 제2 절연층이 PID와 같은 광 경화성 물질이 아닌 열 경화성 물질을 포함하고 있으며, 이에 따라 캐비티 내에 미세한 패턴을 형성할 필요가 없기 때문에 디스미어 공정을 진행함에 따라 제1 절연층의 유리 섬유가 일부 노출되어도 신뢰성에 큰 영향을 주지 않았기 때문이다.
이와 다르게, 실시 예는 복수의 제2 전극 패드 사이를 연결하는 제2 연결 패턴(321-42)을 구비할 수 있다. 그리고, 제2 연결 패턴(321-42)은 제1 영역(R1)을 경유하며 복수의 제2 전극 패드 사이를 전기적으로 연결할 수 있다. 이를 통해 실시 예는 회로 기판 및 반도체 패키지의 회로 집적도를 더욱 향상시킬 수 있다.
도 14는 도 2의 회로 기판을 포함하는 반도체 패키지를 나타낸 도면이다.
도 14를 참조하면, 패키지 회로 기판은 제1 전극 패드(121-1) 상에 배치된 접속 부재(410), 접속 부재(410) 상에 배치된 연결 부재(420)를 포함할 수 있다. 연결 부재는, 도 1a 내지 1g에서 설명한 제2 회로 기판, 반도체 소자 및 연결 부재 중 어느 하나일 수 있다.
캐비티(150)에는 몰딩 부재(430)가 배치될 수 있다. 몰딩 부재(430)는 캐비티(150) 내에 연결 부재(420)를 몰딩하여 배치될 수 있다. 나아가, 몰딩 부재(430)는 더미 전극(121-2)을 몰딩할 수 있다. 이때, 몰딩 부재(430)는 더미 전극(121-2)과 연결되고, 그에 따라 더미 전극(121-2)을 통해 전달되는 열을 외부로 방출할 수 있다. 그리고, 몰딩 부재(430)는 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 몰딩 부재(430)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 몰딩 부재(430)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 몰딩 부재(430)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 몰딩 부재(430)이 저유전율을 가지도록 하여, 연결 부재의 방열 특성을 높일 수 있도록 한다.
도 15 내지 20은 실시 예에 따른 도 2의 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 15를 참조하면, 실시 예는 회로 기판의 제조에 기초가 절연 부재를 준비한다. 예를 들어, 실시 예는 제1 절연층(111) 및 제1 절연층(111) 상에 금속층을 포함하는 절연 부재를 포함한다. 금속층은 제1 절연층(111)의 상에 배치된 금속층(121a)과, 제1 절연층(111) 하에 배치된 금속층(123a)을 포함할 수 있다. 그리고, 금속층(121a)은 제1 회로 패턴층(121)을 전해 도금으로 형성하기 위한 시드층으로 이용될 수 있다. 그리고, 금속층(123a)은 제3 회로 패턴층(123)을 전해 도금으로 형성하기 위한 시드층으로 이용될 수 있다.
다음으로, 도 16을 참조하면, 실시 예는 금속층(121a, 123a)을 시드층으로 전해 도금을 진행하여, 제1 회로 패턴층(121)의 제2 금속층과, 제3 회로 패턴층(123)의 제2 금속층, 그리고 제1 절연층(111)을 관통하는 제1 관통 전극(131)을 형성할 수 있다. 이때, 일 실시 예에서의 형성된 제1 회로 패턴층(121)은 제1 전극 패드, 제2 전극 패드 및 더미 전극을 포함할 수 있다. 다른 실시 예에서의 제1 회로 패턴층(121)은 제1 전극 패드, 제2 전극 패드, 더미 전극 및 연결 패턴을 포함할 수 있다. 또 다른 실시 예에서의 제1 회로 패턴층(121)은 제1 전극 패드, 제2 전극 패드, 및 연결 패턴을 포함할 수 있다.
다음으로, 도 17을 참조하면, 실시 예는 제1 절연층(111) 상에 제2 절연층(112)을 배치할 수 있다. 이때, 제2 절연층(112)의 상면에는 제2 회로 패턴층(122)의 시드층인 제2 회로 패턴층(122)의 제1 금속층(122a)이 배치될 수 있다.
다음으로, 도 18을 참조하면, 실시 예는 제2 회로 패턴층(122)의 제1 금속층(122a)을 시드층으로 전해 도금을 진행하여, 제2 회로 패턴층(122)의 제2 금속층(122b)을 형성할 수 있다. 이때, 제2 금속층(122b)과 함께 제2 절연층(112)을 관통하는 제2 관통 전극(132)을 형성할 수 있다. 이때, 도면상에서는 제2 관통 전극(132)을 형성하는 공정과 캐비티(150)를 형성하는 공정이 별개의 공정으로 구분되는 것으로 도시하였다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 캐비티(150)는 제2 관통 전극(132)을 위한 관통 홀의 형성 공정에서, 관통 홀과 함께 형성될 수 있다.
다음으로, 도 19를 참조하면, 제1 절연층(112)의 제1 영역(R1)을 노광 및 현상하여 캐비티(150)를 형성하는 공정을 진행할 수 있다.
다음으로, 도 20을 참조하면, 실시 예는 제1 절연층(111) 하에 제1 보호층(141)을 형성하고, 제2 절연층(112) 상에 제2 보호층(142)을 형성하는 공정을 진행할 수 있다.
도 21은 제5 실시 예의 회로 기판을 나타낸 단면도이고, 도 22는 도 21의 회로 기판에서 일부 구성을 제거한 평면도이고, 도 23은 일 실시 예의 도 21의 A-A' 방향을 따라 절단된 단면도이고, 도 24는 도 21의 제2 관통 전극의 평면 형상을 보여주는 도면이고, 도 25는 도 21의 캐비티의 평면 형상을 보여주는 도면이다. 이하에서는, 도 21 내지 25를 참조하여 제5 실시 예의 회로 기판에 대해 설명하되, 도 2 내지 13에 도시된 회로 기판과 동일하거나 대응하는 구성요소의 상세한 설명은 생략한다.
회로 기판은 절연층(1110)을 포함하고, 절연층(1110)은 제1 절연층(1111), 제2 절연층(1112) 및 제3 절연층(1113)을 포함할 수 있다. 예시적으로, 도 2 내지 13에 도시된 회로 기판의 절연층 대비 제3 절연층(1113)을 더 포함할 수 있다.
제1 절연층(1111)은 제1층(1111-1), 제2층(1111-2), 제3층(1111-3), 제4층(1111-4)을 포함할 수 있으나, 실시 예는 이에 한정되지 않으며, 제1 절연층(1111)의 층수는 실시 예에 따라 다양하게 변경될 수 있다. 제2 절연층(1112)은 제1 절연층(1111) 상에 배치될 수 있다. 제2 절연층(1112)은 캐비티(1150)를 포함할 수 있다. 그리고, 제2 절연층(1112)이 복수의 층으로 구비될 경우, 캐비티(1150)는 제2 절연층의 복수의 층을 관통할 수 있다. 제3 절연층(1113)은 제1 절연층(1111) 하에 배치될 수 있다. 제2 절연층(1112) 및 제3 절연층(1113) 각각은 복수의 층으로 구비될 수 있으나, 이하에서는 설명의 편의를 위해 단층으로 구비된 것으로 하여 설명한다. 이때, 제1 절연층(1111)이 복수의 층 구조를 가지는 경우, 이하에서 설명되는 제1 절연층(1111)의 상면은 제1 절연층(1111)의 최상층의 상면을 의미할 수 있고, 제1 절연층(1111)의 하면은 제1 절연층(1111)의 최하층의 하면을 의미할 수 있다. 제1 절연층(1111), 제2 절연층(1112) 및 제3 절연층(1113)은 서로 다른 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연층(1111)은 열 경화성 수지를 포함할 수 있다. 그리고 제2 절연층(1112) 및 제3 절연층(1113)은 광 경화성 수지를 포함할 수 있다.
도 22 및 23을 참조하면, 제2 절연층(1112)은 캐비티(1150)를 포함할 수 있다. 캐비티(1150)는 제2 절연층(1112)의 상면 및 하면을 관통할 수 있다. 캐비티(1150)는 바닥면(1111US1) 및 측벽(1112IS)을 포함할 수 있다. 캐비티(1150)는 도 2 내지 13을 참조하여 설명하였으므로, 이에 대한 상세한 설명은 생략한다.
캐비티(1150)는 광 경화성 수지를 포함하는 제2 절연층(1112)을 노광 및 현상하여 형성될 수 있다. 따라서, 캐비티(1150)의 평면 형상은 다양한 형상을 가질 수 있다. 예를 들어, 도 25의 (a)를 참조하면, 캐비티(1150)의 평면 형상은 사각 형상을 가질 수 있다. 예를 들어, 도 25의 (b)를 참조하면, 캐비티(1150)의 평면 형상은 플러스(+) 형상을 가질 수 있다. 예를 들어, 도 25의 (c)를 참조하면, 캐비티(1150)의 평면 형상은 중앙 영역이 개방되지 않은 사각 형상을 가질 수 있다. 예를 들어, 도 25의 (d)를 참조하면, 캐비티(1150)의 평면 형상은 "L" 형상을 가질 수 있다.
제1 절연층(1111)의 상면은 복수의 영역으로 구분할 수 있다. 예를 들어, 제1 절연층(1111)은 캐비티(1150)와 수직으로 중첩된 제1 영역을 포함할 수 있다. 이때, 캐비티(1150)가 제2 절연층(1112)의 두께 방향으로 폭이 변화하는 경우, 제1 영역은 측벽(1112IS)의 하단부에 대응하는 캐비티(1150)의 하부 영역과 수직으로 중첩되는 영역을 의미할 수 있다. 또한, 제1 절연층(1111)은 캐비티(1150)와 수직으로 중첩되지 않는 제2 영역을 포함할 수 있다. 제2 영역은 제1 절연층(1111)의 상면 중 제2 절연층(1112)으로 덮이는 영역을 의미할 수 있다. 또한, 제1 절연층(1111)은 캐비티(1150)와 수직으로 중첩되지 않으면서 제2 절연층(1112)과 접촉하지 않는 제3 영역을 포함할 수 있다. 제3 영역은 제1 절연층(1111)의 테두리 영역에 대응할 수 있다. 예를 들어, 제3 영역은 제1 절연층(1111)의 측면에 인접한 제1 절연층(1111)의 상면의 외곽 영역에 대응할 수 있다. 그리고 제2 절연층(1112)은 제1 절연층(1111)의 제3 영역에 배치되지 않을 수 있다. 제1 절연층(1111)의 외측 폭(OW1)은 제2 절연층(1112)의 외측 폭(OW2)과 다를 수 있다. 바람직하게, 제1 절연층(1111)의 외측폭(OW1)은 제2 절연층(1112)의 외측 폭(OW2)보다 클 수 있다. 여기에서, 외측폭은 각각의 절연층의 서로 마주보는 2개의 외측면의 수평 방향으로의 폭 및/또는 거리를 의미할 수 있다.
제1 절연층(1111)의 외측면(111OS)은 제2 절연층(1112)의 외측면(112OS)보다 더 외측에 위치할 수 있다. 제2 절연층(1112)의 외측면(112OS)은 제1 절연층(1111)의 외측면(111OS)보다 더 내측에 위치할 수 있다. 제2 절연층(1112)은 제1 절연층(1111)의 제3 영역과 수직으로 중첩되는 오픈 영역을 포함할 수 있다. 이에 따라, 제2 절연층(1112)의 오픈 영역은 제2 절연층(1112)의 외측면(112OS)과 연결될 수 있다. 따라서, 제2 절연층(1112)의 외측 폭(OW2)은 제1 절연층(1111)의 외측 폭(OW1) 대비 오픈 영역의 폭만큼 작을 수 있다. 예를 들어, 제1 절연층(1111)의 외측 폭(OW1)은 제2 절연층(1112)의 외측(OW2) 폭 대비 오픈 영역의 폭만큼 클 수 있다. 오픈 영역은 도 34에 도시된 제2 관통 홀(VH2)을 의미할 수 있다. 제2 절연층(1112)의 오픈 영역은 제2 관통 전극(1132)에 대응하는 관통 홀 및 캐비티(1150)와 함께 형성될 수 있다. 예를 들어, 제2 절연층(1112)의 오픈 영역은 노광 및 현상 공정을 통해 관통 홀 및 캐비티(1150)와 함께 형성될 수 있다. 따라서, 제2 절연층(1112)의 외측면(112OS)은 경사를 가질 수 있다. 예를 들어, 제2 절연층(1112)의 외측면(112OS)은 제2 절연층(1112)의 상면에서 제2 절연층(1112)의 하면을 향하여 일정 경사를 가지고 기울어질 수 있다. 예를 들어, 제2 절연층(1112)의 외측면(112OS)과 제1 절연층(1111)의 외측면(111OS) 사이의 수평 거리는 수직 방향으로 서로 다른 거리를 가질 수 있다.
제2 절연층(1112)의 외측면(112OS)은 제1 절연층(1111)의 외측면(111OS)에 인접할수록 수평 거리가 작아지는 경사를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 제2 절연층(1112)의 외측면(112OS)은 제1 절연층(1111)의 외측면(111OS)에 인접할수록 수평 거리가 커지는 경사를 가질 수도 있을 것이다. 제2 절연층(1112)의 외측면(112OS)은 제2 절연층(1111)의 상면에서 제2 절연층(1112)의 하면을 향하여 제2 절연층(1112)의 외측 폭(OW2)이 변화하는 경사를 가질 수 있다. 일 예로, 제2 절연층(1112)의 외측면(112OS)은 제2 절연층(1111)의 상면에서 제2 절연층(1112)의 하면을 향하여 제2 절연층(1112)의 외측 폭(OW2)이 증가하는 경사를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 제2 절연층(1112)의 외측면(112OS)은 제2 절연층(1111)의 상면에서 제2 절연층(1112)의 하면을 향하여 제2 절연층(1112)의 외측 폭(OW2)이 감소하는 경사를 가질 수도 있을 것이다.
이에 따라, 제1 절연층(1111)의 외측면(111OS)과 제2 절연층(1112)의 외측면(112OS)은 수평 방향으로 단차를 가질 수 있다. 예를 들어, 단차는 제1 절연층(1111)의 외측면(111OS)과 제2 절연층(1112)의 외측면(112OS) 사이의 수평 거리(W1)를 의미할 수 있다. 수평 거리(W1)는 2㎛ 내지 30㎛의 범위를 만족할 수 있다. 예를 들어, 수평 거리(W1)는 3㎛ 내지 28㎛의 범위를 만족할 수 있다. 예를 들어, 수평 거리(W1)는 5㎛ 내지 25㎛의 범위를 만족할 수 있다. 수평 거리(W1)가 2㎛ 미만이면, 실시 예에 따른 제1 절연층(1111)과 제2 절연층(1112) 사이의 밀착력 향상 효과가 미비할 수 있다. 이로 인해, 반도체 소자를 실장하는 공정 진행 중에 제2 절연층(1112)으로부터 떨어져서 제1 전극 패드부 상에 올라갈 경우, 반도체 소자 실장 시에 접촉 불량을 발생시킬 수 있다. 또한, 수평 거리(W1)가 30㎛를 초과하면, 회로 집적도가 저하될 수 있다. 예를 들어, 수평 거리(W1)가 30㎛를 초과하면, 기판의 전체 영역에서 제2 절연층(1112)의 수평 거리(W1)에 대응하는 영역에 제2 회로 패턴층(1122)이 배치되지 못함을 의미할 수 있다. 이에 따라 제2 회로 패턴층(1122)이 배치되지 못하는 영역이 증가함에 따른 회로 집적도가 저하될 수 있다. 이를 통해 실시 예는 회로 기판의 절연층(1110)의 밀착력을 향상시킬 수 있다.
예를 들어, 제1 절연층(1111)과 제2 절연층(1112)은 서로 다른 절연물질을 포함할 수 있다. 그리고 제2 절연층(1112)은 제1 절연층(1111)과는 다르게 광 경화성 수지를 포함할 수 있다. 이에 의해, 제1 절연층(1111)과 제2 절연층(1112) 사이의 밀착력이 저하될 수 있다. 나아가, 제1 절연층(1111)과 제2 절연층(1112)은 서로 다른 열팽창 계수를 가질 수 있다. 따라서, 제1 절연층(1111)과 제2 절연층(1112) 사이의 열팽창 계수의 차이로 인해 기판이 특정 방향으로 크게 휘어지는 문제가 발생할 수 있다. 이때, 실시 예는 제2 절연층(1112)의 외측 폭(OW2)이 제1 절연층(1111)의 외측 폭(OW1)보다 작도록 한다. 따라서, 실시 예는 제2 절연층(1112)에 의해 회로 기판의 특정 방향으로 휘어지는 것을 방지할 수 있다. 이를 통해, 실시 예는 회로 기판의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다. 나아가, 실시 예는 제2 절연층(1112) 상에 제2 절연층(1112)의 상면 및 외측면(112OS)을 감싸며 제1 보호층(1141)이 배치될 수 있다. 제1 보호층(1141)은 제2 절연층(1112) 상에 배치된 회로 패턴층을 보호하면서, 제1 절연층(1111)과 제2 절연층(1112) 사이의 밀착력을 향상시키는 기능을 할 수 있다. 이를 통해, 실시 예는 제1 절연층(1111)과 제2 절연층(1112) 사이의 밀착력을 향상시킬 수 있다. 이에 의해, 실시 예는 제2 절연층(1112)이 제1 절연층(1111)으로부터 박리되는 문제 또는 제2 절연층(1112) 상에 배치되는 회로 패턴층이 제2 절연층(1112)으로부터 박리되는 물리적 신뢰성 문제를 해결할 수 있다. 제1 보호층(1141)의 구조에 대해서는 하기에서 더욱 상세히 설명한다.
제3 절연층(1113)은 제1 절연층(1111) 하에 배치될 수 있다. 제3 절연층(1113)의 층 구조는 제1 절연층(1111)을 중심으로 제2 절연층(1112)의 층 구조와 대칭 구조를 가질 수 있다. 이를 통해, 실시 예는 비대칭 구조에 의해 발생하는 회로 기판의 휨 문제를 해결할 수 있고, 이에 의해 회로 기판 및 이를 포함하는 반도체 패키지의 전기적 신뢰성 및/또는 물리적 신뢰성을 향상시킬 수 있다.
예를 들어, 제3 절연층(1113)의 외측 폭은 제1 절연층(1111)의 외측 폭(OW1)보다 작을 수 있다. 이를 통해, 제3 절연층(1113)의 외측면(113OS)과 제1 절연층(1111)의 외측면(111OS)은 단차를 가질 수 있다.
이때, 도 21의 실시 예에서는 제3 절연층(1113)의 외측면(113OS)과 제2 절연층(1112)의 외측면(112OS)이 동일 수직선상에 위치하는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 회로 기판이 휘어지는 방향을 기준으로 제3 절연층(1113)의 외측면(113OS)과 제2 절연층(1112)의 외측면(112OS)도 단차를 가질 수 있다.
예를 들어, 회로 기판이 제1 수직 방향으로 크게 휘어지는 경우, 제2 절연층(1112)의 외측면(112OS)은 제3 절연층(1113)의 외측면(113OS)보다 더 내측에 위치할 수 있다. 이와 반대로, 회로 기판의 제1 수직 방향과 반대되는 제2 수직 방향으로 크게 휘어지는 경우, 제2 절연층(1112)의 외측면(112OS)은 제3 절연층(1113)의 외측면(113OS)보다 더 외측에 위치할 수 있다.
제1 절연층(1111), 제2 절연층(1112) 및 제3 절연층(1113)에는 회로 패턴층(1120)이 배치될 수 있다.
예를 들어, 제1 절연층(1111)에는 제1 회로 패턴층(1121)이 배치될 수 있다. 예를 들어, 제1 절연층(1111)의 제1층(1111-1)의 하면, 제1층(1111-1)의 상면과 제2층(1111-2) 사이의 하면 사이, 제2층(1111-2)의 상면과 제3층(1111-3)의 하면 사이, 제3층(1111-3)의 상면과 제4층(1111-4)의 하면 사이, 그리고 제4층(1111-4)의 상면에는 각각 제1 회로 패턴층이 배치될 수 있다.
또한, 제2 절연층(1112) 상에는 제2 회로 패턴층(1122)이 배치될 수 있다. 또한, 제3 절연층(1113) 하에는 제3 회로 패턴층(1123)이 배치될 수 있다.
제1 회로 패턴층(1121)은 제1 절연층(1111)의 상면에 배치되는 복수의 회로 패턴들을 포함할 수 있다. 예를 들어, 제1 회로 패턴층(1121)은 제1 절연층(1111)의 제4층(1111-4) 상에 배치된 복수의 회로 패턴들을 포함할 수 있다.
제1 회로 패턴층(1121)은 제1 절연층(1111)의 제1 영역 상에 배치된 제1 전극 패드(1121-1)를 포함할 수 있다. 제1 전극 패드(1121-1)는 캐비티(1150)와 수직으로 중첩될 수 있다. 따라서, 제1 전극 패드(1121-1)는 제2 절연층(1112)과 접촉하지 않을 수 있다. 제1 회로 패턴층(1121)은 제1 절연층(1111)의 제2 영역 상에 배치된 제2 전극 패드(1121-2)를 포함할 수 있다. 제2 전극 패드(1121-2)는 캐비티(1150)와 수직으로 중첩되지 않을 수 있다. 따라서, 제2 전극 패드(1121-2)는 제2 절연층(1112)으로 덮일 수 있다.
다시 도 21을 참조하면, 실시 예의 회로 기판은 관통 전극(1130)을 포함할 수 있다. 관통 전극(1130)은 서로 다른 층에 배치된 회로 패턴층들을 서로 전기적으로 연결하는 기능을 할 수 있다. 관통 전극은 '비아'라고도 칭할 수 있다.
관통 전극은 회로 기판에 포함된 제1 절연층(1111), 제2 절연층(1112) 및 제3 절연층(1113) 중 적어도 하나를 관통할 수 있다. 이에 따라 서로 다른 층에 배치된 회로 패턴들 사이를 전기적으로 연결할 수 있다. 이때, 관통 전극(1130)은 1개의 절연층만을 관통하며 형성될 수 있으며, 이와 다르게 적어도 2개 이상의 절연층을 공통으로 관통하며 형성될 수 있다.
제1 관통 전극(1131)은 제1 절연층(1111)을 관통하며 형성될 수 있다. 예를 들어, 제1 관통 전극(1131)은 제1 절연층(1111)의 제1층(1111-1), 제2층(1111-2), 제3층(1111-3) 및 제4층(1111-4) 중 적어도 하나를 관통할 수 있다. 제1 관통 전극(1131)은 제1 절연층(1111)의 서로 다른 층에 배치된 제1 회로 패턴층(1121)들을 서로 전기적으로 연결할 수 있다. 제2 관통 전극(1132)은 제2 절연층(1112)을 관통할 수 있다. 제2 관통 전극(1132)은 제1 회로 패턴층(1121)과 제2 회로 패턴층(1122) 사이를 전기적으로 연결할 수 있다. 제3 관통 전극(1133)은 제3 절연층(1113)을 관통할 수 있다. 제3 관통 전극(1133)은 제1 회로 패턴층(1121)과 제3 회로 패턴층(1123) 사이를 전기적으로 연결할 수 있다.
제1 절연층(1111)을 관통하는 관통 홀과 제2 절연층(1112) 및 제3 절연층(1113)을 관통하는 관통 홀은 서로 다른 방식에 의해 형성될 수 있다. 예를 들어, 제1 절연층(1111)은 열 경화성 수지를 포함할 수 있다. 따라서, 제1 절연층(1111)에는 레이저 공정을 통해 관통 홀을 형성할 수 있다. 예를 들어, 제2 절연층(1112) 및 제3 절연층(1113)은 광 경화성 수지를 포함할 수 있다. 제2 절연층(1112) 및 제3 절연층(1113)에는 노광 및 현상 공정을 통해 관통 홀을 형성할 수 있다. 따라서, 일 실시 예에서의 제1 절연층(1111)을 관통하는 관통 홀과 제2 절연층(1112) 및 제3 절연층(1113)을 관통하는 관통 홀은 서로 다른 평면 형상을 가질 수 있다. 또한, 다른 실시 예에서의 제1 절연층(1111)을 관통하는 관통 홀과 제2 절연층(1112) 및 제3 절연층(1113)을 관통하는 관통 홀은 서로 동일한 평면 형상을 가질 수 있다. 따라서, 실시 예에 따라 제1 관통 전극(1131)은 제2 관통 전극(1132) 및 제3 관통 전극(1133)과 동일한 평면 형상을 가질 수 있고, 이와 다르게 서로 다른 평면 형상을 가질 수 있을 것이다. 예를 들어, 제1 관통 전극(1131)의 평면 형상은 원형 형상 또는 타원형 형상을 가질 수 있다. 그리고, 제2 관통 전극(1132) 및 제3 관통 전극(1133)은 다양한 평면 형상을 가질 수 있다.
예를 들어, 도 24의 (a)를 참조하면, 제2 관통 전극(1132) 및 제3 관통 전극(1133)의 평면 형상은 제1 관통 전극(1131)과 동일한 원형 형상 또는 타원형 형상을 가질 수 있다. 예를 들어, 도 24의 (b)를 참조하면, 제2 관통 전극(1132) 및 제3 관통 전극(1133)의 평면 형상은 제1 관통 전극(1131)과 다른 사각형 형상을 가질 수 있다. 예를 들어, 도 24의 (c)를 참조하면, 제2 관통 전극(1132) 및 제3 관통 전극(1133)의 평면 형상은 제1 관통 전극(1131)과 다른 삼각형 형상을 가질 수 있다. 즉, 제2 관통 전극(1132) 및 제3 관통 전극(1133)은 노광 및 현상 공정에 의해 형성된 관통 홀 내에 충진될 수 있다. 그리고 노광 및 현상 공정을 통해 다양한 평면 형상의 관통 홀의 형성이 가능하다. 따라서, 제2 관통 전극(1132) 및 제3 관통 전극(1133)은 제1 관통 전극(1131)과 동일한 평면 형상을 가질 수 있고, 이와 다르게 서로 다른 평면 형상을 가질 수도 있을 것이다.
제1 보호층(1141) 및 제2 보호층(1142)은 회로 기판의 최외층에 배치될 수 있다. 예를 들어, 제1 보호층(1141)은 회로 기판의 최상측에 배치될 수 있다. 예를 들어, 제1 보호층(1141)은 제2 절연층(1112) 상에 배치될 수 있다. 예를 들어, 제2 보호층(1142)은 회로 기판의 최하측에 배치될 수 있다. 제1 보호층(1141) 및 제2 보호층(1142)의 각각의 표면은 단차를 가질 수 있다. 예를 들어, 제1 보호층(1141)의 하면은 단차를 가질 수 있다. 예를 들어, 제2 보호층(1142)의 상면은 단차를 가질 수 있다. 구체적으로, 제1 보호층(1141)은 제2 절연층(1112) 상에 배치될 수 있다. 그리고 제1 보호층(1141)의 하면은 제2 절연층(1112)의 상면보다 낮게 위치하는 부분을 포함할 수 있다. 또한, 제1 보호층(1141)의 하면은 제2 회로 패턴층(1122)의 상면 및 하면보다 낮게 위치하는 부분을 포함할 수 있다. 예를 들어, 제1 보호층(1141)은 제2 절연층(1112)의 오픈 영역에 배치된 부분을 포함할 수 있다. 그리고 제1 보호층(1141)은 제2 절연층(1112)의 오픈 영역을 채우며 구비될 수 있다. 따라서, 제1 보호층(1141)의 적어도 일부는 제1 절연층(1111)과 접촉할 수 있다. 예를 들어, 제1 보호층(1141)은 제1 절연층(1111) 상에 제2 절연층(1112)을 덮으며 배치될 수 있다. 구체적으로, 제1 보호층(1141)은 캐비티(1150)와 수직으로 중첩되는 개구를 포함할 수 있다. 또한, 제1 보호층(1141)은 제2 절연층(1112)의 상면(1112US)과 접촉하는 부분을 포함할 수 있다. 또한, 제1 보호층(1141)은 제2 절연층(1112)의 외측면(112OS)과 접촉하는 부분을 포함할 수 있다. 또한, 제1 보호층(1141)은 제1 절연층(1111)의 제3 영역의 상면(111US2)과 접촉하는 부분을 포함할 수 있다. 제2 절연층(1112)의 외측면(112OS)은 외부로 노출되지 않을 수 있다. 즉, 제2 절연층(1112)의 외측면(112OS)은 제1 보호층(1141)으로 덮임에 따라 외측으로 노출되지 않을 수 있다. 따라서, 실시 예의 회로 기판의 외측면은 제1 절연층(1111)으로 구성되는 부분과, 제1 보호층(1141)으로 구성되는 부분을 포함할 수 있다. 다시 말해서, 실시 예의 회로 기판의 외측면은 제2 절연층(1112)으로 구성되는 부분을 포함하지 않을 수 있다. 이를 통해, 실시 예는 제1 보호층(1141)이 제1 절연층(1111) 상에 제2 절연층(1112)을 둘러싸며 배치될 수 있다. 따라서, 실시 예는 제2 절연층(1112) 및/또는 제2 회로 패턴층(1122)이 제1 절연층(1111)으로부터 분리되는 물리적 신뢰성 문제 및/또는 전기적 신뢰성 문제를 해결할 수 있다. 또한, 이에 대응하게, 제2 보호층(1142)은 제3 절연층(1113) 하에 배치될 수 있다. 그리고 제2 보호층(1142)의 상면은 제3 절연층(1113)의 하면보다 높게 위치하는 부분을 포함할 수 있다. 또한, 제2 보호층(1142)의 상면은 제3 회로 패턴층(1123)의 상면 및 하면보다 높게 위치하는 부분을 포함할 수 있다. 예를 들어, 제2 보호층(1142)은 제3 절연층(1113)의 오픈 영역에 배치된 부분을 포함할 수 있다. 그리고 제2 보호층(1142)은 제3 절연층(1113)의 오픈 영역을 채우며 구비될 수 있다. 따라서, 제2 보호층(1142)의 적어도 일부는 제1 절연층(1111)과 접촉할 수 있다. 예를 들어, 제2 보호층(1142)은 제1 절연층(1111) 하에 제3 절연층(1113)을 덮으며 배치될 수 있다. 또한, 제2 보호층(1142)은 제3 절연층(1113)의 하면과 접촉하는 부분, 제3 절연층(1113)의 외측면(113OS)과 접촉하는 부분, 제1 절연층(1111)의 하면과 접촉하는 부분을 포함할 수 있다. 이에 따라, 제3 절연층(1113)의 외측면(113OS)은 제2 보호층(1142)으로 덮임에 따라 외측으로 노출되지 않을 수 있다. 따라서, 실시 예의 회로 기판의 외측면은 제1 절연층(1111)으로 구성되는 부분과, 제1 보호층(1141)으로 구성되는 부분, 그리고 제2 보호층(1142)으로 구성되는 부분만을 포함할 수 있다. 다시 말해서, 실시 예의 회로 기판의 외측면은 제2 절연층(1112)으로 구성되는 부분 및 제3 절연층(1113)으로 구성되는 부분을 포함하지 않을 수 있다. 이를 통해, 실시 예는 제1 보호층(1141) 및 제2 보호층(1142)이 제1 절연층(1111) 상 및/또는 하에서 제2 절연층(1112) 및 제3 절연층(1113)을 둘러싸며 배치될 수 있다. 따라서, 실시 예는 제2 절연층(1112), 제2 회로 패턴층(1122), 제3 절연층(1113), 및 제3 회로 패턴층(1123)이 제1 절연층(1111)으로부터 분리되는 물리적 신뢰성 문제 및/또는 전기적 신뢰성 문제를 해결할 수 있다.
도 26은 제6 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 26을 참조하면, 제6 실시 예의 회로 기판은 도 21의 제1 실시 예의 회로 기판의 구조와 유사하며, 제3 절연층(1113)에 캐비티(1160)가 구비되는 점에서 제1 실시 예의 회로 기판의 구조와 상이할 수 있다.
예를 들어, 제2 절연층(1112)에 제1 캐비티(1150)가 구비될 수 있다. 또한, 제3 절연층(1113)에 제2 캐비티(1160)가 구비될 수 있다. 따라서, 제1 회로 패턴층(1121)은 제1 절연층(1111) 상에 배치되고 제1 캐비티(1150)를 통해 노출된 제1 전극 패드부(1121-1a)를 포함할 수 있다.
또한, 제1 회로 패턴층(1121)은 제1 절연층(1111) 하에 배치되고 제2 캐비티(1160)를 통해 노출된 제2 전극 패드부(1121-1b)를 포함할 수 있다.
도 27은 제7 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 27을 참조하면, 제7 실시 예에 따른 회로 기판은 제5 실시 예의 회로 기판 대비 제2 절연층의 두께, 및 제2 절연층을 관통하는 관통 전극의 두께에서 상이한 구조를 가질 수 있다.
제2 절연층(1112)은 제1 절연층(1111) 상에 배치되며, 제1 절연층(1111)과 다른 절연 물질을 포함할 수 있다. 이때, 제2 절연층(1112)의 외측면은 제1 절연층(1111)의 외측면과 단차를 가질 수 있다. 나아가, 회로 기판은 제1 절연층(1111)을 기준으로 상부 빌드업층인 제2 절연층(1112)과 하부 빌드업층인 제3 절연층(1113)이 대칭 구조를 가질 수 있다. 이를 통해, 실시 예는 회로 기판이 특정 방향으로 크게 휘어지는 것을 방지할 수 있고, 나아가, 제2 절연층(1112)과 제1 절연층(1111) 사이의 밀착력을 확보할 수 있다.
따라서, 실시 예는 제2 절연층(1112)의 두께를 종래 기술 대비 획기적으로 감소할 수 있다. 예시적으로, 종래 기술에서는 회로 기판의 휨 및 회로 기판의 각층의 밀착력 등을 확보하기 위해 제2 절연층(1112)이 일정 수준 이상의 두께를 가졌다. 따라서, 종래 기술에서는 제2 절연층(1112)을 관통하는 제2 관통 전극(1132)이 일정 수준 이상의 두께를 가졌다. 구체적으로, 종래기술에서의 제2 관통 전극(1132)의 두께는 제1 회로 패턴층(1121)의 두께 및/또는 제2 회로 패턴층(1122)의 두께보다 크다.
이에 반하여, 실시 예는 제2 절연층(1112)의 두께를 줄일 수 있고, 이를 통해 제2 절연층(1112)을 관통하는 제2 관통 전극(1132)의 두께를 줄일 수 있다. 예시적으로, 실시 예의 제2 관통 전극(1132)의 두께(T3)는 제1 회로 패턴층(1121)의 두께(T1) 및/또는 제2 회로 패턴층(1122)의 두께(T2)보다 작게 할 수 있다. 이를 통해, 실시 예는 제2 관통 전극(1132)의 두께를 줄일 수 있고, 제2 관통 전극(1132)을 경유하는 신호의 전송 거리를 줄일 수 있다. 따라서, 실시 예는 신호 전송 손실을 최소화할 수 있어 제품 신뢰성을 향상시킬 수 있다. 나아가, 실시 예는 회로 기판 및 반도체 패키지의 박형화가 가능할 수 있다.
또한, 제2 관통 전극(1132)의 두께(T3)는 제1 절연층(1111)을 관통하는 제1 관통 전극(1131)의 두께보다 작을 수 있다. 예시적으로, 제1 절연층(1111)은 유리 섬유를 포함하는 열경화성 수지일 수 있고, 또는 유리 섬유를 포함하지 않는 ABF와 같은 열경화성 수지일 수 있다. 또한, 실시 예는 상술한 구조적 특징에 의해 제2 관통 전극(1132)의 두께(T3)를 줄일 수 있고, 나아가 제2 관통 전극(1132)의 두께(T3)와 제1 관통 전극(1131)의 두께의 비율을 1:1.5 초과 내지 1.3.5 미만의 범위까지 줄일 수 있다. 이를 통해, 실시 예는 신호 전송 거리를 줄여 신호 전송 손실을 최소화할 수 있고 회로 기판 및 반도체 패키지의 박형화가 가능할 수 있다.
도 28은 제8 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 28을 참조하면, 제8 실시 예에 따른 회로 기판은 제7 실시 예의 회로 기판 대비 제1 보호층(1141)의 개구의 내벽의 경사, 및 캐비티(1150)의 내벽의 경사가 상이할 수 있다.
잠시, 제5 내지 7 실시 예를 설명하면, 제1 보호층(1141)은 캐비티(1150)와 수직 방향으로 중첩된 개구부를 구비한다. 이때, 제1 보호층(1141)의 개구부의 내벽의 경사는 캐비티(1150)의 내벽의 경사와 다를 수 있다. 예시적으로, 제1 보호층(1141)의 개구부의 내벽의 경사는 캐비티(1150)의 내벽의 경사보다 90도에 더 가까울 수 있다.
이에 반하여, 제8 실시 예의 제1 보호층(1141)의 개구부(1142T)를 형성하는 내벽(1142IS)은 제1 보호층(1141)의 상면에서 하면을 향하여 개구부(1142T)의 폭이 변화하는 경사를 가질 수 있다. 이때, 제1 보호층(1141)의 개구부(1142T)의 내벽(1142IS)은 제1 보호층(1141)의 상면에서 하면을 향하여 개구부(1142T)의 폭이 증가하는 경사를 가질 수 있다. 즉, 제1 보호층(1141)의 개구부(1142T)의 내벽(1142IS)의 경사는 제2 절연층(1112)의 캐비티(1150)의 내벽(1121IS)의 경사와 다를 수 있다. 제1 보호층(1141)의 개구부(1142T)의 내벽(1142IS)의 경사가 기울어진 방향은 제2 절연층(1112)의 캐비티(1150)의 내벽(1121IS)의 경사가 기울어진 방향과 다를 수 있다. 제1 보호층(1141)의 개구부(1142T)의 내벽(1142IS)의 경사가 기울어진 방향은 제2 절연층(1112)의 캐비티(1150)의 내벽(1121IS)의 경사가 기울어진 방향과 반대 방향일 수 있다. 따라서, 캐비티(1150) 및 개구부(1142T)를 채우는 몰딩 부재(미도시)와의 접촉 면적을 증가시킬 수 있고, 몰딩 부재가 회로 기판으로부터 박리되는 기계적 신뢰성 문제를 해결할 수 있다. 예시적으로, 개구부(1142T)의 내벽(1142IS)의 경사는 캐비티(1150)의 내벽(1112IS)의 경사가 기울어진 방향과 반대 방향으로 기울어질 수 있고, 이를 통해 몰딩 부재가 더욱 견고하게 결합되도록 하는 앵커 기능을 할 수 있다. 따라서, 실시 예는 캐비티(1150) 내에 연결 부재가 안정적으로 배치되도록 할 수 있고, 이를 통해 연결 부재가 안정적으로 동작하도록 할 수 있다.
또한, 제2 절연층(1112)의 캐비티(1150)의 내벽(1112IS)의 경사는 제2 절연층(1112)의 하면 및/또는 캐비티(1150)의 바닥면과 연결되며 제2 절연층(1112)의 상면을 향할수록 캐비티(1150)의 폭이 점진적으로 증가하는 직선의 경사를 가진 제1부(1112ISa)를 포함할 수 있다. 또한, 제2 절연층(1112)의 캐비티(1150)의 내벽(1112IS)의 경사는 제2 절연층(1112)의 상면 및/또는 제1 보호층(1141)의 개구부(1142T)의 내벽(1142IS)과 연결되며 제2 절연층(1112)의 하면을 향할수록 캐비티(1150)의 폭이 감소하는 곡선의 경사를 가진 제2부(1112ISb)를 포함할 수 있다. 이때, 제2 절연층(1112)의 캐비티(1150)의 내벽(1112IS)의 제2부(1112ISb)는 몰딩 부재를 충진하는 공정에서의 공정성을 개선할 수 있다. 예시적으로, 제2 절연층(1112)의 캐비티(1150)의 내벽(1112IS)의 제2부(1112ISb)는 몰딩액의 흐름성을 개선하여 캐비티(1150)의 내측으로 몰딩액이 더욱 용이하게 흐를 수 있도록 하고, 이를 통해 캐비티(1150) 내에 몰딩액으로 채워지지 않는 보이드가 구비되는 것을 방지할 수 있다.
도 29는 제9 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 29를 참조하면, 제9 실시 예의 회로 기판은 제5 실시 예의 회로기판 대비 제2 절연층의 층수 및 이에 따른 캐비티의 구조에 있어 상이할 수 있다.
예를 들어, 제2 절연층(1112)은 복수의 층으로 구비될 수 있다. 예를 들어, 제2 절연층(1112)은 제1 절연층(1111) 상에 배치된 제1층(1112-1) 및 제1층(1112-1) 상에 배치된 제2층(1112-2)을 포함할 수 있다. 그리고 제2 절연층(1112)에는 캐비티(1150)가 구비될 수 있다. 캐비티(1150)는 제2 절연층(1112)을 관통할 수 있다. 예를 들어, 캐비티(1150)는 제2 절연층(1112)의 제1층(1112-1)을 관통하는 제1 파트(1151) 및 제2 절연층(1112)의 제2층(1112-2)을 관통하는 제2 파트(1152)를 포함할 수 있다. 예를 들어, 제2 절연층(1112)이 복수의 층을 포함하는 경우, 캐비티(1150)는 제2 절연층(1112)의 복수의 층을 관통할 수 있다. 이때, 캐비티(1150)의 제1 파트(1151) 및 제2 파트(1152)는 개별적인 공정에서 형성될 수 있다. 예를 들어, 캐비티(1150)의 제1 파트(1151)는 제2 절연층(1112)의 제1층(1112-1)에 제1 관통 홀을 형성하는 공정에서 제1 관통 홀과 함께 형성될 수 있다. 또한, 캐비티(1150)의 제2 파트(1152)는 제2 절연층(1112)의 제2층(1112-2)에 제2 관통 홀을 형성하는 공정에서 제2 관통 홀과 함께 형성될 수 있다. 이에 따라, 캐비티(1150)의 제1 파트(1151)와 제2 파트(1152)는 서로 다른 폭을 가질 수 있다. 예를 들어, 캐비티(11150)는 복수의 측벽을 포함할 수 있다. 예를 들어, 캐비티(1150)는 제1 파트(1151)에 대응하는 제1 측벽(112-1IS)을 포함할 수 있다. 또한, 캐비티(1150)는 제2 파트(1152)에 대응하는 제2 측벽(112-2IS)을 포함할 수 있다. 그리고, 제1 측벽(1112IS)과 제2 측벽(112-2IS)은 단차를 가질 수 있다. 예를 들어, 제1 파트(1151)의 폭과 제2 파트(1152)의 폭은 서로 다를 수 있다.
이를 통해, 실시 예의 캐비티(1150)의 측벽은 계단 형상을 가질 수 있다. 이에 의해, 실시 예는 캐비티(1150)를 채우는 몰딩 부재와의 접촉 면적을 증가시킬 수 있다. 따라서, 실시 예는 몰딩 부재와 회로 기판 사이의 밀착력을 향상시킬 수 있고, 이에 의해 몰딩 부재가 회로 기판으로부터 분리되는 물리적 신뢰성 문제를 해결할 수 있다.
제2 절연층(1112)의 제1층(1112-1)의 외측면과 제2층(1112-2)의 외측면도 서로 단차를 가질 수 있다. 이를 통해, 실시 예는 제1 보호층(1141)과 제2 절연층(1112)의 제1층(1112-1) 및 제2층(1112-2) 사이의 접촉 면적을 향상시킬 수 있다. 이를 통해, 실시 예는 제2 절연층(1112)이 제1 절연층(1111)으로부터 분리되는 물리적 신뢰성 문제를 해결할 수 있다. 이때, 제3 절연층(1113)의 구조는 도 27에서 설명한 제2 절연층(1112)의 구조에 대응될 수 있다.
도 30은 제10 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 30을 참조하면, 제10 실시 예의 회로 기판은 제9 실시 예의 회로기판 대비 캐비티의 구조에 있어 상이할 수 있다.
제2 절연층(1112)은 복수의 층으로 구비될 수 있다. 예를 들어, 제2 절연층(1112)은 제1 절연층(1111) 상에 배치된 제1층(1112-1) 및 제1층(1112-1) 상에 배치된 제2층(1112-2)을 포함할 수 있다. 캐비티(1150)는 제2 절연층(1112)의 제2층(1112-2)에 선택적으로 구비될 수 있다. 예시적으로, 캐비티(1150)는 제2 절연층(1112)의 제2층(1112-2)을 관통할 수 있다. 즉, 제10 실시 예의 회로 기판에 구비된 캐비티(1150)는 제2 절연층(1112)의 복수의 층 중 일부의 층을 관통할 수 있다. 따라서, 캐비티(1150)의 바닥면을 구성하는 절연층은 유리 섬유를 포함하지 않는 제2 절연층(1112)의 일부 층일 수 있다. 따라서, 실시 예는 캐비티(1150)가 형성된 이후에 디스미어 공정을 진행하여도 유리 섬유가 노출되는 것을 방지할 수 있다.
도 31은 제11 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 31을 참조하면, 제11 실시 예의 회로 기판은 제9 실시 예의 회로기판 대비 제2 관통 전극의 구조에 있어 상이할 수 있다.
제2 절연층(1112)은 제1층(1112-1) 및 제2층(1112-1)을 포함할 수 있다. 또한, 제2 절연층(1112)의 제1층(1112-1)에는 제2 관통 전극의 제1 관통 파트(1132-1)가 배치될 수 있다. 또한, 제2 절연층(1112)의 제2층(1112-2)에는 제2 관통 전극의 제2 관통 파트(1132-2)가 배치될 수 있다.
이때, 제2 관통 전극의 제1 관통 파트(1132-1) 및 제2 관통 파트(1132-2) 각각은 제2 절연층(1112)의 제1층(1112-1) 및 제2층(1112-1) 각각을 노광 및 현상하여 형성한 관통 홀의 내부를 전도성 물질로 충진하여 구비될 수 있다. 이때, 제1 관통 파트(1132-1)의 상면은 제2 관통 파트(1132-2)의 하면과 직접 접촉할 수 있다. 예시적으로, 제1 관통 파트(1132-1)와 제2 관통 파트(1132-2) 사이에는 관통 전극의 랜드에 대응하는 패드가 구비되지 않을 수 있다. 예시적으로, 관통 홀이 레이저 공정으로 형성되는 경우, 레이저 공정에서 스토퍼 역할을 하는 랜드에 대응하는 패드가 제1 관통 파트(1132-1) 및 제2 관통 파트(1132-2) 사이에 구비되어야 한다. 이에 반하여, 실시 예는 레이저 공정 대신에 노광 및 현상 공정을 사용하여 관통 홀이 형성될 수 있고, 이를 통해 랜드에 대응하는 패드를 생략하는 것이 가능하다. 따라서, 실시 예는 제2 관통 전극이 제1 관통 파트(1132-1) 및 제2 관통 파트(1132-2) 사이에 구비되어야 하는 패드를 생략함에 따라 제조 공정을 간소화할 수 있고, 이를 통해 제품 수율을 개선할 수 있다.
즉, 제1 관통 파트(1132-1)는 상면, 하면 및 측면(1132-1S)을 구비한다. 상술한 제1 관통 파트(1132-1)의 측면(1132-1S)은 제1 관통 파트(1132-1)의 상면 및 하면을 향하여 폭이 점진적으로 감소하는 경사를 가질 수 있다. 제1 관통 파트(1132-1)의 측면(1132-1S)은 제1 관통 파트(1132-1)의 상면과 하면을 연결할 수 있다. 제2 관통 파트(1132-2)는 상면, 하면 및 측면(1132-2S)을 구비한다. 상술한 제2 관통 파트(1132-2)의 측면(1132-2S)은 제2 관통 파트(1132-2)의 상면 및 하면을 향하여 폭이 점진적으로 감소하는 경사를 가질 수 있다. 제2 관통 파트(1132-2)의 측면(1132-2S)은 제2 관통 파트(1132-2)의 상면과 하면을 연결할 수 있다.
이때, 제1 관통 파트(1132-1)의 측면(1132-1S)과 제2 관통 파트(1132-2)의 측면(1132-2S)은 수직 방향을 따라 단차를 가질 수 있다. 예시적으로, 제1 관통 파트(1132-1)의 수평 방향의 중심은 제2 관통 파트(1132-2)의 수평 방향의 중심과 어긋날 수 있다. 따라서, 실시 예는 제1 관통 파트(1132-1)와 제2 관통 파트(1132-2)의 각각의 중심이 서로 어긋나도록 하면서 이들 사이에 구비되어야 하는 패드를 생략할 수 있다. 따라서, 실시 예는 제1 관통 파트(1132-1)와 제2 관통 파트(1132-2)의 위치를 정확히 맞추지 않아도 회로 기판의 기계적 신뢰성 및/또는 전기적 신뢰성에 영향을 주지 않을 수 있으며, 이에 따라 제1 관통 파트(1132-1)와 제2 관통 파트(1132-2)의 설계 자유도를 향상시키면서 회로 기판의 기계적 신뢰성 및/또는 전기적 신뢰성을 개선할 수 있다.
도 32는 제12 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 33은 도 32의 회로 기판의 일 구성을 생략한 평면도이다.
도 32 및 33을 참조하면, 제8 실시 예의 회로 기판은 제5 실시 예의 회로 기판 대비 제2 절연층(1112)의 캐비티(1150)를 통해 노출된 제1 회로 패턴층(1121)의 구조 및 제1 관통 전극(1131)의 구조가 상이할 수 있다.
제1 회로 패턴층(1121)은 제1 절연층(1111) 상에 배치되고 캐비티(1150)와 수직으로 중첩된 제1 전극 패드(1121-1)를 포함할 수 있다. 또한, 제1 회로 패턴층(1121)은 제1 절연층(1111) 상에 배치되고 캐비티(1150)와 수직으로 중첩되지 않는 제2 전극 패드(1121-2)를 포함할 수 있다. 또한, 제1 회로 패턴층(1121)은 제1 절연층(1111) 상이 배치되고 적어도 일부가 캐비티(1150)와 수직으로 중첩된 더미 전극(1121-3)을 더 포함할 수 있다. 더미 전극(1121-3)은 캐비티(1150)와 수직으로 중첩된 제1 절연층(1111)의 제1 영역 중 제1 전극 패드(1121-1)가 배치되지 않은 영역에 배치될 수 있다. 예를 들어, 회로 기판은 제1 절연층(1111)의 제1 영역 상에 제1 전극 패드(1121-1)와 이격된 더미 전극(1121-3)을 더 포함할 수 있다. 더미 전극(1121-3)은 제1 절연층(1111)의 제1 영역의 상면(1111US1) 중 제1 전극 패드(1121-1)가 배치되지 않은 부분을 보호하는 기능을 할 수 있다. 예를 들어, 더미 전극(1121-3)은 제1 절연층(1111)의 제1 영역의 상면(1111US1)을 보호하는 보호 패턴 또는 배리어 패턴이라고도 할 수 있다. 따라서, 디스미어 공정 시에 더미 전극(1121-3)에 의해 제1 절연층(1111)의 제1 영역의 상면(1111US1)의 에칭이 발생하는 것을 방지할 수 있다. 이를 통해 실시 예는 제1 절연층(1111)의 제1 영역의 상면(1111US1)의 에칭에 의해 발생하는 구리 마이그레이션 등의 신뢰성 문제를 방지할 수 있다. 따라서, 실시 예는 회로 기판의 전기적 신뢰성을 향상시킬 수 있다.
더미 전극(1121-3)은 제1 영역의 상면(1111US1)에서 제1 전극 패드(1121-1)와 이격될 수 있다. 더미 전극(1121-3)은 제1 전극 패드(1121-1)와 제1 폭(W2)만큼 이격될 수 있다. 제1 폭(W2)은 10㎛ 내지 30㎛의 범위를 만족할 수 있다. 이에 대해서는 도 2 내지 13을 참조하여 설명하였으므로, 상세한 설명은 생략한다.
제1 절연층(1111)에는 제1 관통 전극(1131)이 배치될 수 있다. 이때, 제1 관통 전극(1131)은 복수의 관통부를 포함할 수 있다. 예를 들어, 제1 관통 전극(1131)은 제1 전극 패드(1121-1)와 수직으로 중첩되는 제1 관통부(1131-1)를 포함할 수 있다. 제1 관통부(1131-1)는 제1 전극 패드(1121-1)와 전기적으로 연결되는 신호 관통 전극일 수 있다.
또한, 제1 관통 전극(1131)은 제1 영역과 수직으로 중첩되고, 제1 관통부(1131-1)와 수평으로 이격되는 제2 관통부(1131-2)를 포함할 수 있다. 제2 관통부(1131-2)는 더미 전극(1121-3)과 수직으로 중첩될 수 있다. 예를 들어, 제2 관통부(1131-2)는 더미 전극(1121-3)과 연결되는 더미 관통 전극일 수 있다. 이때, 제2 관통부(1131-2)는 복수 개 구비될 수 있다. 예를 들어, 제2 관통부(1131-2)는 수평으로 이격되면서 하나의 더미 전극(1121-3)과 공통 연결되는 복수의 관통 파트를 포함할 수 있다.
이때, 더미 전극(1121-3)과 제2 관통부(1131-2)는 회로 기판의 방열 특성을 향상시키는 기능을 할 수 있다. 예를 들어, 더미 전극(1121-3)과 제2 관통부(1131-2)는 캐비티(1150)에 배치된 연결 부재에서 발생한 열을 회로 기판의 외부로 전달할 수 있다. 이를 통해, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 방열 특성을 향상시킬 수 있다. 따라서, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 제품 신뢰성을 향상시킬 수 있다.
도 34는 제13 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 35는 도 34의 회로 기판의 일 구성을 생략한 평면도이다.
도 34 및 35를 참조하면, 제13 실시 예의 회로 기판의 제1 회로 패턴층(1121)은 제1 영역에 배치된 제1 전극 패드(1121-1)를 포함할 수 있다. 또한, 제1 회로 패턴층(1121)은 제2 영역에 배치된 제2 전극 패드(1121-2)를 포함할 수 있다. 또한, 제1 회로 패턴층(1121)은 제1 영역에 배치되고 제1 전극 패드(1121-1)와 전기적 및 물리적으로 분리된 더미 전극(1121-3)을 포함할 수 있다. 제1 전극 패드(1121-1)와 제2 전극 패드(1121-2)는 제1 관통 전극(1131)과의 연결 없이 제1 절연층(1111) 상에서 상호 전기적 신호를 직접 주고받을 수 있다. 이를 위해, 제1 회로 패턴층(1121)은 연결 패턴(1121-4)을 포함할 수 있다. 연결 패턴(1121-4)은 제1 절연층(1111)의 제1 영역 및 제2 영역 상에 배치될 수 있다. 이때, 제1 회로 패턴층(1121)은 복수의 연결 패턴을 포함할 수 있으며, 이하에서 설명되는 연결 패턴(1121-4)은 복수의 연결 패턴 중 제1 전극 패드(1121-1)와 제2 전극 패드(1121-2)를 연결하는 연결 패턴을 의미하는 것일 수 있다. 연결 패턴(1121-4)은 제1 영역에 배치된 제1 전극 패드(1121-1)와 제2 영역에 배치된 제2 전극 패드(1121-2) 사이를 직접 연결할 수 있다. 이를 통해, 실시 예는 제1 전극 패드(1121-1)와 제2 전극 패드(1121-2) 사이의 신호 전송 거리를 줄일 수 있다. 따라서, 실시 예는 신호 전송 손실을 최소화할 수 있고, 나아가 회로 기판 및 이를 포함하는 반도체 패키지의 전기적 특성을 향상시킬 수 있다. 연결 패턴(1121-4)은 제1 영역에 배치되고 제1 전극 패드(1121-1)와 연결되는 제1 부분을 포함할 수 있다. 또한, 연결 패턴(1121-4)은 제2 영역에 배치되고 제2 전극 패드(1121-2)와 연결되는 제2 부분을 포함할 수 있다. 그리고 연결 패턴(1121-4)의 제1 및 제2부분은 서로 직접 연결될 수 있다. 따라서, 제1 전극 패드(1121-1)와 제2 전극 패드(1121-2)는 제1 관통 전극(1131)을 경유하지 않고 연결 패턴(1121-4)을 이용하여 상호 전기적 신호를 직접 주고받을 수 있다. 이를 통해, 실시 예는 제1 절연층(1111)의 제1 영역에 연결 패턴(1121-4)을 배치함에 따라 회로 기판의 회로 집적도를 향상시킬 수 있다.
연결 패턴(1121-4)은 제1 영역에서 제1 전극 패드(1121-1)와 접촉하면서 더미 전극(1121-3)과 물리적으로 분리될 수 있다. 나아가, 제1 영역의 상면(1111US1)의 전체 면적에서 50% 내지 90%의 범위, 55% 내지 85%의 범위, 또는 60% 내지 85%의 범위를 차지하는 제1 회로 패턴부는 제1 전극 패드(1121-1) 및 더미 전극(1121-3)을 포함하였다. 그리고 제1 영역의 전체 면적에서 50% 내지 90%의 범위, 55% 내지 85%의 범위, 또는 60% 내지 85%의 범위를 차지하는 제1 회로 패턴부는 제1 전극 패드(1121-1), 더미 전극(1121-3) 및 연결 패턴(1121-4)을 포함할 수 있다.
도 36 내지 41은 도 21의 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 36을 참조하면, 실시 예는 회로 기판의 내층을 제조하는 공정을 진행할 수 있다. 여기에서, 회로 기판의 내층은 제1 절연층(1111), 제1 관통 전극(1131) 및 제1 회로 패턴층(1121)을 포함할 수 있다.
다음으로, 도 37을 참조하면, 실시 예는 제1 절연층(1111) 상에 제2 절연층(1112)을 배치할 수 있다. 또한, 실시 예는 제1 절연층(1111) 하에 제3 절연층(1113)을 배치할 수 있다. 이때, 제2 절연층(1112) 및 제3 절연층(1113)은 제1 절연층(1111)과 다른 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연층(1112)과 제3 절연층(1113)은 광 경화성 수지를 포함할 수 있다.
다음으로, 도 38을 참조하면, 실시 예는 제2 절연층(1112) 및 제3 절연층(1113)을 각각 노광 및 현상하는 공정을 진행할 수 있다. 예를 들어, 실시 예는 제2 절연층(1112)을 노광 및 현상하여 제1 관통 홀(VH1), 제2 관통 홀(VH2) 및 캐비티(1150)를 형성하는 공정을 진행할 수 있다. 제2 절연층(1112)의 제1 관통 홀(VH1)은 제2 관통 전극(1132)이 배치될 영역에 대응하게 구비될 수 있다. 또한, 제2 절연층(1112)의 제2 관통 홀(VH2)은 제2 절연층(1112)의 테두리 영역을 관통할 수 있다. 이를 통해, 제2 절연층(1112)의 제2 관통 홀(VH2)을 통해 제1 절연층(1111)의 테두리 영역의 상면이 노출될 수 있다. 또한, 이에 대응하게 제3 절연층(1113)에도 제1 관통 홀(VH1) 및 제2 관통 홀(VH2)이 구비될 수 있다.
다음으로, 도 39를 참조하면, 실시 예는 제2 회로 패턴층(1122), 제2 관통 전극(1132), 제3 회로 패턴층(1123) 및 제3 관통 전극(1133)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 40을 참조하면, 실시 예는 제2 절연층(1112) 상에 제1 레지스트층(1141R)을 형성하는 공정을 진행할 수 있다. 제1 레지스트층(1141R)은 제2 절연층(1112)의 제2 관통 홀(VH2) 및 캐비티(1150)를 채우며 구비될 수 있다. 또한, 실시 예는 제3 절연층(1113) 하에 제2 레지스트층(1142R)을 형성하는 공정을 진행할 수 있다. 그리고, 제2 레지스트층(1142R)은 제3 절연층(1113)의 제2 관통 홀(VH2)을 채우며 구비될 수 있다.
이후, 도 41을 참조하면, 실시 예는 제1 레지스트층(1141R)에 캐비티(1150)와 수직으로 중첩되는 개구 및 제2 회로 패턴층(1122)과 수직으로 중첩되는 개구를 형성하여 제1 보호층(1141)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 제2 레지스트층(1142R)에 제3 회로 패턴층(1123)과 수직으로 중첩되는 개구를 형성하여 제2 보호층(1142)을 형성하는 공정을 진행할 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 제1 절연층;
    상기 제1 절연층 상에 배치된 제2 절연층; 및
    상기 제1 절연층과 상기 제2 절연층 사이에 배치된 회로 패턴층을 포함하고,
    상기 제2 절연층은 상기 제2 절연층의 상면 및 하면을 관통하는 캐비티를 구비하고,
    상기 회로 패턴층은,
    상기 캐비티의 바닥면에 배치된 전극 패드; 및
    상기 캐비티의 바닥면에 상기 전극 패드와 이격되어 배치되고, 상기 전극 패드의 외측을 감싸며 구비된 더미 전극을 포함하는, 회로 기판.
  2. 제1항에 있어서,
    상기 제1 절연층의 외측면은 상기 제2 절연층의 외측면과 단차를 가진, 회로 기판.
  3. 제2항에 있어서,
    상기 제1 절연층과 상기 제2 절연층은 서로 다른 절연물질을 포함하는, 회로 기판.
  4. 제3항에 있어서,
    상기 제2 절연층은 광경화성 수지를 포함하는, 회로 기판.
  5. 제4항에 있어서,
    상기 제2 절연층의 외측면은 상기 제1 절연층의 외측면보다 더 내측에 구비된, 회로 기판.
  6. 제2항에 있어서,
    상기 제2 절연층 상에 배치된 보호층을 더 포함하고,
    상기 보호층의 외측면은 상기 제2 절연층의 외측면과 단차를 가진, 회로 기판.
  7. 제6항에 있어서,
    상기 보호층은 상기 제2 절연층의 외측면을 덮으며 구비된, 회로 기판.
  8. 제2항에 있어서,
    상기 제2 절연층의 외측면은 상기 제2 절연층의 상면에서 상기 제2 절연층의 하면을 향하여 상기 제2 절연층의 외측폭이 감소 또는 증가하는 경사를 가진, 회로 기판.
  9. 제6항에 있어서,
    상기 보호층은 상기 캐비티와 수직 방향으로 중첩된 개구부를 구비하고,
    상기 개구부의 내벽의 경사는 상기 캐비티의 내벽의 경사와 다른, 회로 기판.
  10. 제9항에 있어서,
    상기 개구부의 내벽의 경사가 기울어진 방향은 상기 캐비티의 내벽의 경사가 기울어진 방향과 다른, 회로 기판.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008118075A (ja) * 2006-11-08 2008-05-22 Seiko Epson Corp 電子部品の実装方法、電子基板、及び電子機器
KR20100088336A (ko) * 2009-01-30 2010-08-09 삼성전기주식회사 더미패턴을 갖는 인쇄회로기판, 및 이를 포함하는 인쇄회로기판 패널 어레이
US20190131224A1 (en) * 2017-10-26 2019-05-02 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR20210046978A (ko) * 2019-10-21 2021-04-29 엘지이노텍 주식회사 인쇄회로기판, 패키지 기판 및 이의 제조 방법
KR20220069401A (ko) * 2020-11-20 2022-05-27 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008118075A (ja) * 2006-11-08 2008-05-22 Seiko Epson Corp 電子部品の実装方法、電子基板、及び電子機器
KR20100088336A (ko) * 2009-01-30 2010-08-09 삼성전기주식회사 더미패턴을 갖는 인쇄회로기판, 및 이를 포함하는 인쇄회로기판 패널 어레이
US20190131224A1 (en) * 2017-10-26 2019-05-02 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR20210046978A (ko) * 2019-10-21 2021-04-29 엘지이노텍 주식회사 인쇄회로기판, 패키지 기판 및 이의 제조 방법
KR20220069401A (ko) * 2020-11-20 2022-05-27 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법

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