WO2023229350A1 - 반도체 패키지 - Google Patents

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WO2023229350A1
WO2023229350A1 PCT/KR2023/007026 KR2023007026W WO2023229350A1 WO 2023229350 A1 WO2023229350 A1 WO 2023229350A1 KR 2023007026 W KR2023007026 W KR 2023007026W WO 2023229350 A1 WO2023229350 A1 WO 2023229350A1
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layer
metal layer
bump portion
thickness
bump
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성대현
박수진
고동혁
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엘지이노텍 주식회사
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Definitions

  • the embodiment relates to a circuit board and a semiconductor package including the same.
  • a semiconductor package has a structure in which a semiconductor chip is attached to a circuit board.
  • a semiconductor package may be provided by integrating a plurality of packages with different elements attached into one. These semiconductor packages have the advantage of being able to transmit high-speed signals through a short path as multiple devices are implemented in one package. Accordingly, semiconductor packages are being widely applied to mobile devices.
  • Flip chip packaging is a process of bonding and packaging a semiconductor chip and a circuit board by fusing solder bumps to the connection pattern of the semiconductor chip or circuit board without using additional connecting members such as wires when attaching an electronic device such as a semiconductor chip to a circuit board. This is the way to do it.
  • Korean Patent Publication No. 10-2013-0027870 proposes a structure including a bump portion with improved reliability.
  • Embodiments provide a circuit board with a new structure and a semiconductor package including the same.
  • the embodiment provides a circuit board capable of reducing the pitch between a plurality of bump portions and a semiconductor package including the same.
  • the embodiment provides a circuit board capable of improving circuit integration and a semiconductor package including the same.
  • the embodiment provides a circuit board with improved connection reliability between the pad portion of the bump portion and the bump portion, and a semiconductor package including the same.
  • the embodiment provides a circuit board that can minimize the degree of depression of the depression formed on the side of the lower region of the bump portion and a semiconductor package including the same.
  • the embodiment provides a circuit board capable of minimizing thickness deviation of a plurality of bump portions and a semiconductor package including the same.
  • a semiconductor package includes an insulating layer; a protective layer disposed on the insulating layer; a penetrating electrode penetrating the insulating layer; and a first portion disposed on the through electrode and including a bump portion penetrating the protective layer, wherein the bump portion is connected to the through electrode. and a second part disposed on the first part and protruding above the protective layer, wherein a horizontal width of the first part is equal to a horizontal width of the second part.
  • the width of the first portion in the horizontal direction is greater than the width of the top surface of the through electrode.
  • first portion and the second portion of the bump portion are formed integrally.
  • first and second parts of the bump portion are formed integrally with the through electrode.
  • the bump portion includes a plurality of metal layers, and the width of at least one of the plurality of metal layers is different from the width of at least another one.
  • the plurality of metal layers may include: a first metal layer disposed on the insulating layer, a second metal layer disposed on the first metal layer; and a third metal layer disposed on the second metal layer, wherein the width of the first metal layer is smaller than the width of the third metal layer.
  • the width of the second metal layer is larger than the width of the first metal layer.
  • the width of the third metal layer is larger than the width of the second metal layer.
  • the first metal layer is a chemical copper plating layer
  • the second metal layer is a first electrolytic plating layer
  • the third metal layer is a second electrolytic plating layer.
  • the bump portion further includes a fourth metal layer provided between the insulating layer and the first metal layer, and the width of the third metal layer is greater than the width of the fourth metal layer.
  • the fourth metal layer is a copper foil layer.
  • the first metal layer has a first thickness in the range of 0.5 ⁇ m to 1.5 ⁇ m
  • the second metal layer has a second thickness in the range of 3 ⁇ m to 5 ⁇ m
  • the third metal layer has a thickness in the range of 100 ⁇ m to 220 ⁇ m
  • the fourth metal layer has a fourth thickness in the range of 0.8 ⁇ m to 2 ⁇ m.
  • the semiconductor package further includes a pad portion disposed on the insulating layer and horizontally spaced apart from the bump portion, and the pad portion overlaps the first portion of the bump portion in the horizontal direction.
  • the pad portion includes first to third metal layers corresponding to the first to third metal layers of the bump portion.
  • the thickness of the third metal layer of the pad portion is smaller than the thickness of the third metal layer of the bump portion.
  • the semiconductor package further includes a trace disposed on the insulating layer and spaced apart from the bump portion in a horizontal direction, and the trace overlaps the first portion of the bump portion in a horizontal direction.
  • the trace includes first to third metal layers corresponding to the first to third metal layers of the bump portion.
  • the thickness of the third metal layer of the trace is smaller than the thickness of the third metal layer of the bump portion.
  • the circuit board of the embodiment includes an insulating layer, a through electrode penetrating the insulating layer, and a first circuit layer disposed on the insulating layer.
  • the first circuit layer includes a bump portion. The bump portion penetrates the protective layer disposed on the insulating layer and is provided to protrude onto the protective layer.
  • the bump portion includes a first portion disposed on the insulating layer and the through electrode and a second portion on the first portion. There is no interface between the first and second parts of the bump portion. In other words, the first part and the second part are formed integrally with each other. Furthermore, the through electrode is formed integrally with the first and second portions of the bump portion. In other words, there is no interface between the penetrating electrode and the bump portion.
  • the bump portion of the embodiment no additional layer is disposed between the first portion and the second portion. Specifically, the bump portion does not have a seed layer between the first part and the second part.
  • the embodiment can improve physical and electrical connectivity between the first and second parts of the bump portion.
  • the bump portion of the embodiment is formed integrally with the through electrode, thereby further improving electrical and physical reliability.
  • the pad portion and the bump portion are formed through separate plating processes. Accordingly, the comparative example had problems in which mutual electrical and physical connectivity was deteriorated and signal transmission loss increased. Furthermore, the comparative example had a structure in which a seed layer was additionally disposed between the bump portions of the pad portion, and had a problem in that the overall reliability of the bump portion was deteriorated due to a problem with the physical reliability of the seed layer.
  • the embodiment has a structure in which the penetrating electrode, the first portion of the bump portion, and the second portion of the bump portion are formed integrally with each other. Accordingly, the embodiment can improve electrical and physical connectivity between the penetrating electrode and the bump portion. Accordingly, the embodiment can improve the physical reliability and electrical reliability of the circuit board.
  • the bump portion of the embodiment includes a first metal layer, a second metal layer, and a third metal layer.
  • the second metal layer is a first electrolytic plating layer formed by electroplating the first metal layer as a seed layer
  • the third metal layer is a second electrolytic plating layer formed by electroplating the first metal layer and the second metal layer as a seed layer.
  • the embodiment can minimize the depth of the depression that occurs in the seed layer etching process performed after the circuit layer is formed.
  • the second metal layer is an electrolytic plating layer and may have higher strength than the first metal layer.
  • the second metal layer can function as a barrier layer that minimizes the depth of depressions that occur on the side of the first metal layer during the etching process.
  • the second metal layer may function to prevent the third metal layer from being deformed during the etching process.
  • the depth of the depression formed on the lower side of the bump portion can be minimized by the bump portion further including a second metal layer. Accordingly, the embodiment can improve the physical reliability and electrical reliability of the bump portion.
  • the third metal layer of the bump portion is electroplated using not only the first metal layer but also the second metal layer as a seed layer. Accordingly, the embodiment can minimize the thickness difference between the plurality of bump parts included in the circuit board.
  • plating of the bump portion is performed using only the chemical copper plating layer as a seed layer.
  • the bump portion has a thickness of 100 ⁇ m or more. Accordingly, when plating a metal layer with a thickness of 100 ⁇ m or more, it is difficult to proceed with a plating process with a uniform thickness in the entire area using only the chemical copper plating layer. Accordingly, in the circuit board of the comparative example, the deviation of the thickness of each bump portion compared to the average value of the thickness of the plurality of bump portions exceeded 30%. For example, when the average value is 100 ⁇ m, the thickness of at least one of the plurality of bump parts is less than 70 ⁇ m or exceeds 130 ⁇ m.
  • the circuit board of the comparative example is subjected to a plating process to have a thickness greater than the target thickness in order to match the thickness of each bump portion.
  • the comparative example had the problem that a polishing process must be included to uniformize the thickness while finally adjusting the thickness of the bump portion to the target thickness, and the polishing process time increases.
  • electrolytic plating of the third metal layer of the bump portion is performed using not only the first metal layer of the bump portion but also the second metal layer as a seed layer. Accordingly, the embodiment can minimize the thickness difference between the plurality of bump parts. Accordingly, in the embodiment, the plating process may be performed under the condition that the bump portion has a thickness corresponding to the target thickness. As a result, the embodiment can omit the polishing process or dramatically shorten the polishing process time.
  • FIG. 1 is a cross-sectional view showing a circuit board according to a comparative example.
  • Figure 2 is a cross-sectional view showing a circuit board according to an embodiment.
  • Figure 3 is a cross-sectional view showing the layer structure of the bump portion of the first circuit layer in the first embodiment.
  • Figure 4 is a cross-sectional view showing the layer structure of the pad of the first circuit layer in the first embodiment.
  • Figure 5 is a cross-sectional view showing the layer structure of the trace of the first circuit layer in the first embodiment.
  • Figure 6 is a cross-sectional view showing the layer structure of the second circuit layer in the embodiment.
  • Figure 7 is a cross-sectional view showing the layer structure of the bump portion of the first circuit layer in the second embodiment.
  • FIG. 8 is an enlarged view of area A of FIG. 7 according to the first embodiment.
  • FIG. 9 is an enlarged view of area A of FIG. 7 according to the second embodiment.
  • Figure 10 is a diagram showing a semiconductor package according to an embodiment.
  • 11 to 22 are cross-sectional views showing the manufacturing method of the circuit board shown in FIG. 2 in process order.
  • the terms used in the embodiments of the present invention are for describing the embodiments and are not intended to limit the present invention.
  • the singular may also include the plural unless specifically stated in the phrase, and when described as “and at least one (or more than one) of B and C,” it can be combined with A, B, and C. It can contain one or more of all possible combinations.
  • first, second, A, B, (a), and (b) may be used. These terms are only used to distinguish the component from other components, and are not limited to the essence, sequence, or order of the component.
  • a component when a component is described as being 'connected', 'coupled' or 'connected' to another component, the component is not only directly connected, coupled or connected to the other component, but also is connected to the other component. It may also include cases where other components are 'connected', 'coupled', or 'connected' by another component between them.
  • “above” or “below” refers not only to cases where two components are in direct contact with each other, but also to one This also includes cases where another component described above is formed or placed between two components.
  • top (above) or bottom (bottom), it can include the meaning of not only the upward direction but also the downward direction based on one component.
  • FIG. 1 is a cross-sectional view showing a circuit board according to a comparative example.
  • the circuit board includes an insulating layer 10.
  • the first circuit pattern 20 is disposed on the upper surface of the insulating layer 10, and the second circuit pattern 30 is disposed on the lower surface of the insulating layer 10.
  • the first circuit pattern 20 includes a pad.
  • circuit board of the comparative example includes a penetrating electrode that penetrates the insulating layer 10.
  • a protective layer 50 having an opening overlapping in a vertical direction with the upper surface of the pad of the first circuit pattern 20 is disposed on the upper surface of the insulating layer 10.
  • a bump 70 is disposed on the pad of the first circuit pattern 20.
  • the bump 70 has a certain height or thickness and protrudes on the pad of the first circuit pattern 20. Therefore, it is difficult to form the bump 70 using electroless plating.
  • the seed layer 60 is disposed between the bump 70 and the pad of the first circuit pattern 20.
  • the seed layer 60 is a chemical copper plating layer.
  • the seed layer 60 is disposed on the upper surface of the pad of the first circuit pattern 20 and the inner wall of the protective layer 50, respectively.
  • the comparative example has a structure in which the seed layer 60 is disposed between the bump 70 and the pad of the first circuit pattern 20. Accordingly, the comparative example had the problem that an additional process of forming the seed layer 60 had to be performed, resulting in a complicated manufacturing process or an increase in manufacturing time.
  • the circuit board of the comparative example has a structure in which the seed layer 60 is disposed between the pad and the bump 70, whereby the bump layer has a porous fine structure.
  • the porous structure has a low density of metal, and accordingly, there is a problem of cracks occurring in the porous seed layer 60 due to external impact or other physical forces.
  • the bump 70 is destroyed due to the occurrence of the crack, thereby drastically reducing product reliability and durability.
  • the comparative example has a problem in that the reliability of the connection between the pad and the bump 70 is reduced due to the structure in which the seed layer 60 is arranged.
  • the bump 70 of the comparative example is disposed on the pad with a width smaller than the width of the pad. Accordingly, the pitch between the plurality of bumps corresponds to the pitch between the plurality of pads respectively connected to the plurality of bumps. And the pitch between the plurality of pads corresponds to the pitch between the plurality of through electrodes connected thereto.
  • comparative examples include the tolerance in the process of forming the bump 70, the tolerance in the process of forming the pad of the first circuit pattern 20, and the process of forming the through hole of the through electrode 40.
  • the pitch between the through electrodes, the pitch between the pads, and the pitch between the bumps are determined by considering all the tolerances in . Accordingly, the comparative example has limitations in reducing the pitch between a plurality of bumps.
  • the bump 70 is plated using the seed layer 60 separately disposed on the pad of the first circuit pattern 20.
  • the comparative example has a problem in which the thickness variation between the plurality of bumps 70 is large. Therefore, the comparative example has a problem in that a polishing process must be performed to match the thickness of the plurality of bumps.
  • the embodiment improves circuit integration by reducing the pitch between a plurality of bump portions (posts), improves connection reliability between the pad portion of the bump portion and the bump portion, and minimizes the degree of depression of the depression formed on the side of the lower region.
  • a circuit board capable of minimizing the thickness deviation of a plurality of bump portions and a semiconductor package including the same are provided.
  • the electronic device includes a main board (not shown).
  • the main board may be physically and/or electrically connected to various components.
  • the main board may be connected to the semiconductor package of the embodiment.
  • Various chips may be mounted on the semiconductor package.
  • the semiconductor package may include various devices or chips.
  • the device or chip may include memory chips such as volatile memory (e.g., DRAM), non-volatile memory (e.g., ROM), flash memory, a central processor (e.g., CPU), a graphics processor (e.g., GPU), and digital signals.
  • It may include application processor chips such as processors, cryptographic processors, microprocessors, and microcontrollers, and logic chips such as analog-to-digital converters and application-specific ICs (ASICs).
  • ASICs application-specific ICs
  • the device or chip may include active devices and passive devices.
  • the active device refers to a device that actively utilizes the nonlinear part of signal characteristics.
  • a passive device refers to a device that does not use nonlinear signal characteristics even though both linear and nonlinear signal characteristics exist.
  • active devices may include transistors and IC semiconductor devices, and passive devices may include condensers, resistors, and inductors.
  • the passive element may increase the signal processing speed of the semiconductor chip, which is the active element, or may perform a filtering function.
  • the chip may be a wireless communication chip that can be used for Wi-Fi or 5G communication.
  • Chip Scale Package (CSP), Flip Chip-Chip Scale Package (FC-CSP), Flip Chip Ball Grid Array (FC-BGA), Package On Package (POP), and SIP ( System In Package), but is not limited to this.
  • CSP Chip Scale Package
  • FC-CSP Flip Chip-Chip Scale Package
  • FC-BGA Flip Chip Ball Grid Array
  • POP Package On Package
  • SIP System In Package
  • the electronic device includes a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, and a computer. ), monitor, tablet, laptop, netbook, television, video game, smart watch, automotive, etc.
  • a smart phone a personal digital assistant
  • a digital video camera a digital still camera
  • a network system a network system
  • a computer a computer.
  • monitor tablet, laptop, netbook, television, video game, smart watch, automotive, etc.
  • it is not limited to this, and of course, it can be any other electronic device that processes data.
  • Figure 2 is a cross-sectional view showing a circuit board according to an embodiment.
  • the circuit board 100 allows at least one chip to be attached. Additionally, the circuit board 100 of the embodiment can be attached to the main board of an electronic device. Mainboard may refer to the motherboard of an electronic device.
  • the number of chips mounted on the circuit board 100 may be one, or alternatively, there may be two or more chips.
  • one processor chip may be mounted on the circuit board 100.
  • at least two processor chips performing different functions may be mounted on the circuit board 100.
  • one processor chip and one memory chip may be mounted on the circuit board 100.
  • at least two processor chips and at least one memory chip that perform different functions may be mounted on the circuit board 100.
  • the circuit board 100 includes an insulating layer 110.
  • the circuit board 100 of the embodiment may be a core board.
  • the circuit board 100 may include a second insulating layer 112 of the core layer.
  • the circuit board 100 may have a structure in which a plurality of insulating layers having a mutually symmetrical structure are stacked on top and bottom of the second insulating layer 112 .
  • the embodiment is not limited to this.
  • a plurality of insulating layers having an asymmetric structure may be disposed on the upper and lower portions of the second insulating layer 112 .
  • the circuit board 100 of the embodiment is a core board, and accordingly, the second insulating layer 112 is a core layer.
  • the embodiment is not limited to this.
  • the circuit board 100 of the embodiment may be a coreless board that does not include a core layer.
  • the structural feature of the circuit board 100 of the embodiment is in the outermost circuit layer of the circuit board 100. In the following, the description will focus on the structure of the outermost circuit layer of the circuit board 100 of the embodiment.
  • the structure of the outermost circuit layer 120 of the circuit board 100 described below can be applied to a core board, and, differently, to a coreless board.
  • the structure of the outermost circuit layer 120 may be applicable not only to the laminated structure of a general circuit board, but also to a circuit board with an Embedded Trace Substrate (ETS) structure.
  • ETS Embedded Trace Substrate
  • the circuit board 100 of the embodiment includes an insulating layer 110.
  • the insulating layer 110 may include a first insulating layer 111, a second insulating layer 112, and a third insulating layer 113 from the top.
  • the second insulating layer 112 may refer to an inner insulating layer disposed on the inner layer among the plurality of insulating layers of the circuit board 100.
  • the second insulating layer 112 may include prepreg.
  • the first insulating layer 111 is shown in the drawing as having a one-layer structure, it is not limited thereto.
  • the first insulating layer 111 may have a multilayer structure.
  • the circuit board 100 may have a layer structure of four or more layers.
  • the first insulating layer 111 corresponding to the inner insulating layer of the circuit board 100 may have a plurality of layer structure based on the total number of layers of the circuit board 100.
  • the first insulating layer 111 may be disposed on the second insulating layer 112.
  • the first insulating layer 111 may be disposed on the upper surface of the second insulating layer 112.
  • the first insulating layer 111 may refer to the first outermost insulating layer in the insulating layer 110 of the circuit board 100.
  • the first insulating layer 111 may represent an insulating layer disposed on the uppermost side of the insulating layer 110 of the circuit board 100.
  • the first insulating layer 111 may provide a mounting area where a chip is mounted, or a coupling area where an external substrate, such as a main board of an electronic device, is connected.
  • the third insulating layer 113 may be disposed on the lower surface of the second insulating layer 112.
  • the third insulating layer 113 may refer to the second outermost insulating layer in the insulating layer 110 of the circuit board 100.
  • the third insulating layer 113 may represent an insulating layer disposed on the lowermost side of the insulating layer 110 of the circuit board 100.
  • the first insulating layer 111 and the third insulating layer 113 may be rigid or flexible.
  • the first insulating layer 111 and the third insulating layer 113 may include glass or plastic.
  • the first insulating layer 111 and the third insulating layer 113 may include chemically strengthened/semi-strengthened glass such as soda lime glass or aluminosilicate glass.
  • the first insulating layer 111 and the third insulating layer 113 are made of polyimide (PI), polyethylene terephthalate (PET), propylene glycol (PPG), polycarbonate (PC), etc. It may contain reinforced or soft plastic.
  • the first insulating layer 111 and the third insulating layer 113 may include sapphire.
  • the first insulating layer 111 and the third insulating layer 113 may include an optically isotropic film.
  • the first insulating layer 111 and the third insulating layer 113 are made of COC (Cyclic Olefin Copolymer), COP (Cyclic Olefin Polymer), wide isotropic polycarbonate (polycarbonate, PC), or wide isotropic polymethyl methacrylate. (PMMA), etc. may be included.
  • the first insulating layer 111 and the third insulating layer 113 may be formed of a material containing an inorganic filler and an insulating resin.
  • the first insulating layer 111 and the third insulating layer 113 may include a structure in which an inorganic filler such as silica or alumina is dispersed in a thermosetting resin such as an epoxy resin or a thermoplastic resin such as polyimide.
  • the first insulating layer 111 and the third insulating layer 113 are made of ABF (Ajinomoto Build-up Film), FR-4, BT (Bismaleimide Triazine), PID (Photo Imagable Dielectric resin), BT, etc. It can be included.
  • first insulating layer 111 and the third insulating layer 113 may have a partially curved surface and be curved. That is, the first insulating layer 111 and the third insulating layer 113 may be partially flat and partially curved and curved. In detail, the first insulating layer 111 and the third insulating layer 113 may have curved ends or may have surfaces with random curvature and may be curved.
  • first insulating layer 111 and the third insulating layer 113 may be flexible substrates with flexible characteristics. Additionally, the first insulating layer 111 and the third insulating layer 113 may be curved or bent substrates.
  • Each of the first insulating layer 111 and the third insulating layer 113 may have a thickness ranging from 10 ⁇ m to 60 ⁇ m.
  • each of the first insulating layer 111 and the third insulating layer 113 may have a thickness ranging from 12 ⁇ m to 50 ⁇ m. More preferably, each of the first insulating layer 111 and the third insulating layer 113 may have a thickness of 15 ⁇ m to 40 ⁇ m.
  • the circuit layer included in the circuit board 100 may not be stably protected.
  • the thickness of the circuit board 100 may increase, thereby increasing the thickness of the semiconductor package. .
  • the thickness of the circuit layer and the thickness of the through electrode may increase correspondingly.
  • the thickness of the circuit layer and the thickness of the through electrode increase, it is difficult to implement miniaturization, and the degree of circuit integration may decrease, and the signal transmission distance may increase, resulting in increased signal transmission loss.
  • the circuit board 100 of the embodiment includes a circuit layer disposed on the insulating layer 110.
  • the circuit board 100 may include a first circuit layer 120 disposed on the top of the first insulating layer 111.
  • the circuit board 100 may include a second circuit layer 130 disposed between the lower surface of the first insulating layer 111 and the upper surface of the second insulating layer 112.
  • the circuit board 100 may include a third circuit layer 140 disposed between the lower surface of the second insulating layer 112 and the upper surface of the third insulating layer 113.
  • the circuit board 100 may include a fourth circuit layer 150 disposed on the lower surface of the third insulating layer 113.
  • the first circuit layer 120, the second circuit layer 130, the third circuit layer 140, and the fourth circuit layer 150 are formed using the additive process, which is a typical printed circuit board manufacturing process. This is possible using subtractive process, MSAP (Modified Semi Additive Process), and SAP (Semi Additive Process) methods, and detailed descriptions are omitted here.
  • MSAP Modified Semi Additive Process
  • SAP Semi Additive Process
  • the first circuit layer 120 may refer to a circuit layer disposed on the first outermost layer of the circuit board 100.
  • the fourth circuit layer 140 may refer to a circuit layer disposed on the second outermost layer of the circuit board 100.
  • the first circuit layer 120 may have a structure that protrudes above the top surface of the first insulating layer 111. Additionally, the fourth circuit layer 140 may have a structure that protrudes below the lower surface of the third insulating layer 113.
  • the embodiment is not limited to this.
  • one of the first circuit layer 120 and the fourth circuit layer 140 (preferably the fourth circuit layer) is an insulating layer. It may have a structure embedded in the surface.
  • the first circuit layer 120 may be divided into a plurality of circuit patterns according to function.
  • the first circuit layer 120 may include a first circuit pattern 121, a second circuit pattern 122, and a third circuit pattern 123.
  • the first circuit pattern 121 functions as a metal bump for coupling an external board (eg, a main board of an electronic device) to the circuit board 100 . Accordingly, the first circuit pattern 121 may also be referred to as a ‘bump portion’. Hereinafter, the first circuit pattern 121 will be described as a 'bump portion'.
  • the second circuit pattern 122 functions as a mounting pad for mounting a chip on the circuit board 100. Accordingly, the second circuit pattern 122 may also be referred to as a ‘pad.’ Hereinafter, the second circuit pattern 122 will be described as a 'pad'.
  • the third circuit pattern 123 is connected to at least one of the first circuit pattern 121 and the second circuit pattern 122 and functions as a trace that functions as a wiring. Accordingly, the third circuit pattern 123 may also be referred to as a 'trace'. Hereinafter, the third circuit pattern 123 will be described as a 'trace'.
  • the bump portion 121 may have a different thickness from the pad 122 and the trace 123.
  • the bump portion 121 may be larger than the thickness of the pad 122 and the trace 123.
  • the pad 122 and the trace 123 may have the same thickness.
  • the same thickness may mean that the thickness difference between the pad 122 and the trace 123 is 5 ⁇ m or less, 4 ⁇ m or less, 3 ⁇ m or less, 2 ⁇ m or less, or 1 ⁇ m or less.
  • the thickness of the bump portion 121 may be three times or more than the thickness of the pad 122 or the trace 123.
  • the thickness of the bump portion 121 may be 5 times or more than the thickness of the pad 122 or the trace 123.
  • the thickness of the bump portion 121 may be 7 times or more than the thickness of the pad 122 or the thickness of the trace 123.
  • the thickness of the bump portion 121 may be 10 times or more than the thickness of the pad 122 or the thickness of the trace 123.
  • the thickness of the bump portion 121 is greater than the thickness of the pad 122 or the trace 123 because the number of metal layers constituting the bump portion 121 constitutes the pad 122 or the trace 123. It does not mean that there are more than the number of metal layers. In other words, the number of metal layers constituting the bump portion 121 is the same as the number of metal layers constituting the pad 122 or the trace 123. That is, the layer structure of the bump portion 121 is the same as that of the pad 122 or the trace 123. However, the thickness of any one of the metal layers constituting the bump portion 121 is greater than the thickness of the corresponding metal layer of the pad 122 or the trace 123.
  • the thickness of the bump portion 121 is greater than the thickness of the pad 122 or the trace 123.
  • the bump portion 121 can be divided into a plurality of parts.
  • the bump portion 121 may be divided into a first portion 121P and a second portion 121B based on the thickness direction.
  • the division of the first part 121P and the second part 121B does not mean a layer division.
  • the first part 121P and the second part 121B are one component formed integrally with each other, and may be simply divided based on the pad 122 or the trace 123.
  • the first part 121P of the bump part 121 may mean a pad part of the bump part 121.
  • the first portion 121P of the bump portion 121 may have a thickness corresponding to the thickness of the pad 122 or the trace 123.
  • the second part 121B of the bump part 121 is disposed on the first part 121P of the bump part 121.
  • the second portion 121B of the bump portion 121 may be referred to as a bump portion of the bump portion 121.
  • the bump portion 121 may be larger than the thickness of the pad 122 or the trace 123 by the thickness of the second portion 121B.
  • the bump portion 121 may be formed through a plating process separate from the pad 122 or the trace 123.
  • the first portion 121P of the bump portion 121 may be formed in the plating process of the pad 122 or the trace 123, and an additional plating process may be performed to form the bump portion 121 integral with the first portion 121P.
  • the second part 121B may be formed.
  • the bump portion 121 of the embodiment does not have an additional layer disposed between the first portion 121P and the second portion 121B. Specifically, the bump portion 121 does not have a seed layer between the first portion 121P and the second portion 121B.
  • the embodiment can improve physical and electrical connectivity between the first part 121P and the second part 121B of the bump portion 121.
  • the widths of the first portion 121P and the second portion 121B of the bump portion 121 may correspond to each other.
  • the width of the first part 121P may mean the width at a position that does not horizontally overlap the depression (121U in FIG. 22) included in the lower area of the first part 121P.
  • the embodiment may determine the pitch between the plurality of bump parts 121a and 121b based on the pitch of the second part 121B of the bump part 121.
  • the second circuit layer 130, third circuit layer 140, and fourth circuit layer 150 may have a different layer structure from the first circuit layer 120.
  • the number of metal layers of the second circuit layer 130, the third circuit layer 140, and the fourth circuit layer 150 may be different from the number of metal layers of the first circuit layer 120.
  • the number of metal layers of the second circuit layer 130, the third circuit layer 140, and the fourth circuit layer 150 may be smaller than the number of metal layers of the first circuit layer 120.
  • the first circuit layer 120, the second circuit layer 130, the third circuit layer 140, and the fourth circuit layer 150 each include a metal layer corresponding to a seed layer.
  • the number of seed layers of the second circuit layer 130, the third circuit layer 140, and the fourth circuit layer 150 may be smaller than the number of seed layers of the first circuit layer 120.
  • the fourth circuit layer 150 is the second outermost circuit layer of the circuit board, and may be formed together with the first circuit layer 120. Accordingly, in order to improve fairness, the embodiment may have the fourth circuit layer 150 have a layer structure corresponding to the first circuit layer 120.
  • the first circuit layer 120, the second circuit layer 130, the third circuit layer 140, and the fourth circuit layer 150 are gold (Au), silver (Ag), platinum (Pt), and titanium (Ti). ), tin (Sn), copper (Cu), and zinc (Zn).
  • the first circuit layer 120, the second circuit layer 130, the third circuit layer 140, and the fourth circuit layer 150 are made of gold (Au), silver (Ag), and platinum ( It may be formed of a paste or solder paste containing at least one metal material selected from Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn).
  • the first circuit layer 120, the second circuit layer 130, the third circuit layer 140, and the fourth circuit layer 150 may be formed of copper (Cu), which is relatively inexpensive.
  • the second circuit layer 130, third circuit layer 140, and fourth circuit layer 150 may have a thickness ranging from 5 ⁇ m to 20 ⁇ m.
  • the second circuit layer 130, third circuit layer 140, and fourth circuit layer 150 may have a thickness ranging from 6 ⁇ m to 17 ⁇ m.
  • the second circuit layer 130, third circuit layer 140, and fourth circuit layer 150 may have a thickness ranging from 7 ⁇ m to 13 ⁇ m.
  • resistance may increase. If the thickness of the second circuit layer 130, third circuit layer 140, and fourth circuit layer 150 exceeds 20 ⁇ m, it is difficult to miniaturize the circuit, and the circuit integration degree may decrease accordingly.
  • the pad 122 and the trace 123 of the first circuit layer 120 have a thickness corresponding to the thickness of the second circuit layer 130, the third circuit layer 140, and the fourth circuit layer 150. You can have it.
  • the bump portion 121 of the first circuit layer 120 is the thickness of the pad 122, the trace 123, the second circuit layer 130, the third circuit layer 140, and the fourth circuit layer 150. It can be bigger than
  • the thickness of the bump portion 121 of the first circuit layer 120 may exceed 100 ⁇ m.
  • the thickness of the bump portion 121 of the first circuit layer 120 may exceed 120 ⁇ m.
  • the thickness of the bump portion 121 of the first circuit layer 120 may exceed 140 ⁇ m.
  • the thickness of the bump portion 121 of the first circuit layer 120 may exceed 160 ⁇ m.
  • the thickness of the bump portion 121 of the first circuit layer 120 may exceed 200 ⁇ m.
  • the thickness of the bump portion 121 of the first circuit layer 120 may satisfy the range of 100 ⁇ m to 220 ⁇ m. Preferably, the thickness of the bump portion 121 of the first circuit layer 120 may satisfy the range of 110 ⁇ m to 215 ⁇ m. More preferably, the thickness of the bump portion 121 of the first circuit layer 120 may satisfy the range of 115 ⁇ m to 210 ⁇ m.
  • the thickness of the bump portion 121 of the first circuit layer 120 is less than 100 ⁇ m, an external substrate (for example, a main board of an electronic device) may not be stably coupled to the first bump portion 121. there is.
  • an external substrate for example, a main board of an electronic device
  • the rigidity of the bump portion 121 may decrease, and as a result, the external substrate may collapse when combined. The same reliability issues may occur.
  • the thickness difference between the plurality of bump portions increases, and accordingly, the time for the polishing process may increase.
  • the thickness of the bump portion 121 of the first circuit layer 120 exceeds 220 ⁇ m, the thickness of the circuit board 100 and the thickness of the semiconductor package may increase.
  • the circuit board of the embodiment may include a penetrating electrode.
  • the penetrating electrode may penetrate the insulating layer 110.
  • the through electrode includes a first through electrode 160 that penetrates the first insulating layer 111.
  • the through electrode includes a second through electrode 170 that penetrates the second insulating layer 112.
  • the through electrode includes a third through electrode 180 that penetrates the third insulating layer 113.
  • the first through electrode 160, the second through electrode 170, and the third through electrode 180 may be disposed in through holes penetrating each insulating layer.
  • the first through electrode 160, the second through electrode 170, and the third through electrode 180 can be formed by filling through holes with a conductive material.
  • the through hole may be formed by any one of mechanical, laser, and chemical processing. Through holes can be formed through machining methods such as milling, drilling, and routing. Additionally, the through hole can use UV or CO 2 laser methods. Additionally, the first through hole may be formed using a chemical processing method using chemicals including minosilane, ketones, etc.
  • a first through electrode 160, a second through electrode 170, and a third through electrode 180 may be formed.
  • the filling of the conductive material can be performed using any one of electroless plating, electrolytic plating, screen printing, sputtering, evaporation, ink jetting, and dispensing, or a combination of these methods. .
  • a plurality of first through electrodes 160 may be formed within the first insulating layer 111 to be spaced apart in the horizontal direction.
  • the first through electrode 160 may overlap the first circuit layer 120 in the vertical direction. Additionally, the first through electrode 160 may include a 1-1 through electrode 160a that overlaps the bump portion 121 of the first circuit layer 120 in the vertical direction. Additionally, the first through electrode 160 may include a 1-2 through electrode 160b that overlaps the pad 122 of the first circuit layer 120 in the vertical direction.
  • the first through electrode 160 is formed integrally with the first circuit layer 120. This is because the filling of the inside of the through hole penetrating the first insulating layer 111 and the plating process for forming the circuit layer on the first insulating layer 111 are carried out simultaneously.
  • the pad 122 may be formed integrally with the first and second through electrodes 160b.
  • being formed integrally may mean that at least one metal layer constituting the pad 122 and at least one metal layer constituting the first and second through electrodes are plating layers formed through a single plating process.
  • the bump portion 121 may be formed integrally with the 1-1 through electrode 160a.
  • the second part 121B corresponding to the bump part of the bump part 121 is formed integrally with the first part 121P corresponding to the pad part of the bump part 121.
  • the first portion 121P of the bump portion 121 is formed integrally with the 1-1 through electrode 160a.
  • the second portion 121B of the bump portion 121 is formed integrally with the 1-1 through electrode 160a.
  • the through electrode and the pad of the bump portion are formed integrally with each other, the through electrode and the bump of the bump portion are separated metal layers by a separate process. Accordingly, in the comparative example, mutual electrical and physical connectivity was deteriorated and signal transmission loss was increased.
  • the embodiment has a structure in which the 1-1 through electrode 160a, the first part 121P of the bump part 121, and the second part 121B of the bump part 121 are formed integrally with each other. Accordingly, the embodiment can improve electrical and physical connectivity between the 1-1 through electrode 160a and the bump portion 121. Accordingly, the embodiment can improve the physical reliability and electrical reliability of the circuit board.
  • the circuit board 100 of the embodiment includes a protective layer.
  • the first protective layer 195 is disposed on the upper surface of the first insulating layer 111.
  • the first protective layer 195 includes at least one opening.
  • the first protective layer 195 includes an opening that overlaps the bump portion 121 of the first circuit layer 120 in the vertical direction.
  • the width of the opening of the first protective layer 195 may be the same as the width of the bump portion 121.
  • the width of the opening of the first protective layer was larger or smaller than the width of the bump portion. This is because it is difficult to make the width of the opening of the first protective layer and the width of the bump portion substantially the same due to tolerances in the exposure and development process of the first protective layer. Accordingly, in the comparative example, the width of the opening of the first protective layer was increased or the width of the bump portion was increased in consideration of tolerance. Accordingly, in the comparative example, there was a limit to reducing the pitch between the plurality of bump parts.
  • the first protective layer 195 is formed after the bump portion 121 is formed to a certain thickness. Accordingly, in the embodiment, the width of the bump portion 121 and the width of the opening of the first protective layer 195 may be substantially the same. Through this, the embodiment can further reduce the pitch between the plurality of bump portions. Accordingly, the embodiment can improve the circuit integration of the circuit board.
  • the circuit board 100 may further include a second protective layer 195 disposed on the lower surface of the third insulating layer 113.
  • the first protective layer 195 and the second protective layer 195 may include an insulating material.
  • the first protective layer 195 and the second protective layer 195 may include various materials that can be applied and then hardened by heating to protect the surfaces of the insulating layer and the circuit layer.
  • the first protective layer 195 and the second protective layer 195 may be a solder resist layer containing an organic polymer material.
  • the first protective layer 195 and the second protective layer 195 may include an epoxy acrylate-based resin.
  • the first protective layer 195 and the second protective layer 195 may include resin, curing agent, photoinitiator, pigment, solvent, filler, additive, acrylic monomer, etc.
  • the embodiment is not limited to this, and the first protective layer 195 and the second protective layer 195 may be any one of a photo solder resist layer, a cover-lay, and a polymer material. .
  • the thickness of the first protective layer 195 and the second protective layer 195 may be 1 ⁇ m to 20 ⁇ m.
  • the thickness of the first protective layer 195 and the second protective layer 195 may be 1 ⁇ m to 15 ⁇ m.
  • the first protective layer 195 and the second protective layer 195 may have a thickness of 5 ⁇ m to 20 ⁇ m.
  • the circuit board is shown as including a first protective layer 195 and a second protective layer 195, but the circuit board is not limited thereto.
  • At least one of the first protective layer 195 and the second protective layer 195 may be omitted.
  • the first protective layer 195 may be omitted from the circuit board 100 of FIG. 2. Accordingly, the top surface of the first insulating layer 111 and the top surface and side surfaces of the first circuit layer 120 may be exposed to the outside of the circuit board 100. Also, at least a portion of the top surface of the first insulating layer 111 and the top surface and side surfaces of the first circuit layer 120 may be covered by a molding layer in the semiconductor package process.
  • a surface treatment layer may be disposed on the first circuit layer 120 of the circuit board 100.
  • a surface treatment layer may be disposed on the upper surface of at least one of the bump portion 121 and the pad 122 of the first circuit layer 120.
  • the surface treatment layer may be formed to prevent corrosion and oxidation of the circuit layer and to increase solderability.
  • the surface treatment layer may be an Organic Solderability Preservative (OSP) layer.
  • OSP Organic Solderability Preservative
  • the surface treatment layer may be an organic layer formed of an organic material such as benzimidazole coated on the circuit layer.
  • the surface treatment layer may be a plating layer.
  • the surface treatment layer may include an electroless gold (Au) plating layer.
  • the surface treatment layer may include an electroless-plated nickel (Ni) plating layer and a gold (Au) plating layer electroless-plated on the nickel plating layer.
  • the surface treatment layer may include a nickel (Ni) plating layer electrolessly plated, a palladium (Pd) plating layer electrolessly plated on the nickel plating layer, and a gold (Au) plating layer electrolessly plated on the palladium plating layer. .
  • circuit layer included in the circuit board of the embodiment will be described in more detail.
  • FIG. 3 is a cross-sectional view showing the layer structure of the bump portion of the first circuit layer of the first embodiment
  • FIG. 4 is a cross-sectional view showing the layer structure of the pad of the first circuit layer of the first embodiment
  • FIG. 5 is a cross-sectional view showing the layer structure of the pad of the first circuit layer of the first embodiment
  • 1 is a cross-sectional view showing the layer structure of the trace of the circuit layer
  • FIG. 6 is a cross-sectional view showing the layer structure of the second circuit layer in the embodiment
  • FIG. 7 is a cross-sectional view showing the layer structure of the bump portion of the first circuit layer in the second embodiment. .
  • the first circuit layer 120 includes a bump portion 121, a pad 122, and a trace 123. And while the first circuit layer 120, the bump portion 121, and the pad 122 have the same layer structure, at least one has a thickness different from that of at least the other one.
  • the second circuit layer 130 has a different layer structure from the first circuit layer 120.
  • the second circuit layer 130 has a smaller number of layers than the number of layers of the first circuit layer 120.
  • the number of seed layers of the second circuit layer 130 is smaller than that of the seed layer of the first circuit layer 120.
  • the first circuit layer 120 of the embodiment may have a different layer structure depending on the manufacturing method.
  • the first circuit layer 120 is the first to third metal layers that do not include the fourth metal layer 121-4 corresponding to the copper foil layer. Includes only (121-1, 121-2, 121-3).
  • the first circuit layer 120 includes the first to fourth metal layers 121-1, 121-2, 121-3, and 121 including a copper foil layer. -4) may be included.
  • the circuit board 100 includes a 1-1 through electrode 160a penetrating the first insulating layer 111 and a first circuit layer disposed on the 1-1 through electrode 160a ( It includes the bump portion 121 of 120).
  • the 1-1st through electrode 160a and the bump portion 121 are formed integrally.
  • the bump portion 121 includes a plurality of metal layers.
  • the 1-1st through electrode 160a also includes a plurality of metal layers corresponding to the plurality of metal layers of the bump portion 121.
  • each of the plurality of metal layers of the bump portion 121 is formed integrally with the corresponding metal layer among the plurality of metal layers of the 1-1 through electrode 160a. Being integrally formed may mean that one of the plurality of metal layers constituting the bump portion 121 and one of the plurality of metal layers constituting the 1-1 through electrode 160a are composed of one layer. .
  • the bump portion 121 includes a first metal layer 121-1.
  • the first metal layer 121-1 is disposed on the upper surface of the first insulating layer 111 in the circuit board of the first embodiment.
  • the first metal layer 121-1 of the bump portion 121 may be an electroless plating layer.
  • the first metal layer 121-1 of the bump portion 121 may be a chemical copper plating layer.
  • the first metal layer 121-1 of the bump portion 121 is performed in the following order: degreasing process, soft corrosion process, preliminary catalyst treatment process, catalyst treatment process, activation process, electroless plating process, and anti-oxidation treatment process. It can be formed by a chemical copper plating method.
  • the first metal layer 121-1 of the bump portion 121 may have a first thickness.
  • the first thickness of the first metal layer 121-1 of the bump portion 121 may satisfy the range of 0.5 ⁇ m to 1.5 ⁇ m.
  • the first thickness of the first metal layer 121-1 of the bump portion 121 may satisfy the range of 0.7 ⁇ m to 1.3 ⁇ m. More preferably, the first thickness of the first metal layer 121-1 of the bump portion 121 may satisfy the range of 0.8 ⁇ m to 1.2 ⁇ m. If the first thickness of the first metal layer 121-1 of the bump portion 121 is less than 0.5 ⁇ m, the first metal layer 121-1 may not perform a normal function as a seed layer.
  • the reliability of the bump portion 121 may decrease. For example, if the first thickness of the first metal layer 121-1 of the bump portion 121 is greater than 1.5 ⁇ m, in the etching process of the first metal layer 121-1 performed after forming the bump portion 121 The depth of the depression (or undercut) may increase. Additionally, if the first thickness of the first metal layer 121-1 of the bump portion 121 is greater than 1.5 ⁇ m, the etching process time may increase.
  • the third metal layer 123 of the bump portion 121 is etched during the etching process of the first metal layer 121-1. Deformation may occur.
  • the bump portion 121 may include a second metal layer 121-2 disposed on the first metal layer 121-1.
  • the second metal layer 121-2 of the bump portion 121 may be an electrolytic plating layer.
  • the second metal layer 121-2 of the bump portion 121 may be a first electrolytic plating layer formed by electroplating the first metal layer 121-1 of the bump portion 121 as a seed layer.
  • the second metal layer 121-2 of the bump portion 121 may have a second thickness greater than the first thickness of the first metal layer 121-1 of the bump portion 121.
  • the second thickness of the second metal layer 121-2 of the bump portion 121 may be 1.3 times or more than the first thickness of the first metal layer 121-1 of the bump portion 121.
  • the second thickness of the second metal layer 121-2 of the bump portion 121 may be 1.5 times or more than the first thickness of the first metal layer 121-1 of the bump portion 121.
  • the second thickness of the second metal layer 121-2 of the bump portion 121 may be more than twice the first thickness of the first metal layer 121-1 of the bump portion 121.
  • the second thickness of the second metal layer 121-2 of the bump portion 121 may satisfy the range of 3 ⁇ m to 5 ⁇ m.
  • the second thickness of the second metal layer 121-2 of the bump portion 121 may satisfy the range of 3.2 ⁇ m to 4.8 ⁇ m.
  • the second thickness of the second metal layer 121-2 of the bump portion 121 may satisfy the range of 3.5 ⁇ m to 4.5 ⁇ m.
  • the second thickness of the second metal layer 121-2 of the bump portion 121 is less than 3 ⁇ m, the effect produced by the formation of the second metal layer 121-2 may be insignificant.
  • the second metal layer 121-2 of the bump portion 121 improves the fairness in the plating process of the bump portion 121 and increases the depth of the depression in the etching process of the first metal layer 121-1. It can function to reduce .
  • the second metal layer 121-2 of the bump portion 121 may function to reduce thickness deviation between a plurality of bump portions. And, if the second thickness of the second metal layer 121-2 of the bump portion 121 is less than 3 ⁇ m, the effect of the second metal layer 121-2 may be insufficient. If the second thickness of the second metal layer 121-2 of the bump portion 121 exceeds 5 ⁇ m, the process time for etching the second metal layer 121-2 may increase.
  • the first metal layer 121-1 and the second metal layer 121-2 of the bump portion 121 function as a seed layer for forming the third metal layer 121-3 by electroplating.
  • the first metal layer 121-1 functions as a seed layer for forming the second metal layer 121-2 through electrolytic plating.
  • the first metal layer 121-1 and the second metal layer 121-2 function as a seed layer for forming the third metal layer 121-3 by electroplating.
  • the bump portion 121 includes a third metal layer 121-3 disposed on the second metal layer 121-2 of the bump portion 121.
  • the third metal layer 121-3 is an electrolytic plating layer formed by electroplating the first metal layer 121-1 and the second metal layer 121-2 as a seed layer.
  • the third metal layer 121-3 of the bump portion 121 may also be referred to as the second electrolytic plating layer of the bump portion 121.
  • the third thickness of the third metal layer 121-3 of the bump portion 121 may exceed 95 ⁇ m.
  • the third thickness of the third metal layer 121-3 of the bump portion 121 may exceed 115 ⁇ m.
  • the third thickness of the third metal layer 121-3 of the bump portion 121 may exceed 135 ⁇ m.
  • the third thickness of the third metal layer 121-3 of the bump portion 121 may exceed 155 ⁇ m.
  • the third thickness of the third metal layer 121-3 of the bump portion 121 may exceed 195 ⁇ m.
  • the bump portion 121 includes a first metal layer 121-1, a second metal layer 121-2, and a third metal layer 121-3.
  • the thickness T1 of the bump portion 121 including the first metal layer 121-1, the second metal layer 121-2, and the third metal layer 121-3 is in the range of 100 ⁇ m to 220 ⁇ m. You can be satisfied.
  • the thickness T1 of the bump portion 121 may satisfy the range of 110 ⁇ m to 215 ⁇ m. More preferably, the thickness T1 of the bump portion 121 may satisfy the range of 115 ⁇ m to 210 ⁇ m.
  • the thickness T1 of the bump portion 121 is less than 100 ⁇ m, an external substrate (eg, a main board of an electronic device) may not be stably coupled to the first bump portion 121.
  • an external substrate eg, a main board of an electronic device
  • the rigidity of the bump portion 121 may decrease, and as a result, reliability problems such as collapse when the external substrate is combined may occur. You can.
  • the thickness T1 of the bump portion 121 exceeds 220 ⁇ m
  • the thickness difference between the plurality of bump portions increases, and accordingly, the time for the polishing process may increase.
  • the thickness T1 of the bump portion 121 exceeds 220 ⁇ m, the thickness of the circuit board 100 and the thickness of the semiconductor package may increase.
  • the bump portion 121 includes a first metal layer 121-1, a second metal layer 121-2, and a third metal layer 121-3.
  • the second metal layer 121-2 is a first electrolytic plating layer formed by electroplating the first metal layer 121-1 as a seed layer
  • the third metal layer 121-3 is formed by electroplating the first metal layer 121-1 and the first metal layer 121-1. It is a second electrolytic plating layer that is electrolytically plated using the second metal layer 121-2 as a seed layer.
  • the embodiment can minimize the depth of the depression that occurs in the seed layer etching process performed after the circuit layer is formed. That is, the second metal layer 121-2 is an electrolytic plating layer and may have a higher metal density than the first metal layer 121-1. Accordingly, the second metal layer 121-2 may function as a barrier layer that minimizes the depth of the depression formed on the side of the first metal layer 121-1 during the etching process. Furthermore, the second metal layer 121-2 may function to prevent the third metal layer 121-3 from being deformed during the etching process. Accordingly, in the embodiment, the bump portion 121 further includes the second metal layer 121-2, thereby minimizing the depth of the depression formed on the lower side of the bump portion 121. Accordingly, the embodiment can improve the physical reliability and electrical reliability of the bump portion 121.
  • the third metal layer 121-3 of the bump portion 121 is electrolytically plated using not only the first metal layer 121-1 but also the second metal layer 121-2 as a seed layer. Accordingly, the embodiment can minimize the thickness difference between the plurality of bump parts included in the circuit board 100.
  • plating of the bump portion is performed using only the chemical copper plating layer as a seed layer.
  • the bump portion has a thickness of 100 ⁇ m or more. Accordingly, when plating a metal layer with a thickness of 100 ⁇ m or more, it is difficult to proceed with a plating process with a uniform thickness in the entire area using only the chemical copper plating layer. Accordingly, in the circuit board of the comparative example, the deviation of the thickness of each bump portion compared to the average value of the thickness of the plurality of bump portions exceeded 30%. For example, when the average value is 100 ⁇ m, the thickness of at least one of the plurality of bump parts is less than 70 ⁇ m or exceeds 130 ⁇ m.
  • the circuit board of the comparative example is subjected to a plating process to have a thickness greater than the target thickness in order to match the thickness of each bump portion.
  • the comparative example had the problem that a polishing process must be included to uniformize the thickness while finally adjusting the thickness of the bump portion to the target thickness, and the polishing process time increases.
  • the embodiment uses not only the first metal layer 121-1 of the bump portion 121 but also the second metal layer 121-2 as a seed layer to form a third metal layer 121-3 of the bump portion 121. ) electrolytic plating is carried out. Accordingly, the embodiment can minimize the thickness difference between the plurality of bump parts. Accordingly, in the embodiment, the plating process may be performed under the condition that the bump portion 121 has a thickness corresponding to the target thickness. As a result, the embodiment can omit the polishing process or dramatically shorten the polishing process time.
  • the circuit board 100 of the embodiment includes a plurality of bump portions 121a and 121b spaced apart from each other in the horizontal direction.
  • the variation in thickness of each bump part 121a and 121b can be set to 20% or less.
  • the thickness deviation of each bump part 121a and 121b may be set to 15% or less.
  • the variation in thickness of each bump part 121a and 121b may be set to 10% or less.
  • the first through electrode 160 of the circuit board of the embodiment includes a 1-1 through electrode 160a that overlaps the bump portion 121 in the vertical direction.
  • the 1-1st through electrode 160a may have a layer structure corresponding to the bump portion 121.
  • the 1-1 through electrode 160a is the first metal layer 121-1, the second metal layer 121-2, and the third metal layer 121-3 of the bump portion 121.
  • the through electrode 160a may include a first metal layer 161, a second metal layer 162, and a third metal layer 163.
  • the first metal layer 161 of the 1-1 through electrode 160a may correspond to the first metal layer 121-1 of the bump portion 121.
  • the first metal layer 161 of the 1-1 through electrode 160a may be formed integrally with the first metal layer 121-1 of the bump portion 121.
  • the second metal layer 162 of the 1-1 through electrode 160a may correspond to the second metal layer 121-2 of the bump portion 121.
  • the second metal layer 162 of the 1-1 through electrode 160a may be formed integrally with the second metal layer 121-2 of the bump portion 121.
  • the third metal layer 163 of the 1-1 through electrode 160a may correspond to the third metal layer 121-3 of the bump portion 121.
  • the third metal layer 163 of the 1-1 through electrode 160a may be formed integrally with the third metal layer 121-3 of the bump portion 121.
  • the bump portion 121 of the embodiment may have a structure formed integrally with the 1-1 through electrode 160a of the first through electrode 160.
  • the first circuit layer 120 includes a pad 122.
  • the thickness T2 of the pad 122 is smaller than the thickness T1 of the bump portion 121.
  • the pad 122 includes first to third metal layers 122-1, 122-2, and 122-3.
  • first and second metal layers 122-1 and 122-2 of the pad 122 correspond to the first and second metal layers 121-1 and 121-2 of the bump portion 121.
  • the third metal layer 122-3 of the pad 122 is electroplated with the first and second metal layers 122-1 and 122-2 of the pad 122 as a seed layer, so that the bump portion 121 It is the same as the third metal layer 121-3 of .
  • the thickness of the third metal layer 122-3 of the pad 122 is smaller than the thickness of the third metal layer 121-3 of the bump portion 121.
  • the thickness of the third metal layer 122-3 of the pad 122 may be determined based on the total thickness T2 of the pad 122.
  • the circuit board 100 includes a first-second through electrode 160b that overlaps the pad 122 in a vertical direction.
  • the first-second through electrode 160b may have a layer structure corresponding to the layer structure of the pad 122.
  • the 1-2 through electrode 160b may include a first metal layer 161 of the 1-2 through electrode 160b corresponding to the first metal layer 122-1 of the pad 122.
  • the first metal layer 161 of the 1-2 through electrode 160b may be formed integrally with the first metal layer 122-1 of the pad 122.
  • the 1-2 through electrode 160b may include a second metal layer 162 of the 1-2 through electrode 160b corresponding to the second metal layer 122-2 of the pad 122. there is.
  • the second metal layer 162 of the 1-2 through electrode 160b may be formed integrally with the second metal layer 122-2 of the pad 122.
  • the 1-2 through electrode 160b may include a third metal layer 163 of the 1-2 through electrode 160b corresponding to the third metal layer 122-3 of the pad 122. there is.
  • the third metal layer 163 of the 1-2 through electrode 160b may be formed integrally with the third metal layer 122-3 of the pad 122.
  • the trace 123 of the first circuit layer 120 may include first to third metal layers 123-1, 123-2, and 123-3.
  • the first to third metal layers 123-1, 123-2, and 123-3 of the trace 123 are the first to third metal layers 122-1, 122-2, and 122-3 of the pad 122. ) can respond.
  • the thickness T3 of the trace 123 may correspond to the thickness T2 of the pad 122.
  • the second circuit layer 130 of the circuit board 100 may have a different layer structure from the first circuit layer 120.
  • the number of layers of the second circuit layer 130 may be different from the number of layers of the first circuit layer 120.
  • the number of metal layers of the second circuit layer 130 may be smaller than the number of metal layers of the first circuit layer 120.
  • the second through electrode 170 penetrating the second insulating layer 112 of the circuit board 100 may have a different layer structure from the first through electrode 160.
  • the second through electrode 170 may include a metal layer with a smaller number of layers than the number of metal layers of the first through electrode 160.
  • the second circuit layer 130 is a first metal layer 130 corresponding to the pad 122 of the first circuit layer 120 or the first metal layer 122-1 or 123-1 of the trace 123. Includes -1).
  • the second circuit layer 130 is a third metal layer (130-2) corresponding to the pad 122 of the first circuit layer 120 or the third metal layer 122-3 or 123-3 of the trace 123. ) includes.
  • the second circuit layer 130 is the second metal layer 122-2 or It may have a structure that does not include 123-2).
  • the second through electrode 170 includes a first metal layer 171 corresponding to the first metal layer 160-1 of the 1-1 through electrode 160a or the 1-2 through electrode 160b. . Additionally, the second through electrode 170 includes a second metal layer 172 corresponding to the third metal layer 160-3 of the 1-1 through electrode 160a or the 1-2 through electrode 160b. . In other words, the second through electrode 170 is more similar to the 1-1 through electrode 160a or the 1-2 through electrode 160b than the 1-1 through electrode 160a or the 1-2 through electrode 160b. It may have a structure that does not include the second metal layer 160-2 of (160b).
  • the circuit board 100 of the embodiment may be manufactured through the MSAP process.
  • the first circuit layer 120 may further include a fourth metal layer compared to FIGS. 3 to 5 .
  • each of the bump portions 121, pads 122, and traces 123 of the first circuit layer 120 further includes a fourth metal layer disposed between the upper surface of the first insulating layer 111 and the first metal layer. It can be included.
  • the first through electrode 160 may include first to third metal layers 161, 162, and 163 as described in FIGS. 3 to 5.
  • the bump portion 121, pad 122, and trace 123 of the first circuit layer 120 each include the same fourth metal layer. Accordingly, the following description will focus on the fourth metal layer 121-4 of the bump portion 121.
  • the bump portion 121 of the first circuit layer 120 further includes a fourth metal layer 121-4.
  • the fourth metal layer 121-4 is disposed between the first metal layer 121-1 of the bump portion 121 and the upper surface of the first insulating layer 111.
  • the fourth metal layer 121-4 may be a copper foil layer.
  • the fourth metal layer 121-4 may be a copper foil attached to the upper surface of the first insulating layer 111 during the process of laminating the first insulating layer 111.
  • the circuit board 100 of the second embodiment is manufactured using the MSAP process, and accordingly, the fourth metal layer 121-4, which is a copper foil layer disposed on the upper surface of the first insulating layer 111, is not removed.
  • the circuit layer formation process proceeds.
  • the fourth metal layer 121-4 may have a fourth thickness.
  • the fourth thickness of the fourth metal layer 121-4 may satisfy the range of 0.8 ⁇ m to 2 ⁇ m.
  • the fourth thickness of the fourth metal layer 121-4 may satisfy the range of 1.0 ⁇ m to 1.8 ⁇ m.
  • the fourth thickness of the fourth metal layer 121-4 may satisfy the range of 1.2 ⁇ m to 1.6 ⁇ m. If the fourth thickness of the fourth metal layer 121-4 is less than 0.8 ⁇ m, reliability problems such as a decrease in flatness may occur during the process of stacking the first insulating layer 111. If the fourth thickness of the fourth metal layer 121-4 exceeds 2 ⁇ m, fairness in the process of etching the fourth metal layer 121-4 (for example, the seed layer etching process or the through hole forming process) This may deteriorate.
  • the thickness T5 of the bump portion 121 of the second embodiment may be greater than the thickness T1 of the bump portion 121 of the first embodiment by the fourth thickness of the fourth metal layer 121-4.
  • FIG. 8 is an enlarged view of area A of FIG. 7 according to the first embodiment
  • FIG. 9 is an enlarged view of area A of FIG. 7 according to the second embodiment.
  • the first circuit layer 120 of the embodiment may include a depression formed in a lower area adjacent to the upper surface of the first insulating layer 111.
  • the depression can also be called an undercut.
  • the depressions may be formed in lower areas of the bump portion 121, the pad 122, and the trace 123 of the first circuit layer 120, respectively.
  • depressions may be formed in the first and fourth metal layers of the bump portion 121, the pad 122, and the trace 123, respectively.
  • recesses may be formed in the first, second and fourth metal layers.
  • the description will focus on the depression formed in the bump portion 121. And, corresponding to the depression formed in the bump portion 121, the depression may also be formed in the pad 122 and the trace 123 of the first circuit layer 120.
  • the absence of an interface may mean that the bump portion 121 and the 1-1 through electrode 160a are formed integrally with each other.
  • depressions in the bump portion 121 may be formed in the first metal layer 121-1 and the fourth metal layer 121-4 of the bump portion 121. Additionally, when the bump portion 121 is formed through the SAP process, the depression of the bump portion 121 may be formed only in the first metal layer 121-1 of the bump portion 121.
  • the bump portion 121 may include a portion whose width changes in the thickness direction.
  • the width of the bump portion 121 in the area where the first metal layer 121-1 is disposed may be smaller than the width in the area where the third metal layer 121-3 is disposed.
  • the width of the bump portion 121 in the area where the fourth metal layer 121-4 is disposed may be smaller than the width in the area where the third metal layer 121-3 is disposed.
  • the width of the bump portion 121 in the area where the first metal layer 121-1 is disposed may be smaller than the width in the area where the second metal layer 121-2 is disposed. Additionally, the width of the bump portion 121 in the area where the second metal layer 121-2 is disposed may be larger than the width in the area where the fourth metal layer 121-4 is disposed.
  • the width of the bump portion 121 in the area where the second metal layer 121-2 is disposed may be the same as the width in the area where the third metal layer 121-3 is disposed.
  • the embodiment additionally forms a second metal layer (121-2) on the first metal layer (121-1), and uses the formed second metal layer (121-2) as an additional seed layer to form a third metal layer ( 121-3).
  • the embodiment prevents excessive etching of the first metal layer 121-1 by the second metal layer 121-2 in the process of etching the seed layer after forming the third metal layer 121-3. It can be prevented. Accordingly, the embodiment can minimize the depth of the depression (specifically, the width of the depression in the horizontal direction).
  • the depressions in the bump portion 121 are the first metal layer 121-1, the second metal layer 121-2, and the fourth metal layer 121-4 of the bump portion 121. can be formed in And, when the bump portion 121 is formed through the SAP process, the depression of the bump portion 121 will be formed in the first metal layer 121-1 and the second metal layer 121-2 of the bump portion 121. You can.
  • the bump portion 121 may include a portion whose width changes in the thickness direction.
  • the width of the bump portion 121 in the area where the first metal layer 121-1 is disposed may be smaller than the width in the area where the third metal layer 121-3 is disposed.
  • the width of the bump portion 121 in the area where the fourth metal layer 121-4 is disposed may be smaller than the width in the area where the third metal layer 121-3 is disposed.
  • the width of the bump portion 121 in the area where the second metal layer 121-2 is disposed may be smaller than the width in the area where the third metal layer 121-3 is disposed.
  • a portion of the depression may be formed in the second metal layer 121-2.
  • the depth of the depression in the second metal layer 121-2 is smaller than the depth of the depression in the first metal layer 121-1.
  • the bump portion 121 has a width of at least a portion of the area where the second metal layer 121-2 is disposed than the area where the first metal layer 121-1 is disposed.
  • a depression may be formed in the second metal layer 121-2 of the bump portion 121, but the depth of the depression may be minimized, and further, the depression may be formed in the second metal layer 121-2 by the second metal layer 121-2. The depth of the depressions formed in (121-1) and the fourth metal layer (121-4) can also be minimized.
  • the circuit board of the embodiment includes an insulating layer, a through electrode penetrating the insulating layer, and a first circuit layer disposed on the insulating layer.
  • the first circuit layer includes a bump portion. The bump portion penetrates the protective layer disposed on the insulating layer and is provided to protrude onto the protective layer.
  • the bump portion includes a first portion disposed on the insulating layer and the through electrode and a second portion on the first portion. There is no interface between the first and second parts of the bump portion. In other words, the first part and the second part are formed integrally with each other. Furthermore, the through electrode is formed integrally with the first and second portions of the bump portion. In other words, there is no interface between the penetrating electrode and the bump portion.
  • the bump portion of the embodiment no additional layer is disposed between the first portion and the second portion. Specifically, the bump portion does not have a seed layer between the first part and the second part.
  • the embodiment can improve physical and electrical connectivity between the first and second parts of the bump portion.
  • the bump portion of the embodiment is formed integrally with the through electrode, thereby further improving electrical and physical reliability.
  • the pad portion and the bump portion are formed through separate plating processes. Accordingly, the comparative example had problems in which mutual electrical and physical connectivity was deteriorated and signal transmission loss increased. Furthermore, the comparative example had a structure in which a seed layer was additionally disposed between the bump portions of the pad portion, and had a problem in that the overall reliability of the bump portion was deteriorated due to a problem with the physical reliability of the seed layer.
  • the embodiment has a structure in which the penetrating electrode, the first portion of the bump portion, and the second portion of the bump portion are formed integrally with each other. Accordingly, the embodiment can improve electrical and physical connectivity between the penetrating electrode and the bump portion. Accordingly, the embodiment can improve the physical reliability and electrical reliability of the circuit board.
  • the bump portion of the embodiment includes a first metal layer, a second metal layer, and a third metal layer.
  • the second metal layer is a first electrolytic plating layer formed by electroplating the first metal layer as a seed layer
  • the third metal layer is a second electrolytic plating layer formed by electroplating the first metal layer and the second metal layer as a seed layer.
  • the embodiment can minimize the depth of the depression that occurs in the seed layer etching process performed after the circuit layer is formed.
  • the second metal layer is an electrolytic plating layer and may have higher strength than the first metal layer.
  • the second metal layer can function as a barrier layer that minimizes the depth of depressions that occur on the side of the first metal layer during the etching process.
  • the second metal layer may function to prevent the third metal layer from being deformed during the etching process.
  • the depth of the depression formed on the lower side of the bump portion can be minimized by the bump portion further including a second metal layer. Accordingly, the embodiment can improve the physical reliability and electrical reliability of the bump portion.
  • the third metal layer of the bump portion is electroplated using not only the first metal layer but also the second metal layer as a seed layer. Accordingly, the embodiment can minimize the thickness difference between the plurality of bump parts included in the circuit board.
  • plating of the bump portion is performed using only the chemical copper plating layer as a seed layer.
  • the bump portion has a thickness of 100 ⁇ m or more. Accordingly, when plating a metal layer with a thickness of 100 ⁇ m or more, it is difficult to proceed with a plating process with a uniform thickness in the entire area using only the chemical copper plating layer. Accordingly, in the circuit board of the comparative example, the deviation of the thickness of each bump portion compared to the average value of the thickness of the plurality of bump portions exceeded 30%. For example, when the average value is 100 ⁇ m, the thickness of at least one of the plurality of bump parts is less than 70 ⁇ m or exceeds 130 ⁇ m.
  • the circuit board of the comparative example is subjected to a plating process to have a thickness greater than the target thickness in order to match the thickness of each bump portion.
  • the comparative example had the problem that a polishing process must be included to uniformize the thickness while finally adjusting the thickness of the bump portion to the target thickness, and the polishing process time increases.
  • electrolytic plating of the third metal layer of the bump portion is performed using not only the first metal layer of the bump portion but also the second metal layer as a seed layer. Accordingly, the embodiment can minimize the thickness difference between the plurality of bump parts. Accordingly, in the embodiment, the plating process may be performed under the condition that the bump portion has a thickness corresponding to the target thickness. As a result, the embodiment can omit the polishing process or dramatically shorten the polishing process time.
  • plating of the bump portion is performed using only the chemical copper plating layer as a seed layer.
  • the bump portion has a thickness of 100 ⁇ m or more. Accordingly, when plating a metal layer with a thickness of 100 ⁇ m or more, it is difficult to proceed with a plating process with a uniform thickness in the entire area using only the chemical copper plating layer. Accordingly, in the circuit board of the comparative example, the deviation of the thickness of each bump portion compared to the average value of the thickness of the plurality of bump portions exceeded 30%. For example, when the average value is 100 ⁇ m, the thickness of at least one of the plurality of bump parts is less than 70 ⁇ m or exceeds 130 ⁇ m.
  • the circuit board of the comparative example is subjected to a plating process to have a thickness greater than the target thickness in order to match the thickness of each bump portion.
  • the comparative example had the problem that a polishing process must be included to uniformize the thickness while finally adjusting the thickness of the bump portion to the target thickness, and the polishing process time increases.
  • electrolytic plating of the third metal layer of the bump portion is performed using not only the first metal layer of the bump portion but also the second metal layer as a seed layer. Accordingly, the embodiment can minimize the thickness difference between the plurality of bump parts. Accordingly, in the embodiment, the plating process may be performed under the condition that the bump portion has a thickness corresponding to the target thickness. As a result, the embodiment can omit the polishing process or dramatically shorten the polishing process time.
  • Figure 10 is a diagram showing a semiconductor package according to an embodiment.
  • the semiconductor package of the embodiment may have a structure in which a plurality of chips and an external substrate are arranged on the circuit board of FIG. 2 .
  • the circuit board includes a bump portion 121 and a pad 122 of the first circuit layer 120.
  • the semiconductor package may include a first adhesive portion 210 disposed on the pad 122 of the circuit board. Additionally, the semiconductor package may include a second adhesive portion 240 disposed on the bump portion 121 .
  • the first adhesive portion 210 and the second adhesive portion 240 may have the same shape or different shapes.
  • the first adhesive portion 210 and the second adhesive portion 240 may have a hexahedral shape.
  • the cross-sections of the first adhesive portion 210 and the second adhesive portion 240 may have a rectangular shape.
  • the cross-sections of the first adhesive portion 210 and the second adhesive portion 240 may include a rectangular or square shape.
  • the first adhesive part 210 and the second adhesive part 240 may have a spherical shape.
  • the cross-sections of the first adhesive portion 210 and the second adhesive portion 240 may include a circular shape or a semicircular shape.
  • the cross-sections of the first adhesive portion 210 and the second adhesive portion 240 may include a partially or entirely rounded shape.
  • the cross-sectional shape of the first adhesive portion 210 and the second adhesive portion 240 may be flat on one side and curved on the other side.
  • the first adhesive portion 210 and the second adhesive portion 240 may be solder balls, but are not limited thereto.
  • the embodiment may include a chip 220 disposed on the first adhesive portion 210.
  • Chip 220 may be a first processor chip.
  • the chip 220 may be an application processor (AP) chip among a central processor (eg, CPU), graphics processor (eg, GPU), digital signal processor, cryptographic processor, microprocessor, or microcontroller.
  • AP application processor
  • the terminal 225 of the chip 220 may be electrically connected to the pad 122 through the first adhesive portion 210.
  • the embodiment may include an external substrate 250 coupled to the second adhesive portion 240.
  • the external substrate 250 may include a terminal portion 255 electrically connected to the second adhesive portion 240 on its lower surface.
  • the external board 250 may be a main board.
  • the external substrate 250 may be a motherboard of an electronic device.
  • the external substrate 250 may be an interposer.
  • the external substrate 250 may be an interposer that connects the semiconductor package of the embodiment and another package (eg, a memory package).
  • the external substrate 250 may be a memory substrate or a memory package on which a memory chip is mounted.
  • the semiconductor package may include a molding layer 230.
  • the molding layer 230 may be disposed to cover the chip 220 and the bump portion 121.
  • the molding layer 230 may be disposed to cover the components disposed on the uppermost side of the circuit board.
  • the molding layer 230 may be an epoxy mold compound (EMC) formed to protect the mounted chip 220, but is not limited thereto.
  • EMC epoxy mold compound
  • the molding layer 230 may have a low dielectric constant to increase heat dissipation characteristics.
  • the dielectric constant (Dk) of the molding layer 230 may be 0.2 to 10.
  • the dielectric constant (Dk) of the molding layer 230 may be 0.5 to 8.
  • the dielectric constant (Dk) of the molding layer 230 may be 0.8 to 5. Accordingly, the embodiment allows the molding layer 230 to have a low dielectric constant, thereby improving the heat dissipation characteristics of the heat generated from the chip 220.
  • the semiconductor package may include a third adhesive portion 260 disposed on the lowermost side of the circuit board.
  • the third adhesive portion 260 may be disposed on the lower surface of the fourth circuit layer 150 exposed through the opening of the second protective layer 195.
  • 11 to 22 are cross-sectional views showing the manufacturing method of the circuit board shown in FIG. 2 in process order.
  • the embodiment may proceed with a process of manufacturing the inner layer of the circuit board 100.
  • the embodiment prepares the second insulating layer 112. And, in the embodiment, a through hole is formed in the second insulating layer 112.
  • the embodiment includes the second circuit layer 130 disposed on the upper surface of the second insulating layer 112 and the second through electrode 170 that fills the through hole of the second insulating layer 112, and the second circuit layer 130 disposed on the lower surface.
  • the process of forming the third circuit layer 140 may proceed.
  • the process of manufacturing the inner layer may be performed using a carrier board.
  • the process of manufacturing the inner layer may be repeated multiple times.
  • the embodiment may proceed with a process of manufacturing an outer layer on the manufactured inner layer.
  • the embodiment may proceed with a process of laminating the first insulating layer 111 on the second insulating layer 112.
  • the first insulating layer 111 may have a structure in which a copper foil layer (M1) is laminated. Additionally, the copper foil layer M1 may be removed in the SAP process, and may form part of the first circuit layer 120 in the MSAP process.
  • the embodiment may proceed with a process of stacking the third insulating layer 113 under the second insulating layer 112. At this time, it may have a structure in which a copper foil layer (M2) is laminated under the third insulating layer 113.
  • the copper foil layer M2 may be removed in the SAP process and may form part of the fourth circuit layer 150 in the MSAP process.
  • the embodiment may proceed with a process of forming a through hole by processing the first insulating layer 111 and the third insulating layer 113.
  • the embodiment may proceed with a process of forming the first through hole (VH1) by processing the first insulating layer 111 and the copper foil layer (M1).
  • the embodiment may proceed with a process of forming the second through hole (VH2) by processing the third insulating layer 113 and the copper foil layer (M2).
  • the following embodiment includes a process of forming the first circuit layer 120 and the first through electrode 160 in the first insulating layer 111, and the process of forming the fourth circuit layer 150 in the third insulating layer 113. And a process of forming the third through electrode 180 may be performed.
  • the manufacturing process of the first circuit layer 120 and the first through electrode 160 formed on the first insulating layer 111 will be described. And, correspondingly, a process of forming the fourth circuit layer 150 and the third through electrode 180 in the third insulating layer 113 may be performed.
  • the electroless plating layer (M2) may refer to a chemical copper plating layer.
  • the electroless plating layer M2 may also be disposed on the upper surface of the second circuit layer 120 that overlaps the first through hole VH1 in the vertical direction.
  • the electroless plating layer M2 constitutes each first metal layer of the bump portion 121, pad 122, and trace 123 of the first circuit layer 120 on the circuit board.
  • the embodiment may proceed with a process of forming a first electrolytic plating layer (M3) on the electroless plating layer (M2).
  • the first electrolytic plating layer (M3) may be formed by performing primary electrolytic plating using the electroless plating layer (M2) as a seed layer.
  • the first electrolytic plating layer M3 constitutes each second metal layer of the bump portion 121, the pad 122, and the trace 123 of the first circuit layer 120 on the circuit board.
  • the first electrolytic plating layer M3 may be formed to correspond to the surface profile of the electroless plating layer M2.
  • the embodiment may proceed with a process of forming the first mask DF1 on the first electrolytic plating layer M3.
  • the first mask DF1 includes a first open area OR1 and a second open area OR2.
  • the first mask DF1 has a first mask corresponding to the area where the pad 122 and the first through electrode 160 of the first circuit layer 120 are to be disposed in the upper area of the first electrolytic plating layer M3.
  • An open area (OR1) may be formed.
  • the first mask DF1 may have a second open area OR2 formed corresponding to the area where the trace 123 of the first circuit layer 120 is to be placed among the upper areas of the first electrolytic plating layer M3. there is.
  • the first mask DF1 is disposed to cover the upper region of the first electrolytic plating layer M3 where the bump portion 121 will be disposed.
  • the embodiment proceeds with a process of forming a second electrolytic plating layer (M4) by performing electrolytic plating using the electroless plating layer (M2) and the first electrolytic plating layer (M3) as a seed layer.
  • the second electrolytic plating layer M4 may be formed to correspond to the first open area OR1 and the second open area OR2 of the first mask DF1.
  • the second electrolytic plating layer (M4) constitutes the 1-2 through electrode 160b of the first through electrode 160, the pad 122 of the first circuit layer 120, and the third metal layer of the trace 123. You can.
  • the embodiment may proceed with a process of removing the first mask DF1 disposed on the first electrolytic plating layer M3.
  • the embodiment may proceed with a process of forming the second mask DF2 on the first electrolytic plating layer M3 and the second electrolytic plating layer M4.
  • the second mask DF2 may include a third open area OR3.
  • the third open area OR3 is formed to correspond to the area where the 1-1 through electrode 160a and the bump portion 121 of the first through electrode 160 are to be disposed in the upper area of the first electrolytic plating layer M3. It can be.
  • electrolytic plating is performed using the electroless plating layer (M2) and the first electrolytic plating layer (M3) as a seed layer to form the third open area (OR3) of the second mask (DF2).
  • a third electrolytic plating layer M5 may be formed.
  • the third electrolytic plating layer M5 may constitute a third metal layer of each of the 1-1 through electrode 160a and the bump portion 121.
  • the embodiment may proceed with a process of removing the second mask DF2.
  • a copper foil layer (M1), an electroless plating layer (M2), and An etching process to remove the first electrolytic plating layer (M3) may be performed.
  • the embodiment includes a first circuit layer 120 each including first to fourth metal layers and a bump portion 121, a pad 122, and a trace 123 formed integrally with the first through electrode. can be formed.
  • a first depression 121U may be formed on the side of the lower region of the bump portion 121.
  • a second depression 122U may be formed on the side of the lower region of the pad 122.
  • a third recess 123U may be formed on the side of the lower region of the trace 123 during the etching process.

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Abstract

실시 예에 따른 반도체 패키지는 절연층; 상기 절연층 상에 배치된 보호층; 상기 절연층을 관통하는 관통 전극; 및 상기 관통 전극 상에 배치되고, 상기 보호층을 관통하는 범프부를 포함하고, 상기 범프부는 상기 관통 전극과 연결된 제1부; 및 상기 제1부 상에 배치되고 상기 보호층 상으로 돌출된 제2부를 포함하고, 상기 제1부의 수평 방향의 폭은 상기 제2부의 수평 방향의 폭과 동일하다.

Description

반도체 패키지
실시 예는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 회로 기판에 반도체 칩이 부착된 구조를 가진다. 반도체 패키지는 서로 다른 소자가 부착된 복수의 패키지를 하나로 통합하여 제공될 수 있다. 이러한 반도체 패키지는 복수의 소자가 하나의 패키지로 구현됨에 따라 짧은 패스를 통해 고속 신호의 전송이 가능한 장점이 있다. 이에 따라 반도체 패키지는 모바일 기기 등에 많이 적용되고 있다.
한편, 반도체 칩과 같은 전자소자를 회로기판에 부착시킬 때 와이어를 적용하여 반도체 패키지를 수행하였다. 와이어 구조를 가지는 반도체 패키지는 부피가 증가하는 문제를 가진다. 이에 따라 최근에는 반도체 패키지가 플립-칩 패키징(flip chip packaging)에 의해서 수행되고 있다. 플립 칩 패키징은 반도체 칩과 같은 전자소자를 회로기판에 부착시킬 때 와이어와 같은 추가적인 연결 부재를 사용하지 않고 반도체 칩이나 회로기판의 접속 패턴에 솔더 범프를 융착하여 반도체 칩과 회로 기판을 본딩하고 패키징하는 방식이다.
최근 고속 대용량 데이터 처리의 요구와 전자제품의 경박단소화에 따라 전자소자의 범프 피치(bump pitch)가 점자 작아지고 있다. 이러한 추세에 따라 플립 칩 패키징은 회로기판과 반도체 칩의 범프 접속의 신뢰성이 감소하고 있다. 이와 같은 신뢰성 감소를 방지하기 위해서 한국 공개 특허 10-2013-0027870호에서는 신뢰성이 향상된 범프부를 포함하는 구조를 제안하고 있다.
실시 예는 새로운 구조의 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 복수의 범프부 사이의 피치를 줄일 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 회로 집적도를 향상시킬 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 범프부의 패드 부분과 범프 부분 사이의 접속 신뢰성이 향상된 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 범프부의 하부 영역의 측면에 형성되는 패임부의 패임 정도를 최소화할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 복수의 범프부의 두께 편차를 최소화할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 반도체 패키지는 절연층; 상기 절연층 상에 배치된 보호층; 상기 절연층을 관통하는 관통 전극; 및 상기 관통 전극 상에 배치되고, 상기 보호층을 관통하는 범프부를 포함하고, 상기 범프부는 상기 관통 전극과 연결된 제1부; 및 상기 제1부 상에 배치되고 상기 보호층 상으로 돌출된 제2부를 포함하고, 상기 제1부의 수평 방향의 폭은 상기 제2부의 수평 방향의 폭과 동일하다.
또한, 상기 제1부의 수평 방향의 폭은 상기 관통 전극의 상면의 폭보다 크다.
또한, 상기 범프부의 상기 제1부 및 상기 제2부는 일체로 형성된다.
또한, 상기 범프부의 상기 제1부 및 상기 제2부는 상기 관통 전극과 일체로 형성된다.
또한, 상기 범프부는, 복수의 금속층을 포함하고, 상기 복수의 금속층 중 적어도 하나의 폭은 적어도 다른 하나의 폭과 다르다.
또한, 상기 복수의 금속층은, 상기 절연층 상에 배치된 제1 금속층, 상기 제1 금속층 상에 배치된 제2 금속층; 및 상기 제2 금속층 상에 배치된 제3 금속층을 포함하고, 상기 제1 금속층의 폭은 상기 제3 금속층의 폭보다 작다.
또한, 상기 제2 금속층의 폭은, 상기 제1 금속층의 폭보다 크다.
또한, 상기 제3 금속층의 폭은, 상기 제2 금속층의 폭보다 크다.
또한, 상기 제1 금속층은 화학동도금층이고, 상기 제2 금속층은 제1 전해 도금층이며, 상기 제3 금속층은 제2 전해 도금층이다.
또한, 상기 범프부는 상기 절연층과 상기 제1 금속층 사이에 구비된 제4 금속층을 더 포함하고, 상기 제3 금속층의 폭은, 상기 제4 금속층의 폭보다 크다.
또한, 상기 제4 금속층은 동박층이다.
또한, 상기 제1 금속층은 0.5㎛ 내지 1.5㎛의 범위의 제1 두께를 가지고, 상기 제2 금속층은 3㎛ 내지 5㎛의 범위의 제2 두께를 가지며, 상기 제3 금속층은 100㎛ 내지 220㎛의 범위의 제3 두께를 가지며, 상기 제4 금속층은 0.8㎛ 내지 2㎛의 범위의 제4 두께를 가진다.
또한, 상기 반도체 패키지는 상기 절연층 상에 배치되고 상기 범프부와 수평 방향으로 이격된 패드부를 더 포함하고, 상기 패드부는 상기 범프부의 상기 제1부와 수평 방향으로 중첩된다.
상기 패드부는 상기 범프부의 상기 제1 내지 제3 금속층에 대응하는 제1 내지 제3 금속층을 포함한다.
또한, 상기 패드부의 제3 금속층의 두께는 상기 범프부의 제3 금속층의 두께보다 작다.
또한, 상기 반도체 패키지는 상기 절연층 상에 배치되고 상기 범프부와 수평 방향으로 이격된 트레이스를 더 포함하고, 상기 트레이스는 상기 범프부의 상기 제1부와 수평 방향으로 중첩된다.
또한, 상기 트레이스는 상기 범프부의 상기 제1 내지 제3 금속층에 대응하는 제1 내지 제3 금속층을 포함한다.
또한, 상기 트레이스의 제3 금속층의 두께는 상기 범프부의 제3 금속층의 두께보다 작다.
실시 예의 회로 기판은 절연층, 절연층을 관통하는 관통 전극 및 절연층 상에 배치된 제1 회로층을 포함한다. 이때, 제1 회로층은 범프부를 포함한다. 범프부는 절연층 상에 배치된 보호층을 관통하며 보호층 상으로 돌출되며 구비된다.
범프부는 절연층 및 관통 전극 상에 배치된 제1 부분과 제1부분 상의 제2 부분을 포함한다. 범프부의 제1 부분과 제2 부분 사이에는 계면이 존재하지 않는다. 다시 말해서, 제1 부분과 제2 부분은 서로 일체로 형성된다. 나아가, 관통 전극은 범프부의 제1 부분 및 제2 부분과 일체로 형성된다. 다시 말해서, 관통 전극과 범프부 사이에도 계면이 존재하지 않는다.
따라서, 실시 예의 범프부는 제1 부분과 제2 부분 사이에 추가적인 층이 배치되지 않는다. 구체적으로, 범프부는 제1 부분과 제2 부분 사이에 시드층이 존재하지 않는다. 이를 통해 실시 예는 범프부의 제1 부분과 제2 부분 사이의 물리적 접속성 및 전기적 접속성을 향상시킬 수 있다. 나아가, 실시 예의 범프부는 관통 전극과도 일체로 형성되며, 이에 따른 전기적 및 물리적 신뢰성을 더욱 향상시킬 수 있다.
이때, 비교 예는, 패드부와 범프부가 서로 분리된 별개의 도금 공정을 통해 형성된다. 따라서, 비교예는 상호 간의 전기적 및 물리적 접속성이 저하되고, 신호 전송 손실이 증가하는 문제를 가졌다. 나아가, 비교 예는 패드부의 범프부 사이에 시드층이 추가로 배치된 구조를 가지며, 시드층의 물리적 신뢰성 문제로 인해 범프부의 전체적인 신뢰성이 저하되는 문제를 가졌다.
이에 반하여, 실시 예는 관통 전극, 범프부의 제1 부분 및 범프부의 제2 부분이 서로 일체로 형성된 구조를 가진다. 이에 따라, 실시 예는 관통 전극과 범프부 사이의 전기적 및 물리적 접속성을 향상시킬 수 있다. 이에 따라, 실시 예는 회로 기판의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
또한, 실시 예의 범프부는 제1 금속층, 제2 금속층 및 제3 금속층을 포함한다. 그리고 제2 금속층은 제1 금속층을 시드층으로 전해 도금된 제1 전해 도금층이며, 제3 금속층은 제1 금속층과 제2 금속층을 시드층으로 전해 도금된 제2 전해 도금층이다.
따라서, 실시 예는 회로층의 형성 이후에 진행되는 시드층의 에칭 공정에서 발생하는 패임부의 깊이를 최소화할 수 있다. 즉, 제2 금속층은 전해 도금층으로 제1 금속층보다 높은 강도를 가질 수 있다. 따라서, 제2 금속층은 에칭 공정에서 제1 금속층의 측면에 발생하는 패임부의 깊이를 최소화하는 배리어층으로 기능할 수 있다. 나아가, 제2 금속층은 에칭 공정에서 제3 금속층이 변형되는 것을 방지하는 기능을 할 수 있다. 따라서, 실시 예는 범프부가 제2 금속층을 더 포함하는 것에 의해 범프부의 하부 측면에 형성되는 패임부의 깊이를 최소화할 수 있다. 따라서, 실시 예는 범프부의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
또한, 범프부의 제3 금속층은 제1 금속층 뿐 아니라, 제2 금속층을 시드층으로 전해 도금된다. 이에 따라, 실시 예는 회로 기판에 포함되는 복수의 범프부들 사이의 두께 편차를 최소화할 수 있다.
구체적으로, 비교 예의 회로 기판을 보면, 범프부의 도금은 화학동 도금층만을 시드층으로 이용하여 진행된다. 이때, 범프부는 100㎛ 이상의 두께를 가진다. 이에 따라 100㎛ 이상의 두께를 가지는 금속층을 도금하는 경우, 화학동도금층만으로는 전체 영역에서 균일한 두께를 가지는 도금 공정이 진행되기 어렵다. 따라서, 비교 예의 회로 기판은 복수의 범프부의 두께의 평균값 대비 각각의 범프부의 두께의 편차는 30%를 초과하였다. 예를 들어, 평균값이 100㎛일 경우, 복수의 범프부 중 적어도 하나의 범프부의 두께는 70㎛ 미만이거나, 130㎛을 초과하였다. 이에 따라, 비교 예의 회로 기판은 각각의 범프부의 두께를 맞추기 위해 목표 두께보다 큰 두께를 가지도록 도금 공정을 진행한다. 이에 의해, 비교 예는 최종적으로 범프부의 두께를 목표 두께로 맞추면서, 두께 균일화를 위해 연마 공정이 필수적으로 포함되어야 하며, 연마 공정 시간이 증가하는 문제를 가졌다.
이에 반하여, 실시 예는 범프부의 제1 금속층 뿐 아니라, 제2 금속층을 시드층으로 이용하여 범프부의 제3 금속층의 전해 도금을 진행한다. 이에 따라 실시 예는 복수의 범프부들 사이의 두께 편차를 최소화할 수 있다. 이에 따라, 실시 예는 범프부가 목표 두께에 대응하는 두께를 가지는 조건으로 도금 공정이 진행될 수 있다. 이에 의해 실시 예는 연마 공정을 생략하거나, 연마 공정 시간을 획기적으로 단축할 수 있다.
도 1은 비교 예에 따른 회로 기판을 나타낸 단면도이다.
도 2는 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 3은 제1 실시 예의 제1 회로층의 범프부의 층 구조를 나타낸 단면도이다.
도 4는 제1 실시 예의 제1 회로층의 패드의 층 구조를 나타낸 단면도이다.
도 5는 제1 실시 예의 제1 회로층의 트레이스의 층 구조를 나타낸 단면도이다.
도 6은 실시 예의 제2 회로층의 층 구조를 나타낸 단면도이다.
도 7은 제2 실시 예의 제1 회로층의 범프부의 층 구조를 나타낸 단면도이다.
도 8은 제1 실시 예에 따른 도 7의 A 영역을 확대한 확대도이다.
도 9는 제2 실시 예에 따른 도 7의 A 영역을 확대한 확대도이다.
도 10은 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 11 내지 도 22는 도 2에 도시된 회로 기판의 제조 방법을 공정순으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “및(와) B, C중 적어도 하나(또는 한개이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나이상을 포함 할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다.
또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
- 비교 예 -
도 1은 비교 예에 따른 회로 기판을 나타낸 단면도이다.
도 1을 참조하면, 회로 기판은 절연층(10)을 포함한다.
그리고, 절연층(10)의 상면에는 제1 회로 패턴(20)이 배치되고, 절연층(10)의 하면에는 제2 회로 패턴(30)이 배치된다. 상기 제1 회로 패턴(20)은 패드를 포함한다.
또한, 비교 예의 회로 기판은 절연층(10)을 관통하는 관통 전극을 포함한다.
상기 절연층(10)의 상면에는 상기 제1 회로 패턴(20)의 패드의 상면과 수직 방향으로 중첩되는 개구를 가지는 보호층(50)이 배치된다.
그리고, 상기 제1 회로 패턴(20)의 패드 상에는 범프(70)가 배치된다.
상기 범프(70)는 일정 높이 또는 두께를 가지고 상기 제1 회로 패턴(20)의 패드 상에 돌출된다. 따라서, 상기 범프(70)는 무전해 도금으로 형성이 어렵다.
이에 의해, 상기 범프(70)와 상기 제1 회로 패턴(20)의 패드 사이에는 시드층(60)이 배치된다. 상기 시드층(60)은 화학동도금층이다.
상기 시드층(60)은 상기 제1 회로 패턴(20)의 패드의 상면 및 상기 보호층(50)의 내벽에 각각 배치된다.
즉, 비교 예는 범프(70)와 제1 회로 패턴(20)의 패드 사이에 시드층(60)이 배치된 구조를 가진다. 이에 따라 비교 예는 상기 시드층(60)을 형성하는 공정을 추가로 진행해야 하며, 이에 따른 제조 공정이 복잡해지거나, 제조 시간이 증가하는 문제를 가졌다.
또한, 비교 예의 회로기판은 무전해 도금으로 형성되는 시드층(60)의 디스미어 공정에서 사용되는 용액에 의해 보호층(50)의 화이트닝(whitening) 현상이 발생한다. 또한, 비교 예의 회로기판은 패드와 범프(70) 사이에 시드층(60)이 배치된 구조를 가지고, 이에 의해 범프 레이어는 다공성(porous)의 미세 구조를 가지게 된다. 이때, 다공성 구조는 금속의 밀집도가 낮으며, 이에 따라 외부 충격이나 기타 물리적인 힘에 의해 다공성을 가진 시드층(60)에 크랙이 발생하는 문제가 있다. 그리고, 상기 크랙의 발생에 의해 범프(70)의 파괴되고, 이에 의한 제품 신뢰성이나 내구성이 급격하게 감소하는 문제점이 있다.
나아가 비교 예는 상기 시드층(60)이 배치된 구조에 의해 패드와 범프(70) 사이의 접속 신뢰성이 저하되는 문제가 있다.
또한, 비교 예는 상기 범프(70)의 표면 처리를 위한 전처리 공정에서 상기 시드층(60)이 에칭되는 문제가 발생하고, 이에 따른 범프(70)가 정상 기능을 수행하지 못하는 문제가 있다.
또한, 비교 예의 범프(70)는 패드 상에 상기 패드의 폭보다 작은 폭을 가지고 배치된다. 이에 따라, 복수의 범프 사이의 피치는 상기 복수의 범프와 각각 연결되는 복수의 패드 사이의 피치에 대응된다. 그리고 상기 복수의 패드 사이의 피치는 이와 연결되는 복수의 관통 전극 사이의 피치에 대응된다.
이때, 비교 예는 상기 범프(70)를 형성하는 공정에서의 공차, 상기 제1 회로 패턴(20)의 패드를 형성하는 공정에서의 공차, 그리고 상기 관통 전극(40)의 관통 홀을 형성하는 공정에서의 공차를 모두 고려하여 상기 관통 전극 사이의 피치, 상기 패드 사이의 피치, 및 상기 범프 사이의 피치가 결정된다. 이에 따라 비교 예는 복수의 범프 사이의 피치를 줄이는데 한계가 있다.
또한, 비교 예는 제1 회로 패턴(20)의 패드 상에 별도로 배치된 시드층(60)에 의해 범프(70)의 도금이 이루어진다. 이에 의해, 비교 예는 복수의 범프(70) 사이의 두께 편차가 큰 문제가 있다. 따라서, 비교 예는 복수의 범프의 두께를 맞추기 위한 연마 공정을 필수로 진행해야 하는 문제가 있다.
실시 예는 복수의 범프부(post) 사이의 피치를 줄여 회로 집적도를 향상시키고, 범프부의 패드 부분과 범프 부분 사이의 접속 신뢰성을 향상시키며, 하부 영역의 측면에 형성되는 패임부의 패임 정도를 최소화하고, 복수의 범프부의 두께 편차를 최소화할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공하도록 한다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지를 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 칩이 실장될 수 있다. 크게, 상기 반도체 패키지에는, 다양한 소자 또는 칩을 포함할 수 있다. 상기 소자 또는 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등을 포함할 수 있다.
또한, 상기 소자 또는 칩은 능동 소자 및 수동 소자를 포함할 수 있다.
상기 능동 소자는 신호 특성 중 비선형 부분을 적극적으로 이용한 소자를 의미한다. 그리고 수동 소자는 선형 및 비선형 신호 특성이 모두 존재하여도 비선형 신호 특성은 이용하지 않는 소자를 의미한다. 예를 들어, 능동 소자에는 트랜지스터, IC 반도체소자 등이 포함될 수 있으며, 상기 수동 소자에는 콘덴서, 저항 및 인덕터 등을 포함할 수 있다. 상기 수동 소자는 상기 능동 소자인 반도체 칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행할 수 있다. 또한, 상기 칩은 와이파이(wi-fi)나 5G 통신 등에 이용 가능한 무선 통신 칩일 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 실시 예에 따른 회로 기판을 나타낸 단면도이다.
이하에서는 도 2를 참조하여 실시 예에 따른 회로 기판의 전체적인 구조에 대해 설명한다.
도 2를 참조하면, 회로 기판(100)은 적어도 1개의 칩이 부착될 수 있도록 한다. 또한, 실시 예의 회로 기판(100)은 전자 디바이스의 메인 보드에 부착될 수 있도록 한다. 메인보드는 전자 디바이스의 마더보드를 의미할 수 있다.
또한, 회로 기판(100)에 실장되는 칩은, 1개일 수 있으며, 이와 다르게 2개 이상일 수 있다. 예를 들어, 회로 기판(100)에는 1개의 프로세서 칩이 실장될 수 있다. 예를 들어, 회로 기판(100)에는 서로 다른 기능을 하는 적어도 2개의 프로세서 칩이 실장될 수 있다. 예를 들어, 회로 기판(100)에는 1개의 프로세서 칩과 함께 1개의 메모리 칩이 실장될 수 있다. 예를 들어, 회로 기판(100)에는 서로 다른 기능을 하는 적어도 2개의 프로세서 칩과 적어도 1개의 메모리 칩이 실장될 수 있다.
회로 기판(100)은 절연층(110)을 포함한다.
이때, 실시 예의 회로 기판(100)은 코어 기판일 수 있다. 예를 들어, 회로 기판(100)은 코어층의 제2 절연층(112)을 포함할 수 있다.
예를 들어, 회로 기판(100)은 제2 절연층(112)을 중심으로 이의 상부 및 하부에 상호 대칭 구조를 가지는 복수의 절연층이 적층된 구조를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 제2 절연층(112)을 중심으로 이의 상부 및 하부에는 서로 비대칭 구조를 가지며 복수의 절연층이 배치될 수도 있을 것이다.
이하에서는 실시 예의 회로 기판(100)이 코어 기판이고, 이에 따라 제2 절연층(112)이 코어층인 것으로 하여 설명한다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 실시 예의 회로 기판(100)은 코어층을 포함하지 않는 코어리스 기판일 수 있다. 실시 예의 회로 기판(100)에서의 구조적 특징은 회로 기판(100)의 최외층의 회로층에 있다. 그리고 이하에서는 실시 예의 회로 기판(100)의 최외층의 회로층의 구조를 중심으로 설명하기로 한다.
이에 따라, 이하에서 설명되는 회로 기판(100)의 최외층의 회로층(120)의 구조는 코어 기판에 적용될 수 있고, 이와 다르게 코어리스 기판에 적용될 수 있을 것이다. 나아가, 최외층의 회로층(120)의 구조는 일반적인 회로 기판의 적층 구조뿐 아니라, ETS(Embedded Trace Substrate) 구조의 회로 기판에도 적용 가능할 것이다.
실시 예의 회로 기판(100)은 절연층(110)을 포함한다.
절연층(110)은 상측에서부터 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다.
제2 절연층(112)은 회로 기판(100)의 복수의 절연층 중 내층에 배치된 내층 절연층을 의미할 수 있다. 제2 절연층(112)은 프리프레그를 포함할 수 있다.
이때, 도면상에서 제1 절연층(111)이 1층 구조를 가지는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 절연층(111)은 다층 구조를 가질 수 있다. 예를 들어, 회로 기판(100)은 4층 이상의 층 구조를 가질 수 있다. 그리고, 회로 기판(100)의 내층 절연층에 대응하는 제1 절연층(111)은 회로 기판(100)의 전체 층 수를 기준으로 복수의 층 구조를 가질 수 있다.
제1 절연층(111)은 제2 절연층(112) 상에 배치될 수 있다. 예를 들어, 제1 절연층(111)은 제2 절연층(112)의 상면에 배치될 수 있다.
제1 절연층(111)은 회로 기판(100)의 절연층(110)에서 제1 최외층의 절연층을 의미할 수 있다. 예를 들어, 제1 절연층(111)은 회로 기판(100)의 절연층(110)에서 최상측에 배치된 절연층을 나타낸 것일 수 있다. 제1 절연층(111)은 칩이 실장되는 실장 영역을 제공하거나, 전자 디바이스의 메인 보드와 같은 외부 기판이 결합되는 결합 영역을 제공할 수 있다.
제3 절연층(113)은 제2 절연층(112)의 하면에 배치될 수 있다. 제3 절연층(113)은 회로 기판(100)의 절연층(110)에서 제2 최외층의 절연층을 의미할 수 있다. 예를 들어, 제3 절연층(113)은 회로 기판(100)의 절연층(110)에서 최하측에 배치된 절연층을 나타낸 것일 수 있다.
제1 절연층(111) 및 제3 절연층(113)은 리지드(rigid) 또는 플렉서블(flexible)할 수 있다. 예를 들어, 제1 절연층(111) 및 제3 절연층(113)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 제1 절연층(111) 및 제3 절연층(113)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함할 수 있다. 또는, 제1 절연층(111) 및 제3 절연층(113)은 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 또는 제1 절연층(111) 및 제3 절연층(113)은 사파이어를 포함할 수 있다.
또한, 제1 절연층(111) 및 제3 절연층(113)은 광등방성 필름을 포함할 수 있다. 일례로, 제1 절연층(111) 및 제3 절연층(113)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 제1 절연층(111) 및 제3 절연층(113)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 제1 절연층(111) 및 제3 절연층(113)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지 내에 실리카, 알루미나 등의 무기 필러가 분산된 구조를 포함할 수 있다. 예를 들어, 제1 절연층(111) 및 제3 절연층(113)은 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등을 포함할 수 있다.
또한, 제1 절연층(111) 및 제3 절연층(113)은 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 제1 절연층(111) 및 제3 절연층(113)은 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 제1 절연층(111) 및 제3 절연층(113)은 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
또한, 제1 절연층(111) 및 제3 절연층(113)은 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 제1 절연층(111) 및 제3 절연층(113)은 커브드(curved) 또는 벤디드(bended) 기판일 수 있다.
제1 절연층(111) 및 제3 절연층(113) 각각은 10㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 바람직하게, 제1 절연층(111) 및 제3 절연층(113) 각각은 12㎛ 내지 50㎛의 범위의 두께를 가질 수 있다. 더욱 바람직하게, 제1 절연층(111) 및 제3 절연층(113) 각각은 15㎛ 내지 40㎛의 두께를 가질 수 있다.
제1 절연층(111) 또는 제3 절연층(113)의 두께가 10㎛ 미만이면, 회로 기판(100)에 포함된 회로층이 안정적으로 보호되지 않을 수 있다.
또한, 제1 절연층(111) 또는 제3 절연층(113)의 두께가 60㎛를 초과하면, 회로 기판(100)의 두께가 증가할 수 있고, 이에 의해 반도체 패키지의 두께가 증가할 수 있다. 또한, 제1 절연층(111) 또는 제3 절연층(113)의 두께가 60㎛를 초과하면, 이에 대응하게 회로층의 두께 및 관통 전극의 두께가 증가할 수 있다. 그리고 회로층의 두께 및 관통 전극의 두께가 증가하는 경우, 미세화 구현이 어려워 회로 집적도가 감소할 수 있고, 신호 전송 거리가 증가하여 신호 전송 손실이 증가할 수 있다.
실시 예의 회로 기판(100)은 절연층(110)에 배치된 회로층을 포함한다.
예를 들어, 회로 기판(100)은 제1 절연층(111)의 상면에 배치된 제1 회로층(120)을 포함할 수 있다.
예를 들어, 회로 기판(100)은 제1 절연층(111)의 하면 및 제2 절연층(112)의 상면 사이에 배치된 제2 회로층(130)을 포함할 수 있다.
예를 들어, 회로 기판(100)은 제2 절연층(112)의 하면 및 제3 절연층(113)의 상면 사이에 배치된 제3 회로층(140)을 포함할 수 있다.
예를 들어, 회로 기판(100)은 제3 절연층(113)의 하면에 배치된 제4 회로층(150)을 포함할 수 있다.
제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
제1 회로층(120)은 회로 기판(100)의 제1 최외층에 배치된 회로층을 의미할 수 있다. 그리고, 제4 회로층(140)은 회로 기판(100)의 제2 최외층에 배치된 회로층을 의미할 수 있다.
제1 회로층(120)은 제1 절연층(111)의 상면 위로 돌출된 구조를 가질 수 있다. 또한, 제4 회로층(140)은 제3 절연층(113)의 하면 아래로 돌출된 구조를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 실시 예의 회로 기판(100)이 ETS 구조를 가지는 경우, 제1 회로층(120) 및 제4 회로층(140) 중 어느 하나(바람직하게는, 제4 회로층)는 절연층의 표면 내에 매립된 구조를 가질 수 있다.
제1 회로층(120)은 기능에 따라 복수의 회로 패턴으로 구분될 수 있다.
예를 들어, 제1 회로층(120)은 제1 회로 패턴(121), 제2 회로 패턴(122) 및 제3 회로 패턴(123)을 포함할 수 있다.
제1 회로 패턴(121)은 회로 기판(100) 상에 외부 기판(예를 들어, 전자 디바이스의 메인 보드)을 결합하기 위한 금속 범프부로 기능한다. 이에 따라, 제1 회로 패턴(121)은 '범프부'라고도 할 수 있다. 이하에서는 제1 회로 패턴(121)을 '범프부'라고 하여 설명한다.
제2 회로 패턴(122)은 회로 기판(100) 상에 칩을 실장하기 위한 실장 패드로 기능한다. 이에 따라 제2 회로 패턴(122)은 '패드'라고도 할 수 있다. 이하에서는 제2 회로 패턴(122)을 '패드'라고 하여 설명한다.
제3 회로 패턴(123)은 제1 회로 패턴(121) 및 제2 회로 패턴(122) 중 적어도 하나와 연결되어 배선 기능을 하는 트레이스로 기능한다. 이에 따라 제3 회로 패턴(123)은 '트레이스'라고도 할 수 있다. 이하에서는 제3 회로 패턴(123)을 '트레이스'라고 하여 설명한다.
범프부(121)는 패드(122) 및 트레이스(123)와 다른 두께를 가질 수 있다. 바람직하게, 범프부(121)는 패드(122) 및 트레이스(123)의 두께보다 클 수 있다. 그리고, 패드(122) 및 트레이스(123)는 서로 동일한 두께를 가질 수 있다. 여기에서, 서로 동일한 두께라는 것은 패드(122)와 트레이스(123)의 두께 차이가 5㎛ 이하, 4㎛ 이하, 3㎛ 이하, 2㎛ 이하, 또는 1㎛ 이하인 것을 의미할 수 있다.
범프부(121)의 두께는 패드(122) 또는 트레이스(123)의 두께의 3배 이상일 수 있다. 예를 들어, 범프부(121)의 두께는 패드(122) 또는 트레이스(123)의 두께의 5배 이상일 수 있다. 예를 들어, 범프부(121)의 두께는 패드(122)의 두께 또는 트레이스(123)의 두께의 7배 이상일 수 있다. 예를 들어, 범프부(121)의 두께는 패드(122)의 두께 또는 트레이스(123)의 두께의 10배 이상일 수 있다.
이때, 범프부(121)의 두께가 패드(122)의 두께 또는 트레이스(123)의 두께보다 큰 것은, 범프부(121)를 구성하는 금속층의 층수가 패드(122) 또는 트레이스(123)를 구성하는 금속층의 층수보다 많다는 것을 의미하지 않는다. 다시 말해서, 범프부(121)를 구성하는 금속층의 층수는 패드(122) 또는 트레이스(123)를 구성하는 금속층의 층수와 동일하다. 즉, 범프부(121)의 층 구조는 패드(122) 또는 트레이스(123)의 층 구조와 동일하다. 다만, 범프부(121)를 구성하는 금속층 중 어느 하나의 금속층의 두께는 패드(122) 또는 트레이스(123)의 대응 금속층의 두께보다 크다.
이에 따라, 범프부(121)의 두께는 패드(122) 또는 트레이스(123)의 두께보다 크다.
범프부(121)는 복수의 부분으로 구분할 수 있다. 범프부(121)는 두께 방향을 기준으로 제1 부분(121P) 및 제2 부분(121B)으로 구분할 수 있다. 이때, 제1 부분(121P) 및 제2 부분(121B)의 구분은 층 구분을 의미하지 않는다. 구체적으로, 제1 부분(121P) 및 제2 부분(121B)은 서로 일체로 형성되는 하나의 구성이며, 단지 이를 패드(122) 또는 트레이스(123)를 기준으로 구분한 것일 수 있다.
범프부(121)의 제1 부분(121P)은 범프부(121)의 패드 부분을 의미할 수 있다. 범프부(121)의 제1 부분(121P)은 패드(122) 또는 트레이스(123)의 두께에 대응하는 두께를 가질 수 있다.
범프부(121)의 제2 부분(121B)은 범프부(121)의 제1 부분(121P) 상에 배치된다. 범프부(121)의 제2 부분(121B)은 범프부(121)의 범프 부분이라고 할 수 있다.
이에 따라, 범프부(121)는 제2 부분(121B)의 두께만큼 패드(122) 또는 트레이스(123)의 두께보다 클 수 있다.
이를 위해, 범프부(121)는 패드(122) 또는 트레이스(123)와는 별개의 도금 공정을 통해 형성될 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 범프부(121)는 패드(122) 또는 트레이스(123)의 도금 공정에서 제1 부분(121P)이 형성될 수 있고, 추가적인 도금 공정을 진행하여 제1 부분(121P)과 일체의 범프부(121)의 제2 부분(121B)이 형성될 수도 있을 것이다.
이를 통해, 실시 예의 범프부(121)는 제1 부분(121P)과 제2 부분(121B) 사이에 추가적인 층이 배치되지 않는다. 구체적으로, 범프부(121)는 제1 부분(121P)과 제2 부분(121B) 사이에 시드층이 존재하지 않는다. 이를 통해 실시 예는 범프부(121)의 제1 부분(121P)과 제2 부분(121B) 사이의 물리적 접속성 및 전기적 접속성을 향상시킬 수 있다. 또한, 범프부(121)는 제1 부분(121P)과 제2 부분(121B)의 폭이 서로 대응할 수 있다. 여기에서 제1 부분(121P)의 폭은 제1 부분(121P)의 하부 영역에 포함된 패임부(도 22의 121U)와 수평으로 중첩되지 않는 위치에서의 폭을 의미할 수 있다. 이에 따라, 실시 예는 범프부(121)의 제2 부분(121B)의 피치를 기준으로 복수의 범프부(121a, 121b) 사이의 피치를 결정할 수 있다.
제1 회로층(120)의 범프부(121), 패드(122) 및 트레이스(123)의 상세 구조에 대해서는 하기에서 더욱 상세히 설명한다.
제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 제1 회로층(120)과는 다른 층 구조를 가질 수 있다. 예를 들어, 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)의 금속층의 층수는 제1 회로층(120)의 금속층의 층수와 다를 수 있다. 예를 들어, 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)의 금속층의 층수는 제1 회로층(120)의 금속층의 층수보다 작을 수 있다.
구체적으로, 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 각각 시드층에 대응하는 금속층을 포함한다. 그리고, 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)의 시드층의 층수는 제1 회로층(120)의 시드층의 층수보다 작을 수 있다.
다만, 제4 회로층(150)은 회로기판의 제2 최외층 회로층이며, 제1 회로층(120)의 형성 시에 함께 형성될 수 있다. 이에 따라, 실시 예는 공정성을 향상시키기 위해 제4 회로층(150)은 제1 회로층(120)에 대응하는 층 구조를 갖도록 할 수 있다.
제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 5㎛ 내지 20㎛의 범위의 두께를 가질 수 있다. 예를 들어, 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 6㎛ 내지 17㎛의 범위의 두께를 가질 수 있다. 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 7㎛ 내지 13㎛의 범위의 두께를 가질 수 있다. 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)의 두께가 5㎛ 미만인 경우에는 저항이 증가할 수 있다. 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)의 두께가 20㎛를 초과하는 경우에는 회로 미세화가 어렵고, 이에 따른 회로 집적도가 감소할 수 있다.
한편, 제1 회로층(120)의 패드(122) 및 트레이스(123)는 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)의 두께에 대응하는 두께를 가질 수 있다.
그리고 제1 회로층(120)의 범프부(121)는 패드(122), 트레이스(123), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)의 두께보다 클 수 있다.
제1 회로층(120)의 범프부(121)의 두께는 100㎛를 초과할 수 있다. 제1 회로층(120)의 범프부(121)의 두께는 120㎛를 초과할 수 있다. 제1 회로층(120)의 범프부(121)의 두께는 140㎛를 초과할 수 있다. 제1 회로층(120)의 범프부(121)의 두께는 160㎛를 초과할 수 있다. 제1 회로층(120)의 범프부(121)의 두께는 200㎛를 초과할 수 있다.
제1 회로층(120)의 범프부(121)의 두께는 100㎛ 내지 220㎛의 범위를 만족할 수 있다. 바람직하게, 제1 회로층(120)의 범프부(121)의 두께는 110㎛ 내지 215㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 제1 회로층(120)의 범프부(121)의 두께는 115㎛ 내지 210㎛의 범위를 만족할 수 있다.
제1 회로층(120)의 범프부(121)의 두께가 100㎛ 미만이면, 제1 범프부(121) 상에 외부 기판(예를 들어, 전자 디바이스의 메인 보드)가 안정적으로 결합되지 못할 수 있다. 예를 들어, 제1 회로층(120)의 범프부(121)의 두께가 220㎛를 초과하면, 범프부(121)의 강성이 저하될 수 있고, 이에 따라 외부 기판이 결합된 상태에서 무너짐과 같은 신뢰성 문제가 발생할 수 있다. 또한, 제1 회로층(120)의 범프부(121)의 두께가 220㎛를 초과하면, 복수의 범프부들 사이의 두께 편차가 커지고, 이에 따라 연마 공정을 위한 시간이 증가할 수 있다. 또한, 제1 회로층(120)의 범프부(121)의 두께가 220㎛를 초과하면, 회로 기판(100)의 두께 및 반도체 패키지의 두께가 증가할 수 있다.
실시 예의 회로 기판은 관통 전극을 포함할 수 있다.
구체적으로, 관통 전극은 절연층(110)을 관통할 수 있다. 바람직하게, 관통 전극은 제1 절연층(111)을 관통하는 제1 관통 전극(160)을 포함한다. 또한, 관통 전극은 제2 절연층(112)을 관통하는 제2 관통 전극(170)을 포함한다. 또한, 관통 전극은 제3 절연층(113)을 관통하는 제3 관통 전극(180)을 포함한다.
제1 관통 전극(160), 제2 관통 전극(170) 및 제3 관통 전극(180)은 각각의 절연층을 관통하는 관통 홀 내에 배치될 수 있다. 예를 들어, 제1 관통 전극(160), 제2 관통 전극(170) 및 제3 관통 전극(180)은 관통 홀을 전도성 물질로 충진하여 형성할 수 있다.
관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 관통 홀은 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 기계 가공 방식으로 형성될 수 있다. 또한, 관통 홀은 UV나 CO2 레이저 방식을 사용할 수 있다. 또한, 제1 관통 홀은 미노실란, 케톤류 등을 포함하는 약품을 이용한 화학 가공 방식을 사용할 수 있다.
관통 홀이 형성되면, 관통 홀 내부를 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 금속 물질로 충진하여 제1 관통 전극(160), 제2 관통 전극(170) 및 제3 관통 전극(180)을 형성할 수 있다. 이때, 전도성 물질의 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
한편, 제1 관통 전극(160)은 제1 절연층(111) 내에서 수평 방향으로 이격되어 복수 개 형성될 수 있다.
이때, 제1 관통 전극(160)은 제1 회로층(120)과 수직 방향으로 중첩될 수 있다. 그리고, 제1 관통 전극(160)은 제1 회로층(120)의 범프부(121)와 수직 방향으로 중첩되는 제1-1 관통 전극(160a)을 포함할 수 있다. 또한, 제1 관통 전극(160)은 제1 회로층(120)의 패드(122)와 수직 방향으로 중첩되는 제1-2 관통 전극(160b)을 포함할 수 있다.
이때, 제1 관통 전극(160)은 제1 회로층(120)과 일체로 형성된다. 이는, 제1 절연층(111)을 관통하는 관통 홀 내부의 충진과, 제1 절연층(111) 상에서의 회로층 형성을 위한 도금 공정이 동시에 진행되기 때문이다.
따라서, 패드(122)는 제1-2 관통 전극(160b)과 일체로 형성될 수 있다. 여기에서 일체로 형성된다는 것은, 패드(122)를 구성하는 적어도 하나의 금속층과 제1-2 관통 전극을 구성하는 적어도 하나의 금속층이 한 번의 도금 공정에 의해 형성된 도금층인 것을 의미할 수 있다.
나아가, 범프부(121)는 제1-1 관통 전극(160a)과 일체로 형성될 수 있다. 예를 들어, 범프부(121)의 범프 부분에 대응하는 제2 부분(121B)은 범프부(121)의 패드 부분에 대응하는 제1 부분(121P)과 일체로 형성된다. 그리고, 범프부(121)의 제1 부분(121P)은 제1-1 관통 전극(160a)과 일체로 형성된다. 따라서, 범프부(121)의 제2 부분(121B)은 제1-1 관통 전극(160a)과 일체로 형성된다.
이때, 비교 예에서는, 관통 전극과 범프부의 패드는 서로 일체로 형성되기는 하지만, 관통 전극과 범프부의 범프는 별개의 공정에 의한 분리된 금속층이다. 이에 따라, 비교 예에서는 상호 간의 전기적 및 물리적 접속성이 저하되고, 신호 전송 손실이 증가하는 문제를 가졌다.
이에 반하여, 실시 예는 제1-1 관통 전극(160a), 범프부(121)의 제1 부분(121P) 및 범프부(121)의 제2 부분(121B)이 서로 일체로 형성된 구조를 가진다. 이에 따라, 실시 예는 제1-1 관통 전극(160a)과 범프부(121) 사이의 전기적 및 물리적 접속성을 향상시킬 수 있다. 이에 따라, 실시 예는 회로 기판의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
실시 예의 회로 기판(100)은 보호층을 포함한다.
구체적으로, 제1 절연층(111)의 상면에는 제1 보호층(195)이 배치된다. 제1 보호층(195)은 적어도 하나의 개구를 포함한다. 구체적으로, 제1 보호층(195)은 제1 회로층(120)의 범프부(121)와 수직 방향으로 중첩되는 개구를 포함한다. 이때, 제1 보호층(195)의 개구의 폭은 범프부(121)의 폭과 동일할 수 있다.
여기에서, 비교 예는 제1 보호층의 개구의 폭이 범프부의 폭보다 크거나 작았다. 이는, 제1 보호층의 노광 및 현상 공정에서의 공차에 의해, 제1 보호층의 개구의 폭과 범프부의 폭을 실질적으로 동일하게 형성하기 어렵기 때문이다. 이에 따라, 비교 예에서는 공차를 고려하여 제1 보호층의 개구의 폭을 증가시키거나, 범프부의 폭을 증가시켰다. 이에 따라, 비교 예에서는 복수의 범프부 사이의 피치를 줄이는데 한계가 있었다.
이에 반하여, 실시 예는 범프부(121)를 일정 두께를 형성한 이후에 제1 보호층(195)을 형성한다. 이에 따라 실시 예는 범프부(121)의 폭과 제1 보호층(195)의 개구의 폭이 실질적으로 동일하도록 할 수 있다. 이를 통해 실시 예는 복수의 범프부 사이의 피치를 더욱 줄일 수 있다. 이에 따라 실시 예는 회로 기판의 회로 집적도를 향상시킬 수 있다.
한편, 회로 기판(100)은 제3 절연층(113)의 하면에 배치된 제2 보호층(195)을 더 포함할 수 있다.
제1 보호층(195) 및 제2 보호층(195)은 절연성 물질을 포함할 수 있다. 제1 보호층(195) 및 제2 보호층(195)은 절연층과 회로층의 표면을 보호하기 위해 도포된 후 가열하여 경화될 수 있는 다양한 물질을 포함할 수 있다.
제1 보호층(195) 및 제2 보호층(195)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 제1 보호층(195) 및 제2 보호층(195)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 제1 보호층(195) 및 제2 보호층(195)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 제1 보호층(195) 및 제2 보호층(195)은 포토 솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
제1 보호층(195) 및 제2 보호층(195)의 두께는 1㎛ 내지 20㎛일 수 있다. 제1 보호층(195) 및 제2 보호층(195)의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 제1 보호층(195) 및 제2 보호층(195)의 두께는 5㎛ 내지 20㎛일 수 있다. 제1 보호층(195) 및 제2 보호층(195)의 두께가 20㎛를 초과하는 경우, 회로 기판 및 반도체 패키지의 전체적인 두께가 증가할 수 있다.
한편, 도면상에서는 회로 기판이 제1 보호층(195) 및 제2 보호층(195)을 포함하는 것으로 도시하였으나, 이에 한정되는 것은 아니다.
예를 들어, 제1 보호층(195) 및 제2 보호층(195) 중 적어도 하나는 생략될 수 있다.
바람직하게, 도 2의 회로 기판(100)에서 제1 보호층(195)은 생략될 수 있다. 이에 따라, 제1 절연층(111)의 상면 및 제1 회로층(120)의 상면과 측면은 회로기판(100)의 외측으로 노출될 수 있다. 그리고, 제1 절연층(111)의 상면 및 제1 회로층(120)의 상면의 적어도 일부 및 측면은 반도체 패키지 공정에서 몰딩층에 의해 덮일 수 있을 것이다.
한편, 도면에 도시하지는 않았지만, 회로 기판(100)의 제1 회로층(120) 상에는 표면 처리층이 배치될 수 있다. 예를 들어, 제1 회로층(120)의 범프부(121) 및 패드(122) 중 적어도 하나의 상면에는 표면 처리층이 배치될 수 있다. 표면 처리층은 회로층의 부식 및 산화를 방지하면서, 솔더성을 높이기 위해 형성될 수 있다. 이때,
표면 처리층은 OSP(Organic Solderability Preservative) 층일 수 있다. 바람직하게, 표면 처리층은 회로층 상에 코팅된 벤지미다졸(Benzimidazole)과 같은 유기물로 형성된 유기층일 수 있다.
이와 다르게, 표면 처리층은 도금층일 수 있다. 예를 들어, 표면 처리층은 무전해 도금된 금(Au) 도금층을 포함할 수 있다. 예를 들어, 표면 처리층은 무전해 도금된 니켈(Ni) 도금층과, 니켈 도금층에 무전해 도금된 금(Au) 도금층을 포함할 수 있다. 예를 들어, 표면 처리층은 무전해 도금된 니켈(Ni) 도금층과, 니켈 도금층에 무전해 도금된 팔라듐(Pd) 도금층과, 팔라듐 도금층에 무전해 도금된 금(Au) 도금층을 포함할 수 있다.
이하에서는 실시 예의 회로 기판에 포함된 회로층에 대해 보다 구체적으로 설명하기로 한다.
도 3은 제1 실시 예의 제1 회로층의 범프부의 층 구조를 나타낸 단면도이고, 도 4는 제1 실시 예의 제1 회로층의 패드의 층 구조를 나타낸 단면도이며, 도 5는 제1 실시 예의 제1 회로층의 트레이스의 층 구조를 나타낸 단면도이고, 도 6은 실시 예의 제2 회로층의 층 구조를 나타낸 단면도이고, 도 7은 제2 실시 예의 제1 회로층의 범프부의 층 구조를 나타낸 단면도이다.
잠시, 도 2를 다시 참조하면, 제1 회로층(120)은 범프부(121), 패드(122) 및 트레이스(123)를 포함한다. 그리고 제1 회로층(120), 범프부(121) 및 패드(122)는 서로 동일한 층 구조를 가지는 반면에, 적어도 하나는 적어도 다른 하나의 두께와 다른 두께를 가진다.
반면에, 제2 회로층(130)은 제1 회로층(120)과는 다른 층 구조를 가진다. 예를 들어, 제2 회로층(130)은 제1 회로층(120)의 층수보다 작은 층수를 가진다. 예를 들어, 제2 회로층(130)의 시드층의 층수는 제1 회로층(120)의 시드층의 층수보다 작다.
한편, 실시 예의 제1 회로층(120)은 제조 방식에 따라 서로 다른 층 구조를 가질 수 있다. 예를 들어, 제1 회로층(120)이 SAP 공법으로 제조되는 경우, 제1 회로층(120)은 동박층에 대응하는 제4 금속층(121-4)을 포함하지 않는 제1 내지 제3 금속층(121-1, 121-2, 121-3)만을 포함한다. 그리고, 제1 회로층(120)이 MSAP 공법으로 제조되는 경우, 제1 회로층(120)은 동박층을 포함하는 제1 내지 제4 금속층(121-1, 121-2, 121-3, 121-4)을 포함할 수 있다.
도 3을 참조하면, 회로 기판(100)은 제1 절연층(111)을 관통하는 제1-1 관통 전극(160a) 및 제1-1 관통 전극(160a) 상에 배치된 제1 회로층(120)의 범프부(121)를 포함한다.
이때, 제1-1 관통 전극(160a)과 범프부(121)는 일체로 형성된다.
범프부(121)는 복수의 금속층을 포함한다. 그리고, 제1-1 관통 전극(160a)도 범프부(121)의 복수의 금속층에 대응되는 복수의 금속층을 포함한다. 그리고 범프부(121)의 복수의 금속층 각각은 제1-1 관통 전극(160a)의 복수의 금속층 중 대응 금속층과 일체로 형성된다. 일체로 형성된다는 것은 범프부(121)를 구성하는 복수의 금속층 중 어느 하나와 제1-1 관통 전극(160a)을 구성하는 복수의 금속층 중 어느 하나가 하나의 층으로 구성된다는 것을 의미할 수 있다.
범프부(121)는 제1 금속층(121-1)을 포함한다. 제1 금속층(121-1)은 제1 실시 예의 회로 기판에서 제1 절연층(111)의 상면에 배치된다.
범프부(121)의 제1 금속층(121-1)은 무전해 도금층일 수 있다. 예를 들어, 범프부(121)의 제1 금속층(121-1)은 화학동 도금층일 수 있다.
예를 들어, 범프부(121)의 제1 금속층(121-1)은 탈지 과정, 소프트 부식 과정, 예비 촉매 처리 과정, 촉매 처리 과정, 활성화 과정, 무전해 도금 과정 및 산화 방지 처리 과정 순으로 진행되는 화학동도금 방식에 의해 형성될 수 있다.
범프부(121)의 제1 금속층(121-1)은 제1 두께를 가질 수 있다. 범프부(121)의 제1 금속층(121-1)의 제1 두께는 0.5㎛ 내지 1.5㎛의 범위를 만족할 수 있다. 바람직하게, 범프부(121)의 제1 금속층(121-1)의 제1 두께는 0.7㎛ 내지 1.3㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 범프부(121)의 제1 금속층(121-1)의 제1 두께는 0.8㎛ 내지 1.2㎛의 범위를 만족할 수 있다. 범프부(121)의 제1 금속층(121-1)의 제1 두께가 0.5㎛보다 작으면, 제1 금속층(121-1)이 시드층으로 정상적인 기능을 수행하지 못할 수 있다. 범프부(121)의 제1 금속층(121-1)의 제1 두께가 1.5㎛보다 크면, 범프부(121)의 신뢰성이 저하될 수 있다. 예를 들어 범프부(121)의 제1 금속층(121-1)의 제1 두께가 1.5㎛보다 크면, 범프부(121)의 형성 이후에 진행되는 제1 금속층(121-1)의 에칭 공정에서 패임부(또는 언더컷)의 깊이가 증가할 수 있다. 또한, 범프부(121)의 제1 금속층(121-1)의 제1 두께가 1.5㎛보다 크면, 에칭 공정 시간이 증가할 수 있다. 또한, 범프부(121)으 제1 금속층(121-1)의 제1 두께가 1.5㎛보다 크면, 제1 금속층(121-1)의 에칭 공정에서 범프부(121)의 제3 금속층(123)의 변형이 발생할 수 있다.
범프부(121)는 제1 금속층(121-1) 상에 배치된 제2 금속층(121-2)을 포함할 수 있다. 범프부(121)의 제2 금속층(121-2)은 전해 도금층일 수 있다. 예를 들어, 범프부(121)의 제2 금속층(121-2)은 범프부(121)의 제1 금속층(121-1)을 시드층으로 전해 도금하여 형성한 제1 전해 도금층일 수 있다.
범프부(121)의 제2 금속층(121-2)은 범프부(121)의 제1 금속층(121-1)의 제1 두께보다 큰 제2 두께를 가질 수 있다. 예를 들어, 범프부(121)의 제2 금속층(121-2)의 제2 두께는 범프부(121)의 제1 금속층(121-1)의 제1 두께의 1.3배 이상일 수 있다. 예를 들어, 범프부(121)의 제2 금속층(121-2)의 제2 두께는 범프부(121)의 제1 금속층(121-1)의 제1 두께의 1.5배 이상일 수 있다. 예를 들어, 범프부(121)의 제2 금속층(121-2)의 제2 두께는 범프부(121)의 제1 금속층(121-1)의 제1 두께의 2배 이상일 수 있다.
범프부(121)의 제2 금속층(121-2)의 제2 두께는 3㎛ 내지 5㎛의 범위를 만족할 수 있다. 예를 들어, 범프부(121)의 제2 금속층(121-2)의 제2 두께는 3.2㎛ 내지 4.8㎛의 범위를 만족할 수 있다. 예를 들어, 범프부(121)의 제2 금속층(121-2)의 제2 두께는 3.5㎛ 내지 4.5㎛의 범위를 만족할 수 있다.
범프부(121)의 제2 금속층(121-2)의 제2 두께가 3㎛ 미만이면, 제2 금속층(121-2)의 형성에 의해 나타나는 효과가 미비할 수 있다. 예를 들어, 범프부(121)의 제2 금속층(121-2)은 범프부(121)의 도금공정에서의 공정성을 향상시키면서, 제1 금속층(121-1)의 에칭 공정에서 패임부의 깊이를 줄이는 기능을 할 수 있다. 예를 들어, 범프부(121)의 제2 금속층(121-2)은 복수의 범프부들 사이의 두께 편차를 줄이는 기능을 할 수 있다. 그리고, 범프부(121)의 제2 금속층(121-2)의 제2 두께가 3㎛ 미만이면, 제2 금속층(121-2)에 의한 효과가 미비할 수 있다. 범프부(121)의 제2 금속층(121-2)의 제2 두께가 5㎛를 초과하면, 제2 금속층(121-2)을 에칭하는 공정에서의 공정 시간이 증가할 수 있다.
범프부(121)의 제1 금속층(121-1) 및 제2 금속층(121-2)은 제3 금속층(121-3)을 전해 도금으로 형성하기 위한 시드층으로 기능한다. 구체적으로, 제1 금속층(121-1)은 제2 금속층(121-2)을 전해 도금으로 형성하기 위한 시드층으로 기능한다. 그리고, 제1 금속층(121-1) 및 제2 금속층(121-2)은 제3 금속층(121-3)을 전해 도금으로 형성하기 위한 시드층으로 기능한다.
즉, 범프부(121)는 범프부(121)의 제2 금속층(121-2) 상에 배치된 제3 금속층(121-3)을 포함한다. 제3 금속층(121-3)은 제1 금속층(121-1) 및 제2 금속층(121-2)을 시드층으로 전해 도금하여 형성한 전해 도금층이다. 예를 들어, 범프부(121)의 제3 금속층(121-3)은 범프부(121)의 제2 전해 도금층이라고도 할 수 있다.
범프부(121)의 제3 금속층(121-3)의 제3 두께는 95㎛를 초과할 수 있다. 예를 들어, 범프부(121)의 제3 금속층(121-3)의 제3 두께는 115㎛를 초과할 수 있다. 범프부(121)의 제3 금속층(121-3)의 제3 두께는 135㎛를 초과할 수 있다. 범프부(121)의 제3 금속층(121-3)의 제3 두께는 155㎛를 초과할 수 있다. 범프부(121)의 제3 금속층(121-3)의 제3 두께는 195㎛를 초과할 수 있다.
즉, 범프부(121)는 제1 금속층(121-1), 제2 금속층(121-2) 및 제3 금속층(121-3)을 포함한다. 그리고, 제1 금속층(121-1), 제2 금속층(121-2) 및 제3 금속층(121-3)을 포함하는 범프부(121)의 두께(T1)는 100㎛ 내지 220㎛의 범위를 만족할 수 있다. 바람직하게, 범프부(121)의 두께(T1)는 110㎛ 내지 215㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 범프부(121)의 두께(T1)는 115㎛ 내지 210㎛의 범위를 만족할 수 있다.
범프부(121)의 두께(T1)가 100㎛ 미만이면, 제1 범프부(121) 상에 외부 기판(예를 들어, 전자 디바이스의 메인 보드)가 안정적으로 결합되지 못할 수 있다. 예를 들어, 범프부(121)의 두께(T1)가 220㎛를 초과하면, 범프부(121)의 강성이 저하될 수 있고, 이에 따라 외부 기판이 결합된 상태에서 무너짐과 같은 신뢰성 문제가 발생할 수 있다. 또한, 범프부(121)의 두께(T1)가 220㎛를 초과하면, 복수의 범프부들 사이의 두께 편차가 커지고, 이에 따라 연마 공정을 위한 시간이 증가할 수 있다. 또한, 범프부(121)의 두께(T1)가 220㎛를 초과하면, 회로 기판(100)의 두께 및 반도체 패키지의 두께가 증가할 수 있다.
실시 예는 범프부(121)가 제1 금속층(121-1), 제2 금속층(121-2) 및 제3 금속층(121-3)을 포함한다. 그리고, 제2 금속층(121-2)은 제1 금속층(121-1)을 시드층으로 전해 도금된 제1 전해 도금층이며, 제3 금속층(121-3)은 제1 금속층(121-1)과 제2 금속층(121-2)을 시드층으로 전해 도금된 제2 전해 도금층이다.
따라서, 실시 예는 회로층의 형성 이후에 진행되는 시드층의 에칭 공정에서 발생하는 패임부의 깊이를 최소화할 수 있다. 즉, 제2 금속층(121-2)은 전해 도금층으로 제1 금속층(121-1)보다 높은 금속밀도를 가질 수 있다. 따라서, 제2 금속층(121-2)은 에칭 공정에서 제1 금속층(121-1)의 측면에 발생하는 패임부의 깊이를 최소화하는 배리어층으로 기능할 수 있다. 나아가, 제2 금속층(121-2)은 에칭 공정에서 제3 금속층(121-3)이 변형되는 것을 방지하는 기능을 할 수 있다. 따라서, 실시 예는 범프부(121)가 제2 금속층(121-2)을 더 포함하는 것에 의해 범프부(121)의 하부 측면에 형성되는 패임부의 깊이를 최소화할 수 있다. 따라서, 실시 예는 범프부(121)의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
또한, 범프부(121)의 제3 금속층(121-3)은 제1 금속층(121-1)뿐 아니라, 제2 금속층(121-2)을 시드층으로 전해 도금된다. 이에 따라, 실시 예는 회로 기판(100)에 포함되는 복수의 범프부들 사이의 두께 편차를 최소화할 수 있다.
구체적으로, 비교 예의 회로 기판을 보면, 범프부의 도금은 화학동 도금층만을 시드층으로 이용하여 진행된다. 이때, 범프부는 100㎛ 이상의 두께를 가진다. 이에 따라 100㎛ 이상의 두께를 가지는 금속층을 도금하는 경우, 화학동도금층만으로는 전체 영역에서 균일한 두께를 가지는 도금 공정이 진행되기 어렵다. 따라서, 비교 예의 회로 기판은 복수의 범프부의 두께의 평균값 대비 각각의 범프부의 두께의 편차는 30%를 초과하였다. 예를 들어, 평균값이 100㎛일 경우, 복수의 범프부 중 적어도 하나의 범프부의 두께는 70㎛ 미만이거나, 130㎛을 초과하였다. 이에 따라, 비교 예의 회로 기판은 각각의 범프부의 두께를 맞추기 위해 목표 두께보다 큰 두께를 가지도록 도금 공정을 진행한다. 이에 의해, 비교 예는 최종적으로 범프부의 두께를 목표 두께로 맞추면서, 두께 균일화를 위해 연마 공정이 필수적으로 포함되어야 하며, 연마 공정 시간이 증가하는 문제를 가졌다.
이에 반하여, 실시 예는 범프부(121)의 제1 금속층(121-1)뿐 아니라, 제2 금속층(121-2)을 시드층으로 이용하여 범프부(121)의 제3 금속층(121-3)의 전해 도금을 진행한다. 이에 따라 실시 예는 복수의 범프부들 사이의 두께 편차를 최소화할 수 있다. 이에 따라, 실시 예는 범프부(121)가 목표 두께에 대응하는 두께를 가지는 조건으로 도금 공정이 진행될 수 있다. 이에 의해 실시 예는 연마 공정을 생략하거나, 연마 공정 시간을 획기적으로 단축할 수 있다.
구체적으로, 실시 예의 회로 기판(100)은 수평 방향으로 상호 이격된 복수의 범프부(121a, 121b)를 포함한다. 그리고, 실시 예는 복수의 범프부(121a, 121b)의 두께의 평균값을 기준으로, 각각의 범프부(121a, 121b)가 가지는 두께의 편차를 20% 이하로 맞출 수 있다. 예를 들어, 실시 예는 복수의 범프부(121a, 121b)의 두께의 평균값을 기준으로, 각각의 범프부(121a, 121b)가 가지는 두께의 편차를 15% 이하로 맞출 수 있다. 예를 들어, 실시 예는 복수의 범프부(121a, 121b)의 두께의 평균값을 기준으로, 각각의 범프부(121a, 121b)가 가지는 두께의 편차를 10% 이하로 맞출 수 있다.
한편, 실시 예의 회로 기판의 제1 관통 전극(160)은 범프부(121)와 수직 방향으로 중첩되는 제1-1 관통 전극(160a)을 포함한다. 그리고, 제1-1 관통 전극(160a)은 범프부(121)에 대응하는 층 구조를 가질 수 있다.
예를 들어, 제1-1 관통 전극(160a)은 범프부(121)의 제1 금속층(121-1), 제2 금속층(121-2) 및 제3 금속층(121-3)에 대응하는 제1-1 관통 전극(160a)의 제1 금속층(161), 제2 금속층(162) 및 제3 금속층(163)을 포함할 수 있다.
제1-1 관통 전극(160a)의 제1 금속층(161)은 범프부(121)의 제1 금속층(121-1)에 대응될 수 있다. 다시 말해서, 제1-1 관통 전극(160a)의 제1 금속층(161)은 범프부(121)의 제1 금속층(121-1)과 일체로 형성될 수 있다.
또한, 제1-1 관통 전극(160a)의 제2 금속층(162)은 범프부(121)의 제2 금속층(121-2)에 대응될 수 있다. 다시 말해서, 제1-1 관통 전극(160a)의 제2 금속층(162)은 범프부(121)의 제2 금속층(121-2)과 일체로 형성될 수 있다.
또한, 제1-1 관통 전극(160a)의 제3 금속층(163)은 범프부(121)의 제3 금속층(121-3)에 대응될 수 있다. 다시 말해서, 제1-1 관통 전극(160a)의 제3 금속층(163)은 범프부(121)의 제3 금속층(121-3)과 일체로 형성될 수 있다.
이에 따라, 실시 예의 범프부(121)는 제1 관통 전극(160)의 제1-1 관통 전극(160a)와 일체로 형성된 구조를 가질 수 있다.
한편, 도 4를 참조하면, 제1 회로층(120)은 패드(122)를 포함한다. 이때, 패드(122)의 두께(T2)는 범프부(121)의 두께(T1)보다 작다.
이때, 패드(122)는 제1 내지 제3 금속층(122-1, 122-2, 122-3)을 포함한다.
그리고, 패드(122)의 제1 및 제2 금속층(122-1, 122-2)은 범프부(121)의 제1 금속층(121-1) 및 제2 금속층(121-2)에 대응된다.
이때, 패드(122)의 제3 금속층(122-3)은 패드(122)의 제1 및 제2 금속층(122-1, 122-2)을 시드층으로 전해 도금된다는 점에서 범프부(121)의 제3 금속층(121-3)과 동일하다.
다만, 패드(122)의 제3 금속층(122-3)의 두께는 범프부(121)의 제3 금속층(121-3)의 두께보다 작다. 다시 말해서, 패드(122)의 제3 금속층(122-3)의 두께는 패드(122)의 전체 두께(T2)를 기준으로 결정될 수 있다.
또한, 회로 기판(100)은 패드(122)와 수직 방향으로 중첩된 제1-2 관통 전극(160b)을 포함한다.
제1-2 관통 전극(160b)은 패드(122)의 층 구조에 대응하는 층 구조를 가질 수 있다.
예를 들어, 제1-2 관통 전극(160b)은 패드(122)의 제1 금속층(122-1)에 대응하는 제1-2 관통 전극(160b) 제1 금속층(161)을 포함할 수 있다. 제1-2 관통 전극(160b)의 제1 금속층(161)은 패드(122)의 제1 금속층(122-1)과 일체로 형성될 수 있다.
예를 들어, 제1-2 관통 전극(160b)은 패드(122)의 제2 금속층(122-2)에 대응하는 제1-2 관통 전극(160b)의 제2 금속층(162)을 포함할 수 있다. 제1-2 관통 전극(160b)의 제2 금속층(162)은 패드(122)의 제2 금속층(122-2)과 일체로 형성될 수 있다.
예를 들어, 제1-2 관통 전극(160b)은 패드(122)의 제3 금속층(122-3)에 대응하는 제1-2 관통 전극(160b)의 제3 금속층(163)을 포함할 수 있다. 제1-2 관통 전극(160b)의 제3 금속층(163)은 패드(122)의 제3 금속층(122-3)과 일체로 형성될 수 있다.
한편, 도 5를 참조하면, 제1 회로층(120)의 트레이스(123)는 제1 내지 제3 금속층(123-1, 123-2, 123-3)을 포함할 수 있다.
이때, 트레이스(123)의 제1 내지 제3 금속층(123-1, 123-2, 123-3)은 패드(122)의 제1 내지 제3 금속층(122-1, 122-2, 122-3)에 대응할 수 있다. 그리고, 트레이스(123)의 두께(T3)는 패드(122)의 두께(T2)에 대응할 수 있다.
이에 따라, 트레이스(123)의 제1 내지 제3 금속층(123-1, 123-2, 123-3)의 구체적인 설명은 생략하기로 한다.
한편, 도 6을 참조하면, 회로 기판(100)의 제2 회로층(130)은 제1 회로층(120)과는 다른 층 구조를 가질 수 있다. 예를 들어, 제2 회로층(130)이 가지는 층수는 제1 회로층(120)이 가지는 층수와 다를 수 있다. 예를 들어, 제2 회로층(130)이 가지는 금속층의 층수는 제1 회로층(120)이 가지는 금속층의 층수보다 작을 수 있다.
이에 대응하게, 회로 기판(100)의 제2 절연층(112)을 관통하는 제2 관통 전극(170)은 제1 관통 전극(160)과는 다른 층 구조를 가질 수 있다. 예를 들어, 제2 관통 전극(170)은 제1 관통 전극(160)이 가지는 금속층의 층수보다 작은 층수의 금속층을 포함할 수 있다.
예를 들어, 제2 회로층(130)은 제1 회로층(120)의 패드(122) 또는 트레이스(123)의 제1 금속층(122-1 또는 123-1)에 대응하는 제1 금속층(130-1)을 포함한다. 또한, 제2 회로층(130)은 제1 회로층(120)의 패드(122) 또는 트레이스(123)의 제3 금속층(122-3 또는 123-3)에 대응하는 제3 금속층(130-2)을 포함한다. 다시 말해서, 제2 회로층(130)은 제1 회로층(120)의 패드(122) 또는 트레이스(123)와 비교하여, 패드(122) 또는 트레이스(123)의 제2 금속층(122-2 또는 123-2)을 포함하지 않는 구조를 가질 수 있다.
또한, 제2 관통 전극(170)은 제1-1 관통 전극(160a) 또는 제1-2 관통 전극(160b)의 제1 금속층(160-1)에 대응하는 제1 금속층(171)을 포함한다. 또한, 제2 관통 전극(170)은 제1-1 관통 전극(160a) 또는 제1-2 관통 전극(160b)의 제3 금속층(160-3)에 대응하는 제2 금속층(172)을 포함한다. 다시 말해서, 제2 관통 전극(170)은 제1-1 관통 전극(160a) 또는 제1-2 관통 전극(160b)과 비교하여, 제1-1 관통 전극(160a) 또는 제1-2 관통 전극(160b)의 제2 금속층(160-2)을 포함하지 않는 구조를 가질 수 있다.
한편, 도 7을 참조하면, 실시 예의 회로 기판(100)은 MSAP 공정을 통해 제조될 수 있다.
구체적으로, 제1 회로층(120)은 도 3 내지 도 5 대비, 제4 금속층을 더 포함할 수 있다. 다시 말해서, 제1 회로층(120)의 범프부(121), 패드(122) 및 트레이스(123) 각각은 제1 절연층(111)의 상면과 제1 금속층 사이에 배치된 제4 금속층을 더 포함할 수 있다. 이에 반하여, 제1 관통 전극(160)은 도 3 내지 도 5에서 설명한 바와 같은 제1 내지 제3 금속층(161, 162, 163)을 포함할 수 있다.
이때, 제1 회로층(120)의 범프부(121), 패드(122) 및 트레이스(123)는 각각 동일한 제4 금속층을 포함한다. 이에 따라, 이하에서는 범프부(121)의 제4 금속층(121-4)을 중심으로 설명하기로 한다.
제1 회로층(120)의 범프부(121)는 제4 금속층(121-4)을 더 포함한다. 제4 금속층(121-4)은 범프부(121)의 제1 금속층(121-1)과 제1 절연층(111)의 상면 사이에 배치된다. 제4 금속층(121-4)은 동박층일 수 있다. 구체적으로, 제4 금속층(121-4)은 제1 절연층(111)을 적층하는 공정에서, 제1 절연층(111)의 상면에 부착되어 있던 구리 호일(foil)일 수 있다.
그리고 제2 실시 예의 회로 기판(100)은 MSAP 공정으로 제조를 진행하며, 이에 따라, 제1 절연층(111)의 상면에 배치되어 있던 동박층인 제4 금속층(121-4)을 제거하지 않고 회로층의 형성 공정을 진행한다.
제4 금속층(121-4)은 제4 두께를 가질 수 있다. 예를 들어, 제4 금속층(121-4)의 제4 두께는 0.8㎛ 내지 2㎛의 범위를 만족할 수 있다. 제4 금속층(121-4)의 제4 두께는 1.0㎛ 내지 1.8㎛의 범위를 만족할 수 있다. 제4 금속층(121-4)의 제4 두께는 1.2㎛ 내지 1.6㎛의 범위를 만족할 수 있다. 제4 금속층(121-4)의 제4 두께가 0.8㎛ 미만이면, 제1 절연층(111)을 적층하는 공정에서의 평탄도 저하 등과 같은 신뢰성 문제가 발생할 수 있다. 제4 금속층(121-4)의 제4 두께가 2㎛를 초과하면, 제4 금속층(121-4)을 에칭하는 공정(예를 들어, 시드층의 에칭 공정 또는 관통 홀 형성 공정)에서의 공정성이 저하될 수 있다.
이에 따라, 제2 실시 예의 범프부(121)의 두께(T5)는 제1 실시 예의 범프부(121)의 두께(T1)보다 제4 금속층(121-4)의 제4 두께만큼 클 수 있다.
이하에서는 실시 예의 범프부(121)의 하부 영역에 형성되는 패임부에 대해 설명한다.
도 8은 제1 실시 예에 따른 도 7의 A 영역을 확대한 확대도이고, 도 9는 제2 실시 예에 따른 도 7의 A 영역을 확대한 확대도이다.
도 8 및 도 9를 참조하면 실시 예의 제1 회로층(120)은 제1 절연층(111)의 상면과 인접한 하부 영역에 형성된 패임부를 포함할 수 있다. 패임부는 언더컷이라고도 할 수 있다. 패임부는 제1 회로층(120)의 범프부(121), 패드(122) 및 트레이스(123)의 하부 영역에 각각 형성될 수 있다.
구체적으로, 도 7을 참조하면, 패임부는 범프부(121), 패드(122) 및 트레이스(123)의 각각의 제1 금속층 및 제4 금속층에 형성될 수 있다.
이와 다르게, 도 8을 참조하면, 패임부는 제1, 제2 및 제4 금속층에 형성될 수 있다.
이하에서는 범프부(121)에 형성되는 패임부를 중심으로 설명한다. 그리고, 범프부(121)에 형성되는 패임부에 대응하게, 제1 회로층(120)의 패드(122) 및 트레이스(123)에도 패임부가 형성될 수 있다.
이때, 범프부(121)와 제1-1 관통 전극(160a) 사이에는 계면이 존재하지 않는다. 즉, 계면이 존재하지 않는다는 것은 범프부(121)와 제1-1 관통 전극(160a)이 서로 일체로 형성된다는 것을 의미할 수 있다.
도 7을 참조하면, 범프부(121)에서의 패임부는 범프부(121)의 제1 금속층(121-1) 및 제4 금속층(121-4)에 형성될 수 있다. 그리고, 범프부(121)가 SAP 공정으로 형성되는 경우, 범프부(121)의 패임부는 범프부(121)의 제1 금속층(121-1)에만 형성될 수 있다.
이에 따라, 범프부(121)는 두께 방향으로 폭이 변화하는 부분을 포함할 수 있다.
예를 들어, 범프부(121)는 제1 금속층(121-1)이 배치된 영역에서의 폭이 제3 금속층(121-3)이 배치된 영역에서의 폭보다 작을 수 있다. 또한, 범프부(121)는 제4 금속층(121-4)이 배치된 영역에서의 폭이 제3 금속층(121-3)이 배치된 영역에서의 폭보다 작을 수 있다.
그리고, 범프부(121)는 제1 금속층(121-1)이 배치된 영역에서의 폭이 제2 금속층(121-2)이 배치된 영역에서의 폭보다 작을 수 있다. 또한, 범프부(121)는 제2 금속층(121-2)이 배치된 영역에서의 폭이 제4 금속층(121-4)이 배치된 영역에서의 폭보다 클 수 있다.
그리고 범프부(121)는 제2 금속층(121-2)이 배치된 영역에서의 폭이 제3 금속층(121-3)이 배치된 영역에서의 폭과 동일할 수 있다.
이때, 실시 예는 제1 금속층(121-1) 상에 제2 금속층(121-2)을 추가로 형성하고, 형성한 제2 금속층(121-2)을 추가 시드층으로 이용하여 제3 금속층(121-3)을 형성한다. 그리고, 실시 예는 제3 금속층(121-3)을 형성한 이후 시드층을 에칭하는 공정에서, 제2 금속층(121-2)에 의해 제1 금속층(121-1)의 에칭이 과하게 진행되는 것을 방지할 수 있다. 이에 따라 실시 예는 패임부의 깊이(명확하게, 패임부의 수평 방향으로의 폭)를 최소화할 수 있다.
또한, 도 8을 참조하면, 범프부(121)에서의 패임부는 범프부(121)의 제1 금속층(121-1), 제2 금속층(121-2) 및 제4 금속층(121-4)에 형성될 수 있다. 그리고, 범프부(121)가 SAP 공정으로 형성되는 경우, 범프부(121)의 패임부는 범프부(121)의 제1 금속층(121-1) 및 제2 금속층(121-2)에 형성될 수 있다.
이에 따라, 범프부(121)는 두께 방향으로 폭이 변화하는 부분을 포함할 수 있다.
예를 들어, 범프부(121)는 제1 금속층(121-1)이 배치된 영역에서의 폭이 제3 금속층(121-3)이 배치된 영역에서의 폭보다 작을 수 있다. 또한, 범프부(121)는 제4 금속층(121-4)이 배치된 영역에서의 폭이 제3 금속층(121-3)이 배치된 영역에서의 폭보다 작을 수 있다. 또한, 범프부(121)는 제2 금속층(121-2)이 배치된 영역에서의 폭이 제3 금속층(121-3)이 배치된 영역에서의 폭보다 작을 수 있다.
이때, 실시 예는 제2 금속층(121-2)에도 패임부의 일부가 형성될 수 있다. 그러나, 제2 금속층(121-2)에서의 패임부의 깊이는 제1 금속층(121-1)에서의 패임부의 깊이보다 작다.
예를 들어, 범프부(121)는 제2 금속층(121-2)이 배치된 영역의 적어도 일부는 제1 금속층(121-1)이 배치된 영역보다 큰 폭을 가진다. 그리고, 실시 예는 범프부(121)의 제2 금속층(121-2)에도 패임부가 형성될 수는 있지만, 이의 깊이를 최소화할 수 있고, 나아가 제2 금속층(121-2)에 의해 제1 금속층(121-1) 및 제4 금속층(121-4)에 형성되는 패임부의 깊이도 최소화할 수 있다.
실시 예의 회로 기판은 절연층, 절연층을 관통하는 관통 전극 및 절연층 상에 배치된 제1 회로층을 포함한다. 이때, 제1 회로층은 범프부를 포함한다. 범프부는 절연층 상에 배치된 보호층을 관통하며 보호층 상으로 돌출되며 구비된다.
범프부는 절연층 및 관통 전극 상에 배치된 제1 부분과 제1부분 상의 제2 부분을 포함한다. 범프부의 제1 부분과 제2 부분 사이에는 계면이 존재하지 않는다. 다시 말해서, 제1 부분과 제2 부분은 서로 일체로 형성된다. 나아가, 관통 전극은 범프부의 제1 부분 및 제2 부분과 일체로 형성된다. 다시 말해서, 관통 전극과 범프부 사이에도 계면이 존재하지 않는다.
따라서, 실시 예의 범프부는 제1 부분과 제2 부분 사이에 추가적인 층이 배치되지 않는다. 구체적으로, 범프부는 제1 부분과 제2 부분 사이에 시드층이 존재하지 않는다. 이를 통해 실시 예는 범프부의 제1 부분과 제2 부분 사이의 물리적 접속성 및 전기적 접속성을 향상시킬 수 있다. 나아가, 실시 예의 범프부는 관통 전극과도 일체로 형성되며, 이에 따른 전기적 및 물리적 신뢰성을 더욱 향상시킬 수 있다.
이때, 비교 예는, 패드부와 범프부가 서로 분리된 별개의 도금 공정을 통해 형성된다. 따라서, 비교예는 상호 간의 전기적 및 물리적 접속성이 저하되고, 신호 전송 손실이 증가하는 문제를 가졌다. 나아가, 비교 예는 패드부의 범프부 사이에 시드층이 추가로 배치된 구조를 가지며, 시드층의 물리적 신뢰성 문제로 인해 범프부의 전체적인 신뢰성이 저하되는 문제를 가졌다.
이에 반하여, 실시 예는 관통 전극, 범프부의 제1 부분 및 범프부의 제2 부분이 서로 일체로 형성된 구조를 가진다. 이에 따라, 실시 예는 관통 전극과 범프부 사이의 전기적 및 물리적 접속성을 향상시킬 수 있다. 이에 따라, 실시 예는 회로 기판의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
또한, 실시 예의 범프부는 제1 금속층, 제2 금속층 및 제3 금속층을 포함한다. 그리고 제2 금속층은 제1 금속층을 시드층으로 전해 도금된 제1 전해 도금층이며, 제3 금속층은 제1 금속층과 제2 금속층을 시드층으로 전해 도금된 제2 전해 도금층이다.
따라서, 실시 예는 회로층의 형성 이후에 진행되는 시드층의 에칭 공정에서 발생하는 패임부의 깊이를 최소화할 수 있다. 즉, 제2 금속층은 전해 도금층으로 제1 금속층보다 높은 강도를 가질 수 있다. 따라서, 제2 금속층은 에칭 공정에서 제1 금속층의 측면에 발생하는 패임부의 깊이를 최소화하는 배리어층으로 기능할 수 있다. 나아가, 제2 금속층은 에칭 공정에서 제3 금속층이 변형되는 것을 방지하는 기능을 할 수 있다. 따라서, 실시 예는 범프부가 제2 금속층을 더 포함하는 것에 의해 범프부의 하부 측면에 형성되는 패임부의 깊이를 최소화할 수 있다. 따라서, 실시 예는 범프부의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
또한, 범프부의 제3 금속층은 제1 금속층 뿐 아니라, 제2 금속층을 시드층으로 전해 도금된다. 이에 따라, 실시 예는 회로 기판에 포함되는 복수의 범프부들 사이의 두께 편차를 최소화할 수 있다.
구체적으로, 비교 예의 회로 기판을 보면, 범프부의 도금은 화학동 도금층만을 시드층으로 이용하여 진행된다. 이때, 범프부는 100㎛ 이상의 두께를 가진다. 이에 따라 100㎛ 이상의 두께를 가지는 금속층을 도금하는 경우, 화학동도금층만으로는 전체 영역에서 균일한 두께를 가지는 도금 공정이 진행되기 어렵다. 따라서, 비교 예의 회로 기판은 복수의 범프부의 두께의 평균값 대비 각각의 범프부의 두께의 편차는 30%를 초과하였다. 예를 들어, 평균값이 100㎛일 경우, 복수의 범프부 중 적어도 하나의 범프부의 두께는 70㎛ 미만이거나, 130㎛을 초과하였다. 이에 따라, 비교 예의 회로 기판은 각각의 범프부의 두께를 맞추기 위해 목표 두께보다 큰 두께를 가지도록 도금 공정을 진행한다. 이에 의해, 비교 예는 최종적으로 범프부의 두께를 목표 두께로 맞추면서, 두께 균일화를 위해 연마 공정이 필수적으로 포함되어야 하며, 연마 공정 시간이 증가하는 문제를 가졌다.
이에 반하여, 실시 예는 범프부의 제1 금속층 뿐 아니라, 제2 금속층을 시드층으로 이용하여 범프부의 제3 금속층의 전해 도금을 진행한다. 이에 따라 실시 예는 복수의 범프부들 사이의 두께 편차를 최소화할 수 있다. 이에 따라, 실시 예는 범프부가 목표 두께에 대응하는 두께를 가지는 조건으로 도금 공정이 진행될 수 있다. 이에 의해 실시 예는 연마 공정을 생략하거나, 연마 공정 시간을 획기적으로 단축할 수 있다.
구체적으로, 비교 예의 회로 기판을 보면, 범프부의 도금은 화학동 도금층만을 시드층으로 이용하여 진행된다. 이때, 범프부는 100㎛ 이상의 두께를 가진다. 이에 따라 100㎛ 이상의 두께를 가지는 금속층을 도금하는 경우, 화학동도금층만으로는 전체 영역에서 균일한 두께를 가지는 도금 공정이 진행되기 어렵다. 따라서, 비교 예의 회로 기판은 복수의 범프부의 두께의 평균값 대비 각각의 범프부의 두께의 편차는 30%를 초과하였다. 예를 들어, 평균값이 100㎛일 경우, 복수의 범프부 중 적어도 하나의 범프부의 두께는 70㎛ 미만이거나, 130㎛을 초과하였다. 이에 따라, 비교 예의 회로 기판은 각각의 범프부의 두께를 맞추기 위해 목표 두께보다 큰 두께를 가지도록 도금 공정을 진행한다. 이에 의해, 비교 예는 최종적으로 범프부의 두께를 목표 두께로 맞추면서, 두께 균일화를 위해 연마 공정이 필수적으로 포함되어야 하며, 연마 공정 시간이 증가하는 문제를 가졌다.
이에 반하여, 실시 예는 범프부의 제1 금속층 뿐 아니라, 제2 금속층을 시드층으로 이용하여 범프부의 제3 금속층의 전해 도금을 진행한다. 이에 따라 실시 예는 복수의 범프부들 사이의 두께 편차를 최소화할 수 있다. 이에 따라, 실시 예는 범프부가 목표 두께에 대응하는 두께를 가지는 조건으로 도금 공정이 진행될 수 있다. 이에 의해 실시 예는 연마 공정을 생략하거나, 연마 공정 시간을 획기적으로 단축할 수 있다.
도 10은 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 10을 참조하면, 실시 예의 반도체 패키지는 도 2의 회로 기판 상에 복수의 칩 및 외부 기판이 배치된 구조를 가질 수 있다.
이를 위해 회로 기판은 제1 회로층(120)의 범프부(121) 및 패드(122)를 포함한다.
그리고, 반도체 패키지는 회로 기판의 패드(122) 상에 배치된 제1 접착부(210)를 포함할 수 있다. 또한, 반도체 패키지는 범프부(121) 상에 배치된 제2 접착부(240)를 포함할 수 있다.
제1 접착부(210) 및 제2 접착부(240)는 서로 동일한 형상을 가질 수 있고, 이와 다르게 서로 다른 형상을 가질 수 있다.
예를 들어, 제1 접착부(210) 및 제2 접착부(240)는 육면체 형상을 가질 수 있다. 예를 들어, 제1 접착부(210) 및 제2 접착부(240)의 단면은 사각형 형상을 포함할 수 있다. 제1 접착부(210) 및 제2 접착부(240)의 단면은 직사각형 또는 정사각형을 포함할 수 있다. 예를 들어, 제1 접착부(210) 및 제2 접착부(240)는 구형 형상을 포함할 수 있다. 예를 들어, 제1 접착부(210) 및 제2 접착부(240)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 제1 접착부(210) 및 제2 접착부(240)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 제1 접착부(210) 및 제2 접착부(240)의 단면 형상은 일측면에서 평면이고, 다른 일측면에서 곡면일 수 있다. 제1 접착부(210) 및 제2 접착부(240)는 솔더 볼일 수 있으나, 이에 한정되는 것은 아니다.
실시 예는 제1 접착부(210)에 배치되는 칩(220)을 포함할 수 있다. 칩(220)은 제1 프로세서 칩일 수 있다. 예를 들어, 칩(220)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어플리케이션 프로세서(AP) 칩일 수 있다. 칩(220)의 단자(225)는 제1 접착부(210)를 통해 패드(122)와 전기적으로 연결될 수 있다.
또한, 실시 예는 제2 접착부(240)에 결합되는 외부 기판(250)을 포함할 수 있다. 외부 기판(250)은 하면에 제2 접착부(240)와 전기적으로 연결되는 단자부(255)를 포함할 수 있다.
외부 기판(250)은 메인보드일 수 있다. 예를 들어, 외부 기판(250)은 전자 디바이스의 마더 보드일 수 있다.
이와 다르게, 외부 기판(250)은 인터포져일 수 있다. 예를 들어, 외부 기판(250)은 실시 예의 반도체 패키지와 다른 패키지(예를 들어, 메모리 패키지) 사이를 연결하는 인터포져일 수 있다.
이와 다르게, 외부 기판(250)은 메모리칩이 실장된 메모리 기판 또는 메모리 패키지일 수 있다.
반도체 패키지는 몰딩층(230)을 포함할 수 있다. 몰딩층(230)은 칩(220) 및 범프부(121)를 덮으며 배치될 수 있다.
회로 기판에 제1 보호층(195)이 생략된 경우, 몰딩층(230)은 회로 기판의 최상측에 배치된 구성들을 덮으며 배치될 수 있다.
몰딩층(230)은 실장된 칩(220)을 보호하기 위해 형성되는 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.
이때, 몰딩층(230)은 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 몰딩층(230)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 몰딩층(230)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 몰딩층(230)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예는 몰딩층(230)이 저유전율을 가지도록 하여, 칩(220)에서 발생하는 열의 방열 특성을 높일 수 있도록 한다.
한편, 반도체 패키지는 회로 기판의 최하측에 배치된 제3 접착부(260)를 포함할 수 있다. 제3 접착부(260)는 제2 보호층(195)의 개구를 통해 노출된 제4 회로층(150)의 하면에 배치될 수 있다.
이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다.
도 11 내지 도 22는 도 2에 도시된 회로 기판의 제조 방법을 공정순으로 나타낸 단면도이다.
도 11을 참조하면, 실시 예는 회로 기판(100)의 내층을 제조하는 공정을 진행할 수 있다. 이를 위해, 실시 예는 제2 절연층(112)을 준비한다. 그리고, 실시 예는 제2 절연층(112)에 관통 홀을 형성한다. 이후, 실시 예는 제2 절연층(112)의 관통 홀을 채우는 제2 관통 전극(170)과 함께, 제2 절연층(112)의 상면에 배치된 제2 회로층(130) 및 하면에 배치된 제3 회로층(140)을 형성하는 공정을 진행할 수 있다.
한편, 실시 예의 회로 기판(100)이 코어 기판이 아닌 경우, 내층을 제조하는 공정은 캐리어 보드를 이용하여 진행될 수 있다.
또한, 회로 기판(100)이 4층 이상의 다층 구조를 가지는 경우, 내층을 제조하는 공정은 복수 회 반복하여 진행될 수 있다.
다음으로, 도 12를 참조하면, 실시 예는 제조된 내층 상에 외층을 제조하는 공정을 진행할 수 있다.
이를 위해, 실시 예는 제2 절연층(112) 상에 제1 절연층(111)을 적층하는 공정을 진행할 수 있다. 이때, 제1 절연층(111) 상에는 동박층(M1)이 적층된 구조를 가질 수 있다. 그리고, 동박층(M1)은 SAP 공정에서는 제거되어 없어질 수 있고, MSAP 공정에서는 제1 회로층(120)의 일부를 구성할 수 있다.
이에 대응하게, 실시 예는 제2 절연층(112) 아래에 제3 절연층(113)을 적층하는 공정을 진행할 수 있다. 이때, 제3 절연층(113) 하에는 동박층(M2)이 적층된 구조를 가질 수 있다. 그리고, 동박층(M2)은 SAP 공정에서는 제거되어 없어질 수 있고, MSAP 공정에서는 제4 회로층(150)의 일부를 구성할 수 있다.
다음으로, 도 13을 참조하면, 실시 예는 제1 절연층(111) 및 제3 절연층(113)을 가공하여 관통 홀을 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예는 제1 절연층(111) 및 동박층(M1)을 가공하여 제1 관통 홀(VH1)을 형성하는 공정을 진행할 수 있다.
또한, 실시 예는 제3 절연층(113) 및 동박층(M2)을 가공하여, 제2 관통 홀(VH2)을 형성하는 공정을 진행할 수 있다.
한편, 이후 실시 예는 제1 절연층(111)에서 제1 회로층(120) 및 제1 관통 전극(160)을 형성하는 공정과, 제3 절연층(113)에서 제4 회로층(150) 및 제3 관통 전극(180)을 형성하는 공정을 진행할 수 있다.
이하에서는 제1 절연층(111)에 형성되는 제1 회로층(120) 및 제1 관통 전극(160)의 제조 공정을 기준으로 설명한다. 그리고, 이에 대응하게 제3 절연층(113)에서의 제4 회로층(150) 및 제3 관통 전극(180)을 형성하는 공정을 진행할 수 있다.
도 14를 참조하면, 실시 예는 제1 관통 홀(VH1)이 형성된 이후에, 동박층(M1) 및 제1 관통 홀(VH1)의 내벽에 무전해 도금층(M2)을 형성하는 공정을 진행할 수 있다. 이때, 무전해 도금층(M2)은 화학동도금층을 의미할 수 있다.
무전해 도금층(M2)은 제1 관통 홀(VH1)과 수직 방향으로 중첩된 제2 회로층(120)의 상면에도 배치될 수 있다. 무전해 도금층(M2)은 회로 기판에서 제1 회로층(120)의 범프부(121), 패드(122), 및 트레이스(123)의 각각의 제1 금속층을 구성한다.
도 15를 참조하면, 실시 예는 무전해 도금층(M2) 상에 제1 전해 도금층(M3)을 형성하는 공정을 진행할 수 있다. 제1 전해 도금층(M3)은 무전해 도금층(M2)을 시드층으로 1차 전해 도금을 진행하여 형성될 수 있다. 그리고, 제1 전해 도금층(M3)은 회로 기판에서 제1 회로층(120)의 범프부(121), 패드(122), 및 트레이스(123)의 각각의 제2 금속층을 구성한다. 제1 전해 도금층(M3)은 무전해 도금층(M2)의 표면의 프로파일에 대응하게 형성될 수 있다.
도 16을 참조하면, 실시 예는 제1 전해 도금층(M3) 상에 제1 마스크(DF1)를 형성하는 공정을 진행할 수 있다. 이때, 제1 마스크(DF1)는 제1 오픈 영역(OR1) 및 제2 오픈 영역(OR2)을 포함한다. 바람직하게, 제1 마스크(DF1)는 제1 전해 도금층(M3)의 상부 영역 중 제1 회로층(120)의 패드(122) 및 제1 관통 전극(160)이 배치될 영역에 대응하게 제1 오픈 영역(OR1)이 형성될 수 있다. 또한, 제1 마스크(DF1)는 제1 전해 도금층(M3)의 상부 영역 중 제1 회로층(120)의 트레이스(123)가 배치될 영역에 대응하게 제2 오픈 영역(OR2)이 형성될 수 있다. 이때, 제1 마스크(DF1)는 제1 전해 도금층(M3)의 상부 영역 중 범프부(121)가 배치될 영역을 덮으며 배치된다.
도 17을 참조하면, 실시 예는 무전해 도금층(M2) 및 제1 전해 도금층(M3)을 시드층으로 전해 도금을 진행하여 제2 전해 도금층(M4)을 형성하는 공정을 진행한다. 이에 따라, 제1 마스크(DF1)의 제1 오픈 영역(OR1) 및 제2 오픈 영역(OR2)에 대응하게 제2 전해 도금층(M4)이 형성될 수 있다. 제2 전해 도금층(M4)은 제1 관통 전극(160)의 제1-2 관통 전극(160b), 제1 회로층(120)의 패드(122) 및 트레이스(123)의 제3 금속층을 구성할 수 있다.
다음으로, 도 18을 참조하면, 실시 예는 제1 전해 도금층(M3) 상에 배치된 제1 마스크(DF1)를 제거하는 공정을 진행할 수 있다.
다음으로, 도 19를 참조하면, 실시 예는 제1 전해 도금층(M3) 및 제2 전해 도금층(M4) 상에 제2 마스크(DF2)를 형성하는 공정을 진행할 수 있다. 제2 마스크(DF2)는 제3 오픈 영역(OR3)을 포함할 수 있다. 제3 오픈 영역(OR3)은 제1 전해 도금층(M3)의 상부 영역 중 제1 관통 전극(160)의 제1-1 관통 전극(160a) 및 범프부(121)가 배치될 영역에 대응하게 형성될 수 있다.
다음으로, 도 20을 참조하면, 실시 예는 무전해 도금층(M2) 및 제1 전해 도금층(M3)을 시드층으로 전해 도금을 진행하여 제2 마스크(DF2)의 제3 오픈 영역(OR3)을 채우는 제3 전해 도금층(M5)을 형성할 수 있다. 이때, 제3 전해 도금층(M5)은 제1-1 관통 전극(160a) 및 범프부(121)의 각각의 제3 금속층을 구성할 수 있다.
다음으로, 도 21을 참조하면, 실시 예는 제2 마스크(DF2)를 제거하는 공정을 진행할 수 있다.
다음으로, 도 22를 참조하면, 실시 예는 제2 전해 도금층(M4) 및 제3 전해 도금층(M5)과 수직으로 중첩되지 않는 영역에서의 동박층(M1), 무전해 도금층(M2), 및 제1 전해 도금층(M3)을 제거하는 에칭 공정을 진행할 수 있다.
이를 통해, 실시 예는 각각 제1 내지 제4 금속층을 포함하면서, 제1 관통 전극과 일체로 형성된 범프부(121), 패드(122) 및 트레이스(123)를 포함하는 제1 회로층(120)을 형성할 수 있다. 이때, 에칭 공정에서, 범프부(121)의 하부 영역의 측면에는 제1 패임부(121U)가 형성될 수 있다 또한, 에칭 공정에서 패드(122)의 하부 영역의 측면에는 제2 패임부(122U)가 형성될 수 있다. 또한, 에칭 공정에서 트레이스(123)의 하부 영역의 측면에는 제3 패임부(123U)가 형성될 수 있다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 절연층;
    상기 절연층 상에 배치된 보호층;
    상기 절연층을 관통하는 관통 전극; 및
    상기 관통 전극 상에 배치되고, 상기 보호층을 관통하는 범프부를 포함하고,
    상기 범프부는 상기 관통 전극과 연결된 제1부; 및 상기 제1부 상에 배치되고 상기 보호층 상으로 돌출된 제2부를 포함하고,
    상기 제1부의 수평 방향의 폭은 상기 제2부의 수평 방향의 폭과 동일한,
    반도체 패키지.
  2. 제1항에 있어서,
    상기 제1부의 수평 방향의 폭은 상기 관통 전극의 상면의 폭보다 큰, 반도체 패키지.
  3. 제1항에 있어서,
    상기 범프부의 상기 제1부 및 상기 제2부는 일체로 형성된, 반도체 패키지.
  4. 제1항에 있어서,
    상기 범프부의 상기 제1부 및 상기 제2부는 상기 관통 전극과 일체로 형성된, 반도체 패키지.
  5. 제1항에 있어서,
    상기 범프부는, 복수의 금속층을 포함하고,
    상기 복수의 금속층 중 적어도 하나의 폭은 적어도 다른 하나의 폭과 다른, 반도체 패키지.
  6. 제5항에 있어서,
    상기 복수의 금속층은,
    상기 절연층 상에 배치된 제1 금속층,
    상기 제1 금속층 상에 배치된 제2 금속층; 및
    상기 제2 금속층 상에 배치된 제3 금속층을 포함하고,
    상기 제1 금속층의 폭은 상기 제3 금속층의 폭보다 작은, 반도체 패키지.
  7. 제6항에 있어서,
    상기 제2 금속층에서의 폭은,
    상기 제1 금속층에서의 폭보다 큰, 반도체 패키지.
  8. 제6항에 있어서,
    상기 제3 금속층의 폭은,
    상기 제2 금속층의 폭보다 큰, 반도체 패키지.
  9. 제6항에 있어서,
    상기 제1 금속층은 화학동도금층이고,
    상기 제2 금속층은 제1 전해 도금층이며,
    상기 제3 금속층은 제2 전해 도금층인, 반도체 패키지.
  10. 제6항에 있어서,
    상기 범프부는
    상기 절연층과 상기 제1 금속층 사이에 구비된 제4 금속층을 더 포함하고,
    상기 제3 금속층의 폭은,
    상기 제4 금속층의 폭보다 큰, 반도체 패키지.
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